KR930001221B1 - 다이나믹 반도체 메모리의 3차원적 i-트랜지스터 셀 장치 및 그 제조방법 - Google Patents

다이나믹 반도체 메모리의 3차원적 i-트랜지스터 셀 장치 및 그 제조방법 Download PDF

Info

Publication number
KR930001221B1
KR930001221B1 KR1019880002314A KR880002314A KR930001221B1 KR 930001221 B1 KR930001221 B1 KR 930001221B1 KR 1019880002314 A KR1019880002314 A KR 1019880002314A KR 880002314 A KR880002314 A KR 880002314A KR 930001221 B1 KR930001221 B1 KR 930001221B1
Authority
KR
South Korea
Prior art keywords
layer
silicon oxide
dimensional
transistor
semiconductor memory
Prior art date
Application number
KR1019880002314A
Other languages
English (en)
Other versions
KR880011926A (ko
Inventor
퀴스터스 칼-하인츠
뮐러 볼프강
엔더스 게르트
Original Assignee
지멘스 악티엔게젤샤프트
휘티쉬,네테부쉬
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트, 휘티쉬,네테부쉬 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR880011926A publication Critical patent/KR880011926A/ko
Application granted granted Critical
Publication of KR930001221B1 publication Critical patent/KR930001221B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치 및 그 제조방법
제1도 내지 제6도는 3층 폴리실리콘 기술에서의 3차원 기억소자 셀이 본 발명에 따른 자동정렬 직접 접촉부를 구비하도록 서브-㎛ 설계 기준에 의한 CMOS-공정을 이용하여 4메가 비트-DRAM 축조시의 연속 단계들을 예시하는 실리콘 기판에 개략적인 측단면도.
제7도 내지 제10도는 본 발명에 의거한 공정단계를 예시하는 기판 일부의 개략적인 측단면도.
제11도 제12도는 비트라인 접촉부를 개략적인 측단면도와 설계도로써 비교를 위하여 나타낸것으로, 제11도는 종래의 접촉부를 나타내며, 제12도는 본 발명에 따른 게이트 및 필드 산화물 영역에 인접한 자동접촉부를 나타낸 도면이다.
본 발명은 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치에 관한 것으로, 기억시키고자한 충전용 캐패시터는 기판내에 트렌치 캐패시터(trench capacito r)의 형태로 되고, 공통기판의 표면상에 위치되어 절연게이트 전극(전송-전극 또는 워드라인)을 가진 선택 트랜지스터로써 작용하는 전계 효과 트랜지스터 아래에 배열되며, 이 트랜지스터의 소오스 또는 드레인 영역중 한 영역에 도전 가능하게 연결되고, 이 전계 효과 트랜지스터의 소오스 및 드레인 영역의 다른 영역은 비트라인에 의하여 외부에 연결되는데, 비트라인은 게이트 전극을 구비한 평면위에 배열되고 절연층에 의하여 그로부터 분리되어 있다. 또한 본 발명은 이러한 장치를 제조하는 방법에 관한 것이다.
이러한 종류의 장치는 실예를 들면 H Sunami씨의 Technical Digest IEDM 1985 page 694 내지 697, 제3도에 트랜치 캐패시터로써 ″차후의 DRAM을 위한 셀 구조″라는 논문으로 발표되었다.
다른 1-트랜지스터 셀 트렌지 캐패시터 장치는 하다찌의 유럽특허 출원서 제 0 108 390호에 개시되어 있다.
이들 모든 장치의 공통적인 특징은, 다이나믹 메모리(DRAM)에서의 패킹 밀도를 높이기 위하여 캐패시터기 트렌치 셀의 형태로 된것으로, 이는 이용가능한 셀 표면적이 비교적 작고 방해를 받지 않기 위하여서는 30 내지 50fT의 캐패시턴스 값을 필요로 하기 때문에 캐패시터는 트렌치 셀 형태로 된다.
트렌치 셀에서 3차원을 이용하므로 최소 공간의 필요조건에 의하여서도 셀 캐패시턴스가 40fT로 될 수 있게한다. 트렌치의 깊이는 기술적으로 조절하기가 어려운데, 10㎛ 이상이다.
따라서 본 발명의 목적은 소자의 3차원적 집적을 이용하여 다이나믹 반도체 메모리를 위한 조절가능한 트렌치 깊이를 가진 1-트랜지스터 셀 장치를 제공하며, 이 장치는 전기적 파라메터, 실예를 들면 제조상 허용공차에 대한 불감을 유도하도록 전기적 파라메터를 최적화하고 오랜기간 작동하는 동안 성능 저하현상을 최소로 할 뿐만 아니라 메모리 셀 표면적을 감소시킬 수 있게한다.
본 발명의 또 다른 목적은 이러한 트랜지스터 셀 장치를 제조하는 간단한 방법을 제공하는데 있다.
이러한 목적들은 본 발명에 따라 다음에 기술되는 유형의 3차원적 1-트렌지스터 셀 장치에 의하여 달성된다.
a) 선택기 트랜지스터의 연결을 위한 비트라인 접촉부는 반도체 기판에 위치된 드레인 영역에 대하여 자기 정열되고, 절연층에 의하여 빙둘러 쌓여진 게이트 전극과, 회로의 각 소자에 대한 측방향 분리를 위하여 설치된 인접 필드 산화물 영역들과 중첩되어 있다.
b) 비트라인 아래에 있고 게이트 전극 위에 있는 절연층은 다층 구조로 되고 적어도 한가지 이상의 실리콘산화물 및 실리콘질화물의 2중 층으로 되며, 비트라인과 결합한 실리콘산화물 층이다.
비트라인 아래에 위치된 절연층은 실리콘산화물과 실리콘질화물과 실리콘산화물의 3중층일 수 있으며, 실리콘 질화물층이 중접한 실리콘산화물층보다 실질적으로 더 얇을 수 있으나, 적어도 10nm 이상의 두께를 갖는다. 상기 실리콘 질화물 층은 10-50nm 범위의 두께를 갖는다. 게이트 전극은 폴리실리콘으로 구성될 수 있으며 전체적으로 실리콘 산화물 층으로 둘러 쌓여지고, 측벽에서의 두께는 200nm 범위내에 있게된다.
본 발명의 한가지 실시예에서, 트렌치 캐패시터의 깊이는 4㎛이고 단면적은 0.8 내지 1μ㎡이다. 비트라인은 다결정 실리콘, 바람직하게는 비소 또는 인으로 도우프된 다결정 실리콘과, 고용융점 금속 규화물 바람직하게는 탄탈 또는 몰리브덴 규화물들로 제조되는 2중층으로 이루어진다.
선택기 트랜지스터의 연결을 위한 비트라인의 접촉부에 대한 상기 정렬로 인하여, 사진석판술에 의하여 발생되는 부정확한 위치 설정은 피해질 수 있는데, 그 결과로서, 0.9㎛설계 기준에 의한 기억소자 셀의 공간 조건이 12.2μ㎡에서 10.2μ㎡까지, 감소되는데, 실예를 들면 Sakamoto씨등의 Technical Digest, IEDM 1985, page 710 to 713에서 ″매가비트 DRAM용 매립된 기억소자 전극 셀″에 기술된 종래의 접촉 기술과 비교하여 거의 20%가 감소된다. 추가의 마스크의 사용은 피해진다. 게이트 전극에 대한 단락은 게이트 전극 측벽에 있는 산화물의 스페이서 층에 의하여 달성되는 산화물을 가진 게이트 전극의 엔캡슐레이션(encapsulation)에 의하여 억제된다.
비트라인 아래의 절연 3중층(실리콘산화물과 실리콘질화물과 실리콘산화물)은, 접촉부 호울에서 필드 산화물과 게이트 전극의 산화물 측벽을 현저히 동작(attack)시키기 않는 드레인 접촉부의 개구를 위하여 접촉부 호울 에칭을 하게 한다.
이러한 3차원적 1-트랜지스터 셀 장치를 제조하는 방법은 다음 단계를 이루어진다.
a) 다음의 초기 단계를 수행한다.
a1) 회로의 각 소자에 대한 측방향 분리를 하는데 필요한 필드 산화물 영역의 국부적인 산화(LOCOS 방법)에 의한 형성, a2) p--도우프된 기판에서의 P- 트로프(tro ugh)에 트렌치 캐패시터의 형성, a3) 도우프 되지않은 다결정 실리콘으로 트렌치를 충진, a4) 증착실리콘 산화물 층에 의한 트렌치의 전기적 절연, a5) 열적산화에 의한 게이트 산화물층의 형성, 그 다음 b) n-도우프된 다결정 실리콘층이 전표면상에 증착되게 한다. c) 실리콘 산화물층이 전체 표면에 가해진다. d) 다결정 실리콘과 실리콘 산화물의 2중층은 회로의 n- 및 p- 채널 트랜지스터의 게이트 전극과 포토레지스트를 이용한 회로의 추가적인 도전성 연결부를 제조하도록 축조된다. e) 다른 실리콘 산화물층은 가스상으로부터 증착되고 그 다음 폴리실리콘 구조체상에 배열된 측벽산화물 영역을 제외하고 제거된다(소위 스페이서 기술에 의함). f) n- 및 p- 채널 트랜지스터의 소오스 및 드레인 영역이 이온 주입에 의하여 형성된다 : g) 실리콘산화물, 실리콘질화물과, 실리콘산화물, 순으로 제조된 절연 3중 층은 전표면에 형성된다 : h) 포토─레지스트 단계를 수행하므로, 선택기 트랜지스터의 확산 드레인 영역에 대한 접촉부의 절연 3중 층상에 부위는 한정된다. i) 이 접촉부의 접촉부 호올을 개구하도록 하는 에칭이 적어도 두 단계 이상 수행되는데, i1) 먼저 최상단 실리콘 산화물층이 하측 실리콘산화물층 아래에 까지 양호한 선택도로써 등방성으로 에칭되며, i2) 포토 레지스트 마스크의 에지(edge)를 이용하여, 실리콘 질화물층과 하측의 실리콘 산화물층이 접촉부에 소요되는 기판의 표면이 노출될때까지 비등방성으로 에칭되게 한다. j) 비트라인을 형성하는 n-도우프된 다결정실리콘과 탄타륨 또는 몰리브덴 규화물의 2중층이 증착되어 적당한 구조체로 이루어진다. k) 비트라인 및 외측의 금속화 평면의 절연을 위하여 형성된 중간 산화물층의 증착, 외측단자를 위한 접촉부호울 에칭, 워드 라인의 증착과, 외측 금속화 도면의 형성 및 장치의 표면 안정화가 종래 방식으로 수행된다.
본 발명을 첨부도면에 의거하여 상세히 기술하면 다음과 같다.
도면에서 동일 부품은 동일부호를 가진다.
제1도 내지 제6도에 도시된 모든 공정단계를 위하여, 기억소자 셀 제조의 모든 단계가 에지전자(edge electranics)를 위하여 이용되므로, 통상적이고 인접한 접촉부가 사용되는 경우 전체 장치에 대한 단면도가 기억소자 셀 영역을 A, 중간영역을 B라하고 에지전자영역을 C라하여 이들 도면상에 도시되어 있다. 가장 기본적인 공정단계들은 각 도면에 결합되어 도시되었다.
제1도 : p--도우프된 단결정된 실리콘 기판(1)(5옴 m)에서, p-- 및 n--트로프(2) 및 (3) 각각과 필드 산화물영역(4)(질화물 마스크를 이용한 LOCOS 공정으로 제조됨)은 먼저 종래 방식으로 제조된다. p-트로프(2)의 이용은 인접 트렌치 캐패시티 셀 사이에 누설 전류를 최소로 하므로 고집적 밀도를 위한 기본적인 조건이된다. n-트로프(3)는 CMOS시스템에 존재하는 p-채널 트랜지스터를 위하여 필요하다. 이 두가지 트로프(2), (3)는 고온의 드라이브인(drive-in)단계와 결합된 적당한 깊이를 가진 이온 주입단계에 의하여 형성된다.
필드 산화는 실리콘기판(1)내로 부분적으로 침투하며 개별적인 회로 소자의 측방향 분리를 하는데 필요한 열 산환물 영역(4)을 형성하도록 작용한다. 필드 산화물 영역(4)은 LOCOS-마스크의 실리콘 질화물 층에 의하여 보호되지 않는 영역에서만 성장된다. 제1도에서, 이 질화물 마스크는 질화물 층 아래에 위치된 열 산화물 층(5)아래에까지 제거되고, p+영역(6)은 붕소 필드 이온 주입에 의하여 형성된다.
제2도 : 얕은 깊이의 비소 주입부(7)(HiC-높은 용량성 주입부)는 상이한 전압이 인가될때 셀 캐패시티의 평탄부에서 용량성 변동을 최소화하도록 그후에 형성되는 셀 영역 A에서 형성된다. 기판 표면의 다른 영역들은 포토-락카 마스크(도시 않됨)에 의하여 이러한 이온 주입으로부터 보호된다. 실리콘 산화물과 실리콘 질화물로 되는 에칭 마스크(8)를 이용하여, 약 5㎛ 깊이의 트렌치(9)는 실리콘 기판(1)내로 이방성으로 에칭된다(실예를 들면 수직벽을 갖도록 에칭된다). 3차원으로 이러한 팽창을 하게된 결과, 고집적 밀도에도 불구하고 신뢰성있는 기억소자 기능을 유지시키는데 필요한 캐패시터 전극의 표면영역이 확보된다. 또한 트렌치(9)와 평탄 영역에서 캐패시턴스 값을 안정하게 유지시키기 위하여, 트렌치(9)의 저부와 벽들은 비소를 함유한 증착 실리콘 산화물층(10)으로부터 비소를 확산시키므로 도우프된다. 그에따라 n+-트렌치 도우핑부(11)가 형성된다. 평탄영역은 에칭마스크(8)에 의하여 바람직하지 않은 도우핑으로 부터 보호된다.
제3도 : 비소 실리케이트 유리(10)의 습식-화학약물 제거와 질화물 마스크(8)의 에칭 제거후에, 트렌치(9)는 얇은 절연층(12)으로 피복되고, 그다음 인 도우프된 다결정 실리콘으로 이루어진 전극(제1의 폴리평면)은 트렌치(9)의 벽에 증착된다. 실리콘 산화물 층 (30)은 층(13)에 형성한 후, 트렌치는 폴리실리콘(14)으로 충진되고 증착된 실리콘 산화물층(15)에 의하여 전기적으로 절연된다. 폴리-(1)-전극(13)의 측방향 절연은 실예를 들어 종래 스페이서기술(이후 상세히 기술됨)을 이용하므로 효과적으로 수행될 수 있다. 이에따라 측벽산화물(16)이 형성된다.
제4도 : 게이트 산화물(17)을 형성하도록 열 산화단계를 수행한후, 다결정실리콘층(18)이 증착되고, 인으로 도우프되며, 실리콘 산화물층(19)으로 피복되고, 다중층 (18), (19)가 형성된다. 이들 단계들은 n- 및 p-채널 트랜지스터의 게이트를 형성하고 또한 짧은 거리로 되는 회로의 도전 연결부를 형성한다. 공지의 산화물 스페이서 기술(측 방향 측별 산화물 영역(20)만이 남아 있도록 테트라-에틸-오르도실리게이트의 열분해와 에칭분리를 하므로 실리콘 산화물의 증착)을 이용하여 다결정 실리콘 구조체(18)(제2의 폴리 평면)의 측방향 절연을 한후, 도우프된 영역(21), (22), (23)을 형성하도록 n+- 및 p+-이온주입 단계가 수행되고, 이러한 방법에서, n-및 p-채널 트랜지스터의 소오스 및 드레인 영역이 종래 방식으로 형성된다.
제5도는 에칭단계후, 비트라인(BL)용 자기 정렬 직접 접촉부 호올(24)을 형성시키도록 본 발명에 따른 배열을 나타낸다.
셀 영역(A)에서 고집적 밀도의 달성을 위한 다른 필요조건을 제3의 폴리실리콘 평면(비트라인 BL을 형성함)과 n+확산영역(23) 사이에 접촉부 호올(24)이 형성되어야 하는데, 여기서 이 접촉부호울(24)은 본 발명에 따라 접촉부 호올(24) 및 게이트(1 8) 사이와 접촉부 호올(24) 및 필드 산화물 영역(4)의 변부사이에 상당히 안전한 거리를 떨어트리지 않고도 형성될 수 있다.
이후 제7도와 제10도를 참고로 상세히 기술되고, 실리콘산화물, (도시 않됨)과 실리콘질화물(25)과 실리콘산화물(26)의 3중층의 선택적인 에칭에 근거한 특정 공정순을 이용하므로, 이 접촉부호올(24)는 자동 정열되고 그에 따라 고집적 요구를 만족시킬 수 있다.
제6도는 낮은 저항의 배선 평면을 형성하도록 한 경우 비트라인 BL을 구비한 장치를 나타낸다. 비트라인 BL은 비소 도우프된 다결정실리콘(27)과 탄탈 또는 몰리브덴 규화물(MoSix)(28)의 결합체 형태의 구조로된다.
비소의 도우핑 결과는 LDD(=경도우프된 드레인)의 약하게 도우프된 드레인 영역-트랜지스터가 인접한 자기 정렬 비트라인 접촉부에 의하여 영향을 받지않는 얇은 깊이의 확산 공정을 수행하게 한다. 접촉부 저항은, 비소 이온의 일부가 이온 주입에 의하여 다결정 실리콘과 n+-확산영역(23)사이에 경계면 내로 유입되는 경우 더욱 감소되며, 얇게 자연적으로 성장된 산화물이 경계면에서 효과적으로 파손되게 한다.
비트라인 BL과 알루미늄 접촉 평면(도시않됨) 사이에 절연을 제공하기 위하여, 붕소-인-실리케이트 유리층이 사용되고 평탄화를 위하여 플로임 단계로 이어진다. 이 공정단계와, 접촉부호올 에칭, 금속화(워드 라인의 형성) 및 모듈의 표면 안정화에 대한 모든 다른 공정단계들은 공지의 방식으로 수행되고 여기서는 기술되지 않았다.
제7도 : 완전 자기 정렬 비트라인 접촉부 BL의 제조를 위한 공정단계는 게이트의 산화물 엔캡슐레이션부터 시작된다. 제7도는 실리콘 산화물층(19)과 함께 축조된 게이트전극(18)에 측벽 스페이서 산호물층(20)이 구비된 실리콘기판(1)의 영역을 나타내는 단면도(셀영역 A의 우측을 나타내는 제4도의 일부와 동일)이다. 이러한 목적으로, 실리콘산화물은 테트라-에틸-오르토실리케이트의 열분해에 의하여 전표면에 가해지고, 그 층은 스페이서 산화물층(20)이 게이트 구조체의 측벽에만 남아있도록 하는 방식으로 에칭백된다. 스페이서 층의 저부에서의 층두께는 약 200nm으로 된다. 스페이서 산화물의 에칭중에, 산화물 에지가 폴리실리콘 위에 둥글게 둘러쌓여지기 때문에, 상측 폴리실리콘 에지 레벨의 스페이서 산화물층(20)의 두께는 스페이서 층의 저부에서의 두께 보다 다소 작아진다.
제8도 : 셀 영역의 비트라인 BL이 형성되는, 폴리-2-평면(게이트평면)과 폴리 -3-평면사이의 절연부는, 80nm의 실리콘산화물(29), 20nm의 실리콘질화물(25), 200nm의 실리콘산화물(26)들의 층순으로 이루어진다(게이트를 엔캡슐레이팅하는 산화물층(19), (20)이외의 층들임). 다시 실리콘-산화물층(26) 및 (29)들은 테트라-에틸-오르토실리케이트의 열분해에 의하여 형성된다. 이러한 3중층(25), (26), (29)은 에칭되어 비트라인 접촉부를 위한 직접 접촉부호올(24)에 확산 영역(23)을 형성시키도록 해야한다. 이는, 실예를 들면 다음과 같이 수행된다.
포토레지스터 마스크(31)가 먼저 형성되고, 산화물층(26)이 불화암모늄 (NH4F)와 불화수소산(HF)의 7 : 1 비율로되는 에칭 혼합물을 사용하여 실리콘질화물층(25)에 대해 양호한 선택도로써 60초간 습식-화학약품으로 에칭제거된다. 이 실리콘 질화물층(25)은 파괴되지 않으며, 에칭 정지제로써 작용한다.
제9도는 : 실리콘 질화물(25)과 실리콘 산화물(29)의 2중층은 그 다음 건식에칭 공정으로 에칭되는데, 에칭부의 칫수는 락카 에지(31)의 위치에 따른다. 이 에칭은 트리플루오로메탄 및 옥시전플라즈마(CHF3/O2-75/5sccm, 1350watts, 50mT)로써 수행된다. 에칭조절은 에칭시간으로 수행된다. 비트라인 BL과 확산영역(23)사이에 양호한 접촉저항을 갖도록하기 위하여 에칭을 약간 과다한 정도로 수행하는 것이 바람직하다(적어도 15nm 산화물정도). 게이트의 산화물 절연체(19)의 두께는 그에 의하여 다소 감소된다. 그럼에도 불구하고 잔류된 산화물의 두께(19)는 전반적으로 100nm 이상의 두께로 폴리실리콘(18)상에 분명히 남아있게 된다. 산화물대 실리콘의 양호한 선택도(20 : 1) 때문에, 기판의 에칭 위험은 없다. 접촉부호올에서, 필드 산화물층의 두께부는 기껏해야 50nm정도 감소되나, 그에 의하여 다이오드 특성의 손상되지는 않는다. 제9도에 도시된 바와같이, 베벨형 벽을 구비한 접촉부호올은 습식 에칭에 의하여 형성된다.
제10도는 비소가 주입된 폴리실리콘(27)과 스퍼터된 탄타륨 규산화물이나 몰리브덴 규화물(28)로 이루어진 비트라인 BL의 응용에 따른 장치를 나타낸다. 확산영역(23)을 가진 실리콘층(27)의 접촉부 영역을 필드 산화물층의 에지(도시않됨)와 게이트상에 스페이서 산화물층(20)에 의해 한정된다. 접촉부와 게이트 간의 거리는 200nm 정도이다.
제11도는 종래 공정에 의하여 형성된 비트라인 접촉부를 나타낸다. 트랜지스터의 종래 설계에서, 게이트(dKG)까지의 필드 산화물(dKG)까지의 소오스 및 드레인영역에 있는 접촉부호올의 설계 거리는 서로에 대해 해당 포토레지스트 마스크들의 조정 정밀도와 구조적 천이의 칫수 정밀도에 따라 좌우된다. 제11도에서, WL은 다결정실리콘으로 되는 워드라인을 나타내며, BL은 다결정실리콘과 금속규화물의 2중층으로 되는 비트라인을 나타낸다. LOCOS는 필드 산화물의 에지를 나타내며, 빗금친 영역은 접촉부를 나타낸다.
제12도 : 소오스 및 드레인 접촉부를 게이트 산화물 및 필드 산화물(LOCOS)에 신뢰성 있는 절연상태로 본 발명에서와 같이 인접되게 하는 설계 기술에서, dKG와 dKL은 종래의 포토-기술과는 무관한다. 또한 자동정렬 접촉부에 대하여도 그와같이 말할 수 있다. 이는 제12도에 도시와 같이, 부품의 집적밀도를 실질적으로 증가시킨다.
접촉부와 게이트간의 거리 dKG는 0.2㎛(=스페이서폭이고, 접촉부와 필드 산화물 영역(LOCOS) 사이의 거리 dKG은 0㎛이다.
모듈, 실예를들면 워드라인과 비트라인 사이의 절연물, 비트라인과 기파나이의 pn-접합부의 전기적 파라메터, 트랜지스터 특성 및 성능 저항의 파괴 및 누설 전류는 스페이스 절약 비트라인 접촉부에 의하여 발생되지 않는다.

Claims (15)

  1. 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치에 있어서, 기억시키고자한 충전용 캐패시터가 반도체 기판내에 트렌치 캐패시터의 형태로 되고, 상기 기판의 표면상에 위치되는 선택기 트랜지스터로 작용하는 전계 효과 트랜지스터 아래에 배열되고, 전송전극 및 워드라인으로 작용하는 절연게이트 전극을 가지며, 이 캐패시터가 그의 소오스 영역에 전기적으로 도전 가능하게 연결되고, 전계 효과 트랜지스터의 드레인 영역이 게이트 전극을 가진 평면위에 배열된 비트라인에 의하여 외부에 접촉되게 하며 절연층에 의하여 그로부터 분리되게 하는데, 여기서 (a) 선택기 트랜지스터의 연결을 위한 비트라인 접촉부가 기판에 형성한 상기 트랜지스터의 드레인 영역상에 자기 배열되게 하고, 완전히 절연된 게이트 전극과, 회로의 각 소자에 대한 측방향 분리를 위하여 설치된 인접 필드 산화물 영역들과 중첩되어 있게 하며, (b) 비트라인 아래의 게이트 전극의 평면위에 배열된 절연층이 다층 구조로 되게하고, 적어도 하나의 실리콘 산화물 및 실리콘 질화물의 2중층으로 이루어지게 하며, 비트라인과 결합한 상기 2중층이 실리콘산화물 층으로 되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치.
  2. 제1항에 있어서, 비트라인 아래와 게이트 평면위에 배열된 상기 절연층이 실리콘산화물, 실리콘 질화물과 실리콘산화물의 3중층으로 되게하고, 실리콘질화물층이 중첩한 실리콘산화물 층보다 약간 더 얇으며, 그 두께가 적어도 10nm로 되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치.
  3. 제1항 또는 제2항에 있어서, 상기 트랜지스터의 게이트전극이 폴리실리콘으로 이루어지고 실리콘 산화물층에 의하여 완전히 둘러쌓여지며, 게이트의 측벽에서 산화물층의두께가 200nm 범위에 있게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터의 셀 장치.
  4. 제1항 내지 제2항중 어느 한 항에 있어서, 선택기 트랜지스터 p--도우프된 기판에서 p-트로프로 형성된 n-채널-MOS-전계효과 트랜지스터이고, 상기 트렌치 캐패시터가 n+도우프된 측벽을 구비하여, 실리콘산화물과 실리콘질화물과 실리콘산화물의 3중층으로 되는 절연층이 상기 측벽상에 형성되며, 트렌치가 도우프되지 않은 폴리실리콘으로 충진되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터의 셀 장치.
  5. 제1항 내지 제2항중 어느 한가지 항에 있어서, 트렌치 캐패시터의 깊이가 4㎛이고 그의 단면적이 0.8 내지 1.0μ㎡으로 되게한 다이나믹 반도체 메모리의 3차원적 1-트렌지스터 셀 장치.
  6. 제1항에 있어서, 비트라인이 n+도우프된 폴리실리콘과, 고용융점 금속의 규화물, 바람직하게는 탄탈 또는 몰리브덴 규화물의 2중층으로 되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치.
  7. 제6항에 있어서, 비트라인의 폴리실리콘층이 비소 또는 인으로 도우핑되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치.
  8. 제1항 내지 제2항중 어느 한가지 항에 있어서, 게이트전극과 비트라인 사이에 절연층의 실리콘질화물 층이 10-15nm 범위의 두께를 갖게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치.
  9. 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법에 있어서, a) 다음의 초기 단계를 수행하고 ; a1) 회로의 각 소자에 대한 측방향 분리를 하는데 필요한 필드 산화물 영역의 국부적인 산화(LOCOS 방법)에 의한 형성, a2) p--도우프된 기판에서의 p-트로프에 트랜치 캐패시터 형성, a3) 도우프되지 않는 다결정 실리콘으로 트렌치를 충진, a4) 증착 실리콘산화물 층에 의한 트렌치의 전기적 절연, a5) 열적산화에 의한 게이트 산화물층의 형성을 한다음, b) n-도우프된 다결정 실리콘층이 전표면상에 증착되게 하며, c) 실리콘 산화물층이 전표면에 가해지고, d) 다결정 실리콘과 실리콘산화물의 2중층이 회로의 n- 및 p-채널 트랜지스터의 게이트전극과 포토레지스트를 이용한 회로의 추가적인 도전성 연결부를 형성하도록 축조하며, e) 다른 실리콘산화물층이 가스상으로 부터 증착되고 그 다음 폴리실리콘 구조체상에 배열된 측벽산화물 영역을 제외하고, f) n- 및 p- 채널 트랜지스터의 소오스 및 드레인영역이 이온주입에 의하여 형성되게하며, g) 실리콘산화물, 실리콘질화물과 실리콘산화물 순으로 제조된 절연 3중층이 전표면에 형성되고, h) 포토레지스트 단계를 수행하므로, 선택기 트랜지스터의확산 드레인 영역에 대한 접촉부의 절연 3중층상에 부위가 한정되게 하며, i) 이 접촉부의 접촉부 호올을 개구하도록하는 에칭이 적어도 두단계 이상 수행되는데, i1) 먼저 최상단 실리콘 산화물층이 하측 실리콘 산화물층 아래에 까지 양호한 선택도로써 등방성으로 에칭되고, i2) 포토레지스트 마스크의 에지를 이용하여, 실리콘질화물 층과 하측의 실리콘 산화물층이 접촉부에 소요되는 기판의 표면을 노출시킬때까지 비등방성으로 에칭되게하고, j) 비트라인을 형성하는 n-도우프된 다결정 실리콘과 탄탈이나 몰리브덴 규화물의 2중층이 증착되어 적당한 구조체로 되게하며, k) 비트라인 및 외측의 금속학 평면의 절연을 의하여 형성한 중간 산화물층, 외측단자를 위한 접촉부 호올 에칭, 워드라인의 증착과 외측 금속화 평면의 형성 및 장치의 표면 안정화가 종래 방식으로 수행되게한, 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법.
  10. 제9항에 있어서, 제1상기 에칭 단계는 습식-화학약품으로 수행되고 제2에칭 단계는 반응 이온 에칭(건식에칭)으로 수행되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법.
  11. 제10항에 있어서, 외측 실리콘 산화물층의 습식 에칭이 에칭제로써 불화암모늄과 불화수소산의 7 : 1로 되는 혼합물을 사용하여, 200nm두께의 실리콘산화물 층과 함께 60초 동안 수행되게하고, 건식에칭이 트리플루오로메탄 및 옥시겐 혼합물내에서 수행되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법.
  12. 제9항 내지 제11항중 어느한 항에서, 습식-에칭 단계동안 에칭 정지체로써 작용하는 실리콘 질화물층의 두께가 10-50nm로 되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법.
  13. 제9항에 있어서, 단계 i)에 따른 에칭이 반응 이온 에칭을 이용하여 3단계로 수행되게 하는데, 제1 에칭 단계가 트리플루오르메탄 프라즈마내에서 수행되고, 제2에칭 단계가 설피헥사플로라이드 플라즈마내에서 수행되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법.
  14. 제9항에 있어서, 게이트의 측벽절연을 위한 실리콘산화물 층과 실리콘질화물 층을 피복한 실리콘산화물 층들이 테트라-에틸-오르토실리케이트의 열분해에 의하여 형성되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법.
  15. 제9 또는 14항에 있어서, 측벽절연을 위하여 형성한 실리콘 산화물층의 두께와 실리콘질화물 층상에 배열된 실리콘 산화물층의 두께가 각기 약 200nm로 되게한 다이나믹 반도체 메모리의 3차원적 1-트랜지스터 셀 장치를 제조하는 방법.
KR1019880002314A 1987-03-06 1988-03-05 다이나믹 반도체 메모리의 3차원적 i-트랜지스터 셀 장치 및 그 제조방법 KR930001221B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DEP3707241-2 1987-03-06
DE3707241 1987-03-06
DEP3707241.2 1987-03-06

Publications (2)

Publication Number Publication Date
KR880011926A KR880011926A (ko) 1988-10-31
KR930001221B1 true KR930001221B1 (ko) 1993-02-22

Family

ID=6322436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002314A KR930001221B1 (ko) 1987-03-06 1988-03-05 다이나믹 반도체 메모리의 3차원적 i-트랜지스터 셀 장치 및 그 제조방법

Country Status (7)

Country Link
US (1) US5025295A (ko)
EP (1) EP0282629B1 (ko)
JP (1) JP2681887B2 (ko)
KR (1) KR930001221B1 (ko)
AT (1) ATE82433T1 (ko)
DE (1) DE3782647D1 (ko)
HK (1) HK8995A (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
US20010008288A1 (en) * 1988-01-08 2001-07-19 Hitachi, Ltd. Semiconductor integrated circuit device having memory cells
US5180683A (en) * 1988-06-10 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitor type semiconductor memory device
EP0455338A1 (en) * 1990-04-30 1991-11-06 STMicroelectronics, Inc. Dram cell structure
JP2551203B2 (ja) * 1990-06-05 1996-11-06 三菱電機株式会社 半導体装置
KR930009131B1 (ko) * 1991-04-24 1993-09-23 삼성전자 주식회사 초고집적 반도체 메모리장치의 제조방법
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell
US5461005A (en) * 1991-12-27 1995-10-24 At&T Ipm Corp. Method of forming silicide in integrated circuit manufacture
US5880022A (en) * 1991-12-30 1999-03-09 Lucent Technologies Inc. Self-aligned contact window
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
KR0141950B1 (ko) * 1994-12-22 1998-06-01 문정환 반도체소자의 제조방법
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
GB2324408A (en) * 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
US6187656B1 (en) * 1997-10-07 2001-02-13 Texas Instruments Incorporated CVD-based process for manufacturing stable low-resistivity poly-metal gate electrodes
TW396508B (en) * 1999-01-05 2000-07-01 Mosel Vitelic Inc A method for forming trench isolation
JP3972846B2 (ja) * 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
CN102938378B (zh) * 2011-08-16 2015-06-17 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
CN108831884A (zh) * 2018-06-08 2018-11-16 长鑫存储技术有限公司 存储器结构及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4668973A (en) * 1978-06-19 1987-05-26 Rca Corporation Semiconductor device passivated with phosphosilicate glass over silicon nitride
US4403394A (en) * 1980-12-17 1983-09-13 International Business Machines Corporation Formation of bit lines for ram device
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS5982761A (ja) * 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
JPS59175153A (ja) * 1983-03-23 1984-10-03 Nec Corp 半導体集積回路装置
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
JPS60227461A (ja) * 1984-04-19 1985-11-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置
US4710897A (en) * 1984-04-27 1987-12-01 Kabushiki Kaisha Toshiba Semiconductor memory device comprising six-transistor memory cells
US4658283A (en) * 1984-07-25 1987-04-14 Hitachi, Ltd. Semiconductor integrated circuit device having a carrier trapping trench arrangement
JPS6154661A (ja) * 1984-08-24 1986-03-18 Toshiba Corp 半導体装置の製造方法
JPS61144863A (ja) * 1984-12-19 1986-07-02 Hitachi Ltd 半導体記憶装置およびその製造方法
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
JPS62136069A (ja) * 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
EP0236089B1 (en) * 1986-03-03 1992-08-05 Fujitsu Limited Dynamic random access memory having trench capacitor
JPS63207171A (ja) * 1987-02-24 1988-08-26 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ装置及びその製造方法

Also Published As

Publication number Publication date
EP0282629B1 (de) 1992-11-11
EP0282629A1 (de) 1988-09-21
JPS63228742A (ja) 1988-09-22
DE3782647D1 (de) 1992-12-17
HK8995A (en) 1995-01-27
US5025295A (en) 1991-06-18
JP2681887B2 (ja) 1997-11-26
KR880011926A (ko) 1988-10-31
ATE82433T1 (de) 1992-11-15

Similar Documents

Publication Publication Date Title
KR930001221B1 (ko) 다이나믹 반도체 메모리의 3차원적 i-트랜지스터 셀 장치 및 그 제조방법
JP4302785B2 (ja) 酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法
KR100322218B1 (ko) 반도체 장치 및 그 제조 방법
KR100320332B1 (ko) 반도체 장치 및 그 제조 방법
US5023683A (en) Semiconductor memory device with pillar-shaped insulating film
US9123786B2 (en) Interconnect line selectively isolated from an underlying contact plug
EP0444615B1 (en) Dynamic random access memory having bit lines buried in semiconductor substrate
JP3703885B2 (ja) 半導体記憶装置とその製造方法
US6384441B1 (en) Semiconductor device and method of manufacturing the same
GB2288276A (en) Dram memory cell utilising surrounding gate transistor and method of manufacture
CN100405589C (zh) 半导体器件及其制造方法
US5250830A (en) Dynamic type semiconductor memory device and its manufacturing method
KR0139188B1 (ko) 비 휘발성 반도체 기억장치 제조방법
US5385858A (en) Method for fabricating semiconductor device having memory cell of stacked capacitor type
US5488242A (en) Semiconductor memory device
JPH08264731A (ja) 半導体装置とその製造方法
US6218241B1 (en) Fabrication method for a compact DRAM cell
US6559494B1 (en) Semiconductor device and a method for fabricating the same
US6316306B1 (en) Memory cell array in a dynamic random access memory and method for fabricating the same
US5747845A (en) Semiconductor memory device with memory cells each having transistor and capacitor and method of making the same
JPH02143456A (ja) 積層型メモリセルの製造方法
EP0457131A1 (en) Method of manufacturing semiconductor memory device having stacked capacitor cells
KR100290432B1 (ko) 쇼트회로가없는반도체장치에서의미세콘택홀형성방법
JPH1022471A (ja) 半導体集積回路装置及びその製造方法
JPH11177052A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080128

Year of fee payment: 16

EXPY Expiration of term