KR100290432B1 - 쇼트회로가없는반도체장치에서의미세콘택홀형성방법 - Google Patents

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Abstract

디자인룰에의해 정의된 최소 간격을 갖는 비트라인(23)사이의 층간 절연막내에 노드 콘택홀(27)을 형성하기 위하여, 상기 비트라인사이의 층간 절연구조내에 먼저 예비 노드 콘택홀(25)을 상기 최소 간격보다 큰 길이를 갖도록 형성하고, 상기 예비 노드 콘택홀을 정의하는 상기 층간 절연 구조의 내측면상에 절연 측벽 스페이서(26)를 형성하여 상기 최소 간격보다 작은 길이를 갖는 노드 콘택홀을 형성함으로써, 상기 비트라인과 스토리지 노드 전극(28)사이의 쇼트없이 미세한 노드 콘택홀을 형성한다.

Description

쇼트 회로가 없는 반도체 장치에서의 미세 콘택홀 형성 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 장치 내에서 미세 콘택홀 형성 방법에 관한 것이다.
반도체 장치 제조업자들은 단일 반도체 칩상에 제조되는 집적회로의 회로 소자를 증가시켜왔다. 집적도를 증가시키기 위해 회로 소자의 크기가 작아지고, 따라서 콘택홀이 미세화된다.
제 1 도는 종래 반도체 집적 회로 장치 내에서 형성되는 콘택홀의 전형적인 예를 나타낸다.
불순물 영역(1a,1b,1c)이 실리콘 기판(2)내에 형성되고, 상기 불순물 영역(1a)는 두개의 전계 효과 트랜지스터(field effect transistor, 이하 FET로 기재함)사이에서 공유된다. 상기 두 개의 FET는 서로 분리되어 위치하고, 각각의 게이트 전극(3a,4a)이 게이트 산화막(3b,4b)상에 형성된다. 상기 두 개의 FET와 상기 불순물 영역(1a,1b,1c)은 층간 절연막(5)으로 덮여진다.
상기 종래의 반도체 집적 회로 장치에서 불순물 영역(1a)을 위한 콘택홀이 요구될 경우에, 하기와 같이 콘택홀이 층간 절연막(5)내에 형성된다. 포토레지스트 용액을 상기 층간절연막(5)의 상면위에 도포하고, 베이크하여 상기 층간 절연막(5)상에 포토레지스트막을 형성한다. 얼라이너(미도시)는 포토 마스크(미도시)로부터 콘택 패턴 이미지를 포토레지스트막으로 전달하여 상기 포토레지스트막 내에 잠재 이미지(latent image)를 형성하고, 상기 잠재 이미지는 현상 용액 내에서 현상된다. 그 후에, 상기 포토레지스트막이 부분적으로 제거되어, 상기 층간절연막(5)상에 포토레지스트 에칭 마스크(6)가 형성된다. 상기 포토레지스트 에칭 마스크(6)는 상기 층간 절연막(5)의 일부분을 식각액에 노출시키고, 상기 층간 절연막(5)은 부분적으로 에치되어 제거된다. 제조업자는 상기 실리콘 기판(2)의 주요 표면에서 에칭을 중단하고, 상기 충간 절연막(5)내에 콘택홀(5a)이 형성된다. 마지막으로 상기 포토레지스트 에칭 마스크(6)가 제거된다.
도 1 에는 도시되지 않았지만, 상기 콘택홀(5a)에 도전물질이 채워지고, 상기 층간절연막(5)상의 배선 스트립(wiring strip)은 상기 도전물질을 통해 상기 불순물 영역(1a)과 전기적으로 연결된다. 전기적 신호는 상기 도전물질을 통해 상기 배선 스트립에서 상기 불순물 영역(1a)으로 전달되고, 상기 게이트 전극(3a,3b)의 제어 신호는 상기 불순물 영역(1a)에서 상기 불순물 영역(1b,1c)으로의 신호 전달을 제어한다. 상기 게이트 전극(3a,3b)은 상기 도전물질과 완전히 격리될 필요가 있다. 상기 콘택홀(5a)이 대상 지역에서 좌 또는 우측방향으로 이동한다면, 상기 게이트 전극(3a,4a)은 상기 콘택홀(5a)로 침투하게 되어, 상기 도전물질과 쇼트된다. 상술한 바와 같이, 상기 얼라이너는 상기 포토마스크와 포토레지스트막상의 대상 지역을 기계적으로 얼라인하기 때문에, 미스얼라인(misalignment)이 발생하게 된다. 이러한 이유로, 상기 콘택홀(5a)을 위한 적당한 마진이 요구된다.
도 2 는 종래 반도체 집적 회로 장치의 또 다른 예를 나타낸다. 실리콘 기판(12)내에 불순물 영역(11a,11b,11c)이 거리를 두고 형성되고, 상기 불순물 영역(11a,11b,11c)사이의 영역 위에 게이트 산화막(13b,14b)이 형성되며, 상기 게이트 산화막(13b,14b)상에 게이트 전극(13a,14a)이 형성된다. 상기 불순물 영역(11a,11b,11c), 상기 게이트 산화막(13b,14b)과 게이트 전극(13a,14a)이 결합하여 FET를 형성한다.
상기 FET는 하부 층간 절연막(15a)으로 덮여지고, 배선 스트립(16a,16b)이 상기 하부 층간 절연막(15a)상에 형성된다. 상기 배선 스트립(16a,16b)은 상부 층간 절연막(15b)으로 덮여진다.
콘택홀(15c)이 상기 상부/하부 층간 절연막(15a,15b) 내에 하기와 같이 형성된다. 상기 상부 상부 층간 절연막(15b)의 상면에 포토레지스트 용액이 도포되고, 베이크되어 상기 층간 절연막(15b)상에 포토레지스트막이 형성된다. 얼라이너(미도시)는 포토 마스크(미도시)로부터 콘택 패턴 이미지를 포토레지스트막으로 전달하여 포토레지스트막 내에 잠재 이미지(latent image)를 형성하고, 상기 잠재 이미지는 현상 용액 내에서 현상된다. 그 후에, 상기 포토레지스트막이 부분적으로 제거되어, 상기 층간 절연막(15b)상에 포토레지스트 에칭 마스크(17)가 형성된다. 상기 포토레지스트 에칭 마스크(17)는 상기 층간 절연막(15a,15b)의 일부분을 식각액에 노출시키고, 상기 층간 절연막(15a,15b)은 부분적으로 에치되어 제거된다. 제조업자는 상기 실리콘 기판(12)의 주요 표면에서 에칭을 중단하고, 상기 충간 절연막(15a,15b)내에 콘택홀(15c)이 형성된다. 마지막으로 상기 포토레지스트 에칭 마스크(17)가 제거된다.
도 2 에 도시되지 않았지만, 상기 콘택홀(15c)에 도전물질이 채워지고, 상기 상부 층간 절연막(15b)상에 상부 배선 스트립이 형성된다. 상기 상부 배선 스트립은 상기 도전물질을 통해 상기 불순물 영역(11a)과 전기적으로 연결된다. 전기적 신호는 상기 도전물질을 통해 상기 상부 배선 스트립에서 상기 불순물 영역(11a)으로 전달되고, 상기 게이트 전극(13a,14a)상의 제어 신호는 상기 불순물 영역(11a)에서 상기 불순물 영역(11b,11c)으로의 신호 전달을 제어한다. 상기 배선 스트립(16a,16b)은 다른 전기적 신호를 전달하기 때문에, 상기 배선 스트립(16a,16b)은 상기 도전물질로부터 격리될 필요가 있다. 따라서, 상기 게이트 전극(13a,14a)뿐 만 아니라 상기 배선 스트립(16a,16b)을 상기 도전물질로부터 완전히 격리시킬 필요가 있다. 상기 콘택홀(15c)이 목표 지역에서 좌측 또는 우측방향으로 이동한다면, 상기 배선 스트립(16a,16b)이 먼저 상기 콘택홀(15c)로 침투되는데, 그 이유는 상기 콘택홀(15c)이 상기 상부 층간 절연막(15b)의 상면에서부터 상기 실리콘 기판(12)의 주요 표면으로 형성되기 때문이다. 미스얼라인이 발생하기 때문에, 상기 콘택홀(15c)는 상기 콘택홀(5a)보다 큰 마진이 요구된다.
상술한 바와 같이, 상기 콘택홀(5a,15c)은 상기 포토마그크와 상기 포토레지스트막상의 대상 지역사이의 미스얼라인을 방지하기 위한 마진이 요구된다. 그러나, 반도체 집적회로를 위한 회로소자의 미세화가 요구되고 있고, 엄격한 디자인룰이 미세 회로 소자의 설계에 사용되고 있다. 상기 엄격한 디자인룰은 상기 얼라이너에 적은 마진만을 제공할 뿐이고, 상기 게이트 전극(3a,4a)이 상기 콘택홀(5a)에 노출되기 쉽다. 사실상, 상기 디자인룰이 최소 크기가 0.25㎛가 되도록 규정할 경우, 마진은 무시된다. 상기 게이트 전극(3a,3b)과 상기 도전물질사이의 쇼트는 생산성을 감소시킨다. 이는 종래 콘택홀 형성 기술이 본래부터 가지고 있던 문제이고, 이 문제는 도 1 에 도시된 종래 기술 구조보다 도 2 에 도시된 종래 기술 구조에서 더욱 심각하다.
따라서, 본 발명의 중요한 목적은 쇼트회로 없이 층간 절연 구조 내에 최소 크기로 패턴되는 도체 배선 스트립을 갖는 반도체 장치에서의 콘택홀 형성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 발명은 포토리소그패피와 에칭을 사용하여 형성한 예비홀 내에 대상홀을 정의하는 절연 측벽 스페이서를 형성하는 공정을 구비한다.
본 발명의 일실시예에 따르면, 바닥층, 상기 바닥층을 덮는 제 1 절연막과, 상기 제 1 절연막 내에서 상기 바닥층위에 일방향으로 간격을 두고 서로 분리되어 형성되는 두 개 이상의 도전막을 갖는 구조를 준비하는 단계와, 상기 제 1 절연막 내에 상기 바닥층에 접하고 상기 일방향으로의 간격보다 더 긴 제 1 길이를 갖는 예비홀을 형성하는 단계와, 상기 제 1 절연막의 상면, 상기 예비홀을 정의하는 내측면과 상기 바닥층상에 적당히 연장형성된 제 2 절연막을 형성하는 단계와, 그리고 상기 제 2 절연막을 상기 바닥층의 상면이 다시 노출될 때까지 에칭하여 상기 간격보다 짧은 제 2 길이를 갖는 대상홀을 형성하는 단계를 구비하는 홀 형성 방법을 제공한다.
도 1 은 종래 기술의 반도체 집적 회로 장치에서 형성되는 콘택홀의 구조를 나타내는 단면도이다.
도 2 는 또 다른 종래 기술의 반도체 집적 회로 장치에서 형성되는 콘택홀의 구조를 나타내는 단면도이다.
도 3 은 본 발명에 따른 반도체 DRAM 장치에 속하는 메모리 셀의 구조를 나타내는 평면도이다.
도 4A ∼ 도 4E 는 도 3 의 A-A선을 따른 단면도로서 본 발명에 따른 메모리 셀 제조 방법을 나타내는 단면도이다.
도 5A ∼ 도 5E 는 도 3 의 B-B선을 따른 단면도로서 본 발명에 따른 메모리 셀 제조 방법을 나타내는 단면도이다.
도 6A ∼ 도 6C 는 본 발명에 따른 또 다른 메모리 셀 제조 방법을 나타내는 단면도이다.
도면의 주요 부분에 대한 부호의 설명
20. 반도체 기판 21. 워드라인
22. 하부 층간 절연막 23. 비트라인
24. 상부 층간 절연막 25. 예비 노드 콘택홀
26. 절연 측벽 스페이서 27. 노드 콘택홀
28. 스토리지 노드 전극
이하, 본 발명이 개시하고자 하는 방법의 특징 및 장점을 첨부도면을 참조하여 보다 상세히 설명한다.
제 1 실시예
먼저, 도 3 에 관한 DRAM 셀을 설명한다. 레이아웃의 정확한 이해를 위하여, 도 3 에 도시된 반도체 구조에서 패시베이션막을 생략하고, 층간 절연막을 부분적으로 도시하였다. 상기 DRAM 셀이 실리콘 기판(20)상에 제조되고, 두꺼운 필드 산화막(도 3 에서는 미도시)이 상기 실리콘 기판(20)의 주요 표면에 선택적으로 성장된다. 상기 두꺼운 필드 산화막은 복수의 액티브 영역을 정의하고, 상기 DRAM 셀이 상기 복수의 액티브 영역의 하나에 할당된다. 단지 하나의 DRAM 셀을 설명하지만, 다른 DRAM 셀의 영역 및 층이 동일한 참조부호로 표시된다.
상기 DRAM 셀은 일련의 액세스 트랜지스터와 스토리지 캐패시터로 이루어 진다. 실리콘 기판(20)과 반대의 도전형을 갖는 도펀트 불순물을 상기 액티브 영역에 선택적으로 주입하여, 소오스 영역(도 3 에서는 미도시)과 드레인 영역(도 3 에서는 미도시)을 형성한다. 상기 소오스 영역과 드레인 영역사이의 액티브 영역상에 게이트 절연막(도 3 에서는 미도시)이 성장되고, 상기 게이트 절연막 위로 워드라인(21)이 연장형성된다. 상기 게이트 절연막상의 상기 워드라인(21)의 일부는 상기 액세스 트랜지스터의 게이트 전극(21a)으로 제공된다. 상기 워드라인(21)은 반도체 DRAM 장치에 사용되는 디자인룰로 정의되는 최소 간격과 동일한 간격으로 서로 분리되어 형성된다.
상기 액세스 트랜지스터는 하부 층간 절연막(22)으로 덮여지고, 비트 라인(23)이 상기 하부 층간 절연막(22)상에 연장형성된다. 도 3 에는 도시되지 않았지만, 상기 하부 층간 절연막(22) 내에서 상기 드레인 영역상에 비트라인 콘택홀이 형성되고, 상기 비트라인(23)은 상기 비트라인 콘택홀을 통해 상기 드레인 영역과 전기적으로 연결된다. 상기 비트라인(23)은 상기 최소 간격과 동일한 간격으로 서로 분리되어 형성된다.
상기 비트라인(23)은 상부 층간 절연막(24)으로 덮여지고, 예비 노드 콘택홀(25)이 상기 하부 층간 절연막(22)과 상부 층간 절연막(24)내에 형성되며, 상기 소오스 영역이 상기 예비 노드 콘택홀(25)에 노출된다. 상기 예비 노드 콘택홀(25)은 상기 워드라인(21)사이의 갭과 상기 비트라인(23)사이의 갭보다 넓게 형성된다. 이러한 이유로, 상기 워드라인(21)과 비트라인(23)은 상기 예비 노드 콘택홀(25)에 부분적으로 노출된다. 상기 층간 절연막(22,24)의 내측벽에 절연 측벽 스페이서(26)가 형성되어, 상기 워드라인(21)과 비트라인(23)이 상기 절연 측벽 스페이서(26)로 완전히 덮혀진다.
상기 절연 측벽 스페이서(26)는 노드 콘택홀(27)을 정의하고, 상기 노드 콘택홀(27)은 상기 최소 간격보다 좁은 직경을 갖는다. 상기 예비 노드 콘택홀(25)과 상기 노드 콘택홀(27)은 각각 원형 단면을 갖지만, 상기 예비 노드 콘택홀(25) 형성용 포토마스크(미도시)는 정방형의 투과영역을 가지고 있고, 상기 정방형 투과영역은 디자인룰에 의해 규정된 최소 크기를 갖는다. 그러나, 예비 노드 콘택홀(25)의 단면은 원형이고, 상기 최소 크기보다 넓게 형성된다. 이러한 현상은 하기의 사실에 기인한다.
첫째는, 상기 예비 노드 콘택홀(25) 형성용 포토마스크는 정방형의 투과영역을 갖지만, 옵티칼 라디에이션(optical radiation)은 포토레지스트막 내에서 원형의 잠재 이미지를 형성한다는 것이다. 상기 옵티칼 라디에이션은 상기 정방형 투과영역의 코너에서 산란되고, 따라서 상기 코너 부근에서 광집적도가 감소된다. 그 결과, 상기 포토레지스트내의 잠재 이미지는 원형이 되고, 포토레지스트 에칭 마스크내에 원형 개구가 형성된다.
둘째는, 제조업자가 고의로 노광량을 증가시켜 상기 콘택홀이 상기 불순물 영역에 확실히 도달하도록 형성하는 것이다. 어떤 스테퍼나 얼라이너에서도 광집적도가 분산된다. 제조업자가 짧은 영역상에서 일정한 광집적도를 원하는 경우에도, 상기 짧은 영역에서 노출되는 에너지는 분산된다. 제조업자가 상기 최소 크기의 패턴 전달에 요구되는 한도로 상기 노출 에너지를 조절하는 경우에, 상기 노출 에너지가 너무 작아서 상기 콘택홀이 상기 불순물 영역에 확실히 도달하지 못할 가능성이 있다. 이러한 이유로, 제조시 일반적으로 상기 노출 에너지를 상기 한도보다 크게 한다. 그 결과, 상기 잠재 이미지는 상기 포토마스크상의 패턴 이미지보다 넓게 형성되는 경향이 있다.
셋째는, 실리콘 웨이퍼의 중심부에서 주변부에 이르기까지 포토레지스트막의 두께가 다양하다는 것이다. 하나의 웨이퍼에 백개의 반도체 DRAM 장치가 제조된다고 가정하면, 노드 콘택홀은 64메가 × 100개가 되고, 제조업자는 64메가 × 100개의 노드 콘택홀 형성용 개구를 완전하게 상기 포토레지스트막내에 형성해야 한다. 이러한 상황에서, 상기 최소 크기의 패턴 전달에 요구되는 노출 에너지 한도가 약간 증가되어, 상기 잠재 이미지는 상기 워드라인(21)의 간격과 상기 비트라인(23)의 간격보다 넓게 된다.
넷째는, 스테퍼나 얼라이너에서 미스얼라인이 발생한다는 것이다. 최근에는 0.05㎛에서 미스얼라인이 발생하고 있다. 다시 말하면, 상기 워드라인(21)사이의 갭과 상기 비트라인(23)사이의 갭으로부터 예비 노드 콘택홀용 잠재 이미지가 오프셋될 가능성이 있다. 이러한 결과는 상기 비트라인(23) 및/또는 워드라인(21)이 상기 예비 노드 콘택홀(25)에 노출되기 때문에 발생된다.
마지막으로, 측부 에칭량이 워드라인/비트라인(21,23)과 층간 절연막(22,24)의 두께가 서로 다르기 때문에, 측부 에칭량이 상이하다는 것이다. 최근 측부 에칭이 정밀하게 제어될 수 있지만, 측부 에칭에서의 차이는 무시하지 못한다.
스토리지 노드 전극(28)이 상기 상부 층간 절연막(24)상에 형성되어, 상기 노드 콘택홀(27)을 통해 상기 소오스 영역에 연결된다. 셀 플레이트 전극이 유전막을 사이에 두고 상기 스토리지 노드 전극(28)의 반대쪽에 형성되지만, 상기 셀 플레이트 전극과 상기 유전막은 도 3 에 도시된 구조에서 생략하였다.
상술한 설명에서 이해되는 바와 같이, 상기 워드라인(21)과 상기 비트라인(23)이 상기 최소 간격과 동일한 갭을 가지도록 패터닝될 경우에도, 상기 노드 콘택홀(27)은 상기 워드라인(21)의 간격과 상기 비트라인(23)의 간격보다 더 좁게 형성되고, 상기 메모리 셀은 상기 실리콘 기판(20)상에서 고밀도로 집적된다. 상기 절연 측벽 스페이서(26)는 상기 스토리지 노드 전극(28)이 상기 워드라인(21) 및 상기 비트라인(23)과 쇼트되는 것을 방지하고, 상기 반도체 DRAM 장치가 상기 쇼트에 의한 오기능 없이 동작하게 한다.
도 3 에 도시된 DRAM 셀은 반도체 기판(20)상에서 하기와 같이 제조된다. 상기 공정은 준비된 반도체 기판(20)상에서 시작된다. 상기 반도체 기판(20)의 주요 표면상에 필드 산화막(30)을 선택적으로 성장시켜, 액티브 영역(20a)을 정의한다. 상기 액티브 영역(20a)상에 상기 게이트 절연막(31)이 성장된다.
상기 워드라인(21)이 상기 두꺼운 필드 산화막(30)과 상기 게이트 절연막(31)상에 연장형성된다. 여기에서, 상기 워드라인(21)은 폴리사이드 구조를 갖는다. 다시말하면, 도프트 폴리실리콘 스트립과 텅스텐 실리사이드 스트립의 적층 구조를 갖는다. 상기 도프트 폴리실리콘 스트립은 150 ㎚의 두께를 갖고, 상기 텅스텐 실리사이드 스트립은 100 ㎚의 두께를 갖는다. 상기 폴리사이드 구조 형성 방법은 당업자에게 잘 알려져 있기 때문에, 더 이상의 설명은 생략한다. 상기 워드라인(21)은 포토리소그래피와 에칭을 사용하여 패터닝된다. 상기 워드라인(21)용 포토레지스트 에칭 마스크(미도시)는 디자인룰에 의해 규정된 최소 간격으로 형성된 개구를 갖는다.
상기 게이트 절연막(31)상에 형성된 워드라인(21)의 일부는 게이트 전극(21a)으로 제공된다. 상기 실리콘 기판(20)과 반대의 도전형을 갖는 도펀트 불순물을, 예컨대, 상기 게이트 전극(21a)을 마스크로한 셀프얼라인방식으로 상기 액티브 영역에 이온주입하여, 상기 액티브 영역(20a)상에 상기 소오스 영역(20b)과 드레인 영역(20c)을 형성한다. 상기 게이트 절연막(31), 상기 게이트 전극(21a), 상기 소오스 영역(20b), 상기 드레인 영역(20c)과 상기 소오스 영역(20b)과 상기 드레인 영역(20c)사이의 채널영역이 전체로서 상기 액세스 트랜지스터(32)를 구성한다.
상술한 결과로 형성된 반도체 구조의 전체 표면에 절연 물질을 증착하여, 상기 하부 층간 절연막(22)을 형성한다. 상기 액세스 트랜지스터(32)와 상기 워드라인(21)은 상기 하부 층간 절연막(22)으로 덮혀진다. 상기 하부 층간 절연막(22)을 CMP(chemically mechanically polishing)공정으로 평탄화한다.
상기 평탄화된 하부 층간 절연막(22)상에 텅스텐 실리사이드와 같은 도전 물질을 증착한다. 상기 텅스텐 실리사이드막의 전체 표면상에 포토레지스트 용액을 도포하고, 베이크하여 포토레지스트막(미도시)을 형성한다. 얼라이너(미도시)는 포토마스크(미도시)로부터 상기 포토레지스트막으로 패턴 이미지를 전달하여 잠재 이미지를 형성한다. 상기 잠재 이미지는 현상 용액으로 현상되어, 상기 포토레지스트막은 포토레지스트 에칭 마스크(33)(도 4A, 도 5A 참조)로 형성된다. 상기 포토레지스트 에칭 마스크는 디자인룰에 의해 규정된 최소 간격으로 형성된 개구를 갖는다. 상기 포토레지스트 에칭 마스크를 사용하여, 상기 텅스텐 실리사이드막이 선택적으로 에치되어, 상기 하부 층간 절연막(22)상에 비트라인(23)이 형성된다. 상기 텅스텐 실리사이드 막은 측부에칭이 무시될 수 있을 정도로 얇게 형성된다. 이러한 이유로, 상기 비트라인(23)은 최소 간격과 동일한 간격을 갖는다. 상기 비트라인은 상기 폴리사이드 구조로 형성하는 것도 가능하다.
상기 포토레지스트 에칭 마스크(33)를 제거하고, 전면에 절연 물질을 증착한다. 상기 절연 물질은 상기 상부 층간 절연막(24)으로 형성되고, 상기 상부 층간 절연막(24)을, 도 4B 및 도 5B에 도시된 바와 같이, CMP공정으로 평탄화한다.
상기 평탄화된 상부 층간 절연막(24)상에 포토레지스트 용액을 도포하고, 베이크하여 포토레지스트막을 형성한다. 얼라이너(미도시)는 포토마스크(미도시)로부터 상기 포토레지스트막으로 패턴 이미지를 전달하여 잠재 이미지를 형성한다. 상기 잠재 이미지는 현상 용액으로 현상되어, 상기 포토레지스트막은 포토레지스트 에칭 마스크(34)로 형성된다. 도 3 에 도시된 바와 같이, 상기 포토레지스트 에칭 마스크(34)내에 원형 개구(34a)가 형성되고, 각각의 상기 원형 개구는 디자인룰에의해 규정된 최소 길이보다 큰 직경을 갖는다. 상기 포토레지스트 에칭 마스크(34)를 사용하여, 상기 상부 층간 절연막(24)과 상기 하부 층간 절연막(22)을 선택적으로 에치하여 상기 예비 노드 콘택홀(25)을 형성한다. 도 4C 및 도 5C에 도시된 바와 같이, 상기 예비 노드 콘택홀(25)은 상기 실리콘 기판(20)의 주요 표면의 일부를 노출시키고, 상기 워드라인(21)과 상기 비트라인(23)이 부분적으로 상기 예비 노드 콘택홀(25)에 노출된다. 상기 예비 노드 콘택홀(25)을 넓게 형성하는 이유는 위에서 설명하였다. 상기 워드라인(21)과 상기 비트라인(23)은 상기 예비 노드 콘택홀(25)로 각각 D1과 D2만큼 돌출된다고 가정된다.
상기 포토레지스트 에칭 마스크(34)를 제거하고, CVD(chemical vapor deposition)공정을 사용하여 전면에 절연 물질을 증착하여, 상기 절연 물질로 절연막을 형성한다. 상기 워드라인(21)과 상기 비트라인(23)은 상기 절연막으로 덮여지고, 상기 상부 층간 절연막(24)도 상기 절연막으로 덮여진다. RIE(reactive ion etching)공정을 사용하여, 상기 상부 층간 절연막(24)의 상면이 다시 노출될 때까지 상기 절연막을 부분적으로 에칭 마스크 없이 에치(etchback)한다. 그 후, 도 4D 및 도 5D에 도시된 바와 같이, 상기 절연 측벽 스페이서(26)가 상기 층간 절연막(22,24)의 내측면에 남겨wu, 상기 노드 콘택홀(27)을 정의한다. 상기 RIE시스템이 이방성 에칭을 수행하는 동안, 측면쪽으로도 에칭이 진행되어, 상기 절연 측벽 스페이서(26)는 상기 절연막보다 얇게 형성된다. 상기 워드라인(21)에서의 측면 에칭량이 t1,그리고 상기 비트라인(23)에서의 측면에칭량이 t2라고 가정하면, 상기 절연막의 두께는 상기 워드라인(21)에서의 D1 + t1 그리고 상기 비트라인(23)에서의 D2 + t2보다 커야한다. 다시말하면, CVD공정은 상기 절연막이 상기 워드라인(21)에서의 D1 + t1 그리고 상기 비트라인(23)에서의 D2 + t2보다 큰 두께를 가질 때까지 계속해서 진행된다.
이 후, 상기 노드 콘택홀(27)을 통해 인(phosphorus)을 30 KeV의 가속에너지에서 1×1015atoms/cm2의 조사량으로 상기 소오스 영역(20b)에 이온주입하여 고농도 노드 콘택 영역(35)을 형성한다. 상기 고농도 노드 콘택 영역(35)은 소오스 영역(20b) 내에서 상기 소오스 영역(20b)보다 깊게 형성된다.
CVD 공정을 사용하여, 전면에 도프트 폴리실리콘을 증착한다. 상기 도프트 폴리실리콘은 상기 노드 콘택홀(27)을 채우고, 상기 상부 층간 절연막(24)을 덮도록 도프트 폴리실리콘막을 형성한다. 상기 도프트 폴리실리콘막상에 포토레지스트 에칭 마스크(미도시)를 형성하고, 상기 도프트 폴리실리콘막을 선택적으로 에치하여 스토리지 노드 전극(28)을 형성한다. 상기 절연 측벽 스페이서(26)은 상기 스토리지 노드 전극(28)으로부터 상기 워드라인(21)과 상기 비트라인(23)을 격리시킨다.
상기 스토리지 노드 전극(28)상에 실리콘 산화막과 상기 실리콘산화막 사이에 개재된 실리콘 질화막으로 이루어진 혼합 유전막(36)이 형성된다. 전면에 상압(atmospheric pressure) CVD 공정을 사용하여 폴리실리콘을 증착하여, 도 4E 및 도 5E에 도시된 바와 같이, 상기 폴리실리콘막으로 셀 플레이트 전극(37)을 형성한다. 상기 스토리지 노드 전극(28), 상기 혼합 유전막(36) 그리고 상기 셀 플레이트 전극(37)이 전체로서 스택 스토리지 캐패시터(38)를 구성하고, 상시 액세스 트랜지스터와 상기 스택 스토리지 캐패시터(38)가 조합하여 DRAM 셀을 형성한다.
상술한 바와 같이, 상기 예비 노드 콘택홀(25)이 최소 간격과 동일한 간격으로 패터닝된 상기 워드라인(21)의 내측 에지와 상기 비트라인(23)의 내측 에지를 포함하도록 확장될 경우에도, 상기 절연 측벽 스페이서(26)가 상기 워드라인(21)의 노출 부분과 상기 비트라인(23)의 노출 부분을 덮기 때문에, 상기 워드라인 및 비트라인(21,23)과 상기 스토리지 노드 전극(28)사이에서 발생되는 쇼트가 방지된다. 상기 노드 콘택홀(27)은 디자인룰에 의해 규정된 최소 길이보다 작은 주변 에지를 갖고, 상기 메모리 셀은 상기 실리콘 기판(20)상에서 고밀도로 배열된다.
제 1 실시예에 있어서, 상기 소오스 영역(20b)은 바닥층으로 제공되고, 상기 하부 층간 절연막(22)과 상기 상부 층간 절연막(24)은 전체로서 제 1 절연막을 구성한다. 상기 워드라인(21) 또는 상기 비트라인(23)은 두 개 이상의 도전막으로 대응된다.
상기 절연 측벽 스페이서(26)의 최소 두께는 돌출부(D1,D2)와 동일하고, 최대 두께는 상기 예비 노드 콘택홀(25)의 직경과 상기 돌출부(D1,D2)사이의 차이의 절반보다 작다.
제 2 실시예
도 6A ∼ 6C 는 본 발명에 따른 DRAM 셀을 제조하는 또 다른 방법을 나타낸다. 이 방법은 절연 측벽 스페이서(40)를 형성하는 공정을 제외하고는 도 4A ∼ 도 4E, 그리고 도 5A ∼ 도 5E에 도시된 공정과 유사한 방법이다. 따라서, 상기 절연 측벽 스페이서(40)에 중점을 두고 설명한다. 다른 막에 대하여는 중복을 피하기 위해 상세한 설명을 하지 않고 제 1 실시예와 동일한 참조부호로 표시한다. 먼저, 상기 층간 절연막(22,24) 내에 예비 콘택홀(41)을 설명한다. 상기 예비 콘택홀(41)은 상기 비트라인(23)이 상기 예비 콘택홀(41)에 노출되도록 넓게 형성한다. 상기 상부 층간 절연막(24)상에 RIE공정시 식각액에 대하여 선택도를 갖는 물질로 만들어진 에치 스토퍼층(42)을 형성한다.
도 6A 에 도시된 바와 같이, 전면에 절연 물질을 증착하여 절연막(43)을 형성한다. 상기 절연막(43)은 RIE공정에 의해 이방성 에칭된다. 상기 에치 스토퍼(42)가 노출되어도, 상기 RIE공정은 계속된다(도 6B 참조). 상기 에치 스토퍼(42)와 상기 절연 측벽 스페이서(40)사이에서 상기 상부 층간 절연막(24)이 노출될 때, 제조업자는 상기 RIE공정을 중단한다(도 6C 참조).
상기 절연 측벽 스페이서(40)은 상기 비트라인(23)사이의 갭보다 좁게 콘택홀(44)을 정의하기 때문에, 제 1 실시예에서 나타나는 모든 장점을 얻는다.
본 발명의 특정한 실시예를 설명하였지만, 당업자에게는 본 발명의 사상과 범위내에서 다양한 변경 또는 변화가 가능하다. 예를들면, 본 발명에 따른 방법은 디자인룰에 의해 정의된 최소 크기보다 좁게 콘택홀을 형성하는 것을 가능하게 하는 것이다. 즉, 본 발명은 상기 노드 콘택홀 형성에 국한되지 않는다.
상기 예비 노드 콘택홀이 최소 간격과 동일한 간격으로 패터닝된 상기 워드라인의 내측 에지와 상기 비트라인의 내측 에지를 포함하도록 확장될 경우에도, 상기 절연 측벽 스페이서가 상기 워드라인의 노출 부분과 상기 비트라인의 노출 부분을 덮기 때문에, 상기 워드라인 및 비트라인과 상기 스토리지 노드 전극사이에서 발생되는 쇼트가 방지된다. 상기 노드 콘택홀은 디자인룰에 의해 규정된 최소 길이보다 작은 주변 에지를 갖고, 상기 메모리 셀은 상기 실리콘 기판상에서 고밀도로 배열될 수 있다.

Claims (9)

  1. 홀 형성 방법에 있어서,
    a) 바닥층, 상기 바닥층을 덮는 제 1 절연막과, 상기 제 1 절연막 내에서 상기 바닥층위에 일방향으로 간격을 두고 서로 분리되어 형성된 두 개 이상의 도전막을 갖는 구조를 준비하는 단계와; 그리고
    b) 상기 바닥층을 노출시키도록 상기 제 1 절연막내에 대상홀을 형성하는 단계를 구비하고,
    상기 단계 b)는
    b-1) 상기 제 1 절연막내에 상기 바닥층에 도달하고 상기 일방향의 간격보다 큰 제 1 길이를 갖는 갖는 예비홀을 형성하는 단계와,
    b-2) 상기 제 1 절연막의 상면과, 상기 예비홀을 정의하는 내측면과, 상기 바닥층상으로 연장형성된 제 2 절연막을 형성하는 단계와,
    b-3) 상기 상면이 다시 노출될 때까지 상기 제 2 절연막을 에칭하여 상기 간격보다 작은 제 2 길이를 갖는 상기 대상홀을 형성하는 단계를 구비하는 것을 특징으로 하는 홀 형성방법.
  2. 제 1 항에 있어서, 상기 단계 b-1)은
    b-1-1) 상기 제 1 절연막상에 포토리소그라피를 사용하여 포토레지스트 에칭 마스크를 형성하는 단계와, 그리고
    b-1-2) 상기 바닥층위에 위치한 상기 포토레지스트 에칭 마스크의 개구에 노출되는 상기 제 1 절연막의 일부를 에칭하여 상기 두 개 이상의 도전막을 부분적으로 상기 예비홀에 노출시키는 단계를 구비하는 것을 특징으로 하는 홀 형성 방법.
  3. 제 2 항에 있어서, 상기 단계 b-2)에서 형성되는 상기 제 2 절연막은 상기 내측면으로부터 돌출되는 상기 두 개 이상의 도전막의 길이와 상기 단계 b-3)전의 상기 제 2 절연막의 내측면과 상기 단계 b-3)후의 대응하는 내측면 사이의 간격의 합보다 큰 두께를 갖는 것을 특징으로 하는 홀 형성 방법.
  4. 제 1 항에 있어서, 상기 단계 b-3)에서는 이방성 에칭을 사용하는 것을 특징으로 하는 홀 형성 방법.
  5. 제 2 항에 있어서, 상기 제 1 절연막은 제 1 절연 서브막과 상기 제 1 절연 서브 막상에 적층된 제 2 절연 서브막을 구비하고, 상기 단계 a)는
    a-1) 상기 제 1 절연 서브막상에 도전막을 형성하는 단계와,
    a-2) 상기 도전막상에 상기 포토리소그라피를 사용하여 포토레지스트 에칭 마스크를 형성하는 단계와, 그리고
    a-3) 상기 도전막을 선택적으로 에칭하여 상기 도전막으로부터 상기 두 개 이상의 도전막을 형성하는 단계를 구비하는 것을 특징으로 하는 홀 형성 방법.
  6. 제 1 항에 있어서, 상기 단계 b-1)과 상기 단계 b-2)사이에서 상기 제 1 절연막의 상면상에 에치 스토퍼를 형성하여 상기 단계 b)에서 상기 에치 스토퍼가 노출될 때까지 상기 에칭을 진행하는 단계를 추가로 구비하는 것을 특징으로 하는 홀 형성 방법.
  7. 제 1 항에 있어서, 상기 대상홀은 DRAM 셀의 스토리지 노드 전극용 노드 콘택홀로 제공되는 것을 특징으로 하는 홀 형성 방법.
  8. 제 7 항에 있어서, 상기 두 개 이상의 도전막은 상기 스토리지 노드 전극의 아래로 연장형성되는 비트라인으로 제공되는 것을 특징으로 하는 홀 형성 방법.
  9. 제 7 항에 있어서, 상기 두 개 이상의 도전막은 상기 스토리지 노드 전극의 아래로 연장형성되는 워드라인으로 제공되는 것을 특징으로 하는 홀 형성 방법.
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