KR100294133B1 - 두께가 다른 비트선과 신호 배선층을 가진 반도체 메모리 장치와그의 제조 방법 - Google Patents

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Abstract

반도체 다이나믹 랜덤 액세스 메모리 장치는 실리콘 기판 (21) 의 제 1 영역위에 제조된 스위칭 트랜지스터 (22) 와, 실리콘 기판의 제 2 영역 위에 제조되며 주변 회로 (PC) 의 일부를 형성하는 다른 스위칭 트랜지스터 (34/35) 와, 제 1 및 제 2 스위칭 트랜지스터를 덮는 제 1 층간 절연 구조 (25/26) 와, 제 1 층간 절연 구조위에 형성되며 제 1 스위칭 트랜지스터의 드레인 영역에 전기접속된 비트선 (27) 과, 제 1 층간 절연 구조위에 형성되며 제 2 스위칭 트랜지스터의 드레인 영역에 전기접속된 신호 배선층 (38) 과, 비트선 및 신호 배선층을 덮는 제 2 층간 절연층 (28/29), 및 제 2 층간 절연층위에 형성되며 제 2 스위칭 트랜지스터의 드레인 영역에 전기접속된 저장 캐패시터 (23)를 가지며; 기생 캐패시턴스는 비트선 (27)을 통한 신호 전파 속도에 대한 주요 인자이며, 저항값은 신호 배선층 (38) 을 통한 신호 전파 속도에 대한 주요 인자이며; 인접한 비트선들사이의 캐패시턴스는 기생 캐패시턴스의 총량을 차지하기 때문에, 비트선이 신호 배선층보다 얇다.

Description

두께가 다른 비트선과 신호 배선층을 가진 반도체 메모리 장치와 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE HAVING BIT LINES AND SIGNAL WIRING LAYERS DIFFERENT IN THICKNESS AND PROCESS OF FABRICATING THEREOF}
본 발명은 반도체 메모리 장치에 관한 것이며, 특히, 두께가 다른 비트선과 신호 배선층을 가진 반도체 메모리 장치의 구조와 그의 제조 방법에 관한 것이다.
반도체 다이나믹 랜덤 액세스 메모리 장치는 메모리 셀 어레이와 주변 회로로 분류된다. 메모리 셀은 스위칭 트랜지스터와 저장 캐패시터의 직렬 결합에 의해 주어지고, 이 메모리 셀은 주변 회로의 회로 소자와 함께 실리콘 기판위에서 제조된다. 크기가 축소되고, 저전력 소비의 고속 데이터 액세스는 반도체 다이나믹 랜덤 액세스 메모리 장치의 기본적인 요구사항이다. 스택 캐패시터와 상보 트랜지스터는 이러한 요구에 부합한다.
스위칭 트랜지스터는 일반적으로 MOS (Metal-Oxide-Semiconductor) 구조를 가지며, p 형 실리콘 기판내에 형성된 채널 영역위의 게이트 옥시드층과, 워드선으로 사용하는 게이트 전극 및 채널 영역의 양면위의 p 형 실리콘 기판내에 형성된 소오스/드레인 영역을 포함한다. 한편, 스택 캐패시터는 스위칭 트랜지스터위에 제조되며, 저장 노드 전극과, 저장 노드 전극을 덮는 유전막 및 유전막을 통해 저장노드 전극에 맞대어 있는 셀 판전극을 포함한다.
상보 트랜지스터는 주변 회로의 주요 회로 소자이며, n 채널 증가형 전계 효과 트랜지스터와 p 채널 증가형 전계 효과 트랜지스터의 직렬 결합에 의해 주어진다. n 채널형 전계 효과 트랜지스터는 p 형 실리콘 기판의 표면부분위에 제조되며, 표면 부분내에 형성된 고농도의 n 형 소오스 및 드레인 영역과, 고농도의 n 형소오스 영역과 드레인 영역 사이의 채널 영역위의 게이트 옥시드층 및 게이트 옥시드층위에 형성된 게이트 전극을 포함한다. 한편, p 채널형 전계 효과 트랜지스터는 p 형 실리콘 기판의 다른 표면 부분내에 형성된 n 형 웰위에 제조되며; n 형 웰내에 형성된 고농도의 p 형 소오스 및 드레인 영역과, 고농도의 p 형 소오스 영역과 드레인 영역사이의 채널 영역위의 게이트 옥시드층 및, 게이트 옥시드층위에 형성된 게이트 전극을 갖는다. 상보 트랜지스터는 공통 드레인 노드, 즉, 고농도의 n 형 드레인 영역과 고농도의 p 형 드레인 영역사이의 노드로부터 출력 신호를 전달한다.
반도체 다이나믹 랜덤 액세스 메모리 장치의 대표적인 예는 일본 특공평 제 6-91219 호에 개시되어 있다. 도 1a에서 1e 까지는 종래 기술의 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법을 도시한다.
종래 기술의 방법은 p 형 실리콘 기판 (1)을 준비함으로써 시작하고, n 형 웰 (미도시) 은 p 형 실리콘 기판 (1) 의 표면부내에 형성된다. 필드 옥시드층 (2) 은 p 형 실리콘 기판 (1) 과 n 형 웰위에서 LOCOS (local oxidation of silicon) 방법을 통해 선택적으로 성장되고, 한쌍의 다이나믹 랜덤 액세스 메모리 셀과 상보 트랜지스터에 할당된 활성 영역을 형성한다. 이 경우에, 다이나믹 랜덤 액세스 메모리 셀의 쌍은 왼쪽위에서 제조되고, 상보 트랜지스터는 오른쪽위에서 제조된다.
활성 영역은 활성 영역위에 게이트 옥시드층 (3a, 3b, 4a 및 4b)을 성장시키기 위하여 열적으로 산화된다. 전도성 물질이 결과적인 반도체 구조의 전체 표면위에 증착되고, 전도성 물질층은 워드선 (3c, 3d 및 3e) 으로 패터닝된다. 게이트 옥시드층 (3a/3b) 위의 워드선 (3c 에서 3e) 까지는 게이트 전극으로 사용하고, 게이트 전극에는 워드선 (3c-3e) 의 참조번호와 같은 참조 번호가 표시된다. N 형 도펀트 불순물은 활성 영역으로 이온주입되고, 저농도의 n 형 소오스/드레인 영역 (3f/3g) 은 게이트 전극 (3c/3d) 과 자기정렬식으로 활성 영역내에 형성된다.
한편, 게이트 전극 (4c/4d) 은 게이트 옥시드층 (4a/4b) 위에 각각 형성되고, p 채널 증가형 전계 효과 트랜지스터와 메모리 셀에 할당된 활성 영역은 포토레지스트 이온 주입 마스크 (미도시) 로 덮인다. 인 또는 비소와 같은 N 형 도펀트 불순물은 게이트 전극 (4c/4d) 과 자기정렬식으로 고농도의 소오스 및 드레인 영역 (4e/4f/4g/4h)을 형성하기 위하여 n 채널 증가형 전계 효과 트랜지스터에 할당된 활성 영역으로 이온 주입된다. 포토레지스트 이온주입 마스크는 벗겨지고, n 채널 증가형 전계 효과 트랜지스터와 메모리 셀에 할당된 활성 영역은 다른 포토레지스트 이온주입 마스크 (미도시) 로 덮인다. 보론 디플루오라이드와 같은 P 형 도펀트 불순물은 활성 영역으로 이온주입되고, 고농도의 p 형 소오스 및 드레인 영역 (미도시) 은 게이트 전극과 자기정렬식으로 활성 영역내에 형성된다. 결과적인 반도체 구조는 도 1a 에 도시되어 있다.
실리콘 옥시드는 결과적인 반도체 구조의 전체 표면 상부에 증착되어, 층간 절연층 (5)을 형성한다. 층간 절연층 (5) 은 매끄러운 상부 표면을 제공한다. 포토레지스트 에칭 마스크 (6) 는 층간 절연층 (5) 의 상부 표면위에 패터닝되고, 층간 절연층 (5) 은 층간 절연층 (5) 내부에 콘택홀을 형성하기 위하여 이등방성으로에칭된다. 저농도의 n 형 소오스 영역 (3f) 과 고농도의 n 형 소오스 영역 (4f/4g) 은 도 1b 에 도시된 바와 같이, 소정의 콘택홀 (6a/6b/6c) 에 노출된다.
포토레지스트 에칭 마스크 (6) 는 벗겨진다. 전도성 물질은 결과적인 반도체 구조의 전체 표면위에 200 nanometer의 두께로 증착되고, 텅스텐 실리사이드나 텅스텐 폴리사이드 구조를 갖는다. 전도성 물질은 콘택홀 (6a-6c)을 채우고, 층간 절연층 (5) 위에 전도층으로 융기한다. 포토레지스트 에칭 마스크 (미도시) 는 전도층위에 패터닝되고, 전도층은 도 1C 에 도시된 바와 같이 비트선 (7a) 과 신호선 (7b)을 형성하기 위하여 선택적으로 에칭된다. 비트선 (7a) 은 콘택홀 (6a)을 통해 지나가고, 저농도의 n 형 드레인 영역 (3f) 과 접촉하고 있다. 한편, 신호선 (7b) 은 콘택홀 (6b/6c)을 통과하여, 고농도의 n 형 소오스/드레인 영역 (4f/4g) 과 접촉하고 있다.
그후에, 실리콘 옥시드 시스템 내의 절연 물질은 결과적인 반도체 구조의 전체 표면위에 증착되고, 층간 절연층 (8)을 형성한다. 층간 절연층 (8) 은 매끄러운 상부 표면을 제공한다. 포토레지스트 에칭 마스크 (9) 는 층간 절연층 (8) 위에 패터닝되고, 층간 절연층 (8 및 5) 은 도 1d 에 도시된 바와 같이 노드 콘택홀 (9a)을 형성하기 위하여 이등방성으로 에칭된다. 저농도의 소오스 영역 (3g) 은 노드 콘택홀 (9a) 에 노출된다.
고농도의 n 형 폴리실리콘은 층간 절연층 (8) 의 전체 표면위에 700 나노미터 두께로 증착된다. 고농도의 n 형 폴리실리콘은 저장 노드 콘택홀 (9a)을 채우고, 층간 절연층 (8) 위에 고농도의 n 형 폴리실리콘층으로 융기한다.
포토레지스트 에칭 마스크 (미도시) 는 고농도의 n 형 폴리실리콘층위에서 패터닝되고, 고농도의 n 형 폴리실리콘층은 층간 절연층 (8) 위에 저장 노드 전극 (10)을 형성하기 위하여 선택적으로 에칭된다. 저장 노드 전극 (10) 은 저장 노드 콘택홀 (9a)을 통해 지나가고, 저농도의 n 형 소오스 영역 (3g) 과 접촉하고 있다.
결과적인 반도체 구조는 세척되고, 본래의 옥시드는 버퍼드 플루오르화 수소산내에서 저장 노드 전극 (10) 으로부터 제거된다. 실리콘 니트리드는 저장 노드 전극 (10) 위에 7 나노미터의 두께로 증착되고, 실리콘 니트리드층은 섭씨 800 도의 습식 분위기내에서 부분적으로 산화된다. 그러므로, 실리콘 니트리드막은 실리콘 옥시드막으로 부분적으로 변환된다. 마지막으로, 고농도의 n 형 폴리실리콘은 결과적인 반도체 구조의 전체 표면위에 150 나노미터의 두께로 증착되고, 실리콘 니트리드와 실리콘 옥시드의 복합층과 고농도의 n 형 폴리실리콘층은 도 1e 에 도시된 바와 같이, 유전층 (11) 과 셀 판전극 (12) 로 연속적으로 패터닝된다.
그후에, 층간 절연층, 콘택홀, 금속 배선층 및 패시베이션층은 결과적인 반도체 구조위에 연속적으로 형성되어, 반도체 다이나믹 랜덤 액세스 메모리 장치가 완성된다.
일본 특공평 제 6-91219 호에 개시된 종래 기술의 공정은 메모리셀의 크기 축소에 적당하다. 그러나, 종래 기술의 공정은 비트선 (7a) 에 결합된 기생 캐패시턴스와 신호선 (7b) 의 저항값 모두를 감소시킬 수 없으며, 제조자는 저전력 소비와 고속 데이터 액세스를 성취할 수 없다.
상세히, 도 2 는 비트선 (7a) 의 두께에 대한 비트선 (7a) 에 결합된 기생 캐패시턴스의 의존 상태를 도시하고, 도 3 은 신호선 (7b) 의 두께에 대한 신호선 (7b) 의 저항값의 의존 상태를 도시한다. 비트선 (7a) 은 텅스텐 실리사이드로 형성되었으며, 0.35 미크론의 간격으로 패터닝되었다. 비트선 (7a) 은 길이가 200 미크론이며 폭은 0.35 미크론이다. 신호선 (7b) 은 텅스텐 실리사이드로 또한 형성되었으며, 길이가 100 미크론이며 폭이 1 미크론이었다.
비트선 (7a) 의 두께는 바뀌었고, 기생 캐패시턴스는 도 2 에 도시된 바와 같이 나타났다. 기생 캐패시턴스는 비트선 (7a) 의 두께와 함께 증가되었다. 비트선 (7a) 이 좁은 간격으로 정렬될 때, 비트선 (7a) 사이의 기생 캐패시턴스는 무시될 수 없었으며, 가장자리 캐패시턴스는 두께와 함께 증가되었다. 한편, 신호선 (7b) 의 저항값은 도 3 에 도시된 바와 같이 신호선 (7b) 의 두께와 반비례한다.
도 2 로부터, 비트선 (7a) 은 그의 두께를 감소시킬 필요가 있다. 한편, 도 3 은 더 두꺼운 신호선이 고속 신호 전파에 바람직하다는 것을 보여준다. 그러므로, 신호선 (7b) 의 저항값과 비트선 (7a)의 기생 캐패시턴스사이에는 트래이드오프 (trade-off) 가 있다. 그러나, 종래 기술의 방법은 비트선 (7a) 과 신호선 (7b) 이 동시에 패터닝되게한다. 이런 이유로, 비트선 (7a) 은 기생 캐패시턴스가 크거나, 신호선 (7b) 은 신호에 대항하여 큰 저항값을 제공한다. 이는 큰 전류 소비와 낮은 데이터 액세스 속도로 귀결된다.
그러므로, 본 발명의 중요한 목적은 전류 소비와 데이터 액세스 속도가 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 중요한 목적은 또한 평평한 상부 표면을 희생시키지 않고 전도층으로부터 동시에 패터닝되고 두께가 다른 비트선과 신호선을 가진 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
이 목적을 성취하기 위하여, 본 발명은 깊이가 다른 홈내에 비트선과 신호 배선층을 제공하는 것을 제안한다.
본 발명의 하나의 양상에 따라서, 반도체 기판위에 제조된 반도체 메모리 장치가 제공되고, 이 반도체 메모리 장치는 데이터 정보를 저장하기 위하여 반도체 기판의 제 1 표면위에 제조된 데이터 저장 수단과, 데이터 저장 수단으로의 데이터 액세스를 제어하기 위하여 반도체 기판의 제 2 부분위에 제조된 주변 회로와, 반도체 기판의 제 1 부분과 제 2 부분위에 형성되고 데이터 정보를 나타내는 제 1 신호에 할당된 데이터 저장 수단의 제 1 부분과 제 2 신호에 할당된 주변 회로의 제 2 부분에 도달하는 복수의 콘택홀을 가진 제 1 층간 절연 구조와, 제 1 부분위에서 제 1 층간 절연 구조위로 연장되어 있으며 제 1 부분에 전기접속되며 제 1 두께와 제 1 상부 표면을 가진 제 1 전도 경로 및, 제 2 부분위에서 제 1 층간 절연 구조위에 연장되어 있으며 제 2 부분에 전기접속되며 제 1 두께보다 큰 제 2 두께를 가지며 제 1 상부 표면과 실제로 동일 평면의 제 2 상부 표면을 가진 제 2 전도 경로를 포함한다.
본 발명의 또다른 양상에 따라서, 반도체 기판을 준비하는 단계와; 데이터저장 수단내에 통합된 제 1 회로 소자와 반도체 기판의 제 1 부분과 반도체 기판의 제 2 부분위의 주변회로내에 통합된 제 2 회로 소자를 각각 제조하는 단계와; 반도체 기판의 제 1 부분위의 제 1 부분과 반도체 기판위의 제 2 부분위의 제 2 부분사이에 두께가 다른 제 1 층간 절연 구조를 만드는 단차를 가진 제 1 층간 절연구조로 제 1 회로 소자와 제 2 회로 소자를 덮는 단계와; 제 1 층간 절연층위에 제 2 층간 절연층을 형성하는 단계와; 제 1 층간 절연 구조의 제 1 부분위에 위치된 제 1 깊이를 가진 제 1 홈과, 제 1 층간 절연 구조의 제 2 부분위에 위치되며 제 1 깊이보다 큰 제 2 깊이를 가진 제 2 홈과, 제 1 회로 소자의 제 1 부분에 제 1 홈을 접속하는 제 2 콘택홀 및 제 2 층간 절연층내의 제 2 회로 소자의 제 2 부분에 제 2 홈을 접속하는 제 2 콘택홀을 형성하는 단계와; 제 1 홈과 제 2 홈을 채우고 제 2 층간 절연층위에 전도층으로 융기시키기 위하여 전도성 물질을 증착하는 단계 및; 층간 절연층이 노출될때까지 전도층을 균일하게 제거하여, 두께가 다른 제 1 전도 경로와 제 2 전도 경로를 각각 제 1 홈과 제 2 홈내에 남기는 단계를 포함하는 반도체 다이나믹 랜덤 액세스 메모리 장치를 제조하는 방법이 제공된다.
도 1a에서 1e 까지는 반도체 다이나믹 랜덤 액세스 메모리 장치를 제조하는 종래 기술의 방법을 도시한 단면도.
도 2 는 비트선의 두께에 의해 비트선에 결합된 기생 캐패시턴스를 도시한 그래프.
도 3 은 신호선에 두께에 의해 신호 배선의 저항값을 도시한 그래프.
도 4 는 본 발명에 전도성 반도체 다이나믹 랜덤 액세스 메모리 장치의 구조를 도시한 단면도.
도 5 는 본 발명에 전도성 반도체 다이나믹 랜덤 액세스 메모리 장치의 변형을 도시한 단면도.
도 6a에서 6h 까지는 반도체 다이나믹 랜덤 액세스 메모리 장치를 제조하는 방법을 도시한 단면도.
도 7 은 본 발명에 따른 다른 반도체 다이나믹 랜덤 액세스 메모리 장치의 구조를 도시한 단면도.
도 8a에서 8f 까지는 반도체 다이나믹 랜덤 액세스 메모리 장치를 제조하는다른 방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1, 21, 51, 58 : p 형 실리콘 기판 3c-3e, WL : 워드선
3c/3d, 4c/4d, 22b, 34b, 35b : 게이트 전극
3f/3g, 22b/22d, 4f/4g : n 형 소오스/드레인 영역
3a/3b, 4a/4b : 게이트 옥시드층
5, 8, 25, 28, 29, 65, 66, 67, 68 : 층간 절연층
6a/6b/6c, 9a, 25a/25b/25c, 30, 65a, 69a/69b/69c : 콘택홀
7a, 27, 62 : 비트선
7b : 신호선 10, 31 : 저장 노드 전극
PC : 주변 회로 MC : 메모리 셀
22, 34, 61 : n 채널 증가형 전계 효과 트랜지스터
23 : 스택형 저장 캐패시터
24 : 필드 옥시드층
22a, 22a, 34a, 35a : 게이트 절연층
11, 32 : 유전층 12, 33 : 셀 판전극
38, 40, 63 : 신호 배선층 26, 29, 67 : 실리콘 니트리드층
35 : p 채널 증가형 전계 효과 트랜지스터
37 : 단차 51 : 포토 레지스트 에칭 마스크
제 4 도를 참조로, 본 발명을 실시하는 반도체 다이나믹 랜덤 액세스 메모리 장치는 p 형 실리콘 기판 (21) 위에서 제조된다. 반도체 다이나믹 랜덤 액세스 메모리 장치는 크게 메모리 셀 어레이와 주변 회로 (PC)를 포함한다. 다수의 메모리 셀 (MC) 은 메모리 셀 어레이를 형성하고, 재기록가능한 방식으로 데이터 비트를 저장한다. 주변 회로는 메모리 셀 (MC) 에 데이터 입력/출력 포트를 선택적으로 접속하고 메모리 셀 어레이로 데이터 비트를 기록하고 메모리 셀 어레이로부터 데이터 비트를 판독한다. 이 경우에, 메모리 셀 어레이는 p 형 실리콘 기판 (21) 의 왼쪽 부분에 할당되고, 주변 회로 PC 는 p 형 실리콘 기판 (21) 의 오른쪽 부분에 할당된다. 주변 회로 (PC) 는 관련 기술 분야의 당업자들에게 잘 알려진 바와 같이 메모리 셀 어레이에 대한 데이터 액세스를 제어한다.
메모리 셀 (MC) 은 회로 구조가 서로 유사하며, 각각의 메모리 셀 (MC) 은 n 채널 증가형 전계 효과 트랜지스터 (22) 와 스택형 저장 캐패시터 (23) 의 직렬 결합에 의해 주어진다. 두꺼운 필드 옥시드층 (24) 은 p 형 실리콘 기판 (21) 의 주표면위에서 선택적으로 성장되어, 복수의 활성 영역을 형성한다. 한쌍의 메모리 셀 (MC) 은 왼쪽 부분위의 활성 영역중의 하나에 할당된다.
n 채널 증가형 전계 효과 트랜지스터 (22) 는 활성 영역위에서 제조되며, 활성 영역내의 채널 영역위에 형성된 게이트 절연층 (22a) 과, 게이트 절연층 (22a) 위의 게이트 전극 (22b) 및, 저농도의 n 형 소오스/드레인 영역 (22c/22d) 를 포함한다. 게이트 전극 (22b) 은 워드선 (WL) 의 일부를 형성한다. n 채널 증가형 전계 효과 트랜지스터 (22) 는 제 1 층간 절연층 (25) 으로 덮이고, 실리콘 니트리드층 (26) 은 제 1 층간 절연층 (25) 위에 적층된다. 주변 회로 (PC) 와 관련하여 설명하면, 제 1 층간 절연층 (25) 은 메모리 셀 어레이위의 왼쪽 부분과 주변 회로 (PC) 위의 오른쪽 부분사이에서 두께가 다르다. 왼쪽 부분이 오른쪽 부분보다 두껍다. 실리콘 니트리드층 (26) 은 두께가 균일하며, 왼쪽 부분과 오른쪽 부분위에서 일치하게 연장되어 있다.
비트 콘택홀 (25a) 은 제 1 층간 절연층 (25) 과 실리콘 니트리드층 (26) 내에 형성되고, 저농도의 n 형 드레인 영역 (22d) 는 콘택홀 (25a) 에 노출된다. 비트선 (27) 은 실리콘 니트리드 (26) 위에 연장되어 있으며, 비트 콘택홀 (25a)을 통하여 저농도의 n 형 드레인 영역 (22d) 에 전기접속되어 있다. 이 경우에, 비트선 (27) 은 텅스텐 실리사이드로 형성되어 있다. 비트선 (27) 은 폴리사이드 구조, 즉, 고융점 금속 실리사이드막과 폴리실리콘막의 적층체를 가질 수 있다. 비트선 (27) 은 비교적 얇으며, 제 2 층간 절연층 (28) 내에 끼워진다. 이 경우에, 비트선 (27) 은 200 나노미터의 두께이며, 0.35 미크론의 폭을 갖는다. 도 4 에는 도시되지 않았지만, 비트선 (27) 은 서로 간격을 두고 정렬되며, 이 간격은 0.35 미크론정도로 좁다. 제 2 층간 절연층 (28) 은 비교적 얇은 왼쪽 부분과 비교적 두꺼운 오른쪽 부분을 가지며, 왼쪽 부분의 상부 표면은 비트선 (27) 의 상부 표면과 실제로 동일 평면이다. 비트선 (27) 과 제 2 층간 절연층 (28) 은 제 3 층간 절연층 (29) 으로 덮인다.
스택형 저장 캐패시터 (23) 는 저장 노드 전극 (31) 과, 유전층 (32) 및 셀 판전극 (33) 을 포함한다. 노드 콘택홀 (30) 은 제 1 층간 절연층 (25) 과, 실리콘 니트리드층 (26) 과, 제 2 층간 절연층 (28) 및, 제 3 층간 절연층 (29) 내에 형성되며, 저농도의 n 형 소오스 영역 (22c) 은 노드 콘택홀 (30) 에 노출된다. 저장 노드 전극 (31) 은 제 3 층간 절연층 (29) 위에 형성되고, 노드 콘택홀 (30)을 통해 저농도의 n 형 소오스 영역 (22c) 에 전기접속된다. 저장 노드 전극 (31) 은 유전층 (32) 으로 덮이고, 셀 판전극 (33) 은 유전층 (32) 을 통해 저장노드 전극 (31) 에 맞대어 있다.
상보 트랜지스터는 주변 회로 (PC) 의 주 회로 소자이다. 상보 트랜지스터중의 하나는 p 형 실리콘 기판 (21) 의 오른쪽 부분위의 활성 영역에 할당된다. 상보 트랜지스터는 n 채널 증가형 전계 효과 트랜지스터 (34) 와 p 채널 증가형 전계 효과 트랜지스터 (35) 의 결합에 의해 주어진다. 왼쪽 활성 영역은 n 채널 증가형 전계 효과 트랜지스터 (34) 에 할당되고, 오른쪽 활성 영역은 p 채널 증가형 전계 효과 트랜지스터 (35) 에 할당된다.
n 채널 증가형 전계 효과 트랜지스터 (34) 는 게이트 절연층 (34a) 과, 게이트 절연층 (34a) 위에 형성된 게이트 전극 (34b) 및, 고농도의 소오스/드레인 영역 (34c/34d)을 포함한다. 한편, n 형 웰 (36) 은 오른쪽 활성 영역내에 형성되며, p 채널 증가형 전계 효과 트랜지스터 (35) 는 게이트 절연층 (35a) 과, 게이트 절연층 (35a) 위에 형성된 게이트 전극 (35b) 및, 고농도의 p 형 소오스/드레인 영역 (35c/35d)을 포함한다.
n 채널 증가형 전계 효과 트랜지스터 (34) 와 p 채널 증가형 전계 효과 트랜지스터 (35) 는 제 1 층간 절연층 (25) 의 오른쪽 부분으로 덮인다. 오른쪽 부분은 왼쪽 부분보다 얇으며, 단차 (37) 이 왼쪽 부분과 오른쪽 부분사이에 형성된다. 콘택홀 (25b/25c) 은 제 1 층간 절연층 (25) 과 실리콘 니트리드층 (26) 내에 형성되고, 고농도의 n 형 드레인 영역 (34d) 과 고농도의 p 형 드레인 영역 (35d) 은 콘택홀 (25b/25c) 에 각각 노출된다.
신호 배선층 (38) 은 실리콘 니트리드층 (26) 상에 연장하며, 콘택홀(25b/25c)을 통해 고농도의 n 형 드레인 영역 (34d) 및 고농도의 p 형 드레인 영역 (35d) 에 전기접속된다. 신호 배선층 (38) 은 텅스텐 실리사이드로 형성되며, 비트선 (27) 과 신호 배선층 (38) 은 텅스텐 실리사이드층으로부터 패터닝된다. 신호 배선층 (38) 은 실리사이드 구조를 가지며 비트선 (27) 과 함께 고융점 금속 실리사이드막과 폴리실리콘막의 적층체로 패터닝된다. 신호 배선층 (38) 은 실리콘 니트리드층 (26) 위에 일치하게 연장되어 있으며, 제 2 층간 절연층 (28) 내에 끼워져 있다. 제 2 층간 절연층 (29) 의 상부 표면은 신호 배선층 (38) 의 상부 표면과 동일 평면이며, 이런 이유로, 신호 배선층 (38) 은 비트선 (27) 보다 두껍다. 이 경우에, 신호 배선층 (38) 은 500 나노미터의 두께이며, 0.35 미크론에서 0.8 미크론까지의 폭을 갖는다. 신호 배선층 (38) 은 다른 신호 배선층으로부터 0.35 미크론에서 10 미크론만큼 이격되어 있다. 신호 배선층 (38) 과 제 2 층간 절연층 (29) 은 제 3 층간 절연층 (29) 으로 씌워진다.
다른 실시예에서, 신호 배선층 (40) 은 도 5 에 도시된 바와 같이, 고농도의 n 형 드레인 영역 (34d) 에 직접 접속된다. p 채널 증가형 전계 효과 트랜지스터 (35) 는 다른 전도선을 통해 신호 배선층 (38) 에 접속된다. 반면에, p 채널 증가형 전계 효과 트랜지스터 (35) 는 주변 회로에서 독립적으로 사용될 수 있다.
전술한 설명으로 알수 있는 바와 같이, 제 1 층간 절연층 (25) 은 왼쪽 부분과 오른쪽 부분사이에서 두께가 다르며, 비트선 (27) 의 상부 표면은 신호 배선층 (38) 의 상부 표면과 동일 평면이다. 이는 비트선 (27) 이 신호 배선층 (38) 보다 오히려 얇아지는 결과를 낳는다. 이런 이유로, 소량의 기생 캐패시턴스는 비트선 (27) 에 결합되고, 신호 배선층 (38) 은 저항값이 작다. 비트선 (27) 은 소량의 기생 캐패시턴스와 결합되고, 신호 배선층 (38) 은 저항값이 작다. 비트선 (27) 과 신호 배선층 (38) 은 신호를 고속으로 전파하고, 소량의 기생 캐패시턴스는 반도체 다이나믹 랜덤 액세스 메모리 장치의 전력 소비를 감소시킨다.
도 6a에서 6h 까지는 도 5 에 도시된 반도체 다이나믹 랜덤 액세스 메모리 장치를 제조하는 방법을 도시한다. 이 방법은 p 형 실리콘 기판 (21)을 준비함으로서 시작하고, n 형 웰 (36) 은 p 형 실리콘 기판 (21) 의 오른쪽 부분내에 형성된다. 두꺼운 필드 옥시드층 (24) 은 p 형 실리콘 기판 (21) 과 n 형 웰 (36) 상에 LOCOS 기술을 사용하여 300 나노미터 두께로 선택적으로 성장되어, 활성 영역을 형성한다. 활성 영역은 열적으로 산화되고, 게이트 절연층 (22a, 34a 및 35a) 은 활성 영역위에서 8 나노미터에서 20 나노미터 두께로 성장된다.
고농도의 n 형 폴리실리콘은 결과적인 반도체 구조의 전체 표면위에서 200 나노미터의 두께로 증착된다. 포토레지스트액은 고농도의 n 형 폴리실리콘층위에서 회전되고 베이킹되어, 포토레지스트층을 형성한다. 게이트 전극을 위한 패턴 이미지는 포토레지스트층에 전사되고, 포토레지스트층내의 게이트 전극을 위한 잠상을 형성한다. 잠상이 성장되고, 포토레지스트층은 포토레지스트 에칭 마스크 (미도시) 로 형성된다. 이런 방식으로, 포토레지스트 에칭 마스크는 포토리소그라피 기술을 사용함으로써 폴리실리콘층위에 패터닝된다.
포토레지스트 에칭 마스크를 사용하여, 폴리실리콘층은 선택적으로 에칭되며, 워드선 (WL) 과 게이트 전극 (34b/35b) 이 형성된다. 게이트 절연층 (22a) 위의 워드선 (WL) 은 게이트 전극 (22b) 으로 사용한다.
포토레지스트 이온 주입 마스크 (미도시) 는 결과적인 반도체 구조위에 패터닝된다. 포토레지스트 이온 주입 마스크는 주변 회로 (PC) 에 할당된 활성 영역을 덮는다. 인은 40 keV 의 가속 에너지하에서 1 x 1013cm-2에서 5 x 1013cm-2의 양만큼 활성 영역으로 이온주입되고, 저농도의 n 형 소오스/드레인 영역 (22c/22d) 은 게이트 전극 (22b) 과 자기정렬식으로 활성 영역내에 형성된다. 포토레지스트 이온 주입 마스크는 벗겨지고, 게이트 절연층 (22a) 과, 게이트 전극 (22b) 및, 저농도의 n 형 소오스/드레인 영역 (22c/22d) 은 전체로서 n 채널 증가형 전계 효과 트랜지스터 (22)를 구성한다.
다른 포토레지스트 이온 주입 마스크 (미도시) 는 결과적인 반도체 구조위에 패터닝된다. 포토레지스트 이온주입 마스크는 메모리 셀 (MC) 과 n 형 웰 (36) 에 할당된 활성 영역을 덮고, n 채널 증가형 전계 효과 트랜지스터 (34) 에 할당된 활성 영역은 포토레지스트 이온 주입 마스크의 개구에 노출된다. 인 또는 비소는 50 KeV 의 가속 에너지하에서 3 x 1015cm-2의 활성 영역으로 이온주입되고, 고농도의 n 형 소오스/드레인 영역 (34c/34d) 은 게이트 전극 (34b) 과 자기정렬식으로 활성 영역내에 형성된다. 게이트 절연층 (34a) 과, 게이트 전극 (34b) 및 고농도의 n 형 소오스/드레인 영역 (34c/34d) 은 전체로서 n 채널 증가형 전계 효과 트랜지스터 (34)를 구성한다. 포토레지스트 이온 주입 마스크는 벗겨진다.
다른 포토레지스트 이온주입 마스크 (미도시) 는 결과적인 반도체 구조위에패터닝된다. 포토레지스트 이온 주입 마스크는 메모리 셀 (MC) 과 n 채널 증가형 전계 효과 트랜지스터 (34) 에 할당된 활성 영역을 덮으며, p 채널 증가형 전계 효과 트랜지스터 (35) 에 할당된 활성 영역은 포토레지스트 이온주입 마스크의 개구에 노출된다. 보론 또는 보론 디플루오르화물은 50 KeV 의 가속 에너지하에서 3 x 1015cm-2의 활성 영역으로 이온주입되고, 고농도의 p 형 소오스/드레인 영역 (35c/35d) 은 게이트 전극 (35b) 과 자기정렬식으로 활성 영역내에 형성된다. 게이트 절연층 (35a) 과, 게이트 전극 (35b) 및, 고농도의 p 형 소오스/드레인 영역 (35c/35d) 은 전체로서 p 채널 증가형 전계 효과 트랜지스터 (35)를 구성한다. 포토레지스트 이온 주입 마스크는 벗겨진다. 결과적인 반도체 구조가 도 6a 에 도시되어 있다.
그후에, 실리콘 옥시드 시스템내의 절연 물질은 결과적인 반도체 구조의 전체 표면위에 증착되고 제 1 층간 절연층 (25)을 형성한다. 이 경우에, 실리콘 옥시드 시스템내의 절연 물질은 실리콘 옥시드 및 보로-포스포실리케이트 유리이다. 결과적인 반도체 구조는 저압 화학적 기상 증착 시스템의 반응기내에 놓여지고, 실란 (SiH4) 과 디니트로rps 모노옥시드 (N20)를 함유한 가스 혼합물이 반응기내에 주입된다. 실란은 섭씨 800 도에서 열분해되고, 실리콘 옥시드가 결과적인 반도체 구조의 전체 표면위에 100 나노미터의 두께로 증착된다. 그후에, 테트라에틸 오르토실리케이트 (Si(0C2H5)4), 포스핀 (PH3), 트리메틸 보레이트 (B(OCH3)3) 및 산소 (02)를 포함하는 가스 혼합물이 반응기로 주입되고, 보로-포스포실리케이트 유리는실리콘 옥시드층위에 800 나노미터의 두께로 증착된다. 보로-포스포실리케이트 유리층은 섭씨 750 도에서 900 도까지에서 리플로우되고, 보로-포스포실리케이트 유리층은 화학적 기계적 연마를 사용하여 두께가 300 나노미터로 감소된다. 이런 방식으로, 제 1 층간 절연층 (25) 이 도 6a 에 도시된 바와 같은 결과적인 반도체 구조위에 형성된다.
포토레지스트 에칭 마스크 (50) 는 제 1 층간 절연층 (25) 위에서 패터닝되고, 제 1 층간 절연층 (25) 의 오른쪽 부분은 포토레지스트 에칭 마스크 (50) 으로 덮이지 않는다. 보로-포스포실리케이트 유리층은 300 나노미터 두께만큼 선택적으로 에칭된다. 버퍼드(buffered) 플루오르화 수소산을 사용한 웨트 에칭 또는 플루오르-카본 시스템내의 에칭 가스를 사용한 이등방성 에칭은 선택적 에칭에 이용가능하다. 결과적으로, 300 나노미터의 단차 (37) 가 도 6b 에 도시된 바와 같이 발생한다.
포토레지스트 에칭 마스크 (50) 는 벗겨지고, 실리콘 니트리드는 저압 화학적 기상 증착을 사용하여 100 나노미터의 두께로 증착되고, 실리콘 니트리드층 (26) 은 도 6c 에 도시된 바와 같이 제 1 층간 절연층 (25) 위에 일치하게 형성된다.
보로-포스포실리케이트 유리는 저압 화학적 기상 증착을 사용하여 도 6c 에 도시된 결과적인 반도체 구조의 전체 표면위에 500 나노미터의 두께로 증착되고, 보로-포스포실리케이트 유리는 리플로우된다. 보로-포스포실리케이트 유리층은 300 나노미터만큼 화학적 기계적으로 연마되어, 도 6d 에 도시된 바와 같이 평탄화된다.
포토레지스트 에칭 마스크 (51) 는 포토리소그라피 기술을 사용하여 보로-포스포실리케이트 유리층 (51) 위에 패터닝되고, 비트선 (27) 과 신호 배선층 (40)을 위한 패턴을 형성한다. 포토 레지스트 에칭 마스크 (51)를 사용하여, 보로-포스포실리케이트 유리층 (51) 은 이등방성 에칭 기술을 사용하여 선택적으로 에칭되고, 제 2 층간 절연층 (28) 으로 패터닝된다. 실리콘 니트리드층 (26) 은 이등방성 에칭동안 에칭 스톱퍼로 사용하고, 에칭액은 실리콘 니트리드에 대한 큰 선택도를 갖는 것으로 예상된다. 이 경우에, 에칭액은 플루오르-카본 시스템내에 있으며, 약 18 의 선택도를 갖는다. 마그네트론 반응 이온 에칭이 이등방성 에칭에 사용되면, 에칭액은 CHF3및 CO를 포함하며, 유량 CHF3/CO 는 20 sccm/80 sccm 으로 조절된다. 전력은 600 watts 이며, 압력은 8 Pa 이고, 자기장은 400 gauss 이다.
홈 (53a/53b) 이 도 6e 에 도시된 바와 같이 제 2 층간 절연층 (28) 내에 형성되고, 메모리 셀 MC 위에서 200 나노미터 깊이이며 n 채널 증가형 전계 효과 트랜지스터 (34) 위에서 500 나노미터의 깊이이다. 포토레지스트 에칭 마스크 (52) 는 벗겨진다.
또다른 포토레지스트 에칭 마스크 (53) 는 제 2 층간 절연층 (28) 과 실리콘 니트리드층 (26) 위에 패터닝되고, 저농도의 n 형 드레인 영역 (22d) 과 고농도의 n 형 드레인 영역 (34d) 위에 개구를 갖는다. 실리콘 니트리드층 (26) 과 제 1 층간 절연층 (25) 은 이등방성으로 에칭되어 도 6f 에 도시된 바와 같이 콘택홀 (25a/25b)을 형성한다.
그후에, 텅스텐 실리사이드는 스퍼터링 기술 또는 저압 화학적 기상 증착을 사용하여 결과적인 반도체 구조의 전체 표면위에 증착된다. 텅스텐 실리사이드는 콘택홀 (25a/25b) 과 홈 (53a/53b)을 채우고, 제 2 층간 절연층 (28) 위에 800 나노미터 두께의 텅스텐 실리사이드층으로 융기한다.
폴리사이드 구조가 비트선 (27) 과 신호 배선층 (40) 에 필요하면, 고농도의 n 형 폴리실리콘층은 저압 화학적 기상 증착을 사용하여 100 나노미터의 두께로 증착되며, 700 나노미터 두께의 텅스텐 실리사이드층은 고농도의 n 형 폴리실리콘층위에 적층된다.
텅스텐 실리사이드층은 제 2 층간 절연층 (28) 이 다시 노출될때까지 화학적 기계적으로 연마된다. 그 다음에, 비트선 (27) 은 홈 (53a)내에 끼워지고, 신호 배선층 (40) 은 도 6g 에 도시된 바와 같이 홈 (53b) 내에 끼워진다.
실리콘 옥시드 시스템내의 절연 물질은 결과적인 반도체 구조의 전체 표면위에 증착되고, 제 3 층간 절연층 (29)을 형성하며, 제 3 층간 절연층 (29) 은 평탄화된다. 포토 레지스트 에칭 마스크 (미도시) 는 포토리소그라피 기술을 사용하여 층간 절연층 (29) 위에 패터닝되고, 제 3 층간 절연층 (29), 제 2 층간 절연층 (28), 실리콘 니트리드층 (26) 및 제 1 층간 절연층 (25) 은 이등방성으로 에칭되어 노드 콘택홀 (30)을 형성한다. 저농도의 n 형 소오스 영역 (22c) 은 노드 콘택홀 (30) 에 노출된다.
그후에, 고농도의 n 형 폴리실리콘은 결과적인 반도체 구조의 전체 표면위에 증착된다. 고농도의 n 형 폴리실리콘은 노드 콘택홀 (30)을 채우고, 제 3 층간 절연층 (29) 위에 700 나노미터 두께의 고농도의 n 형 폴리실리콘층으로 융기한다. 포토레지스트 에칭 마스크 (미도시) 는 포토리소그라피 기술을 사용하여 고농도의 n 형 폴리실리콘층위에 패터닝되고, 고농도의 n 형 폴리실리콘층은 저장 노드 전극 (31) 으로 패터닝된다. 저장 노드 전극 (31) 은 노드 콘택홀 (30)을 통해 저농도의 n 형 소오스 영역 (22c) 에 전기접속된다.
결과적인 반도체 구조는 세척되고, 본래의 옥시드는 버퍼드 플루오르화 수소산내에서 저장 노드 전극 (31) 으로부터 제거된다. 실리콘 니트리드는 저장 노드 전극 (31) 위에서 7 나노미터의 두께로 증착되고, 실리콘 니트리드층은 섭씨 800 도의 습식 분위기내에서 부분적으로 산화된다. 그러므로, 실리콘 니트리드막은 실리콘 옥시드막으로 부분적으로 전환된다. 마지막으로, 고농도의 n 형 폴리실리콘은 결과적인 반도체 구조의 전체 표면위에서 150 나노미터의 두께로 증착되고, 실리콘 니트리드와 실리콘 옥시드의 복합층과 고농도의 n 형 폴리실리콘층은 도 6h 에 도시된 바와 같이 유전층 (32) 과 셀 판전극 (33) 으로 연속적으로 패터닝된다.
그후에, 층간 절연층, 콘택홀, 금속 배선층 및 패시베이션층은 결과적인 반도체 구조위에 연속적으로 형성되어, 반도체 다이나믹 랜덤 액세스 메모리 장치가 완성된다.
이 경우에, 메모리 셀 (MC) 은 데이터 저장 수단으로 사용하고, 제 1 층간 절연층 (25) 과 실리콘 니트리드층 (26) 은 결합하여 제 1 층간 절연 구조를 형성한다. 저농도의 n 형 드레인 영역 (22d) 과 고농도의 n 형 드레인 영역 (34d) 은 제 1 포트와 제 2 포트로 각각 사용하고, 비트선 (27) 과 신호 배선층 (40) 은 제1 전도 경로와 제 2 전도 경로로 각각 사용한다. 제 2 층간 절연층 (28) 과 제 3 층간 절연층 (29) 은 전체로서 제 2 층간 절연 구조를 형성한다.
전술한 설명에서 알수 있는 바와 같이, 반도체 다이나믹 랜덤 액세스 메모리 장치는 도 6a에서 6h까지의 프로세스 시퀀스를 통해 제조된다. 제조 프로세스에서, 단차 (37) 는 제 1 층간 절연층 (25) 내에 형성되고, 실리콘 니트리드층 (26) 으로 전사된다. 단차 (37) 는 깊이가 다른 홈 (53a/53b)을 형성하고, 서로 깊이가 다른 비트선 (27) 과 신호 배선층 (40) 은 화학적 기계적 연마를 통해 홈 (53a/53b) 내에 동시에 패터닝된다. 비트선 (27) 과 신호 배선층 (40) 은 제 2 층간 절연층 (28) 과 동일 평면이다. 이는 패턴 전사동안 초점 깊이에 대한 큰 마진으로 귀결된다. 이런 이유로, 패턴 이미지는 포토레지스트층으로 정확히 전사되어 전도층을 저장 노드 전극 (31) 으로 패터닝한다.
실시예 2
도 7 은 본 발명을 실시하는 다른 반도체 다이나믹 랜덤 액세스 메모리 장치를 도시하고, 반도체 다이나믹 랜덤 액세스 메모리 장치는 n 형 웰 (59)을 가진 p 형 실리콘 기판 (58) 위에 제조된다. 도 7 에 도시된 반도체 다이나믹 랜덤 액세스 메모리 장치는 도 4 에 도시된 반도체 다이나믹 랜덤 액세스 메모리 장치와 스택 저장 캐패시터 (60) 의 위치가 다르다. 스택 저장 캐패시터 (60) 는 n 채널 증가형 전계 효과 트랜지스터 (61) 위에 있으며, 비트선 (62) 과 신호 배선층 (63) 아래에 있다. 스택 저장 캐패시터 (60), n 채널 증가형 전계 효과 트랜지스터 (61) 및 상보 트랜지스터 (64) 는 실시예 1 에서와 구조가 유사하며, 이런 이유로,회로 소자 (60, 61 및 64) 의 불순물 영역, 층 및 전극은 실시예 1 의 불순물 영역, 층 및 전극을 나타내는 참조번호와 동일한 참조번호로 표시되며, 그 설명은 생략한다.
전계 효과 트랜지스터 (61, 34 및 35) 는 제 1 층간 절연층 (65) 으로 덮이며, 비트 콘택홀 (65a) 은 제 1 층간 절연층 (65) 내에 형성된다. 저농도의 n 형 소오스 영역 (22c) 은 비트 콘택홀 (65a) 에 노출되며, 저장 노드 전극 (31) 은 저농도의 n 형 소오스 영역 (22c) 과 접촉하고 있다.
스택 저장 캐패시터 (60) 는 제 1 층간 절연층 (65) 위에 제공되며, 제 2 층간 절연층 (66) 으로 덮인다. 스택 저장 캐패시터 (60) 둘레의 제 2 층간 절연층 (66) 은 주변 회로 (64) 위의 제 2 층간 절연층 (66) 보다 두꺼우며, 단차 (67a) 가 발생한다. 실리콘 니트리드층 (67) 은 제 2 층간 절연층 (66) 위에 일치하게 연장되어 있으며, 단차 (67a) 는 실리콘 니트리드층 (67) 으로 전사된다.
제 3 층간 절연층 (68) 은 실리콘 니트리드층 (67) 위에 형성되고, 얕은 홈 (68a) 과 깊은 홈 (68b) 은 제 3 층간 절연층 (68) 내에 형성된다. 비트 콘택홀 (69a) 와 콘택홀 (69b/69c) 은 얕은 홈 (68a) 과 깊은 홈 (68b)을 저농도의 n 형 드레인 영역 (22d) 과 깊게 도핑된 n 형 드레인 영역/깊게 도핑된 p 형 드레인 영역 (34d/35d) 에 접속한다. 비트선 (62) 은 얕은 홈 (68a) 내에 형성되고, 신호 배선층 (63) 은 깊은 홈 (68b) 내에 형성된다. 비트선 (62) 과, 신호 배선층 (63) 및 제 3 층간 절연층 (68) 은 서로 동일 평면에 있다. 이 경우에, 비트선 (62) 과 신호 배선층 (63) 은 폴리사이드 구조, 또는 텅스텐막을 가진 다층 구조, 티타늄니트리드막 및 티타늄막과 같은 고융점 금속막을 가지며, 금속 배선층 (63) 은 500 나노미터 두께이다. 비트선 (62) 및 신호 배선층 (63) 은 티타늄으로 형성되거나, 폴리실리사이드 구조, 또는 알루미늄 또는 구리, 티타늄 니트리드막 및 티타늄막의 전도성 금속을 가진 다층 구조를 가질 수 있다. 티타늄 니트리드막은 배리어 금속층으로 사용하고, 고농도의 n 형 드레인 영역 (34d) 내의 n 형 도펀트 불순물과 고농도의 p 형 드레인 영역 (35d) 내의 p 형 도펀트 불순물이 바람직하지 않게 서로 섞이는 것을 막는다.
도 8a에서 8f 까지를 참조로 도 7 에 도시된 반도체 다이나믹 액세스 메모리 장치를 제조하는 프로세스가 아래에 설명된다. 이 프로세스는 p 형 실리콘 기판 (58)을 준비함으로써 시작하고, n 형 웰 (59) 은 p 형 실리콘 기판 (58) 의 오른쪽 부분내에 형성된다. 두꺼운 필드 옥시드층 (24) 은 p 형 실리콘 기판 (51) 과 n 형 웰 (59) 위에 LOCOS 기술을 사용하여 300 나노미터의 두께로 선택적으로 성장되고, 활성 영역을 형성한다. 활성 영역은 열적으로 산화되고, 게이트 절연층 (22a, 34a 및 35a) 은 활성 영역위에 8에서 20 나노미터의 두께로 성장된다.
고농도의 n 형 폴리실리콘은 결과적인 반도체 구조의 전체 표면위에 200 나노미터의 두께로 증착된다. 포토레지스트 에칭 마스크 (미도시) 는 포토리소그라피 기술을 사용하여 고농도의 n 형 폴리실리콘층위에 패터닝된다.
포토레지스트 에칭 마스크를 사용하여, 고농도의 n 형 폴리실리콘층은 선택적으로 에칭되고, 워드선 (WL) 및 게이트 전극 (34b/35b) 이 형성된다. 게이트 절연층 (22a) 위의 워드선 (WL)은 게이트 전극 (22b) 으로 사용한다.
포토레지스트 이온 주입 마스크 (미도시) 는 결과적인 반도체 구조위에 패터닝된다. 포토레지스트 이온 주입 마스크는 주변 회로 (PC) 에 할당된 활성 영역을 덮는다. 인은 40 KeV 의 가속 에너지하에서 1 x 1013cm-2에서 5 x 1013cm-2의 양이 활성 영역에 이온 주입되고, 저농도의 n 형 소오스/드레인 영역 (22c/22d) 는 게이트 전극 (22b) 과 자기정렬식으로 활성 영역내에 형성된다. 포토레지스트 이온 마스크는 벗겨지고, 게이트 절연층 (22a) 과, 게이트 전극 (22b) 및, 저농도의 n 형 소오스/드레인 영역 (22c/22d) 은 전체로서 n 채널 증가형 전계 효과 트랜지스터 (61)를 구성한다.
다른 포토레지스트 이온 주입 마스크 (미도시) 는 결과적인 반도체 구조위에 패터닝된다. 포토레지스트 이온 주입 마스크는 메모리 셀 (MC) 과 n 형 웰 (36) 에 할당된 활성 영역을 덮으며, n 채널 증가형 전계 효과 트랜지스터 (34) 에 할당된 활성 영역은 포토레지스트 이온 주입 마스크의 개구에 노출된다. 인 또는 비소는 50 KeV 의 가속 에너지하에서 3 x 1015cm-2으로 활성 영역에 이온주입되며, 고농도의 n 형 소오스/드레인 영역 (34c/34d) 은 게이트 전극 (34b) 과 자기정렬식으로 활성 영역내에 형성된다. 게이트 절연층 (34a) 과, 게이트 전극 (34b) 및 고농도의 n 형 소오스/드레인 영역 (34c/34d) 은 전체로서 n 채널 증가형 전계 효과 트랜지스터 (34)를 구성한다. 포토레지스트 이온 주입 미스크는 벗겨진다.
다른 포토레지스트 이온 주입 마스크 (미도시) 는 결과적인 반도체 구조위에 패터닝된다. 포토레지스트 이온 주입 마스크는 메모리 셀 (MC) 과 n 채널 증가형전계 효과 트랜지스터 (34) 에 할당된 활성 영역을 덮으며, p 채널 증가형 전계 효과 트랜지스터 (35) 에 할당된 활성 영역은 포토레지스트 이온 주입 마스크의 개구에 노출된다. 붕소 또는 붕소 디플루오르화물은 50 KeV 의 가속 에너지하에서 3 x 1015cm-2으로 활성 영역에 이온주입되고, 고농도의 p 형 소오스/드레인 영역 (35c/35d) 은 게이트 전극 (35d) 과 자기정렬식으로 활성 영역내에 형성된다. 게이트 절연층 (35a), 게이트 전극 (35b) 및 고농도의 p 형 소오스/드레인 영역 (35c/35d) 는 전체로서 p 채널 증가형 전계 효과 트랜지스터 (35)를 형성하며, n 채널 증가형 전계 효과 트랜지스터 (34) 와 p 채널 증가형 전계 효과 트랜지스터 (35) 는 결합하여 상보 트랜지스터 (64)를 형성한다. 포토레지스트 이온 주입 마스크는 벗겨진다. 결과적인 반도체 구조가 도 8a 에 도시되어 있다.
n 채널 증가형 전계 효과 트랜지스터 (61) 와 상보 트랜지스터 (64) 는 제 1 층간 절연층 (65) 으로 덮인다. 이 경우에, 제 1 층간 절연층 (65) 은 실리콘 옥시드 시스템내에 절연 물질로 형성되고, 절연 물질은 실리콘 옥시드와 보로-포스포실리케이트 유리이다. 결과적인 반도체 구조는 저압 화학적 기상 증착 시스템의 반응기내에 놓여지고, 실란 (SiH4) 과 디니트로겐 모노옥시드 (N20) 를 함유한 가스 혼합물이 반응기내에 주입된다. 실란은 섭씨 800 도에서 열분해되고, 실리콘 옥시드는 결과적인 반도체 구조의 전체 표면위에 100 나노미터의 두께로 증착된다. 그후에, 테트라에틸 오르토실리케이트 (Si(0C2H5)4), 포스핀 (PH3), 트리메틸 보레이트 (B(OCH3)3) 및 산소 (02) 를 포함하는 가스 혼합물이 반응기로 주입되고, 보로-포스포실리케이트 유리는 실리콘 옥시드층위에 600 나노미터의 두께로 증착된다. 보로-포스포실리케이트 유리층은 섭씨 750 도 내지 900 도에서 리플로우되고, 보로-포스포실리케이트 유리층은 화학적 기계적 연마를 사용하여 두께가 300 나노미터로 감소된다. 이런 방식으로, 제 1 층간 절연층 (65) 이 도 6a 에 도시된 바와 같은 결과적인 반도체 구조위에 형성된다.
포토레지스트 에칭 마스크 (미도시) 는 포토리소그라피 기술을 사용하여 제 1 층간 절연층 (65) 위에 패터닝되고, 제 1 층간 절연층 (65) 은 이등방성으로 에칭되어 노드 콘택홀 (65a)을 형성한다. 저농도의 n 형 소오스 영역 (22c) 은 노드 콘택홀 (65a) 에 노출된다.
그후에, 고농도의 n 형 폴리실리콘은 결과적인 반도체 구조의 전체 표면위에 증착된다. 고농도의 n 형 폴리실리콘은 노드 콘택홀 (65a)을 채우고, 제 1 층간 절연층 (65) 위에 700 나노미터의 두께의 고농도의 n 형 폴리실리콘층으로 융기한다. 포토레지스트 에칭 마스크 (미도시) 는 포토리소그라피 기술을 사용하여 고농도의 n 형 폴리실리콘층위에 패터닝되고, 고농도의 n 형 폴리실리콘층은 저장 노드 전극 (31) 으로 패터닝된다. 저장 노드 전극 (31) 은 노드 콘택홀 (65a)을 통해 저농도의 n 형 소오스 영역 (22c) 에 전기접속된다.
결과적인 반도체 구조는 세척되고, 본래의 옥시드는 버퍼드 플루오르화 수소산내에서 저장 노드 전극 (31) 으로부터 제거된다. 실리콘 니트리드는 저장 노드 전극 (31) 위에 7 나노미터의 두께로 증착되고, 실리콘 니트리드층은 섭씨 800 도의 습식 분위기내에서 부분적으로 산화된다. 그러므로, 실리콘 니트리드막은 실리콘 옥시드막으로 부분적으로 전환된다. 고농도의 n 형 폴리실리콘은 결과적인 반도체 구조의 전체 표면위에 150 나노미터의 두께로 증착되고, 실리콘 니트리드와 실리콘 옥시드의 복합층과 고농도의 n 형 폴리실리콘층은 유전층 (32) 과 셀 판전극 (33) 으로 연속적으로 패터닝된다. 저장 노드 전극 (31), 유전층 (32) 및 셀 판전극 (33) 은 전체로서 도 8b 에 도시된 바와 같이 스택 저장 캐패시터 (60)를 형성한다.
보로-포스포실리케이트 유리는 결과적인 반도체 구조의 전체 표면위에 증착되고 보로-포스포실리케이트 유리층을 형성한다. 보로-포스포실리케이트 유리층은 리플로우된다. 포토레지스트 에칭 마스크는 포토리소그라피 기술을 사용하여 보로-포스포실리케이트 유리층위에 패터닝되고, 주변 회로에 할당된 영역위에 개구를 갖는다. 포토레지스트 에칭 마스크 (80)를 사용하여, 보로-포스포실리케이트 유리층은 부분적으로 에칭되고, 도 8c 에 도시된 바와 같이 단차 (67)를 형성한다. 그러므로, 보로-포스포실리케이트 유리층은 제 2 층간 절연층 (66)으로 형성된다.
포토레지스트 에칭 마스크 (80) 는 벗겨지고, 실리콘 니트리드는 저압 화학적 기상증착을 사용하여 100 나노미터 두께로 증착된다. 실리콘 니트리드는 제 2 층간 절연층 (66) 위에 일치하게 연장되어 있는 실리콘 니트리드층 (67)을 형성하고, 단차 (67) 은 실리콘 니트리드층 (67) 에 전사된다.
보로-포스포실리케이트 유리는 실리콘 니트리드층 (67) 위에 500 나노미터 두께로 증착되어, 제 3 층간 절연층 (68)을 형성한다. 제 3 층간 절연층 (68) 은 리플로우된다. 제 3 층간 절연층 (68) 은 도 8d 에 도시된 바와 같이 화학적 기계적 연마를 통해 평탄화되고, 그 두께는 300 나노미터 두께로 감소된다.
포토레지스트 에칭 마스크 (82) 는 포토리소그라피 기술을 사용하여 제 3 층간 절연층 (68) 위에 패터닝되고 비트선 (62) 과 신호 배선층 (63) 과 대응하는 개구를 갖는다. 제 3 층간 절연층 (68) 은 실리콘 니트리드층 (67) 이 노출될때까지 이등방성으로 에칭된다. 이등방성 에칭액은 보로-포스포실리케이트 유리와 실리콘 니트리드사이에서 큰 선택도를 갖는 플루오르-카본 시스템내에 있다. 그후에, 얕은 홈 (68a) 과 깊은 홈 (68b) 은 도 8e 에 도시된 바와 같이, 제 3 층간 절연층 (68) 내에 형성된다. 포토레지스트 에칭 마스크 (82) 가 벗겨진다.
다른 포토레지스트 에칭 마스크 (83) 는 결과적인 반도체 구조위에 패터닝되고, 저농도의 n 형 드레인 영역 (22d) 과, 고농도의 n 형 드레인 영역 (34d) 및 고농도의 p 형 드레인 영역 (35d) 위에 개구를 갖는다. 실리콘 니트리드층 (67), 제 2 층간 절연층 (66) 및 제 1 층간 절연층 (65) 은 이등방성으로 에칭되어 도 8f 에 도시된 바와 같이 69a, 69b 및 69c를 형성한다.
그후에, 티타늄은 스퍼터링 또는 화학적 기상 증착을 사용하여 60 나노미터의 두께로 증착되고, 티타늄 니트리드는 스퍼터링 또는 화학적 기상 증착을 사용하여 100 나노미터의 두께로 증착되며, 알루미늄 또는 구리는 스퍼터링 또는 화학적 기상 증착을 사용하여 500 나노미터에서 1000 나노미터의 두께로 증착된다. 티타늄막, 티타늄 니트리드막 및 알루미늄/구리막은 결합하여 제 3 층간 절연층 (68) 위에 복합층을 형성한다.
복합층은 제 3 층간 절연층 (68) 이 다시 노출될때까지 화학적 기계적으로연마되고, 비트선 (62) 과 신호 배선층 (63) 으로 형성된다. 도면에 도시되지 않았지만, 비트선 (62) 은 0.35 미크론의 간격으로 다른 비트선과 평행으로 정렬되고, 신호 배선층 (63) 은 다른 신호 배선층과 평행하게 또한 정렬된다.
반도체 다이나믹 랜덤 액세스 메모리 장치와 실시예 2 을 실행한 프로세스는 실시예 1 의 이점 모두를 성취한다. 또한, 저장 캐패시터 (60) 를 위한 열처리의 조건은 비트선 (62) 과 무관하게 결정되고, 열처리는 섭씨 500 도이상에서 수행될 수 있다. 그러므로, 실시예 2 는 프로세스 조건에서 유연성이 더 높다.
본 발명의 특정 실시예들이 도시되고 설명되었지만, 다양한 변화와 수정이 본 발명의 이론과 범위에서 벗어나지 않고 관련 기술분야의 당업자들에 의해 행해질 수 있음은 자명하다.
예를 들면, 비트선과 신호 배선층은 텅스텐막, 티타늄 니트리드막 및 티타늄막을 가진 복합 구조, 또는 알루미늄/구리막, 티타늄 니트리드막 및 티타늄막을 가진 다른 복합 구조를 가질 수 있다. 이 경우에, 티타늄 니트리드층은 고농도의 n 형 드레인 영역 (24d) 과 고농도의 p 형 드레인 영역 (35d) 로부터 n 형/p 형 도펀트 불순물의 확산에 대하여 배리어 금속층으로 사용한다. 이런 이유로, 복합 구조는 도 4 에 도시된 바와 같이 신호 배선층 (38) 에 바람직하다. 한편, 비트선과 신호 배선층은 다른 고융점 금속 또는 다른 금속으로 형성될 수 있다. 이 경우에, 열처리를 금속/고융점 금속의 녹는점이하로 제한할 필요가 있다.
비트선 (27) 과 신호 배선층 (38) 이 도 4 에 도시된 복합 구조를 가지면, 프로세스는 아래와 같이 수정된다. 콘택홀은 홈 (53a/53b) 의 형성후에 실리콘니트리드층 (29) 과 제 1 층간 절연층 (28) 내에 형성되며, 저농도의 n 형 드레인 영역 (22d) 과, 고농도의 n 형 드레인 영역 (34d) 및 고농도의 p 형 드레인 영역 (35d) 은 콘택홀에 각각 노출된다. 티타늄은 스퍼터링 또는 화학 기상 증착을 사용하여 60 나노미터의 두께로 증착되고, 티타늄 니트리드는 스퍼터링 또는 화학 기상 증착을 사용하여 100 나노미터의 두께로 증착되며, 알루미늄 또는 구리는 스퍼터링 또는 화학 기상 증착을 사용하여 500에서 1000 나노미터의 두께로 증착된다. 복합층은 제 2 층간 절연층 (28) 이 노출될때까지 화학적 기계적으로 연마되고, 비트선 (27) 과 신호 배선층 (38) 은 제 2 층간 절연층 (28) 내에 끼워진다. 제 3 층간 절연막 (29) 은 비트선 (27) 과 신호 배선층 (40) 위에 형성되어 평탄화된다. 노드 콘택홀 (30) 은 포토리소그라피 기술과 이등방성 에칭을 사용하여 형성되며, 저농도의 n 형 드레인 영역 (22c) 은 노드 콘택홀 (30) 에 노출된다. 티타늄은 스퍼터링을 사용하여 60 나노미터의 두께로 증착되고, 티타늄 니트리드는 화학 기상 증착을 사용하여 100 나노미터의 두께로 증착되며, 텅스텐은 저압 화학 기상 증착을 사용하여 700 나노미터 두께로 증착된다. 텅스텐층은 저장 노드 전극 (31) 으로 패터닝된다. 탄탈륨 옥시드 (Ta2O5) 는 결과적인 반도체 구조의 전체 표면위에 8 나노미터로 증착되고, 섭씨 100 도에서 400 도에서 산소 플라즈마내에서 어닐링된다. 티타늄 니트리드는 화학 기상 증착 또는 스퍼터링을 사용하여 150 나노미터의 두께로 증착된다. 티타늄 니트리드층과 복합 구조는 선택적으로 에칭되어 메모리 셀 어레이에 할당된 영역위에 유전층 (32) 과 셀 판전극 (33)을 형성한다. 그러므로, 여러 종류의 물질이 반도체 다이나믹 랜덤 액세스 메모리 장치에 사용가능하다.
두께가 다른 비트선과 신호 배선층은 예를 들면, 반도체 스태틱 랜덤 액세스 메모리 장치 또는 반도체 판독전용 메모리 장치와 같은 다른 종류의 반도체 메모리 장치에 사용가능하다.
상기에 설명된 바와 같이, 본 발명에 따라서, 전류 소비와 데이터 액세스 속도가 향상되며, 평편한 상부 표면을 손상시키지 않고 전도층으로부터 동시에 패터닝되고 두께가 다른 비트선과 신호선을 가진 반도체 메모리 메모리 장치가 제공된다.

Claims (16)

  1. 데이터 정보를 저장하기 위하여 상기 반도체 기판의 제 1 부분위에 제조된 데이터 저장 수단 (MC; 60/61);
    상기 데이터 저장 수단으로의 데이터 액세스를 제어하기 위한 상기 반도체 기판의 제 2 부분위에 제조된 주변 회로 (PC; 64);
    상기 반도체 기판의 상기 제 1 부분과 상기 제 2 부분위에 형성되며, 상기 데이터 정보를 나타내는 제 1 신호에 할당된 상기 데이터 저장 수단의 제 1 포트 (22d) 와 제 2 신호에 할당된 상기 주변 회로의 제 2 포트 (34d; 34d/35d) 에 도달하는 복수의 콘택홀 (25a/25b/25c; 69a/69b/69c)를 가진 제 1 층간 절연 구조 (25; 65/66/67);
    상기 제 1 부분위에서 상기 제 1 층간 절연 구조위에 연장되어 있으며, 상기 제 1 포트에 전기접속되어 있는 제 1 전도 경로 (27; 62); 및
    상기 제 2 부분위에서 상기 제 1 층간 절연 구조위에 연장되어 있으며, 상기 제 2 포트에 전기접속되어 있는 제 2 전도 경로 (40; 63) 를 포함하며,
    상기 제 1 전도 경로는 제 1 두께와 제 1 상부 표면을 가지며, 상기 제 2 전도 경로는 상기 제 1 두께보다 큰 제 2 두께와 상기 제 1 상부 표면과 실제로 동일평면의 제 2 상부 표면을 가진 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 기생 캐패시턴스는 상기 제 1 전도 경로를 통한 신호 전파 속도에 대한 주요 인자이며, 저항값은 상기 제 2 전도 경로를 통한 신호 전파 속도에 대한 주요 인자인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 데이터 저장 수단은 전하의 형태로 한 비트의 데이터 정보를 저장하기 위한 저장 캐패시터 (23; 60) 와, 상기 저장 캐패시터와 상기 제 1 포트사이에 전도 채널을 제공하기 위한 스위칭 트랜지스터 (22; 61)를 가진 다이나믹 랜덤 액세스 메모리 셀 (MC)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 1 층간 절연 구조와 상기 제 2 층간 절연층사이에 상기 제 1 전도 경로와 상기 제 2 전도 경로를 끼우는 방식으로 상기 제 1 층간 절연 구조위에 형성된 제 2 층간 절연 구조 (28/29)를 더 포함하며,
    상기 저장 캐패시터 (23) 는 상기 제 1 층간 절연 구조와 상기 제 2 층간 절연 구조내에 형성된 노드 콘택홀 (30)을 통해 지나가도록 상기 제 2 층간 절연 구조 (28/29) 위에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서, 상기 제 1 층간 절연 구조는 상기 제 1 층간 절연층위에 적층된 제 1 층간 절연층 (65) 과 제 2 층간 절연층 (66/67)을 가지며, 상기 제 1 전도 경로 (62) 와 상기 제 2 전도 경로 (63) 는 상기 제 2 층간 절연층 (66/67) 위에 형성되며, 상기 저장 캐패시터 (60) 는 상기 제 1 층간 절연층 (65) 위에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 제 1 전도 경로 (27; 62) 와 상기 제 2 전도 경로 (40; 63) 는 텅스텐 실리사이드로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제 1 전도 경로와 상기 제 2 전도 경로는 상기 폴리실리콘층위에 적층된 폴리실리콘층과 고융점 금속실리사이드층을 가진 다층 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 제 1 전도 경로와 상기 제 2 전도 경로는 고융점 금속층과, 상기 고융점 금속층위에 적층된 고융점 금속 니트리드층 및, 상기 고융점 금속 니트리드층위에 적층된 금속층을 가진 다층 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 고융점 금속층과 상기 고융점 금속 니트리드층은 티타늄 및 티타늄 니트리드로 형성되며, 상기 금속층은 티타늄, 알루미늄 및 구리로 이루어진 그룹으로부터 선택된 전도성 금속으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. (a) 반도체 기판 (21; 58)을 준비하는 단계;
    (b) 데이터 저장 수단내에 통합된 제 1 회로 소자 (22; 60/61) 와, 상기 반도체 기판의 제 1 부분과 상기 반도체 기판의 제 2 부분위의 주변 회로내에 각각 통합된 제 2 회로 소자 (34/35; 64)를 제조하는 단계;
    (c) 상기 반도체 기판의 상기 제 1 부분위의 제 1 부분과 상기 반도체 기판의 상기 제 2 부분위의 상기 제 2 부분사이에서 두께가 다른 상기 제 1 층간 절연 구조를 만드는 단차 (37; 67) 를 가진 제 1 층간 절연 구조 (25/26; 65/66/67) 로 상기 제 1 회로 소자와 상기 제 2 회로 소자를 덮는 단계;
    (d) 상기 제 1 층간 절연 구조위에 제 2 층간 절연층 (28; 68)을 형성하는 단계;
    (e) 상기 제 1 층간 절연 구조의 상기 제 1 부분위에 위치된 제 1 깊이를 가진 제 1 홈 (53a; 68a) 과, 상기 제 1 깊이보다 깊은 제 2 깊이를 가지며 상기 제 1 층간 절연 구조의 상기 제 2 부분위에 위치되어 있는 제 2 홈 (53b; 68b) 과, 상기 제 1 홈을 상기 제 1 회로 소자의 제 1 포트 (22d) 에 접속시키는 제 1 콘택홀 (25a; 69a) 및 상기 제 2 홈을 상기 제 2 층간 절연층에서 상기 제 2 회로 소자의 제 2 포트에 접속시키는 제 2 콘택홀 (25b; 69b/69c)을 형성하는 단계;
    (f) 상기 제 1 홈과 상기 제 2 홈을 채우고 상기 제 2 층간 절연층위에 전도층으로 융기하는 방식으로 전도성 물질을 증착시키는 단계; 및
    (g) 상기 제 2 층간 절연층이 노출될때까지 상기 전도층을 균일하게 제거하여, 상기 제 1 홈과 상기 제 2 홈사이에서 각각 두께가 다른 제 1 전도 경로 (27;62) 와 제 2 전도 경로 (38; 40; 63)를 남기는 것을 특징으로 하는 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 층간 절연 구조는 상기 단차 (37) 를 가진 제 1 절연층 (25) 과, 상기 제 1 절연 물질로 형성되고 상기 제 1 층위에 일치하게 연장되어 있는 제 2 절연층 (26)을 가지며, 상기 제 2 층간 절연층은 상기 제 1 절연 물질과 상기 제 2 절연 물질사이에서 선택도를 가진 에칭액을 사용하여 에칭된 제 2 절연 물질로 형성되는 것을 특징으로 하는 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 단계 (e) 는,
    (e-1) 상기 제 1 층간 절연 구조의 상기 제 1 부분과 상기 제 1 층간 절연 구조의 상기 제 2 부분위에 제 1 개구를 가진 상기 제 2 층간 절연층위에 제 1 에칭 마스크 (52)를 형성하는 단계;
    (e-2) 상기 제 2 절연층이 노출될때까지 상기 에칭액을 사용하여 상기 제 2 층간 절연층 (28)을 선택적으로 제거하여 상기 제 1 홈 (53a) 과 상기 제 2 홈 (53b)을 형성하는 단계;
    (e-3) 상기 제 1 포트와 상기 제 2 포트위에 제 2 개구를 가진 상기 단계 (e-2) 의 결과적인 구조위에 제 2 에칭 마스크 (53)를 형성하는 단계; 및 (e-4) 상기 제 1 콘택홀 (25a) 과 상기 제 2 콘택홀 (25b)을 형성하기 위하여 상기제 2 절연층 (26) 과 상기 제 1 절연층 (25)을 연속적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  13. 제 10 항에 있어서,
    (h) 상기 제 2 층간 절연층 (28), 상기 제 1 전도 경로 (27) 및 상기 제 2 전도 경로 (38/40) 위에 제 3 층간 절연층 (29)을 형성하는 단계; 및
    (i) 상기 제 3 층간 절연층위의 상기 데이터 저장 수단내에 통합되고 상기 제 3 층간 절연층, 상기 제 2 층간 절연층 및 상기 제 1 층간 절연 구조를 통해 상기 제 1 회로 소자에 전기접속된 제 3 회로 소자 (23)를 제조하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 제 1 회로 소자와 상기 제 3 회로 소자는 스위칭 트랜지스터 (22) 와 저장 캐패시터 (23) 인 것을 특징으로 하는 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  15. 제 10 항에 있어서, 상기 제 1 회로 소자는 스위칭 트랜지스터 (61) 와 상기 스위칭 트랜지스터에 결합된 저장 캐패시터 (60)를 가진 다이나믹 랜덤 액세스 메모리 셀인 것을 특징으로 하는 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 단계 (b) 는,
    (b-1) 상기 반도체 기판의 상기 제 1 부분과 상기 반도체 기판의 상기 제 2 부분내에 상기 스위칭 트랜지스터 (61) 와 상기 제 2 회로 소자 (64)를 각각 제조하는 단계;
    (b-2) 상기 스위칭 트랜지스터의 소오스 및 드레인 영역중의 하나에 도달하는 노드 콘택홀 (65a)을 가진 절연층 (65) 으로 상기 스위칭 트랜지스터와 상기 제 2 회로 소자를 덮는 단계; 및
    (b-3) 상기 노드 콘택홀을 통해 상기 소오스 및 드레인 영역중의 상기 하나에 전기적으로 접속하는 방식으로 상기 절연층위에 상기 저장 캐패시터를 제조하는 단계를 포함하는 것을 특징으로 하는 반도체 다이나믹 랜덤 액세스 메모리 장치의 제조 방법.
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