JP2000349255A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
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Abstract
(57)【要約】
【課題】 容量素子に接続される配線が酸化しにくい構
造を実現する。 【解決手段】 下地１０は、基板１６と、層間絶縁膜１
８と、ＳｉＯ2 膜２０とで構成されている。容量素子１
２は、下地の上面に設けられていて、下部電極２２、強
誘電体膜２４および上部電極２６がこの順序で積層した
ものである。配線構造１４は、下地中にそれぞれ設けら
れた主配線層２８とバリアメタル層３０とで構成されて
いて、下部電極に接続されている。主配線層と下部電極
との間は、バリアメタル層により隔離される。このバリ
アメタル層は、酸素に対して非透過材として作用するも
のである。
造を実現する。 【解決手段】 下地１０は、基板１６と、層間絶縁膜１
８と、ＳｉＯ2 膜２０とで構成されている。容量素子１
２は、下地の上面に設けられていて、下部電極２２、強
誘電体膜２４および上部電極２６がこの順序で積層した
ものである。配線構造１４は、下地中にそれぞれ設けら
れた主配線層２８とバリアメタル層３０とで構成されて
いて、下部電極に接続されている。主配線層と下部電極
との間は、バリアメタル層により隔離される。このバリ
アメタル層は、酸素に対して非透過材として作用するも
のである。
Description
【０００１】
【発明の属する技術分野】この発明は、容量素子を有す
る半導体記憶装置とその製造方法とに関する。
る半導体記憶装置とその製造方法とに関する。
【０００２】
【従来の技術】文献「IEDM Digest of Technical Paper
s,1997,pp.613-616 」に、１Ｔ−１Ｃ（single-transis
tor/single-capacitor）型の強誘電体メモリ（ＦｅＲＡ
Ｍ）の構成が開示されている。この例では、０．５μｍ
のルールにより１２．５μｍ2のセルサイズが実現され
ている。その強誘電体キャパシタは、Ｐｔ／ＰＺＴ／Ｐ
ｔ／ＴｉＮによる積層構造である。上部電極のＴｉＮ層
は、ＴｉＮ材料により形成されたローカルワイヤリング
と、Ｗプラグとを介して、ＭＯＳトランジスタに接続さ
れ、ビットラインに電気的に接続されている。下部電極
であるＰｔ層は、プレートラインとして兼用されてい
る。
s,1997,pp.613-616 」に、１Ｔ−１Ｃ（single-transis
tor/single-capacitor）型の強誘電体メモリ（ＦｅＲＡ
Ｍ）の構成が開示されている。この例では、０．５μｍ
のルールにより１２．５μｍ2のセルサイズが実現され
ている。その強誘電体キャパシタは、Ｐｔ／ＰＺＴ／Ｐ
ｔ／ＴｉＮによる積層構造である。上部電極のＴｉＮ層
は、ＴｉＮ材料により形成されたローカルワイヤリング
と、Ｗプラグとを介して、ＭＯＳトランジスタに接続さ
れ、ビットラインに電気的に接続されている。下部電極
であるＰｔ層は、プレートラインとして兼用されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来構造のように、強誘電体キャパシタの下部電極をプレ
ートラインとして兼用する構成は、実際には実現しにく
い。その理由は、強誘電体キャパシタを形成する際に、
酸素中での熱処理を要するからである。この熱処理時に
は、下部電極中に酸素が拡散されやすい。そして、酸素
が拡散されると、下部電極材料が酸化して、その電気特
性が劣化してしまう。
来構造のように、強誘電体キャパシタの下部電極をプレ
ートラインとして兼用する構成は、実際には実現しにく
い。その理由は、強誘電体キャパシタを形成する際に、
酸素中での熱処理を要するからである。この熱処理時に
は、下部電極中に酸素が拡散されやすい。そして、酸素
が拡散されると、下部電極材料が酸化して、その電気特
性が劣化してしまう。
【０００４】また、プレートラインの低抵抗化が必要で
あるから、Ｐｔ層の膜厚を比較的厚くする必要がある。
その結果、高価なＰｔが多用され、チップコストが高く
なってしまうという問題もある。
あるから、Ｐｔ層の膜厚を比較的厚くする必要がある。
その結果、高価なＰｔが多用され、チップコストが高く
なってしまうという問題もある。
【０００５】従って、従来より、容量素子に接続される
配線が酸化しにくい構造の半導体記憶装置、およびその
製造方法の出現が望まれていた。
配線が酸化しにくい構造の半導体記憶装置、およびその
製造方法の出現が望まれていた。
【０００６】
【課題を解決するための手段】そこで、この出願に係る
発明の半導体記憶装置によれば、下地と、容量素子と、
配線構造とを具えた半導体記憶装置であって、容量素子
は下部電極を具えていて、この下部電極が下地の上面に
設けられており、配線構造は、下地中にそれぞれ設けら
れた主配線層とバリアメタル層とで構成されていて、こ
のバリアメタル層が下部電極に接続されており、主配線
層と下部電極との間が、バリアメタル層により隔離され
ていて、バリアメタル層は、酸素に対して非透過材とし
て作用するものであることを特徴とする。
発明の半導体記憶装置によれば、下地と、容量素子と、
配線構造とを具えた半導体記憶装置であって、容量素子
は下部電極を具えていて、この下部電極が下地の上面に
設けられており、配線構造は、下地中にそれぞれ設けら
れた主配線層とバリアメタル層とで構成されていて、こ
のバリアメタル層が下部電極に接続されており、主配線
層と下部電極との間が、バリアメタル層により隔離され
ていて、バリアメタル層は、酸素に対して非透過材とし
て作用するものであることを特徴とする。
【０００７】このように、主配線層と下部電極との間に
バリアメタル層が設けられているため、容量素子の形成
時に主配線層が酸化されにくい。従って、主配線層の電
気特性が劣化しにくい。
バリアメタル層が設けられているため、容量素子の形成
時に主配線層が酸化されにくい。従って、主配線層の電
気特性が劣化しにくい。
【０００８】この発明の半導体記憶装置の構成例によれ
ば、容量素子は、下部電極の上面に、強誘電体膜および
上部電極がこの順序で積層したものである。
ば、容量素子は、下部電極の上面に、強誘電体膜および
上部電極がこの順序で積層したものである。
【０００９】また、この発明の半導体記憶装置におい
て、好ましくは、バリアメタル層が、ＩｒまたはＰｔを
含む層であると良い。
て、好ましくは、バリアメタル層が、ＩｒまたはＰｔを
含む層であると良い。
【００１０】このバリアメタル層は、ＩｒまたはＰｔを
含む層であれば、合金であっても、化合物であっても良
い。これらＩｒおよびＰｔは酸素が拡散しにくい材料で
ある。従って、酸素に対する非透過材として作用する。
含む層であれば、合金であっても、化合物であっても良
い。これらＩｒおよびＰｔは酸素が拡散しにくい材料で
ある。従って、酸素に対する非透過材として作用する。
【００１１】また、この発明の半導体記憶装置におい
て、好ましくは、主配線層が、Ｗ層、Ｍｏ層、Ｔａ層、
Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、ＺｒＳｉ2 層、
ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2 層、ポリシリコ
ン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ層の中から選ば
れたいずれか１つの層の単層薄膜、あるいは、これらか
ら任意に選択した複数の層の積層薄膜により構成されて
いると良い。
て、好ましくは、主配線層が、Ｗ層、Ｍｏ層、Ｔａ層、
Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、ＺｒＳｉ2 層、
ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2 層、ポリシリコ
ン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ層の中から選ば
れたいずれか１つの層の単層薄膜、あるいは、これらか
ら任意に選択した複数の層の積層薄膜により構成されて
いると良い。
【００１２】このように、Ｐｔよりも低コストの材料を
主配線層として用いると良い。
主配線層として用いると良い。
【００１３】また、この出願に係る発明の半導体記憶装
置の製造方法によれば、基板の上に第１導電層を堆積す
る第１工程と、第１導電層のパターニングを行って、配
線パタンを形成する第２工程と、配線パタンを形成した
基板の上に絶縁膜を成膜する第３工程と、絶縁膜の上部
を除去して、第１導電層の上面を露出させる第４工程
と、第１導電層の上部を除去して、この第１導電層の上
面の高さを絶縁膜の上面の高さよりも低くする第５工程
と、第１導電層の除去部分に、酸素に対して非透過材と
して作用する第２導電層を堆積する第６工程と、第２導
電層および絶縁膜の上部を除去して、この第２導電層の
上面の高さと絶縁膜の上面の高さとを一致させる第７工
程と、第２導電層の上面に容量素子を形成する第８工程
とを含むことを特徴とする。
置の製造方法によれば、基板の上に第１導電層を堆積す
る第１工程と、第１導電層のパターニングを行って、配
線パタンを形成する第２工程と、配線パタンを形成した
基板の上に絶縁膜を成膜する第３工程と、絶縁膜の上部
を除去して、第１導電層の上面を露出させる第４工程
と、第１導電層の上部を除去して、この第１導電層の上
面の高さを絶縁膜の上面の高さよりも低くする第５工程
と、第１導電層の除去部分に、酸素に対して非透過材と
して作用する第２導電層を堆積する第６工程と、第２導
電層および絶縁膜の上部を除去して、この第２導電層の
上面の高さと絶縁膜の上面の高さとを一致させる第７工
程と、第２導電層の上面に容量素子を形成する第８工程
とを含むことを特徴とする。
【００１４】このように形成するので、第１導電層と容
量素子との間が第２導電層により分離される。このた
め、第８工程において酸素中で熱処理を行う必要がある
場合であっても、第２導電層が酸素に対する非透過材と
して作用するために第１導電層は酸化しない。従って、
第１導電層の電気特性が劣化しない。
量素子との間が第２導電層により分離される。このた
め、第８工程において酸素中で熱処理を行う必要がある
場合であっても、第２導電層が酸素に対する非透過材と
して作用するために第１導電層は酸化しない。従って、
第１導電層の電気特性が劣化しない。
【００１５】この発明の半導体記憶装置の製造方法にお
いて、好ましくは、第２導電層を、ＩｒまたはＰｔを含
む層にすると良い。
いて、好ましくは、第２導電層を、ＩｒまたはＰｔを含
む層にすると良い。
【００１６】これらＩｒおよびＰｔは酸素が拡散しにく
い材料であるので、酸素に対して非透過材として作用す
る。
い材料であるので、酸素に対して非透過材として作用す
る。
【００１７】また、第１導電層をＷ層とし、絶縁膜をＳ
ｉＯ2 膜とするのが好適である。Ｉｒ（またはＰｔ）と
Ｗとは合金化しやすいため、これらの密着性は良好であ
る。一方、Ｉｒ（またはＰｔ）とＳｉＯ2 とは密着性が
悪い。従って、第２導電層を絶縁膜から剥離しやすいの
で、第７工程を行うことが容易になる。
ｉＯ2 膜とするのが好適である。Ｉｒ（またはＰｔ）と
Ｗとは合金化しやすいため、これらの密着性は良好であ
る。一方、Ｉｒ（またはＰｔ）とＳｉＯ2 とは密着性が
悪い。従って、第２導電層を絶縁膜から剥離しやすいの
で、第７工程を行うことが容易になる。
【００１８】また、この発明の半導体記憶装置の製造方
法において、好ましくは、第１導電層を、Ｗ層、Ｍｏ
層、Ｔａ層、Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、Ｚ
ｒＳｉ2 層、ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2
層、ポリシリコン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ
層の中から選ばれたいずれか１つの層の単層薄膜、ある
いは、これらから任意に選択した複数の層の積層薄膜に
より構成すると良い。
法において、好ましくは、第１導電層を、Ｗ層、Ｍｏ
層、Ｔａ層、Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、Ｚ
ｒＳｉ2 層、ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2
層、ポリシリコン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ
層の中から選ばれたいずれか１つの層の単層薄膜、ある
いは、これらから任意に選択した複数の層の積層薄膜に
より構成すると良い。
【００１９】このような材料を用いると、Ｐｔを用いる
のに比べて低コストとなる。
のに比べて低コストとなる。
【００２０】さらに、この発明の半導体記憶装置の製造
方法において、好ましくは、第４および第７工程では、
化学的機械研磨法を用いると良い。
方法において、好ましくは、第４および第７工程では、
化学的機械研磨法を用いると良い。
【００２１】一般に、第２導電層はドライエッチングし
にくい材料であるが、化学的機械研磨法を用いると微細
加工が容易である。
にくい材料であるが、化学的機械研磨法を用いると微細
加工が容易である。
【００２２】また、この出願に係る発明の他の半導体記
憶装置の製造方法によれば、所定の配線パタンに則し
て、絶縁膜に溝を形成する第１工程と、溝を形成した絶
縁膜の上に第１導電層を堆積する第２工程と、第１導電
層の上部を除去して、この第１導電層の上面の高さを絶
縁膜の上面の高さよりも低くする第３工程と、第１導電
層の除去部分に、酸素に対して非透過材として作用する
第２導電層を堆積する第４工程と、第２導電層および絶
縁膜の上部を除去して、この第２導電層の上面の高さと
絶縁膜の上面の高さとを一致させる第５工程と、第２導
電層の上面に容量素子を形成する第６工程とを含むこと
を特徴とする。
憶装置の製造方法によれば、所定の配線パタンに則し
て、絶縁膜に溝を形成する第１工程と、溝を形成した絶
縁膜の上に第１導電層を堆積する第２工程と、第１導電
層の上部を除去して、この第１導電層の上面の高さを絶
縁膜の上面の高さよりも低くする第３工程と、第１導電
層の除去部分に、酸素に対して非透過材として作用する
第２導電層を堆積する第４工程と、第２導電層および絶
縁膜の上部を除去して、この第２導電層の上面の高さと
絶縁膜の上面の高さとを一致させる第５工程と、第２導
電層の上面に容量素子を形成する第６工程とを含むこと
を特徴とする。
【００２３】このように形成するので、第１導電層と容
量素子との間が第２導電層により分離される。このた
め、第６工程において酸素中で熱処理を行う必要がある
場合であっても、第２導電層が酸素に対する非透過材と
して作用するため、第１導電層は酸化しない。従って、
第１導電層の電気特性が劣化しない。また、この発明の
方法によれば、工程数が比較的少なくて済む。
量素子との間が第２導電層により分離される。このた
め、第６工程において酸素中で熱処理を行う必要がある
場合であっても、第２導電層が酸素に対する非透過材と
して作用するため、第１導電層は酸化しない。従って、
第１導電層の電気特性が劣化しない。また、この発明の
方法によれば、工程数が比較的少なくて済む。
【００２４】この発明の半導体記憶装置の製造方法にお
いて、好ましくは、第２導電層を、ＩｒまたはＰｔを含
む層にすると良い。
いて、好ましくは、第２導電層を、ＩｒまたはＰｔを含
む層にすると良い。
【００２５】これらＩｒおよびＰｔは酸素が拡散しにく
い材料であるので、酸素に対して非透過材として作用す
る。
い材料であるので、酸素に対して非透過材として作用す
る。
【００２６】また、第１導電層をＷ層とし、絶縁膜をＳ
ｉＯ2 膜とするのが好適である。Ｉｒ（またはＰｔ）と
Ｗとは合金化しやすいため、これらの密着性は良好であ
る。一方、Ｉｒ（またはＰｔ）とＳｉＯ2 とは密着性が
悪い。従って、第２導電層を絶縁膜から剥離しやすいの
で、第５工程を行うことが容易になる。
ｉＯ2 膜とするのが好適である。Ｉｒ（またはＰｔ）と
Ｗとは合金化しやすいため、これらの密着性は良好であ
る。一方、Ｉｒ（またはＰｔ）とＳｉＯ2 とは密着性が
悪い。従って、第２導電層を絶縁膜から剥離しやすいの
で、第５工程を行うことが容易になる。
【００２７】また、この発明の半導体記憶装置の製造方
法において、好ましくは、第１導電層を、Ｗ層、Ｍｏ
層、Ｔａ層、Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、Ｚ
ｒＳｉ2 層、ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2
層、ポリシリコン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ
層の中から選ばれたいずれか１つの層の単層薄膜、ある
いは、これらから任意に選択した複数の層の積層薄膜に
より構成すると良い。
法において、好ましくは、第１導電層を、Ｗ層、Ｍｏ
層、Ｔａ層、Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、Ｚ
ｒＳｉ2 層、ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2
層、ポリシリコン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ
層の中から選ばれたいずれか１つの層の単層薄膜、ある
いは、これらから任意に選択した複数の層の積層薄膜に
より構成すると良い。
【００２８】このような材料を用いると、Ｐｔを用いる
のに比べて低コストとなる。
のに比べて低コストとなる。
【００２９】さらに、この発明の半導体記憶装置の製造
方法において、好ましくは、第３および第５工程では、
化学的機械研磨法を用いると良い。
方法において、好ましくは、第３および第５工程では、
化学的機械研磨法を用いると良い。
【００３０】一般に、第２導電層はドライエッチングし
にくい材料であるが、化学的機械研磨法を用いると微細
加工が容易である。
にくい材料であるが、化学的機械研磨法を用いると微細
加工が容易である。
【００３１】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に形状、大きさおよび配置関係を概略的に示
しているに過ぎない。また、以下に記載される数値等の
条件や材料は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に形状、大きさおよび配置関係を概略的に示
しているに過ぎない。また、以下に記載される数値等の
条件や材料は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
【００３２】この実施の形態で説明する半導体記憶装置
は、集積度を上げるのに適した配線構造を具えている。
以下に説明するように、この実施の形態では、半導体記
憶装置として、強誘電体キャパシタを具えたＦｅＲＡＭ
を例に挙げている。
は、集積度を上げるのに適した配線構造を具えている。
以下に説明するように、この実施の形態では、半導体記
憶装置として、強誘電体キャパシタを具えたＦｅＲＡＭ
を例に挙げている。
【００３３】［第１の実施の形態］先ず、第１の実施の
形態の半導体記憶装置の構成につき説明する。図１は、
第１の実施の形態の半導体記憶装置の要部構成を示す断
面図である。図１に示すように、この半導体記憶装置
は、下地１０と、容量素子１２と、配線構造１４とを具
えている。下地１０は、基板１６と、層間絶縁膜１８
と、ＳｉＯ2 膜２０とで構成されている。基板１６は、
例えばＳｉ等の半導体基板である。この基板１６上に、
ＭＯＳトランジスタ等（不図示）の制御素子や配線が形
成されている。この基板１６の表面は、適当な材料の層
間絶縁膜１８により覆われている。さらに、この層間絶
縁膜１８の上面にＳｉＯ2 膜２０が積層されている。
形態の半導体記憶装置の構成につき説明する。図１は、
第１の実施の形態の半導体記憶装置の要部構成を示す断
面図である。図１に示すように、この半導体記憶装置
は、下地１０と、容量素子１２と、配線構造１４とを具
えている。下地１０は、基板１６と、層間絶縁膜１８
と、ＳｉＯ2 膜２０とで構成されている。基板１６は、
例えばＳｉ等の半導体基板である。この基板１６上に、
ＭＯＳトランジスタ等（不図示）の制御素子や配線が形
成されている。この基板１６の表面は、適当な材料の層
間絶縁膜１８により覆われている。さらに、この層間絶
縁膜１８の上面にＳｉＯ2 膜２０が積層されている。
【００３４】上述の容量素子１２は、強誘電体の特性を
利用した強誘電体キャパシタである。強誘電体材料は双
安定な結晶構造に起因する自発分極を有している。この
自発分極を外部から電気的に制御することで、容量素子
１２を記憶素子として機能させることができる。
利用した強誘電体キャパシタである。強誘電体材料は双
安定な結晶構造に起因する自発分極を有している。この
自発分極を外部から電気的に制御することで、容量素子
１２を記憶素子として機能させることができる。
【００３５】この容量素子１２は、下地１０の上面に設
けられていて、下部電極２２、強誘電体膜２４および上
部電極２６がこの順序で積層したものである。すなわ
ち、ＳｉＯ2 膜２０の上面に下部電極２２が形成されて
いて、この下部電極２２の上面に強誘電体膜２４が積層
されている。さらに、この強誘電体膜２４の上面に、上
部電極２６が積層されている。この例では、下部電極２
２および上部電極２６の双方がＩｒＯ2 により形成され
ている。強誘電体膜２４は、ＳｒＢｉ2 Ｔａ2 Ｏ9 （以
下、ＳＢＴと略称する。）により形成されている。
けられていて、下部電極２２、強誘電体膜２４および上
部電極２６がこの順序で積層したものである。すなわ
ち、ＳｉＯ2 膜２０の上面に下部電極２２が形成されて
いて、この下部電極２２の上面に強誘電体膜２４が積層
されている。さらに、この強誘電体膜２４の上面に、上
部電極２６が積層されている。この例では、下部電極２
２および上部電極２６の双方がＩｒＯ2 により形成され
ている。強誘電体膜２４は、ＳｒＢｉ2 Ｔａ2 Ｏ9 （以
下、ＳＢＴと略称する。）により形成されている。
【００３６】また、配線構造１４は、下地１０中にそれ
ぞれ設けられた主配線層２８とバリアメタル層３０とで
構成されていて、下部電極２２に接続されている。この
例では、主配線層２８が層間絶縁膜１８の上面に形成さ
れている。バリアメタル層３０は、この主配線層２８の
上面に積層されている。主配線層２８とバリアメタル層
３０とは、それぞれ同形のパタンに形成されて、重ねら
れている。これら主配線層２８およびバリアメタル層３
０の側面が、上述したＳｉＯ2 膜２０により覆われてい
る。このＳｉＯ2 膜２０の上面の高さは、バリアメタル
層３０の上面の高さに一致している。従って、バリアメ
タル層３０の上面にはＳｉＯ2 膜２０が堆積していな
い。上述した下部電極２２は、このバリアメタル層３０
の上方に設けられている。このため、バリアメタル層３
０の上面が下部電極２２の下面に接触する。
ぞれ設けられた主配線層２８とバリアメタル層３０とで
構成されていて、下部電極２２に接続されている。この
例では、主配線層２８が層間絶縁膜１８の上面に形成さ
れている。バリアメタル層３０は、この主配線層２８の
上面に積層されている。主配線層２８とバリアメタル層
３０とは、それぞれ同形のパタンに形成されて、重ねら
れている。これら主配線層２８およびバリアメタル層３
０の側面が、上述したＳｉＯ2 膜２０により覆われてい
る。このＳｉＯ2 膜２０の上面の高さは、バリアメタル
層３０の上面の高さに一致している。従って、バリアメ
タル層３０の上面にはＳｉＯ2 膜２０が堆積していな
い。上述した下部電極２２は、このバリアメタル層３０
の上方に設けられている。このため、バリアメタル層３
０の上面が下部電極２２の下面に接触する。
【００３７】尚、主配線層２８は、ＴｉＮ層３２とＷ層
３４との二層構造である。ＴｉＮ層３２は層間絶縁膜１
８の上面に形成されている。このＴｉＮ層３２の上面に
Ｗ層３４が形成されている。Ｗ層３４はＴｉＮ層３２に
密着されている。そして、Ｗ層３４の上面に、上述のバ
リアメタル層３０が形成されている。他にも、この主配
線層２８は、Ｗ層、Ｍｏ層、Ｔａ層、Ｃｕ層、ＴｉＳｉ
2 層、ＣｏＳｉ2 層、ＺｒＳｉ2 層、ＷＳｉ2 層、Ｔａ
Ｓｉ2 層、ＭｏＳｉ2 層、ポリシリコン層、ＴｉＮ層、
ＺｒＮ層およびＴａＮ層の中から選ばれたいずれか１つ
の層の単層薄膜、あるいは、これらから任意に選択した
複数の層の積層薄膜により構成しても良い。このような
材料を用いると、Ｐｔを用いるのに比べて低コストとな
る。
３４との二層構造である。ＴｉＮ層３２は層間絶縁膜１
８の上面に形成されている。このＴｉＮ層３２の上面に
Ｗ層３４が形成されている。Ｗ層３４はＴｉＮ層３２に
密着されている。そして、Ｗ層３４の上面に、上述のバ
リアメタル層３０が形成されている。他にも、この主配
線層２８は、Ｗ層、Ｍｏ層、Ｔａ層、Ｃｕ層、ＴｉＳｉ
2 層、ＣｏＳｉ2 層、ＺｒＳｉ2 層、ＷＳｉ2 層、Ｔａ
Ｓｉ2 層、ＭｏＳｉ2 層、ポリシリコン層、ＴｉＮ層、
ＺｒＮ層およびＴａＮ層の中から選ばれたいずれか１つ
の層の単層薄膜、あるいは、これらから任意に選択した
複数の層の積層薄膜により構成しても良い。このような
材料を用いると、Ｐｔを用いるのに比べて低コストとな
る。
【００３８】以上説明したように構成されるので、主配
線層２８と下部電極２２との間は、バリアメタル層３０
により隔離される。そして、このバリアメタル層３０
は、酸素に対して非透過材として作用するものである。
すなわち、酸素は、バリアメタル層３０中を通過するこ
とができない。よって、製造工程時に施される熱処理に
対しても、下部電極２２中には酸素が拡散されなくな
り、その電気特性が劣化しにくくなる。この例のバリア
メタル層３０は、Ｉｒにより形成されている。しかし、
これに限らず、バリアメタル層３０は、ＩｒまたはＰｔ
を含む層であれば他の材料を含んでいても良い。
線層２８と下部電極２２との間は、バリアメタル層３０
により隔離される。そして、このバリアメタル層３０
は、酸素に対して非透過材として作用するものである。
すなわち、酸素は、バリアメタル層３０中を通過するこ
とができない。よって、製造工程時に施される熱処理に
対しても、下部電極２２中には酸素が拡散されなくな
り、その電気特性が劣化しにくくなる。この例のバリア
メタル層３０は、Ｉｒにより形成されている。しかし、
これに限らず、バリアメタル層３０は、ＩｒまたはＰｔ
を含む層であれば他の材料を含んでいても良い。
【００３９】次に、上述した構成の半導体記憶装置の製
造方法につき、図２、図３および図４を参照して説明す
る。図２、図３および図４は、第１の実施の形態の製造
工程を示す断面図である。尚、図２、図３および図４で
は、基板１６の図示を省略している。
造方法につき、図２、図３および図４を参照して説明す
る。図２、図３および図４は、第１の実施の形態の製造
工程を示す断面図である。尚、図２、図３および図４で
は、基板１６の図示を省略している。
【００４０】最初に、基板１６にＭＯＳトランジスタや
配線を形成して、その表面に層間絶縁膜１８を成膜す
る。続いて、この層間絶縁膜１８の平坦化処理を行っ
て、その表面の凹凸を除去する。その後、基板１６の上
すなわち層間絶縁膜１８の上面に第１導電層３６を堆積
する（図２（Ａ））。ここでは、第１導電層３６とし
て、ＴｉＮ層３８およびＷ層４０からなる二層構造を形
成する。
配線を形成して、その表面に層間絶縁膜１８を成膜す
る。続いて、この層間絶縁膜１８の平坦化処理を行っ
て、その表面の凹凸を除去する。その後、基板１６の上
すなわち層間絶縁膜１８の上面に第１導電層３６を堆積
する（図２（Ａ））。ここでは、第１導電層３６とし
て、ＴｉＮ層３８およびＷ層４０からなる二層構造を形
成する。
【００４１】先ず、層間絶縁膜１８の上面にＴｉＮ層３
８を形成する。このため、層間絶縁膜１８の上面に、通
常のスパッタリング法によって、１００ｎｍの厚さのＴ
ｉ層を形成する。そして、８００℃の温度の窒素雰囲気
中で加熱処理を行い、このＴｉ層を窒化させることによ
りＴｉＮ層３８を得る。さらに、このＴｉＮ層３８の全
面に、ＣＶＤ法またはスパッタリング法により、５００
ｎｍの厚さのＷ層４０を形成する。
８を形成する。このため、層間絶縁膜１８の上面に、通
常のスパッタリング法によって、１００ｎｍの厚さのＴ
ｉ層を形成する。そして、８００℃の温度の窒素雰囲気
中で加熱処理を行い、このＴｉ層を窒化させることによ
りＴｉＮ層３８を得る。さらに、このＴｉＮ層３８の全
面に、ＣＶＤ法またはスパッタリング法により、５００
ｎｍの厚さのＷ層４０を形成する。
【００４２】次に、第１導電層３６のパターニングを行
って、配線パタン３６ａを形成する（図２（Ｂ））。こ
のため、既知のホトリソグラフィ法およびドライエッチ
ング法により、Ｗ層４０およびＴｉＮ層３８を加工す
る。パターニング後のＷ層４０ａおよびＴｉＮ層３８ａ
は、プレートラインに対応したパタンとなる。
って、配線パタン３６ａを形成する（図２（Ｂ））。こ
のため、既知のホトリソグラフィ法およびドライエッチ
ング法により、Ｗ層４０およびＴｉＮ層３８を加工す
る。パターニング後のＷ層４０ａおよびＴｉＮ層３８ａ
は、プレートラインに対応したパタンとなる。
【００４３】次に、配線パタン３６ａを形成した基板１
６の上（すなわち層間絶縁膜１８の上面）に絶縁膜４２
を成膜する（図２（Ｃ））。この絶縁膜４２は、ＣＶＤ
法によってＳｉＯ2 膜を成膜して形成する。このＳｉＯ
2 膜の膜厚はＷ層４０ａの膜厚に比べて十分に厚くし、
このＳｉＯ2 膜により、第１導電層すなわち配線パタン
３６ａ全体を被覆する。
６の上（すなわち層間絶縁膜１８の上面）に絶縁膜４２
を成膜する（図２（Ｃ））。この絶縁膜４２は、ＣＶＤ
法によってＳｉＯ2 膜を成膜して形成する。このＳｉＯ
2 膜の膜厚はＷ層４０ａの膜厚に比べて十分に厚くし、
このＳｉＯ2 膜により、第１導電層すなわち配線パタン
３６ａ全体を被覆する。
【００４４】次に、絶縁膜４２の上部を除去して、第１
導電層３６ａの上面を露出させる（図３（Ａ））。ここ
では、第１導電層３６ａの上側にある絶縁膜４２の部分
を、化学的機械研磨法（ＣＭＰ：chemical mechanical
polishing ）により研磨する。研磨は、第１導電層３６
ａの上面が露出するまで行う。このＣＭＰにより、第１
導電層３６ａの上面の高さと、研磨後の絶縁膜４２ａの
上面の高さとを一致させる。
導電層３６ａの上面を露出させる（図３（Ａ））。ここ
では、第１導電層３６ａの上側にある絶縁膜４２の部分
を、化学的機械研磨法（ＣＭＰ：chemical mechanical
polishing ）により研磨する。研磨は、第１導電層３６
ａの上面が露出するまで行う。このＣＭＰにより、第１
導電層３６ａの上面の高さと、研磨後の絶縁膜４２ａの
上面の高さとを一致させる。
【００４５】次に、第１導電層３６ａの上部を除去し
て、除去後の第１導電層３６ｂの上面の高さを絶縁膜４
２ａの上面の高さよりも低くする（図３（Ｂ））。この
ため、通常のドライエッチング法により、Ｗ層４０ａの
上面を削る。このとき、ドライエッチング後のＷ層４０
ｂの上面が、絶縁膜４２ａの上面よりも０．２μｍほど
低くなるようにする。このようにして形成したＷ層４０
ｂおよびＴｉＮ層３８ａが、図１を参照して説明した主
配線層２８に相当する構成となる。
て、除去後の第１導電層３６ｂの上面の高さを絶縁膜４
２ａの上面の高さよりも低くする（図３（Ｂ））。この
ため、通常のドライエッチング法により、Ｗ層４０ａの
上面を削る。このとき、ドライエッチング後のＷ層４０
ｂの上面が、絶縁膜４２ａの上面よりも０．２μｍほど
低くなるようにする。このようにして形成したＷ層４０
ｂおよびＴｉＮ層３８ａが、図１を参照して説明した主
配線層２８に相当する構成となる。
【００４６】次に、第１導電層３６ｂの除去部分に、酸
素に対して非透過材として作用する第２導電層４４を堆
積する（図３（Ｃ））。このため、第２導電層４４とし
てのＩｒ層を、スパッタリング法により０．２μｍの膜
厚となるように成膜する。このとき、Ｉｒ層の膜厚は、
Ｗ層４０ｂの上部に形成された絶縁膜４２ａの溝の深さ
とほぼ同等もしくはそれ以上となるようにすれば良い。
素に対して非透過材として作用する第２導電層４４を堆
積する（図３（Ｃ））。このため、第２導電層４４とし
てのＩｒ層を、スパッタリング法により０．２μｍの膜
厚となるように成膜する。このとき、Ｉｒ層の膜厚は、
Ｗ層４０ｂの上部に形成された絶縁膜４２ａの溝の深さ
とほぼ同等もしくはそれ以上となるようにすれば良い。
【００４７】次に、第２導電層４４および絶縁膜４２ａ
の上部を除去して、除去後の第２導電層４４ｂの上面の
高さと絶縁膜４２ｂの上面の高さとを一致させる（図４
（Ｂ））。この工程は、２工程に分けて、ＣＭＰにより
行う。先ず、第１の工程では、スラリーを使わず、純水
を滴下しながら、研磨パッドを用いて、絶縁膜４２ａの
上面に堆積した第２導電層４４の部分を研磨する。研磨
パッドとしては、比較的硬度の低いパッド、例えば、ロ
デール・ニッタ社製のＳｕｂａ４００（商品名）を使っ
ている。このパッドを用いてＣＭＰを行い、所定の第２
導電層４４の部分を除去する。第２導電層４４としての
Ｉｒ層と、絶縁膜４２ａとしてのＳｉＯ 2 膜とは密着性
が悪く、第２導電層４４を絶縁膜４２ａから剥離するこ
とは容易である。一方、Ｉｒ層とＷ層４０ｂとは合金化
しやすいため、密着性が高く、これらは分離しにくい。
従って、Ｗ層４０ｂの上面にのみ第２導電層４４ａが残
存する（図４（Ａ））。その後、スクラブ洗浄を行い、
生成されたパーティクルを除去する。
の上部を除去して、除去後の第２導電層４４ｂの上面の
高さと絶縁膜４２ｂの上面の高さとを一致させる（図４
（Ｂ））。この工程は、２工程に分けて、ＣＭＰにより
行う。先ず、第１の工程では、スラリーを使わず、純水
を滴下しながら、研磨パッドを用いて、絶縁膜４２ａの
上面に堆積した第２導電層４４の部分を研磨する。研磨
パッドとしては、比較的硬度の低いパッド、例えば、ロ
デール・ニッタ社製のＳｕｂａ４００（商品名）を使っ
ている。このパッドを用いてＣＭＰを行い、所定の第２
導電層４４の部分を除去する。第２導電層４４としての
Ｉｒ層と、絶縁膜４２ａとしてのＳｉＯ 2 膜とは密着性
が悪く、第２導電層４４を絶縁膜４２ａから剥離するこ
とは容易である。一方、Ｉｒ層とＷ層４０ｂとは合金化
しやすいため、密着性が高く、これらは分離しにくい。
従って、Ｗ層４０ｂの上面にのみ第２導電層４４ａが残
存する（図４（Ａ））。その後、スクラブ洗浄を行い、
生成されたパーティクルを除去する。
【００４８】続いて、第２の工程では、アンモニアをベ
ースとしたスラリーを用いたＣＭＰを行う。研磨パッド
としては、比較的硬度の高いパッド、例えば、ロデール
・ニッタ社製のＩＣ１４００（商品名）を使う。そし
て、残存した第２導電層４４ａおよび絶縁膜４２ａの表
面を研磨する。このＣＭＰにより、前の工程で入った傷
や、第２導電層４４ａの表面の凹凸が除去される。研磨
後の第２導電層４４ｂの上面の高さは、研磨後の絶縁膜
４２ｂの上面の高さに一致する（図４（Ｂ））。この第
２導電層４４ｂが、図１を参照して説明したバリアメタ
ル層３０の構成に相当するものである。
ースとしたスラリーを用いたＣＭＰを行う。研磨パッド
としては、比較的硬度の高いパッド、例えば、ロデール
・ニッタ社製のＩＣ１４００（商品名）を使う。そし
て、残存した第２導電層４４ａおよび絶縁膜４２ａの表
面を研磨する。このＣＭＰにより、前の工程で入った傷
や、第２導電層４４ａの表面の凹凸が除去される。研磨
後の第２導電層４４ｂの上面の高さは、研磨後の絶縁膜
４２ｂの上面の高さに一致する（図４（Ｂ））。この第
２導電層４４ｂが、図１を参照して説明したバリアメタ
ル層３０の構成に相当するものである。
【００４９】このように、この実施の形態では、第２導
電層４４としてＩｒを用いている。この第２導電層４４
は、Ｉｒの合金または化合物であっても良い。さらに、
上述したように第２導電層４４としてＰｔを用いても良
い。Ｐｔも酸素の拡散バリアとして有効に機能する。ま
た、ＳｉＯ2 との密着性も悪いため、第２導電層４４と
絶縁膜４２ａとの剥離が容易である。
電層４４としてＩｒを用いている。この第２導電層４４
は、Ｉｒの合金または化合物であっても良い。さらに、
上述したように第２導電層４４としてＰｔを用いても良
い。Ｐｔも酸素の拡散バリアとして有効に機能する。ま
た、ＳｉＯ2 との密着性も悪いため、第２導電層４４と
絶縁膜４２ａとの剥離が容易である。
【００５０】そして、第２導電層４２ｂの上面に下部電
極２２、強誘電体膜２４および上部電極２６を堆積して
容量素子１２を形成する（図４（Ｃ））。この例では、
下部電極２２および上部電極２６をＩｒＯ2 で形成し、
強誘電体膜２４をＳＢＴで形成する。下部電極２２およ
び上部電極２６はスパッタリング法等によって形成され
る。強誘電体膜２４を形成するには、ゾルゲル（Sol-Ge
l ）法等によりＳＢＴを下部電極２２上に塗布する。そ
の後、仮焼成として、酸素中で例えば、４５０℃の温度
で１時間の熱処理を施す。さらに、本焼成として、酸素
中で例えば、７５０℃の温度で１時間の熱処理を施す。
このとき、下部電極２２（ＩｒＯ2 層）を通して酸素が
拡散されるが、第２導電層４４ｂ（Ｉｒ層）がバリアメ
タルとして形成されているため、Ｗ層４０ｂが酸化しな
い。
極２２、強誘電体膜２４および上部電極２６を堆積して
容量素子１２を形成する（図４（Ｃ））。この例では、
下部電極２２および上部電極２６をＩｒＯ2 で形成し、
強誘電体膜２４をＳＢＴで形成する。下部電極２２およ
び上部電極２６はスパッタリング法等によって形成され
る。強誘電体膜２４を形成するには、ゾルゲル（Sol-Ge
l ）法等によりＳＢＴを下部電極２２上に塗布する。そ
の後、仮焼成として、酸素中で例えば、４５０℃の温度
で１時間の熱処理を施す。さらに、本焼成として、酸素
中で例えば、７５０℃の温度で１時間の熱処理を施す。
このとき、下部電極２２（ＩｒＯ2 層）を通して酸素が
拡散されるが、第２導電層４４ｂ（Ｉｒ層）がバリアメ
タルとして形成されているため、Ｗ層４０ｂが酸化しな
い。
【００５１】また、主配線層としてＷを用いると、以下
の点で好適である。
の点で好適である。
【００５２】先ず、ＷはＰｔに比べて線膨張係数が小さ
い。すなわち、ＷおよびＰｔの線膨張係数は、それぞれ
４．５×１０-6／Ｋおよび８．９×１０-6／Ｋである。
参考までに、ＬＳＩプロセスに用いられるＳｉおよびＳ
ｉＯ2 の線膨張係数は、それぞれ２．４×１０-6／Ｋお
よび４×１０-6／Ｋである。従って、Ｗの方がＰｔに比
べて熱応力が小さく、高温処理に耐える配線材料として
適している。また、ＦｅＲＡＭのメモリセル以外の部分
にも配線として使用しやすい。
い。すなわち、ＷおよびＰｔの線膨張係数は、それぞれ
４．５×１０-6／Ｋおよび８．９×１０-6／Ｋである。
参考までに、ＬＳＩプロセスに用いられるＳｉおよびＳ
ｉＯ2 の線膨張係数は、それぞれ２．４×１０-6／Ｋお
よび４×１０-6／Ｋである。従って、Ｗの方がＰｔに比
べて熱応力が小さく、高温処理に耐える配線材料として
適している。また、ＦｅＲＡＭのメモリセル以外の部分
にも配線として使用しやすい。
【００５３】さらに、通常のＣＶＤ法により形成したＷ
膜の抵抗率はＰｔ膜と同程度の１０μΩｃｍである。Ｆ
ｅＲＡＭ等のプレート線として用いる場合は、配線抵抗
を下げる必要があり、配線の膜厚を厚くする必要があ
る。本実施の形態の配線では、Ｗ層４０ｂの膜厚を厚く
すればよく、材料費が高価なＰｔ配線に比べて低コスト
化が図れる。
膜の抵抗率はＰｔ膜と同程度の１０μΩｃｍである。Ｆ
ｅＲＡＭ等のプレート線として用いる場合は、配線抵抗
を下げる必要があり、配線の膜厚を厚くする必要があ
る。本実施の形態の配線では、Ｗ層４０ｂの膜厚を厚く
すればよく、材料費が高価なＰｔ配線に比べて低コスト
化が図れる。
【００５４】また、通常、下部電極２２として用いたＩ
ｒＯ2 膜の加工は、塩素ガスを用いたドライエッチング
により行う。バリアメタル層３０として形成したＩｒ層
４４ｂは、塩素と反応しないためにエッチングされるこ
とがない。このように、この実施の形態の主配線層２８
は、耐酸化性を有しているので、一定の配線構造を維持
することができる。
ｒＯ2 膜の加工は、塩素ガスを用いたドライエッチング
により行う。バリアメタル層３０として形成したＩｒ層
４４ｂは、塩素と反応しないためにエッチングされるこ
とがない。このように、この実施の形態の主配線層２８
は、耐酸化性を有しているので、一定の配線構造を維持
することができる。
【００５５】また、この実施の形態で説明したように、
バリアメタル層３０の加工をＣＭＰにより行うので、ド
ライエッチングしにくいバリアメタル材料であっても微
細加工が可能である。
バリアメタル層３０の加工をＣＭＰにより行うので、ド
ライエッチングしにくいバリアメタル材料であっても微
細加工が可能である。
【００５６】以上説明したように、この実施の形態の製
造方法によれば、タングステン（Ｗ）配線の上部をバリ
アメタル材料で覆った配線構造が実現される。従って、
酸素中の熱処理において酸化しにくく、電気特性が劣化
しない配線が実現できる。また、配線材料としてタング
ステンを用いているため、Ｐｔに比べて低コストの配線
が得られる。さらに、ドライエッチングしにくいバリア
メタル材料も微細加工することができる。そして、配線
材料の成膜は、ＣＶＤ法を使用せずにスパッタリング法
だけで行うことができる。
造方法によれば、タングステン（Ｗ）配線の上部をバリ
アメタル材料で覆った配線構造が実現される。従って、
酸素中の熱処理において酸化しにくく、電気特性が劣化
しない配線が実現できる。また、配線材料としてタング
ステンを用いているため、Ｐｔに比べて低コストの配線
が得られる。さらに、ドライエッチングしにくいバリア
メタル材料も微細加工することができる。そして、配線
材料の成膜は、ＣＶＤ法を使用せずにスパッタリング法
だけで行うことができる。
【００５７】［第２の実施の形態］次に、第２の実施の
形態の半導体記憶装置の構成につき説明する。図５は、
第２の実施の形態の半導体記憶装置の要部構成を示す断
面図である。図５に示すように、この半導体記憶装置
は、下地４６と、容量素子１２と、配線構造４８とを具
えている。下地４６は、基板１６と、層間絶縁膜５０と
で構成されている。基板１６は、例えばＳｉ等の半導体
基板である。この基板１６上に、ＭＯＳトランジスタ等
（不図示）の制御素子や配線が形成されている。この基
板１６の表面が、適当な材料例えばＳｉＯ2 により形成
した層間絶縁膜５０で覆われている。
形態の半導体記憶装置の構成につき説明する。図５は、
第２の実施の形態の半導体記憶装置の要部構成を示す断
面図である。図５に示すように、この半導体記憶装置
は、下地４６と、容量素子１２と、配線構造４８とを具
えている。下地４６は、基板１６と、層間絶縁膜５０と
で構成されている。基板１６は、例えばＳｉ等の半導体
基板である。この基板１６上に、ＭＯＳトランジスタ等
（不図示）の制御素子や配線が形成されている。この基
板１６の表面が、適当な材料例えばＳｉＯ2 により形成
した層間絶縁膜５０で覆われている。
【００５８】第１の実施の形態と同様に、上述の容量素
子１２は、下地４６の上面に設けられていて、下部電極
２２、強誘電体膜２４および上部電極２６がこの順序で
積層したものである。すなわち、層間絶縁膜（ＳｉＯ2
膜）５０の上面に下部電極２２が形成されていて、この
下部電極２２の上面に強誘電体膜２４が積層されてい
る。さらに、この強誘電体膜２４の上面に、上部電極２
６が積層されている。この例では、下部電極２２および
上部電極２６の双方がＩｒＯ2 により形成されており、
強誘電体膜２４はＳＢＴにより形成されている。
子１２は、下地４６の上面に設けられていて、下部電極
２２、強誘電体膜２４および上部電極２６がこの順序で
積層したものである。すなわち、層間絶縁膜（ＳｉＯ2
膜）５０の上面に下部電極２２が形成されていて、この
下部電極２２の上面に強誘電体膜２４が積層されてい
る。さらに、この強誘電体膜２４の上面に、上部電極２
６が積層されている。この例では、下部電極２２および
上部電極２６の双方がＩｒＯ2 により形成されており、
強誘電体膜２４はＳＢＴにより形成されている。
【００５９】また、配線構造４８は、下地４６中にそれ
ぞれ設けられた主配線層５２とバリアメタル層５４とで
構成されていて、下部電極２２に接続されている。この
例の配線構造４８は、層間絶縁膜５０に形成された溝６
０の中に形成されている。この溝６０の深さは、層間絶
縁膜５０の膜厚に比べて小さい。また、主配線層５２
は、ＴｉＮ層５６とＷ層５８とで構成されている。この
ＴｉＮ層５６は、溝６０中の側壁面および底面に形成さ
れている。Ｗ層５８は、ＴｉＮ層５６の表面に形成され
ている。Ｗ層５８の厚さは、溝６０の深さよりも小さ
い。そして、Ｗ層５８の上面にバリアメタル層５４が形
成されている。このバリアメタル層５４の上面の高さ
は、層間絶縁膜５０の上面の高さに一致している。上述
した下部電極２２は、このバリアメタル層５４の上方に
設けられている。このため、バリアメタル層５４の上面
が下部電極２２の下面に接触する。
ぞれ設けられた主配線層５２とバリアメタル層５４とで
構成されていて、下部電極２２に接続されている。この
例の配線構造４８は、層間絶縁膜５０に形成された溝６
０の中に形成されている。この溝６０の深さは、層間絶
縁膜５０の膜厚に比べて小さい。また、主配線層５２
は、ＴｉＮ層５６とＷ層５８とで構成されている。この
ＴｉＮ層５６は、溝６０中の側壁面および底面に形成さ
れている。Ｗ層５８は、ＴｉＮ層５６の表面に形成され
ている。Ｗ層５８の厚さは、溝６０の深さよりも小さ
い。そして、Ｗ層５８の上面にバリアメタル層５４が形
成されている。このバリアメタル層５４の上面の高さ
は、層間絶縁膜５０の上面の高さに一致している。上述
した下部電極２２は、このバリアメタル層５４の上方に
設けられている。このため、バリアメタル層５４の上面
が下部電極２２の下面に接触する。
【００６０】尚、主配線層５２は、Ｗ層、Ｍｏ層、Ｔａ
層、Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、ＺｒＳｉ2
層、ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2 層、ポリシ
リコン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ層の中から
選ばれたいずれか１つの層の単層薄膜、あるいは、これ
らから任意に選択した複数の層の積層薄膜により構成し
ても良い。このような材料を用いると、Ｐｔを用いるの
に比べて低コストとなる。
層、Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2 層、ＺｒＳｉ2
層、ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2 層、ポリシ
リコン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ層の中から
選ばれたいずれか１つの層の単層薄膜、あるいは、これ
らから任意に選択した複数の層の積層薄膜により構成し
ても良い。このような材料を用いると、Ｐｔを用いるの
に比べて低コストとなる。
【００６１】以上説明したように構成されるので、主配
線層５２と下部電極２２との間は、バリアメタル層５４
により隔離される。そして、このバリアメタル層５４
は、酸素に対して非透過材として作用するものである。
すなわち、酸素は、バリアメタル層５４中を通過するこ
とができない。よって、製造工程時に施される熱処理に
対しても、下部電極２２中には酸素が拡散されなくな
り、その電気特性が劣化しにくくなる。この例のバリア
メタル層５４は、Ｉｒにより形成されている。しかし、
これに限らず、バリアメタル層５４は、ＩｒまたはＰｔ
を含む層であれば他の材料を含んでいても良い。
線層５２と下部電極２２との間は、バリアメタル層５４
により隔離される。そして、このバリアメタル層５４
は、酸素に対して非透過材として作用するものである。
すなわち、酸素は、バリアメタル層５４中を通過するこ
とができない。よって、製造工程時に施される熱処理に
対しても、下部電極２２中には酸素が拡散されなくな
り、その電気特性が劣化しにくくなる。この例のバリア
メタル層５４は、Ｉｒにより形成されている。しかし、
これに限らず、バリアメタル層５４は、ＩｒまたはＰｔ
を含む層であれば他の材料を含んでいても良い。
【００６２】次に、上述した構成の半導体記憶装置の製
造方法につき、図６、図７および図８を参照して説明す
る。図６、図７および図８は、第２の実施の形態の製造
工程を示す断面図である。尚、図６、図７および図８で
は、基板１６の図示を省略している。
造方法につき、図６、図７および図８を参照して説明す
る。図６、図７および図８は、第２の実施の形態の製造
工程を示す断面図である。尚、図６、図７および図８で
は、基板１６の図示を省略している。
【００６３】最初に、基板１６にＭＯＳトランジスタや
配線を形成して、その表面に層間絶縁膜１８を成膜す
る。続いて、この層間絶縁膜５０の平坦化処理を行っ
て、その表面の凹凸を除去する。その後、プレートライ
ン等の配線パタンに則して、層間絶縁膜５０に溝６０を
形成する（図６（Ａ））。この溝６０は、通常のホトリ
ソグラフィ法およびドライエッチング法により形成す
る。この溝６０には、導電性材料が埋め込まれて配線と
なるので、溝６０の深さは配線の膜厚に相当する。この
実施の形態では、この溝６０の深さを５００ｎｍとす
る。
配線を形成して、その表面に層間絶縁膜１８を成膜す
る。続いて、この層間絶縁膜５０の平坦化処理を行っ
て、その表面の凹凸を除去する。その後、プレートライ
ン等の配線パタンに則して、層間絶縁膜５０に溝６０を
形成する（図６（Ａ））。この溝６０は、通常のホトリ
ソグラフィ法およびドライエッチング法により形成す
る。この溝６０には、導電性材料が埋め込まれて配線と
なるので、溝６０の深さは配線の膜厚に相当する。この
実施の形態では、この溝６０の深さを５００ｎｍとす
る。
【００６４】次に、溝６０を形成した層間絶縁膜５０の
上に第１導電層６２を堆積する（図６（Ｂ））。ここで
は、第１導電層６２として、ＴｉＮ層６４およびＷ層６
６からなる二層構造を形成する。
上に第１導電層６２を堆積する（図６（Ｂ））。ここで
は、第１導電層６２として、ＴｉＮ層６４およびＷ層６
６からなる二層構造を形成する。
【００６５】先ず、層間絶縁膜５０の上面にＴｉＮ層６
４を形成する。このため、層間絶縁膜５０の上面に、通
常のスパッタリング法によって、１００ｎｍの厚さのＴ
ｉ層を形成する。そして、８００℃の温度の窒素雰囲気
中で加熱処理を行い、このＴｉ層を窒化させることによ
りＴｉＮ層６４を得る。さらに、このＴｉＮ層６４の全
面に、ＣＶＤ法またはスパッタリング法により、５００
ｎｍの厚さのＷ層６６を形成する。このとき、Ｗ層６６
が、層間絶縁膜５０に形成した溝６０を十分に埋め込む
ことができるように、Ｗ層６６の膜厚を調整する。
４を形成する。このため、層間絶縁膜５０の上面に、通
常のスパッタリング法によって、１００ｎｍの厚さのＴ
ｉ層を形成する。そして、８００℃の温度の窒素雰囲気
中で加熱処理を行い、このＴｉ層を窒化させることによ
りＴｉＮ層６４を得る。さらに、このＴｉＮ層６４の全
面に、ＣＶＤ法またはスパッタリング法により、５００
ｎｍの厚さのＷ層６６を形成する。このとき、Ｗ層６６
が、層間絶縁膜５０に形成した溝６０を十分に埋め込む
ことができるように、Ｗ層６６の膜厚を調整する。
【００６６】次に、第１導電層６２の上部を除去して、
除去後の第１導電層６２ｂの上面の高さを層間絶縁膜５
０の上面の高さよりも低くする（図７（Ａ））。この工
程は、２工程に分けて、ＣＭＰにより行う。先ず、第１
の工程では、第１導電層６２の上部を、層間絶縁膜５０
の表面が露出するまで研磨する。図６（Ｃ）に示すよう
に、研磨後の第１導電層６２ａすなわちＴｉＮ層６４ａ
およびＷ層６６ａの上面の高さは、層間絶縁膜５０の上
面の高さに一致する。
除去後の第１導電層６２ｂの上面の高さを層間絶縁膜５
０の上面の高さよりも低くする（図７（Ａ））。この工
程は、２工程に分けて、ＣＭＰにより行う。先ず、第１
の工程では、第１導電層６２の上部を、層間絶縁膜５０
の表面が露出するまで研磨する。図６（Ｃ）に示すよう
に、研磨後の第１導電層６２ａすなわちＴｉＮ層６４ａ
およびＷ層６６ａの上面の高さは、層間絶縁膜５０の上
面の高さに一致する。
【００６７】続いて、第２の工程では、Ｗ層６６ａの上
部をドライエッチングにより削って除去する。除去後の
Ｗ層６６ｂの上面の高さは、層間絶縁膜５０の上面の高
さよりも０．２μｍだけ低くする（図７（Ａ））。この
とき、Ｗ層６６ｂ上部の溝６０内に残存しているＴｉＮ
層６４ａの部分も除去して良い。この例では、ＴｉＮ層
６４ａは残してある。このようにして形成したＷ層６６
ｂおよびＴｉＮ層６４ａが、図５を参照して説明した主
配線層５２に相当する構成となる。
部をドライエッチングにより削って除去する。除去後の
Ｗ層６６ｂの上面の高さは、層間絶縁膜５０の上面の高
さよりも０．２μｍだけ低くする（図７（Ａ））。この
とき、Ｗ層６６ｂ上部の溝６０内に残存しているＴｉＮ
層６４ａの部分も除去して良い。この例では、ＴｉＮ層
６４ａは残してある。このようにして形成したＷ層６６
ｂおよびＴｉＮ層６４ａが、図５を参照して説明した主
配線層５２に相当する構成となる。
【００６８】次に、第１導電層６２ｂの除去部分に、酸
素に対して非透過材として作用する第２導電層６８を堆
積する（図７（Ｂ））。このため、第２導電層６８とし
てのＩｒ層を、スパッタリング法により０．２μｍの膜
厚となるように成膜する。このとき、Ｉｒ層の膜厚は、
Ｗ層６６ｂの上部に形成された層間絶縁膜５０の溝の深
さとほぼ同等もしくはそれ以上となるようにすれば良
い。
素に対して非透過材として作用する第２導電層６８を堆
積する（図７（Ｂ））。このため、第２導電層６８とし
てのＩｒ層を、スパッタリング法により０．２μｍの膜
厚となるように成膜する。このとき、Ｉｒ層の膜厚は、
Ｗ層６６ｂの上部に形成された層間絶縁膜５０の溝の深
さとほぼ同等もしくはそれ以上となるようにすれば良
い。
【００６９】次に、第２導電層６８および層間絶縁膜５
０の上部を除去して、除去後の第２導電層６８ｂの上面
の高さと層間絶縁膜５０ａの上面の高さとを一致させる
（図８（Ａ））。この工程は、２工程に分けて、ＣＭＰ
により行う。先ず、第１の工程では、スラリーを使わ
ず、純水を滴下しながら、研磨パッドを用いて、層間絶
縁膜５０の上面に堆積した第２導電層６８の部分を研磨
する。研磨パッドとしては、比較的硬度の低いパッド、
例えば、ロデール・ニッタ社製のＳｕｂａ４００（商品
名）を使っている。このパッドを用いてＣＭＰを行い、
所定の第２導電層６８の部分を除去する。第２導電層６
８としてのＩｒ層と、層間絶縁膜５０としてのＳｉＯ2
膜とは密着性が悪く、第２導電層６８を層間絶縁膜５０
から剥離することは容易である。一方、Ｉｒ層とＷ層６
６ｂとは合金化しやすいため、密着性が高く、これらは
分離しにくい。従って、Ｗ層６６ｂの上面にのみ第２導
電層６８ａが残存する（図７（Ｃ））。その後、スクラ
ブ洗浄を行い、生成されたパーティクルを除去する。
０の上部を除去して、除去後の第２導電層６８ｂの上面
の高さと層間絶縁膜５０ａの上面の高さとを一致させる
（図８（Ａ））。この工程は、２工程に分けて、ＣＭＰ
により行う。先ず、第１の工程では、スラリーを使わ
ず、純水を滴下しながら、研磨パッドを用いて、層間絶
縁膜５０の上面に堆積した第２導電層６８の部分を研磨
する。研磨パッドとしては、比較的硬度の低いパッド、
例えば、ロデール・ニッタ社製のＳｕｂａ４００（商品
名）を使っている。このパッドを用いてＣＭＰを行い、
所定の第２導電層６８の部分を除去する。第２導電層６
８としてのＩｒ層と、層間絶縁膜５０としてのＳｉＯ2
膜とは密着性が悪く、第２導電層６８を層間絶縁膜５０
から剥離することは容易である。一方、Ｉｒ層とＷ層６
６ｂとは合金化しやすいため、密着性が高く、これらは
分離しにくい。従って、Ｗ層６６ｂの上面にのみ第２導
電層６８ａが残存する（図７（Ｃ））。その後、スクラ
ブ洗浄を行い、生成されたパーティクルを除去する。
【００７０】続いて、第２の工程では、アンモニアをベ
ースとしたスラリーを用いたＣＭＰを行う。研磨パッド
としては、比較的硬度の高いパッド、例えば、ロデール
・ニッタ社製のＩＣ１４００（商品名）を使う。そし
て、残存した第２導電層６８ａ、ＴｉＮ層６４ａおよび
層間絶縁膜５０の表面を研磨する。このＣＭＰにより、
前の工程で入った傷や、第２導電層６８ａの表面の凹凸
が除去される。研磨後の第２導電層６８ｂおよびＴｉＮ
層６４ｂの上面の高さは、研磨後の層間絶縁膜５０ａの
上面の高さに一致する（図８（Ａ））。この第２導電層
６８ｂが、図５を参照して説明したバリアメタル層５４
の構成に相当するものである。
ースとしたスラリーを用いたＣＭＰを行う。研磨パッド
としては、比較的硬度の高いパッド、例えば、ロデール
・ニッタ社製のＩＣ１４００（商品名）を使う。そし
て、残存した第２導電層６８ａ、ＴｉＮ層６４ａおよび
層間絶縁膜５０の表面を研磨する。このＣＭＰにより、
前の工程で入った傷や、第２導電層６８ａの表面の凹凸
が除去される。研磨後の第２導電層６８ｂおよびＴｉＮ
層６４ｂの上面の高さは、研磨後の層間絶縁膜５０ａの
上面の高さに一致する（図８（Ａ））。この第２導電層
６８ｂが、図５を参照して説明したバリアメタル層５４
の構成に相当するものである。
【００７１】このように、この実施の形態では、第２導
電層６８としてＩｒを用いている。この第２導電層６８
は、Ｉｒの合金または化合物であっても良い。さらに、
上述したように第２導電層６８としてＰｔを用いても良
い。Ｐｔも酸素の拡散バリアとして有効に機能する。ま
た、ＳｉＯ2 との密着性も悪いため、第２導電層６８と
層間絶縁膜５０との剥離が容易である。
電層６８としてＩｒを用いている。この第２導電層６８
は、Ｉｒの合金または化合物であっても良い。さらに、
上述したように第２導電層６８としてＰｔを用いても良
い。Ｐｔも酸素の拡散バリアとして有効に機能する。ま
た、ＳｉＯ2 との密着性も悪いため、第２導電層６８と
層間絶縁膜５０との剥離が容易である。
【００７２】そして、第２導電層６８ｂの上面に下部電
極２２、強誘電体膜２４および上部電極２６を堆積して
容量素子１２を形成する（図８（Ｂ））。この例では、
下部電極２２および上部電極２６をＩｒＯ2 で形成し、
強誘電体膜２４をＳＢＴで形成する。下部電極２２およ
び上部電極２６はスパッタリング法等によって形成され
る。強誘電体膜２４を形成するには、ゾルゲル（Sol-Ge
l ）法等によりＳＢＴを下部電極２２上に塗布する。そ
の後、仮焼成として、酸素中で例えば、４５０℃の温度
で１時間の熱処理を施す。さらに、本焼成として、酸素
中で例えば、７５０℃の温度で１時間の熱処理を施す。
このとき、下部電極２２（ＩｒＯ2 層）を通して酸素が
拡散されるが、第２導電層６８ｂ（Ｉｒ層）がバリアメ
タルとして形成されているため、Ｗ層６６ｂが酸化しな
い。
極２２、強誘電体膜２４および上部電極２６を堆積して
容量素子１２を形成する（図８（Ｂ））。この例では、
下部電極２２および上部電極２６をＩｒＯ2 で形成し、
強誘電体膜２４をＳＢＴで形成する。下部電極２２およ
び上部電極２６はスパッタリング法等によって形成され
る。強誘電体膜２４を形成するには、ゾルゲル（Sol-Ge
l ）法等によりＳＢＴを下部電極２２上に塗布する。そ
の後、仮焼成として、酸素中で例えば、４５０℃の温度
で１時間の熱処理を施す。さらに、本焼成として、酸素
中で例えば、７５０℃の温度で１時間の熱処理を施す。
このとき、下部電極２２（ＩｒＯ2 層）を通して酸素が
拡散されるが、第２導電層６８ｂ（Ｉｒ層）がバリアメ
タルとして形成されているため、Ｗ層６６ｂが酸化しな
い。
【００７３】以上説明したように、この実施の形態の製
造方法によれば、タングステン（Ｗ）配線の上部をバリ
アメタル材料で覆った配線構造が実現される。従って、
酸素中の熱処理において酸化しにくく、電気特性が劣化
しない配線が実現できる。また、配線材料としてタング
ステンを用いているため、Ｐｔに比べて低コストの配線
が得られる。さらに、ドライエッチングしにくいバリア
メタル材料も微細加工することができる。そして、配線
材料の成膜は、ＣＶＤ法を使用せずにスパッタリング法
だけで行うことができる。しかも、第１の実施の形態の
方法に比べてプロセスが簡素化される。
造方法によれば、タングステン（Ｗ）配線の上部をバリ
アメタル材料で覆った配線構造が実現される。従って、
酸素中の熱処理において酸化しにくく、電気特性が劣化
しない配線が実現できる。また、配線材料としてタング
ステンを用いているため、Ｐｔに比べて低コストの配線
が得られる。さらに、ドライエッチングしにくいバリア
メタル材料も微細加工することができる。そして、配線
材料の成膜は、ＣＶＤ法を使用せずにスパッタリング法
だけで行うことができる。しかも、第１の実施の形態の
方法に比べてプロセスが簡素化される。
【００７４】また、上記各実施の形態では、強誘電体キ
ャパシタを具えるＦｅＲＡＭを例にしたが、各実施の形
態で説明した方法は、ＤＲＡＭ用キャパシタの形成にも
適用できる。
ャパシタを具えるＦｅＲＡＭを例にしたが、各実施の形
態で説明した方法は、ＤＲＡＭ用キャパシタの形成にも
適用できる。
【００７５】
【発明の効果】この発明の半導体記憶装置およびその製
造方法によれば、主配線層と容量素子の下部電極との間
が、酸素に対して非透過材として作用するバリアメタル
層により隔離されている。このように、主配線層と下部
電極との間にバリアメタル層が設けられているため、容
量素子の形成時に主配線層が酸化されにくい。従って、
主配線層の電気特性が劣化しにくい。
造方法によれば、主配線層と容量素子の下部電極との間
が、酸素に対して非透過材として作用するバリアメタル
層により隔離されている。このように、主配線層と下部
電極との間にバリアメタル層が設けられているため、容
量素子の形成時に主配線層が酸化されにくい。従って、
主配線層の電気特性が劣化しにくい。
【図１】第１の実施の形態の半導体記憶装置の構成を示
す図である。
す図である。
【図２】第１の実施の形態の半導体記憶装置の製造工程
を示す図である。
を示す図である。
【図３】図２に続く、第１の実施の形態の半導体記憶装
置の製造工程を示す図である。
置の製造工程を示す図である。
【図４】図３に続く、第１の実施の形態の半導体記憶装
置の製造工程を示す図である。
置の製造工程を示す図である。
【図５】第２の実施の形態の半導体記憶装置の構成を示
す図である。
す図である。
【図６】第２の実施の形態の半導体記憶装置の製造工程
を示す図である。
を示す図である。
【図７】図６に続く、第２の実施の形態の半導体記憶装
置の製造工程を示す図である。
置の製造工程を示す図である。
【図８】図７に続く、第２の実施の形態の半導体記憶装
置の製造工程を示す図である。
置の製造工程を示す図である。
１０，４６：下地 １２：容量素子 １４，４８：配線構造 １６：基板 １８，５０，５０ａ：層間絶縁膜 ２０，４２，４２ａ，４２ｂ：ＳｉＯ2 膜 ２２：下部電極 ２４：強誘電体膜 ２６：上部電極 ２８，５２：主配線層 ３０，５４：バリアメタル層 ３２，３８，３８ａ，５６，６４，６４ａ，６４ｂ：Ｔ
ｉＮ層 ３４，４０，４０ａ，４０ｂ，５８，６６，６６ａ，６
６ｂ：Ｗ層 ３６，３６ａ，３６ｂ，６２，６２ａ，６２ｂ：第１導
電層 ４４，４４ａ，４４ｂ，６８，６８ａ，６８ｂ：第２導
電層 ６０：溝
ｉＮ層 ３４，４０，４０ａ，４０ｂ，５８，６６，６６ａ，６
６ｂ：Ｗ層 ３６，３６ａ，３６ｂ，６２，６２ａ，６２ｂ：第１導
電層 ４４，４４ａ，４４ｂ，６８，６８ａ，６８ｂ：第２導
電層 ６０：溝
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Claims (14)
- 【請求項１】 下地と、容量素子と、配線構造とを具え
た半導体記憶装置であって、 前記容量素子は下部電極を具えていて、該下部電極が前
記下地の上面に設けられており、 前記配線構造は、前記下地中にそれぞれ設けられた主配
線層とバリアメタル層とで構成されていて、該バリアメ
タル層が前記下部電極に接続されており、 前記主配線層と前記下部電極との間が、前記バリアメタ
ル層により隔離されていて、 前記バリアメタル層は、酸素に対して非透過材として作
用するものであることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記容量素子は、前記下部電極の上面に、強誘電体膜お
よび上部電極がこの順序で積層したものであることを特
徴とする半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、 前記バリアメタル層が、ＩｒまたはＰｔを含む層である
ことを特徴とする半導体記憶装置。 - 【請求項４】 請求項１に記載の半導体記憶装置におい
て、 前記主配線層が、Ｗ層、Ｍｏ層、Ｔａ層、Ｃｕ層、Ｔｉ
Ｓｉ2 層、ＣｏＳｉ2層、ＺｒＳｉ2 層、ＷＳｉ2 層、
ＴａＳｉ2 層、ＭｏＳｉ2 層、ポリシリコン層、ＴｉＮ
層、ＺｒＮ層およびＴａＮ層の中から選ばれたいずれか
１つの層の単層薄膜、あるいは、これらから任意に選択
した複数の層の積層薄膜により構成されていることを特
徴とする半導体記憶装置。 - 【請求項５】 基板の上に第１導電層を堆積する第１工
程と、 前記第１導電層のパターニングを行って、配線パタンを
形成する第２工程と、 前記配線パタンを形成した基板の上に絶縁膜を成膜する
第３工程と、 前記絶縁膜の上部を除去して、前記第１導電層の上面を
露出させる第４工程と、 前記第１導電層の上部を除去して、該第１導電層の上面
の高さを前記絶縁膜の上面の高さよりも低くする第５工
程と、 前記第１導電層の除去部分に、酸素に対して非透過材と
して作用する第２導電層を堆積する第６工程と、 前記第２導電層および絶縁膜の上部を除去して、該第２
導電層の上面の高さと前記絶縁膜の上面の高さとを一致
させる第７工程と、 前記第２導電層の上面に容量素子を形成する第８工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 請求項５に記載の半導体記憶装置の製造
方法において、 前記第２導電層を、ＩｒまたはＰｔを含む層にすること
を特徴とする半導体記憶装置の製造方法。 - 【請求項７】 請求項６に記載の半導体記憶装置の製造
方法において、 前記第１導電層をＷ層とし、前記絶縁膜をＳｉＯ2 膜と
することを特徴とする半導体記憶装置の製造方法。 - 【請求項８】 請求項５に記載の半導体記憶装置の製造
方法において、 前記第１導電層を、Ｗ層、Ｍｏ層、Ｔａ層、Ｃｕ層、Ｔ
ｉＳｉ2 層、ＣｏＳｉ2 層、ＺｒＳｉ2 層、ＷＳｉ2
層、ＴａＳｉ2 層、ＭｏＳｉ2 層、ポリシリコン層、Ｔ
ｉＮ層、ＺｒＮ層およびＴａＮ層の中から選ばれたいず
れか１つの層の単層薄膜、あるいは、これらから任意に
選択した複数の層の積層薄膜により構成することを特徴
とする半導体記憶装置の製造方法。 - 【請求項９】 請求項５に記載の半導体記憶装置の製造
方法において、 前記第４および第７工程では、化学的機械研磨法を用い
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 所定の配線パタンに則して、絶縁膜に
溝を形成する第１工程と、 前記溝を形成した絶縁膜の上に第１導電層を堆積する第
２工程と、 前記第１導電層の上部を除去して、該第１導電層の上面
の高さを前記絶縁膜の上面の高さよりも低くする第３工
程と、 前記第１導電層の除去部分に、酸素に対して非透過材と
して作用する第２導電層を堆積する第４工程と、 前記第２導電層および絶縁膜の上部を除去して、該第２
導電層の上面の高さと前記絶縁膜の上面の高さとを一致
させる第５工程と、 前記第２導電層の上面に容量素子を形成する第６工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項１１】 請求項１０に記載の半導体記憶装置の
製造方法において、前記第２導電層を、ＩｒまたはＰｔ
を含む層にすることを特徴とする半導体記憶装置の製造
方法。 - 【請求項１２】 請求項１１に記載の半導体記憶装置の
製造方法において、前記第１導電層をＷ層とし、前記絶
縁膜をＳｉＯ2 層とすることを特徴とする半導体記憶装
置の製造方法。 - 【請求項１３】 請求項１０に記載の半導体記憶装置の
製造方法において、前記第１導電層を、Ｗ層、Ｍｏ層、
Ｔａ層、Ｃｕ層、ＴｉＳｉ2 層、ＣｏＳｉ2層、ＺｒＳ
ｉ2 層、ＷＳｉ2 層、ＴａＳｉ2 層、ＭｏＳｉ2 層、ポ
リシリコン層、ＴｉＮ層、ＺｒＮ層およびＴａＮ層の中
から選ばれたいずれか１つの層の単層薄膜、あるいは、
これらから任意に選択した複数の層の積層薄膜により構
成することを特徴とする半導体記憶装置の製造方法。 - 【請求項１４】 請求項１０に記載の半導体記憶装置の
製造方法において、前記第３および第５工程では、化学
的機械研磨法を用いることを特徴とする半導体記憶装置
の製造方法。
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