JPH10223855A

JPH10223855A - 半導体メモリ装置及び半導体メモリ装置の製造方法

Info

Publication number: JPH10223855A
Application number: JP9023473A
Authority: JP
Inventors: Kosei Kumihashi; 孝生組橋; Yasushi Goto; 康後藤; Hiroshi Miki; 浩史三木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-02-06
Filing date: 1997-02-06
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃のような高・強誘電体絶
縁膜を用いて半導体メモリを形成する際に、キャパシタ
の上部電極／絶縁膜界面のダメージによる電気特性の劣
化を抑える。【解決手段】一つのテーパマスクで上部電極と絶縁膜と
下部電極をドライエッチングで加工してキャパシタを形
成するときに、テーパマスクに耐酸化性の材料を用い、
上部電極エッチング後に、界面ダメージを回復するため
の熱処理を行い、さらに、絶縁膜と下部電極をドライエ
ッチングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に大規模集積メモリに好適なダイ
ナミックランダムアクセスメモリまたは分極反転型不揮
発性メモリに関する。

【０００２】

【従来の技術】半導体メモリのキャパシタ絶縁膜とし
て、（Ｂａ，Ｓｒ）ＴｉＯ₃ のような高誘電体絶縁膜や
Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃のような強誘電体絶縁膜を用いる
ものが、特開平5−299601号公報や１９９５年ＩＥＤ
Ｍプロシーディングｐ.１１５などで報告されてい
る。高誘電体（Ｂａ，Ｓｒ）ＴｉＯ₃ をキャパシタ絶縁
膜に使うと、その高い誘電率によりキャパシタを微細に
できるため、ダイナミックランダムアクセスメモリの高
集積化が容易になる。強誘電体Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃を
キャパシタ絶縁膜に使えば、その高い誘電率によりダイ
ナミックランダムアクセスメモリの高集積化が容易であ
る他に、自発分極を利用した不揮発性メモリも作成でき
る。

【０００３】高・強誘電体絶縁膜をキャパシタ絶縁膜に
用いる場合には、キャパシタ電極の材料選択が重要にな
る。その理由は、キャパシタ電極が電極／絶縁膜界面で
酸化されると、低誘電率絶縁膜が界面に形成されてしま
うために、高・強誘電体絶縁膜の特性を利用できなくな
るからである。キャパシタ電極の材料として、(1）酸化
されにくい導電体を使う、(2）酸化物も導電体の材料を
使う、という２種類の方法が提案されている。

【０００４】酸化されにくい導電体をキャパシタ電極に
利用する方法としては、Ｐｔを用いる方法が特開平5−2
99601 号公報で報告されている。酸化物も導電体の材料
を利用する方法は、ＩｒやＲｕ、もしくはＩｒＯ₂ やＲ
ｕＯ₂ を用いる方法が、1995年ＩＥＤＭプロシーデ
ィングｐ.１１９や、インテグレーテッドフェロエ
レクトリクス(Integrated Ferroelectrics)１９９５年
ｐ.１７９などで報告されている。この中では、Ｉｒ
／ＩｒＯ₂ やＰｔ／ＩｒＯ₂ 等の積層膜を電極に用いる
ことにより、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ からのＰｂの拡散
が抑えられることが報告されている。

【０００５】高・強誘電体絶縁膜を用いた従来のキャパ
シタ形成法は、(1）下部電極となる導電膜を堆積する、
(2）高・強誘電体絶縁膜を堆積する、(3）上部電極とな
る導電膜を堆積する、と３回の堆積工程を要する。導電
膜の堆積法は通常スパッタ法やＣＶＤ法が用いられる。
高・強誘電体絶縁膜の堆積法は、スパッタ法，ＣＶＤ
法，ゾル・ゲル（sol-gel)法，蒸着法などの方法が用い
られる。高・強誘電体絶縁膜の絶縁性や誘電率・強誘電
性は、絶縁膜の結晶性に依存する。そのためにこれらの
絶縁膜の形成法では、堆積時に高い温度で形成したり、
堆積後に結晶化熱処理を行っている。

【０００６】このように堆積した導電膜と高・強誘電体
絶縁膜を、従来のキャパシタ形成法では、ドライエッチ
ングを用いて、微細なキャパシタを形成した。堆積とド
ライエッチングの順番にはいくつかの方法がある。例え
ば１９９４年ＩＥＤＭプロシーディングｐ.８４
３では、下部電極となる導電膜と、高・強誘電体絶縁
膜とを堆積した後にマスクを形成し、このマスクにより
２層の膜をドライエッチングし、この上にキャパシタ側
面保護用絶縁膜を堆積してからキャパシタ部に合わせて
マスクを形成し、このマスクにより高・強誘電体絶縁物
に電気的接触を取るためのドライエッチングをし、さら
にこの上に上部電極となる導電膜を形成する方法が報告
されている。

【０００７】また例えば特開平5−299601 号公報では、
下部電極となる導電膜と、高・強誘電体絶縁膜と、上部
電極となる導電膜とを堆積した後にマスクを形成し、こ
の一つのマスクにより上部電極となる導電膜と、高・強
誘電体絶縁膜と、下部電極となる導電膜との３層をエッ
チングするという方法が開示されている。この方法は、
必要なマスクが一つであることから、工程数が少ないと
いう利点と、マスク合わせのための余分な面積を必要と
しないので微細キャパシタ作成に有利であるという特徴
がある。この方法では、ドライエッチングの反応生成物
がキャパシタの側面に付着して、キャパシタのリーク電
流が大きくなるという問題がある。また電極材料にＰｔ
を使う場合は、Ｐｔのドライエッチング反応生成物がマ
スク側面やパターン側面に付着して、強固な壁状の突起
を形成してしまうという問題がある。この問題に対し、
１９９６年 Symposium on VLSI Technology Digestof
TechnicalPapers ｐ.２８では、Ｗテーパマスクによる
キャパシタのテーパドライエッチングにより、Ｐｔ側面
付着がなく、リーク電流を抑えたキャパシタ形成法が報
告されている。

【０００８】

【発明が解決しようとする課題】従来の、一つのＷテー
パマスクを用いて３層をドライエッチングする方法で
は、加工プロセス中に上部電極／高・強誘電絶縁膜界面
にダメージが入り、誘電率の低下や、強誘電体の自発分
極の低下という、キャパシタの電気特性が劣化するとい
う問題があった。この界面ダメージによる劣化が著しい
場合は、メモリ動作が困難になるものも現れ、歩留まり
が低下してしまう。

【０００９】この界面ダメージの原因は、高・強誘電体
絶縁膜堆積時の微量な組成ばらつき，結晶化熱処理プロ
セスでの微量な温度ばらつき，上部電極となる導電膜堆
積時の、高・強誘電体絶縁膜の表面付着物のばらつき
や、ドライエッチング時のチャージアップばらつきなど
の、各加工プロセスにおけるばらつきの相乗的な作用に
よって引き起こされると考えられ、各加工プロセスでの
対応が困難であった。

【００１０】上部電極／高・強誘電絶縁膜の界面ダメー
ジを回復させるために、種々検討した。その結果、上部
電極となる導電膜をドライエッチングした後に、マスク
除去した後に、Ｏ₂ 雰囲気下で熱処理をすると、界面ダ
メージが回復して、良好な電気特性を得られることが明
らかになった。

【００１１】しかし、Ｗマスクを残したままＯ₂ 雰囲気
下で熱処理をすると、Ｗマスクが酸化され変形してしま
い、絶縁膜と、下部電極となる導電膜のエッチングがで
きなくなってしまった。

【００１２】また、あらかじめＷテーパマスクで、上部
電極となる導電膜・絶縁膜・下部電極となる導電膜のエ
ッチングを行いキャパシタを形成してからＯ₂ 雰囲気下
で熱処理すると、下部電極の下にあるバリア層が酸化さ
れ、電気的導通が得られなくなってしまった。

【００１３】

【課題を解決するための手段】本発明の目的は、一つの
マスクで、上部電極となる導電層と、高・強誘電絶縁膜
と、下部電極となる導電層とをドライエッチングするこ
とにより、少ない工程で微細なキャパシタを形成し、か
つ上部電極／絶縁膜の界面ダメージを回復するためのＯ
₂ 雰囲気下での熱処理を、上部電極となる導電層のエッ
チング後に行えるようにすることである。

【００１４】そのための手段は、次の半導体メモリ装置
の製造方法である。

【００１５】(1）下部電極と絶縁膜と上部電極とからな
るキャパシタを有する半導体メモリ装置の製造方法であ
って、上記下部電極となる第１導電層を形成し、上記第
１導電層上に上記絶縁膜となる第１絶縁層を形成し、上
記第１絶縁層上に上記上部電極となる第２導電層を形成
し、上記第２導電層上に耐酸化性膜によるテーパ形状の
マスクを形成し、上記マスクを用いてドライエッチング
により上記第２導電層をドライエッチングし、上記ドラ
イエッチング後にＯ₂ 雰囲気下の熱処理をし、上記熱処
理後に上記第１絶縁層と上記第１導電層をドライエッチ
ングしてキャパシタを形成し、上記キャパシタ上に第２
絶縁層を形成し、上記第２絶縁層をドライエッチングし
て上記キャパシタへの電気的接続部を形成する半導体メ
モリ装置の製造方法。

【００１６】従来の方法が、ドライエッチングのテーパ
マスクとしてＷのような、耐酸化性のない物質を使って
いたのに対し、本発明では、耐酸化性のテーパマスクを
使うことにより、前述の課題を解決することができる。

【００１７】また、課題を解決するための手段は、次の
半導体メモリ装置を作成することである。

【００１８】(2）下部電極と絶縁膜と上部電極とで構成
されるキャパシタを有する半導体メモリ装置であって、
上記上部電極上に耐酸化性膜を有し、上記耐酸化性膜に
おいては上記上部電極に接している部分にテーパ形状を
有する半導体メモリ装置。

【００１９】このようにテーパマスクとして使用した耐
酸化性膜を上部電極上に残すことにより、キャパシタの
電気特性を劣化させることなく、キャパシタ上の配線か
ら微細キャパシタへの良好な電気的コンタクトを形成す
ることができる。

【００２０】

【発明の実施の形態】

（実施例１）本発明の一実施例を、図１に基づいて説明
する。図１は、１トランジスタ１キャパシタ型の不揮発
性強誘電体メモリの、キャパシタおよびプレート電極ま
で作成した段階の断面図である。キャパシタ絶縁膜とし
ては強誘電体Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃（以下ＰＺＴと略
記）を用い、キャパシタ電極としてＰｔを用いて形成す
るものである。図面中の符号を用いて、この不揮発性強
誘電体メモリを説明する。

【００２１】Ｓｉ基板１上に素子分離用ＳｉＯ₂ ２を形
成してある。素子領域に、ゲート酸化膜（明示していな
い）とワード線（ゲート電極）３と拡散層５からなるＭ
ＯＳトランジスタを形成してある。このトランジスタ
が、メモリ内１ビットの動作を制御する。この実施例で
は、ワード線３はＳｉＯ₂ ４をマスクとしてドライエッ
チングにより加工してあり、かつＳｉＯ₂ ４をそのまま
残してワード線の絶縁保護膜として用いている。このＳ
ｉＯ₂ ４は残す必要はないが、本実施例の構造とすれば
除去工程を削除できるし、ゲート電極スペーサ６の形成
時の保護膜としても作用する。ワード線としては通常の
ゲート電極としてよく用いられるdopedpolyＳｉや、Ｗ
Ｓｉ，ＭｏＳｉ，ＣｏＳｉのようなシリサイドを用いれ
ばよい。またはＷ，ＴｉＮなどの金属材料、またはそれ
らの積層膜でもよい。

【００２２】ワード線(ゲート電極)３には、ゲート電極
スペーサ６を形成してある。このゲート電極スペーサは
必須ではないが、段差を緩和する効果と電気的ショート
を防ぐ効果があるので、信頼性の高いキャパシタオー
バービットライン(ＣＯＢ)構造を形成できる。

【００２３】ワード線（ゲート電極）３の上にはワード
線用絶縁保護膜７を形成してある。この保護膜は必ずし
も必要ではないが、ビット線用プラグ１０やpolyＳｉプ
ラグ１４を形成するためのドライエッチングをするとき
に電気的ショートを防ぐ効果があり、またこのワード線
用絶縁保護膜７とワード線段差平坦化絶縁膜８とで材料
を変える（例えばＳｉ₃Ｎ₄とＳｉＯ₂ ）ようにしておけ
ば、絶縁膜間高選択ドライエッチングを用いて自己整合
的に、前述のプラグ部のドライエッチングをすることも
できるという効果がある。

【００２４】ワード線(ゲート電極)３の形成によりでき
る段差は、ワード線段差平坦化絶縁膜８により平坦化し
てある。この絶縁膜の材料としては、流動性の絶縁膜
（BPSGなど）やＣＶＤ絶縁膜を用いればよい。平坦化方
法としては、流動性絶縁膜のリフローや、ドライエッチ
ングによる全面エッチバック，化学機械研磨(ＣＭＰ)な
どの研磨、またはそれらの組み合わせを用いればよい。
本実施例では、ＢＰＳＧリフロー膜をＣＭＰで研磨して
ワード線段差平坦化絶縁膜８を形成している。この膜は
ドライエッチングにより削れ易いため、本実施例では平
坦化絶縁膜用絶縁保護膜９を形成している。この膜をＣ
ＶＤやスパッタ堆積法で形成すれば、リフロー膜よりも
緻密な膜を形成できる。膜の材料としては、ＳｉＯ₂ や
Ｓｉ₃Ｎ₄などの通常のＳｉＬＳＩプロセスで用いられる
ものでよい。

【００２５】平坦化絶縁膜用絶縁保護膜９の形成の後
に、ビット線用プラグ１０を形成してある。本実施例で
は、このビット線用プラグ１０を、ドライエッチングで
孔パターンを形成した後に、ｎ+polyＳｉをＣＶＤ法を
用いることにより形成してある。このビット線用プラグ
１０としてはｎ+polyＳｉの他に、ＴｉＮなどの材料を
用いてもよい。またこのビット線用プラグ１０の形成に
ともなって、ビット線（この断面図では現れていない）
も形成する。この材質としてはｎ+polyＳｉ，シリサイ
ドなどの材料や、それらの積層膜などを用いればよい。

【００２６】本実施例では、ビット線用プラグ１０とビ
ット線の形成後に、ビット線用絶縁保護膜１１を形成し
てある。この膜は必須ではないが、ワード線用絶縁保護
膜７と同様の効果がある。さらにその上にビット線段差
平坦化絶縁膜１２を形成してある。この膜の形成法およ
び材料としては、ワード線段差平坦化絶縁膜８と同様に
考えればよい。さらにこの膜の上に、平坦化絶縁膜用絶
縁保護膜１３を、本実施例では形成してある。この保護
膜は必須ではないが、前述した平坦化絶縁膜用絶縁保護
膜９と同様な効果がある。

【００２７】平坦化絶縁膜用絶縁保護膜１３の形成の後
に、polyＳｉプラグ１４を形成する。この形成は、ドラ
イエッチングによる孔パターンの形成の後に、この孔パ
ターンのなかに導電性の材料を埋め込む。材料として
は、従来のＳｉＬＳＩプロセスで用いられるｎ+polyＳ
ｉを用いてもよいし、ＴｉＮやＷやＴａ，Ｔｉのよう
な材料をＣＶＤで埋め込んでもよい。また強誘電性絶縁
膜と相性のよいＰｔ，Ｒｕ，Ｉｒ，Ｐｄ，Ｒｈ，Ｏｓ，
Ｈｆ，Ｚｒやそれらの酸化物であり導電性のもの（例え
ばＲｕＯ₂ ，ＩｒＯ₂ ）などを用いてもよい。さらには
それらの積層膜を用いてもよい。ＲｕＯ₂ やＩｒＯ₂ な
どはＭＯＣＶＤ法のようなＣＶＤプロセスを用いて形成
すれば、孔パターン内の断線がなく形成することがで
き、その上にＲｕやＩｒなどを積層させると、ＲｕやＩ
ｒなどの材料は酸素に対するバリア層の役割をするた
め、この後の工程での対酸化性を向上することができ
る。

【００２８】polyＳｉプラグ１４を形成の後に、バリア
メタルとなるＴｉＮ１５，キャパシタ下部電極となるＰ
ｔ１６，キャパシタ絶縁膜となるＰＺＴ１７，上部電極
となるＰｔ１８，テーパ形状のＳｉＯ₂ １９，キャパシ
タ保護絶縁膜２０，プレート電極２１を形成する。この
形成方法の詳細は、図２以下を用いて後述する。Pt18，
ＰＺＴ１７，Ｐｔ１６からなるキャパシタが、メモリ内
１ビットの情報を保持する。キャパシタに蓄えられる電
荷を情報保持に用いると、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）として動作し、強誘電体ＰＺＴの
分転反極を情報保持に用いると、強誘電体不揮発性メモ
リとして動作する。

【００２９】キャパシタ下部電極としてはＰｔ以外にＲ
ｕ，Ｉｒ，Ｐｄ，Ｒｈ，Ｏｓ，Ｈｆや、それらの酸化物
であり導電性のあるものを用いてもよい。またＰＺＴ以
外の強誘電性絶縁物（Ｂｉを含む絶縁膜，ＬａやＹを含
む絶縁膜，ＢａやＳｒを含む絶縁膜，Ｃｕを含む絶縁
膜）を用いてもよい。また（Ｂａ，Ｓｒ）ＴｉＯ₃ のよ
うな誘電率１００以上の絶縁膜やＴａ₂Ｏ₅のような誘電
率２０以上の高誘電絶縁膜を用いてもよい。またＳｉＯ
₂ やＳｉ₃Ｎ₄のような絶縁物を用いてもよい。いずれの
場合も、上部電極／絶縁膜界面のダメージによる電気特
性の劣化を回復することにより、良好な電気特性を得る
ことができる。キャパシタ上部電極としては、Ｐｔ，Ａ
ｕ，ＲｕＯ₂，ＩｒＯ₂等の耐酸化性のある導電体を用い
るとよい。

【００３０】キャパシタ部形成の後に、本実施例ではキ
ャパシタ用絶縁保護膜２０を形成してある。本実施例で
はこの膜はリフロー膜とＣＭＰの組み合わせにより平坦
化してある。完全な平坦化は必須ではないが、この後の
配線の信頼性を高めるためには、極力平坦化しておくこ
とが望ましい。平坦化の方法や材料はビット線段差平坦
化絶縁膜の形成や、ワード線段差平坦化絶縁膜の形成と
同様にすればよい。さらに、キャパシタ部の材料と相性
のよいＴｉやＺｒやＰｂなどの酸化膜をキャパシタ部の
保護絶縁膜としてＣＶＤ法を用いて形成してから、リフ
ロー絶縁膜を形成して積層膜にしてもよい。また強誘電
性絶縁膜は還元性の雰囲気やＨ原子が発生する雰囲気で
は特性劣化しやすいので、オゾン−ＴＥＯＳによるＣＶ
ＤＳiＯ₂膜や、ＰＩＱなどの有機系絶縁物を用いるのも
よい。

【００３１】キャパシタ用絶縁保護膜２０形成の後に、
本実施例ではプレート電極２１を形成してある。この材
料としては、ｎ+polyＳｉやＷのような従来ＳｉＬＳＩ
プロセスで用いられている材料を用いればよい。下地を
十分に平坦化していれば、この電極材料としてスパッタ
法で堆積した導電性材料を用いればよいし、段差のある
構造の場合には、ＣＶＤ法などを用いて導電性材料を堆
積すればよい。本実施例ではワード線３２本につきプレ
ート電極２１を１本形成してあるが、ＤＲＡＭ動作の場
合はさらに少なくてもよく、その本数は、用途に応じて
設計すればよい。

【００３２】図１には、メモリセル部の断面図の、プレ
ート電極形成までの断面図を示した。実際のメモリは、
さらに２層程度の配線層を形成して、メモリ動作を制御
して外部と信号をやり取りするための周辺回路を形成し
て、メモリセル部と周辺回路とをつなぐ必要があるこ
と、さらにパッケージングをすることが必要であること
はいうまでもないが、公知の技術であり本発明とは直接
関係ないので省略する。

【００３３】図１に示した段階までの形成方法のうち、
polyＳｉプラグ１４形成以降の形成方法を、図２〜図９
で説明する。図２に示すように、polyＳｉプラグ１４形
成後は、ＴｉＮ１５の膜を、スパッタ法を用いて５０ｎ
ｍ形成する。この膜は、キャパシタの下部電極のＰｔ１
６とpolyＳｉプラグ１４との間で原子が拡散することを
防ぐ性質と導電性とを有する（バリア性）のであれば、
他の材料でも使うことができるし、バリア性を有する範
囲で膜厚を変えてもよい。

【００３４】このＴｉＮ１５上に、Ｐｔ１６の膜をスパ
ッタ法により２００ｎｍ形成する。この膜は、キャパシ
タの下部電極となる。電極材料としては、Ｐｔのように
酸化されにくい材料もしくはＩｒやＲｕ，Ｐｄのように
酸化物も導電性を示す材料、もしくはＩｒＯ₂ やＲｕＯ
₂ などの導電性酸化物が、電極／絶縁物界面で電極の酸
化による低誘電率層ができないので、高・強誘電体キャ
パシタを形成するのに望ましい材料である。本実施例で
Ｐｔ１６の膜厚を２００ｎｍとするのは、ＰＺＴ１７の
形成に必要な結晶化熱処理時にＰｔ１６中を酸素が拡散
してTiN15を酸化するという問題を避けるためである。
ＴｉＮ１５の酸化を抑えることができるのならば、Ｐｔ
１６の膜厚を変更してよい。

【００３５】次に、ＰＺＴ１７をスパッタ法により１５
０ｎｍ堆積する。この膜厚は、必要な電気特性に応じて
設計すべきものである。膜厚を薄くすることは、キャパ
シタの容量が大きくなるという長所や、より低い印加電
圧で強誘電特性を示すという長所がある反面、キャパシ
タのリーク電流が大きくなるという欠点がある。スパッ
タ法で堆積しただけでは、ＰＺＴ１７の結晶性が悪いた
めに十分な強誘電特性を示さない。そこで次に、結晶化
熱処理を行う。処理条件はＯ₂１atom ，７００℃，１mi
n のラピッドサーマルアニール法を用いる。ラピッドサ
ーマルアニール法を用いると、必要最小限の時間で結晶
化熱処理ができるので、ＴｉＮ１５の酸化の問題を抑え
ることができる。ただし、通常の炉による加熱でも、Ｐ
ｔ１６の膜厚や熱処理条件の最適化により、実用上問題
のない結晶化熱処理が可能である。

【００３６】絶縁物材料としては、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ₃ およびこれにＬａをドープしたもの（ＰＬＺＴ）や
ＳｒＢｉ₂Ｔａ₂Ｏ₉ のような強誘電体材料のほかに、
（Ｂａ，Ｓｒ）ＴｉＯ₃ やＳｒＴｉＯ₃ のような誘電率
が１００以上の絶縁物を用いてもよい。またＴａ₂Ｏ₅の
ような誘電率が２０以上の絶縁物を用いてもよい。さら
にＳｉＯ₂ やＳｉ₃Ｎ₄のような絶縁物材料を用いてもよ
い。

【００３７】次に、上部電極となるＰｔ１８をスパッタ
法などを用いて５０ｎｍの厚さで形成する。この膜厚
は、２０ｎｍ程度まで薄くしても問題はない。またＰｔ
以外の酸化されにくい金属もしくは酸化物導電体を用い
るとよい。このような材料としては、Ｐｔの他にＡｕ，
ＩｒＯ₂ やＲｕＯ₂ 等がある。

【００３８】次に、キャパシタエッチング用のマスクと
なるＳｉＯ₂ １９を４００ｎｍ形成する。この形成に
は、スパッタ法，ＣＶＤ法，塗布法などの形成法を用い
ればよい。

【００３９】次に、ＳｉＯ₂ １９を加工するためのレジ
ストマスク２２を、リソグラフィー法を用いて、厚さ１
μｍで形成する。

【００４０】次に、ＳｉＯ₂ １９をエッチングし、レジ
ストマスク２２を除去することにより、図３に示すよう
な、テーパ形状のＳｉＯ₂ １９を形成する。本実施例で
は、ＨＦ水溶液によるウエットエッチングにより、テー
パ形状のＳｉＯ₂ １９を形成する。この形成では、ＣＦ
Ｈ系のガスプラズマによる堆積反応を伴うドライエッチ
ングを用いて加工してもテーパ形状が得られる。また、
ＳｉＯ₂ の半分を通常のＳｉＯ₂ ドライエッチングによ
る垂直加工をした後に、レジストマスクを除去して、さ
らにＡｒスパッタなどでエッチバックすることによって
も、このようなテーパ形状を得ることができる。

【００４１】次に、このＳｉＯ₂ １９をテーパマスクと
して用いて、Ｐｔ１８をドライエッチングする。本実施
例では、平行平板型のドライエッチング装置を用いて、
Ａｒガスを圧力１０ｍTorr，ＲＦ５００Ｗの条件でスパ
ッタエッチすると、エッチ速度２０ｎｍ／min でエッチ
ングできる。ＳｉＯ₂ １９との選択比は２である。ドラ
イエッチング方法としては、ＦやＣｌやＢｒなどを含ん
だハロゲン系ガスによるドライエッチングでもよい。こ
のエッチング終了時の断面形状は、図４のようになる。
ここで、Ｏ₂１atm，５００℃の条件で３０min の熱処理
を行う。この熱処理により、Ｐｔ１８／ＰＺＴ１７界面
のダメージが修復される。従来のＷテーパマスクを用い
る場合と異なり、本発明では、耐酸化性のＳｉＯ₂ １９
をテーパマスクとして用いるので、この熱処理によりマ
スクが変質するという問題なく、界面ダメージを修復で
き、かつ一つのマスクで上部電極と絶縁膜と下部電極の
ドライエッチング加工が可能になる。

【００４２】次に、ＰＺＴ１７を、ＳｉＯ₂ １９をテー
パマスクとして用いて、ドライエッチングする。本実施
例では、ＡｒとＣＦ₄ ガスを１：１に混合したガスを用
いて、平行平板型のエッチング装置でＲＦ５００Ｗ，圧
力１０ｍTorrで、ＰＺＴエッチ速度が４０ｎｍ／min で
エッチングする。ＰＺＴ／ＳｉＯ₂ 選択比は１である。
このエッチングには、Ａｒプラズマなどによるスパッタ
を用いてもよいし、ＦやＣｌやＢｒなどを含んだハロゲ
ン系ガスによるドライエッチングでもよい。

【００４３】次に、Ｐｔ１６を、ＳｉＯ₂ １９をテーパ
マスクとして用いて、ドライエッチングする。このドラ
イエッチングは、Ｐｔ１８のドライエッチングと同様に
行えばよい。

【００４４】次に、ＴｉＮ１５を、ＳｉＯ₂ １９をテー
パマスクとして用いて、ドライエッチングする。本実施
例では、ＳＦ₆ ガスを用いて、μ波ドライエッチング装
置でμ波４００Ｗ，圧力２ｍTorr，ＲＦバイアス５Ｗ
で、ＴｉＮエッチ速度が１００ｎｍ／min でエッチング
する。このエッチングでは、Ｃｌ₂ ガスを用いてもよ
い。ＴｉＮ／ＳｉＯ₂ 選択比は２である。このエッチン
グまで終わると、断面形状は図５に示すようになる。Ｓ
ｉＯ₂ １９の残膜厚は、本実施例では１００ｎｍであ
る。この残膜厚は、エッチング条件による選択比やＳｉ
Ｏ₂ １９の初期膜厚により変わるので、必要に応じて変
えることができる。

【００４５】次に図６に示すように、キャパシタ用絶縁
保護膜２０を堆積させる。この堆積膜としてＢＰＳＧや
ＳＯＧなどのリフロー膜を使えば、以下に続く配線工程
に必要な平坦な表面がこの時点で形成できる。エッチバ
ック技術やＣＭＰ技術等を用いれば平坦な表面が作れる
ので、スパッタ絶縁膜やＣＶＤ絶縁膜などを用いてもよ
い。材質は、ＳｉＯ₂ やＳｉ₃Ｎ₄等を使えばよい。また
Ｔｉを含む酸化物などを使用してもよい。

【００４６】次に、図７に示すように、レジストマスク
２３をリソグラフィーにより形成する。このレジストマ
スク２３を用いて、ＳｉＯ₂ １９をドライエッチングす
る。このドライエッチングは、通常のＳｉＯ₂ ドライエ
ッチング法を用いればよい。レジストマスク２３を除去
すると、断面図は図８のようになる。

【００４７】次に、図９に示すように、Ｗ２５を堆積
し、レジストマスク２４を形成する。本実施例では、Ｗ
２５はスパッタ法により２００ｎｍを堆積する。Ｗの変
わりに、他の導電性材料を用いてもよいし、形成法も、
ＣＶＤ法などを用いてもよい。また膜厚も、必要な配線
抵抗が得られる範囲で変えてもよい。レジストマスク２
４を用いてＷ２５をドライエッチングしてレジストマス
ク２４を除去すると、図１に示すような、断面形状とな
り、本発明の目的である、上部電極／高・強誘電絶縁膜
界面のダメージのない、良好な電気特性を示す半導体メ
モリを形成することができる。

【００４８】ＳｉＯ₂ １９を完全に除去してからプレー
ト電極２１を形成する方法も考えられるが、ドライエッ
チングで除去しようとする場合には、図７のレジストマ
スク２３をＳｉＯ₂ １９キャパシタ部に完全に合わせな
ければ、ＳｉＯ₂ １９のドライエッチング時に下地が削
れてしまう等の問題が生じる。完全にマスクを合わせる
のは技術的に困難である。また、ＳｉＯ₂ １９をＨＦ水
溶液などを用いてウエット除去する方法では、ＰＺＴ１
７も溶解してしまう。また、ＳｉＯ₂ １９の堆積膜厚
を、エッチング選択比に応じてＴｉＮ１５のエッチング
終了時に消失する膜厚とすれば、設計上はＳｉＯ₂ １９
は完全に除去できるが、実際には膜形成時の膜厚分布や
エッチング速度分布があり、このような設計ではＴｉＮ
１５エッチング終了時にＰｔ１８が削れてしまったり、
ＳｉＯ₂ １９が残ってしまったりする部分ができて歩留
まりが低下するので、ＴｉＮ１５エッチング終了時にSi
O₂19が残るように設計することが余裕を持った加工がで
きて歩留まりが向上する。よって、本実施例で示すよう
な、Ｐｔ１８上に、テーパ形状のＳｉＯ₂ １９が残るよ
うなキャパシタの構造が、良好な電気特性を得るために
必要な構造である。

【００４９】（実施例２）本発明のほかの実施例を、図
１０を用いて説明する。本実施例では、キャパシタドラ
イエッチング用のテーパマスクとして、耐酸化性があ
り、かつ導電性のＲｕＯ₂ ２６を用いるものである。Ｒ
ｕＯ₂ ２６には耐酸化性があるので、Pt18エッチング後
に、界面ダメージの回復熱処理を行うことができ、かつ
ＲuＯ₂２６が導電性であるため、その上に直接プレート
電極２１を形成して電気的接続をすることができる。Ｒ
ｕＯ₂ ２６の変わりに、ＩｒＯ₂ やＷＮのような、耐酸
化性がありかつ導電性のものを用いてもよい。

【００５０】（実施例３）本実施例では、本発明の方法
を用いて形成するメモリの平面レイアウトについて説明
する。

【００５１】図１１に、本発明におけるメモリセルの平
面レイアウトの一実施例を示す。このレイアウトは、２
交点セルと、キャパシタをビット線上に形成するＣＯＢ
（Capacitor Over Bitline）構造とを用いるレイアウト
である。各メモリセルのトランジスタ（図中では明記し
ていない）はビット線３０８を介して周辺回路（図示し
ていない）に接続されている。トランジスタとビット線
３０８の接続部分は、アクティブ領域３１８の一部に形
成したビット線用プラグ３０７の部分である。トランジ
スタの動作は、ワード線（ゲート電極）３０３により制
御される。このワード線（ゲート電極）３０３は、周辺
回路(図示していない)に接続されている。トランジスタ
からキャパシタ部３２０へは、キャパシタ用プラグ３１
１を介して接続する。キャパシタ部３２０はプレート電
極３１６を介して、周辺回路（図示していない）に接続
されている。図中のＡ−Ａ′の断面図は、図１のように
なる。

【００５２】この平面レイアウトの第１の特徴は、ワー
ド線３０３２本に対してプレート電極３１６を１本を
配線することである。このようなレイアウトとすること
により、プレート電極３１６の容量を通常のＤＲＡＭよ
りも小さくできるので、プレート電極３１６の電位を周
辺回路で制御することが容易になる。そのため、強誘電
性を用いた不揮発メモリ動作が容易になる。本実施例で
は、ワード線２本に対してプレート電極を１本の例につ
いて説明したが、プレート電極の本数としては、ワード
線１本に対してプレート電極を１本にしてもよいし、３
本以上のワード線に対してプレート電極を１本にしても
よい。ただしプレート電極の本数が多くなると集積度を
上げるのが難しくなり、プレート電極の本数が少なくな
るとプレート電極の容量が大きくなって、周辺回路によ
る制御が難しくなる。プレート電極の本数は、メモリの
用途によってその最適数が変わってくる。

【００５３】この平面レイアウトの第２の特徴は、プレ
ート電極３１６をワード線（ゲート電極）３０３と同一
方向に配線することである。このため、プレート電極３
１６の電位を周辺回路により制御するときに、その電位
をワード線３０３の電位と同期して制御することが可能
となる。

【００５４】（実施例４）図１２に、本発明におけるメ
モリセルの平面レイアウトの一実施例を示す。このレイ
アウトは、２交点セルと、キャパシタをビット線上に形
成するＣＯＢ構造とを用いるレイアウトである。各メモ
リセルのトランジスタ（図中では明記していない）はビ
ット線３０８を介して周辺回路（図示していない）に接
続されている。トランジスタとビット線３０８の接続部
分は、アクティブ領域３１８の一部に形成したビット線
用プラグ３０７の部分である。トランジスタの動作は、
ワード線（ゲート電極）３０３により制御される。この
ワード線(ゲート電極)３０３は、周辺回路（図示してい
ない）に接続されている。トランジスタからキャパシタ
部３２０へは、キャパシタ用プラグ３１１を介して接続
する。キャパシタ部３２０はプレート電極３１６を介し
て、周辺回路（図示していない）に接続されている。

【００５５】この平面レイアウトの第１の特徴は、ビッ
ト線３０８１本に対してプレート電極３１６を１本を
配線することである。このようなレイアウトとすること
により、プレート電極３１６の容量を通常のＤＲＡＭよ
りも小さくできるので、プレート電極３１６の電位を周
辺回路で制御することが容易になる。そのため、強誘電
性を用いた不揮発メモリ動作が容易になる。本実施例で
は、ビット線１本に対してプレート電極を１本の例につ
いて説明したが、プレート電極の本数としては、２本以
上のビット線に対してプレート電極を１本にしてもよ
い。ただしプレート電極の本数が少なくなるとプレート
電極の容量が大きくなって、周辺回路による制御が難し
くなる。プレート電極の本数は、メモリの用途によって
その最適数が変わってくる。

【００５６】この平面レイアウトの第２の特徴は、プレ
ート電極３１６をビット線３０８と同一方向に配線する
ことである。このため、プレート電極３１６の電位を周
辺回路により制御するときに、その電位をビット線３０
８の電位と同期して制御することが可能となる。

【００５７】（実施例５）図１３に、本発明におけるメ
モリセルの平面レイアウトの一実施例を示す。このレイ
アウトは、２交点セルと、キャパシタをビット線上に形
成するＣＯＢ構造とを用いるレイアウトである。各メモ
リセルのトランジスタ（図中では明記していない）はビ
ット線３０８を介して周辺回路（図示していない）に接
続されている。トランジスタとビット線３０８の接続部
分は、アクティブ領域３１８の一部に形成したビット線
用プラグ３０７の部分である。トランジスタの動作は、
ワード線（ゲート電極）３０３により制御される。この
ワード線(ゲート電極)３０３は、周辺回路（図示してい
ない）に接続されている。トランジスタからキャパシタ
部３２０へは、キャパシタ用プラグ３１１を介して接続
する。キャパシタ部３２０はプレート電極３１６を介し
て、周辺回路（図示していない）に接続されている。

【００５８】この平面レイアウトの第１の特徴は、ＤＲ
ＡＭ動作を主と考えて一つのプレート電極３１６でキャ
パシタを制御することである。このようなレイアウトと
することにより、ＤＲＡＭ動作に必要な基準電位をキャ
パシタに印加することができる。また周辺回路の駆動能
力を十分に大きくすれば、不揮発性動作も可能である。
一つのプレート電極３１６で制御するキャパシタ数は、
メモリの用途により調整すればよい。

【００５９】

【発明の効果】本発明により、上部電極／絶縁膜界面の
ダメージを除去することができ、絶縁物の高い誘電率や
強誘電特性を劣化させることなくメモリ用のキャパシタ
を形成することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体メモリの断面
図。

【図２】本発明の一実施例である半導体装置プロセスの
説明図。

【図３】本発明の第二実施例である半導体装置プロセス
の説明図。

【図４】本発明の第三実施例である半導体装置プロセス
の説明図。

【図５】本発明の第四実施例である半導体装置プロセス
の説明図。

【図６】本発明の第五実施例である半導体装置プロセス
の説明図。

【図７】本発明の第六実施例である半導体装置プロセス
の説明図。

【図８】本発明の第七実施例である半導体装置プロセス
の説明図。

【図９】本発明の第八実施例である半導体装置プロセス
の説明図。

【図１０】本発明の第二実施例である半導体メモリの断
面図。

【図１１】本発明の一実施例であるメモリセル・レイア
ウトの説明図。

【図１２】本発明の第二実施例であるメモリセル・レイ
アウトの説明図。

【図１３】本発明の第三実施例であるメモリセル・レイ
アウトの説明図。

【符号の説明】

１…Ｓｉ基板、２…素子分離用ＳｉＯ₂ 、３…ワード
線、４…ＳｉＯ₂ 、５…拡散層、６…ゲート電極スペー
サ、７…ワード線用絶縁保護膜、８…ワード線段差平坦
化絶縁膜、９…平坦化絶縁膜用絶縁保護膜、１０…ビッ
ト線用プラグ、１１…ビット線用絶縁保護膜、１２…ビ
ット線段差平坦化絶縁膜、１３…平坦化絶縁膜用絶縁保
護膜、１４…polyＳｉプラグ、１５…ＴｉＮ、１６…Ｐ
ｔ、１７…ＰＺＴ、１８…Ｐｔ、１９…ＳｉＯ₂ 、２０
…キャパシタ用絶縁保護膜、２１…プレート電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６５１ 27/10 ４５１

Claims

【特許請求の範囲】

【請求項１】下部電極と絶縁膜と上部電極とで構成され
るキャパシタを有する半導体メモリ装置において、上記
上部電極上に耐酸化性膜を有し、上記耐酸化性膜では上
記上部電極に接している部分にテーパ形状を有すること
を特徴とする半導体メモリ装置。
【請求項２】請求項１において、上記耐酸化性膜は酸化
膜である半導体メモリ装置。
【請求項３】請求項１において、上記耐酸化性膜は窒化
膜である半導体メモリ装置。
【請求項４】請求項２において、上記酸化膜は絶縁膜で
ある半導体メモリ装置。
【請求項５】請求項２において、上記酸化膜は導電性膜
である半導体メモリ装置。
【請求項６】請求項１，請求項２，請求項３，請求項４
または請求項５において、上記絶縁膜が強誘電体材料で
ある半導体メモリ装置。
【請求項７】請求項１，請求項２，請求項３，請求項４
または請求項５において、上記絶縁膜の誘電率が１００
以上である半導体メモリ装置。
【請求項８】請求項１，請求項２，請求項３，請求項４
または請求項５において、上記絶縁膜の誘電率が２０以
上１００未満である半導体メモリ装置。
【請求項９】下部電極と絶縁膜と上部電極とからなるキ
ャパシタを有する半導体メモリ装置の製造方法であっ
て、上記下部電極となる第１導電層を形成し、上記第１
導電層上に上記絶縁膜となる第１絶縁層を形成し、上記
第１絶縁層上に上記上部電極となる第２導電層を形成
し、上記第２導電層上に耐酸化性膜によるテーパ形状の
マスクを形成し、上記マスクを用いてドライエッチング
により上記第２導電層をドライエッチングし、上記ドラ
イエッチング後にＯ₂ 雰囲気下で熱処理をし、上記熱処
理後に上記第１絶縁層と上記第１導電層をドライエッチ
ングしてキャパシタを形成することを特徴とする半導体
メモリ装置の製造方法。
【請求項１０】請求項９において、上記耐酸化性膜とし
て、絶縁物である酸化物もしくは窒化物、もしくは導電
性である酸化物を用いる半導体メモリ装置の製造方法。
【請求項１１】請求項１０において、上記耐酸化性膜の
形成にＳｉＯ₂，Ｓｉ₃Ｎ₄，ＲｕＯ₂，ＩｒＯ₂ の内の少
なくとも１種を用いる半導体メモリ装置の製造方法。
【請求項１２】請求項９，請求項１０または請求項１１
において、上記絶縁膜形成に強誘電体材料を用いる半導
体メモリ装置の製造方法。
【請求項１３】請求項９，請求項１０または請求項１１
において、上記絶縁膜形成に誘電率が１００以上の材料
を用いる半導体メモリ装置の製造方法。
【請求項１４】請求項９，請求項１０または請求項１１
において、上記絶縁膜形成に誘電率が２０以上１００未
満の材料を用いる半導体メモリ装置の製造方法。