JP2001144266A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタ上部電極と上層配線に接続するプ
ラグとの間の導通信頼性を高く維持し、接続不良が生じ
ないようにする。また、キャパシタ上部電極の抵抗を低
減する。 【解決手段】 ルテニウムからなる下部電極４５とＢＳ
Ｔからなるキャパシタ絶縁膜５０と上部電極４９とから
なるＤＲＡＭのキャパシタにおいて、上部電極４９を、
キャパシタ絶縁膜５０側に形成されたルテニウム膜４７
と、その上層に形成されたタングステン膜４８との積層
構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。

【０００３】メモリセル選択用のＭＩＳＦＥＴは、周囲
を素子分離領域で囲まれた活性領域に形成され、主とし
て、ゲート酸化膜、ワード線と一体に構成されたゲート
電極およびソース、ドレインを構成する一対の半導体領
域で構成される。このＭＩＳＦＥＴは、通常１つの活性
領域に２個形成され、２つのＭＩＳＦＥＴの一方のソー
ス・ドレイン（半導体領域）が前記活性領域の中央部で
共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配
置され、共有された前記半導体領域と電気的に接続され
る。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配
置され、上記ソース、ドレインの他方と電気的に接続さ
れる。

【０００４】たとえば特開平７−７０８４号公報は、ビ
ット線の上部にキャパシタを配置するキャパシタ・オー
バー・ビットライン（Capacitor Over Bit-line ）構造
のＤＲＡＭを開示している。この公報に記載されたＤＲ
ＡＭでは、ビット線の上部に配置したキャパシタの下部
電極（蓄積電極）を円筒状に加工し、この下部電極上に
容量絶縁膜と上部電極（プレート電極）とを形成する構
造を採用している。下部電極を円筒状に加工ことによっ
てその表面積を増加し、メモリセルの微細化に伴うキャ
パシタの蓄積電荷量（Ｃs ）の減少を補うようにしてい
る。このように、ＣＯＢ構造を有するメモリセルにおい
ては、半導体記憶装置としての動作信頼度を確保する必
要上、キャパシタの構造に対して相当の立体化が必須と
なっている。

【０００５】ところが、キャパシタ構造の立体化によっ
ても近年の集積化された半導体装置、特に２５６Ｍｂｉ
ｔ（メガビット）相当以降のＤＲＡＭにおいては、必要
な容量値（蓄積電荷量）の確保が困難になることが予想
される。

【０００６】そこで、１９９６年１１月１０日、応用物
理学会発行、「応用物理」６５巻、１１号、ｐ１１１１
〜１１１２に記載されているように、酸化タンタル（Ｔ
ａ₂Ｏ₅ ）、あるいはＳＴＯ（ＳｒＴｉＯ₃ ）、ＢＳＴ
（Ｂａ_X Ｓｒ_1-x ＴｉＯ₃ ）等の高誘電体（強誘電体）
材料をキャパシタの絶縁膜に用いることが検討されてい
る。Ｔａ₂ Ｏ₅ は比誘電率が２０程度と高く、また、Ｓ
ＴＯ、ＢＳＴは比誘電率が２００〜５００程度ときわめ
て高い。そこでこれらの高誘電率膜を用いれば、従来用
いられているシリコン酸化膜、シリコン窒化膜に比較し
て高い容量値を実現することが容易になる。特に、ＳＴ
Ｏ、ＢＳＴは誘電率が高く、容量値増加の効果が顕著に
得られることが期待される。

【０００７】ＳＴＯ、ＢＳＴの成膜は、酸化性雰囲気で
実施される。このため、従来用いられているシリコン材
料をキャパシタ用の電極に用いれば、電極界面に誘電率
の低いシリコン酸化膜が形成され好ましくない。そこで
キャパシタ用の電極材料には耐酸化性に優れたＲｕ（ル
テニウム）、Ｐｔ（白金）、ＲｕＯ₂ （酸化ルテニウ
ム）等が検討されている。

【０００８】

【発明が解決しようとする課題】しかし、Ｒｕ、Ｐｔ等
貴金属、あるいはそれらのシリサイド物、酸化物等を電
極材料に用いる場合、特に上部電極にそれらの材料を用
いる場合、以下のような問題があることを本発明者らは
認識した。以下に説明する問題点は特に公知にされてい
るわけではなく、本発明者らの実験検討により認識され
たものである。なお、本明細書において貴金属とは、金
（Ａｕ）、銀（Ａｇ）、白金族（ルテニウム（Ｒｕ）、
ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム
（Ｏｓ）、イリジウム（Ｉｒ）、および、白金（Ｐ
ｔ））をいうものとする。

【０００９】すなわち、第１のｐ問題は、前記貴金属等
を上部電極に用いる場合、上層配線とのコンタクト部分
（スルーホールプラグ）と、上部電極との電気的接続が
不安定になる、あるいは接続不良を生じるという問題で
ある。

【００１０】このような問題の生じる第１の原因は、上
部電極を構成する貴金属等に含まれる酸素にある。Ｒ
ｕ、Ｐｔ等の貴金属類を被膜として形成する場合、ＣＶ
Ｄ法を用いる。このＣＶＤ工程では原料ガスに酸素が含
まれるため、形成された貴金属被膜に酸素が含まれる。
また、ＲｕＯ₂ のようにそもそも被膜構成元素に酸素が
含まれている場合もある。さらに、上部電極に接続する
ためのスルーホールを、その上部電極を覆う層間絶縁膜
に開口する際、一般にフォトレジスト膜を用いるが、こ
のフォトレジスト膜をアッシングにより除去する際に、
スルーホール下部の上部電極（貴金属等からなる被膜）
にアッシング雰囲気中の酸素が吸蔵される。これら被膜
中の酸素が、スルーホールプラグを形成した後の熱処理
等により、プラグを構成する金属と反応し、金属酸化物
を形成する。プラグは一般に窒化チタン等のバリアメタ
ルとタングステン等の主導電層で構成されるが、この場
合、バリアメタル内のチタンと前記酸素が反応し、抵抗
率の高い酸化チタンが形成される。このような酸化チタ
ンは構造上上部電極とプラグとの間に形成されるから、
上部電極とプラグとの間の電気的接触が阻害されること
となり、前記したような電気的接続の不安定化（接続信
頼性の低下）という問題を生じる。

【００１１】第２の原因は、上部電極を構成する貴金属
等と、上部電極を覆う層間絶縁膜であるシリコン酸化膜
とのエッチング選択比が実質的にとれないことにある。
上部電極に接続するためのスルーホールの形成は、層間
絶縁膜であるシリコン酸化膜に開口を形成することによ
り行われる。この開口形成は一般にフォトレジスト膜を
マスクとしたシリコン酸化膜のドライエッチングにより
行われる。この際、シリコン酸化膜と下部電極を構成す
る貴金属類とのエッチング選択比が十分にとれないた
め、スルーホールが上部電極を貫通して形成される。こ
のように上部電極を貫通してスルーホールが形成される
ため、スルーホール内のプラグと上部電極との接触面積
が小さくなり、前記した接続信頼性の低下の問題が生ず
る。エッチング時間を制御することにより、上部電極の
表面でエッチングが終了するように調整する手法も考え
得るが、以下のような理由で困難である。すなわち、前
記のように上部電極への給電はその上層配線からスルー
ホールプラグを介して行われるが、上層配線からの給電
あるいは配線接続は、ビット線と同一の配線層に形成さ
れる配線（第１層配線）にも行われる。つまり、前記ス
ルーホールには上部電極に接続するためのプラグ用のも
のと、第１層配線に接続するプラグ用のものと２種以上
のスルーホールがある。そしてビット線（第１層配線）
はキャパシタよりも下層に形成されるため、上部電極接
続用のスルーホールの深さは第１層配線接続用のスルー
ホールの深さより浅くなる。これらスルーホールを別工
程で形成すれば工程の増加を来たすため、同時に加工せ
ざるを得ない。このため、上部電極の表面でエッチング
を停止させると第１層配線に達するスルーホールを形成
できず、逆に第１層配線に達するスルーホールを加工す
れば上部電極にエッチング選択比がとれない以上これを
貫通してスルーホールを形成せざるを得ない。

【００１２】さらに、上部電極を貫通してスルーホール
が形成された場合、特に上部電極が酸化性雰囲気で揮発
する材料（たとえばＲｕ、ＲｕＯ_X ）で構成されている
時には、スルーホール加工（エッチング）後のフォトレ
ジスト膜の除去（アッシング）工程により、スルーホー
ル下部の上部電極がエッチングされてスルーホール断面
から後退する問題もある。この場合、スルーホール形成
後にプラグ形成を行っても、スルーホール断面から下部
電極材料が後退しているため、正常な接触がなされず、
接続不良を生じる。このような下部電極材料のアッシン
グによる揮発あるいはエッチングの問題は、スルーホー
ルが下部電極を貫通しない場合にも生じうるが、貫通し
ている場合に特に深刻である。

【００１３】第２の問題は、上部電極に貴金属類を用い
る場合、上部電極の抵抗値を低くできないという問題で
ある。メモリセルを読み出す時の過渡状態では上部電極
電位（基準電位）の変動が生じており、上部電極の抵抗
値を小さくできなければ、このような過渡変動の影響が
大きい。この結果読み出しエラーを生じる可能性があ
る。また、外部ノイズを遮断する観点からも上部電極の
抵抗値は小さいことが好ましい。

【００１４】このような問題の生ずる原因は、貴金属類
の膜厚を大きくできないことにある。つまり、貴金属類
は、その内部応力（圧縮性応力）が大きく、その膜厚を
厚くすればストレスの影響によりキャパシタ特性が劣化
するためである。

【００１５】本発明の目的は、キャパシタ上部電極と上
層配線に接続するプラグとの間の導通信頼性が高い、ま
た、接続不良が生じない半導体集積回路装置を提供する
ことにある。

【００１６】また、本発明の他の目的は、キャパシタ上
部電極の抵抗を低減できる半導体集積回路装置を提供す
ることにある。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】本発明の半導体集積回路装置は、第１電極
（下部電極）、第２電極（上部電極）および容量絶縁膜
（強誘電体または高誘電体膜）からなるキャパシタを含
み、キャパシタ上の配線（第２層配線）と第２電極とが
接続部材（スルーホールプラグ）で接続された半導体集
積回路装置であり、接続部材には酸化して導電性を損な
う金属が含まれ、第２電極は第１層（下層）と第２層
（上層）とを含み、第２層には金属酸化物を形成しない
程度、または、金属酸化物が第２層と接続部材との間の
電気的導通を阻害しない程度に酸素が含まれるものであ
る。あるいは、第２層には酸素が含まれないものであ
る。

【００２０】このような半導体集積回路装置によれば、
第２層に酸素が含まれないか、含まれたとしても導電性
を阻害する金属酸化物の形成がほとんどなされない程度
に含まれるため、第２層と接続部材との間には、導電性
を阻害する物質が形成されず、キャパシタの上部電極と
スルーホールプラグとの接続信頼性が向上する。この結
果、半導体集積回路装置の信頼性を向上できる。

【００２１】なお、接続部材には窒化チタンからなるバ
リア層または接着層を含むことができる。接続部材のに
窒化チタン（ＴｉＮ）を含むため、仮に接続部材に接触
する上部電極に酸素が含まれると窒化チタン内のチタン
と酸素とが化合し、導電性を阻害する酸化チタン（Ｔｉ
Ｏ）が形成される。しかし、本発明では、第２層には酸
素を含まないか、含んでもその量はわずかであるため、
酸化チタン（ＴｉＯ）は形成されず、接続部材と第２層
との接続は良好に保たれる。この結果、第２電極と接続
部材との接続を良好にできる。

【００２２】なお、本発明の場合、接続部材は第２電極
を貫通して形成されても良い。このような場合であって
も、第１層と接続部材との接続が良好にならなくても、
少なくとも第２層と接続部材との接続を良好にでき、結
果として第２電極と接続部材との接続を良好にできる。

【００２３】また、本発明の半導体集積回路装置は、第
１電極（下部電極）、第２電極（上部電極）および容量
絶縁膜（強誘電体または高誘電体膜）からなるキャパシ
タを含み、キャパシタ上の配線（第２層配線）と第２電
極とが接続部材（スルーホールプラグ）で接続された半
導体集積回路装置であり、第２電極は第１層（下層）と
第２層（上層）とを含み、第２層は絶縁膜をエッチング
する条件において第１層を構成する材料よりもエッチン
グ速度が小さい材料で構成されるものである。

【００２４】このような半導体集積回路装置によれば、
第２層上の層間絶縁膜（たとえばシリコン酸化膜）に接
続孔（スルーホール）を開口するエッチング工程におい
て、第２層をエッチングストッパとして機能させること
ができる。これにより、スルーホールの第２電極への貫
通を防止し、スルーホールプラグと第２電極との接続信
頼性を向上できる。また、より深い孔深さを有する接続
孔（たとえばキャパシタより下層に形成される第１層配
線に接続する接続孔）と同時に形成でき、接続孔形成工
程を簡略化することができる。

【００２５】また、本発明の半導体集積回路装置は、第
１電極（下部電極）、第２電極（上部電極）および容量
絶縁膜（強誘電体または高誘電体膜）からなるキャパシ
タを含み、キャパシタ上の配線（第２層配線）と第２電
極とが接続部材（スルーホールプラグ）で接続された半
導体集積回路装置であり、第２電極は第１層（下層）と
第２層（上層）とを含み、第２層は、第１層を構成する
材料よりも耐酸化性を有する材料、または、酸化性雰囲
気において揮発速度が小さい材料で構成されるものであ
る。

【００２６】このような半導体集積回路装置によれば、
第２層の耐酸化性が高いため、また、酸化性雰囲気にお
ける揮発性が小さいため、スルーホール加工後のフォト
レジスト膜除去工程（アッシング工程）において、第２
層のダメージおよび揮発を抑制できる。この場合、第１
層が酸化性に乏しく、あるいは酸化性雰囲気における揮
発性を有する材料（たとえばルテニウム）で構成されて
も、第２層がアッシング雰囲気におけるブロッキング膜
として機能し、第１層のエッチングあるいは揮発を防止
できる。

【００２７】また、本発明の半導体集積回路装置は、第
１電極（下部電極）、第２電極（上部電極）および容量
絶縁膜（強誘電体または高誘電体膜）からなるキャパシ
タを含み、キャパシタ上の配線（第２層配線）と第２電
極とが接続部材（スルーホールプラグ）で接続された半
導体集積回路装置であり、第２電極は第１層（下層）と
第２層（上層）とを含み、第２層は、第１層を構成する
材料よりも抵抗率の低い材料で構成される。

【００２８】このような半導体集積回路装置によれば、
第２層に抵抗率の低い材料が用いられるため、第２電極
の抵抗値を低減し、半導体集積回路装置の性能を向上で
きる。

【００２９】また、本発明の半導体集積回路装置は、第
１電極（下部電極）、第２電極（上部電極）および容量
絶縁膜（強誘電体または高誘電体膜）からなるキャパシ
タを含み、キャパシタ上の配線（第２層配線）と第２電
極とが接続部材（スルーホールプラグ）で接続された半
導体集積回路装置であり、第２電極は第１層（下層）と
第２層（上層）とを含み、第２電極の内部応力は、第１
層を構成する材料で第２電極を構成した場合の内部応力
よりも低いものである。

【００３０】このような半導体集積回路装置によれば、
第１層材料（たとえばルテニウム）で第２電極全体を構
成した場合に比べて、第２層材料（たとえばタングステ
ン）と第１層材料の積層膜で第２電極を構成した場合の
方が内部応力を低減できる。第１層材料として用いる貴
金属は一般に内部応力が大きく、そのような貴金属で第
２電極を構成すると、キャパシタ特性（たとえばリーク
電流）が増大し、ＤＲＡＭのリフレッシュ特性が劣化す
る。本半導体集積回路装置では、内部応力が低減できる
ため、そのような問題を回避できる。

【００３１】また、本発明の半導体集積回路装置は、第
１電極（下部電極）、第２電極（上部電極）および容量
絶縁膜（強誘電体または高誘電体膜）からなるキャパシ
タを含み、キャパシタ上の配線（第２層配線）と第２電
極とが接続部材（スルーホールプラグ）で接続された半
導体集積回路装置であり、第２電極は第１層（下層）と
第２層（上層）とを含み、第２層材料を異方性ドライエ
ッチング加工した場合の加工断面におけるテーパ面と下
地とのなす角度は、同一エッチング条件下での第１層材
料の加工断面におけるテーパ面と下地とのなす角度より
も大きいものである。

【００３２】すなわち、第２電極材料の方が第１電極材
料よりもエッチング加工性に優れる。このため、第１層
および第２層で構成する第２電極の加工性は、第１層材
料で第２電極を構成した場合と比較して優れている。

【００３３】また、本発明の半導体集積回路装置は、第
１電極（下部電極）、第２電極（上部電極）および容量
絶縁膜（強誘電体または高誘電体膜）からなるキャパシ
タを含み、キャパシタ上の配線（第２層配線）と第２電
極とが接続部材（スルーホールプラグ）で接続された半
導体集積回路装置であり、第２電極は第１層（下層）と
第２層（上層）とを含み、第１電極が柱状または筒状の
立体形状で形成されており、第１層の膜厚Ｔ１は、Ｔ１
＞（ｄ−２×Ｔｉｎｓ）／２、の条件を満たし、第２層
の膜厚Ｔ２は、Ｔ２＞Ｔ１、の条件を満たすものであ
る。ただし、ｄは第１電極の隣接間距離または第１電極
の円筒内径寸法であり、Ｔｉｎｓは容量絶縁膜の膜厚で
ある。

【００３４】すなわち、Ｔ１＞（ｄ−２×Ｔｉｎｓ）／
２の条件より、第１層は少なくとも下部電極（第１電
極）とキャパシタ絶縁膜による凹凸を埋め込むに必要な
膜厚が要求される。第１層は通常ルテニウム等の貴金属
で構成されるから、内部応力を低減する観点から、その
膜厚は前記条件を満たす限りできるだけ薄いことが好ま
しい。一方、Ｔ２＞Ｔ１の条件より、第２層の膜厚を第
１層の膜厚より厚く形成して必要な導電率を確保し、且
つ、第２電極全体の応力を少なくすることができる。

【００３５】また、本発明の半導体集積回路装置は、第
１電極（下部電極）、第２電極（上部電極）および容量
絶縁膜（強誘電体または高誘電体膜）からなるキャパシ
タを含み、キャパシタ上の配線（第２層配線）と第２電
極とが接続部材（スルーホールプラグ）で接続された半
導体集積回路装置であり、第２電極は第１層（下層）と
第２層（上層）とを含み、第１層および第２層端部の断
面形状がテーパ状に加工されているものである。この断
面形状は、テーパ面の上端から下地面に下ろした垂線の
足からテーパ面の下端までの距離が、最小加工寸法の２
分の１以上の値となるように形成できる。

【００３６】このように第１層および第２層の端部をテ
ーパ状に加工することにより、半導体集積回路装置の信
頼性および歩留まりを向上できる。すなわち、第１層
（たとえばルテニウム等の貴金属）は第２層と比較して
エッチング加工性に劣る。このため、第１層のエッチン
グ断面には揮発性に乏しいサイドフィルム（たとえば酸
化ルテニウム）が形成される。このようなサイドフィル
ムを有した状態でその後の工程を進めると、洗浄工程等
でこのサイドフィルムがエッチング断面から剥離し、塵
となる。このような塵は半導体集積回路装置の歩留まり
を低下させる要因となり好ましくない。そこで本発明の
ように、第２電極のエッチングをテーパ状に行い、サイ
ドフィルムが形成されないようにする。このようにすれ
ば、塵の発生を抑制し、半導体集積回路装置の歩留まり
の向上および信頼性の向上に寄与できる。

【００３７】なお、前記半導体集積回路装置において、
第１層は、貴金属膜、そのシリサイド膜もしくは酸化
膜、または、それらの化合物膜とすることができる。第
１層には、白金膜、ルテニウム膜、ルテニウムシリサイ
ド膜、または、ＳＲＯ（ＳｒＲｕＯ_X ）膜を例示でき
る。このとき、容量絶縁膜は、ＢＳＴ（Ｂａ_X Ｓｒ_1-x
ＴｉＯ₃ ）膜、ＳＴＯ（ＳｒＴｉＯ₃ ）膜、または、酸
化タンタル（Ｔａ₂ Ｏ₅ ）膜とすることができる。

【００３８】また、第１層は、窒化チタン膜とし、容量
絶縁膜は、酸化タンタル（Ｔａ₂ Ｏ₅ ）膜とすることが
できる。

【００３９】また、第２層は、IVｂ族、Ｖｂ族もしくは
VIｂ族元素からなる金属膜またはそれらの窒化膜、シリ
サイド膜もしくは化合物膜とすることができる。第２層
には、タングステン（Ｗ）膜、チタン（Ｔｉ）膜、タン
タル（Ｔａ）膜、窒化タングステン（ＷＮ）膜、窒化チ
タン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、チタン
アルミニウムナイトライド（ＴｉＡｌＮ）膜、チタンシ
リコンナイトライド（ＴｉＳｉＮ）膜、タングステンシ
リコンナイトライド（ＷＳｉＮ）膜、または、タンタル
シリコンナイトライド（ＴａＳｉＮ）膜を例示できる。
これらの金属膜あるいは金属化合物膜は、第１層材料よ
りも耐酸化性、耐エッチング性に優れ、抵抗率の低い材
料であり、またストレス（応力）が小さい。このような
材料を第２層に適用することにより、前記したような機
能を達成できる。

【００４０】また、第２電極には、第１および第２層に
加えて、窒化チタン膜あるいはチタンシリコンナイトラ
イド膜等チタン化合物膜からなる第３層を形成できる。
窒化チタン膜は、水素を吸蔵する作用があり、キャパシ
タ形成後の水素バリアーとして機能させることができ
る。キャパシタ絶縁膜には前記の通り酸化金属材料が用
いられ、水素の拡散は好ましくない。このように窒化チ
タン膜を形成することにより、キャパシタ絶縁膜の性能
を高く維持できる。

【００４１】また、第１電極は、貴金属膜、そのシリサ
イド膜もしくは酸化膜、または、それらの化合物膜とす
ることができる。第１電極には、白金膜、ルテニウム
膜、ルテニウムシリサイド膜、または、ＳＲＯ（ＳｒＲ
ｕＯ_X ）膜を例示できる。

【００４２】また、本発明の半導体集積回路装置は、第
２電極と同一層にローカル配線を有し、ローカル配線
は、第２電極と同一工程で形成されるものである。第２
層を用いて低抵抗化された第２電極を配線に用いること
により、たとえばメモリマット間の第２電極（プレート
電極）間を上層配線を用いることなく接続できる。これ
により、上層配線へのスルーホール数を低減して、レイ
アウトの自由度を増し、半導体集積回路装置の高集積化
に寄与できる。

【００４３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板の主面のＭＩＳＦＥＴ上に第１層間
絶縁膜を介してビット線および第１層配線を形成し、第
２層間絶縁膜および電極形成用絶縁膜を形成し、電極形
成用絶縁膜に孔を加工する工程、孔の内部を埋め込む金
属または金属化合物を形成した後、電極形成用絶縁膜を
除去することにより、または、孔の内壁を覆う金属膜ま
たは金属化合物膜を形成することにより、柱状または筒
状の第１電極を形成する工程、第１電極を覆う強誘電性
または高誘電性の容量絶縁膜を堆積し、さらに第１導電
層および第２導電層を堆積する工程、第１および第２導
電層をエッチングすることにより第２電極を形成する工
程、第２電極を覆う第３層間絶縁膜を堆積し、第２電極
に達する第１接続孔および第１層配線に達する第２接続
孔の加工をエッチングにより施す工程、を有し、第１接
続孔の底部が第２電極に達した後、第２接続孔の底部が
第１層配線に達するまでの間、第２層がエッチングのス
トッパとして機能するものである。

【００４４】また、第２電極をエッチングする工程にお
いて、第２層をエッチングした後、パターニングされた
第２層をマスクとして第１層をエッチングするものであ
る。

【００４５】これら半導体集積回路装置の製造方法によ
り、前記した半導体集積回路装置が製造できる。

【００４６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００４７】（実施の形態１）図１〜図１９は、本発明
の一実施の形態であるＤＲＡＭ（Dynamic Random Acces
s Memory）の製造方法を工程順に示した断面図である。
なお、基板の断面を示す各図の左側部分はＤＲＡＭのメ
モリセルが形成される領域（メモリセルアレイ）を示
し、右側部分は周辺回路領域を示している。

【００４８】まず、図１に示すように、半導体基板（以
下単に基板という）１上にメモリセルの選択ＭＩＳＦＥ
ＴＱｓ、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐを形成し、さらに、こ
れらＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐ上にビット線ＢＬお
よび第１層配線３０〜３３を形成する。

【００４９】基板１には素子分離溝２が形成され、ウェ
ット酸化あるいはドライ熱酸化により膜厚の薄いシリコ
ン酸化膜６を形成した後、たとえばシリコン酸化膜７を
素子分離溝２に埋め込む。これをたとえばＣＭＰ（Chem
ical Mechanical Polishing）法により研磨して素子分
離溝２の内部に残し、素子分離領域を形成する。さら
に、基板１にｐ型もしくはｎ型のイオン注入を施し、メ
モリセルアレイの基板１にｐ型ウェル３およびｎ型ウェ
ル５を形成し、周辺回路領域の基板１にｐ型ウェル３お
よびｎ型ウェル４を形成する。その後、約８００℃の熱
酸化でｐ型ウェル３およびｎ型ウェル４のそれぞれの表
面に清浄なゲート酸化膜８を形成する。

【００５０】ＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐは以下のよ
うにして形成する。すなわち、ゲート酸化膜８上に、不
純物がドープされた多結晶シリコン膜をたとえばＣＶＤ
法で堆積し、その後、たとえばスパッタリング法でＷＮ
膜とＷ膜とを堆積する。さらにその上部にＣＶＤ法でシ
リコン酸化膜を堆積する。上記Ｗ膜の応力緩和とＷＮ膜
のデンシファイ（緻密化）とを目的とした熱処理を施し
た後、前記シリコン酸化膜の上部に窒化シリコン膜を堆
積する。この窒化シリコン膜をゲート電極パターンにパ
ターニングした後、窒化シリコン膜をマスクにして前記
シリコン酸化膜、Ｗ膜、ＷＮ膜および多結晶シリコン膜
をドライエッチングする。これにより、多結晶シリコン
膜、ＷＮ膜およびＷ膜からなるゲート電極９が形成され
る。さらに、これらのゲート電極９の上部にシリコン酸
化膜および窒化シリコン膜からなるキャップ絶縁膜１０
が形成される。なお、メモリセルアレイに形成されたゲ
ート電極９は、ワード線ＷＬとして機能する。

【００５１】次に、ゲート電極９の両側のｐ型ウェル３
にｎ型不純物（リンまたはヒ素）をイオン打ち込みする
ことによってｎ^- 型半導体領域１１を形成し、ｎ型ウェ
ル４にｐ型不純物（ホウ素）をイオン打ち込みすること
によってｐ^- 型半導体領域１２を形成する。さらに、基
板１上に窒化シリコン膜１３を堆積した後、メモリセル
アレイの基板１の上部をフォトレジスト膜（図示せず）
で覆い、周辺回路領域の窒化シリコン膜１３を異方的に
エッチングすることによって、周辺回路領域のゲート電
極９の側壁にサイドウォールスペーサ１３ａを形成す
る。さらに、周辺回路領域のｐ型ウェル３にｎ型不純物
（リンまたはヒ素）をイオン打ち込みすることによって
ｎ⁺ 型半導体領域１４（ソース、ドレイン）を形成し、
ｎ型ウェル４にｐ型不純物（ホウ素）をイオン打ち込み
することによってｐ⁺ 型半導体領域１５（ソース、ドレ
イン）を形成する。ここまでの工程で、周辺回路領域に
ＬＤＤ(Lightly Doped Drain) 構造のソース、ドレイン
を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される。

【００５２】次に、ゲート電極９の上部にシリコン酸化
膜１６（たとえばＴＥＯＳ酸化膜）を堆積し、これをＣ
ＭＰ法で研磨してその表面を平坦化する。その後、フォ
トレジスト膜（図示せず）をマスクにしてメモリセルア
レイのシリコン酸化膜１６をドライエッチングし、さら
に、シリコン酸化膜１６の下層の窒化シリコン膜１３を
ドライエッチングして２段階のエッチングによりコンタ
クトホール１８、１９を形成する。上記コンタクトホー
ル１８、１９を通じてメモリセルアレイのｐ型ウェル３
（ｎ^- 型半導体領域１１）にｎ型不純物（リンまたはヒ
素）のイオンを打ち込み、ｎ⁺ 型半導体領域１７（ソー
ス、ドレイン）を形成する。ここまでの工程で、メモリ
セルアレイにｎチャネル型で構成されるメモリセル選択
用ＭＩＳＦＥＴＱｓが形成される。その後、コンタクト
ホール１８、１９の内部に不純物がドープされた多結晶
シリコン膜を埋め込んでプラグ２０を形成する。プラグ
２０は埋め込まれた多結晶シリコン膜をエッチバック
（またはＣＭＰ法で研磨）して形成する。さらに、シリ
コン酸化膜１６の上部にたとえばＣＶＤ法でシリコン酸
化膜２１を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングで周辺回路領域のシリ
コン酸化膜２１およびその下層のシリコン酸化膜１６を
ドライエッチングする。これによりｎ⁺ 型半導体領域１
４、ｐ⁺ 型半導体領域１５、ゲート電極９、メモリセル
アレイのコンタクトホール１８の上部に各々コンタクト
ホール２２、２３、２４、２５を形成する。その後、コ
ンタクトホール２２、２３、２５の底部にシリサイド膜
２６を形成し、コンタクトホール２２、２３、２４、２
５の内部にプラグ２７を形成する。シリサイド膜２６の
形成はＴｉ膜とＴｉＮ膜とを堆積した後に基板１を約６
５０℃で熱処理することによって、プラグ２７の形成は
たとえばＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、
これをＣＭＰ法で研磨し、コンタクトホール２２、２
３、２４、２５の内部のみに残すことによって行う。

【００５３】次に、メモリセルアレイのシリコン酸化膜
２１の上部にビット線ＢＬを形成し、周辺回路領域のシ
リコン酸化膜２１の上部に第１層目の配線３０〜３３を
形成する。ビット線ＢＬおよび第１層目の配線３０〜３
３は、例えばシリコン酸化膜２１の上部にスパッタリン
グ法でＷ膜を堆積した後、フォトレジスト膜をマスクに
してこのＷ膜をドライエッチングすることによって形成
する。

【００５４】次に、ビット線ＢＬおよび第１層目の配線
３０〜３３の上部にシリコン酸化膜３４を形成する。こ
のシリコン酸化膜３４は、前記シリコン酸化膜１６と同
様の方法で形成する。その後、シリコン酸化膜３４にス
ルーホール３８を形成する。スルーホール３８の形成
は、シリコン酸化膜３４の上部にＣＶＤ法で多結晶シリ
コン膜を堆積した後これをパターニングし、さらにこの
パターニングされた多結晶シリコン膜の側壁にサイドウ
ォールスペーサを形成し、このサイドウォールスペーサ
と多結晶シリコン膜とをマスクにしてエッチングにより
形成できる。このようにサイドウォールスペーサをもマ
スクに用いることにより、露光の解像度限界以下の加工
寸法でスルーホール３８が形成できる。

【００５５】次に、スルーホール３８の内部にプラグ３
９を形成する。プラグ３９は、スルーホール３８の内部
を含むシリコン酸化膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。
次工程で説明するバリア膜４０を形成するために、エッ
チバックを若干過剰に行い、プラグ３９の表面がシリコ
ン酸化膜３４表面よりも低く、すなわちスルーホール３
８の上部に凹部が形成されるようにする。

【００５６】次に、図２に示すように、プラグ３９上に
バリア膜４０を形成し、さらにシリコン酸化膜３４上に
シリコン窒化膜４１およびシリコン酸化膜４２を順次堆
積する。

【００５７】バリア膜４０の材料は、たとえばタングス
テン（Ｗ）、タングステンナイトライド（ＷＮ）、チタ
ンナイトライド（ＴｉＮ）、タンタルナイトライド（Ｔ
ａＮ）、チタンアルミニウムナイトライド（ＴｉＡｌ
Ｎ）、チタンシリコンナイトライド（ＴｉＳｉＮ）、タ
ンタルシリコンナイトライド（ＴａＳｉＮ）、タングス
テンシリコンナイトライド（ＷＳｉＮ）、ルテニウムシ
リサイド（ＲｕＳｉ）、タングステンボライド（Ｗ
Ｂ）、チタンボライド（ＴｉＢ）、タングステンカーバ
イト（ＷＣ）、チタンカーバイト（ＴｉＣ）等が例示で
きる。これらの材料を用いたバリア膜４０は、後に説明
するキャパシタ絶縁膜の酸化処理工程において、酸素の
拡散をブロックする機能を有する。この機能については
後に詳述する。

【００５８】バリア膜４０は、たとえばプラグ３９およ
びシリコン酸化膜３４の表面にバリア膜４０の材料であ
る被膜をＣＶＤ法またはスパッタ法により形成し、これ
をＣＭＰ法により研磨し、プラグ３９上の凹部（スルー
ホール３８の上部）にのみバリア膜４０を残すことによ
り形成する。

【００５９】シリコン窒化膜４１とシリコン酸化膜４２
は、たとえばＣＶＤ法により形成できる。シリコン窒化
膜４１は後に説明する下部電極の機械的強度を保持する
ために形成する。シリコン窒化膜４１の膜厚はたとえば
１００ｎｍとする。また、シリコン酸化膜４２は後に説
明する下部電極の形成に用いる。シリコン酸化膜４２の
膜厚は下部電極の高さを決定する要素となり、キャパシ
タに要求される容量値から逆算して求められる。下部電
極を0.１３μｍの柱状で加工し、キャパシタ絶縁膜とし
てＢＳＴ膜を用いてシリコン酸化膜換算の実効膜厚を0.
４ｎｍにすることを前提とすれば、シリコン酸化膜４２
の膜厚は７００ｎｍとなる。これにより下部電極のキャ
パシタとして寄与する部分の高さは７００ｎｍとなり、
キャパシタの容量値として４０ｆＦを確保できる。

【００６０】次に、図３に示すように、シリコン酸化膜
４２およびシリコン窒化膜４１に孔４３を形成する。孔
４３の形成には、まず、シリコン酸化膜４２上にフォト
レジスト膜（図示せず）を形成してこれをパターニング
する。本実施の形態では、シリコン酸化膜３４の形成に
ＣＭＰ法による研磨が用いられているため、シリコン酸
化膜３４の平坦性が高く、このためシリコン酸化膜４２
表面の平坦性も高く維持される。このため、シリコン酸
化膜４２上に形成されるフォトレジスト膜への露光を精
密に行うことができる。このフォトレジスト膜は下部電
極形成のためのものであり最小加工寸法でパターニング
する必要がある。従って、露光精度を高くできることは
このフォトレジスト膜のパターニングにおいては非常に
都合がよい。フォトレジスト膜は、たとえば0.１３μｍ
の開口径でパターニングされる。次に、このフォトレジ
スト膜をマスクとしてシリコン酸化膜４２およびシリコ
ン窒化膜４１にエッチングを施し、孔４３を形成する。
このエッチングには２段階のエッチングを施すことがで
きる。すなわち、第１のエッチングは、シリコン酸化膜
がエッチングされるがシリコン窒化膜がエッチングされ
難い条件で行い、シリコン酸化膜４２を十分なオーバー
エッチングの下でエッチング加工する。この際、シリコ
ン窒化膜４１はエッチングストッパとして機能する。そ
の後、第２のエッチングをシリコン窒化膜がエッチング
される条件で行う。このエッチングは、シリコン窒化膜
４１がシリコン酸化膜４２と比較して十分に薄い膜厚で
形成されているため、多少のオーバーエッチングを施し
ても下地であるシリコン酸化膜３４が過剰にエッチング
されることがない。このため、微細な開口径の孔４３を
高いアスペクト比であっても高精度に加工することが可
能となる。

【００６１】次に、図４に示すように、孔４３を埋め込
むようにルテニウム膜４４を形成する。ルテニウム膜４
４の膜厚は、たとえば１００ｎｍ〜２００ｎｍとする。
また、ルテニウム膜４４の形成にはＣＶＤ法を用いる。
ソース（原料）ガスは、たとえば、Ｒｕ（ＢｔＣｐ）₂
／ＴＨＦを0.５ｓｃｃｍ、Ｏ₂ を５０ｓｃｃｍとする。
ただし、ＢｔＣｐはブチルシクロペンタ基（Ｃ₅ Ｈ
₈ （Ｃ₄ Ｈ₉ ）−）である。ＴＨＦはテトラヒドロフラ
ン（Ｃ₄ Ｈ₁₁Ｏ）であり、溶剤として作用する。

【００６２】このように、ルテニウム膜４４をＣＶＤ法
により堆積することにより、微細かつ高アスペクト比な
孔４３への埋め込みが良好にできる。なお、ここでは、
ルテニウム膜４４を例示しているが、ルテニウムに代え
て白金を用いても良い。白金をＣＶＤ法により堆積する
場合には、ソース（原料）ガスとして、たとえば、（Ｍ
ｅＣｐ）Ｐｔ（Ｍｅ）₃ とＯ₂ とを用いることができ
る。ただし、Ｍｅはメチル基（ＣＨ₃ −）であり、Ｍｅ
Ｃｐはメチルシクロペンタ基（Ｃ₅ Ｈ₈ （ＣＨ₃ ）−）
である。

【００６３】なお、ルテニウム膜４４のＣＶＤ法による
堆積に先立ち、２５ｎｍ〜１００ｎｍ程度の膜厚のルテ
ニウム膜をスパッタ法により形成しても良い。この場
合、スパッタ法によるルテニウム膜がシード膜となりル
テニウム膜４４の形成が容易になる。

【００６４】次に、図５に示すように、シリコン酸化膜
４２上のルテニウム膜４４をエッチバック法により除去
し、孔４３内にのみルテニウム膜４４を残して、下部電
極４５を形成する。エッチバック法に代えてＣＭＰ法を
用いても良い。

【００６５】なお、下部電極４５の形成後、ルテニウム
をデンシファイ（焼き締め）するための熱処理を施して
も良い。これにより下部電極４５（ルテニウム）の応力
緩和を行える。

【００６６】次に、図６に示すように、シリコン酸化膜
４２を除去して、下部電極４５の側面を露出する。シリ
コン酸化膜４２の除去には、たとえばウェットエッチン
グ法を用いる。このとき、シリコン窒化膜４１がエッチ
ングストッパとして機能する。

【００６７】次に、図７に示すように、ＢＳＴ膜４６を
形成する。ＢＳＴ膜４６は、ＤＲＡＭのキャパシタ絶縁
膜として機能する。ＢＳＴ膜４６の膜厚はたとえば２０
〜３０ｎｍとし、ＣＶＤ法により形成する。さらに、ア
ズデポ状態のＢＳＴ膜４６では、酸素欠陥が多いため、
酸素欠陥を回復するための酸化熱処理を行う。酸化熱処
理は、たとえば酸素雰囲気中、５００℃〜７００℃の温
度範囲の条件で行う。ここでは酸素雰囲気を例示した
が、酸素に限られず、酸化窒素（ＮＯ、Ｎ₂ Ｏ）、オゾ
ン（Ｏ₃ ）等の酸化性雰囲気でも良い。本実施の形態で
は、下部電極４５にルテニウムを用いるため、ＢＳＴ膜
４６の形成とその後の酸化処理により下部電極４５とＢ
ＳＴ膜４６の界面に誘電体が形成されることがない。す
なわち、ＢＳＴ膜４６の堆積には酸素または酸素を含む
ガスが原料として用いられ、また、酸化処理においては
ＢＳＴ膜４６を透過して活性な酸素が下部電極４５との
界面にまで達する。このため、下部電極４５表面が酸化
され、下部電極４５とＢＳＴ膜４６との界面にルテニウ
ムの酸化物（酸化ルテニウム）が形成される。しかし、
酸化ルテニウムは導電性物質であり、酸化物の形成によ
り容量絶縁膜の実効膜厚が厚くなることがない。特に、
ＢＳＴ膜４６の誘電率が高いため、低誘電率の絶縁膜が
形成されないメリットは大きい。

【００６８】次に、図８に示すように、第１層であるル
テニウム膜４７を形成する。ルテニウム膜４７は、次に
説明するタングステン膜（第２層）４８とともにＤＲＡ
Ｍキャパシタの上部電極を構成する。ルテニウム膜４７
は、前記したルテニウム膜４４と同様にＣＶＤ法により
形成する。なお、第１層には前記したと同様な白金膜を
用いても良い。ＣＶＤ法を用いることにより、微細に加
工された下部電極４５間を良好に埋め込むことができ
る。

【００６９】前記したＣＶＤ法では、ソースガスとして
酸素（Ｏ₂ ）を用いているため、ルテニウム（または白
金）膜４７内に酸素が含有される。このような金属内の
酸素は、従来技術においては後の工程で形成されるプラ
グを構成する金属との金属化合物（たとえば酸化チタ
ン）を形成して、導通不良を発生する可能性がある。し
かし本実施の形態では、後に説明するように第２層が形
成されるため、このような不具合は生じない。

【００７０】また、ルテニウム膜４７は、下部電極４５
間のスペースを埋め込むに必要な膜厚で形成される。孔
４３内にはすでにＢＳＴ膜４６が形成されているため、
下部電極４５間のスペースｄ（たとえば0.１３μｍ）か
らＢＳＴ膜４６の膜厚Ｔｉｎｓ（たとえば３０ｎｍ）の
２倍を引いた値（たとえば0.０７μｍ）の半分（たとえ
ば３５ｎｍ）以上の膜厚が要求される。すなわち、ルテ
ニウム膜４７の膜厚Ｔ１は、Ｔ１＞（ｄ−２×Ｔｉｎ
ｓ）／２、の関係が満足される。このような膜厚以上の
ルテニウム膜４７を形成すれば、ルテニウム膜４７によ
り孔４３を埋め込むことが可能となり、次に説明する第
２層をスパッタ法により形成できる。

【００７１】なお、ルテニウム膜４７のＣＶＤ法による
堆積に先立ち、スパッタ法により薄いルテニウム膜を形
成しても良い。この場合、スパッタ法によるルテニウム
膜は、ＣＶＤ法におけるシード膜として機能する。これ
により、ルテニウム膜４７の形成を容易にし、埋め込み
性を向上できる。

【００７２】次に、図９に示すように、第２層であるタ
ングステン膜４８を形成する。タングステン膜４８は、
前記したルテニウム膜４７（第１層）とともに後に説明
するＤＲＡＭキャパシタの上部電極４９を構成する。

【００７３】タングステン膜４８は、スパッタ法により
形成される。前記したとおり、ルテニウム膜４７で下部
電極４５間の凹部が埋め込まれてその表面はほぼ平坦に
形成されている。このため、ステップカバレッジあるい
は埋め込み性に優れたＣＶＤ法を用いる必要がない。仮
にＣＶＤ法によりタングステン膜を堆積する場合には、
ＣＶＤ雰囲気中に水素が含まれ還元性になる。本実施の
形態では、前記の通りＢＳＴ膜４６が用いられており、
また、ルテニウム膜４７を通して水素がＢＳＴ膜４６に
達する可能性がある。ＢＳＴ膜４６には酸素が含まれ、
仮に水素がＢＳＴ膜４６に達した場合には水素により膜
中の酸素が引き抜かれて酸素欠陥が増加する可能性があ
る。従って、酸素欠陥回復後のＢＳＴ膜４６が形成され
た後に還元雰囲気を生ずるＣＶＤ法を用いず、スパッタ
法を用いる本実施の形態は、ＢＳＴ膜４６の性能（たと
えばリーク電流の低減）を向上する上で効果が大きい。

【００７４】また、タングステン膜４８の膜厚Ｔ２は、
ルテニウム膜４７の膜厚Ｔ１よりも大きく形成する。こ
のようにＴ２＞Ｔ１とすることにより、上部電極４９全
体のストレスを低減できる。すなわち、ルテニウム等白
金族は一般に内部応力（ストレス）が大きい。このよう
な白金族のみで上部電極４９を構成する場合、必要な抵
抗値まで抵抗を低減するには相当の膜厚を必要とするこ
とを前提にすれば、上部電極４９全体のストレスが大き
くなる。一方、タングステンは白金族のように大きなス
トレスを生じない。大きなストレスを有した状態では、
キャパシタの性能低下、特にＢＳＴ膜４６へのストレス
によるリーク電流の増加等が発生する。しかし、本実施
の形態では、下層（ルテニウム膜４７）と上層（タング
ステン膜４８）とに分けて上部電極４９を構成するた
め、必要な膜厚（上部電極４９全体の膜厚）を確保しつ
つ、上部電極４９全体のストレスを低く抑制できる。こ
れによりキャパシタ特性（リーク電流特性）を良好に維
持できる。

【００７５】また、タングステン膜４８を形成すること
により、上部電極４９の抵抗値を低く維持できる。すな
わち、ルテニウムは抵抗率が５０μΩｃｍであるのに対
し、タングステンの抵抗率は１０μΩｃｍと低い。この
ため、同じ膜厚であっても仮にルテニウム膜４７のみで
上部電極４９を構成する場合よりも本実施の形態の上部
電極４９ではその全体の抵抗値を低減できる。しかも、
前記の通り、タングステン膜４８の膜厚を厚く形成でき
るため、上部電極４９の抵抗をさらに低減できる。たと
えばルテニウム膜４７の膜厚を５０ｎｍとし、タングス
テン膜の膜厚を１００ｎｍとした場合には、シート抵抗
は１Ω／□となる。仮に、膜厚５０ｎｍのルテニウム膜
のみで下部電極を構成した場合にはシート抵抗が１０Ω
／□となることと比較して格段に上部電極４９の抵抗値
を低減できる。

【００７６】また、タングステン膜４８には、実質的に
酸素が含まれない。このため、後に説明するプラグが形
成されても、プラグ（たとえば窒化チタンとタングステ
ンとの積層膜で構成される）中の金属（たとえばチタ
ン）との酸化膜が界面に形成されない。このような酸化
物（酸化チタン）は不導体、または、電気抵抗の高い物
質であり、仮にプラグとタングステン膜４８（上部電極
４９）との間に形成された場合には電気的接続の阻害要
因、あるいは導通不良の原因となるが、本実施の形態で
はそのような酸化物（導通阻害物）が形成されない。こ
の結果、プラグとキャパシタとの接続を確実にし、また
接続信頼性を向上してＤＲＡＭの信頼性および性能を高
く維持できる。なお、ここで、タングステン膜４８には
酸素が実質的に含まれないと表現したが、前記のような
導通阻害物が形成されない程度の酸素の含有を排除する
ものではない。すなわち、酸素が含まれていてもその量
がきわめて少なく、導通阻害物を形成してもトンネリン
グにより導通が確保できる程度、あるいは容易に絶縁破
壊され導通を阻害しない程度の膜厚で形成されるにすぎ
ない程度の酸素の混入は許容される。たとえばプラグ形
成前の段階でタングステン膜４８表面に付着した大気雰
囲気中の酸素あるいは水蒸気等である。また、タングス
テン膜４８の形成（スパッタ）時に不可避的に混入され
るスパッタ雰囲気中の酸素である。

【００７７】タングステン膜４８は、上記した特徴以外
にも、第１層であるルテニウム膜４７よりもシリコン酸
化膜のエッチング条件におけるエッチング速度が低い材
料であること、酸化性雰囲気における揮発速度が遅いこ
と、等の特徴を有するが、この点は後の工程で詳述す
る。

【００７８】次に、図１０に示すように、タングステン
膜４８上に図示しないフォトレジスト膜を形成し、これ
をマスクとしてタングステン膜４８、ルテニウム膜４７
およびＢＳＴ膜４６をエッチングする。これによりタン
グステン膜４８（第２層）およびルテニウム膜４７（第
１層）からなる上部電極４９と、ＢＳＴ膜４６からなる
キャパシタ絶縁膜５０とを形成する。また、このとき同
時にシリコン窒化膜４１もエッチングして除去する。こ
れにより周辺回路部のシリコン窒化膜４１が除去され、
後に周辺回路部にスルーホールが形成される際のエッチ
ングを容易にすることができる。

【００７９】なお、前記エッチングにおいて、フォトレ
ジスト膜をマスクとしてタングステン膜４８をエッチン
グし、フォトレジスト膜を除去し、タングステン膜４８
をマスクとしてさらにルテニウム膜４７その他の膜をエ
ッチングしても良い。この場合、タングステン膜４８を
ハードマスクとして機能させることができ、エッチング
加工の精度を向上できる。

【００８０】また、前記エッチングを異方性エッチング
あるいはエッチング断面がほぼ垂直に加工されるような
エッチングを施した場合には、図１１（ａ）に示すよう
なエッチング断面が形成される。図１１（ａ）、（ｂ）
は図１０におけるＡ部の拡大断面図である。すなわち、
タングステン膜４８その他の膜の断面はほぼ垂直に加工
されるが、ルテニウム膜４７のエッチング断面にはテー
パが形成される。これは、ルテニウム膜４７のエッチン
グがタングステン等のエッチングと比較して困難であ
り、垂直に加工し難い加工困難性を有するからである。
このような場合、ルテニウム膜４７の側壁には揮発性の
低い反応生成物（たとえばＲｕＯ₂ ）が形成される場合
がある。このような反応生成物はその後の洗浄工程等で
剥離し、塵になる可能性がある。そこで、図１１（ｂ）
に示すように、タングステン膜４８、ルテニウム膜４７
およびＢＳＴ膜４６を斜めにエッチングされるような条
件でエッチングを行うことができる。これによりルテニ
ウム膜４７側壁の反応生成物（サイドフィルム）の形成
を防止して、塵の発生を防止し、半導体集積回路装置の
歩留まりおよび信頼性の向上を図れる。なお、斜めエッ
チングの角度は、テーパ面の上端Ｐ１から下地面に下ろ
した垂線の足Ｐ２からテーパ面の下端Ｐ３までの距離Ｘ
が、最小加工寸法（たとえば0.１３μｍ）の２分の１以
上の値（たとえば６５ｎｍ以上）とすることができる。

【００８１】また、図１２に示すように、上部電極４９
のパターニングと同時にローカル配線５１のパターニン
グを行うことができる。すなわち、上部電極４９は、メ
モリマット毎に形成されるが、隣接するメモリマット間
を接続する配線としてローカル配線５１を形成できる。
ローカル配線５１は、上部電極４９と同様にルテニウム
膜４７およびタングステン膜４８からなる。本実施の形
態では、タングステン膜４８を設けているため、ローカ
ル配線５１の抵抗を低減することができる。また、ロー
カル配線５１は、メモリマット毎の上部電極４９間を接
続する配線として形成するため、スルーホールを介して
上層に引き上げ、第２層配線を介して上部電極４９間を
接続する必要がない。このためスルーホールを形成する
ための面積を必要とせず、高集積化を図るとともに、設
計を容易にすることができる。なお、ここでは上部電極
４９間を接続する配線を例示したが、周辺回路領域のロ
ーカル配線として用いても良い。

【００８２】次に、図１３に示すように、上部電極４９
を覆うシリコン酸化膜５２を形成する。シリコン酸化膜
５２は、たとえばＴＥＯＳ酸化膜の堆積とＣＭＰ法によ
る研磨により表面を平坦化して形成できる。

【００８３】次に、図１４に示すように、シリコン酸化
膜５２上にフォトレジスト膜５３を形成する。フォトレ
ジスト膜５３は、第２層配線と上部電極４９とを接続す
るプラグ、および、第２層配線と第１層配線とを接続す
るプラグが形成される領域に開口を有するように形成す
る。ここでは、たとえば第２層配線と上部電極４９とを
接続するプラグに対応する開口を５４、第２層配線と第
１層配線３１とを接続するプラグに対応する開口を５５
とする。開口５４，５５を有するフォトレジスト膜５３
をマスクとしてシリコン酸化膜５２をエッチングすれ
ば、そのエッチング工程の途中で開口５４についてはエ
ッチング孔が上部電極４９の表面（タングステン膜４８
表面）に達し、開口５５についてはエッチング孔が未だ
第１層配線３１表面に達しない状況が生ずる。この時点
では、未だスルーホールの開口工程は終了しないから、
開口５４についてはオーバーエッチング状態となる。こ
の際、タングステン膜４８は、エッチングストッパとし
て機能する。すなわち、第２層であるタングステン膜４
８は第１層であるルテニウム膜４７よりもシリコン酸化
膜をエッチングする条件におけるエッチング速度が小さ
い材料となっている。仮にタングステン膜４８が形成さ
れない上部電極４９の構成では、前記したエッチング途
中においてエッチング孔がルテニウム膜に達した段階
で、ルテニウムがエッチングされ始める。ルテニウムは
シリコン酸化膜のエッチング雰囲気においてエッチング
耐性を有しないから、ルテニウム膜を貫通してスルーホ
ールが形成されることとなる。これに対して本実施の形
態ではタングステン膜４８が形成されているため、上部
電極４９を貫通してスルーホールが形成されることはな
い。この結果、後に形成されるプラグと上部電極４９と
の接触面積を十分に大きく保つことができ、上部電極４
９とプラグとの接続信頼性を高めることができる。

【００８４】さらにエッチングを継続し、図１５に示す
ように、スルーホール５６，５７を完成する。

【００８５】次に、図１６に示すように、フォトレジス
ト膜５３を除去する。フォトレジスト膜５３の除去は酸
素等のプラズマ雰囲気における処理（アッシング）によ
り行う。このアッシングでは、スルーホール５６，５７
の底部も酸化性雰囲気に曝されるが、本実施の形態では
タングステン膜４８が形成されており、このタングステ
ン膜４８が酸化防止膜として機能するため、ルテニウム
膜４７が揮発することがない。すなわち、ルテニウム等
白金族材料は酸化性雰囲気により揮発するが、仮にスル
ーホール５６が上部電極４９を貫通して形成される場合
には、ルテニウム膜４７がこの酸化性雰囲気に曝される
こととなり、揮発によりその端面が後退することとな
る。上部電極４９がルテニウム膜のみで構成される従来
技術では、このようなルテニウムの後退により上部電極
とプラグとの接続不良を生じる。しかし、本実施の形態
ではこのような不具合は生じ得ない。

【００８６】また、従来技術においては、スルーホール
５６の底部においてルテニウム膜が露出されるため、ア
ッシング雰囲気によりルテニウム膜に酸素が吸入され
る。この酸素によりプラグとの間の金属酸化物（たとえ
ば酸化チタン）を生じ、プラグと上部電極との間の接続
信頼性が損なわれる問題があることは前記した。しか
し、本実施の形態ではタングステン膜４８が形成され、
スルーホール５６底部にルテニウム膜４７が露出するこ
とはない。このため、アッシング雰囲気からの酸素の吸
入は行われず、また、タングステン膜４８は、十分な耐
酸化性を有し、酸素が吸入されることもないため、プラ
グと上部電極４９との間に酸化チタン等接続不良を生じ
る物質が形成されることもない。このため、上部電極４
９とプラグとの接続信頼性を高く維持し、半導体集積回
路装置の性能と信頼性を向上できる。

【００８７】次に、図１７に示すように、スルーホール
５６，５７の内部を含むシリコン酸化膜５２上にバリア
膜である窒化チタン膜５８およびタングステン膜５９を
堆積する。窒化チタン膜５８およびタングステン膜５９
の堆積にはたとえばＣＶＤ法を用いる。窒化チタン膜５
８はスルーホール５６，５７の内壁に沿うように形成
し、タングステン膜５９はスルーホール５６，５７を埋
め込むように形成する。

【００８８】次に、図１８に示すように、エッチバック
法またはＣＭＰ法を用いて、シリコン酸化膜５２上の窒
化チタン膜５８およびタングステン膜５９を除去する。
これによりプラグ６０を形成する。なお、プラグ６０と
上部電極４９との接続部には窒化チタンが形成されてい
るが、タングステン膜４８には酸素が実質的に含まれな
いため、プラグ６０との界面に電気的接続を阻害するよ
うな物質（たとえば酸化チタン）が形成されることはな
い。

【００８９】次に、図１９に示すように、プラグ６０に
接続する第２層配線を形成する。第２層配線は、シリコ
ン酸化膜５２上に形成されたシリコン窒化膜６１とその
上層のシリコン酸化膜６２の溝６３に形成される。溝６
３はシリコン酸化膜６２上に形成されたフォトレジスト
膜（図示せず）をマスクとして、２段階のエッチングに
より形成される。すなわち、シリコン酸化膜がエッチン
グされるがシリコン窒化膜がエッチングされない条件の
第１段階のエッチングによりシリコン酸化膜６２をエッ
チングし、その後シリコン窒化膜がエッチングされる第
２の段階のエッチングによりシリコン窒化膜６１をエッ
チングする。これにより、下地であるシリコン酸化膜５
２の過剰なエッチングを防止できる。

【００９０】溝６３内への第２層の配線は、タンタル、
窒化チタン等のバリア膜６４の堆積後、銅膜６５をメッ
キ法あるいはスパッタ法により形成し、その後これをＣ
ＭＰ法により研磨して溝６３内にのみ残すことにより形
成する。

【００９１】その後、層間絶縁膜、第３層配線等上層配
線を形成することができるが、説明を省略する。

【００９２】本実施の形態によれば、上部電極４９を第
１層であるルテニウム膜４７と第２層であるタングステ
ン膜４８で構成するため、プラグ６０との接続信頼性を
高くすることができる。また、上部電極４９の抵抗を低
減できる。

【００９３】（実施の形態２）図２０〜図２５は、本発
明の他の実施の形態であるＤＲＡＭの製造方法を工程順
に示した断面図である。なお、実施の形態１と同様、基
板の断面を示す各図の左側部分はＤＲＡＭのメモリセル
が形成される領域（メモリセルアレイ）を示し、右側部
分は周辺回路領域を示している。

【００９４】本実施の形態の製造方法は、実施の形態１
における図３までの工程と同様であり、その詳細な説明
は省略する。

【００９５】実施の形態１の図３に示すように、孔４３
をシリコン酸化膜４２に形成後、図２０に示すように、
ルテニウム膜６６を形成する。ルテニウム膜６６は、実
施の形態１のように孔４３を埋め込むように形成するの
とは相違し、図２０のように孔４３の内壁に沿うように
形成する。ルテニウム膜６６の膜厚はたとえば５０ｎｍ
とする。また、ルテニウム膜６６は、スパッタ法あるい
はＣＶＤ法の何れの方法を用いてもよい。ＣＶＤ法によ
る場合は実施の形態１と同様に形成でき、微細に加工さ
れた孔４３の内壁に均一に被膜形成できる。

【００９６】次に、図２１に示すように、シリコン酸化
膜４２表面のルテニウム膜６６を除去し、孔４３の内壁
にのみルテニウム膜６６を残して下部電極６７を形成す
る。シリコン酸化膜４２表面のルテニウム膜６６の除去
は、ＣＭＰ法、エッチバック法を用いることができる。
この除去工程に際して、孔４３を埋め込むシリコン酸化
膜（ただしシリコン酸化膜４２とのエッチング選択比が
とれることを要する。たとえばＳＯＧ（Spin On Glass
）等）を形成しても良い。

【００９７】このように本実施の形態の下部電極６７は
実施の形態１と相違し、上部に開口を有する筒型で形成
される。キャパシタを構成する面は、筒型の内壁面とな
る。

【００９８】次に、図２２に示すように、下部電極６７
の内壁面に沿うＢＳＴ膜６８を実施の形態１と同様に形
成する。

【００９９】次に、図２３に示すように、ＢＳＴ膜６８
上に第１層であるルテニウム膜６９を形成する。ルテニ
ウム膜６９は孔４３による凹部を埋め込むように形成す
る。このように凹部を埋め込むのは実施の形態１と同様
であるが、埋め込むに要するルテニウム膜６９の膜厚が
実施の形態１の場合より本実施の形態では薄くなる。す
なわち、本実施の形態では孔４３の内壁に筒型の下部電
極６７を形成してるため、下部電極６７（ルテニウム膜
６６）の膜厚の２倍分だけルテニウム膜６９の膜厚を薄
くできる。このため、ルテニウム膜６９による応力の発
生を小さくでき、後に説明する上部電極全体の応力を低
減できる。

【０１００】次に、図２４に示すように、ルテニウム膜
６９上にタングステン膜７０を形成する。タングステン
膜７０の膜厚は、ルテニウム膜６９の膜厚よりも厚く形
成する。これにより次に説明する上部電極の抵抗値を低
減できる。なお、タングステン膜７０の内部応力は小さ
いため、これを厚く形成しても上部電極全体のストレス
はあまり大きくならない。

【０１０１】次に、図２５に示すように、フォトレジス
ト膜をマスクとしてタングステン膜７０、ルテニウム膜
６９およびＢＳＴ膜６８をエッチングする。これによ
り、タングステン膜７０およびルテニウム膜６９からな
る上部電極７１を形成する。本実施の形態では相対的に
タングステン膜７０の膜厚が厚くルテニウム膜６９の膜
厚が薄いため、加工が困難なルテニウム膜６９の寄与が
少ない。このため、上部電極７１の加工が容易になる。

【０１０２】さらに、上部電極７１を覆う絶縁膜７２を
形成する。絶縁膜７２はたとえばＴＥＯＳ酸化膜とし、
その表面はたとえばＣＭＰ法により平坦化する。本実施
の形態では、周辺回路領域にシリコン酸化膜４２が残さ
れているので、アズデポ状態つまりＣＭＰ法による研磨
の前の絶縁膜７２の段差が小さい。このためＣＭＰ工程
の負荷を低減できる。

【０１０３】その後の工程は実施の形態１と同様である
ため、説明を省略する。

【０１０４】本実施の形態によれば、上部に開口を有す
る筒型の下部電極６７においても実施の形態１と同様な
効果が得られる。

【０１０５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１０６】たとえば、上記実施の形態１，２では、バ
リア膜４０をプラグ３９の上部に形成した後にシリコン
窒化膜４１およびシリコン酸化膜４２を形成する例を説
明したが、図２６および図２７に示すように、孔４３の
形成後にバリア層としてルテニウムシリサイドを形成し
ても良い。すなわち、シリコン窒化膜４１およびシリコ
ン酸化膜４２に孔４３を形成後、図２６に示すように、
ルテニウム膜７３をたとえばスパッタ法により形成す
る。膜厚はたとえば５０ｎｍとする。次に、図２７に示
すように、基板１にたとえば６００℃程度の熱処理を施
す。これによりシリコンからなるプラグ３９とルテニウ
ム膜７３とを反応させルテニウムシリサイド７４を形成
する。その後、たとえばドライエッチングによりルテニ
ウム膜７３を除去する。その後の工程は実施の形態１あ
るいは実施の形態２と同様である。

【０１０７】また、上記実施の形態１，２では、第１層
であるルテニウム膜４７あるいはルテニウム膜６９によ
り、隣接する下部電極４５間の凹部あるいは下部電極６
７の筒形状による凹部を埋め込む例を説明したが、図２
８〜図３０に示すように、第２層であるタングステン膜
で凹部を埋め込んでも良い。すなわち、図２８に示すよ
うに、ＢＳＴ膜４６の形成後、実施の形態１、２と同様
にＣＶＤ法によりルテニウム膜７５を形成する。次に、
図２９に示すように、スパッタ法によりタングステン膜
７６を形成する。このタングステン膜７６はスパッタ法
により形成されるため水素等還元雰囲気に起因するＢＳ
Ｔ膜４６の劣化の心配はない。その後、図３０に示すよ
うに、ＣＶＤ法によりタングステン膜７７を形成する。
これにより前記凹部を埋め込む。ＣＶＤ法によりタング
ステン膜７７を形成する際には還元雰囲気に置かれる
が、タングステン膜７６がブロッキング膜として作用
し、ＢＳＴ膜４６を劣化させることはない。その後の工
程は実施の形態１と同様である。なお、実施の形態２に
ついても同様に適用できる。

【０１０８】また、前記実施の形態では、下部電極４
５、６７としてルテニウムを例示したが、これに限られ
ず、貴金属膜、そのシリサイド膜もしくは酸化膜または
それらの化合物膜、たとえば白金膜、ルテニウムシリサ
イド膜、または、ＳＲＯ膜でも良い。これらを下部電極
４５，４６に用いても誘電率の高いＢＳＴ膜をキャパシ
タ絶縁膜に適用できる。

【０１０９】また、前記実施の形態では、キャパシタ絶
縁膜としてＢＳＴ膜４６，６８を例示したが、ＳＴＯ
膜、または、酸化タンタル膜でもよい。

【０１１０】また、前記実施の形態では、上部電極４
９、７１の第１層としてルテニウム膜４７，６９を例示
したが、貴金属膜、そのシリサイド膜もしくは酸化膜ま
たはそれらの化合物膜、たとえば白金膜、ルテニウムシ
リサイド膜、または、ＳＲＯ膜でも良い。なお、キャパ
シタ絶縁膜に酸化タンタル膜を用いた場合には第１層と
して窒化チタン膜を適用できる。

【０１１１】また、前記実施の形態では、上部電極４
９、７１の第２層としてタングステン膜４８，７０を例
示したが、IVｂ族、Ｖｂ族もしくはVIｂ族元素からなる
金属膜またはそれらの窒化膜、シリサイド膜もしくは化
合物膜、たとえばチタン膜、タンタル膜、窒化タングス
テン膜、窒化チタン膜、窒化タンタル膜、チタンアルミ
ニウムナイトライド膜、チタンシリコンナイトライド
膜、または、タンタルシリコンナイトライド膜でも良
い。これらの膜であっても、酸化性雰囲気での耐酸化
性、耐揮発性、シリコン酸化膜エッチング雰囲気におけ
る耐エッチング性、導電性、酸素非吸引性等の性能が満
たされ、前記実施の形態と同様の効果が得られる。

【０１１２】また、前記実施の形態の上部電極４９、７
１は、ルテニウム膜４７，６９とタングステン膜４８，
７０との積層膜を例示したが、さらに窒化チタン膜が形
成されても良い。窒化チタン膜は水素に対するブロッキ
ング性能、吸収性を有し、キャパシタが形成された後に
水素がキャパシタ絶縁膜（たとえばＢＳＴ膜）に達する
のを抑制できる。これにより、キャパシタの性能および
信頼性を高く維持できる。

【０１１３】また、前記実施の形態では、ＤＲＡＭに適
用した場合について説明したが、ＤＲＡＭを含む半導体
集積回路装置、たとえばシステムＬＳＩ等に広く適用す
ることができる。

【０１１４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１１５】すなわち、キャパシタ上部電極と上層配線
に接続するプラグとの間の導通信頼性を高く維持でき、
また、接続不良が生じない半導体集積回路装置を提供で
きる。また、キャパシタ上部電極の抵抗を低減できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態（実施の形態１）である
ＤＲＡＭの製造方法を工程順に示した断面図である。

【図２】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図３】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図４】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造方法を工程順に
示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１１】（ａ）および（ｂ）は、図１０におけるＡ部
を拡大して示した断面図である。

【図１２】実施の形態１の上部電極のパターンの一例を
示した平面図である。

【図１３】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１４】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１５】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１６】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１７】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１８】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図１９】実施の形態１のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２０】本発明の他の実施の形態（実施の形態２）で
あるＤＲＡＭの製造方法を工程順に示した断面図であ
る。

【図２１】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２２】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２３】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２４】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２５】実施の形態２のＤＲＡＭの製造方法を工程順
に示した断面図である。

【図２６】実施の形態１、２のＤＲＡＭの製造方法の他
の例を工程順に示した断面図である。

【図２７】実施の形態１、２のＤＲＡＭの製造方法の他
の例を工程順に示した断面図である。

【図２８】実施の形態１のＤＲＡＭの製造方法のさらに
他の例を工程順に示した断面図である。

【図２９】実施の形態１のＤＲＡＭの製造方法のさらに
他の例を工程順に示した断面図である。

【図３０】実施の形態１のＤＲＡＭの製造方法のさらに
他の例を工程順に示した断面図である。

【符号の説明】

１ 基板 ２ 素子分離溝 ３ ｐ型ウェル ４ ｎ型ウェル ５ ｎ型ウェル ６ シリコン酸化膜 ７ シリコン酸化膜 ８ ゲート酸化膜 ９ ゲート電極 １０ キャップ絶縁膜 １１ ｎ^- 型半導体領域 １２ ｐ^- 型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ⁺ 型半導体領域 １５ ｐ⁺ 型半導体領域 １６ シリコン酸化膜 １７ ｎ⁺ 型半導体領域 １８ コンタクトホール ２０ プラグ ２１ シリコン酸化膜 ２２ コンタクトホール ２６ シリサイド膜 ２７ プラグ ３０〜３３ 第１層配線 ３４ シリコン酸化膜 ３８ スルーホール ３９ プラグ ４０ バリア膜 ４１ シリコン窒化膜 ４２ シリコン酸化膜 ４３ 孔 ４４ ルテニウム膜 ４５ 下部電極 ４６ ＢＳＴ膜 ４７ ルテニウム膜 ４８ タングステン膜 ４９ 上部電極 ５０ キャパシタ絶縁膜 ５１ ローカル配線 ５２ シリコン酸化膜 ５３ フォトレジスト膜 ５４、５５ 開口 ５６、５７ スルーホール ５８ 窒化チタン膜 ５９ タングステン膜 ６０ プラグ ６１ シリコン窒化膜 ６２ シリコン酸化膜 ６３ 溝 ６４ バリア膜 ６５ 銅膜 ６６ ルテニウム膜 ６７ 下部電極 ６８ ＢＳＴ膜 ６９ ルテニウム膜 ７０ タングステン膜 ７１ 上部電極 ７２ 絶縁膜 ７３ ルテニウム膜 ７４ ルテニウムシリサイド ７５ ルテニウム膜 ７６ スパッタ法によるタングステン膜 ７７ ＣＶＤ法によるタングステン膜 ＢＬ ビット線 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 悟 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 高橋 継雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 大路 譲 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 平沢 賢斉 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 湯之上 隆 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 関口 知紀 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F033 HH04 HH11 HH19 HH21 HH34 JJ04 JJ18 JJ19 JJ26 JJ31 JJ32 JJ33 JJ34 JJ36 KK01 KK19 MM01 MM05 MM08 MM13 NN03 NN06 NN07 PP06 PP15 PP27 PP28 QQ08 QQ09 QQ10 QQ11 QQ16 QQ21 QQ24 QQ25 QQ31 QQ35 QQ37 QQ39 QQ48 QQ73 RR04 RR06 SS04 SS11 TT02 TT07 TT08 VV06 VV10 VV16 XX09 XX10 XX21 5F083 AD10 AD24 AD42 AD48 GA02 GA27 GA30 JA02 JA06 JA14 JA32 JA35 JA38 JA39 JA40 JA43 JA44 JA56 KA20 MA05 MA06 MA17 MA18 MA19 MA20 NA01 PR03 PR05 PR06 PR10 PR12 PR21 PR22 PR36 PR39 PR40 PR43 PR44 PR46 PR53 PR54 PR56

Claims (23)

【特許請求の範囲】
1. 【請求項１】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜と、前記第２電極上に形成された配線と、前
   記配線と第２電極とを電気的に接続する接続部材とを含
   む半導体集積回路装置であって、 前記接続部材には、酸素と反応して不導体または高抵抗
   体である金属酸化物を生成する金属が含まれ、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記配線側に形成された第２層とを含み、 前記第２層には、前記金属酸化物を形成しない程度、ま
   たは、前記金属酸化物が前記第２層と前記接続部材との
   間の電気的導通を阻害しない程度に酸素が含まれること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜と、前記第２電極上に形成された配線と、前
   記配線と第２電極とを電気的に接続する接続部材とを含
   み、前記容量絶縁膜が高誘電体層または強誘電体層から
   なる半導体集積回路装置であって、 前記接続部材には、酸素と反応して不導体または高抵抗
   体である金属酸化物を生成する金属が含まれ、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記配線側に形成された第２層とを含み、 前記第２層には酸素が含まれないことを特徴とする半導
   体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、 前記接続部材には窒化チタン層を含むことを特徴とする
   半導体集積回路装置。
4. 【請求項４】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜と、前記第２電極を覆う絶縁膜とを含み、前
   記容量絶縁膜が高誘電体層または強誘電体層からなる半
   導体集積回路装置であって、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記第１層上に形成された導電性の第２層とを含
   み、 前記第２層は、前記絶縁膜をエッチングする条件におい
   て、前記第１層を構成する材料よりもエッチング速度が
   小さい材料で構成されることを特徴とする半導体集積回
   路装置。
5. 【請求項５】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜とを含み、前記容量絶縁膜が高誘電体層また
   は強誘電体層からなる半導体集積回路装置であって、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記第１層上に形成された第２層とを含み、 前記第２層は、前記第１層を構成する材料よりも酸化性
   雰囲気において揮発速度が小さい材料で構成されること
   を特徴とする半導体集積回路装置。
6. 【請求項６】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜とを含み、前記容量絶縁膜が高誘電体層また
   は強誘電体層からなる半導体集積回路装置であって、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記第１層上に形成された第２層とを含み、 前記第２層は、前記第１層を構成する材料よりも抵抗率
   の低い材料で構成されることを特徴とする半導体集積回
   路装置。
7. 【請求項７】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜とを含み、前記容量絶縁膜が高誘電体層また
   は強誘電体層からなる半導体集積回路装置であって、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記第１層上に形成された第２層とを含み、 前記第２電極の内部応力は、前記第１層を構成する材料
   で前記第２電極を構成した場合の内部応力よりも低いこ
   とを特徴とする半導体集積回路装置。
8. 【請求項８】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜とを含み、前記容量絶縁膜が高誘電体層また
   は強誘電体層からなる半導体集積回路装置であって、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記第１層上に形成された第２層とを含み、 前記第２層材料を異方性ドライエッチング加工した場合
   の加工断面におけるテーパ面と下地とのなす角度は、同
   一エッチング条件下での前記第１層材料の加工断面にお
   けるテーパ面と下地とのなす角度よりも大きいことを特
   徴とする半導体集積回路装置。
9. 【請求項９】 メモリセル毎に設けられた情報蓄積容量
   素子用の第１電極と、前記第１電極に対向して形成され
   た第２電極と、前記第１および第２電極間に形成された
   容量絶縁膜とを含み、前記容量絶縁膜が高誘電体層また
   は強誘電体層からなり、前記第１電極が柱状または筒状
   の立体形状で形成された半導体集積回路装置であって、 前記第２電極は、前記容量絶縁膜側に形成された第１層
   と、前記第１層上に形成された第２層とを含み、 前記第１層の膜厚Ｔ１は、Ｔ１＞（ｄ−２×Ｔｉｎｓ）
   ／２、の条件を満たし、 前記第２層の膜厚Ｔ２は、Ｔ２＞Ｔ１、の条件を満たす
   ことを特徴とする半導体集積回路装置。ただし、ｄは前
   記第１電極の隣接間距離または前記第１電極の円筒内径
   寸法であり、Ｔｉｎｓは前記容量絶縁膜の膜厚である。
10. 【請求項１０】 メモリセル毎に設けられた情報蓄積容
    量素子用の第１電極と、前記第１電極に対向して形成さ
    れた第２電極と、前記第１および第２電極間に形成され
    た容量絶縁膜とを含み、前記容量絶縁膜が高誘電体層ま
    たは強誘電体層からなる半導体集積回路装置であって、 前記第２電極は、前記容量絶縁膜側に形成された第１層
    と、前記第１層上に形成された第２層とを含み、 前記第１層および第２層端部の断面形状がテーパ状に加
    工されていることを特徴とする半導体集積回路装置。
11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    であって、 前記断面形状は、前記テーパ状の加工面の上端から下地
    面に下ろした垂線の足から前記テーパ面の下端までの距
    離が、最小加工寸法の２分の１以上の値であることを特
    徴とする半導体集積回路装置。
12. 【請求項１２】 請求項１〜１１の何れか一項に記載の
    半導体集積回路装置であって、 前記第１層は、貴金属膜、そのシリサイド膜もしくは酸
    化膜、または、それらの化合物膜であることを特徴とす
    る半導体集積回路装置。
13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    であって、 前記第１層は、白金膜、ルテニウム膜、ルテニウムシリ
    サイド膜、または、ＳＲＯ（ＳｒＲｕＯ_X ）膜であるこ
    とを特徴とする半導体集積回路装置。
14. 【請求項１４】 請求項１２または１３記載の半導体集
    積回路装置であって、 前記容量絶縁膜は、ＢＳＴ（Ｂａ_X Ｓｒ_1-x ＴｉＯ₃ ）
    膜、ＳＴＯ（ＳｒＴｉＯ₃ ）膜、または、酸化タンタル
    （Ｔａ₂ Ｏ₅ ）膜であることを特徴とする半導体集積回
    路装置。
15. 【請求項１５】 請求項１〜１１の何れか一項に記載の
    半導体集積回路装置であって、 前記第１層は、窒化チタン膜であり、 前記容量絶縁膜は、酸化タンタル（Ｔａ₂ Ｏ₅ ）膜であ
    ることを特徴とする半導体集積回路装置。
16. 【請求項１６】 請求項１〜１５の何れか一項に記載の
    半導体集積回路装置であって、 前記第２層は、IVｂ族、Ｖｂ族もしくはVIｂ族元素から
    なる金属膜またはそれらの窒化膜、シリサイド膜もしく
    は化合物膜であることを特徴とする半導体集積回路装
    置。
17. 【請求項１７】 請求項１６記載の半導体集積回路装置
    であって、 前記第２層は、タングステン（Ｗ）膜、チタン（Ｔｉ）
    膜、タンタル（Ｔａ）膜、窒化タングステン（ＷＮ）
    膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）
    膜、チタンアルミニウムナイトライド（ＴｉＡｌＮ）
    膜、チタンシリコンナイトライド（ＴｉＳｉＮ）膜、タ
    ングステンシリコンナイトライド（ＷＳｉＮ）膜、また
    は、タンタルシリコンナイトライド（ＴａＳｉＮ）膜で
    あることを特徴とする半導体集積回路装置。
18. 【請求項１８】 請求項１〜１７の何れか一項に記載の
    半導体集積回路装置であって、 前記第２電極には、前記第１および第２層に加えて、窒
    化チタン膜、チタンシリコンナイトライド膜、またはチ
    タン化合物膜からなる第３層を有することを特徴とする
    半導体集積回路装置。
19. 【請求項１９】 請求項１〜１８の何れか一項に記載の
    半導体集積回路装置であって、 前記第１電極は、貴金属膜、そのシリサイド膜もしくは
    酸化膜、または、それらの化合物膜であることを特徴と
    する半導体集積回路装置。
20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    であって、 前記第１電極は、白金膜、ルテニウム膜、ルテニウムシ
    リサイド膜、または、ＳＲＯ（ＳｒＲｕＯ_X ）膜である
    ことを特徴とする半導体集積回路装置。
21. 【請求項２１】 請求項１〜２０の何れか一項に記載の
    半導体集積回路装置であって、 前記第２電極と同一層にローカル配線を有し、前記ロー
    カル配線は、前記第２電極と同一工程で形成されるもの
    であることを特徴とする半導体集積回路装置。
22. 【請求項２２】 （ａ）半導体基板の主面のＭＩＳＦＥ
    Ｔ上に第１層間絶縁膜を介してビット線および第１層配
    線を形成し、第２層間絶縁膜および電極形成用絶縁膜を
    形成し、前記電極形成用絶縁膜に孔を加工する工程、 （ｂ）前記孔の内部を埋め込む金属または金属化合物を
    形成した後、前記電極形成用絶縁膜を除去することによ
    り、または、前記孔の内壁を覆う金属膜または金属化合
    物膜を形成することにより、柱状または筒状の第１電極
    を形成する工程、 （ｃ）前記第１電極を覆う強誘電性または高誘電性の容
    量絶縁膜を堆積し、さらに第１導電層および第２導電層
    を堆積する工程、 （ｄ）前記第１および第２導電層をパターニングするこ
    とにより第２電極を形成する工程、 （ｅ）前記第２電極を覆う第３層間絶縁膜を堆積し、前
    記第２電極に達する第１接続孔および前記第１層配線に
    達する第２接続孔の加工をエッチングにより施す工程、
    を有することを特徴とする半導体集積回路装置の製造方
    法。
23. 【請求項２３】 請求項２２記載の半導体集積回路装置
    の製造方法であって、 前記第２電極をエッチングする工程において、前記第２
    層をエッチングした後、パターニングされた前記第２層
    をマスクとして前記第１層をエッチングすることを特徴
    とする半導体集積回路装置の製造方法。