JP2001007303A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2001007303A
JP2001007303A JP11173018A JP17301899A JP2001007303A JP 2001007303 A JP2001007303 A JP 2001007303A JP 11173018 A JP11173018 A JP 11173018A JP 17301899 A JP17301899 A JP 17301899A JP 2001007303 A JP2001007303 A JP 2001007303A
Authority
JP
Japan
Prior art keywords
conductor layer
capacitor
film
electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11173018A
Other languages
English (en)
Other versions
JP2001007303A5 (ja
JP4737789B2 (ja
Inventor
Yoshiaki Fukuzumi
嘉晃 福住
Hirosuke Koyama
裕亮 幸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP17301899A priority Critical patent/JP4737789B2/ja
Priority to US09/595,029 priority patent/US6548844B1/en
Publication of JP2001007303A publication Critical patent/JP2001007303A/ja
Priority to US10/334,906 priority patent/US20030094645A1/en
Publication of JP2001007303A5 publication Critical patent/JP2001007303A5/ja
Application granted granted Critical
Publication of JP4737789B2 publication Critical patent/JP4737789B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 還元剤を含む雰囲気中でアニールを施した場
合でも、キャパシタ膜を構成する誘電体の劣化を抑制す
ることが可能な構造を持つ半導体装置を提供すること。 【解決手段】 複数の分散電極（ＳＲＯ）と、下部導電
体層（ＳＲＯ）５、バリア層（Al2O3）６、および上部
導電体層（Al）７からなる積層構造を含み、複数の分散
電極２それぞれに共通となる共通電極４と、複数の分散
電極２と共通電極４との間に形成されたキャパシタ膜
（ＢＳＴＯ）３とを具備することを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、キャパシタの構
造に係わり、特にキャパシタ膜の劣化に起因したキャパ
シタの特性劣化の抑制に関する。
【０００２】
【従来の技術】ＤＲＡＭやＦＲＡＭ等の半導体装置で
は、高度な微細化が進むにつれて、セル面積が小さくな
り、データの記憶保持に関わるキャパシタ容量を確保す
るのが困難になってきている。
【０００３】このような事情を解決するために、例えば
ＤＲＡＭの場合では、キャパシタ膜として従来用いられ
ていたシリコン酸化膜、あるいはシリコン窒化膜に比べ
て誘電率の高い、たとえばＢＳＴＯといった高誘電体を
使用して、同じキャパシタ面積でより多くの容量を稼ぐ
ことが検討されている。
【０００４】ところで、半導体装置の製造においては、
キャパシタ形成後、多層配線工程で被ったプラズマダメ
ージを除去して、良好なトランスタ特性や、リーク特性
を得るために、多層配線形成後、水素雰囲気中でのアニ
ール（以下水素アニール）が必要とされている。この水
素アニールは、シンタ処理とも呼ばれる。
【０００５】
【発明が解決しようとする課題】しかしながら、たとえ
ばＢＳＴＯ等の高誘電体や、あるいはＰＺＴ等の強誘電
体に関しては、水素アニールに対する耐性が乏しく、水
素アニールを施すと、その膜質が著しく劣化することが
判明した。膜質の劣化の原因の一つとして、水素アニー
ル時に、水素が還元剤として作用し、酸素を含むＢＳＴ
Ｏ、あるいはＰＺＴが還元されてしまうことが考えられ
る。
【０００６】このようなキャパシタ膜を構成する誘電体
の劣化は、キャパシタ特性を劣化させる可能性がある。
【０００７】この発明は、上記事情に鑑みて為されたも
ので、その目的は、還元剤を含む雰囲気中でアニールを
施した場合でも、キャパシタ膜を構成する誘電体の劣化
を抑制することが可能な構造を持つ半導体装置を提供す
ることにある。
【０００８】また、他の目的は、データ保持特性の悪化
を抑制できる回路構成を有した半導体装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の態様に係る半導体装置は、複数の
分散電極と、下部導電体層、被膜および上部導電体層か
らなる積層構造を含み、前記複数の分散電極それぞれに
共通となる共通電極と、前記複数の分散電極と前記共通
電極との間に形成されたキャパシタ膜とを具備すること
を特徴としている。
【００１０】上記第１の態様に係る半導体装置によれ
ば、複数の分散電極それぞれにキャパシタ膜を介して対
向し、複数の分散電極それぞれに共通となる共通電極
が、下部導電体層、被膜および上部導電体層からなる積
層構造を含む。
【００１１】上記共通電極は、分散電極との間にキャパ
シタ膜を介してキャパシタの電極の一つを構成するもの
である。このため、共通電極に含まれる積層構造中の被
膜には絶縁性や導電性を問わず、様々な材料を選択でき
る。たとえば被膜に、還元性材料や緻密な膜質を持つ材
料を選んで用いれば、キャパシタ膜に到達する還元剤の
量を減らすことができる。この結果、キャパシタ膜を、
還元により膜質が劣化してしまうような材料によって構
成しても、キャパシタ膜の劣化を抑制することができ
る。
【００１２】よって、還元剤を含む雰囲気中でアニール
を施した場合でも、キャパシタ膜を構成する誘電体の劣
化を抑制することが可能な構造を持つ半導体装置を得る
ことができる。
【００１３】また、上記第１の態様に係る半導体装置に
おいて、前記積層構造がキャパシタを構成する場合、こ
のキャパシタの容量は、前記分散電極と前記共通電極と
が構成するキャパシタの容量よりも大きいことが望まし
い。
【００１４】たとえば積層構造が構成するキャパシタの
容量が、分散電極と共通電極とが構成するキャパシタの
容量よりも小さいと、下部導電体層が分散電極にカップ
リングし、下部導電体層の電位が分散電極の電位の変動
に応じて、変動してしまう。このため、キャパシタ膜が
充電され難くなったり、あるいは分極され難くなったり
する事情がある。
【００１５】このような事情は、積層構造が構成するキ
ャパシタの容量を、分散電極と共通電極とが構成するキ
ャパシタの容量よりも大きくすることで改善できる。
【００１６】上記目的を達成するために、この発明の第
２の態様に係る半導体装置は、半導体基板上に形成され
た、一方電極、キャパシタ膜、および他方電極からなる
キャパシタ構造を有し、前記一方電極は、前記キャパシ
タ膜上に形成された下部導電体層と、前記下部導電体層
上に形成された被膜と、前記中間層上に形成された上部
導電体層とを含むことを特徴としている。
【００１７】上記第２の態様に係る半導体装置によれ
ば、一方電極が、下部導電体層、中間層、および上部導
電体層からなる積層構造を含む。
【００１８】上記一方電極は、他方電極との間にキャパ
シタ膜を介してキャパシタの電極の一つを構成するもの
である。このため、一方電極に含まれる積層構造中の被
膜には絶縁性や導電性を問わず、様々な材料を選択でき
る。たとえば被膜に、還元性材料や緻密な膜質を持つ材
料を選んで用いれば、キャパシタ膜に到達する還元剤の
量を減らすことができる。この結果、キャパシタ膜を、
還元により膜質が劣化してしまうような材料によって構
成しても、キャパシタ膜の劣化を抑制することができ
る。
【００１９】よって、還元剤を含む雰囲気中でアニール
を施した場合でも、キャパシタ膜を構成する誘電体の劣
化を抑制することが可能な構造を持つ半導体装置を得る
ことができる。
【００２０】また、上記第２の態様に係る半導体装置に
おいて、前記上部導電体層は、前記下部導電体層および
前記被膜よりも低い抵抗率を持つことが望ましい。一方
電極自身の抵抗が軽減され、電位を、一方電極の全体に
対して有効に与えることができるためである。
【００２１】上記目的を達成するために、この発明の第
３の態様に係る半導体装置は、半導体基板上に形成され
た、一方電極、キャパシタ膜、および他方電極からなる
キャパシタ構造と、前記キャパシタ構造の周囲に形成さ
れ、前記キャパシタ構造を実質的に覆う被膜とを具備す
ることを特徴としている。
【００２２】上記第３の態様に係る半導体装置によれ
ば、キャパシタ構造の周囲に形成され、キャパシタ構造
を実質的に覆う被膜を有する。この被膜は、キャパシタ
構造を実質的に覆うものであるので、絶縁性や導電性を
問わず、様々な材料を選択できる。たとえば被膜に、還
元性材料や、緻密な膜質を持つ材料を選んで用いれば、
キャパシタ膜に到達する還元剤の量を減らすことができ
る。この結果、キャパシタ膜を、還元により膜質が劣化
してしまうような材料によって構成しても、キャパシタ
膜の劣化を抑制することができる。
【００２３】よって、還元剤を含む雰囲気中でアニール
を施した場合でも、キャパシタ膜を構成する誘電体の劣
化を抑制することが可能な構造を持つ半導体装置を得る
ことができる。
【００２４】また、上記第１、第２、第３の態様におい
て、前記被膜の好ましい材料は、Al、W、Cu、Ti、Co、T
a、Nb、Ru、Irからなる金属群の少なくとも一つを含む
金属酸化物、またはシリコン窒化物のいずれかである。
【００２５】また、上記第１、第２の態様において、前
記下部導電体層の好ましい材料は、Pt、Ru、Re、Os、R
h、Ir、Fe、Mn、Cr、Co、Ni、Tiからなる金属群の少な
くとも一つ、または前記金属群の少なくとも一つを含む
金属酸化物、または前記金属群の少なくとも一つとアル
カリ土類金属元素の少なくとも一つとの合金、または前
記金属群の少なくとも一つとアルカリ土類金属元素の少
なくとも一つとの合金の酸化物、または前記金属群の少
なくとも一つと希土類金属元素の少なくとも一つとの合
金、または前記金属群の少なくとも一つと希土類金属元
素の少なくとも一つとの合金の酸化物のいずれかであ
る。
【００２６】また、上記第１、第２の態様において、前
記上部導電体層の好ましい材料は、Al、W、Cu、Ti、C
o、Ta、Nbからなる金属群の少なくとも一つ、または前
記金属群の少なくとも一つを含む化合物、または前記金
属群の少なくとも一つを含む合金、または前記金属群の
少なくとも一つを含む合金の化合物いずれかである。
【００２７】上記目的を達成するために、この発明の第
４の態様に係る半導体装置によれば、半導体基板上に形
成された金属酸化物と、前記金属酸化物上に形成された
第１の導電体膜と、前記第１の導電体膜上に形成された
キャパシタ膜と、前記キャパシタ膜上に形成された第２
の導電体膜とを具備することを特徴としている。
【００２８】上記第４の態様に係る半導体装置によれ
ば、半導体基板上に、金属酸化物を有する。この金属酸
化物は、酸素を含むので還元性材料であるので、還元剤
はここで消費され、よって、キャパシタ膜に到達する還
元剤の量が減る。この結果、キャパシタ膜を、還元によ
り膜質が劣化してしまうような材料によって構成して
も、キャパシタ膜の劣化を抑制することができる。
【００２９】よって、還元剤を含む雰囲気中でアニール
を施した場合でも、キャパシタ膜を構成する誘電体の劣
化を抑制することが可能な構造を持つ半導体装置を得る
ことができる。
【００３０】上記第４の態様に係る半導体装置におい
て、前記金属酸化物の好ましい材料は、Al、W、Cu、T
i、Co、Ta、Nb、Ru、Irからなる金属群の少なくとも一
つを含む金属酸化物である。
【００３１】また、上記第１，第２、第３、第４の態様
に係る半導体装置において、前記キャパシタ膜の好まし
い材料は、(Ba,Sr)TiO3、BaTiO3、SrTiO3、Ta2O5、Pb(Z
r,Ti)O3、Pb(Nb,Ti)O3、PbZrO3、PbTiO3、LiNbO3、SrBi
2Ta2O9、SrBi2(Ta,Nb)2O9、Bi4Ti3O13の少なくとも一つ
である。
【００３２】上記他の目的を達成するために、この発明
に係る半導体装置によれば、セルキャパシタを持つメモ
リセルと、前記セルキャパシタのプレート電極に電位を
供給するプレート電位供給手段と、前記プレート電位供
給手段と前記プレート電極との間に直列に接続された容
量とを具備することを特徴としている。
【００３３】上記半導体装置によれば、プレート電位供
給手段とプレート電極との間に直列に接続された容量を
具備するので、データアクセス時にメモリセルが発生さ
せるノイズを、上記容量に吸収することができる。この
結果、上記ノイズはメモリセルの外部に伝わり難くな
る。
【００３４】また、メモリセルの外部からのノイズにつ
いても同様に、上記容量が吸収するので、プレート電極
には伝わり難くなる。よって、特にプレート電極のノイ
ズに起因したデータ保持特性の悪化を抑制することがで
きる。
【００３５】また、その製造方法の第１の態様は、半導
体基板上に一方電極を形成し、この一方電極上にキャパ
シタ膜を形成し、このキャパシタ膜上に下部導電体層を
形成し、この下部導電体層上に中間層を形成し、この中
間層上に上部導電体層を形成する。この後、前記上部導
電体層、前記中間層、および前記下部導電体層を一括加
工し、前記上部導電体層、前記中間層、および前記下部
導電体層からなる他方電極を形成する。
【００３６】上記第１の態様に係る製造方法によれば、
上部導電体層と下部導電体層との間に中間層を形成する
ので、還元剤を含む雰囲気中でアニールを施した場合で
も、キャパシタ膜を構成する誘電体の劣化を抑制するこ
とが可能な構造を形成できる。
【００３７】また、その製造方法の第２の態様は、半導
体基板上に一方電極を形成し、この一方電極上にキャパ
シタ膜を形成し、このキャパシタ膜上に下部導電体層を
形成し、この下部導電体層上に上部導電体層を、前記下
部導電体層と前記上部導電体層との界面を反応させ、中
間層を形成しつつ形成する。この後、前記上部導電体
層、前記中間層、および前記下部導電体層を一括加工
し、前記上部導電体層、前記中間層、および前記下部導
電体層からなる他方電極を形成する。
【００３８】上記第２の態様に係る製造方法によれば、
上部導電体層と下部導電体層との間に中間層を形成する
ので、還元剤を含む雰囲気中でアニールを施した場合で
も、キャパシタ膜を構成する誘電体の劣化を抑制するこ
とが可能な構造を形成できる。
【００３９】さらに第２の態様に係る製造方法によれ
ば、中間層を、上部導電体層を下部導電体層との界面を
反応させつつ形成する。よって、中間層を別途形成する
工程が必要なく、製造コストの低減を図ることができ
る。
【００４０】また、その製造方法の第３の態様は、半導
体基板上に一方電極を形成し、この一方電極上にキャパ
シタ膜を形成し、このキャパシタ膜上に下部導電体層を
形成し、この下部導電体層上に上部導電体層を形成し、
この上部導電体層と前記下部導電体層との界面を反応さ
せ、中間層を形成する。この後、前記上部導電体層、前
記中間層、および前記下部導電体層を一括加工し、前記
上部導電体層、前記中間層、および前記下部導電体層か
らなる他方電極を形成する。
【００４１】上記第３の態様に係る製造方法によれば、
上部導電体層と下部導電体層との間に中間層を形成する
ので、還元剤を含む雰囲気中でアニールを施した場合で
も、キャパシタ膜を構成する誘電体の劣化を抑制するこ
とが可能な構造を形成できる。
【００４２】さらに第３の態様に係る製造方法によれ
ば、中間層を、上部導電体層と下部導電体層との界面を
反応させて形成する。よって、中間層を、反応工程のみ
で形成でき、製造コストの低減を図ることができる。
【００４３】また、その製造方法の第４の態様は、半導
体基板上に一方電極を形成し、この一方電極上にキャパ
シタ膜を形成し、このキャパシタ膜上に下部導電体層を
形成し、この下部導電体層上に上部導電体層を形成し、
この上部導電体層、および前記下部導電体層を一括加工
し、前記上部導電体層、および前記下部導電体層を含む
他方電極を形成する。この後、前記上部導電体層と前記
下部導電体層との界面を反応させ、前記他方電極に中間
層を形成する。
【００４４】上記第４の態様に係る製造方法によれば、
上部導電体層と下部導電体層との間に中間層を形成する
ので、還元剤を含む雰囲気中でアニールを施した場合で
も、キャパシタ膜を構成する誘電体の劣化を抑制するこ
とが可能な構造を形成できる。
【００４５】さらに第４の態様に係る製造方法によれ
ば、中間層を、上部導電体層と下部導電体層との界面を
反応させて形成する。よって、中間層を、反応工程のみ
で形成でき、製造コストの低減を図ることができる。
【００４６】さらに中間層は、上部導電体層、および前
記下部導電体層を含む他方電極を形成した後に反応によ
り形成されるので、たとえば他方電極上に層間絶縁膜を
形成したり、内部配線層を形態したりする工程での
“熱”を利用しての形成が可能であり、製造工程を簡単
化でき、製造コストの低減により有利である。
【００４７】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００４８】［第１の実施形態］図１は、この発明の第
１の実施形態に係るキャパシタ構造体を示す図である。
【００４９】図１に示すように、この発明の第１の実施
形態に係るキャパシタ構造体１は、複数に分散された分
散電極２と、複数の分散電極２で共通であり、これら分
散電極２にキャパシタ膜（誘電体膜）３を介して対向す
る共通電極４とを具備する。共通電極４は、少なくとも
下部導電体層５、バリア層６、および上部導電体層７の
三層からなる積層構造を含む。下部導電体層５は、キャ
パシタ膜３を介して分散電極２それぞれに対向する。上
部導電体層７は、バリア層６を介して下部導電体層５に
対向する。
【００５０】図２は、第１の実施形態に係るキャパシタ
構造体１を用いた１トランジスタ−１キャパシタ型のＤ
ＲＡＭセルアレーを示す図である。
【００５１】図２に示すように、ＤＲＡＭセルアレーに
は、セルトランジスタＣＴがアレー状に配置される。セ
ルトランジスタＣＴのゲートはワード線ＷＬ（ＷＬ１、
ＷＬ２）であり、そのドレインＤｃはビット線ＢＬ（Ｂ
Ｌ１、ＢＬ２）に接続され、そのソースＳｃは分散電極
２に接続される。分散電極２はそれぞれキャパシタ膜３
を介して共通電極４に対向する。プレート電位ＶＰＬ
は、プレート電位発生回路１１から発生され、共通電極
４に供給される。この結果、共通電極４はプレート電極
として機能し、分散電極２はストレージ電極として機能
する。
【００５２】図３（Ａ）はバリア層６が絶縁性を持つ場
合のＤＲＡＭセルアレーの等価回路を示す等価回路図、
図３（Ｂ）はバリア層６が導電性を持つ場合のＤＲＡＭ
セルアレーの等価回路を示す等価回路図である。
【００５３】図３（Ａ）に示すように、バリア層６が絶
縁性を持つ場合、セルトランジスタＣＴのソースＳｃ
は、プレート電位供給回路１１に、互いに直列に接続さ
れた２つのキャパシタＣｃ、Ｃｐを介して接続される。
プレート電位ＶＰＬは、キャパシタＣｐの上部導電体層
７から、キャパシタＣｐ、Ｃｃで共通の下部導電体層５
に、たとえば容量カップリングにより伝えられる。これ
により、分散電極２／キャパシタ膜３／下部導電体層５
とからなるキャパシタＣｃはセルキャパシタとして機能
し、そのキャパシタ膜３にはデータに応じた電荷が蓄積
される。
【００５４】また、図３（Ｂ）に示すように、バリア層
６が導電性を持つ場合、セルトランジスタＣＴのソース
Ｓｃは、プレート電位供給回路１１に、互いに直列に接
続された抵抗体Ｒｐ、およびキャパシタＣｃを介して接
続される。プレート電位ＶＰＬは、上部導電体層７か
ら、バリア層６からなる抵抗体Ｒｐを介してキャパシタ
Ｃｃの下部導電体層５に伝えられる。これにより、バリ
ア層６が絶縁性を持つ場合と同様に、分散電極２／キャ
パシタ膜３／下部導電体層５とからなるキャパシタはセ
ルキャパシタとして機能し、そのキャパシタ膜３にはデ
ータに応じた電荷が蓄積される。
【００５５】図４は、第１の実施形態に係るキャパシタ
構造体が用いられた１トランジスタ−１キャパシタ型の
ＦＲＡＭセルアレーを示す図である。
【００５６】図４に示すように、ＦＲＡＭセルアレーに
は、セルトランジスタＣＴがアレー状に配置されてい
る。トランジスタＣＴのゲートはワード線ＷＬ（ＷＬ
１、ＷＬ２）であり、そのソースはビット線ＢＬ（ＢＬ
１〜ＢＬ４）に接続されている。また、そのドレインは
分散電極２に接続されている。
【００５７】データの読み書きに駆動パルスを用いるＦ
ＲＡＭの場合、共通電極４は、たとえばワード線ＷＬ毎
に、共通電極４-1、４-2に分離される。分散電極２はキ
ャパシタ膜３を介して共通電極４-1、４-2に対向する。
共通電極４-1の上部導電体層７-1には駆動パルス線ドラ
イバ（なお、駆動パルス線はプレート線とも呼ばれる）
１２から駆動パルスＤＰ１が供給され、共通電極４-2の
上部導電体層７-2には駆動パルス線ドライバ１２から駆
動パルスＤＰ２が供給される。
【００５８】図５（Ａ）はバリア層６が絶縁性を持つ場
合のＦＲＡＭセルアレーの等価回路を示す等価回路図、
図５（Ｂ）はバリア層６が導電性を持つ場合のＦＲＡＭ
セルアレーの等価回路を示す等価回路図である。
【００５９】図５（Ａ）に示すように、バリア層６が絶
縁性を持つ場合、セルトランジスタＣＴのソースＳｃ
は、駆動パルス線ドライバ１２に、互いに直列に接続さ
れた２つのキャパシタＣｃ、Ｃｐを介して接続される。
駆動パルスＤＰ１は、キャパシタＣｐの上部導電体層７
-1から、キャパシタＣｐ、Ｃｃで共通の下部導電体層５
に、たとえば容量カップリングにより伝えられる。これ
により、分散電極２／キャパシタ膜３／下部導電体層５
とからなるキャパシタＣｃはセルキャパシタとして機能
し、そのキャパシタ膜３はデータに応じて分極する。
【００６０】また、図５（Ｂ）に示すように、バリア層
６が導電性を持つ場合、セルトランジスタＣＴのソース
Ｓｃは、駆動パルス線ドライバ１２に、互いに直列に接
続された抵抗体Ｒｐ、およびキャパシタＣｃを介して接
続される。駆動パルスＤＰ１は、上部導電体層７から、
バリア層６からなる抵抗体Ｒｐを介してキャパシタＣｃ
の下部導電体層５に伝えられる。これにより、バリア層
６が絶縁性を持つ場合と同様に、分散電極２／キャパシ
タ膜３／下部導電体層５とからなるキャパシタはセルキ
ャパシタとして機能し、そのキャパシタ膜３はデータに
応じて分極する。
【００６１】以上のようにキャパシタ構造体１のキャパ
シタ膜３は、ＤＲＡＭや、ＦＲＡＭにおいて、セルキャ
パシタの誘電体、即ちデータ保持用の誘電体として使う
ことができる。このため、キャパシタ膜３の材料には、
高誘電体や、強誘電体が好ましく使用される。この発明
において、特に好ましい高誘電体や、強誘電体の材料例
を下記する。
【００６２】(Ba,Sr)TiO3（一般にＢＳＴＯ）、BaTi
O3、SrTiO3、Ta2O5、Pb(Zr,Ti)O3（一般にＰＺＴ）、Pb
(Nb,Ti)O3、PbZrO3、PbTiO3、LiNbO3、SrBi2Ta2O9、SrB
i2(Ta,Nb)2O9、Bi4Ti3O13。
【００６３】これら好ましい材料例はそれぞれ酸化物で
あり、総じて水素アニールに対する耐性が乏しい。
【００６４】このため、この発明では、バリア層６に、
還元性材料、あるいは水素を通し難い性質を持つ材料を
使用する。このような性質を持つ材料の例を下記する。
【００６５】Al、W、Cu、Ti、Co、Ta、Nb、Ru、Irから
なる金属群の少なくとも一つを含む金属酸化物、シリコ
ン窒化物。
【００６６】上記材料例に挙げた材料を含む膜が、水素
アニールによるダメージを抑制することの理由として
は、たとえば次の理由が考えられる。
【００６７】（１）金属酸化物の場合 水素アニール時、キャパシタ膜３ばかりでなく、その金
属酸化物も還元される。このため、キャパシタ膜３に到
達する水素の量が減り、キャパシタ膜３の還元性ダメー
ジが緩和される。さらに金属酸化物が酸素を過剰に含ん
でいた場合、この過剰な酸素が還元に寄与する場合があ
る。
【００６８】（２）シリコン窒化物の場合 膜が緻密であるために水素を通し難い。このため、金属
酸化物の場合と同様に、キャパシタ膜３に到達する水素
の量が減り、キャパシタ膜３の還元性ダメージが緩和さ
れる。
【００６９】このように第１の実施形態に係るキャパシ
タ構造体１によれば、共通電極４が、少なくとも下部導
電体層５／バリア層６／上部導電体層７の三層構造を含
む。この三層構造のうち、バリア層６に、還元性材料、
あるいは水素を通し難い性質を持つ材料を用いれば、水
素アニールを施した場合でも、キャパシタ膜３の膜質の
劣化を抑制することが可能になる。
【００７０】また、下部導電体層５の好ましい材料例
は、Pt、Ru、Re、Os、Rh、Ir、Fe、Mn、Cr、Co、Ni、Ti
からなる金属群の少なくとも一つ、または上記金属群の
少なくとも一つを含む金属酸化物、または上記金属群の
少なくとも一つとアルカリ土類金属元素の少なくとも一
つとの合金、または上記金属群の少なくとも一つとアル
カリ土類金属元素の少なくとも一つとの合金の酸化物、
または上記金属群の少なくとも一つと希土類金属元素の
少なくとも一つとの合金、または上記金属群の少なくと
も一つと希土類金属元素の少なくとも一つとの合金の酸
化物のいずれかである。
【００７１】また、上部導電体層７の好ましい材料例
は、Al、W、Cu、Ti、Co、Ta、Nbからなる金属群の少な
くとも一つ、または上記金属群の少なくとも一つを含む
化合物、または上記金属群の少なくとも一つを含む合
金、または上記金属群の少なくとも一つを含む合金の化
合物いずれかである。
【００７２】以下、この発明に係るキャパシタ構造体１
を、半導体メモリ、特にスタック型ＤＲＡＭに対して適
用した具体例のいくつかを、他の実施形態として順次説
明する。
【００７３】［第２の実施形態］図６（Ａ）はこの発明
の第２の実施形態に係るＤＲＡＭセルアレーの一平面パ
ターン例を示す平面図、図６（Ｂ）はこの発明の第２の
実施形態に係るＤＲＡＭセルアレーおよびＤＲＡＭ周辺
回路の断面を示す断面図である。なお、図６（Ｂ）に示
すＤＲＡＭセルアレーの断面は、図６（Ａ）中の６Ｂ−
６Ｂ線に沿ったものであり、ストレージ電極が現れる部
分を示している。また、図６（Ｂ）に示すＤＲＡＭ周辺
回路の断面は、周辺回路のうちプレート電極端が現れる
部分を示している。
【００７４】以下、図６（Ａ）、（Ｂ）に示すＤＲＡＭ
を、その製造方法とともに説明する。
【００７５】図７〜図１５は、この発明の第２の実施形
態に係るＤＲＡＭを、主要な製造工程毎に示した断面図
である。
【００７６】まず、図７に示す構造を、周知の方法を用
いて形成する。一例を挙げれば、図７に示すように、シ
リコン基板４０内に、素子分離領域４１を形成し、シリ
コン基板４０に、能動素子を形成するための素子領域４
２を画定する。次いで、シリコン基板４０上に、ゲート
電極４３を形成した後、素子領域４２内に、ソース／ド
レイン領域４４を形成する。これにより、図６に示すセ
ルアレーの部分にはセルトランジスタＣＴが形成され、
また、周辺回路の部分には周辺トランジスタＰＴが形成
される。セルトランジスタＣＴのゲート電極４３はワー
ド線ＷＬである。ゲート電極４３は、導電性ポリシリコ
ンと、高融点金属シリサイドとの積層膜からなる。次い
で、第１層層間絶縁膜４５-1を形成した後、この第１層
層間絶縁膜４５-1に対し、ソース／ドレイン領域４４の
一方に通じるコンタクト孔４６-1、および内部配線孔４
６-2を形成する。次いで、これら孔４６-1、４６-2内
に、内部配線層４７を形成する。内部配線層４７は、た
とえば窒化チタン（ＴｉＮ）と、チタン（Ｔｉ）との積
層膜により形成される。また、図６の左側に示される内
部配線層４７は特にビット線ＢＬであり、図６の右側に
示される内部配線層４７は周辺回路の配線のうち、ビッ
ト線ＢＬと同一の層が用いられた配線を示している。次
いで、第２層層間絶縁膜４５-2を形成する。次いで、第
１層層間絶縁膜４５-1、第２層層間絶縁膜４５-2に対
し、ソース／ドレイン領域４４の他方に通じるコンタク
ト孔４８を形成する。次いで、コンタクト孔４８内に、
コンタクトプラグ４９を形成する。
【００７７】次に、図８に示すように、コンタクトプラ
グ４９が露出した第２層層間絶縁膜４５-2上に、第３層
層間絶縁膜４５-3を形成する。次いで、第３層層間絶縁
膜４５-3に対し、リソグラフィー法およびＲＩＥ法を用
いて、セルキャパシタを形成するための開孔部５０を形
成する。
【００７８】次に、図９に示すように、開孔部５０が形
成された第３層層間絶縁膜４５-3上に、SrRuO3（以下Ｓ
ＲＯ）等の導電体を堆積し、ＳＲＯ膜を形成する。次い
で、ＳＲＯ膜のうち、開孔部５０内以外の部分を、たと
えばＣＭＰ法を用いて除去する。これにより、開孔部５
０内に、ＳＲＯ膜からなるストレージ電極２が形成され
る。ストレージ電極２は、コンタクトプラグ４９を介し
てセルトランジスタのソース／ドレイン４４の他方に接
続される。
【００７９】次に、図１０に示すように、ストレージ電
極２、および第３層層間絶縁膜４５-3上に、ＢＳＴＯ等
の高誘電体、あるいは強誘電体を堆積し、キャパシタ膜
３を形成する。次いで、キャパシタ膜３上に、ＳＲＯ等
の導電体を堆積し、下部導電体層５を形成する。
【００８０】次に、図１１に示すように、下部導電体層
５上に、アルミナ（Al2O3）等を堆積し、バリア層６を
形成する。このとき、バリア層６が絶縁性を持つ場合に
は、その厚さは、１ｎｍ〜５０ｎｍ程度が望ましい。特
にバリア層６がアルミナである場合には、５ｎｍ程度が
望ましい。５ｎｍ程度の薄いアルミナ膜を形成するため
には、たとえば酸素を含む雰囲気中で、アルミニウムを
スパッタリングすれば良い。
【００８１】次に、図１２に示すように、バリア層６上
に、アルミニウム等の導電体を、スパッタリング法を用
いて堆積し、上部導電体層７を形成する。
【００８２】次に、図１３に示すように、上部導電体層
７、バリア層６、および下部導電体層５をリソグラフィ
ー法およびＲＩＥ法を用いて、一括してエッチングし、
プレート電極４を形成する。これにより、下部導電体層
５、バリア層６、上部導電体層７の三層構造を含むプレ
ート電極４が形成される。
【００８３】次に、図１４に示すように、プレート電極
４が形成された第３層層間絶縁膜４５-3上に、第４層層
間絶縁膜４５-4を形成する。次いで、第４層層間絶縁膜
４５-4に対し、リソグラフィー法およびＲＩＥ法を用い
て、上部導電体層７に通じるコンタクト孔５１、および
内部配線層４７に通じるコンタクト孔５２をそれぞれ形
成する。
【００８４】次に、図１５に示すように、コンタクト孔
５１、５２が形成された第４層層間絶縁膜４５-4上に、
窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、
ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜のう
ち、コンタクト孔５１、５２内以外の部分を除去する。
これにより、コンタクト孔５１、および５２内にそれぞ
れ、ＴｉＮ／Ｔｉの積層膜からなるコンタクトプラグ５
３、５４が形成される。
【００８５】次に、図６（Ｂ）に示すように、コンタク
トプラグ５３、５４が形成された第４層層間絶縁膜４５
-4上に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次
堆積し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積
層膜を、リソグラフィー法およびＲＩＥ法を用いてエッ
チングし、内部配線層５５、５６を形成する。
【００８６】この後、特に図示しないが、内部配線層
を、さらに多層に形成し、最後に窒化シリコン、あるい
は二酸化シリコンからなるパッシベーション膜を形成す
る。この後、水素アニールを施し、セルトランジスタＣ
Ｔの特性、および周辺トランジスタＰＴの特性等をそれ
ぞれ整えることで、第２の実施形態に係るＤＲＡＭが完
成する。
【００８７】このような第２の実施形態に係るＤＲＡＭ
によれば、プレート電極４が、下部層導電体層５（ＳＲ
Ｏ）、バリア層６（Al2O3）、および上部導電体層７（A
l）の三層構造からなる。このため、多層配線工程後、
水素アニールを施した場合でも、バリア層６（Al2O3）
が、キャパシタ膜３（ＢＳＴＯ）を還元性ダメージから
保護する。よって、キャパシタ膜３の膜質の劣化が抑制
され、たとえばリーク電流増加等、キャパシタ特性の劣
化を防ぐことができる。
【００８８】なお、第２の実施形態では、バリア層６の
成膜方法として、スパッタリング法を用いている。
【００８９】たとえば０．１５μｍルールの世代では、
キャパシタが形成される開孔部５０の最小幅は、約０．
１５μｍとなる。このような開孔部５０に、ストレージ
電極２、キャパシタ膜３、および下部導電体層５を、た
とえば０．０２μｍ、０．０２μｍ、０．０４μｍ程度
にそれぞれ堆積すれば、開孔部５０は、ほとんど埋め込
まれた状態になり、特に下部導電体層５の上面は、ほぼ
平坦となる。
【００９０】このようにストレージ電極２、キャパシタ
膜３、および下部導電体層５のトータルの膜厚を、開孔
部５０の最小幅の２倍以上とすれば、下部導電体層５の
上面を平坦にできる。下部導電体層５の上面が平坦であ
る構造によれば、バリア層６の成膜に、特に段差被覆性
に優れた方法を使用する必要がなくなり、たとえばスパ
ッタリング法を好適に使用することが可能な構造を得る
ことができる。
【００９１】もちろん、バリア層６の成膜には、スパッ
タリング法の他、ＣＶＤ法やスピンコート法等、より段
差被覆性に優れた方法が使用されても良い。
【００９２】また、第２の実施形態では、下部導電体層
５に、一般に抵抗率の高い導電性酸化物、たとえばＳＲ
Ｏを用いている。この場合、上部導電体層７には、下部
導電体層５よりも抵抗率の低い導電体、たとえばアルミ
ニウムを用いるのが望ましい。このようにすることで、
広い面積を持つセルアレー全体に対して、より有効にプ
レート電位ＶＰＬを与えることができる。
【００９３】また、第２の実施形態では、プレート電位
ＶＰＬは、上部導電体層７に供給され、バリア層６は、
絶縁性を持つ物質、たとえばアルミナである。この場合
の等価回路は、図３（Ａ）に示したものとなる。図３
（Ａ）に示す構成では、プレート電位ＶＰＬの供給端
と、セルキャパシタとの間に、キャパシタが直列に接続
され、実効的なセル容量が減少してしまう。
【００９４】しかし、通常のＤＲＡＭにおいては、プレ
ート電極４は、多数のセル（典型的には２５６ｋビッ
ト）に跨って共通に用いられており、非常に大きなパタ
ーンとなっている。具体的な例を挙げると、たとえば
０．１５μｍルールの世代では、プレート電極４の面積
は、約４８，０００μｍ2となる。この場合、バリア層
６に、膜厚５ｎｍのアルミナを用いた場合、その容量
は、７×１０5ｆＦ程度となる。一方、セルキャパシタ
１ビット当たりの容量は、通常３０ｆＦ程度である。こ
のため、直列に７×１０5ｆＦ程度のキャパシタが接続
されても、セルキャパシタ１ビット当たりの容量の減少
は、０．０１％以下と十分に無視できるものとなる。
【００９５】また、第２の実施形態では、上部導電体層
７にアルミニウムを使用しており、また、コンタクトプ
ラグ５３には、ＴｉＮ／Ｔｉの積層膜を使用している。
このようなアルミニウムとＴｉＮとの組み合わせでは、
コンタクトプラグ５３の底部で良好なオーミック接続が
容易に実現される。
【００９６】なお、バリア層６は導電性とすることも可
能である。この場合の等価回路は、図３（Ｂ）に示した
ものとなる。バリア層６を導電性とするための一例は、
たとえばアルミナの酸素量を化学量論比よりも減少さ
せ、Al2O3-d（d>0）とすれば良い。バリア層６に導電性
を持たせた場合には、バリア層６の抵抗率が高くても、
即ちわずかな導電性を有するだけでも、上部導電体層７
と下部導電体層５との間の抵抗は十分に低いものにな
る。上述したように、プレート電極４の面積が、非常に
大きいからである。このように、バリア層６に導電性を
持たせた場合には、セル容量の減少を抑制することがで
きる。
【００９７】次に、第２の実施形態の変形例を説明す
る。
【００９８】図１６は、この発明の第２の実施形態の変
形例に係るＤＲＡＭを示す断面図である。
【００９９】図１６に示すように、コンタクト孔５１
を、上部導電体層７、バリア層６をそれぞれ貫通して形
成し、コンタクトプラグ５３を、下部導電体層５に直接
に接触させることも可能である。
【０１００】このような変形例によれば、コンタクトプ
ラグ５３が下部導電体層５に直接に接触するので、バリ
ア層６に導電性を持たせた場合と同様に、セル容量の減
少を抑制できる利点がある。
【０１０１】［第３の実施形態］図１７はこの発明の第
３の実施形態に係るＤＲＡＭセルアレーおよびＤＲＡＭ
周辺回路の断面を示す断面図である。
【０１０２】以下、図１７に示す第３の実施形態に係る
ＤＲＡＭを、その製造方法とともに説明する。
【０１０３】図１８〜図２５は、この発明の第３の実施
形態に係るＤＲＡＭを、主要な製造工程毎に示した断面
図である。
【０１０４】まず、図１８に示すように、たとえば図７
を参照して説明した製法を用いて、シリコン基板４０上
に素子分離領域４１、セルトランジスタＣＴ、周辺トラ
ンジスタＰＴ、セルトランジスタＣＴのドレインをビッ
ト線に接続するためのビット線コンタクト（図示せ
ず）、ビット線４７、セルトランジスタＣＴのソースを
ストレージ電極に接続するためのコンタクトプラグ４９
をそれぞれ形成する。
【０１０５】次に、図１９に示すように、コンタクトプ
ラグ４９が露出した第２層層間絶縁膜４５-2上に、第３
層層間絶縁膜４５-3を形成する。次いで、第３層層間絶
縁膜４５-3に対し、リソグラフィー法およびＲＩＥ法を
用いて、セルキャパシタを形成するための開孔部５０を
形成する。
【０１０６】次に、図２０に示すように、開孔部５０が
形成された第３層層間絶縁膜４５-3上に、ＳＲＯ等の導
電体を堆積し、ＳＲＯ膜を形成する。次いで、ＳＲＯ膜
のうち、開孔部５０内以外の部分を、たとえばＣＭＰ法
を用いて除去する。これにより、開孔部５０内に、ＳＲ
Ｏ膜からなるストレージ電極２が形成される。
【０１０７】次に、図２１に示すように、ストレージ電
極２が形成された第３層層間絶縁膜４５-3上に、ＢＳＴ
Ｏ等の高誘電体、あるいは強誘電体を堆積し、キャパシ
タ膜３を形成する。次いで、キャパシタ膜３上に、ＳＲ
Ｏ等の導電体を堆積し、下部導電体層５を形成する。
【０１０８】次に、図２２に示すように、下部導電体層
５上に、たとえばＣＶＤ法を用いてアルミニウム等の導
電体を堆積し、上部導電体層７を形成する。この堆積
中、アルミニウムは、酸化物であるＳＲＯ（下部導電体
層）５と反応し、下部導電体層５と上部導電体層７との
界面に、アルミナ（Al2O3）等のバリア層６が形成され
る。
【０１０９】次に、図２３に示すように、上部導電体層
７、バリア層６、および下部導電体層５をリソグラフィ
ー法およびＲＩＥ法を用いて、一括してエッチングし、
プレート電極４を形成する。これにより、下部導電体層
５、バリア層６、上部導電体層７の三層構造を含むプレ
ート電極４が形成される。
【０１１０】次に、図２４に示すように、プレート電極
４が形成された第３層層間絶縁膜４５-3上に、第４層層
間絶縁膜４５-4を形成する。次いで、第４層層間絶縁膜
４５-4に対し、リソグラフィー法およびＲＩＥ法を用い
て、上部導電体層７に通じるコンタクト孔５１、および
内部配線層（ＢＬ）４７に通じるコンタクト孔５２をそ
れぞれ形成する。
【０１１１】次に、図２５に示すように、コンタクト孔
５１、５２が形成された第４層層間絶縁膜４５-4上に、
窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、
ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜のう
ち、コンタクト孔５１、５２内以外の部分を除去する。
これにより、コンタクト孔５１、および５２内にそれぞ
れ、ＴｉＮ／Ｔｉの積層膜からなるコンタクトプラグ５
３、５４が形成される。
【０１１２】次に、図１７に示すように、コンタクトプ
ラグ５３、５４が形成された第４層層間絶縁膜４５-4上
に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積
し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜
を、リソグラフィー法およびＲＩＥ法を用いてエッチン
グし、内部配線層５５、５６を形成する。
【０１１３】この後、特に図示しないが、内部配線層
を、さらに多層に形成し、最後に窒化シリコン、あるい
は二酸化シリコンからなるパッシベーション膜を形成す
る。この後、水素アニールを施し、セルトランジスタＣ
Ｔの特性、および周辺トランジスタＰＴの特性等をそれ
ぞれ整えることで、第３の実施形態に係るＤＲＡＭが完
成する。
【０１１４】このような第３の実施形態に係るＤＲＡＭ
においても、第２の実施形態に係るＤＲＡＭと同様の効
果を得ることができる。
【０１１５】また、その製造方法によれば、バリア層６
を、下部導電体層５と上部導電体層７との間の反応によ
り形成する。このため、バリア層６を形成するための膜
堆積工程を削減でき、製造コストの上昇を抑制できる。
【０１１６】また、その製造方法は、下記のように変形
することができる。
【０１１７】たとえばＳＲＯ等の下部導電体層５上に、
アルミニウム等の導電体を堆積し、上部導電体層７を形
成する。この後、熱処理し、ＳＲＯとアルミニウムとの
界面を反応させ、アルミナ（Al2O3）等のバリア層７を
形成する。
【０１１８】このような製造方法においても、バリア層
６を形成するための膜堆積工程を削減でき、製造コスト
の上昇を抑制できる。
【０１１９】また、別の変形例としては、たとえばＳＲ
Ｏ等の下部導電体層５上に、アルミニウム等の導電体を
堆積し、上部導電体層７を形成する。次いで、上部導電
体層７、および下部導電体層５をリソグラフィー法およ
びＲＩＥ法を用いて、一括してエッチングし、下部導電
体層５、および上部導電体層７の二層構造を含むプレー
ト電極４を、まず形成する。この後、熱処理し、ＳＲＯ
とアルミニウムとの界面を反応させ、アルミナ（Al
2O3）等のバリア層６を形成し、プレート電極４を、下
部導電体層５、バリア層６、および上部導電体層７の三
層構造にする。
【０１２０】このような製造方法によれば、バリア層６
を形成するための膜堆積工程を削減でき、製造コストの
上昇を抑制できる。これと同時に、プレート電極４パタ
ーンを形成するためのエッチング時、バリア層６のエッ
チングが不要になり、エッチングの容易化を図ることが
できる。
【０１２１】［第４の実施形態］図２６はこの発明の第
４の実施形態に係るＤＲＡＭセルアレーおよびＤＲＡＭ
周辺回路の断面を示す断面図である。
【０１２２】以下、図２６に示す第４の実施形態に係る
ＤＲＡＭを、その製造方法とともに説明する。
【０１２３】図２７〜図３８は、この発明の第３の実施
形態に係るＤＲＡＭを、主要な製造工程毎に示した断面
図である。
【０１２４】まず、図２７に示すように、たとえば図７
を参照して説明した製法を用いて、シリコン基板４０上
に素子分離領域４１、セルトランジスタＣＴ、周辺トラ
ンジスタＰＴ、セルトランジスタＣＴのドレインをビッ
ト線に接続するためのビット線コンタクト（図示せ
ず）、ビット線４７をそれぞれ形成する。この後、ビッ
ト線４７が形成された第１の層間絶縁膜４５-1上に、第
２層層間絶縁膜４５-2を形成する。
【０１２５】次に、図２８に示すように、第２層層間絶
縁膜４５-2上に、アルミナ等を堆積し、バリア膜６１を
形成する。次いで、バリア膜６１および第２層層間絶縁
膜４５-2、第１層層間絶縁膜４５-1に対し、リソグラフ
ィー法およびＲＩＥ法を用いて、セルトランジスタＣＴ
のソースに達するコンタクト孔４８を形成する。次い
で、コンタクト孔４８内に、コンタクトプラグ４９を形
成する。
【０１２６】次に、図２９に示すように、コンタクトプ
ラグ４９が露出した第２層層間絶縁膜４５-2上に、第３
層層間絶縁膜４５-3を形成する。次いで、第３層層間絶
縁膜４５-3上に、アルミナ等を堆積し、バリア膜６２を
形成する。次いで、バリア膜６２および第３層層間絶縁
膜に対し、リソグラフィー法およびＲＩＥ法を用いて、
セルキャパシタを形成するための開孔部５０を形成す
る。
【０１２７】次に、図３０に示すように、開孔部５０が
形成された第３層層間絶縁膜４５-3上に、アルミナ等を
堆積し、バリア膜６３を形成する。次いで、バリア膜６
３を、ＲＩＥ法を用いてエッチングし、バリア膜６３を
開孔部５０の側壁に残す。
【０１２８】次に、図３１に示すように、バリア膜６３
およびバリア膜６２上に、ＳＲＯ等の導電体を堆積し、
ＳＲＯ膜を形成する。次いで、ＳＲＯ膜のうち、開孔部
５０内以外の部分を、たとえばＣＭＰ法を用いて除去す
る。これにより、開孔部５０内に、ＳＲＯ膜からなるス
トレージ電極２が形成される。
【０１２９】次に、図３２に示すように、ストレージ電
極２およびバリア膜６２上に、ＢＳＴＯ等の高誘電体、
あるいは強誘電体を堆積し、キャパシタ膜３を形成す
る。キャパシタ膜３上に、ＳＲＯ等の導電体を堆積し、
下部導電体層５を形成する。
【０１３０】次に、図３３に示すように、下部導電体層
５上に、アルミナを薄く堆積し、バリア層６を形成す
る。このとき、バリア層６を構成するアルミナの膜厚は
５ｎｍ程度、成膜方法としては、たとえば酸素を含む雰
囲気中でのスパッタリング法である。
【０１３１】次に、図３４に示すように、バリア層７上
に、スパッタリング法を用いて、アルミニウム等の導電
体を堆積し、上部導電体層７を形成する。
【０１３２】次に、図３５に示すように、上部導電体層
７、バリア層６、および下部導電体層５をリソグラフィ
ー法およびＲＩＥ法を用いて、一括してエッチングし、
プレート電極４を形成する。
【０１３３】次に、図３６に示すように、プレート電極
４が形成された第３層層間絶縁膜４５-3上に、アルミナ
を堆積し、バリア膜６４を形成する。次いで、バリア膜
６４をＲＩＥ法を用いてエッチングし、バリア膜６４を
プレート電極４の側壁に残す。これにより、ストレージ
電極２、キャパシタ膜３、プレート電極４からなるキャ
パシタ構造体は、たとえばプラグ４９の上部を除いて、
バリア膜６１、６２、６３、６４、およびバリア層６に
より覆われる。
【０１３４】次に、図３７に示すように、プレート電極
４およびバリア膜６５が形成された第３層層間絶縁膜４
５-3上に、第４層層間絶縁膜４５-4を形成する。次い
で、第４層層間絶縁膜４５-4に対し、リソグラフィー法
およびＲＩＥ法を用いて、上部導電体層７に通じるコン
タクト孔５１、および内部配線層（ＢＬ）４７に通じる
コンタクト孔５２をそれぞれ形成する。
【０１３５】次に、図３８に示すように、コンタクト孔
５１、５２が形成された第４層層間絶縁膜４５-4上に、
窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積し、
ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜のう
ち、コンタクト孔５１、５２内以外の部分を除去する。
これにより、コンタクト孔５１、および５２内にそれぞ
れ、ＴｉＮ／Ｔｉの積層膜からなるコンタクトプラグ５
３、５４が形成される。
【０１３６】次に、図２６に示すように、コンタクトプ
ラグ５３、５４が形成された第４層層間絶縁膜４５-4上
に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）を順次堆積
し、ＴｉＮ／Ｔｉの積層膜を形成する。次いで、積層膜
を、リソグラフィー法およびＲＩＥ法を用いてエッチン
グし、内部配線層５５、５６を形成する。
【０１３７】この後、特に図示しないが、内部配線層
を、さらに多層に形成し、最後に窒化シリコン、あるい
は二酸化シリコンからなるパッシベーション膜を形成す
る。この後、水素アニールを施し、セルトランジスタＣ
Ｔの特性、および周辺トランジスタＰＴの特性等をそれ
ぞれ整えることで、第４の実施形態に係るＤＲＡＭが完
成する。
【０１３８】このような第４の実施形態に係るＤＲＡＭ
によれば、キャパシタ構造体が実質的にバリア膜６１〜
６４（Al2O3）、およびバリア層６（Al2O3）により覆わ
れる。このため、第２、第３の実施形態と同様に、多層
配線工程後、水素アニールを施した場合でも、バリア膜
６１〜６４（Al2O3）が、キャパシタ膜３（ＢＳＴＯ）
を還元性ダメージから保護する。よって、キャパシタ膜
３の膜質の劣化が抑制され、たとえばリーク電流増加
等、キャパシタ特性の劣化を防ぐことができる。
【０１３９】さらに、キャパシタ構造体の少なくとも一
部を覆うバリア膜６１〜６４（Al2O 3）を、下部導電体
層５（ＳＲＯ）、バリア層６（Al2O3）、および上部導
電体層７（Al）の三層構造を含むプレート電極４と組み
合わせることで、上記効果は、さらに高まる。キャパシ
タ膜３の周囲がほぼ全て、バリア層６、バリア膜６１〜
６４により囲まれるためである。
【０１４０】以上、この発明を、第１〜第４の実施形態
を参照して説明したが、この発明は、第１〜第４の実施
形態に限られるものではなく、その主旨を逸脱しない範
囲で変形することができる。
【０１４１】たとえば第２〜第４の実施形態では、図３
９（Ａ）に示すように、スタック型キャパシタを、スト
レージ電極２を開孔部５０に沿って凹状に形成し、この
凹状表面をプレート電極４と対向させる“内堀り型”と
した。
【０１４２】しかし、スタック型キャパシタは、図３９
（Ｂ）に示すように、ストレージ電極２を凸状に形成
し、この凸状表面をプレート電極４と対向させる“外堀
り型”としても良い。あるいは図３９（Ｃ）に示すよう
な“クラウン型”としても良い。クラウン型は、たとえ
ばストレージ電極２を開孔部５０に沿って凹状に形成し
た後、第４層層間絶縁膜４５-4を、その表面から一部、
あるいは全てを除去することで形成される。
【０１４３】また、この発明は、スタック型キャパシタ
に限られるものではなく、“プレーナ型キャパシタ”に
も適用することができる。この発明を適用した“プレー
ナ型キャパシタ”の一例は、図３９（Ｄ）に示すよう
に、ストレージ電極を、シリコン基板４０内に形成され
たＴｉ層７１、ＴｉＮ層７２、およびＳＲＯ層７３によ
り形成する。ＳＲＯ層７３上にはキャパシタ膜３（ＢＳ
ＴＯ）が形成され、キャパシタ膜３上には下部導電体層
５（ＳＲＯ）、バリア層６（Al2O3）、および上部導電
体層７（Al）からなるプレート電極４が形成される。
【０１４４】また、この発明に係るキャパシタ構造体
は、１トランジスタ−１キャパシタ型のＤＲＡＭやＦＲ
ＡＭに限らず、図３９（Ｅ）に示すような、ＥＥＰＲＯ
Ｍ等に使用されるスタックゲート構造のメモリセルにも
応用することができる。
【０１４５】図３９（Ｅ）に示すように、スタックゲー
ト構造のメモリセルは、シリコン基板４０上に形成され
たゲート絶縁膜８１、ゲート絶縁膜８１上に形成された
浮遊ゲート８２、浮遊ゲート８２に、キャパシタ膜８３
を介して容量結合する制御ゲート８４からなる。
【０１４６】スタックゲート構造のメモリセルを、たと
えばＥＥＰＲＯＭに用いた場合には、浮遊ゲート８２と
制御ゲート８４との間の容量を、浮遊ゲート８２とシリ
コン基板４０との間の容量よりも大きくしたい要求があ
る。浮遊ゲート８２への電荷の注入効率を向上させるた
めである。したがって、キャパシタ膜８３の材料には、
シリコン酸化膜や、シリコン窒化膜よりも誘電率が高
い、高誘電体や、強誘電体が用いられることが十分に想
定される。たとえば第１の実施形態において説明したよ
うな(Ba,Sr)TiO3（一般にＢＳＴＯ）、BaTiO3、SrTi
O3、Ta2O5、Pb(Zr,Ti)O3（一般にＰＺＴ）、Pb(Nb,Ti)O
3、PbZrO3、PbTiO3、LiNbO3、SrBi2Ta2O9、SrBi2(Ta,N
b)2O9、Bi4Ti3O13である。
【０１４７】上記高誘電体や、強誘電体をキャパシタ膜
８３に用いた場合、その膜質の劣化は、たとえばリーク
電流の増加等を招き、電荷保持特性の悪化につながるた
めに極力抑制したい。
【０１４８】そこで、ゲート絶縁膜８１を、上記バリア
層６と同様な材料、即ちAl、W、Cu、Ti、Co、Ta、Nb、R
u、Irからなる金属群の少なくとも一つを含む金属酸化
物により構成する。
【０１４９】このような構成を有するスタックゲート構
造のメモリセルによれば、水素アニールを施した場合
に、ゲート絶縁膜８１がキャパシタ膜８３を還元性ダメ
ージから保護する。よって、キャパシタ膜８３の膜質の
劣化が抑制され、たとえばリーク電流増加等、電荷保持
特性の劣化を防ぐことができる。
【０１５０】また、バリア層６が絶縁性を有する場合、
次のような効果をさらに得ることができる。
【０１５１】たとえば２５６ＭビットのＤＲＡＭの場
合、図４０（Ａ）に示すように、セルアレイが２５６ｋ
ビット程度の規模ごとにまとめられている。即ちプレー
ト電極は２５６ｋビットごとに分割されている。
【０１５２】図４０（Ａ）に示す状態では、あるセルア
レイ、たとえばセルアレイＡがアクセス（読み出し／書
き込み）されたとき、セルアレイＡ内のプレート電極の
電位が微妙に振動する。この微妙な振動はノイズとな
り、プレート電極にプレート電位を供給する配線に伝わ
る。配線に伝わったノイズは、セルアレイＡ内のプレー
ト電極に配線を介して直接的に接続されている他のプレ
ート電極、即ちセルアレイＢ内のプレート電極、セルア
レイＣ内のプレート電極、…に伝わる。この結果、アク
セスされていないセルアレイＢ、Ｃ、つまり休止してい
るセルアレイＢ、Ｃ内のプレート電極の電位が振動す
る。プレート電極の電位の振動は、セルのデータ保持特
性に悪い影響を及ぼす可能性がある。
【０１５３】これに対し、バリア層６を持ち、かつバリ
ア層６が絶縁性を有する場合には、図４０（Ｂ）に示す
ように、プレート電位を供給する配線とプレート電極と
の間に、容量が直列に挟まれることになる。直列に挟ま
れた容量は、アクセスされているセルアレイ、たとえば
セルアレイＡ内のプレート電極の電位の振動を吸収す
る。この結果、セルアレイＡ内のプレート電極の電位の
振動はプレート電位を供給する配線に伝わり難くなり、
アクセスされていないセルアレイＢ内のプレート電極、
セルアレイＣ内のプレート電極、…の電位の振動を抑制
することができる。よって、アクセスされていないセル
アレイ中のセルのデータ保持特性の悪化を抑制すること
ができる。
【０１５４】さらにアクセス時にメモリセルが発生する
ノイズ以外に対しても耐性がある。たとえばプレート電
位を供給する配線に対してノイズが印加された場合で
も、このノイズは、直列に挟まれた容量によって吸収す
ることが可能となる。よって、同様にプレート電極の電
位の振動は抑制され、セルのデータ保持特性の悪化を抑
制することができる。
【０１５５】このようにプレート電極が各セルアレイ毎
に分割されている場合、プレート電位を供給する配線と
プレート電極との間に容量を直列に挟むことで、アクセ
ス時にメモリセルが発生するノイズ、あるいはプレート
電位を供給する配線に印加されたノイズに起因したデー
タ保持特性の悪化を抑制することができる。
【０１５６】また、プレート電極が一枚のみの場合に
は、プレート電位発生回路１１とプレート電極との間に
容量を直列に挟めば良い。この場合、特にプレート電位
を供給する配線にノイズが印加された際、このノイズに
起因したデータ保持特性の悪化を抑制することができ
る。
【０１５７】
【発明の効果】以上説明したように、この発明によれ
ば、還元剤を含む雰囲気中でアニールを施した場合で
も、キャパシタ膜を構成する誘電体の劣化を抑制するこ
とが可能な構造を持つ半導体装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係るキャパ
シタ構造体を示す図。
【図２】図２はこの発明の第１の実施形態に係るキャパ
シタ構造体を用いたＤＲＡＭセルアレーを示す図。
【図３】図３（Ａ）はバリア層が絶縁性を持つ場合のＤ
ＲＡＭセルアレーの等価回路図、図３（Ｂ）はバリア層
が導電性を持つ場合のＤＲＡＭセルアレーの等価回路
図。
【図４】図４はこの発明の第１の実施形態に係るキャパ
シタ構造体を用いたＦＲＡＭセルアレーを示す図。
【図５】図５（Ａ）はバリア層が絶縁性を持つ場合のＦ
ＲＡＭセルアレーの等価回路図、図５（Ｂ）はバリア層
が導電性を持つ場合のＦＲＡＭセルアレーの等価回路
図。
【図６】図６（Ａ）はこの発明の第２の実施形態に係る
ＤＲＡＭセルアレーの平面図、図６（Ｂ）はこの発明の
第２の実施形態に係るＤＲＡＭを示す断面図。
【図７】図７はこの発明の第２の実施形態に係るＤＲＡ
Ｍの一製造工程を示す断面図。
【図８】図８はこの発明の第２の実施形態に係るＤＲＡ
Ｍの一製造工程を示す断面図。
【図９】図９はこの発明の第２の実施形態に係るＤＲＡ
Ｍの一製造工程を示す断面図。
【図１０】図10はこの発明の第２の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図１１】図11はこの発明の第２の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図１２】図12はこの発明の第２の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図１３】図13はこの発明の第２の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図１４】図14はこの発明の第２の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図１５】図15はこの発明の第２の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図１６】図15はこの発明の第２の実施形態の変形例に
係るＤＲＡＭを示す断面図。
【図１７】図17はこの発明の第３の実施形態に係るＤＲ
ＡＭを示す断面図。
【図１８】図18はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図１９】図19はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２０】図20はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２１】図21はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２２】図22はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２３】図23はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２４】図24はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２５】図25はこの発明の第３の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２６】図26はこの発明の第４の実施形態に係るＤＲ
ＡＭを示す断面図。
【図２７】図27はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２８】図28はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図２９】図29はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３０】図30はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３１】図31はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３２】図32はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３３】図33はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３４】図34はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３５】図35はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３６】図36はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３７】図37はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３８】図38はこの発明の第４の実施形態に係るＤＲ
ＡＭの一製造工程を示す断面図。
【図３９】図39（Ａ）は内掘り型スタックキャパシタの
断面図、図39（Ｂ）は外掘り型スタックキャパシタの断
面図、図39（Ｃ）はクラウン型スタックキャパシタの断
面図、図39（Ｄ）はプレーナ型キャパシタの断面図、図
39（Ｅ）はスタックゲート構造の断面図。
【図４０】図40（Ａ）、図40（Ｂ）はそれぞれプレート
電位発生回路とプレート電極との接続を示す回路図。
【符号の説明】
１…キャパシタ構造体、 ２…分散電極（ストレージ電極）、 ３…キャパシタ膜、 ４…共通電極（プレート電極）、 ５…下部導電体層、 ６…バリア層、 ７…上部導電体層、 １１…プレート電位発生回路、 １２…駆動パルス線ドライバ、 ４０…シリコン基板、 ４１…素子分離領域、 ４２…素子領域、 ４３…ゲート電極、 ４４…ソース／ドレイン領域、 ４５…層間絶縁膜、 ４６-1…コンタクト孔、 ４６-2…配線孔、 ４７…内部配線層、 ４８…コンタクト孔、 ４９…コンタクトプラグ、 ５０…開孔部、 ５１…コンタクト孔、 ５２…コンタクト孔、 ５３…コンタクトプラグ、 ５４…コンタクトプラグ、 ５５…内部配線層、 ５６…内部配線層。 ６１〜６４…バリア膜、 ７１…Ｔｉ層、 ７２…ＴｉＮ層、 ７３…ＳＲＯ層、 ８１…ゲート絶縁膜、 ８２…浮遊ゲート、 ８３…キャパシタ膜、 ８４…制御ゲート。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD14 AD24 AD31 AD42 AD48 AD49 AD53 AD54 EP00 EP02 EP23 EP44 EP49 EP56 FR02 GA02 GA06 GA12 GA21 GA27 JA06 JA13 JA14 JA15 JA17 JA31 JA35 JA36 JA37 JA38 JA39 JA40 JA42 JA43 JA44 JA53 JA56 MA01 MA05 MA06 MA16 MA17 MA18 MA20 PR18 PR22 PR33 PR40 PR42 PR43 PR44 PR45 PR52 PR53 PR54 PR55

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の分散電極と、 下部導電体層、被膜および上部導電体層からなる積層構
    造を含み、前記複数の分散電極それぞれに共通となる共
    通電極と、 前記複数の分散電極と前記共通電極との間に形成された
    キャパシタ膜とを具備することを特徴とする半導体装
    置。
  2. 【請求項２】 前記積層構造がキャパシタを構成する場
    合、このキャパシタの容量は、前記分散電極と前記共通
    電極とが構成するキャパシタの容量よりも大きいことを
    特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 半導体基板上に形成された、一方電極、
    キャパシタ膜、および他方電極からなるキャパシタ構造
    を有し、前記一方電極は、 前記キャパシタ膜上に形成された下部導電体層と、 前記下部導電体層上に形成された被膜と、 前記中間層上に形成された上部導電体層とを含むことを
    特徴とする半導体装置。
  4. 【請求項４】 前記上部導電体層は、前記下部導電体層
    および前記被膜よりも低い抵抗率を持つことを特徴とす
    る請求項３に記載の半導体装置。
  5. 【請求項５】 半導体基板上に形成された、一方電極、
    キャパシタ膜、および他方電極からなるキャパシタ構造
    と、 前記キャパシタ構造の周囲に形成され、前記キャパシタ
    構造を実質的に覆う被膜とを具備することを特徴とする
    半導体装置。
  6. 【請求項６】 前記被膜は、 Al、W、Cu、Ti、Co、Ta、Nb、Ru、Irからなる金属群の
    少なくとも一つを含む金属酸化物、またはシリコン窒化
    物のいずれかを含むことを特徴とする請求項１乃至請求
    項５いずれか一項に記載の半導体装置。
  7. 【請求項７】 半導体基板上に形成された金属酸化物
    と、 前記金属酸化物上に形成された第１の導電体膜と、 前記第１の導電体膜上に形成されたキャパシタ膜と、 前記キャパシタ膜上に形成された第２の導電体膜とを具
    備することを特徴とする半導体装置。
  8. 【請求項８】 前記金属酸化物は、 Al、W、Cu、Ti、Co、Ta、Nb、Ru、Irからなる金属群の
    少なくとも一つを含む金属酸化物であることを特徴とす
    る請求項７に記載の半導体装置。
  9. 【請求項９】 前記キャパシタ膜は、 (Ba,Sr)TiO3、BaTiO3、SrTiO3、Ta2O5、Pb(Zr,Ti)O3、P
    b(Nb,Ti)O3、PbZrO3、PbTiO3、LiNbO3、SrBi2Ta2O9、Sr
    Bi2(Ta,Nb)2O9、Bi4Ti3O13の少なくとも一つであること
    を特徴とする請求項１乃至請求項８いずれか一項に記載
    の半導体装置。
  10. 【請求項１０】 セルキャパシタを持つメモリセルと、 前記セルキャパシタのプレート電極に電位を供給するプ
    レート電位供給手段と、 前記プレート電位供給手段と前記プレート電極との間に
    直列に接続された容量とを具備することを特徴とする半
    導体装置。
  11. 【請求項１１】 半導体基板上に、一方電極を形成する
    工程と、 前記一方電極上に、キャパシタ膜を形成する工程と、 前記キャパシタ膜上に、下部導電体層を形成する工程
    と、 前記下部導電体層上に、被膜を形成する工程と、 前記被膜上に、上部導電体層を形成する工程と、 前記上部導電体層、前記被膜および前記下部導電体層を
    一括加工し、前記上部導電体層、前記被膜および前記下
    部導電体層からなる他方電極を形成する工程とを具備す
    ることを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 半導体基板上に、一方電極を形成する
    工程と、 前記一方電極上に、キャパシタ膜を形成する工程と、 前記キャパシタ膜上に、下部導電体層を形成する工程
    と、 前記下部導電体層上に、上部導電体層を、前記下部導電
    体層と前記上部導電体層との界面を反応させ、被膜を形
    成しつつ形成する工程と、 前記上部導電体層、前記被膜および前記下部導電体層を
    一括加工し、前記上部導電体層、前記被膜および前記下
    部導電体層からなる他方電極を形成する工程とを具備す
    ることを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 半導体基板上に、一方電極を形成する
    工程と、 前記一方電極上に、キャパシタ膜を形成する工程と、 前記キャパシタ膜上に、下部導電体層を形成する工程
    と、 前記下部導電体層上に、上部導電体層を形成する工程
    と、 前記上部導電体層と前記下部導電体層との界面を反応さ
    せ、被膜を形成する工程と、 前記上部導電体層、前記被膜および前記下部導電体層を
    一括加工し、前記上部導電体層、前記被膜および前記下
    部導電体層からなる他方電極を形成する工程とを具備す
    ることを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 半導体基板上に、一方電極を形成する
    工程と、 前記一方電極上に、キャパシタ膜を形成する工程と、 前記キャパシタ膜上に、下部導電体層を形成する工程
    と、 前記下部導電体層上に、上部導電体層を形成する工程
    と、 前記上部導電体層、および前記下部導電体層を一括加工
    し、前記上部導電体層、および前記下部導電体層を含む
    他方電極を形成する工程と、 前記上部導電体層と前記下部導電体層との界面を反応さ
    せ、前記他方電極に被膜を形成する工程とを具備するこ
    とを特徴とする半導体装置の製造方法。
JP17301899A 1999-06-18 1999-06-18 半導体装置 Expired - Fee Related JP4737789B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP17301899A JP4737789B2 (ja) 1999-06-18 1999-06-18 半導体装置
US09/595,029 US6548844B1 (en) 1999-06-18 2000-06-16 Capacitor having a structure capable of restraining deterioration of dielectric film, semiconductor device having the capacitor and method of manufacturing the same
US10/334,906 US20030094645A1 (en) 1999-06-18 2003-01-02 Capacitor having a structure capable of restraining deterioration of dielectric film, semiconductor device having the capacitor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17301899A JP4737789B2 (ja) 1999-06-18 1999-06-18 半導体装置

Publications (3)

Publication Number Publication Date
JP2001007303A true JP2001007303A (ja) 2001-01-12
JP2001007303A5 JP2001007303A5 (ja) 2006-08-03
JP4737789B2 JP4737789B2 (ja) 2011-08-03

Family

ID=15952690

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17301899A Expired - Fee Related JP4737789B2 (ja) 1999-06-18 1999-06-18 半導体装置

Country Status (2)

Country Link
US (2) US6548844B1 (ja)
JP (1) JP4737789B2 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144266A (ja) * 1999-11-11 2001-05-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002026295A (ja) * 2000-06-19 2002-01-25 Hynix Semiconductor Inc 高誘電体キャパシタ及びその製造方法
WO2004097939A1 (ja) * 2003-04-25 2004-11-11 Matsushita Electric Industrial Co., Ltd. 強誘電体メモリ装置
JP2004320063A (ja) * 2004-08-17 2004-11-11 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
WO2004107446A1 (ja) * 2003-05-27 2004-12-09 Matsushita Electric Industrial Co., Ltd. 半導体装置及びその製造方法
JP2005129903A (ja) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6943398B2 (en) 2002-11-13 2005-09-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2005340424A (ja) * 2004-05-26 2005-12-08 Nec Electronics Corp 半導体装置およびその製造方法
JP2005354103A (ja) * 2003-05-27 2005-12-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2006108152A (ja) * 2004-09-30 2006-04-20 Oki Electric Ind Co Ltd 半導体記憶装置
JP2006203252A (ja) * 2006-04-10 2006-08-03 Fujitsu Ltd 半導体装置
JP2006270122A (ja) * 2006-06-15 2006-10-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2006351899A (ja) * 2005-06-17 2006-12-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007096178A (ja) * 2005-09-30 2007-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2007141904A (ja) * 2005-11-15 2007-06-07 Elpida Memory Inc キャパシタおよびその製造方法
JP2007184532A (ja) * 2006-01-09 2007-07-19 Hynix Semiconductor Inc 半導体素子のキャパシタの製造方法
US7420237B2 (en) 2004-01-29 2008-09-02 Matsushita Electric Industrial Co., Ltd. Capacitor element

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
US6930340B2 (en) * 2003-03-03 2005-08-16 Seiko Epson Corporation Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device
US7883739B2 (en) 2003-06-16 2011-02-08 Lam Research Corporation Method for strengthening adhesion between dielectric layers formed adjacent to metal layers
KR100567752B1 (ko) * 2003-12-31 2006-04-05 동부아남반도체 주식회사 반도체 소자 형성 방법
WO2006020566A1 (en) * 2004-08-09 2006-02-23 Blue29, Llc Methods for forming a barrier layer with periodic concentrations of elements and structures resulting therefrom and systems and method affecting profiles of solutions dispensed across microelectronic topographies during electroless plating processes
JP4569924B2 (ja) * 2005-04-08 2010-10-27 エルピーダメモリ株式会社 半導体装置の製造方法
KR20120058327A (ko) * 2010-11-29 2012-06-07 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8813325B2 (en) 2011-04-12 2014-08-26 Intermolecular, Inc. Method for fabricating a DRAM capacitor
KR101942980B1 (ko) * 2012-01-17 2019-01-29 삼성디스플레이 주식회사 반도체 디바이스 및 그 형성 방법
KR101954331B1 (ko) * 2013-07-01 2019-03-05 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US10319635B2 (en) * 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5005102A (en) * 1989-06-20 1991-04-02 Ramtron Corporation Multilayer electrodes for integrated circuit capacitors
JPH05101649A (ja) 1991-10-07 1993-04-23 Hitachi Ltd 電源変動に高速で追従するｒａｍ
JP3319869B2 (ja) * 1993-06-24 2002-09-03 三菱電機株式会社 半導体記憶装置およびその製造方法
JP3250422B2 (ja) 1995-08-21 2002-01-28 松下電器産業株式会社 強誘電体メモリ装置
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
JP3452763B2 (ja) * 1996-12-06 2003-09-29 シャープ株式会社 半導体記憶装置および半導体記憶装置の製造方法
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
US5783462A (en) * 1997-01-22 1998-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an external contact to a MOSFET drain for testing of stacked-capacitor DRAMS
US6040596A (en) * 1997-07-22 2000-03-21 Samsung Electronics Co., Ltd. Dynamic random access memory devices having improved peripheral circuit resistors therein
US6320213B1 (en) * 1997-12-19 2001-11-20 Advanced Technology Materials, Inc. Diffusion barriers between noble metal electrodes and metallization layers, and integrated circuit and semiconductor devices comprising same
US6177351B1 (en) * 1997-12-24 2001-01-23 Texas Instruments Incorporated Method and structure for etching a thin film perovskite layer
US6146939A (en) * 1998-09-18 2000-11-14 Tritech Microelectronics, Ltd. Metal-polycrystalline silicon-N-well multiple layered capacitor
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
JP2000138350A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体記憶装置の製造方法
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6370056B1 (en) * 2000-03-10 2002-04-09 Symetrix Corporation Ferroelectric memory and method of operating same
US6255160B1 (en) * 1999-10-29 2001-07-03 Taiwan Semiconductor Manufacturing Company Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells
US6548343B1 (en) * 1999-12-22 2003-04-15 Agilent Technologies Texas Instruments Incorporated Method of fabricating a ferroelectric memory cell

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144266A (ja) * 1999-11-11 2001-05-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002026295A (ja) * 2000-06-19 2002-01-25 Hynix Semiconductor Inc 高誘電体キャパシタ及びその製造方法
JP4636834B2 (ja) * 2002-11-13 2011-02-23 パナソニック株式会社 半導体装置及びその製造方法
US7550344B2 (en) 2002-11-13 2009-06-23 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2005129903A (ja) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6943398B2 (en) 2002-11-13 2005-09-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JPWO2004097939A1 (ja) * 2003-04-25 2006-07-13 松下電器産業株式会社 強誘電体メモリ装置
WO2004097939A1 (ja) * 2003-04-25 2004-11-11 Matsushita Electric Industrial Co., Ltd. 強誘電体メモリ装置
US7642583B2 (en) 2003-04-25 2010-01-05 Panasonic Corporation Ferroelectric memory device
JP4614882B2 (ja) * 2003-04-25 2011-01-19 パナソニック株式会社 強誘電体メモリ装置
JP2005354103A (ja) * 2003-05-27 2005-12-22 Matsushita Electric Ind Co Ltd 半導体装置
EP1653514A1 (en) * 2003-05-27 2006-05-03 Matsushita Electric Industrial Co., Ltd. Semiconductor device and process for producing the same
JP4549947B2 (ja) * 2003-05-27 2010-09-22 パナソニック株式会社 半導体装置
EP1653514A4 (en) * 2003-05-27 2010-07-21 Panasonic Corp SEMICONDUCTOR ELEMENT AND PROCESS FOR ITS MANUFACTURE
US7326990B2 (en) 2003-05-27 2008-02-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7180122B2 (en) 2003-05-27 2007-02-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7557011B2 (en) 2003-05-27 2009-07-07 Panasonic Corporation Semiconductor device and method for fabricating the same
WO2004107446A1 (ja) * 2003-05-27 2004-12-09 Matsushita Electric Industrial Co., Ltd. 半導体装置及びその製造方法
US7420237B2 (en) 2004-01-29 2008-09-02 Matsushita Electric Industrial Co., Ltd. Capacitor element
JP2005340424A (ja) * 2004-05-26 2005-12-08 Nec Electronics Corp 半導体装置およびその製造方法
JP2004320063A (ja) * 2004-08-17 2004-11-11 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2006108152A (ja) * 2004-09-30 2006-04-20 Oki Electric Ind Co Ltd 半導体記憶装置
US7344976B2 (en) 2005-06-17 2008-03-18 Matsushita Electric Industrial Co., Ltd. Method for fabricating nonvolatile semiconductor memory device
JP2006351899A (ja) * 2005-06-17 2006-12-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4549937B2 (ja) * 2005-06-17 2010-09-22 パナソニック株式会社 半導体装置の製造方法
JP2007096178A (ja) * 2005-09-30 2007-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2007141904A (ja) * 2005-11-15 2007-06-07 Elpida Memory Inc キャパシタおよびその製造方法
JP2007184532A (ja) * 2006-01-09 2007-07-19 Hynix Semiconductor Inc 半導体素子のキャパシタの製造方法
JP2006203252A (ja) * 2006-04-10 2006-08-03 Fujitsu Ltd 半導体装置
JP2006270122A (ja) * 2006-06-15 2006-10-05 Fujitsu Ltd 半導体装置及びその製造方法
JP4579193B2 (ja) * 2006-06-15 2010-11-10 富士通セミコンダクター株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20030094645A1 (en) 2003-05-22
JP4737789B2 (ja) 2011-08-03
US6548844B1 (en) 2003-04-15

Similar Documents

Publication Publication Date Title
JP4737789B2 (ja) 半導体装置
US6825082B2 (en) Ferroelectric memory device and method of forming the same
US7002199B2 (en) Semiconductor device using high-dielectric-constant material and method of manufacturing the same
US6798010B2 (en) Ferroelectric memory devices
US6700146B2 (en) Semiconductor memory device and method for producing the same
EP1056128A2 (en) Semiconductor memory device and method of fabricating the same
US8278181B2 (en) Semiconductor device and method of manufacturing the same
US20080108203A1 (en) Multi-Layer Electrode and Method of Forming the Same
US6773929B2 (en) Ferroelectric memory device and method for manufacturing the same
US11729993B2 (en) Ferroelectric random access memory (FRAM) capacitors and methods of construction
JP4930371B2 (ja) 半導体装置及びその製造方法
JP2005217189A (ja) 容量素子及びその製造方法
JP2002368200A (ja) 半導体記憶装置
JPH10242410A (ja) 半導体メモリセル及びその作製方法
US7052951B2 (en) Ferroelectric memory devices with enhanced ferroelectric properties and methods for fabricating such memory devices
US7015564B2 (en) Capacitive element and semiconductor memory device
JP2005093605A (ja) 半導体装置およびその製造方法
JP2002057297A (ja) 半導体メモリセルの製造方法
US11937434B2 (en) Ferroelectric random access memory (FRAM) capacitors and methods of construction
US20030057464A1 (en) Ferroelectric memory device and method of fabricating the same
KR100427040B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR20030057595A (ko) 강유전체 메모리 소자의 제조 방법
KR20030084347A (ko) 수소확산방지막을 구비한 내장형 강유전체 메모리 소자의제조방법
KR20030001070A (ko) 강유전체 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060619

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100405

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110426

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees