KR101942980B1 - 반도체 디바이스 및 그 형성 방법 - Google Patents

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Abstract

반도체 디바이스를 제공한다. 본 발명의 한 실시예에 따른 반도체 디바이스는 기판, 상기 기판 위에 위치하는 산화물 반도체를 포함하는 반도체층, 상기 반도체층 위에 위치하는 배리어층 그리고 상기 배리어층 위에 위치하는 절연막을 포함하고, 상기 배리어층은 상기 반도체층의 반도체 물질보다 표준 전극 전위가 낮은 물질 또는 전자 친화도가 낮은 물질 또는 밴드갭이 큰 산화물을 포함하고, 상기 절연막은 실리콘 계열의 산화물 또는 질화물을 포함하며, 상기 절연막은 상기 배리어층의 상부면과 접촉하는 부분을 포함한다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 디바이스 및 그 형성 방법에 관한 것이다.
저항, 캐패시터, 다이오드 및 박막 트랜지스터 등과 같은 전자 소자는 다양한 분야에서 응용되고 있으며, 이 중에서 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
이러한 전자 소자에서 반도체는 소자 특성을 결정하는 중요한 요소이다. 현재 전자 소자에서 반도체로는 규소(Si)가 가장 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 소자를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
하지만, 산화물 반도체 상부에 플라즈마를 사용하여 절연막을 증착하게 되면 산화물 반도체와 절연막의 계면에서 발생하는 이물성 결함으로 인해 전자 소자의 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 산화물 반도체를 사용하는 전자 소자의 특성을 향상시킬 수 있는 반도체 디바이스 및 그 형성 방법을 제공하는데 있다.
본 발명의 한 실시예에 따른 반도체 디바이스는 기판, 상기 기판 위에 위치하는 산화물 반도체를 포함하는 반도체층, 상기 반도체층 위에 위치하는 배리어층 그리고 상기 배리어층 위에 위치하는 절연막을 포함하고, 상기 반도체층은 산화물 반도체를 포함하고, 상기 배리어층은 상기 반도체층의 반도체 물질보다 표준 전극 전위가 낮은 물질 또는 전자 친화도가 낮은 물질 또는 밴드갭이 큰 산화물을 포함하고, 상기 절연막은 실리콘 계열의 산화물 또는 질화물을 포함하며, 상기 절연막은 상기 배리어층의 상부면과 접촉하는 부분을 포함한다.
상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함할 수 있다.
상기 배리어층은 알루미늄, 갈륨, 이트륨, 니오븀, 실리콘, 마그네슘, 하프늄, 티타늄, 란타늄, 리튬, 스칸듐, 바륨, 스트론튬 및 지르코늄으로 이루어진 일군에서 선택된 적어도 하나를 포함하는 산화물을 포함할 수 있다.
상기 반도체층은 인듐 산화물, 아연 산화물, 주석 산화물을 포함하고, 상기 배리어층은 갈륨 산화물, 인듐 산화물, 아연 산화물을 포함할 수 있다.
상기 기판 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극 그리고 상기 배리어층과 상기 절연막 사이에 위치하는 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극과 상기 드레인 전극은 서로 이격되어 위치하고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 배리어층과 상기 절연막이 접촉할 수 있다.
상기 기판 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 배리어층과 상기 절연막 사이에 위치하고, 서로 이격되어 있는 소스 전극 및 드레인 전극 그리고 상기 소스 전극 및 상기 드레인 전극을 덮고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 배리어층과 접촉하는 보호막을 더 포함할 수 있다.
상기 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하고, 접촉 구멍을 포함하는 층간 절연막 그리고 상기 층간 절연막 위에 위치하고, 상기 접촉 구멍을 통해 상기 반도체층과 연결되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
상기 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 질산화 실리콘(SiONx) 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스 형성 방법은 기판 위에 산화물 반도체를 포함하는 반도체층을 형성하는 단계, 상기 반도체층 위에 배리어층을 형성하는 단계 그리고 상기 배리어층 위에 플라즈마를 이용한 증착 방법을 사용하여 절연막을 형성하는 단계를 포함하고, 상기 반도체층은 산화물 반도체를 포함하고, 상기 배리어층은 상기 반도체층의 반도체 물질보다 표준 전극 전위가 낮은 물질 또는 전자 친화도가 낮은 물질 또는 밴드갭이 큰 산화물을 포함하고, 상기 절연막은 실리콘 계열의 산화물을 포함하며, 상기 절연막은 상기 배리어층의 상부면과 접촉하는 부분을 포함한다.
상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함하도록 형성할 수 있다.
상기 배리어층은 알루미늄, 갈륨, 이트륨, 니오븀, 실리콘, 마그네슘, 하프늄, 티타늄, 란타늄, 리튬, 스칸듐, 바륨, 스트론튬 및 지르코늄으로 이루어진 일군에서 선택된 적어도 하나를 포함하는 산화물을 포함하도록 형성할 수 있다.
상기 반도체층은 인듐 산화물, 아연 산화물, 주석 산화물을 포함하고, 상기 배리어층은 갈륨 산화물, 인듐 산화물, 아연 산화물을 포함하도록 형성할 수 있다.
상기 기판 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계 그리고 상기 배리어층과 상기 절연막 사이에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고, 상기 소스 전극과 상기 드레인 전극은 서로 이격되도록 형성하고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 배리어층과 상기 절연막이 접촉하도록 형성할 수 있다.
상기 기판 위에 위치하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 위치하는 게이트 전극을 형성하는 단계, 상기 배리어층과 상기 절연막 사이에 위치하고, 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계 그리고 상기 소스 전극 및 상기 드레인 전극을 덮고, 상기 소스 전극과 상기 드레인 전극이 이격된 공간에서 상기 배리어층과 접촉하는 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 접촉 구멍을 포함하는 층간 절연막을 형성하는 단계 그리고 상기 층간 절연막 위에 상기 접촉 구멍을 통해 상기 반도체층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
상기 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 질산화 실리콘(SiONx) 중 적어도 하나를 포함하도록 형성할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 산화물 반도체와 절연막 사이에 산소와의 결합력이 강한 배리어층을 형성함으로써 전자 소자의 특성을 향상시킬 수 있다.
도 1은 산화물 반도체 위에 실리콘 계열의 산화물을 증착할 때 계면의 반응성을 나타내는 개략도이다.
도 2는 산화 실리콘/인듐-아연-주석 산화물 반도체/산화 실리콘을 차례로 형성할 때 계면의 반응성을 나타내는 전자 현미경 사진이다.
도 3은 도 2의 박막 구조를 EDS(Energy dispersive spectrometer) 성분 분석한 것을 나타내는 그래프이다.
도 4는 본 발명의 한 실시예에 따른 반도체 디바이스를 나타내는 단면도이다.
도 5는 도 4의 실시예에 따른 반도체 디바이스를 나타내는 전자 현미경 사진이다.
도 6은 도 5 박막 구조를 EDS(Energy dispersive spectrometer) 성분 분석한 것을 나타내는 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 산화물 반도체 위에 실리콘 계열의 산화물을 증착할 때 계면의 반응성을 나타내는 개략도이다.
도 1을 참고하면, 산화물 반도체 위에 실리콘 계열의 산화물 또는 질화물을 증착하는 경우에 산화물 반도체의 대부분의 영역을 차지하는 옥사이드 벌크(Oxide bulk)에는 증착 과정에서 아무런 영향이 없다. 하지만, 증착되는 물질과 인접한 표면(Oxide surface)에서는 산화물 반도체의 산소가 끊어져 실리콘에 산소를 빼앗긴다. 다시 말해, 산화물 반도체 위에 실리콘 계열의 산화물 절연막 또는 질화물 절연막을 증착할 때, 저온으로 증착하고 증착 효율을 높이며 막질 향상을 위해 PECVD 또는 스퍼터링 방법과 같이 플라즈마 분위기에서 증착하게 되는데, 이 때 분해된 반응성이 높은 래디칼 안에 실리콘 계열의 이온이 존재한다. 이 때, 산화물 또는 질화물 절연막 증착시 발생되는 실리콘 계열의 이온이 산화물 반도체의 산소를 빼앗아 산소 부족 현상이 발생한다. 이러한 산소 부족 현상에 의해 산화물 반도체의 성분인 인듐, 아연과 같이 녹는점이 낮은 금속이 녹게 되고 응집되어 돌기가 나타날 수 있다.
이처럼, 산화물 반도체 위에 절연막을 증착하는 과정에서 발생하는 인듐 또는 아연 돌기에 대해 도 2를 통해 살펴보기로 한다.
도 2는 산화 실리콘/인듐-아연-주석 산화물 반도체/산화 실리콘을 차례로 형성할 때 계면의 반응성을 나타내는 전자 현미경 사진이다. 도 3은 도 2의 박막 구조를 EDS(Energy dispersive spectrometer) 성분 분석한 것을 나타내는 그래프이다.
도 2를 참고하면, 산화 실리콘 위에 스퍼터링 방법을 이용하여 인듐-아연-주석 산화물 반도체를 400Å 두께로 증착하고, 그 위에 PECVD 방법으로 SiH4, N2O를 가스로 사용하여 산화 실리콘을 증착하여 전자 현미경으로 촬영하였다. 이 때, 인듐, 아연, 주석은 21at%:51at%:28at%의 비율로 산화물 반도체를 구성하도록 만들었다.
산화 실리콘, 인듐-아연-주석 산화물 반도체 및 산화 실리콘이 차례로 증착된 막 구조에서 하부에 위치하는 산화 실리콘과 인듐-아연-주석 산화물 반도체 사이의 계면은 반응성 없이 매끄럽게 증착된 것을 확인할 수 있고, 인듐-아연-주석 산화물 반도체와 상부에 위치하는 산화 실리콘 사이의 계면에는 돌기가 나타난다. 이를 확인하기 위해 원소분석장비인 EDS를 통해 측정한 결과를 나타내는 도 3을 살펴보기로 한다.
도 3을 참고하면, 왼쪽 사진과 같이 시작점(X)으로부터 끝점(Y)까지 위치에 따라 원소의 발생 분포(count)를 측정한 결과가 오른쪽 그래프와 같이 나타난다. 도 3의 오른쪽 그래프를 보면, 인듐-아연-주석 산화물 반도체와 상부에 위치하는 산화 실리콘 사이의 계면에서 인듐과 주석의 분포가 추가적으로 나타나고, 하부에 위치하는 산화 실리콘과 인듐-아연-주석 산화물 반도체 사이의 계면에서는 인듐과 아연의 추가적인 분포가 거의 없다. 이것은 산화 실리콘 증착 후에 인듐-아연-주석 산화물 반도체를 증착하는 경우에는 인듐, 아연, 주석의 이온화된 금속들이 스퍼터링 증착시 산화 실리콘의 산소를 뺏지 못하지만, 인듐-아연-주석 산화물 반도체 위에 산화 실리콘을 증학하는 경우에는 CVD 증착 과정에서 이온화된 실리콘 이온이 인듐, 아연, 주석보다 산소와의 결합력이 높기 때문에 인듐-아연-주석 산화물 반도체의 산소를 빼앗아 인듐, 아연 돌기가 발생하는 반응이 일어난다.
인듐 돌기 또는 아연 돌기는 산화 실리콘 막에 산소를 빼앗겨 녹는점이 낮은 인듐 또는 아연이 응집(agglomeration)되어 나타나는 현상으로 인듐-아연 산화물(IZO)와 같은 물질은 실제 디스플레이 소자에서 투명 전도막으로 사용될 정도로 비저항 값이 낮다. 이러한 돌기가 형성되면 박막 트랜지스터 채널부의 저항이 감소하여 박막 트랜지스터는 노멀리 온(normally on) 상태로 유지되어 쇼트 특성을 나타낼 수 있다.
도 4는 본 발명의 한 실시예에 따른 반도체 디바이스를 나타내는 단면도이다.
본 발명의 실시예에 따른 반도체 디바이스는 기판(110) 위에 위치하고 산화물 반도체로 형성된 반도체층(154)과 실리콘 계열의 산화물 또는 질화물을 포함하는 절연막(180) 사이에 배리어층(160)이 위치한다. 배리어층(160)은 반도체층(154)을 형성하는 반도체 물질보다 표준 전극 전위가 낮은 물질 또는 전자 친화도가 낮은 물질 또는 밴드갭이 큰 산화물을 포함한다. 추가적으로, 기판(110)과 반도체층(154) 사이에 산화 실리콘 또는 질화 실리콘으로 형성된 절연막(140)이 위치한다.
반도체층(154)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함하는 산화물로 형성될 수 있고, 특히 실리콘보다 산소와의 결합력이 약한 원소들을 포함하는 산화물 특히, 인듐-아연-주석 산화물일 수 있다.
여기서, 반도체층(154) 및 배리어층(160)은 화학 기상 증착법, 스퍼터링 방법, 펄스 레이저 증착법(Pulsed laser deposition), 원자층 증착법(Atomic layer deposition), 스핀 코팅법, 잉크젯 프린팅, 롤투롤 방법, 나노 임프린팅 방법 등을 사용하여 형성할 수 있다. 그리고, 실리콘 계열의 산화물 또는 질화물을 포함하는 절연막은 플라즈마 상태에서 증착 가능한 화학 기상 증착법, 스퍼터링 방법, 원자층 증착법으로 형성한다.
반도체층(154)은 10Å 내지 1000Å 두께로, 배리어층(160)은 50Å 내지 1000Å 두께로, 실리콘 계열의 산화물 또는 질화물은 50Å 내지 1000Å 두께로 형성할 수 있다.
본 실시예에 따른 배리어층(160)에 포함되는 물질이 되기 위한 조건인 표준 전극 전위가 낮은 물질 또는 전자 친화도가 낮은 물질 또는 밴드갭이 큰 산화물에 대하여 설명하기로 한다.
어떤 물질이 산화되기 위해서는 먼저 전자를 잃어야 하는데 이 때의 에너지를 표준 전극 전위(standard electrode potential; SEP)라고 한다. 또한, 전자를 잃은 후 금속이 산소 이온과 결합하여 산화되기 위해서는 전자친화도(electron negativity) 값이 낮아야 한다. 또한, 산화되었을 때 밴드갭이 큰 물질들은 결합(defect)과 관련된 도너 준위(donor level)에 있는 전자들의 전도대(conduction band)의 활성화 에너지가 크기 때문에 산소 결함이 쉽게 유발되지 않는다.
따라서, 본 발명의 실시예에 따른 배리어층(160)의 조건은 배리어층(160)에 포함되는 원소가 산화물 반도체를 형성하는 인듐, 아연, 주석보다 표준 전극 전위 값 또는 전자 친화도 값이 낮거나, 배리어층(160)에 포함되는 산화물의 밴드갭이 아연 산화물(ZnO), 인듐 산화물(In2O3), 주석 산화물(SnO2)보다 크다. 이러한 조건에 해당하는 물질을 하기 표 1과 같이 정리할 수 있다.
Material Half reaction SEP E°(V) Electro-negativity (EN) Band gap(eV)
Zinc Zn2 ++2e-↔Zn(s) -0.76 1.65 ZnO : ~3.4
Indium In3 ++3e-↔In(s) -0.34 1.78 In2O3 : ~3.6
Tin Sn2 ++2e-→Sn(s) -0.13 1.96 SnO : ~2.5
Aluminum Al3 ++3e-↔Al(s) -1.66 1.61 Al2O3 : ~8.8
Gallium Ga3 ++3e-↔Ga(s) -0.53 1.81 Ga2O3 : 4.7~4.9
Yittrium Y3 ++3e-↔Y(s) -2.37 1.22 Y2O3 : 6.1
Niobium Nb3 ++3e-↔Nb(s) -1.10 1.60 Nb2O3 : ~3.45
Silicon Si4 ++4e-↔Si(s) 1.90 SiO2 : ~8.8
Magnesium Mg2 ++2e-↔Mg(s) -2.37 1.31 MgO : ~7.6
Hafnium Hf4 ++4e-↔Hf(s) -1.70 1.30 HfO2 : ~5.9
Titanium Ti4 ++4e-↔Ti(s) -1.63 1.54 TiO2 : 3.0~3.2
Lanthanum La3 ++3e-↔La(s) -2.38 1.10 La2O3 : 4.3~5.3
Lithium Li3 ++3e-↔Li(s) -3.04 1.00 LiO : 2.8~3.0
Scandium Sc3 ++3e-↔Sc(s) -2.36 1.30 Sc2O3 : ~6.3
Barium Ba2 ++2e-↔Ba(s) -2.91 0.89 BaO : 4.8
Strontium Sr2 ++2e-↔Sr(s) -2.90 0.95 SrO : 6.0
Zirconium Zr4 ++4e-↔Zr(s) -1.45 1.30 ZrO2 : 3.4~3.9
상기 표 1을 참고하면, 인듐, 아연, 주석의 경우, 다른 물질보다 표준 전극 전위 값과 전자 친화도 값이 낮거나 산화되었을 때의 금속 산화물 밴드갭이 낮은 특성을 갖고 있다. 본 실시예에 따르면 위에 열거한 인듐, 아연, 주석 이외의 다른 물질들을 인듐-아연-주석 산화물 반도체에 첨가하여 다원계 산화물 반도체를 합성할 수 있다. 이러한 물질로 대표적인 것은 인듐-갈륨-아연 산화물, 하프늄-인듐-아연 산화물, 망간-인듐-아연 산화물, 지르코늄-인듐-아연 산화물, 지르코늄-아연-주석 산화물, 실리콘-인듐-아연 산화물 등이다. 이러한 산화물을 인듐-아연-주석 산화물 반도체로 형성된 반도체층과 실리콘 계열의 절연막 사이에 삽입하면 산소와 결합력이 강한 실리콘 계열의 산화물이나 질화물 증착시 산화물 반도체가 산소를 잃어 산소 결핍 현상으로 발생하는 인듐 또는 아연 돌기 현상을 방지할 수 있다. 따라서, 이러한 돌기 현상으로 발생될 수 있는 반도체 디바이스 특히 박막 트랜지스터 소자의 뷸균일성, 불안정성을 줄이고, 광전 신뢰성을 향상시킬 수 있다.
도 5는 도 4의 실시예에 따른 반도체 디바이스를 나타내는 전자 현미경 사진이다. 도 6은 도 5의 박막 구조를 EDS(Energy dispersive spectrometer) 성분 분석한 것을 나타내는 그래프이다.
도 5를 참고하면, 산화 실리콘 위에 스퍼터링 방법을 이용하여 인듐-아연-주석 산화물 반도체를 400Å 두께로 증착하고, 그 위에 밴드갭이 큰 갈륨 산화물(Ga2O3)이 포함된 인듐-갈륨-아연- 산화물로 형성된 반도체층을 형성하였다. 인듐-갈륨-아연- 산화물로 형성된 반도체층 위에 PECVD 방법으로 SiH4, N2O를 가스로 사용하여 산화 실리콘(SiOx)을 증착하여 전자 현미경으로 촬영하였다. 이 때, 인듐-아연-주석 산화물 반도체는 인듐, 아연, 주석이 21at%:51at%:28at%의 비율로 산화물 반도체를 구성하고, 인듐-갈륨-아연-산화물 반도체는 인듐, 갈륨, 아연이 원자 백분율 비율이 1:1:1이 되도록 하였다. 여기서, 도 2에서 나타났던 인듐 돌기 또는 아연 돌기가 나타나지 않았다. 이를 확인하기 위해 원소분석장비인 EDS를 통해 측정한 결과를 나타내는 도 6을 살펴보기로 한다.
도 6을 참고하면, 왼쪽 사진과 같이 시작점(X)으로부터 끝점(Y)까지 위치에 따라 원소의 발생 분포(count)를 측정한 결과가 오른쪽 그래프와 같이 나타난다. 도 6의 오른쪽 그래프를 보면, 어떤 계면에서도 특히 인듐-갈륨-아연 산화물 반도체와 상부에 위치하는 산화 실리콘 사이의 계면에서 인듐과 주석의 분포가 추가적으로 나타나지 않는다. 다시 말해, 추가적으로 형성된 인듐-갈륨-아연 산화물 반도체가 배리어층으로 역할을 하여 인듐 돌기 또는 아연 돌기 등이 발생하는 것을 차단한다.
앞에서 설명한 박막 구조를 박막 트랜지스터에 적용할 수 있다. 이 경우에 인듐-아연-주석 산화물 반도체 위에 위치하는 인듐-갈륨-아연 산화물 반도체의 두께가 증가하면 게이트 바이어스(Vg)를 -30V에서 30V까지 변경시키면서 측정한 드레인 전류(Ids)가 모듈레이션(Modulation)되는 것을 실험적으로 확인하였다. 이것은 인듐-갈륨-아연 산화물 반도체의 두께가 증가함에 따라 아연-주석 산화물 반도체와 산화 실리콘의 반응성으로 인한 인듐 돌기 또는 아연 돌기가 사라져 전도성을 띠지 않고 반도체 특성을 유지하기 때문이다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 7을 참고하면, 본 실시예는 기판(110) 위에 박막 트랜지스터에서 제어 전극에 해당하는 게이트 전극(124)이 위치한다. 게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트 전극(124)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 전극(124) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 산화 실리콘, 질화 실리콘 또는 산질화 실리콘(SiON)으로 형성할 수 있고, 스퍼터링 방법 등으로 형성할 수 있다. 게이트 절연막(140)은 산화 실리콘과 질화 실리콘 또는 산화 실리콘과 산질화 실리콘의 이중막으로 형성될 수 있다. 이 때, 산화 실리콘으로 형성되는 막은 하기 설명하는 반도체층(154)에 인접한 층이 된다.
게이트 절연막(140) 위에 산화물 반도체로 형성된 반도체층(154) 및 배리어층(160)이 위치한다. 반도체층(154)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함하는 산화물로 형성될 수 있고, 특히 실리콘보다 산소와의 결합력이 약한 원소들을 포함하는 산화물 특히, 인듐-아연-주석 산화물일 수 있다.
본 실시예에서 배리어층(160)은 반도체층(154)의 반도체 물질 대비하여 표준전극전위가 낮은 물질을 포함하거나 반도체층(154)의 반도체 물질 대비하여 전자 친화도가 낮은 물질을 포함하거나 반도체층(154)의 산화물 반도체 대비하여 밴드갭이 큰 산화물을 포함할 수 있다. 여기서, 배리어층(160)은 알루미늄, 갈륨, 이트륨, 니오븀, 실리콘, 마그네슘, 하프늄, 티타늄, 란타늄, 리튬, 스칸듐, 바륨, 스트론튬 및 지르코늄으로 이루어진 일군에서 선택된 적어도 하나를 포함하는 산화물을 포함할 수 있다.
반도체층(154) 및 배리어층(160)은 화학 기상 증착법, 스퍼터링 방법, 펄스 레이저 증착법(Pulsed laser deposition), 원자층 증착법(Atomic layer deposition), 스핀 코팅법, 잉크젯 프린팅, 롤투롤 방법, 나노 임프린팅 방법 등을 사용하여 형성할 수 있다. 그리고, 실리콘 계열의 산화물 또는 질화물을 포함하는 절연막은 플라즈마 상태에서 증착 가능한 화학 기상 증착법, 스퍼터링 방법, 원자층 증착법으로 형성한다.
반도체층(154)은 10Å 내지 1000Å 두께로, 배리어층(160)은 50Å 내지 1000Å 두께로, 실리콘 계열의 산화물 또는 질화물은 50Å 내지 1000Å 두께로 형성할 수 있다.
배리어층(160) 위에 소스 전극(173) 및 드레인 전극(175)이 서로 이격되어 위치한다.
소스 전극(173) 및 드레인 전극(175)은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 예를 들어, 몰리브덴 합금으로 Mo-Nb, Mo-Ti가 있다. 또는 소스 전극(173) 및 드레인 전극(175)은 ITO, IZO, AZO 등의 투명성 도전 물질로 만들어질 수도 있다. 소스 전극(173) 및 드레인 전극(175)은 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, Mo/Al/Mo, Mo/Al, Mo/Cu, CuMn/Cu, Ti/Cu 등이 있다.
소스 전극(173) 및 드레인 전극(175) 위에 보호막(180)이 위치한다. 보호막(180)은 소스 전극(173)과 드레인 전극(175)이 서로 이격된 공간을 채우며 형성되고, 상기 이격된 공간에 의해 노출되어 있는 배리어층(160)을 덮도록 형성된다.
보호막(180)은 산화 실리콘, 질화 실리콘 또는 산질화 실리콘(SiON) 등으로 형성할 수 있다. 또한, 보호막(180)은 산화 실리콘과 질화 실리콘 또는 산화 실리콘과 산질화 실리콘의 이중막으로 형성될 수 있고, 이 때 산화 실리콘으로 형성되는 막이 배리어층(160) 바로 위에 위치한다. 도시하지 않았지만, 보호막(180) 위에 유기막이 형성될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 8을 참고하면, 바텀 게이트 구조를 나타내는 도 7의 실시예와 달리 탑 게이트 구조를 나타낸다. 구체적으로, 기판(110) 위에 산화물 반도체로 형성된 반도체층(154)이 위치한다. 반도체층(154)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함하는 산화물로 형성될 수 있고, 특히 실리콘보다 산소와의 결합력이 약한 원소들을 포함하는 산화물 특히, 인듐-아연-주석 산화물일 수 있다.
반도체층(154) 위에 배리어층(160)이 위치하고, 배리어층(160)은 반도체층(154)의 반도체 물질 대비하여 표준전극전위가 낮은 물질을 포함하거나 반도체층(154)의 반도체 물질 대비하여 전자 친화도가 낮은 물질을 포함하거나 반도체층(154)의 산화물 반도체 대비하여 밴드갭이 큰 산화물을 포함할 수 있다. 구체적인 내용은 도 7의 실시예에서 설명한 것과 동일하다.
배리어층(160)을 덮는 게이트 절연막(140)이 기판(110) 위에 위치한다. 게이트 절연막(140) 위에 게이트 전극(124)이 위치하고, 게이트 전극(124) 위에는 층간 절연막(180a)이 위치한다. 층간 절연막(180a) 위에는 소스 전극(173) 및 드레인 전극(175)이 위치하고, 소스 전극(173) 및 드레인 전극(175)은 게이트 절연막(140)과 층간 절연막(180a)에 형성된 접촉 구멍(185)을 통해 배리어층(160)과 접촉한다. 이와 달리, 소스 전극(173) 및 드레인 전극(175)은 반도체층(154)과 접촉할 수 있다. 이 때, 배리어층(160)은 반도체층(154)보다 좁은 면적에서 형성될 수 있다.
소스 전극(173) 및 드레인 전극(175) 위에 보호막(180b)이 위치한다.
도 9는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 9를 참고하면, 바텀 게이트 구조를 나타내는 도 7의 실시예 및 탑 게이트 구조를 나타내는 도 8의 실시예와 달리 에치 스톱퍼(Etch Stopper)구조를 나타낸다. 구체적으로, 기판(110) 위에 박막 트랜지스터에서 제어 전극에 해당하는 게이트 전극(124)이 위치하고, 게이트 전극(124)을 덮도록 기판(110) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 산화 실리콘, 질화 실리콘 또는 산질화 실리콘(SiON)으로 형성할 수 있고, 스퍼터링 방법 등으로 형성할 수 있다. 게이트 절연막(140)은 산화 실리콘과 질화 실리콘 또는 산화 실리콘과 산질화 실리콘의 이중막으로 형성될 수 있다. 이 때, 산화 실리콘으로 형성되는 막은 하기 설명할 반도체층(154)에 인접한 층이 된다.
게이트 절연막(140) 위에 산화물 반도체로 형성된 반도체층(154) 및 배리어층(160)이 위치한다. 반도체층(154)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함하는 산화물로 형성될 수 있고, 특히 실리콘보다 산소와의 결합력이 약한 원소들을 포함하는 산화물 특히, 인듐-아연-주석 산화물일 수 있다.
본 실시예에서 배리어층(160)은 반도체층(154)의 반도체 물질 대비하여 표준전극전위가 낮은 물질을 포함하거나 반도체층(154)의 반도체 물질 대비하여 전자 친화도가 낮은 물질을 포함하거나 반도체층(154)의 산화물 반도체 대비하여 밴드갭이 큰 산화물을 포함할 수 있다. 여기서, 배리어층(160)은 알루미늄, 갈륨, 이트륨, 니오븀, 실리콘, 마그네슘, 하프늄, 티타늄, 란타늄, 리튬, 스칸듐, 바륨, 스트론튬 및 지르코늄으로 이루어진 일군에서 선택된 적어도 하나를 포함하는 산화물을 포함할 수 있다.
반도체층(154) 및 배리어층(160)은 화학 기상 증착법, 스퍼터링 방법, 펄스 레이저 증착법(Pulsed laser deposition), 원자층 증착법(Atomic layer deposition), 스핀 코팅법, 잉크젯 프린팅, 롤투롤 방법, 나노 임프린팅 방법 등을 사용하여 형성할 수 있다. 그리고, 실리콘 계열의 산화물 또는 질화물을 포함하는 절연막은 플라즈마 상태에서 증착 가능한 화학 기상 증착법, 스퍼터링 방법, 원자층 증착법으로 형성한다.
반도체층(154)은 10Å 내지 1000Å 두께로, 배리어층(160)은 50Å 내지 1000Å 두께로, 실리콘 계열의 산화물 또는 질화물은 50Å 내지 1000Å 두께로 형성할 수 있다.
배리어층(160) 위에 반도체층(154)의 채널 영역에 대응하는 위치에 식각 방지막(165)이 위치한다. 식각 방지막(165)의 가장자리와 중첩하도록 소스 전극(173) 및 드레인 전극(175)이 배리어층(160) 위에 서로 이격되어 위치한다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(165)이 부분적으로 노출될 수 있다. 식각 방지막(165)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다.
소스 전극(173) 및 드레인 전극(175) 위에 보호막(180)이 위치한다. 보호막(180)은 소스 전극(173)과 드레인 전극(175)이 서로 이격된 공간을 채우며 형성되고, 상기 이격된 공간에 의해 노출되어 있는 식각 방지막(165)을 덮도록 형성된다. 도시하지 않았으나, 보호막(180) 위에 유기막이 형성될 수 있다.
도 7의 실시예에서 설명한 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)의 형성 물질에 관한 내용은 본 실시예에도 적용 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 기판 124 게이트 전극
140 게이트 절연막 154 반도체층
160 배리어층 165 식각 방지막
173 소스 전극 175 드레인 전극
180 보호막

Claims (16)

  1. 기판,
    상기 기판 위에 위치하는 산화물 반도체를 포함하는 반도체층,
    상기 반도체층 위에 위치하는 배리어층 그리고
    상기 배리어층 위에 위치하는 절연막을 포함하고,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 배리어층은 상기 반도체층의 반도체 물질보다 표준 전극 전위가 낮은 물질 또는 전자 친화도가 낮은 물질 또는 밴드갭이 큰 산화물을 포함하고,
    상기 절연막은 실리콘 계열의 산화물 또는 질화물을 포함하며,
    상기 절연막은 상기 배리어층의 상부면과 접촉하는 부분을 포함하며,
    상기 배리어층은 인듐-갈륨-아연 산화물, 하프늄-인듐-아연 산화물, 망간-인듐-아연 산화물, 지르코늄-인듐-아연 산화물, 지르코늄-아연-주석 산화물, 실리콘-인듐-아연 산화물 중 적어도 하나를 포함하는 반도체 디바이스.
  2. 제1항에서,
    상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함하는 반도체 디바이스.
  3. 삭제
  4. 제1항에서,
    상기 반도체층은 인듐 산화물, 아연 산화물, 주석 산화물을 포함하는 반도체 디바이스.
  5. 제1항에서,
    상기 기판 위에 위치하는 게이트 전극 그리고
    상기 배리어층과 상기 절연막 사이에 위치하는 소스 전극 및 드레인 전극을 더 포함하고,
    상기 소스 전극과 상기 드레인 전극에 의해 노출된 상기 배리어층과 상기 절연막이 접촉하는 반도체 디바이스.
  6. 삭제
  7. 제1항에서,
    상기 절연막 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하고, 접촉 구멍을 포함하는 층간 절연막 그리고
    상기 층간 절연막 위에 위치하고, 상기 접촉 구멍을 통해 상기 반도체층과 연결되는 소스 전극 및 드레인 전극을 더 포함하는 반도체 디바이스.
  8. 제1항에서,
    상기 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 질산화 실리콘(SiONx) 중 적어도 하나를 포함하는 반도체 디바이스.
  9. 기판 위에 산화물 반도체를 포함하는 반도체층을 형성하는 단계,
    상기 반도체층 위에 배리어층을 형성하는 단계 그리고
    상기 배리어층 위에 플라즈마를 이용한 증착 방법을 사용하여 절연막을 형성하는 단계를 포함하고,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 배리어층은 상기 반도체층의 반도체 물질보다 표준 전극 전위가 낮은 물질 또는 전자 친화도가 낮은 물질 또는 밴드갭이 큰 산화물을 포함하고,
    상기 절연막은 실리콘 계열의 산화물을 포함하며,
    상기 절연막은 상기 배리어층의 상부면과 접촉하는 부분을 포함하고,
    상기 배리어층은 인듐-갈륨-아연 산화물, 하프늄-인듐-아연 산화물, 망간-인듐-아연 산화물, 지르코늄-인듐-아연 산화물, 지르코늄-아연-주석 산화물, 실리콘-인듐-아연 산화물 중 적어도 하나를 포함하는 반도체 디바이스 형성 방법.
  10. 제9항에서,
    상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나를 포함하는 반도체 디바이스 형성 방법.
  11. 삭제
  12. 제9항에서,
    상기 반도체층은 인듐 산화물, 아연 산화물, 주석 산화물을 포함하는 반도체 디바이스 형성 방법.
  13. 제9항에서,
    상기 기판 위에 게이트 전극을 형성하는 단계 그리고
    상기 배리어층과 상기 절연막 사이에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고,
    상기 소스 전극과 상기 드레인 전극에 의해 노출된 상기 배리어층과 상기 절연막이 접촉하도록 형성하는 반도체 디바이스 형성 방법.
  14. 삭제
  15. 제9항에서,
    상기 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 접촉 구멍을 포함하는 층간 절연막을 형성하는 단계 그리고
    상기 층간 절연막 위에 상기 접촉 구멍을 통해 상기 반도체층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  16. 제9항에서,
    상기 절연막은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 질산화 실리콘(SiONx) 중 적어도 하나를 포함하도록 형성하는 반도체 디바이스 형성 방법.
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