KR20110080118A - 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 박막 트랜지스터는 채널층, 다층의 식각 정지층, 소스 및 드레인, 게이트. 게이트 절연층을 포함할 수 있다. 다층의 식각 정지층은 제1 및 제2식각 정지층을 포함할 수 있다. 제2식각 정지층은 식각액이 채널층에 도달하는 것을 방지할 수 있다.
Description
다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있다.
현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광 디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. TV용 디스플레이 기술 개발은 시장에서 요구하는 바를 충족시키는 방향으로 발전하고 있다. 시장에서 요구하는 사항으로는 대형화된 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력) 등이 있다. 이와 같은 요구 사항에 대응하기 위해서는 유리 등의 기판의 대형화와 함께, 우수한 성능을 갖는 디스플레이의 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 요구된다.
비정질 실리콘 TFT의 장점과 폴리-실리콘 TFT의 장점을 모두 지닌 새로운 TFT기술에 대한 요구되었다. 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체 소자가 있다. 산화물 반도체 소자로 최근 각광을 받는 것으로 Zn 산화물계(Zn Oxide based) 박막 트랜지스터이다. 현재 Zn 산화물 계열 재료로 Zn 산화물, In-Zn 산화물 및 여기에 Ga, Mg, Al, Fe 등이 도핑된 산화물 등이 소개되었다. ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, Zn 산화물계 반도체 필름은 고이동도의 재료로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다. 현재, 이동도(mobility)가 높은 산화물 반도체 재료층, 즉 Zn 산화물 계열 재료층을 박막 트랜지스터의 채널 영역에 사용하기 위한 연구가 진행되고 있다.
다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법을 제공한다.
본 발명의 일 측면에 따른 박막 트랜지스터는
채널층;
채널층 상에 마련된 다층의 식각 정지층;
채널층의 양측부에 각각 접촉된 소스 및 드레인;
채널층에 대응하는 게이트; 및
채널층과 게이트 사이에 마련된 게이트 절연층;을 포함할 수 있다.
채널층은 산화물 반도체로 형성될 수 있다.
상기 산화물 반도체는 ZnO, GaInZnO 및 HfInZnO로 구성된 그룹에서 선택된 적어도 하나의 재료를 포함할 수 있다.
다층의 식각 정지층은 상기 채널층 상에 순차로 적층된 제1식각 정지층 및 제2식각 정지층을 포함할 수 있다.
제1식각 정지층은 채널층의 소자 특성을 열화시키지 않는 제2식각 정지층의 형성 온도보다 저온 공정으로 형성될 수 있다.
제2식각 정지층은 제1식각 정지층의 형성 온도보다 고온 공정으로 형성될 수 있다.
제2식각 정지층은 제1식각 정지층보다 구조적으로 더 치밀할 수 있다.
다층의 식각 정지층은 제2식각 정지층 상에 하나 이상의 식각 정지층을 더 포함할 수 있다.
제2식각 정지층 상에 더 포함되는 식각 정지층은 제1식각 정지층보다 구조적으로 더 치밀할 수 있다.
제1 및 제2식각 정지층은 SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 구성된 그룹에서 선택된 적어도 하나의 재료를 포함할 수 있다.
다층의 식각 정지층, 소스 및 드레인을 덮는 보호층을 더 포함할 수 있다.
본 발명의 다른 측면에 따른 박막 트랜지스터 제조방법은
기판 상에 게이트를 형성하는 단계;
상기 기판 상에 상기 기판 및 상기 게이트를 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 상기 게이트에 대응하는 채널층을 형성하는 단계;
상기 채널층 상에 상기 채널층의 일부를 덮는 다층의 식각 정지층을 형성하는 단계; 및
상기 채널층의 양측부에 소스 및 드레인을 형성하는 단계;를 포함할 수 있다.
상기 채널층은 산화물 반도체로 형성할 수 있다.
상기 산화물 반도체는 ZnO, GaInZnO 및 HfInZnO로 구성된 그룹에서 선택된 적어도 하나의 재료를 포함할 수 있다.
상기 다층의 식각 정지층을 형성하는 단계는
상기 채널층 상에 제1식각 정지층을 형성하는 단계; 및
상기 제1식각 정지층 상에 제2식각 정지층을 형성하는 단계;를 포함할 수 있다.
상기 제1식각 정지층은 상기 채널층의 소자 특성을 열화시키지 않기 위해서, 상기 제2식각 정지층의 형성 온도보다 저온 공정으로 형성할 수 있다.
상기 제1식각 정지층은 150℃의 PECVD 공정으로 증착하여 형성하고, 상기 제2식각 정지층은 350℃의 PECVD 공정으로 증착하여 형성할 수 있다.
상기 제2식각 정지층 상에 하나 이상의 식각 정지층을 형성하는 단계를 더 포함할 수 있다.
상기 다층의 식각 정지층은 SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 구성된 그룹에서 선택된 적어도 하나의 재료로 형성할 수 있다.
상기 다층의 식각 정지층, 소스 및 드레인을 덮는 보호층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 측면에 따른 박막 트랜지스터의 제조방법은
기판 상에 게이트를 형성하는 단계;
상기 기판 상에 상기 기판 및 상기 게이트를 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 상기 게이트에 대응하는 채널층을 형성하는 단계;
상기 채널층 상에 상기 채널층의 일부를 덮는 다층의 식각 정지층을 형성하는 단계; 및
상기 채널층의 양측부에 소스 및 드레인을 형성하는 단계;를 포함할 수 있다.
상기 채널층은 산화물 반도체로 형성할 수 있다.
상기 산화물 반도체는 ZnO, GaInZnO 및 HfInZnO로 구성된 그룹에서 선택된 적어도 하나의 재료를 포함할 수 있다.
상기 다층의 식각 정지층을 형성하는 단계는
상기 채널층 상에 제1식각 정지층을 형성하는 단계; 및
상기 제1식각 정지층 상에 제2식각 정지층을 형성하는 단계;를 포함할 수 있다.
상기 제1식각 정지층은 상기 채널층의 소자 특성을 열화시키지 않기 위해서, 상기 제2식각 정지층의 형성 온도보다 저온 공정으로 형성할 수 있다.
상기 제1식각 정지층은 150℃의 PECVD 공정으로 증착하여 형성하고, 상기 제2식각 정지층은 350℃의 PECVD 공정으로 증착하여 형성할 수 있다.
상기 제2식각 정지층 상에 하나 이상의 식각 정지층을 형성하는 단계를 더 포함할 수 있다.
상기 다층의 식각 정지층은 SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 구성된 그룹에서 선택된 적어도 하나의 재료로 형성할 수 있다.
상기 다층의 식각 정지층, 소스 및 드레인을 덮는 보호층을 형성하는 단계를 더 포함할 수 있다.
식각액이 단일 식각 정지층을 투과하여 채널층에 도달하는 것을 방지할 수 있다. 따라서, 식각액에 의해 채널층이 손상되는 것을 방지할 수 있으며, 개선된 서브문턱 스윙, 문턱 전압, 전계 이동도 및 높은 안정도를 갖는 박막 트랜지스터를 얻을 수 있다.
도 1은 개시된 박막 트랜지스터의 구조를 예시적으로 나타낸 단면도이다.
도 2a는 도 1에 개시된 다층의 식각 정지층을 구비한 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 보여주는 그래프이다.
도 2b는 비교예에 따른 단일 식각 정지층을 구비한 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 보여주는 그래프이다.
도 3은 본 실시예 및 비교예에 따른 박막 트랜지스터에 실시한 네거티브 바이어스 스트레스 실험의 결과를 도시한 그래프이다.
도 4는 다른 예에 따른 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 5a 내지 도 5h는 도 1에 개시된 박막 트랜지스터의 제조방법을 예시적으로 보여준다.
도 2a는 도 1에 개시된 다층의 식각 정지층을 구비한 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 보여주는 그래프이다.
도 2b는 비교예에 따른 단일 식각 정지층을 구비한 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 보여주는 그래프이다.
도 3은 본 실시예 및 비교예에 따른 박막 트랜지스터에 실시한 네거티브 바이어스 스트레스 실험의 결과를 도시한 그래프이다.
도 4는 다른 예에 따른 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 5a 내지 도 5h는 도 1에 개시된 박막 트랜지스터의 제조방법을 예시적으로 보여준다.
이하, 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 박막 트랜지스터의 예시적인 구조를 나타낸 단면도이다. 여기서는 하부 게이트(bottom gate)형 박막 트랜지스터 구조를 나타내었다. 하부 게이트형 박막 트랜지스터는 상부 게이트(top gate)형 박막 트랜지스터에 비해 공정 수가 적어서 비용 절감에 유리하다.
도 1을 참조하면, 기판(100)의 일영역 상에는 게이트(110)가 형성되어 있다. 기판(100)이 실리콘으로 형성된 경우, 기판(100) 표면에는 열산화 공정에 의한 산화층(미도시)이 더 형성될 수 있다. 기판(100) 및 게이트(110) 상에는 게이트 절연층(120)이 형성되어 있다. 게이트 절연층(120) 상에는 게이트(110)에 대응하는 채널층(130)이 형성되어 있다. 채널층(130) 상에는 다층의 식각 정지층(etch stop multi-layers)(140)이 형성되어 있다. 다층의 식각 정지층(140)은 제1식각 정지층(143) 및 제2식각 정지층(145)을 포함할 수 있다. 채널층(130) 및 다층의 식각 정지층(140)의 양측부 상에는 소스(150a) 및 드레인(150b)이 형성되어 있다. 그리고 게이트 절연층(120) 상에는 다층의 식각 정지층(140), 소스(150a) 및 드레인(150b)을 덮는 보호층(160)이 더 형성될 수 있다.
기판(100)은 일반적인 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예들 들어 실리콘, 글래스 또는 유기물 재료를 사용할 수 있다. 기판(100) 표면에는 열산화 공정에 의해 SiO2가 더 형성될 수 있다.
게이트(110)는 전도성 재료로 형성된 것으로, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속,IZO(indium zinc oxide), ITO(indium tin oxide) 또는 AZO(aluminum zinc oxide)와 같은 금속, 또는 전도성 산화물로 형성된 것일 수 있다.
게이트 절연층(120)은 통상적인 반도체 소자에 사용되는 절연 재료로 형성될 수 있다. 예를 들어, SiO2 또는 SiO2보다 유전율이 높은 고유전율(High-K) 재료인 산화 하프늄(HfO2), 산화 알루미늄(Al2O3), 질화 실리콘(Si3N4) 또는 이들의 혼합물을 사용할 수 있다.
채널층(130)은 비정질 실리콘, 폴리 실리콘, 산화물 반도체로 형성될 수 있다. 채널층(130)은 ZnO 계열의 산화물 반도체로 형성될 수 있는데, 예를 들어, ZnO, GaInZnO(GIZO), HfInZnO(HIZO) 등으로 형성될 수 있다. 산화물 반도체로 형성된 박막 트랜지스터는 최근 평판 디스플레이 분야에서 많은 관심을 끌고 있다. 산화물 반도체로 형성된 박막 트랜지스터는 그 광학적 투명도 때문에 투명 AMLCD(active matrix liquid crystal display) 또는 AMOLED(active matrix organic light emitting diode) 패널의 스위칭 소자에 적합할 수 있다.
다층의 식각 정지층(140)은 제1식각 정지층(143) 및 제2식각 정지층(145)을 포함할 수 있다. 다층의 식각 정지층(140)은 예를 들어, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlxOx), 질산화 실리콘(SiON), 플루오르산화 실리콘(SiOF), 탄산화 실리콘(SiOC)로 형성될 수 있다. 즉, 제1식각 정지층(143) 및 제2식각 정지층(145)은 예를 들어, SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 형성될 수 있다. 하지만, 이에 한정되는 것은 아니다. 여기에서, 제2식각 정지층(145)은 제1식각 정지층(143)에 비해 고온의 공정을 통해 형성되어 제1식각 정지층(143)보다 더 치밀한 구조를 가질 수 있다.
예를 들어, 저온 PECVD(Plasma enhanced chemical vapor deposition) 공정을 통해 채널층 상에 형성된 단일 식각 정지층은 다공성이어서 식각액이 투과될 수 있다. 즉, 단일 식각 정지층을 구비한 박막 트랜지스터의 경우, 소스 및 드레인을 식각할 때 식각액이 단일 식각 정지층을 투과하여 채널층에 도달할 수 있다. 따라서, 채널층이 식각액에 의해 손상될 수 있다. 하지만, 식각액이 투과하지 못하도록 단일 식각 정지층을 구조적으로 치밀하게 만들기 위해서 고온 PECVD 공정을 통해 채널층 상에 단일 식각 정지층을 형성하면, 고온으로 인해 채널층이 소자 특성을 상실할 수도 있다.
도 1에 개시된 트랜지스터는 채널층(130) 상에 저온 PECVD 공정에 의해 제1식각 정지층(143)을 형성하여 채널층(130)의 소자 특성이 상실되는 것을 방지한다. 그리고 제1식각 정지층(143) 상에 고온 PECVD 공정에 의해 제1식각 정지층(143)보다 구조적으로 치밀한 제2 식각 정지층(145)를 형성하여 식각액이 투과되어 채널층(130)에 도달하는 것을 방지한다. 따라서, 식각액에 의해 채널층(130)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2식각 정치층(143, 145)를 포함하는 박막 트랜지스터는 개선된 서브문턱 스윙(subthreshold swing), 문턱 전압(threshold voltage), 전계 이동도(field effect mobility) 및 높은 안정도(stability)를 가질 수 있다. 예들 들어, SiO2를 사용하여 제1 및 제2식각 정지층(143, 145)를 형성하는 경우, 제1식각 정지층은 150℃에서 PECVD 공정으로, 제2식각 정지층(145)은 350℃에서 PECVD 공정으로 형성할 수 있다.
도 2a는 도 1에 개시된 다층의 식각 정지층(140)을 구비한 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 보여주는 그래프이다. 그리고, 도 2b는 비교예에 따른 단일 식각 정지층을 구비한 박막 트랜지스터의 게이트 전압(VGS)-드레인 전류(IDS) 특성을 보여주는 그래프이다. 도 2a 및 2b를 참조하면, 도 2b에서는 서브문턱전압 전류(subthreshold current)(화살표가 가리키는 부분)가 발생하는 것을 알 수 있다. 저온 PECVD 공정에 의해 형성된 다공성의 단일 식각 정지층을 구비한 박막 트랜지스터의 경우, 소스 및 드레인을 식각할 때 식각액이 단일 식각 정지층을 투과할 수 있다. 따라서, 단일 식각 정지층을 투과한 식각액이 채널층에 도달하여 채널층이 손상될 수 있다. 상기 서브문턱전압 전류는 이런 채널층의 손상에 의해 발생할 수 있다. 도 2a에는 이런 서브문턱전압 전류가 거의 발생하지 않았는데, 본 실시예에 따른 다층의 식각 정지층(140)을 구비하여 식각액이 채널층(130)에 도달하지 못하기 때문이다.
소스(150a) 및 드레인(150b)은 전도성 물질로 형성될 수 있다. 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물로 형성될 수 있다.
보호층(passivation layer)(160)은 실리콘 산화물, 실리콘 질화물 또는 유기물로 형성될 수 있다. 또한, 보호층(160)은 상기 재료로 형성된 적어도 두 개 이상의 층이 적층된 구조를 가질 수 있다.
다음은 본 실시예에 따른 제1 및 제2식각 정치층(143, 145)을 포함하는 박막 트랜지스터 및 비교예에 따른 단일 식각 정지층을 포함하는 박막 트랜지스터의 비교 실험에 대해서 설명한다. 본 실시예에 따른 박막 트랜지스터는 다음과 같은 방법으로 제조된다. 150mm×150mm의 유리 기판(100) 상에 전자 빔 증착법(electron beam evaporation)으로 200nm 두께의 ITO 게이트(110)가 증착되고, PECVD(plasma enhanced chemical vapor deposition) 방법으로 게이트 절연층(120)으로서 400nm 두께의 산화 실리콘(SiOx)이 성장된다. 그리고, 라디오-주파수 스퍼터링(radio-frequency sputtering) 방법으로 20nm 두께의 HIZO 채널층(130)이 형성된다. 제1식각 정지층(143)은 150℃ 기판 온도에서 PECVD 방법으로 100nm 두께의 산화 실리콘(SiOx)을 증착하여 형성된다. 제2식각 정지층(145)은 350℃ 기판 온도에서 PECVD 방법으로 100nm 두께의 산화 실리콘(SiOx)을 성장시켜 형성된다. 결과적으로 다층의 식각 정지층(140)은 200nm의 두께를 갖게 된다. 소스 및 드레인(150a, 105b)은 200nm 두께의 IZO를 스퍼터링하고, 질산 및 아세트산의 혼합물을 사용하여 포토리소그래피로 패터닝하여 형성된다. 모든 다른 패터닝 공정들은 포토리소그래피 및 습식 또는 건식 에칭을 적절히 사용하여 수행된다. 마지막으로, 박막 트랜지스터는 250?에서 1시간 정도 공기 중에서 어닐링된다. 비교예에 따른 박막 트랜지스터는 제1 및 제2식각 정지층(143, 145) 대신에 단일 식각 정지층을 포함하며, 단일 식각 정지층은 150℃ 기판 온도에서 PECVD 방법으로 200nm 두께의 산화 실리콘(SiOx)을 증착하여 형성된다. 채널층의 너비 및 길이가 각각 70㎛, 20㎛인 본 실시예 및 비교예에 따른 박막 트랜지스터의 특성들은 키슬리(Keithley) 4200-SCS 반도체 특성 분석기를 통해서 진공 상태에서 측정되었다. 네거티브 바이어스 스트레스 실험 동안 할로겐 램프가 200 럭스(lux)의 가시광을 제공하는데 사용되었으며, -20V의 게이트 전압 및 10V의 드레인 전압이 인가되었고, 전이 곡선(transfer curves)은 총 12시간의 스트레스 시간 동안에 매 30분 마다 수집되었다. 전이 곡선은 본 실시예 및 비교예에 따른 박막 트랜지스터에서 각각 얻어졌으며, 각 박막 트랜지스터의 초기 특성값들은 다음 표 1과 같다.
| 장치 | μFE (cm2/Vs) | VT(V) | S(V/decade) | Ntot(cm-2) |
| 본 실시예 | 7.04 | 0.17 | 0.17 | 1.36×1012 |
| 비교예 | 6.03 | -1.08 | 0.61 | 4.69×1012 |
표 1을 참조하면, 본 실시예에 따른 박막 트랜지스터가 비교예에 따른 박막 트랜지스터보다 더 우수한 전계 이동도(μFE) 및 서브문턱 스윙(S)을 보여주며, 강화 모드(enhancement mode)에 더 가깝게 작동한다.
서브문턱 스윙(S)값은 다음 수학식1에 의해서 채널층을 형성하는 반도체 벌크의 결함 수(Nbulk) 및 반도체/게이트 절연층 계면의 결함 수(Nit)와 관련이 있다.
여기에서, Ntot는 벌크 및 계면의 결함 수의 총합이며, k는 볼츠만 상수, T는 온도, q는 전하량, Cox는 산화 게이트의 커패시턴스를 의미한다. 상기 표 1에 기재된 초기 특성값들로부터 본 실시예에 따른 박막 트랜지스터의 HIZO 벌크 및 반도체/게이트 절연층 계면에 비교예에 따른 박막 트랜지스터의 HIZO 벌크 및 반도체/게이트 절연층 계면보다 더 적은 수의 결함이 존재한다는 것을 알 수 있다. 따라서, 본 실시예에 따른 박막 트랜지스터가 비교예에 따른 박막 트랜지스터보다 더 우수한 전계 이동도, 문턱 전압 및 서브문턱 스윙을 갖게 된다.
도 3은 본 실시예 및 비교예에 따른 박막 트랜지스터에 실시한 네거티브 바이어스 스트레스 실험의 결과를 도시한 그래프이다.
네거티브 바이어스 스트레스 결과는 반도체/게이트 절연층 계면에서의 전하 트래핑(trapping)에 의한 박막 트랜지스터의 열화(degradation)를 반영한 다음 수학식2를 만족시킨다.
여기에서, ΔVTo는 무한대의 시간에서의 문턱 전압 VT 변화량이고, β는 연장된 지수식의 지수이며, τ는 캐리어의 특성 트래핑 시간을 의미한다. 각 값들은 표 2에 도시된 바와 같다.
| 장치 | ┃ΔVTo┃(V) | τ(s) | β |
| 본 실시예 | 9.04 | 5×104 | 0.67 |
| 비교예 | 12.9 | 2×104 | 0.50 |
도 3을 참조하면, 같은 스트레스 시간 동안 본 실시예에 따른 박막 트랜지스터의 문턱 전압(threshold voltage) 변화량(ΔVT)의 크기가 실시예에 따른 박막 트랜지스터의 문턱 전압 변화량의 크기보다 더 작다는 것을 알 수 있다. 이는 본 실시예에 따른 박막 트랜지스터가 네거티브 바이어스 스트레스에 대해서 더 안정하다는 것을 의미한다. 또한, 이는 비교예에 따른 박막 트랜지스터의 HIZO 반도체/게이트 절연층 계면에서 더 많은 홀 트래핑(hole trapping)이 일어난다는 것을 의미한다.
도 4는 다른 예에 따른 박막 트랜지스터의 구조를 나타낸 단면도이다. 도 4의 박막 트랜지스터는 도 1의 다층의 식각 정지층(140)에 하나 이상의 식각 정지층(143, 145,...147)이 더 포함되어 있다.
예를 들어, 다층의 식각 정지층(140')은 제2 식각 정지층(145) 상에 하나 이상의 식각 정지층(147)이 더 형성될 수 있다. 추가되는 식각 정지층(147)은 예를 들어, SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 형성될 수 있다. 하지만, 이에 한정되는 것은 아니다. 추가되는 식각 정지층(147)은 제1 또는 제2식각 정지층(143, 145)보다 더 고온으로 형성하여 제1 또는 제2식각 정지층(143, 145)보다 구조적으로 더 치밀할 수 있다. 하지만, 추가되는 식각 정지층(147)이 제1 또는 제2식각 정지층(143, 145)보다 저온으로 형성되는 경우, 추가되는 식각 정지층(147)은 제1 또는 제2식각 정지층(143, 145)보다 구조적으로 더 치밀하지 않을 수도 있다.
도 5a 내지 도 5h는 도 1에 개시된 트랜지스터의 제조방법을 예시적으로 보여준다. 여기서 개시된 예는, 하부 게이트형 박막 트랜지스터의 제조방법이다. 도 1과 도 5a 내지 도 5h에서 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 5a를 참조하면, 먼저 기판(100)을 마련한다. 기판(100)은 실리콘, 글래스 또는 유기물 재료를 사용할 수 있다. 실리콘을 기판(100)으로 사용하는 경우, 열산화 공정에 의해 기판(100) 표면에 절연층, 예를 들어 SiO2를 형성할 수 있다. 그리고, 기판(100) 상에 금속 또는 전도성 금속 산화물 등의 전도성 물질을 도포한 뒤, 패터닝 공정에 의해 게이트(110)를 형성한다.
도 5b를 참조하면, 기판(100) 및 게이트(110) 상에 절연 물질을 도포하여 게이트 절연층(120)을 형성한다. 게이트 절연층(120)은 SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물로 형성할 수 있다.
도 5c를 참조하면, 게이트 절연층(120) 상에 채널층(130)을 형성할 수 있다. 채널층(130)은 스퍼터링(sputtering) 법 또는 증착(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 공정으로 형성할 수 있지만, 그 밖의 다른 공정으로 형성할 수도 있다. 채널층(130)은 산화물반도체, 예컨대, ZnO 계열의 산화물반도체로 형성할 수 있다.
도 5d 및 도 5e를 참조하면, 제1식각 정지층(143)은 채널층(130) 및 게이트 절연층(120) 상에 저온 PECVD 공정(예를 들어, 약 150℃의 기판 온도에서 SiO2로 증착)으로 형성할 수 있다. 제2식각 정지층(145)은 제1식각 정지층(143) 상에 고온 PECVD 공정(예를 들어, 약 350℃의 기판 온도에서 SiO2로 증착)으로 형성할 수 있다. 제1 및 제2 식각 정지층(143, 145)는 SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 형성할 수 있다. 제1 및 제2식각 정지층은 상기 재료들을 채널층(130) 및 게이트 절연층(120) 상에 증착한 뒤 패터닝 공정을 실시하여 채널층(130) 상에 위치하도록 형성할 수 있다. 도면에 도시되지는 않았으나, 제2식각 정지층(145) 상에 하나 이상의 식각 정지층을 더 형성할 수 있다.
도 5f 및 도 5g를 참조하면, 채널층(130) 및 다층의 식각 정지층(140) 상에 전도성 물질을 증착한 뒤, 다층의 식각 정지층(140)이 노출되도록 패터닝 공정을 실시하여 소스(150a) 및 드레인(150b)을 형성한다.
도 5h를 참조하면, 다층의 식각 정지층(140), 소스(150a) 및 드레인(150b)을 덮는 보호층(160)을 형성할 수 있다. 보호층(160)은 실리콘 산화물층, 실리콘 질화물층 및 유기층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 마지막으로 보호층(160)에 비아-홀(via-hole)(165)을 형성할 수 있다. 추가적으로, 본 실시예에 따른 박막 트랜지스터는 약 250℃의 공기 중에서 한 시간 정도 어닐링(annealing)될 수 있다.
상술한 바와 같은 제조 과정은 CVD(chemical vapor deposition), PVD(physical vapor deposition) 또는 ALD(atomic layer deposition) 등의 공정으로 실시할 수 있다.
상술한 바와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 산화물 반도체를 이용하여 LCD, OLED 등 평판 디스플레이의 구동 트랜지스터, 메모리 소자의 주변회로 구성을 위한 트랜지스터 등의 다양한 전자 소자를 제조할 수 있을 것이다. 결과적으로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100: 기판 110: 게이트
120: 게이트 절연층 130: 채널층
140, 140': 다층의 식각 정지층 143, 145: 제1 및 제2식각 정지층
150a: 소스 150b: 드레인
160: 보호층 165: 비아-홀
120: 게이트 절연층 130: 채널층
140, 140': 다층의 식각 정지층 143, 145: 제1 및 제2식각 정지층
150a: 소스 150b: 드레인
160: 보호층 165: 비아-홀
Claims (20)
- 채널층;
상기 채널층 상에 마련된 다층의 식각 정지층;
상기 채널층의 양측부에 각각 접촉된 소스 및 드레인;
상기 채널층에 대응하는 게이트; 및
상기 채널층과 상기 게이트 사이에 마련된 게이트 절연층;을 포함하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 채널층은 산화물 반도체로 형성된 박막 트랜지스터. - 제 2 항에 있어서,
상기 산화물 반도체는 ZnO, GaInZnO 및 HfInZnO로 구성된 그룹에서 선택된 적어도 하나의 재료를 포함하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 다층의 식각 정지층은 상기 채널층 상에 순차로 적층된 제1식각 정지층 및 제2식각 정지층을 포함하는 박막 트랜지스터. - 제 4 항에 있어서,
상기 제1식각 정지층은 상기 채널층의 소자 특성을 열화시키지 않는 상기 제2식각 정지층의 형성 온도보다 저온 공정으로 형성된 박막 트랜지스터. - 제 4 항에 있어서,
상기 제2식각 정지층은 상기 제1식각 정지층의 형성 온도보다 고온 공정으로 형성된 박막 트랜지스터. - 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 제2식각 정지층은 상기 제1식각 정지층보다 구조적으로 더 치밀한 박막 트랜지스터. - 제 4 항에 있어서,
상기 다층의 식각 정지층은 상기 제2식각 정지층 상에 하나 이상의 식각 정지층을 더 포함하는 박막 트랜지스터. - 제 8 항에 있어서,
상기 제2식각 정지층 상에 더 포함되는 식각 정지층은 상기 제1식각 정지층보다 구조적으로 더 치밀한 박막 트랜지스터. - 제 4 항에 있어서,
상기 제1 및 제2식각 정지층은 SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 구성된 그룹에서 선택된 적어도 하나의 재료를 포함하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 다층의 식각 정지층, 소스 및 드레인을 덮는 보호층을 더 포함하는 박막 트랜지스터. - 기판 상에 게이트를 형성하는 단계;
상기 기판 상에 상기 기판 및 상기 게이트를 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 상기 게이트에 대응하는 채널층을 형성하는 단계;
상기 채널층 상에 상기 채널층의 일부를 덮는 다층의 식각 정지층을 형성하는 단계; 및
상기 채널층의 양측부에 소스 및 드레인을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 채널층은 산화물 반도체로 형성하는 박막 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 산화물 반도체는 ZnO, GaInZnO 및 HfInZnO로 구성된 그룹에서 선택된 적어도 하나의 재료를 포함하는 박막 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 다층의 식각 정지층을 형성하는 단계는
상기 채널층 상에 제1식각 정지층을 형성하는 단계; 및
상기 제1식각 정지층 상에 제2식각 정지층을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조방법. - 제 15 항에 있어서,
상기 제1식각 정지층은 상기 채널층의 소자 특성을 열화시키지 않기 위해서, 상기 제2식각 정지층의 형성 온도보다 저온 공정으로 형성하는 박막 트랜지스터의 제조방법. - 제 15 항에 있어서,
상기 제1식각 정지층은 150℃의 PECVD 공정으로 증착하여 형성하고, 상기 제2식각 정지층은 350℃의 PECVD 공정으로 증착하여 형성하는 박막 트랜지스터의 제조방법. - 제 15 항에 있어서,
상기 제2식각 정지층 상에 하나 이상의 식각 정지층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 다층의 식각 정지층은 SiOx, SiNx, AlxOx, SiON, SiOF, SiOC로 구성된 그룹에서 선택된 적어도 하나의 재료로 형성하는 박막 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 다층의 식각 정지층, 소스 및 드레인을 덮는 보호층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법.
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2010
- 2010-10-19 KR KR1020100101875A patent/KR20110080118A/ko not_active Application Discontinuation
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