KR20190110977A - 반도체 장치 - Google Patents

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마사시 추부쿠
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체층에 채널이 형성되는 트랜지스터의 스위칭 특성을 개선한다.
산화물 반도체층의 단부에 기생 채널이 형성되는 이유로서는 상기 단부와 전기적으로 접속되는 트랜지스터의 소스 및 드레인이 존재하기 때문이다. 즉 상기 단부와 트랜지스터의 소스 및 드레인 중 적어도 하나가 전기적으로 접속되어 있지 않으면, 상기 단부에 기생 채널이 형성되지 않는다. 그러므로, 트랜지스터의 소스 및 드레인 중 적어도 하나와, 산화물 반도체층의 단부가 전기적으로 접속되지 않은 구조 또는 접속될 개연성을 저감할 수 있는 구조의 트랜지스터를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 트랜지스터에 관한 것이다. 특히 채널이 산화물 반도체층에 형성되는 트랜지스터에 관한 발명이다. 또한, 본 발명은 상기 트랜지스터를 갖는 반도체 장치에 관한 것이다. 예를 들어, 상기 트랜지스터를 각 화소에 갖는 액티브 매트릭스형 표시 장치에 관한 발명이다. 또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능하는 모든 장치를 가리킨다.
근년에 들어, 트랜지스터의 구성 재료로서, 산화물 반도체라고 하는, 반도체 특성을 나타내는 금속 산화물이 주목을 받고 있다. 금속 산화물은 다양한 용도로 사용되고 있다. 예를 들어, 산화 인듐은 액정 표시 장치에 있어서 화소 전극의 재료로서 사용되고 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있으며, 이러한 반도체 특성을 나타내는 금속 산화물층에 채널이 형성되는 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2 참조).
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-96055호
산화물 반도체층에 채널이 형성되는 트랜지스터는 가공 조건 또는 열처리 조건에 따라 전기적 특성이 변화될 수 있다. 상기 변화는 상기 산화물 반도체층의 형성 공정시에 저저항화 원소(염소(Cl), 불소(F), 붕소(B), 또는 수소(H) 등)가 혼입되는 것, 또는 상기 산화물 반도체층으로부터 산소(O)가 이탈되는 것 등에 기인하여 일어난다고 생각된다. 그리고, 상기 변화는 산화물 반도체층의 단부에서 현재화되기 쉬운 것을 알았다. 즉 산화물 반도체층에 채널이 형성되는 트랜지스터에서는 상기 산화물 반도체층의 단부가 저저항 영역이 되고, 상기 영역에 트랜지스터의 기생 채널이 형성되기 쉽다는 것이다. 또한, 상기 트랜지스터에서는 게이트와 소스간의 전압에 따라 형성되는 채널(제 1 채널이라고도 함)과, 상기 기생 채널(제 2 채널이라고도 함)의 2가지 채널이 형성될 수 있다.
2가지의 채널이 형성될 수 있는 트랜지스터에서는 각각의 채널이 형성되는 게이트와 소스간의 임계값 전압이 상이한 경우가 많다. 전형적으로 말하면, 제 1 채널이 형성되는 임계값 전압은 제 2 채널이 형성되는 임계값 전압보다 높다. 또한, 제 1 채널의 전류 구동 능력은 제 2 채널의 전류 구동 능력보다 높다. 따라서, 오프 상태인 상기 트랜지스터의 게이트와 소스간의 전압을 상승시킨 경우에, 소스와 드레인간의 전류가 2단계로 변화된다. 구체적으로는 제 2 채널이 형성되는 임계값 전압의 근방에서 1번째 단계의 변화(소스와 드레인간의 전류 증가)가 확인되고, 또 제 1 채널이 형성되는 임계값 전압의 근방에서 2번째 단계의 변화(소스와 드레인간의 전류 증가)가 확인된다.
디지털 회로에 있어서, 트랜지스터는 스위치로서 활용되고 있다. 상기 스위치로서 2단계로 변화되는 소자가 바람직하지 않은 것은 말할 필요도 없는 일이다. 이 점을 감안하여, 본 발명의 일 형태에서는 산화물 반도체층에 채널이 형성되는 트랜지스터의 스위칭 특성을 개선하는 것을 목적 중 하나로 한다.
산화물 반도체층의 단부에 기생 채널이 형성되는 이유로서는 상기 단부와 전기적으로 접속되는 트랜지스터의 소스 및 드레인이 존재하기 때문이다. 즉 상기 단부와 트랜지스터의 소스 및 드레인 중 적어도 하나가 전기적으로 접속되어 있지 않으면, 상기 단부에 기생 채널이 형성되지 않는다. 따라서, 본 발명의 일 형태는 트랜지스터의 소스 및 드레인 중 적어도 하나와, 산화물 반도체층의 단부가 전기적으로 접속되지 않은 구조 또는 접속될 개연성을 저감할 수 있는 구조의 트랜지스터를 제공하는 것을 요지(要旨)로 한다.
예를 들어, 본 발명의 일 형태는 트랜지스터의 소스 및 드레인 중 적어도 하나가 산화물 반도체층의 단부와 접촉하지 않은 트랜지스터이다. 또한, 본 발명의 일 형태에 있어서, 산화물 반도체층의 단부와 접촉하지 않은 소스 및 드레인 중 적어도 하나와 산화물 반도체층의 단부 사이의 거리가 소스와 드레인간의 거리보다 긴 구성으로 하는 것이 바람직하다.
본 발명의 일 형태의 트랜지스터에서는 트랜지스터의 소스 및 드레인이 산화물 반도체층의 단부를 통하여 전기적으로 접속되지 않거나 또는 접속될(상기 단부에 기생 채널이 형성될) 개연성을 저감할 수 있다. 따라서, 상기 트랜지스터에서는 게이트와 소스간의 전압에 따라 소스와 드레인간의 전류가 2단계로 변화되는 일이 없거나 또는 변화될 개연성을 저감할 수 있다. 즉 본 발명의 일 형태에서는 산화물 반도체층에 채널이 형성되는 트랜지스터의 스위칭 특성을 개선할 수 있다.
도 1a는 트랜지스터 구조의 예를 도시한 평면도이고, 도 1b는 상기 트랜지스터 구조의 예를 도시한 단면도.
도 2는 트랜지스터 구조의 예를 도시한 평면도.
도 3a는 트랜지스터 구조의 예를 도시한 평면도이고, 도 3b는 상기 트랜지스터 구조의 예를 도시한 단면도.
도 4a는 액정 표시 장치의 구성의 예를 도시한 도면이고, 도 4b는 화소의 구성의 예를 도시한 도면이고, 도 4c는 화소가 갖는 트랜지스터의 구조의 예를 도시한 도면.
도 5는 트랜지스터의 Vg-Id 곡선을 도시한 도면.
도 6은 트랜지스터 구조의 예를 도시한 평면도.
도 7은 트랜지스터의 Vg-Id 곡선을 도시한 도면.
본 발명의 일 형태에 대해서 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태를 다양하게 변경할 수 있다. 따라서, 본 발명은 이하에 기재되는 내용에 한정하여 해석되는 것이 아니다.
<트랜지스터 구조의 예>
본 발명의 일 형태에 따른 트랜지스터의 구조에 대해서 도 1a 및 도 1b를 참조하여 설명한다. 도 1a는 본 발명의 일 형태에 따른 트랜지스터의 평면도이고, 도 1b는 도 1a의 평면도에 도시된 A-B선 부분의 단면도이다.
도 1a 및 도 1b에 도시된 트랜지스터는 절연 표면을 갖는 기판(10) 위에 제공된 게이트(11)와, 게이트(11) 위에 제공된 게이트 절연층(12)과, 게이트 절연층(12)을 개재(介在)하여 게이트(11)와 중첩된 산화물 반도체층(13)과, 산화물 반도체층(13) 위의 소스(14) 및 드레인(15)을 갖는다. 또한, 상기 트랜지스터 위에는 절연층(16)과, 절연층(16) 위에 제공된 개구부에서 드레인(15)과 접촉하는 도전층(17)이 제공되어 있다. 그리고, 소스(14) 및 드레인(15)은 치환할 수 있다. 즉 본 발명의 일 형태는 도 1a 및 도 1b에 도시된 바와 같이 소스(14)가 드레인(15)을 둘러싼 구성에 한정되지 않고, 드레인이 소스를 둘러싼 구성으로 할 수도 있다.
도 1a 및 도 1b에 도시된 트랜지스터에서는 소스(14)와 접촉하는 영역의 산화물 반도체층(13) 및 드레인(15)과 접촉하는 영역의 산화물 반도체층(13) 중 적어도 하나에 함유되는 저저항화 원소의 농도가 산화물 반도체층(13)의 단부에 함유되는 상기 저저항화 원소의 농도보다 낮은 경우가 있다. 또한, 상기 저저항화 원소로서는 염소(Cl), 불소(F), 붕소(B), 수소(H) 등을 들 수 있다.
또한, 도 1a 및 도 1b에 도시된 트랜지스터에서는 소스(14)와 접촉하는 영역의 산화물 반도체층(13) 및 드레인(15)과 접촉하는 영역의 산화물 반도체층(13) 중 적어도 하나에 함유되는 산소의 농도가 산화물 반도체층(13)의 단부에 함유되는 산소의 농도보다 높은 경우가 있다.
다만, 도 1a 및 도 1b에 도시된 트랜지스터에서는 소스(14) 및 드레인(15)의 양쪽이 산화물 반도체층(13)의 단부에 접촉하지 않는다. 구체적으로는 상기 트랜지스터에서는 소스(14)의 형상이 개구부를 갖는 원형(내주 및 외주의 양쪽이 원형)이며, 드레인(15)이 상기 개구부에 존재한다. 따라서, 도 1a 및 도 1b에 도시된 트랜지스터에서는 산화물 반도체층(13)의 단부가 저저항화된 경우에도 상기 단부에 기생 채널이 형성되지 않는다. 그러므로, 도 1a 및 도 1b에 도시된 트랜지스터에서는 기생 채널의 존재에 기인한 스위칭 특성의 열화가 일어나지 않는다.
또한, 이것은 소스 및 드레인 중 하나가 소스 및 드레인 중 다른 하나를 둘러싼 구조를 갖는 트랜지스터에서도 공통된다. 즉 소스 및 드레인 중 하나의 내주 및 외주가 폐곡선 또는 다각형, 또는 일부가 곡선이고 나머지 부분이 꺾은 선이며, 소스 및 드레인 중 다른 하나가 소스 및 드레인 중 하나의 내측에 존재하는 트랜지스터에서는 산화물 반도체층(13)의 단부가 저저항화된 경우에도 상기 단부에 기생 채널이 형성되지 않는다.
(기판)
절연 표면을 갖는 기판(10)으로서는 이후에 수행되는 열처리에 견딜 수 있을 정도의 내열성을 갖는 기판이면 어떤 기판을 적용하여도 좋다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 기판(10)으로서 가요성 기판을 사용하여도 좋다. 그리고, 이후에 형성되는 산화물 반도체층에, 기판(10)에 함유되는 원소가 혼입되는 것을 방지하기 위해서, 기판(10) 위에 절연층을 형성할 수도 있다.
(도전체)
게이트(11), 소스(14), 드레인(15), 및 도전층(17)으로서는 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 성분으로 하는 질화물을 적용할 수 있다. 또한, 이들 재료를 적층한 구조를 적용할 수도 있다.
(절연체)
게이트 절연층(12) 및 절연층(16)으로서는 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 탄탈 등의 절연체를 적용할 수 있다. 또한, 이들 재료를 적층한 구조를 적용할 수도 있다. 또한, 산화질화 실리콘이란 그 조성이 질소보다 산소의 함유량이 많은 것이며, 농도 범위는 산소가 55at.% 내지 65at.%, 질소가 1at.% 내지 20at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 합계가 100at.%가 되도록 각 원소를 임의의 농도로 함유한 것을 말한다. 또한, 질화산화 실리콘이란 그 조성이 산소보다 질소의 함유량이 많은 것이며, 농도 범위는 산소가 15at.% 내지 30at.%, 질소가 20at.% 내지 35at.%, 실리콘이 25at.% 내지 35at.%, 수소가 15at.% 내지 25at.%의 범위로 합계가 100at.%가 되도록 각 원소를 임의의 농도로 함유한 것을 말한다.
(반도체)
산화물 반도체층(13)으로서는 적어도 인듐(In) 또는 아연(Zn)을 함유한 산화물을 적용할 수 있다. 특히 인듐(In) 및 아연(Zn) 양쪽 모두를 함유한 산화물을 적용하는 것이 바람직하다. 또한, 산화물 반도체층(13) 내의 산소 결손을 저감시키기 위한 스테빌라이저로서, 산화물 반도체층(13)에 갈륨(Ga)이 함유된 것이 바람직하다. 또한, 산화물 반도체층(13)이 스테빌라이저로서, 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr), 또는 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu) 중 임의의 1종류 또는 복수 종류를 함유한 구성으로 하여도 좋다.
예를 들어, 산화물 반도체층(13)으로서, 산화 인듐, 산화 주석, 또는 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, 또는 In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물, 또는 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 또는 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한 여기서는, 예를 들어 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 말하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 함유되어 있어도 좋다.
산화물 반도체층(13)은 단결정, 다결정(폴리크리스탈이라고도 함), 미결정, 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체층(13)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층으로 한다.
CAAC-OS층은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS층은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체층이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS층에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM 관찰에서 CAAC-OS층에 입계(그레인 바운더리(grain boundary)라고도 함)가 확인되지 않는다. 따라서, CAAC-OS층은 입계에 기인한 전자 이동도의 저하가 억제되어 있다고 할 수 있다.
CAAC-OS층에 포함되는 결정부는 c축이 CAAC-OS층의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에서 단순히‘수직’이라고 기재한 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히‘평행’이라고 기재한 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS층에서 결정부가 균일하게 분포되지 않아도 좋다. 예를 들어, CAAC-OS층의 형성 과정에서, 산화물 반도체층(13)의 표면 측으로부터 결정 성장시키는 경우에, 피형성면의 근방에 비해 표면의 근방에서는 결정부가 차지하는 비율이 높을 수 있다. 또한, CAAC-OS층에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에서 결정부가 비정질화될 수도 있다.
CAAC-OS층에 포함되는 결정부의 c축은 CAAC-OS층의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS층의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향할 수가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS층이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막(成膜)함으로써, 또는 성막 후에 열처리 등의 결정화 처리를 수행함으로써 결정부가 형성된다.
CAAC-OS층을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층(13)을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한 산화물 반도체층(13)은 구리(Cu), 알루미늄(Al), 염소(Cl) 등의 불순물이 거의 함유되지 않는 고순도화된 것이 바람직하다. 트랜지스터의 제작 공정에 있어서, 상기 불순물이 혼입되거나 또는 산화물 반도체층(13) 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하며, 산화물 반도체층(13) 표면에 부착된 경우에는 인산, 옥살산, 또는 희석된 불산 등에 노출시키거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 수행함으로써, 산화물 반도체층(13) 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 산화물 반도체층(13)의 구리(Cu) 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층(13)의 알루미늄(Al) 농도를 1×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층(13)의 염소(Cl) 농도를 2×1018atoms/cm3 이하로 한다.
산화물 반도체층(13)은 수소와 같은 불순물이 충분히 제거됨으로써, 또는 산소가 충분히 공급되어 산소가 과포화된 상태가 됨으로써, 고순도화된 것이 바람직하다. 구체적으로는, 산화물 반도체층(13)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(13)에 포함되는 수소 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 측정되는 것이다. 그리고, 산소가 충분히 공급되어 산소가 과포화된 상태로 하기 위해서 산화물 반도체층(13)을 감싸도록 과잉 산소를 함유한 절연층(SiOx 등)을 접촉하여 형성한다.
또한, 산소를 과잉으로 함유한 절연층의 수소 농도도 트랜지스터의 특성에 영향을 미치기 때문에 중요하다.
<트랜지스터의 변형예>
본 발명의 일 형태에 제시되는 트랜지스터는 도 1a 및 도 1b에 도시된 트랜지스터의 구조에 한정되지 않는다. 예를 들어, 도 2 내지 도 3b에 도시된 트랜지스터도 본 발명의 일 형태의 트랜지스터이다. 또한, 도 2 및 도 3a는 트랜지스터의 평면도이고, 도 3b는 도 3a의 평면도에 도시된 C-D선 부분의 단면도이다.
(변형예 1)
도 2에 도시된 트랜지스터는 도 1a 및 도 1b에 도시된 트랜지스터가 갖는 소스(14)가 도전층(17)과 중첩되는 영역에 간극(間隙)이 형성된 소스(24)로 치환된 점을 제외하고, 도 1a 및 도 1b에 도시된 트랜지스터와 같은 구조를 갖는다. 도 2에 도시된 트랜지스터는 도 1a 및 도 1b에 도시된 트랜지스터와 같은 작용을 가짐과 함께 소스(24)와 도전층(17) 사이에 발생하는 기생 용량에 기인하는 부하를 완화할 수 있다.
또한, 이것은 간극을 갖는 소스 및 드레인 중 하나가 소스 및 드레인 중 다른 하나를 둘러싸고, 또 상기 간극이 형성된 영역에 소스 및 드레인 중 다른 하나가 전기적으로 접속되는 도전층이 존재하는 구조의 트랜지스터에서 공통된다. 즉 소스 및 드레인 중 하나가 간극을 갖고 또 내벽의 선 및 외벽의 선이 곡선 또는 꺾은 선, 또는 선의 일부가 곡선 또는 나머지 선이 꺾은 선이며, 또 소스 및 드레인 중 다른 하나가 소스 및 드레인 중 하나의 내측에 존재하고, 또 소스 및 드레인 중 다른 하나에 전기적으로 접속된 도전층이 상기 간극이 형성된 영역에 존재하는 트랜지스터에서는 도 1a 및 도 1b에 도시된 트랜지스터와 같은 작용을 가짐과 함께, 소스 및 드레인 중 하나와 상기 도전층 사이에 발생하는 기생 용량에 기인한 부하를 완화시킬 수 있다.
또한, 소스(24)로서는 상술한 게이트(11), 소스(14), 드레인(15), 및 도전층(17)과 같은 도전체를 적용할 수 있다.
(변형예 2)
도 3a 및 도 3b에 도시된 트랜지스터는 절연 표면을 갖는 기판(30) 위에 제공된 게이트(31)와, 게이트(31) 위에 제공된 게이트 절연층(32)과, 게이트 절연층(32)을 개재하여 게이트(31)와 중첩된 산화물 반도체층(33)과, 산화물 반도체층(33)의 단부 위에 제공된 소스(34)와, 산화물 반도체층(33) 위의 절연층(35)에 제공된 개구부에서 산화물 반도체층(33)과 접촉하는 드레인(36)을 갖는다. 도 3a 및 도 3b에 도시된 트랜지스터에서는 드레인(36)이 산화물 반도체층(33)의 단부에 접촉하지 않는다. 따라서, 도 1a 및 도 1b에 도시된 트랜지스터와 마찬가지로 산화물 반도체층(33)의 단부에 기생 채널이 형성되지 않거나 또는 상기 단부에 기생 채널이 형성될 개연성을 저감할 수 있다. 그러므로, 도 3a 및 도 3b에 도시된 트랜지스터에서는 스위칭 특성을 개선시킬 수 있다.
또한, 소스(34) 및 드레인(36)은 서로 치환할 수 있다. 즉 본 발명의 일 형태는 도 3a 및 도 3b에 도시된 바와 같이 소스(34)가 산화물 반도체층(33)의 단부 위에 제공되고, 또 절연층(35)에 형성된 개구부에서 드레인(36)이 산화물 반도체층(33)에 접촉하는 구성에 한정되지 않고, 절연층(35)에 형성된 개구부에서 소스가 산화물 반도체층(33)에 접촉하고, 또 드레인이 산화물 반도체층(33)의 단부 위에 제공되는 구성으로 할 수도 있다.
또한, 기판(30)으로서는 상술한 기판(10)과 같은 기판을 적용할 수 있다. 또한, 게이트(31), 소스(34), 및 드레인(36)으로서는 상술한 게이트(11), 소스(14), 드레인(15), 및 도전층(17)과 같은 도전체를 적용할 수 있다. 또한, 게이트 절연층(32) 및 절연층(35)으로서는 상술한 게이트 절연층(12) 및 절연층(16)과 같은 절연체를 적용할 수 있다. 또한, 산화물 반도체층(33)으로서는 상술한 산화물 반도체층(13)과 같은 반도체를 적용할 수 있다.
<응용예>
상술한 트랜지스터는 각종 반도체 장치를 구성하는 소자로서 적용할 수 있다. 예를 들어, 상기 트랜지스터를 액티브 매트릭스형 표시 장치의 각 화소에 제공되는 트랜지스터로서 적용할 수 있다. 이하에서는 액티브 매트릭스형 액정 표시 장치에 대해서 도 4a 내지 도 4c를 참조하여 설명한다.
도 4a는 액정 표시 장치의 구성의 예를 도시한 도면이다. 도 4a에 도시된 액정 표시 장치는 화소부(100)와, 주사선 구동 회로(110)와, 신호선 구동 회로(120)와, 각각이 평행 또는 대략 평행으로 배치되고 주사선 구동 회로(110)에 의해 전위가 제어되는 m개의 주사선(130)과, 각각이 평행 또는 대략 평행으로 배치되고 신호선 구동 회로(120)에 의해 전위가 제어되는 n개의 신호선(140)을 갖는다. 또한, 화소부(100)는 매트릭스 형태로 배치된 복수의 화소(150)를 갖는다. 또한, 각 주사선(130)은 화소부(100)에서 m행 n열로 배치된 복수의 화소(150) 중 어느 행에 배치된 n개의 화소(150)에 전기적으로 접속되어 있다. 또한, 각 신호선(140)은 m행 n열로 배치된 복수의 화소(150) 중 어느 열에 배치된 m개의 화소(150)에 전기적으로 접속되어 있다.
도 4b는 도 4a에 도시된 액정 표시 장치가 갖는 화소(150)의 회로도의 일례를 도시한 도면이다. 도 4b에 도시된 화소(150)는 게이트가 주사선(130)에 전기적으로 접속되고 소스 및 드레인 중 하나가 신호선(140)에 전기적으로 접속된 트랜지스터(151)와, 한쪽 전극이 트랜지스터(151)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 다른 쪽 전극이 용량 전위를 공급하는 배선(용량선이라고도 함)에 전기적으로 접속된 용량 소자(152)와, 한쪽 전극이 트랜지스터(151)의 소스 및 드레인 중 다른 하나 및 용량 소자(152)의 한쪽 전극에 전기적으로 접속되고, 다른 쪽 전극이 공통 전위를 공급하는 배선(공통 전위선이라고도 함)에 전기적으로 접속된 액정 소자(153)를 갖는다. 또한, 용량 전위와 공통 전위를 동일한 전위로 할 수 있다.
상술한 트랜지스터는 도 4b에 도시된 트랜지스터(151)로서 적용할 수 있다. 도 4c는 트랜지스터(151)로서 도 1a 및 도 1b에 도시된 트랜지스터를 적용한 경우의 구조의 예를 도시한 평면도이다. 도 4c에 도시된 트랜지스터(151)는 게이트(11)가 주사선(130)에 전기적으로 접속되고, 소스(14)가 신호선(140)에 전기적으로 접속되고, 드레인(15)이 투명 도전층(160)에 전기적으로 접속되어 있다. 또한, 도 4c에 도시된 트랜지스터(151)에 있어서, 게이트(11)는 주사선(130)의 일부이며, 소스(14)는 신호선(140)의 일부라고 표현할 수도 있다.
또한, 도 4a 내지 도 4c에서는 상술한 트랜지스터를 화소에 갖는 액정 표시 장치에 대해서 예시하였지만, 도 4a에 도시된 주사선 구동 회로(110)를 구성하는 소자로서 상기 트랜지스터를 적용할 수도 있다.
또한, 상술한 트랜지스터를 유기 일렉트로루미네선스(EL)를 이용하여 표시를 수행하는 표시 장치(유기 EL 표시 장치라고도 함)의 화소를 구성하는 소자로서 적용할 수도 있다.
(실시예)
본 실시예에서는 본 발명의 일 형태에 따른 트랜지스터에 대해서 설명한다. 구체적으로는 본 실시예에서는 도 1a 및 도 1b에 도시된 트랜지스터를 제작하고, 상기 트랜지스터의 특성을 평가한 결과에 대해서 설명한다.
<제작 공정>
우선 상기 트랜지스터의 제작 공정에 대해서 설명한다.
먼저 상기 트랜지스터의 하지층을 형성하였다. 구체적으로는 유리 기판 위에 두께가 100nm인 질화 실리콘(SiN)막과, 상기 질화 실리콘(SiN)막 위의 두께가 150nm인 산화질화 실리콘막의 적층막을 플라즈마 CVD법을 이용하여 형성하였다.
다음에, 불화 수소(HF)를 사용하여 상기 하지층 표면을 세정하였다.
다음에, 게이트를 형성하였다. 구체적으로는 상기 하지층 위에 두께가 100nm인 텅스텐(W)막을 스퍼터링법을 이용하여 형성하였다. 그리고, 상기 텅스텐(W)막을 포토리소그래피법을 이용하여 가공함으로써 게이트를 형성하였다.
다음에, 게이트 절연층을 형성하였다. 구체적으로는 상기 하지층 및 상기 게이트 위에 두께가 100nm인 산화질화 실리콘(SiON)막을 마이크로파 CVD법을 이용하여 형성하였다.
다음에, 산화물 반도체층을 형성하였다. 구체적으로는 상기 게이트 절연층 위에 두께가 35nm인 적어도 인듐(In), 갈륨(Ga), 아연(Zn), 및 산소(O)를 함유한 막을 스퍼터링법을 이용하여 형성하였다. 그리고, 상기 막을 포토리소그래피법을 이용하여 가공함으로써 산화물 반도체층을 형성하였다.
다음에, 질소(N2) 분위기하에서 350℃로 1시간의 열처리, 및 질소(N2) 및 산소(O2)의 혼합 분위기하에서 350℃로 1시간의 열처리를 수행하였다.
다음에, 소스 및 드레인을 형성하였다. 구체적으로는 상기 게이트 절연층 및 상기 산화물 반도체층 위에 두께가 100nm인 티타늄(Ti)막과, 상기 티타늄(Ti)막 위의 두께가 400nm인 알루미늄(Al)막과, 상기 알루미늄(Al)막 위의 두께가 100nm인 티타늄(Ti)막의 적층막을 스퍼터링법을 이용하여 형성하였다. 그리고, 상기 적층막을 포토리소그래피법을 이용하여 가공함으로써 소스 및 드레인을 형성하였다.
다음에, 질소(N2) 및 산소(O2)의 혼합 분위기하에서 300℃로 1시간의 열처리를 수행하였다.
다음에, 220℃로 120초 동안의 아산화질소(N2O) 플라즈마 처리를 수행하였다.
다음에, 절연층을 형성하였다. 구체적으로는, 상기 게이트 절연층, 상기 산화물 반도체층, 및 상기 소스 및 상기 드레인 위에 두께가 600nm인 산화질화 실리콘(SiON)막을 플라즈마 CVD법을 이용하여 형성하였다.
다음에, 질소(N2) 및 산소(O2)의 혼합 분위기하에서 300℃로 1시간의 열처리를 수행하였다.
다음에, 상기 절연층 위에 두께가 1500nm인 아크릴을 형성한 후, 질소(N2) 분위기하에서 250℃로 1시간의 열처리를 수행하여 상기 아크릴을 소성하였다.
다음에, 투명 도전층을 형성하였다. 구체적으로는, 상기 아크릴 위에 적어도 인듐(In), 주석(Sn), 실리콘(Si), 및 산소(O)를 함유한 막을 스퍼터링법을 이용하여 형성하였다. 또한, 상기 막이 상술한 드레인과 접촉하도록 미리 상기 드레인 위의 절연층 및 아크릴에 개구부를 형성하였다.
마지막에, 질소(N2) 분위기하에서 250℃로 1시간의 열처리를 수행하였다.
<전기 특성>
상술한 공정을 거쳐 얻어진 트랜지스터에 대해, 광 조사 조건하에서 플러스 게이트 BT 시험을 수행하였다. 또한, 본 실시예에서 플러스 게이트 BT 시험이란, 80℃에서 게이트와 소스간의 전압이 30V인 상태를 특정 시간 동안 유지시키는 시험을 가리킨다. 본 실시예에서는 복수의 상술한 트랜지스터를 마련하고, 각각의 트랜지스터에 대해서 2000초 이하의 각종 시간으로 상기 시험을 수행하였다.
도 5는 상기 시험 후의 본 실시예에 따른 복수의 트랜지스터 각각의 Vg-Id 곡선을 나타낸 도면이다. 도 5로부터, 본 실시예에 따른 트랜지스터는 상기 시험 후에도 스위칭 특성이 크게 변동되지 않는 것을 알았다.
<비교예>
이하에서는 비교예로서 소스 및 드레인이 산화물 반도체층의 단부에 접촉하는 트랜지스터에 대해서 설명한다.
도 6은 본 비교예에 따른 트랜지스터의 구조를 도시한 평면도이다. 도 6에 도시된 트랜지스터는 게이트(1001)와, 게이트(1001) 위에 제공된 게이트 절연층과, 게이트 절연층 위의 산화물 반도체층(1003)과, 산화물 반도체층(1003) 위의 소스(1004) 및 드레인(1006)을 갖는다. 도 6에 도시된 바와 같이 소스(1004) 및 드레인(1006)은 산화물 반도체층(1003)의 단부에 접촉한다.
또한, 본 비교예에 따른 트랜지스터는 상기 실시예에 따른 트랜지스터의 각 구성 요소와 같은 재료 및 제작 공정을 이용하여 형성하였다. 그리고, 본 비교예에 따른 트랜지스터를 복수 마련하고, 각각의 트랜지스터에 대해 2000초 이하의 각종 시간으로 광 조사 조건하에서 플러스 게이트 BT 시험을 수행하였다.
도 7은 상기 시험 후의 본 비교예에 따른 복수의 트랜지스터 각각의 Vg-Id 곡선을 나타낸 도면이다. 도 7로부터, 본 실시예에 따른 트랜지스터는 상기 시험 후에 스위칭 특성이 크게 변동되는 것을 알았다.
10: 기판
11: 게이트
12: 게이트 절연층
13: 산화물 반도체층
14: 소스
15: 드레인
16: 절연층
17: 도전층
24: 소스
30: 기판
31: 게이트
32: 게이트 절연층
33: 산화물 반도체층
34: 소스
35: 절연층
36: 드레인
100: 화소부
110: 주사선 구동 회로
120: 신호선 구동 회로
130: 주사선
140: 신호선
150: 화소
151: 트랜지스터
152: 용량 소자
153: 액정 소자
160: 투명 도전층
1001: 게이트
1003: 산화물 반도체층
1004: 소스
1006: 드레인

Claims (2)

  1. 게이트 전극과,
    상기 게이트 전극 위의 게이트 절연층과,
    상기 게이트 절연층 위의 산화물 반도체층과,
    상기 산화물 반도체층 위의 소스 전극 및 드레인 전극을 갖고,
    상기 산화물 반도체층 전체는 상기 게이트 전극과 중첩되고,
    상기 소스 전극 및 상기 드레인 전극의 한쪽의 내측에, 상기 소스 전극 및 상기 드레인 전극의 다른 쪽이 배치되고,
    상기 소스 전극 및 상기 드레인 전극의 한쪽은 간극을 갖고,
    상기 소스 전극 및 상기 드레인 전극의 다른 쪽에 전기적으로 접속되는 도전층은 상기 간극과 중첩되고, 또한, 상기 소스 전극 및 상기 드레인 전극의 한쪽과 중첩되지 않도록 배치되고,
    상기 소스 전극 및 상기 드레인 전극의 다른 쪽은 상기 산화물 반도체층의 측면과 접하지 않는 것을 특징으로 하는 반도체 장치.
  2. 게이트 전극과,
    상기 게이트 전극 위의 게이트 절연층과,
    상기 게이트 절연층 위의 산화물 반도체층과,
    상기 산화물 반도체층 위의 소스 전극 및 드레인 전극을 갖고,
    상기 산화물 반도체층 전체는 상기 게이트 전극과 중첩되고,
    상기 소스 전극 및 상기 드레인 전극의 한쪽의 내측에, 상기 소스 전극 및 상기 드레인 전극의 다른 쪽이 배치되고,
    상기 소스 전극 및 상기 드레인 전극의 한쪽은 간극을 갖고,
    상기 소스 전극 및 상기 드레인 전극의 다른 쪽에 접속되는 도전층은 상기 간극과 중첩되고, 또한, 상기 소스 전극 및 상기 드레인 전극의 한쪽과 중첩되지 않도록 배치되고,
    상기 소스 전극 및 상기 드레인 전극의 다른 쪽은 상기 산화물 반도체층의 상면만과 접하는 것을 특징으로 하는 반도체 장치.
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