JP6827328B2 - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器 Download PDF

Info

Publication number
JP6827328B2
JP6827328B2 JP2017003026A JP2017003026A JP6827328B2 JP 6827328 B2 JP6827328 B2 JP 6827328B2 JP 2017003026 A JP2017003026 A JP 2017003026A JP 2017003026 A JP2017003026 A JP 2017003026A JP 6827328 B2 JP6827328 B2 JP 6827328B2
Authority
JP
Japan
Prior art keywords
transistor
circuit
wiring
gate
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2017003026A
Other languages
English (en)
Other versions
JP2017130655A5 (ja
JP2017130655A (ja
Inventor
加藤　清
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017130655A publication Critical patent/JP2017130655A/ja
Publication of JP2017130655A5 publication Critical patent/JP2017130655A5/ja
Application granted granted Critical
Publication of JP6827328B2 publication Critical patent/JP6827328B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/072—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps adapted to generate an output voltage whose value is lower than the input voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明の一態様は半導体装置に関する。
本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、半導体装置の駆動方法、または、作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
チャネル形成領域に酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ）が知られている。ＯＳトランジスタを利用した様々な半導体装置が提案されている。
特許文献１には、ＯＳトランジスタを、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く消費電力の少ないＤＲＡＭを作製することができる。
また、特許文献２には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
これらＯＳトランジスタを用いたメモリは、ＯＳトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献２には、ＯＳトランジスタに第２ゲート（バックゲートとも言う）を設けて、ＯＳトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。
上記メモリが長期間のデータ保持を行うためには、ＯＳトランジスタの第２ゲートに、ある一定の負電位を与え続ける必要がある。特許文献２及び特許文献３には、ＯＳトランジスタの第２ゲートを駆動するための回路の構成例が開示されている。
また、特許文献４には、チャージポンプによって負電位を生成し、ＯＳトランジスタの第２ゲートに負電位を印加する方法が開示されている。
特開２０１３−１６８６３１号公報 特開２０１２−０６９９３２号公報 特開２０１２−１４６９６５号公報 特開２０１５−１６４３８６号公報
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第１トランジスタと、第２トランジスタと、を有する半導体装置である。第１トランジスタはチャネル形成領域に酸化物半導体を有する。第２トランジスタは第１ゲート及び第２ゲートを有する。第１ゲート及び第２ゲートは、半導体層を間に介して、互いに重なる領域を有する。第１トランジスタのゲートは第１トランジスタの第１電極に電気的に接続される。第１トランジスタの第１電極は第２ゲートに電気的に接続される。第１トランジスタの第２電極は負電位が与えられる。第１トランジスタの第１電極は第１端部を有する。第１トランジスタの第２電極は第２端部を有する。第１端部と第２端部は互いに向かい合う領域を有する。上面からみて、第１端部は第１円弧を有する。上面からみて、第２端部は第２円弧を有する。第２円弧の曲率半径は、第１円弧の曲率半径よりも大きい。
本発明の一態様は、第１トランジスタと、第２トランジスタと、を有する半導体装置である。第１トランジスタはチャネル形成領域に酸化物半導体を有する。第２トランジスタは第１ゲート及び第２ゲートを有する。第１ゲート及び第２ゲートは、半導体層を間に介して、互いに重なる領域を有する。第１トランジスタのゲートは第１トランジスタの第１電極に電気的に接続される。第１トランジスタの第１電極は第２ゲートに電気的に接続される。第１トランジスタの第２電極は負電位が与えられる。第１トランジスタの第１電極は第１端部を有する。第１トランジスタの第２電極は第２端部を有する。第１端部と第２端部は互いに向かい合う領域を有する。上面からみて、第１端部は第１円弧を有する。上面からみて、第２端部は第２円弧を有する。第１円弧の曲率半径は、第２円弧の曲率半径よりも大きい。
本発明の一態様は、第１乃至第３トランジスタと、第１容量素子と、第２容量素子と、抵抗素子を有する半導体装置である。第１トランジスタはチャネル形成領域に酸化物半導体を有する。第３トランジスタは第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、半導体層を間に介して、互いに重なる領域を有する。第１トランジスタのゲートは第１容量素子の第１電極に電気的に接続される。第１トランジスタの第１電極は第２ゲートに電気的に接続される。第１トランジスタの第２電極は負電位が与えられる。第２トランジスタのゲートは、第２容量素子の第１電極に電気的に接続される。第２トランジスタのゲートは、抵抗素子を介して、第２トランジスタの第１電極に電気的に接続される。第２トランジスタの第１電極は第２ゲートに電気的に接続される。第２トランジスタの第２電極は第１トランジスタのゲートに電気的に接続される。第１トランジスタの第１電極は第１端部を有する。第１トランジスタの第２電極は第２端部を有する。第１端部と第２端部は互いに向かい合う領域を有する。上面からみて、第１端部は第１円弧を有する。上面からみて、第２端部は第２円弧を有する。第２円弧の曲率半径は、第１円弧の曲率半径よりも大きい。
本発明の一態様は、第１乃至第３トランジスタと、第１容量素子と、第２容量素子と、抵抗素子を有する半導体装置である。第１トランジスタはチャネル形成領域に酸化物半導体を有する。第３トランジスタは第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、半導体層を間に介して、互いに重なる領域を有する。第１トランジスタのゲートは第１容量素子の第１電極に電気的に接続される。第１トランジスタの第１電極は第２ゲートに電気的に接続される。第１トランジスタの第２電極は負電位が与えられる。第２トランジスタのゲートは、第２容量素子の第１電極に電気的に接続される。第２トランジスタのゲートは、抵抗素子を介して、第２トランジスタの第１電極に電気的に接続される。第２トランジスタの第１電極は第２ゲートに電気的に接続される。第２トランジスタの第２電極は第１トランジスタのゲートに電気的に接続される。第１トランジスタの第１電極は第１端部を有する。第１トランジスタの第２電極は第２端部を有する。第１端部と第２端部は互いに向かい合う領域を有する。上面からみて、第１端部は第１円弧を有する。上面からみて、第２端部は第２円弧を有する。第１円弧の曲率半径は、第２円弧の曲率半径よりも大きい。
上記態様において、第１トランジスタは第３ゲートを有することが好ましい。第３ゲートと第１トランジスタのゲートは、酸化物半導体を間に介して、互いに重なる領域を有する。第３ゲートは、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物を含むことが好ましい。
本発明の一態様は、上記態様に記載の半導体装置を複数有し、分離領域を有する半導体ウエハである。
本発明の一態様は、上記態様に記載の半導体装置と、表示装置、マイクロフォン、スピーカ、操作キー、または、筐体を有する電子機器である。
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。また、本発明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの構成例を示す回路図、上面図及び断面図。 トランジスタの構成例を示す回路図、上面図及び断面図。 トランジスタの構成例を示す回路図、上面図及び断面図。 トランジスタの構成例を示す回路図、上面図及び断面図。 半導体装置の構成例を示す回路図。 電圧保持回路の構成例を示す回路図。 電圧保持回路の動作例を示す回路図。 電圧保持回路の構成例を示す回路図。 電圧保持回路の動作例を示すタイミングチャート。 電圧生成回路の構成例を示す回路図。 電圧生成回路の構成例を示す回路図。 酸化物半導体の原子数比の範囲を説明する図。 トランジスタの構成例を示す回路図、上面図及び断面図。 トランジスタの構成例を示す回路図、上面図及び断面図。 メモリセルの構成例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 メモリの構成例を示す回路ブロック図。 行選択ドライバの構成例を示す回路図。 列選択ドライバの構成例を示す回路図。 読み出し回路の構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリの構成例を示す回路ブロック図。 センスアンプの構成例を示す回路図。 センスアンプの動作例を示すタイミングチャート。 ＳＲＡＭの構成例を示す回路図。 電源回路の構成例を示す回路ブロック図。 表示装置の構成例を示す回路図。 表示装置の構成例を示す回路図。 半導体装置の構成例を示す断面図。 ＣＰＵの構成例を示すブロック図。 ＰＬＤの構成例を示すブロック図及び回路図。 論理ブロックの構成例を示すブロック図。 ＰＬＤの構成例を示すブロック図。 半導体ウエハの上面図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 電子機器の一例を示す斜視図。 ＲＦタグの使用例を示す斜視図。 トランジスタの構成例を示す回路図、上面図及び断面図。 トランジスタの構成例を示す回路図、上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明明細書において、トランジスタのしきい値電圧をＶｔｈという場合がある。また、本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がＶｔｈ以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流、を表す場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
なお、本明細書中において、高電源電位をＨレベル（又はＶＤＤ）、低電源電位をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタ及びそれを用いた半導体装置の回路構成について説明を行う。
〈〈トランジスタＯＳ１〉〉
図１（Ａ）乃至図１（Ｄ）は、トランジスタＯＳ１の回路図、上面図および断面図である。図１（Ａ）は回路図であり、図１（Ｂ）は上面図であり、図１（Ｃ）、（Ｄ）は断面図である。図１（Ｃ）は図１（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１（Ｄ）は図１（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタＯＳ１は、チャネル形成領域に酸化物半導体を有するＯＳトランジスタである。以降の説明では、トランジスタＯＳ１はｎチャネル型トランジスタとして説明を行う。
図１（Ｃ）、（Ｄ）は、絶縁体２１４及び絶縁体２１６上にトランジスタＯＳ１が設けられた例を示している。
トランジスタＯＳ１は、第１ゲート電極として機能する導電体２６０と、第２ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、ゲート絶縁層として機能する絶縁体２５０、絶縁体２２０、絶縁体２２２及び絶縁体２２４と、酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、絶縁体２８０と、を有する。
絶縁体２８０上には配線２４５ａ、配線２４５ｂ及び配線２４５ｃが設けられている。また、これらの配線を導電体２４０ａ、導電体２４０ｂ、導電体２６０または導電体２０５と電気的に接続させるために、導電体２４４ａ、導電体２４４ｂ、導電体２４４ｃ及び導電体２４４ｄが設けられている。導電体２４４ａ、２４４ｂ、２４４ｃ、２４４ｄは、プラグとしての機能を有する。
導電体２６０及び導電体２０５は、酸化物半導体２３０を間に介して、互いに重なる領域を有する。また、導電体２６０及び導電体２０５は電気的に接続されている。
酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。なお、トランジスタＯＳ１をオンさせると、主として酸化物半導体２３０ｂに電流が流れる。すなわち、酸化物半導体２３０ｂはチャネル形成領域としての機能を有する。一方、酸化物半導体２３０ａおよび酸化物半導体２３０ｃは、酸化物半導体２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
絶縁体２２４、絶縁体２５０、絶縁体２８０など、酸化物半導体２３０の近くに設けられた絶縁体は酸素を含む絶縁体であることが好ましい。特に、過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、酸化物半導体２３０の近くに設けることにより、酸化物半導体２３０の酸素欠損を補償することができる。
図１（Ｂ）に示すようにトランジスタＯＳ１を上面からみた場合、導電体２４０ａはドーナツ型の輪を形成し、導電体２４０ｂは円を形成している。導電体２４０ａの輪の中に導電体２４０ｂの円が配置され、導電体２４０ａの輪と導電体２４０ｂの円は、同じ点を中心としている。
また、互いに向かい合う導電体２４０ａの端部（第１端部）と導電体２４０ｂの端部（第２端部）について考える。トランジスタＯＳ１を上面からみた場合、第１端部は第１円弧を有し、第２端部は第２円弧を有している。第１円弧の曲率半径は第２円弧の曲率半径よりも大きい。第１端部と第２端部の間の距離は、トランジスタＯＳ１のチャネル長に相当する。すなわち、トランジスタＯＳ１のソース電極及びドレイン電極の端部は、それぞれ円弧で形成されている。
背景技術で述べたようにＯＳトランジスタのオフ電流は小さいことが知られているが、ＯＳトランジスタのソース電極またはドレイン電極の端部が角をもつ場合、角で電界集中が発生し、そこを起点としてリーク電流が流れてしまう問題がある。特に、後述する電圧保持回路のように、極めて小さいリーク電流が要求される回路にとっては深刻な問題である。
図４０（Ａ）乃至図４０（Ｃ）は、トランジスタ２００の上面図および断面図である。図４０（Ａ）は上面図である。図４０（Ｂ）は図４０（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図４０（Ｃ）は図４０（Ａ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図４０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４０（Ａ）に示すトランジスタ２００は、ソース電極及びドレイン電極が並行に向かい合い、酸化物半導体２３０ａ、２３０ｂが一点鎖線Ｙ１−Ｙ２と垂直方向に端部Ｅ１及び端部Ｅ２を有している。端部Ｅ１及び端部Ｅ２は、酸化物半導体２３０ａ、２３０ｂをエッチングすることで形成されるが、エッチングの際のプロセスダメージによって、端部Ｅ１と絶縁体２５０との間、または端部Ｅ２と絶縁体２５０との間に界面準位が形成されやすい。そのため、端部Ｅ１または端部Ｅ２を経路としたリーク電流が、ソース電極とドレイン電極の間に流れやすい。
図１に示すトランジスタＯＳ１は、ソース電極またはドレイン電極の端部が角を持たず、円弧で形成されているので、上述の電界集中を防ぎ、リーク電流を低減することができる。
また、図１に示すトランジスタＯＳ１は、酸化物半導体２３０ａ、２３０ｂが、ソース電極とドレイン電極の間に端部を持たないため、リーク電流を低減することができる。
以上より、トランジスタＯＳ１のオフ電流は極めて小さいと言える。そのため、トランジスタＯＳ１は、後述する電圧保持回路のように、極めて小さいリーク電流が要求される回路に好適である。
次にゲート電極としての機能を有する導電体２０５及び導電体２６０の詳細について説明を行う。
導電体２０５または導電体２６０は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、マンガン、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属、上述した金属を組み合わせた合金、または上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン等）を用いて形成することができる。
導電体２０５または導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いて形成することができる。
導電体２０５または導電体２６０は、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いて形成することができる。
例えば、導電体２０５ａとして、水素に対するバリア性を有する窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体２３０への水素の拡散を抑制することができる。なお、図１では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
導電体２６０は、例えば、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、または、窒化タングステン上にタングステンを積層する二層構造としてもよい。
導電体２６０は、例えば、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造としてもよい。
導電体２６０は、例えば、窒化タンタルと、その窒化タンタル上にタングステンを積層し、さらにその上に窒化タンタルを形成する三層構造としてもよい。
導電体２０５または導電体２６０として、仕事関数の高い導電性材料を用いることで、トランジスタＯＳ１のＶｔｈを大きくし、カットオフ電流（ＶＧ＝０Ｖにおけるドレイン電流）を下げることができる。導電体２６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
導電体２６０として窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、導電体２６０から絶縁体２５０に過剰酸素を供給できるので好ましい。絶縁体２５０に供給された過剰酸素は、熱処理によって、酸化物半導体２３０に供給することができる。
また、図４１に示すように、導電体２０５ａ及び導電体２０５ｂを覆うように、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物を導電体２０５ｃとして設けてもよい。このようにすることで、絶縁体２２４から酸化物半導体２３０へ供給されるべき酸素を、導電体２０５ａ、２０５ｂが吸収してしまうことを防ぐことができる。
トランジスタＯＳ１のその他の構成要素の詳細は後述する実施の形態２で説明を行う。
図２は、図１のトランジスタＯＳ１の導電体２６０、導電体２０５及び導電体２４０ｂが全て電気的に接続された場合の構成例である。図２（Ａ）は回路図であり、図２（Ｂ）は上面図であり、図２（Ｃ）、（Ｄ）は断面図である。図２（Ｃ）は図２（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２（Ｄ）は図２（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２において、導電体２４０ｂは導電体２４４ｂ、配線２４５ｃ及び導電体２４４ｄを介して、導電体２６０に電気的に接続されている。また、導電体２４０ｂは導電体２４４ｂ、配線２４５ｃ及び導電体２４４ｃを介して、導電体２０５に電気的に接続されている。すなわち、トランジスタＯＳ１において、ソース電極またはドレイン電極の一方は、第１ゲート電極及び第２ゲート電極に電気的に接続されている。このように各電極が接続されることで、トランジスタＯＳ１はダイオードとして機能することができる。
また、図２に示すトランジスタＯＳ１は、導電体２４０ｂの代わりに、導電体２４０ａが、導電体２６０及び導電体２０５に電気的に接続されてもよい。その場合の構成例を図３に示す。図３（Ａ）は回路図であり、図３（Ｂ）は上面図であり、図３（Ｃ）、（Ｄ）は断面図である。図３（Ｃ）は図３（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図３（Ｄ）は図３（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図３（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３に示すトランジスタＯＳ１は、図２に示すトランジスタＯＳ１と同様に、ダイオードとして機能することができる。
図４は、図１において、導電体２４０ｂの全ての底面と重なるように導電体２０５を設けた場合の構成例である。図４（Ａ）は回路図であり、図４（Ｂ）は上面図であり、図４（Ｃ）、（Ｄ）は断面図である。図４（Ｃ）は図４（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図４（Ｄ）は図４（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図４（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４のように導電体２０５を設けることで、トランジスタＯＳ１がオン状態のときは導電体２４０ｂの下に存在する酸化物半導体２３０ｂを低抵抗化し、トランジスタＯＳ１がオフ状態のときは導電体２４０ｂの下に存在する酸化物半導体２３０ｂを高抵抗化することができる。その結果、トランジスタＯＳ１はオン電流を大きくし、オフ電流を小さくすることができる。
図３８は、図１のトランジスタＯＳ１を四角状に形成した場合の構成例である。図３８（Ａ）は回路図であり、図３８（Ｂ）は上面図であり、図３８（Ｃ）、（Ｄ）は断面図である。図３８（Ｃ）は図３８（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図３８（Ｄ）は図３８（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図３８（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３８（Ｂ）のようにトランジスタＯＳ１を四角状に形成した場合、酸化物半導体２３０ａ及び酸化物半導体２３０ｂは、ソース電極とドレイン電極の間に端部を持たない（図４０（Ａ）の端部Ｅ１及び端部Ｅ２を持たない）ので、リーク電流を低減することができる。
図３９は、図４のトランジスタＯＳ１を楕円状に形成した場合の構成例である。図３９（Ａ）は回路図であり、図３９（Ｂ）は上面図であり、図３９（Ｃ）、（Ｄ）は断面図である。図３９（Ｃ）は図３９（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図３９（Ｄ）は図３９（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図３９（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３９（Ｂ）のようにトランジスタＯＳ１を楕円状に形成した場合、酸化物半導体２３０ａ及び酸化物半導体２３０ｂは、ソース電極とドレイン電極の間に端部を持たない（図４０（Ａ）の端部Ｅ１及び端部Ｅ２を持たない）ので、リーク電流を低減することができる。
上述したトランジスタＯＳ１は、必要に応じて第２ゲートとして機能する導電体２０５を省略してもよい。トランジスタＯＳ１は、導電体２０５を省略することで製造工程を簡略化することができる。
次に、トランジスタＯＳ１を適用した半導体装置の回路構成について説明を行う。
〈〈回路１０〉〉
図５に示す回路１０は、トランジスタＭ０の第２ゲートを駆動するための半導体装置である。回路１０は、電圧生成回路１２と、電圧保持回路１１とを有する。
トランジスタＭ０は、記憶回路、演算回路、画素回路など、様々な回路に用いられるトランジスタを表している。図５は、３つのトランジスタＭ０が図示されているが、これに限定されず回路１０はさらに多くのトランジスタＭ０と接続されていてもよい。なお、以降の説明において、トランジスタＭ０はｎチャネル型トランジスタとして説明を行う。
それぞれのトランジスタＭ０は第１ゲート及び第２ゲートを有する。これら第２ゲートは、それぞれが接続されたトランジスタＭ０のＶｔｈを制御する機能を有する。容量素子Ｃ０は、上記第２ゲートに付加された配線容量を表している。トランジスタＭ０において、第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。
回路１０は、トランジスタＭ０の第２ゲートに電位を書き込み、さらにそれを保持する機能を有する。
例えば、回路１０がトランジスタＭ０の第２ゲートに負電位を書き込んだ場合、トランジスタＭ０は第２ゲートの負電位が保持されている間、Ｖｔｈを高く保つことができる。トランジスタＭ０はＶｔｈを高く保つことで、ノーマリ・オンを防ぐことができ、トランジスタＭ０を含む半導体装置全体の消費電力を下げることができる。例えば、トランジスタＭ０をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。
電圧保持回路１１は、電圧生成回路１２が生成した電位ＶＢＧを、それぞれのトランジスタＭ０が有する第２ゲートに印加し、保持する機能を有する。
電圧生成回路１２は、ＧＮＤまたはＶＤＤからＶＢＧを生成する機能を有する。電圧生成回路１２は、ＶＤＤ、信号ＣＬＫ、信号ＷＡＫＥが入力される。信号ＣＬＫはクロック信号であり、電圧生成回路１２を動作させるのに用いられる。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路１２への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２へ入力され、電圧生成回路１２はＶＢＧを生成する。
〈〈電圧保持回路１１〉〉
次に、電圧保持回路１１の具体的な構成例について説明を行う。
［電圧保持回路１１ａ］
図６（Ａ）に示す電圧保持回路１１ａは、上述したトランジスタＯＳ１及び容量素子Ｃ１１を有する。トランジスタＯＳ１の第１電極は、トランジスタＯＳ１の第１ゲート、トランジスタＯＳ１の第２ゲート、容量素子Ｃ１１の第１電極及びトランジスタＭ０の第２ゲートに電気的に接続されている。容量素子Ｃ１１の第２電極はＧＮＤに接続される。トランジスタＯＳ１の第２電極は端子ＩＮ１に電気的に接続されている。端子ＩＮ１は電圧生成回路１２に電気的に接続され電位ＶＢＧが与えられる。
トランジスタＯＳ１の第１ゲート、トランジスタＯＳ１の第２ゲート、トランジスタＯＳ１の第１電極、容量素子Ｃ１１の第１電極及びトランジスタＭ０の第２ゲートが接続されている結節点をノードＮ１１と呼称する。
電圧保持回路１１ａにおいて、トランジスタＯＳ１は第２ゲートを省略してもよい。その場合の回路図を図６（Ｂ）に示す。
電圧保持回路１１ａにおいて、トランジスタＯＳ１はダイオードとしての機能を有する。トランジスタＯＳ１は、トランジスタＭ０の第２ゲートに電位を書き込み、保持する機能を有する。
次に、電圧保持回路１１ａの動作について、図７を用いて説明を行う。
端子ＩＮ１に負電位（ＶＢＧ）を与えることで、トランジスタＯＳ１はオンになり、ノードＮ１１にＶＢＧとＶｔｈ（トランジスタＯＳ１のしきい値電圧）を足し合わせた電位が書き込まれる。図７（Ａ）では、一例として、端子ＩＮ１に−３Ｖが与えられた例を示している。
端子ＩＮ１をＧＮＤにすることでトランジスタＯＳ１はＶＧが０Ｖとなり、オフ状態をとる（図７（Ｂ））。その結果、ノードＮ１１に書き込まれた負電位は保持され、トランジスタＭ０はノーマリ・オフを維持することができる。
上述したようにトランジスタＯＳ１は、オフ電流が極めて小さいので、ノードＮ１１に書き込まれた電荷を長期間保持することができる。
電圧保持回路１１ａにおいて、トランジスタＯＳ１は、図２または図３のいずれの構成を用いてもよい。
トランジスタＯＳ１は、占有面積が大きいという短所を持ち合わせている。例えば、メモリセルのように高い集積度が要求される回路にトランジスタＯＳ１を用いることは相応しくないが、電圧保持回路１１ａはメモリセルの外に作製できるため、高い集積度が要求されない。そのため、電圧保持回路１１ａにおいて、トランジスタＯＳ１の占有面積は問題にならない。
トランジスタＯＳ１のチャネル長は、トランジスタＭ０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ０のチャネル長を１μｍ未満とした場合、トランジスタＯＳ１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
トランジスタＯＳ１のチャネル長を長くすることで、トランジスタＯＳ１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＯＳ１はソースとドレイン間の耐圧を高くすることができる。トランジスタＯＳ１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１２と、トランジスタＭ０との接続を容易にすることができて好ましい。
例えば、メモリセルのように高い集積度が要求される回路にトランジスタＭ０が用いられる場合、トランジスタＭ０のチャネル長は短い方が好ましい。一方で、トランジスタＯＳ１はメモリセルの外に作製する場合が多いため、チャネル長は長くても問題にならない。また、トランジスタのチャネル長を長くすると、トランジスタのオン電流が低下するが、トランジスタＯＳ１は、主にオフ状態で使用されることが多いため、高いオン電流は要求されない。
［電圧保持回路１１ｂ］
図８（Ａ）に示す電圧保持回路１１ｂは、上述したトランジスタＯＳ１、トランジスタＭ４２、抵抗素子Ｒ、容量素子Ｃ４１、容量素子Ｃ４２及び容量素子Ｃ４３を有する。
トランジスタＯＳ１の第１ゲート及び第２ゲートは、容量素子Ｃ４１の第１電極に電気的に接続される。トランジスタＯＳ１の第１電極はトランジスタＭ０の第２ゲートに電気的に接続される。トランジスタＯＳ１の第２電極は端子ＩＮ４に電気的に接続される。端子ＩＮ４は電圧生成回路１２に電気的に接続され電位ＶＢＧが与えられる。
トランジスタＭ４２の第１ゲートは、抵抗素子Ｒを介して、トランジスタＭ４２の第１電極に電気的に接続される。トランジスタＭ４２の第２ゲートは、トランジスタＭ４２の第１電極に電気的に接続される。トランジスタＭ４２の第１電極はトランジスタＭ０の第２ゲートに電気的に接続される。トランジスタＭ４２の第２電極はトランジスタＯＳ１の第１ゲートに電気的に接続される。
容量素子Ｃ４３の第１電極はトランジスタＭ０の第２ゲートに電気的に接続される。容量素子Ｃ４３の第２電極はＧＮＤに接続される。
容量素子Ｃ４１の第２電極は端子ＣＧ１に電気的に接続される。容量素子Ｃ４２の第２電極は端子ＣＧ２に電気的に接続される。
なお、トランジスタＯＳ１の第１ゲート、トランジスタＯＳ１の第２ゲート、トランジスタＭ４２の第２電極及び容量素子Ｃ４１の第１電極が接続される結節点をノードＮ４１と呼称する。また、トランジスタＭ４２の第１ゲート及び容量素子Ｃ４２の第１電極が接続される結節点をノードＮ４２と呼称する。また、トランジスタＯＳ１の第１電極、トランジスタＭ４２の第２ゲート、トランジスタＭ４２の第１電極及び容量素子Ｃ４３の第１電極が接続される結節点をノードＮ４３と呼称する。
電圧保持回路１１ｂは、トランジスタＯＳ１の第１電極として図１または図４の導電体２４０ａを、トランジスタＯＳ１の第２電極として図１または図４の導電体２４０ｂを用いてもよい。また、電圧保持回路１１ｂは、トランジスタＯＳ１の第１電極として図１または図４の導電体２４０ｂを、トランジスタＯＳ１の第２電極として図１または図４の導電体２４０ａを用いてもよい。
電圧保持回路１１ｂにおいて、トランジスタＯＳ１は第２ゲートを省略してもよい。その場合の回路図を図８（Ｂ）に示す。
次に、図９を用いて電圧保持回路１１ｂの動作について説明を行う。なお、以降の説明において、トランジスタＭ４２はｎチャネル型トランジスタとして説明を行うものとする。
図９は電圧保持回路１１ｂの動作を説明するためのタイミングチャートである。図９は上から順に、端子ＩＮ４、端子ＣＧ１、端子ＣＧ２、ノードＮ４１、ノードＮ４２及びノードＮ４３における電位をそれぞれ表している。また、タイミングチャートは期間Ｐ０乃至Ｐ６で表される期間に分割されている。
期間Ｐ０において、それぞれの端子及びノードにはＧＮＤが与えられているものとする。
次に、期間Ｐ１において、端子ＩＮ４に電位ＶＢＧが与えられる。ＶＢＧは負電位である。このとき、トランジスタＯＳ１に僅かにドレイン電流が流れ、ノードＮ４３及びノードＮ４２の電位が徐々に低下する。また、ノードＮ４１の電位も僅かに低下する。
次に、期間Ｐ２において、端子ＣＧ１に電位ＶＣＧが与えられる。ＶＣＧはＨレベルであることが好ましい。このとき容量素子Ｃ４１による容量結合によりノードＮ４１の電位が上昇し、トランジスタＯＳ１がオン状態になる。その結果、ノードＮ４３及びノードＮ４２の電位が電位ＶＢＧまで低下する。トランジスタＭ４２はオフ状態のままなので、ノードＮ４１の電位は高電位を維持する。
次に、期間Ｐ３において、端子ＣＧ２に電位ＶＣＧのパルス信号が与えられる。入力されたパルス信号はノードＮ４２に微分信号として伝えれられる。ノードＮ４２にプラスの微分信号が与えられたときにトランジスタＭ４２がオン状態になり、ノードＮ４１の電位が下がる。
次に、期間Ｐ４において、期間Ｐ３のパルス信号を再び与えることで、ノードＮ４１の電位をさらに下げることができる。
次に、期間Ｐ５において、端子ＣＧ１の電位をＧＮＤに下げる。このとき、ノードＮ４１の電位は電位ＶＮ４１まで低下する。ＶＮ４１はＶＢＧよりも低い電位であることが好ましい。ノードＮ４１の電位が低下したことで、トランジスタＯＳ１はオフ状態になる。
次に、期間Ｐ６において、端子ＩＮ４にＧＮＤを与える。トランジスタＯＳ１はオフ状態を維持するので、ノードＮ４３に与えた負電位（ＶＢＧ）は保持される。
上述したようにトランジスタＯＳ１は、オフ電流が極めて小さいので、ノードＮ４３に書き込まれた電荷を長期間保持することができる。
電圧保持回路１１ｂは、電圧保持回路１１ａとは異なり、トランジスタＯＳ１のＶｔｈの影響を受けずに済む。そのため、電圧保持回路１１ｂは、トランジスタＭ０の第２ゲートに、効果的に負電位を与えることができる。
電圧保持回路１１ｂは、端子ＣＧ２にパルス信号を与えることで、ノードＮ４１の電位を下げることができる。図９において、端子ＣＧ２に与えるパルス信号の数を２つとしたが（期間Ｐ３、期間Ｐ４）、パルス信号の数はこれに限定されず、さらに多くのパルス信号を端子ＣＧ２に与えてもよい。パルス信号の数を増やすことで、ノードＮ４１の電位をさらに下げることができる。
電圧保持回路１１ｂは、最終的にノードＮ４１の電位をノードＮ４３よりも下げることができ、トランジスタＯＳ１のＶＧを０Ｖ未満にすることができる。その結果、電圧保持回路１１ｂは、電圧保持回路１１ａよりもトランジスタＯＳ１のオフ電流を小さくすることができ、電圧保持回路１１ｂはトランジスタＭ０の第２ゲートに印加された負電位をさらに長期間保持することができる。
上記動作を正確に行うために、電圧保持回路１１ｂにおいて、容量素子Ｃ４３の容量値は容量素子Ｃ４２の容量値よりも大きいことが好ましい。容量素子Ｃ４３の容量値は容量素子Ｃ４２の容量値に対して５倍以上２０倍以下が好ましく、さらに好ましくは５倍以上１５倍以下である。
上記動作を正確に行うために、電圧保持回路１１ｂにおいて、容量素子Ｃ４１の容量値はトランジスタＯＳ１のゲート容量値よりも大きいことが好ましい。容量素子Ｃ４１の容量値はトランジスタＯＳ１のゲート容量値に対して５倍以上２０倍以下が好ましく、さらに好ましくは５倍以上１５倍以下である。
上記動作を正確に行うために、電圧保持回路１１ｂにおいて、容量素子Ｃ４２の容量値と抵抗素子Ｒの抵抗値の積（時定数τ）は、１０−６秒以上が好ましい。
トランジスタＯＳ１は、占有面積が大きいという短所を持ち合わせている。例えば、メモリセルのように高い集積度が要求される回路にトランジスタＯＳ１を用いることは相応しくないが、電圧保持回路１１ｂはメモリセルの外に作製できるため、高い集積度が要求されない。そのため、電圧保持回路１１ｂにおいて、トランジスタＯＳ１の占有面積は問題にならない。
電圧保持回路１１ａと同様に、電圧保持回路１１ｂにおいて、トランジスタＯＳ１のチャネル長は、トランジスタＭ０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ０のチャネル長を１μｍ未満とした場合、トランジスタＯＳ１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。
トランジスタＯＳ１のチャネル長を長くすることで、トランジスタＯＳ１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＯＳ１はソースとドレイン間の耐圧を高くすることができる。トランジスタＯＳ１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１２と、トランジスタＭ０との接続を容易にすることができて好ましい。
トランジスタＭ４２は、トランジスタＯＳ１と異なる半導体材料で形成しても良いし、トランジスタＯＳ１と同じ半導体材料で形成しても良い。特に、トランジスタＭ４２とトランジスタＯＳ１を同じ半導体材料で形成することで、製造工程を単純化できるので好ましい。また、トランジスタＭ４２としてトランジスタＯＳ１を用いてもよい。
以上、電圧保持回路１１に、上述した電圧保持回路１１ａ、１１ｂを用いることで、電圧保持回路１１は、トランジスタＭ０の第２ゲートに印加された負電位を長期間保持することができる。
〈〈電圧生成回路１２〉〉
次に電圧生成回路１２の詳細について、図１０及び図１１を用いて説明を行う。
図１０及び図１１に示す回路図は電圧生成回路１２の例を示している。これらの回路は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴから負電位であるＶＢＧが出力される。ここでは、一例として、チャージポンプ回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
［電圧生成回路１２ａ］
図１０（Ａ）に示すように、電圧生成回路１２ａは、トランジスタＭ２１乃至Ｍ２４、および容量素子Ｃ２１乃至Ｃ２４を有する。以降、トランジスタＭ２１乃至Ｍ２４はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ２１乃至Ｍ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２１乃至Ｍ２４のゲートは、それぞれ、容量素子Ｃ２１乃至Ｃ２４が接続されている。
奇数段の容量素子Ｃ２１、Ｃ２３の第１電極には、信号ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の第１電極には、信号ＣＬＫＢが入力される。信号ＣＬＫＢは、信号ＣＬＫの位相を反転した反転クロック信号である。
電圧生成回路１２ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧを生成する機能を有する。電圧生成回路１２ａは、信号ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
上述したトランジスタＭ２１乃至Ｍ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至Ｍ２４の逆方向電流が低減できて好ましい。
［電圧生成回路１２ｂ］
電圧生成回路１２は、ｐチャネル型トランジスタで構成しても良い。図１０（Ｂ）に示す電圧生成回路１２ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至Ｍ３４で構成されている。
電圧生成回路１２は、第１ゲート及び第２ゲートを有するトランジスタで構成しても良い。その場合の回路図を図１１（Ａ）乃至（Ｃ）に示す。
［電圧生成回路１２ｃ］
図１１（Ａ）に示すように、電圧生成回路１２ｃは、トランジスタＭ２５乃至Ｍ２８、および容量素子Ｃ２５乃至Ｃ２８を有する。以降、トランジスタＭ２５乃至Ｍ２８はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ２５乃至Ｍ２８は、それぞれ第１ゲート及び第２ゲートを有する。それぞれのトランジスタにおいて、第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。
トランジスタＭ２５乃至Ｍ２８は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれ第１ゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２５乃至Ｍ２８の第１ゲートは、それぞれ、容量素子Ｃ２５乃至Ｃ２８が接続されている。
奇数段の容量素子Ｃ２５、Ｃ２７の第１電極には、信号ＣＬＫが入力され、偶数段の容量素子Ｃ２６、Ｃ２８の第１電極には、信号ＣＬＫＢが入力される。信号ＣＬＫＢは、信号ＣＬＫの位相を反転した反転クロック信号である。
電圧生成回路１２ｃは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧを生成する機能を有する。電圧生成回路１２ｃは、信号ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
電圧生成回路１２ｃにおいて、トランジスタＭ２５乃至Ｍ２８の第２ゲートは、それぞれのトランジスタの第１ゲートに接続されている。
電圧生成回路１２ｃにおいて、トランジスタＭ２５乃至Ｍ２８は、第１ゲートと第２ゲートに同じ電圧が印加されるため高いオン電流を有する。その結果、電圧生成回路１２ｃは、少ない段数で電圧を降圧することが可能になり、段数を削減することができる。電圧生成回路１２ｃのサイズを小さくすることができる。
［電圧生成回路１２ｄ］
図１１（Ｂ）の電圧生成回路１２ｄにおいて、トランジスタＭ２５乃至Ｍ２８の第２ゲートは、それぞれ出力端子ＯＵＴに接続されている。それ以外の構成は、電圧生成回路１２ｃと同じである。
電圧生成回路１２ｄは、トランジスタＭ２５乃至Ｍ２８のリーク電流の低減を重視した構成となっている。トランジスタＭ２５乃至Ｍ２８の第２ゲートは、電圧生成回路１２ｄの電圧が最も低くなる出力端子ＯＵＴに接続されている。トランジスタＭ２５乃至Ｍ２８の第２ゲートにはソースよりも低い電圧が印加されるので、トランジスタＭ２５乃至Ｍ２８は高いＶｔｈを有する。そのため、ダイオード接続されたトランジスタＭ２５乃至Ｍ２８の逆方向電流が低減でき、容量素子Ｃ２５乃至Ｃ２８からの電荷のリークが抑制される。これにより、容量素子Ｃ２５乃至Ｃ２８の容量値を下げることができるので、電圧生成回路１２ｄのサイズを小さくすることができる。
［電圧生成回路１２ｅ］
図１１（Ｃ）の電圧生成回路１２ｅにおいて、トランジスタＭ２５乃至Ｍ２８の第２ゲートは、それぞれ入力端子ＩＮに接続されている。それ以外の構成は、電圧生成回路１２ｃと同じである。
電圧生成回路１２ｅにおいて、トランジスタＭ２５乃至Ｍ２８の第２ゲートは、電圧生成回路１２ｅの電圧が最も高くなる入力端子ＩＮに接続されている。つまり、トランジスタＭ２５乃至Ｍ２８の第２ゲートには、ソースよりも高い電圧が印加される。従って、トランジスタＭ２５乃至Ｍ２８は低いＶｔｈを有し、トランジスタＭ２５乃至Ｍ２８は高いオン電流を有する。その結果、電圧生成回路１２ｅは、少ない段数で電圧を降圧することが可能になり、段数を削減することができる。電圧生成回路１２ｅのサイズを小さくすることができ、消費電力を削減することができる。
上述したトランジスタＭ２５乃至Ｍ２８は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２５乃至Ｍ２８の逆方向電流が低減できて好ましい。
以上、回路１０を上記構成にすることで、長期間においてデータの保持が可能な半導体装置を提供することができる。また、消費電力を抑えることができる半導体装置を提供することができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタＯＳ１の各構成要素と、トランジスタＯＳ１の変形例について説明を行う。
〈〈トランジスタＯＳ１の各構成要素〉〉
まず、トランジスタＯＳ１の各構成要素について説明を行う。
［酸化物半導体２３０］
酸化物半導体２３０は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成される。元素Ｍとして、例えば、ガリウム（Ｇａ）が好ましい。そのほかの元素Ｍに適用可能な元素としては、アルミニウム（Ａｌ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）などが挙げられる。
また、酸化物半導体２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムを用いてもよい。
酸化物半導体２３０ａ、酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体２３０ｂの伝導帯下端のエネルギー準位と、酸化物半導体２３０ａ、酸化物半導体２３０ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体２３０ａ、酸化物半導体２３０ｃの電子親和力と、酸化物半導体２３０ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
酸化物半導体２３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、酸化物半導体２３０ａのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。同様に、酸化物半導体２３０ｃのエネルギーギャップは、酸化物半導体２３０ｂのエネルギーギャップと比べて 、０．１５ｅＶ以上または０．５ｅＶ以上、かつ２ｅＶ以下または１ｅＶ以下であることが好ましい。
また、酸化物半導体２３０ａ、酸化物半導体２３０ｂおよび酸化物半導体２３０ｃのそれぞれの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
チャネル形成領域に酸化物半導体を用いたトランジスタは、酸化物半導体のキャリア密度を制御することが重要である。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。
酸化物半導体２３０ａおよび酸化物半導体２３０ｃとして、高純度真性または実質的に高純度真性である酸化物半導体を用いることが好ましい。例えば、酸化物半導体２３０ａおよび酸化物半導体２３０ｃのキャリア密度は、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩＤ−ＶＧ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
酸化物半導体２３０ｂのキャリア密度は、酸化物半導体２３０ａおよび酸化物半導体２３０ｃと比較して高いことが好ましい。酸化物半導体２３０ｂのキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、または酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。具体的には、酸化物半導体２３０ａと酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物半導体２３０ａ、酸化物半導体２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体２３０ｂとなる。酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのＶｔｈはプラス方向にシフトしてしまう。酸化物半導体２３０ａ、酸化物半導体２３０ｃを設けることにより、トラップ準位を酸化物半導体２３０ｂより遠ざけることができる。当該構成とすることで、トランジスタのＶｔｈがプラス方向にシフトすることを防止することができる。
ここで、Ｉｎ−Ｍ−Ｚｎ酸化物の原子数比の好ましい範囲について、図１２（Ａ）乃至（Ｃ）を用いて説明する。なお、図１２には、酸素の原子数比については記載しない。また、Ｉｎ−Ｍ−Ｚｎ酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
なお、Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（γは−１以上１以下）となるラインを表す。
Ｉｎ−Ｍ−Ｚｎ酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。Ｉｎ−Ｍ−Ｚｎ酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、Ｉｎ−Ｍ−Ｚｎ酸化物のキャリア移動度（電子移動度）を高くすることができる。
図１２（Ａ）の領域Ａで示される領域は、Ｉｎ−Ｍ−Ｚｎ酸化物のキャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい領域を表している。
また、図１２（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有するＩｎ−Ｍ−Ｚｎ酸化物は、特に、結晶性が高く、キャリア移動度も高い。
一方、Ｉｎ−Ｍ−Ｚｎ酸化物のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図１２（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
再び、酸化物半導体２３０の説明に戻る。
チャネル形成領域として機能する酸化物半導体２３０ｂには、図１２（Ａ）の領域Ａで示される原子数比の酸化物半導体を用いることが好ましく、さらに、図１２（Ｂ）の領域Ｂで示される原子数比の酸化物半導体を用いることが好ましい。
酸化物半導体２３０ａ、酸化物半導体２３０ｃには、図１２（Ｃ）の領域Ｃで示される原子数比の酸化物半導体を用いることが好ましい。
酸化物半導体２３０ｂに図１２（Ａ）の領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体２３０ａおよび酸化物半導体２３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体２３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
酸化物半導体２３０ｃは、酸化物半導体２３０ｂよりも結晶性が低い場合がある。また、酸化物半導体２３０ｂは、後述するＣＡＡＣ―ＯＳを有することが好ましい。酸化物半導体２３０ｃの結晶性を低くすることにより、酸化物半導体２３０ｃの酸素透過性が高くなり、酸化物半導体２３０ｃよりも上に位置する絶縁体から酸化物半導体２３０ｂへ酸素を供給しやすくなる場合がある。ここで、酸化物半導体２３０ｃは非晶質または後述するａ−ｌｉｋｅ ＯＳ（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。
酸化物半導体２３０ａは、ＣＡＡＣ−ＯＳを有してもよい。また、酸化物半導体２３０ａは酸化物半導体２３０ｃよりも結晶性が高いことが好ましい。
［絶縁体２２０、２２２、２２４］
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、酸化物半導体２３０に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、絶縁体２２２を負に帯電させることが可能である。すなわち、絶縁体２２２を電荷蓄積層として機能させることができる。
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタＯＳ１を構成する酸化物から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、Ｖｔｈがプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってＶｔｈを制御することができる。
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、Ｖｔｈを制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚をそれぞれ薄くすることで、導電体２０５によるＶｔｈ制御が容易になり好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
［絶縁体２５０］
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２５０として、絶縁体２２４と同様に過剰酸素を含む絶縁体を用いることが好ましい。絶縁体２５０が過剰酸素を有することで、酸化物半導体２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物半導体２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタＯＳ１は、Ｖｔｈをプラス側にシフトすることができる。当該構成を有することで、トランジスタＯＳ１は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリ・オフ型のトランジスタとなる。
また、図１に示す半導体装置において、酸化物半導体２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物半導体２３０ｃにバリア性があるものを用いてもよい。
例えば、過剰酸素を含む絶縁体を酸化物半導体２３０に接して設け、さらにバリア膜で包み込むことで、酸化物半導体を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体２３０への水素等の不純物の侵入を防ぐことができる。
［導電体２４０ａ、導電体２４０ｂ］
導電体２４０ａと、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体２４０ａと、導電体２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、アルミニウム膜上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
［絶縁体２８０］
トランジスタＯＳ１の上方には、絶縁体２８０を設ける。絶縁体２８０は過剰酸素を有することが好ましい。特に、酸化物半導体２３０近傍の層間膜が過剰酸素を有することで、酸化物半導体２３０の酸素欠損を低減し、信頼性を向上させることができる。
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物材料とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、トランジスタＯＳ１を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
次に、トランジスタＯＳ１の変形例について説明を行う。
〈〈トランジスタＯＳ１の変形例１〉〉
図１３にトランジスタＯＳ１の変形例の一例を示す。図１３（Ａ）は回路図であり、図１３（Ｂ）は上面図であり、図１３（Ｃ）、（Ｄ）は断面図である。図１３（Ｃ）は図１３（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１３（Ｄ）は図１３（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１３（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１３に示す構造は、ゲート電極として機能する導電体２６０が、導電体２６０ａ、および導電体２６０ｂを有する積層構造である。また、ゲート電極として機能する導電体２６０上に絶縁体２７０を有する。
導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電体２６０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いトランジスタＯＳ１を提供することができる。
また、導電体２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。
また、導電体２６０を覆うように、絶縁体２７０を設ける。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。
例えば、絶縁体２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体２７０は、導電体２６０の酸化を防止する程度に設けられていればよい。例えば、絶縁体２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物半導体２３０へと供給することができる。
図１３に示すトランジスタＯＳ１のその他の構成要素の詳細は、図１のトランジスタＯＳ１の記載を参照すればよい。
〈〈トランジスタＯＳ１の変形例２〉〉
図１４にトランジスタＯＳ１の変形例の一例を示す。図１４（Ａ）は回路図であり、図１４（Ｂ）は上面図であり、図１４（Ｃ）、（Ｄ）は断面図である。図１４（Ｃ）は図１４（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１４（Ｄ）は図１４（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１４（Ｂ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１４に示すトランジスタＯＳ１は、絶縁体２８０に形成された開口部に、酸化物半導体２３０ｃ、絶縁体２５０、導電体２６０が形成されている。また、導電体２６０と配線２４５ｂとの間には、絶縁体２８１が設けられている。
図１４に示すトランジスタＯＳ１は、導電体２４０ａ及び導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタＯＳ１を提供することができる。
図１４に示すトランジスタＯＳ１のその他の構成要素の詳細は、図１のトランジスタＯＳ１の記載を参照すればよい。
（実施の形態３）
本実施の形態では、実施の形態１に示した回路１０の適用例について図１５乃至図２８を用いて説明を行う。
〈〈不揮発性メモリ〉〉
まず、回路１０を不揮発性メモリに適用した例について説明を行う。
［メモリセル１００］
図１５（Ａ）に示すメモリセル１００は、トランジスタＭ０と、トランジスタＭ１と、トランジスタＭ２と、容量素子Ｃ１と、を有する。
また、メモリセル１００は、配線ＢＬ、配線ＳＬ、配線ＷＷＬ、配線ＲＷＬ、配線ＷＣＬ及び配線ＢＧに電気的に接続されている。
トランジスタＭ０のソースまたはドレインの一方はトランジスタＭ１のゲート及び容量素子Ｃ１の第１端子に電気的に接続され、これらの結節点をノードＦＮと呼称する。トランジスタＭ１のソース及びドレインの一方は配線ＳＬに電気的に接続され、トランジスタＭ１のソース及びドレインの他方は、トランジスタＭ２を介して、配線ＢＬに電気的に接続されている。トランジスタＭ２のゲートは配線ＲＷＬに電気的に接続されている。
トランジスタＭ０のソースまたはドレインの他方は配線ＢＬに電気的に接続されている。トランジスタＭ０の第１のゲートは配線ＷＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧに電気的に接続されている。
容量素子Ｃ１の第２の端子は配線ＷＣＬに電気的に接続されている。
トランジスタＭ０は、導通状態と非導通状態とを切り換えることで、ノードＦＮへのデータの書き込みを制御するスイッチとしての機能を有する。
なお、トランジスタＭ０として、カットオフ電流が小さいトランジスタが好適である。トランジスタＭ０として、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタが好適である。
ノードＦＮは、トランジスタＭ０をオフにすることで、１ビット（２値）のデータを保持する機能を有する。ノードＦＮは、１ビットに限らず、Ｋビット（２Ｋ値、Ｋは２以上の自然数）のデータを保持することも可能である。
なお、以下では、ノードＦＮが１ビットのデータを保持する場合について説明を行う。
以下に、メモリセル１００の書き込み動作と読み出し動作について、図１６を用いて説明を行う。なお、トランジスタＭ０はｎチャネル型のトランジスタ、トランジスタＭ１、Ｍ２はｐチャネル型のトランジスタとして説明を行うものとする。
図１６は、メモリセル１００の動作例を示すタイミングチャートである。上から順に、配線ＷＷＬ、配線ＲＷＬ、配線ＷＣＬ、配線ＢＬ、配線ＳＬ、ノードＦＮ、配線ＢＧに与えられる電位をそれぞれ表している。また、図１６のタイミングチャートは、期間Ｐ１乃至Ｐ５に分割することが可能である。
期間Ｐ１、Ｐ３、Ｐ５はメモリセル１００のスタンバイ期間を表す。期間Ｐ２はメモリセル１００の書き込み期間を表す。期間Ｐ４はメモリセル１００の読み出し期間を表す。
なお、期間Ｐ１乃至Ｐ５において、配線ＷＣＬは、常に電位ＧＮＤが与えられている。電位ＧＮＤは、低電源電位または接地電位であることが好ましい。
また、期間Ｐ１乃至Ｐ５において、配線ＳＬは、常に電位Ｖ３が与えられ、配線ＢＧは、常に電位ＶＢＧが与えられている。電位ＶＢＧは、負電位であることが好ましい。電位ＶＢＧに負電位を与えることで、トランジスタＭ０を、ノーマリ・オフにすることが可能になる。
以下、それぞれの期間の動作について順を追って説明を行う。
まず、期間Ｐ１において、配線ＷＷＬ、ＢＬは電位ＧＮＤが与えられ、配線ＲＷＬは電位Ｖ２が与えられている。このとき、トランジスタＭ２はオフになり、配線ＢＬと配線ＳＬとの間に電流は流れない。トランジスタＭ２をオフにするために、電位Ｖ２と電位Ｖ３の差（Ｖ２−Ｖ３）は、トランジスタＭ２のしきい値電圧よりも大きいことが好ましい。
次に、期間Ｐ２において、配線ＷＷＬに電位Ｖ１を与え、配線ＢＬに電位Ｖ２（データ「１」）、または電位ＧＮＤ（データ「０」）を与える。電位Ｖ１は、電位Ｖ２にトランジスタＭ０のしきい値電圧を足し合わせた値よりも大きいことが好ましい。このとき、トランジスタＭ０はオンになり、配線ＢＬに与えられたデータはノードＦＮに書き込まれる。
次に、期間Ｐ３において、配線ＷＷＬ及び配線ＢＬに電位ＧＮＤを与える。このとき、トランジスタＭ０はオフになり、ノードＦＮに書き込まれたデータは保持される。
次に、期間Ｐ４において、配線ＢＬを電気的に浮遊状態にし、配線ＲＷＬに電位ＧＮＤを与える。このとき、トランジスタＭ２がオンになる。
もし、ノードＦＮに「１」が書き込まれている場合は、トランジスタＭ１はオフであるため、配線ＳＬと配線ＢＬの間に電流は流れず、配線ＢＬは電位ＧＮＤを維持する。なお、トランジスタＭ１をオフにするために、電位Ｖ２と電位Ｖ３の差（Ｖ２−Ｖ３）は、トランジスタＭ１のしきい値電圧よりも大きいことが好ましい。
もし、ノードＦＮに「０」が書き込まれている場合は、トランジスタＭ１はオンであるため、配線ＳＬと配線ＢＬは導通状態になり、配線ＢＬは電位Ｖ３になるまで（配線ＢＬと配線ＳＬが等電位になるまで）充電される。なお、トランジスタＭ１をオンにするために、電位ＧＮＤと電位Ｖ３の差（−Ｖ３）はトランジスタＭ１のしきい値電圧よりも小さいことが好ましい。また、トランジスタＭ２をオンにするために、電位ＧＮＤと電位Ｖ３の差（−Ｖ３）はトランジスタＭ２のしきい値電圧よりも小さいことが好ましい。
期間Ｐ４において、配線ＢＬの電位を読み出すことで、ノードＦＮに書き込まれたデータを判定することが可能になる。
次に、期間Ｐ５において、配線ＲＷＬに電位Ｖ２を与え、配線ＢＬに電位ＧＮＤを与え、ノードＦＮのデータを保持する。
以上、期間Ｐ１乃至Ｐ５に示した動作により、メモリセル１００のデータの読み出しと書き込みが可能になる。
なお、図１５（Ａ）のメモリセル１００はトランジスタＭ２及び配線ＷＣＬを省略し、容量素子Ｃ１の第２端子を配線ＲＷＬに接続しても良い。その場合の回路図を図１５（Ｂ）に示す。図１５（Ｂ）のメモリセル１０１は、図１５（Ａ）のメモリセル１００と比べて、トランジスタの数が少ないので、回路の占有面積を小さくすることができる。その結果、メモリセルの集積度を増大させることができる。
図１５（Ａ）のメモリセル１００は、配線ＢＬを配線ＢＬ１及び配線ＢＬ２からなる２本の配線に置き換えてもよい。その場合の回路図を図１５（Ｃ）に示す。図１５（Ｃ）のメモリセル１０２は、配線ＢＬ１及びトランジスタＭ０を介して、ノードＦＮにデータが書き込まれる。また、メモリセル１０２は配線ＢＬ２の電位を読み出すことで、ノードＦＮに書き込まれたデータを判定する。
同様に、図１５（Ｂ）のメモリセル１０１は、配線ＢＬを配線ＢＬ１及び配線ＢＬ２からなる２本の配線に置き換えてもよい。その場合の回路図を図１５（Ｄ）に示す。図１５（Ｄ）のメモリセル１０３は、配線ＢＬ１及びトランジスタＭ０を介して、ノードＦＮにデータが書き込まれる。また、メモリセル１０３は配線ＢＬ２の電位を読み出すことで、ノードＦＮに書き込まれたデータを判定する。
このように、メモリセル１０２及びメモリセル１０３は、書き込み用と読み出し用の配線をそれぞれ設けることで、メモリセルの誤動作を防ぐことができる。
図１５（Ａ）のメモリセル１００は、トランジスタＭ１及びトランジスタＭ２をｎチャネル型トランジスタとしてもよい。その場合の回路図を図１５（Ｅ）のメモリセル１０４として示す。
同様に、図１５（Ｂ）のメモリセル１０１は、トランジスタＭ１をｎチャネル型トランジスタとしてもよい。その場合の回路図を図１５（Ｆ）のメモリセル１０５として示す。
メモリセル１００及びメモリセル１０１は、フラッシュメモリとは異なり、書き込み回数に制限が無い。また、書き込みと読み出しの際の電力も少なくて済む。そのため、メモリセル１００を不揮発性メモリに用いることで、信頼性に優れて消費電力の少ない記憶装置を提供することができる。
［記憶装置１１０］
図１７に示す記憶装置１１０は、メモリセル１００が複数設けられたメモリセルアレイ１２０、行選択ドライバ１１２、列選択ドライバ１１１、読み出し回路１２１及び回路１０を有する。なお記憶装置１１０は、ｍ行（ｍは２以上の自然数）ｎ列（ｎは２以上の自然数）のマトリクス状に設けられたメモリセル１００を有する。
図１７では、（ｍ−１）行目のメモリセル１００に接続された配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−１］を示し、ｍ行目のメモリセル１００に接続された配線ＷＷＬ［ｍ］、配線ＲＷＬ［ｍ］を示し、（ｍ−１）行目のメモリセル１００及びｍ行目のメモリセル１００に接続された配線ＷＣＬを示し、（ｍ−１）行目のメモリセル１００及びｍ行目のメモリセル１００に接続された配線ＢＧを示している。
また、図１７では、（ｎ−１）列目のメモリセル１００に接続された配線ＢＬ［ｎ−１］、ｎ列目のメモリセル１００に接続された配線ＢＬ［ｎ］を示し、（ｎ−１）列目のメモリセル１００、及びｎ列目のメモリセル１００に接続された配線ＳＬを示している。
なお図１７に示すメモリセルアレイ１２０では、隣り合うメモリセルで、配線ＳＬ、ＷＣＬ、ＢＧを共有化した構成としている。この構成を採用することにより、各配線の占有面積の縮小が図られる。そのため、この構成を採用する記憶装置では、単位面積あたりの記憶容量の向上を図ることができる。
なお、図１７はメモリセル１００の代わりに図１５（Ｂ）のメモリセル１０１を用いても良い。その場合、配線ＷＣＬを省略することができる。
行選択ドライバ１１２は、メモリセル１００の各行におけるトランジスタＭ０、Ｍ２を選択的に導通状態とする機能を備えた回路である。行選択ドライバ１１２を備えることで、記憶装置１１０は、メモリセル１００へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
列選択ドライバ１１１は、メモリセル１００の各列におけるノードＦＮに選択的にデータを書き込む機能、配線ＢＬの電位を初期化する機能、配線ＢＬを電気的に浮遊状態とする機能、を備えた回路である。具体的には、配線ＢＬに、データに対応する電位を与える回路である。列選択ドライバ１１１を備えることで、記憶装置１１０は、メモリセル１００へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
読み出し回路１２１は、メモリセル１００に保持されたデータを配線ＢＬから読み出し、デジタルデータとして外部に出力する機能を備えた回路である。
配線ＢＧには実施の形態１に示す回路１０が接続されている。回路１０は配線ＢＧに接続された各メモリセルが有するトランジスタＭ０の第２ゲートの電位を制御する機能を有する。
回路１０は、メモリセル１００が有するトランジスタＭ０の第２ゲートに負電位を与え、保持し続けることができる。記憶装置１１０は、回路１０を設けることで、トランジスタＭ０のカットオフ電流を下げることができ、データの保持特性を向上させることができる。
［行選択ドライバ１１２］
図１８は、図１７で説明した行選択ドライバ１１２の構成例を示すブロック図である。
図１８に示す行選択ドライバ１１２は、デコーダ１１３、および読み出し書き込み制御回路１１４を有する。読み出し書き込み制御回路１１４は配線ＷＷＬ及び配線ＲＷＬに接続されている。
デコーダ１１３は、いずれかの行を選択するための信号を出力する回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従って、いずれかの行の読み出し書き込み制御回路１１４を選択する回路である。デコーダ１１３を備えることで、行選択ドライバ１１２は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。
読み出し書き込み制御回路１１４は、デコーダ１１３で選択された行の、書き込み信号を出力する機能および読み出し信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み制御回路１１４は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴ又は読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って書き込み信号又は読み出し信号を選択的に出力する回路である。読み出し書き込み制御回路１１４を備えることで、行選択ドライバ１１２は、デコーダ１１３で選択された行での、書き込み信号又は読み出し信号を選択して出力することができる。
［列選択ドライバ１１１］
図１９は、図１７で説明した列選択ドライバ１１１の構成例を示すブロック図である。
図１９に示す列選択ドライバ１１１は、デコーダ１１５、ラッチ回路１１６、スイッチ回路１１８およびトランジスタ１１９を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のスイッチ回路１１８およびトランジスタ１１９は、配線ＢＬに接続される。
デコーダ１１５は、配線ＢＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号ＡｄｄｒｅｓｓおよびデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ回路１１６にデータＤａｔａを出力する回路である。デコーダ１１５を備えることで、列選択ドライバ１１１は、任意の列を選択して、データの書き込みを行うことができる。
ラッチ回路１１６は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従ってデータＤａｔａをスイッチ回路１１８に出力するフリップフロップ回路である。ラッチ回路１１６を備えることで、列選択ドライバ１１１は、任意のタイミングでデータの書き込みを行うことができる。
スイッチ回路１１８は、入力されたデータを配線ＢＬに与える機能、および配線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、入力されたデータを配線ＢＬに与え、その後アナログスイッチをオフにすることで電気的に浮遊状態とする回路である。スイッチ回路１１８を備えることで、列選択ドライバ１１１は、配線ＢＬにデータを与えた後、配線ＢＬを電気的に浮遊状態に保持することができる。
トランジスタ１１９は、初期化電圧（ＧＮＤ）を配線ＢＬに与える機能、および配線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧を配線ＢＬに与え、その後、配線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ１１９を備えることで、列選択ドライバ１１１は、初期化電圧を配線ＢＬに与えた後、配線ＢＬを電気的に浮遊状態に保持することができる。
［読み出し回路１２１］
図２０は、図１７で説明した読み出し回路１２１の構成例を示すブロック図である。
図２０に示す読み出し回路１２１は、コンパレータ１２２、エンコーダ１２３、ラッチ１２４、およびバッファ１２５を有する。また各列のバッファ１２５は、データＤｏｕｔを出力する。
コンパレータ１２２は、配線ＢＬの電位と、参照電圧Ｖｒｅｆの電位の高低を比較し、配線ＢＬの電位が「０」または「１」のいずれかに応じた電位であるかを判定する機能を備えた回路である。
エンコーダ１２３は、コンパレータ１２２から出力される配線ＢＬの電位を判定する信号をもとに、デジタル信号を生成する機能を備えた回路である。具体的には、コンパレータ１２２より出力されるＨレベル又はＬレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。
ラッチ１２４は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ１２４は、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従ってデータをバッファ１２５に出力するフリップフロップ回路である。ラッチ１２４を備えることで、読み出し回路１２１は、任意のタイミングでデータの出力を行うことができる。なおラッチ１２４は、省略することができる。
バッファ１２５は、ラッチ１２４より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ１２５を備えることで、読み出し回路１２１は、デジタル信号に対するノイズを低減することができる。なおバッファ１２５は、省略することができる。
〈〈ＤＲＡＭ〉〉
次に、回路１０をＤＲＡＭに用いた例について説明を行う。
［メモリセル１３０］
図２１に、メモリセル１３０の構成例を示す。メモリセル１３０は、トランジスタＭ０、容量素子Ｃ２を有する。トランジスタＭ０の第１ゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第１端子は容量素子Ｃ２の第１端子に電気的に接続され、トランジスタＭ０の第２端子は配線ＢＬに電気的に接続されている。また、容量素子Ｃ２の第２端子は、配線ＣＬに電気的に接続されている。トランジスタＭ０の第２ゲートは配線ＢＧに電気的に接続されている。ここで、トランジスタＭ０の第１端子と容量素子Ｃ２の第１端子との結節点をノードＮ１とする。
トランジスタＭ０として、カットオフ電流が小さいトランジスタが好適である。トランジスタＭ０として、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタが好適である。
トランジスタＭ０のカットオフ電流が小さいと、ノードＮ１に保持されている電荷のリークを低減することができる。そのため、メモリセル１３０に記憶されたデータを長時間保持することができ、リフレッシュ動作の間隔を長くすることができる。具体的には、リフレッシュ動作の間隔を１時間以上とすることができる。
メモリセル１３０を用いた記憶装置は、データの書き込み又は読み出しを行わない場合に、電源の供給を長期間停止することができ、消費電力を削減することができる。
［記憶装置１３１］
図２２に示す記憶装置１３１は、セルアレイ１３２、センスアンプ回路１３４、駆動回路１３５、メインアンプ１３６、入出力回路１３７及び回路１０を有する。セルアレイ１３２は、複数のメモリセル１３０を有する。各メモリセル１３０は、配線ＷＬ及び配線ＢＬと接続されている。配線ＷＬに供給される電位によってメモリセル１３０の選択が行われ、配線ＢＬにメモリセル１３０に書き込むデータに対応する電位（以下、書き込み電位ともいう）が供給されることにより、メモリセル１３０にデータが書き込まれる。ここでは、セルアレイ１３２がｉ行ｊ列（ｉ、ｊは２以上の整数）のメモリセル１３０を有する場合について説明する。従って、セルアレイ１３２にはｉ本の配線ＷＬとｊ本の配線ＢＬが設けられている。
センスアンプ回路１３４は、複数の配線ＢＬおよび配線ＧＢＬと接続されている。センスアンプ回路１３４は、入力された信号を増幅する機能と、増幅された信号の出力を制御する機能を有する。具体的には、メモリセル１３０に記憶されたデータに対応する配線ＢＬの電位（以下、読み出し電位ともいう）を増幅し、所定のタイミングで配線ＧＢＬに出力する機能を有する。センスアンプ回路１３４によって読み出し電位を増幅することにより、メモリセル１３０から読み出された電位が微弱な場合にも、データの読み出しを確実に行うことができる。また、増幅された電位の配線ＧＢＬへの出力を制御することにより、配線ＧＢＬを共有化することができる。
センスアンプＳＡは、基準となる電位と、配線ＢＬに供給される読み出し電位との電位差を増幅し、増幅された電位差を保持する機能を有する。また、増幅された電位の配線ＧＢＬへの出力を制御する機能を有する。ここでは、センスアンプＳＡが２本の配線ＢＬと２本の配線ＧＢＬに接続されている例を示す。
本発明の一態様において、メモリセル１３０が、センスアンプＳＡと異なる層に形成されている。特に、メモリセル１３０がセンスアンプＳＡの上層に形成されることが好ましい。また、少なくとも１以上のメモリセル１３０は、センスアンプＳＡと重なる領域を有するように配置されることが好ましい。これにより、メモリセル１３０とセンスアンプＳＡが同一の層に設けられている場合と比較して、記憶装置１３１の面積を削減することができる。よって、記憶装置１３１の単位面積あたりの記憶容量を増加させることができる。なお、全てのメモリセル１３０をセンスアンプＳＡと重なるように配置することにより、記憶装置１３１の面積をさらに削減することができる。また、メモリセル１３０は、１つのセンスアンプＳＡと重なる領域を有するように配置してもよいし、異なる複数のセンスアンプＳＡと重なる領域を有するように配置してもよい。
また、メモリセル１３０とセンスアンプＳＡとを積層することにより、メモリセル１３０とセンスアンプＳＡとを接続する配線ＢＬの長さを短くすることができる。よって、上記配線ＢＬの配線抵抗を小さく抑えることができ、記憶装置１３１の消費電力の低減および動作速度の向上を図ることができる。また、メモリセル１３０に設けられる容量素子の面積を小さくすることができ、メモリセル１３０の縮小を図ることができる。
メインアンプ１３６は、センスアンプ回路１３４および入出力回路１３７と接続されている。メインアンプ１３６は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬの電位を増幅して入出力回路１３７に出力する機能を有する。なお、メインアンプ１３６は省略することもできる。
入出力回路１３７は、配線ＧＢＬの電位またはメインアンプ１３６から出力された電位を読み出しデータとして外部に出力する機能を有する。
駆動回路１３５は、配線ＷＬを介してメモリセル１３０と接続されている。駆動回路１３５は、所定の配線ＷＬに、データの書き込みを行うメモリセル１３０を選択するための信号（以下、書き込みワード信号ともいう）を供給する機能を有する。駆動回路１３５は、デコーダなどによって構成することができる。
記憶装置１３１は、センスアンプＳＡおよび配線ＣＳＥＬを用いて、外部に出力する信号の選択を行うことができる。そのため、入出力回路１３７は、マルチプレクサなどを用いた信号を選択する機能が不要であるため、回路構成を簡略化し占有面積を縮小することができる。
なお、配線ＧＢＬの本数は特に限定されず、セルアレイ１３２が有する配線ＢＬの本数（ｊ本）よりも小さい任意の数とすることができる。例えば、１本の配線ＧＢＬと接続された配線ＢＬの数がｋ本（ｋは２以上の整数）の場合、配線ＧＢＬの本数はｊ／ｋ本となる。
各メモリセル１３０は配線ＢＧと接続されている。配線ＢＧは実施の形態１に示す回路１０と接続されている。回路１０は配線ＢＧに接続された各メモリセルが有するトランジスタＭ０の第２ゲートの電位を制御する機能を有する。
回路１０は、メモリセル１３０が有するトランジスタＭ０の第２ゲートに負電位を与え、保持し続けることができる。記憶装置１３１は、回路１０を設けることで、トランジスタＭ０のカットオフ電流を下げることができ、データの保持特性を向上させることができる。その結果、記憶装置１３１は、メモリセル１３０のリフレッシュの頻度を少なくすることができ、消費電力を低減することができる。
［センスアンプＳＡ］
センスアンプＳＡの具体的な構成例について説明する。図２３に、メモリセル１３０と、メモリセル１３０と電気的に接続されたセンスアンプＳＡの回路構成の一例を示す。メモリセル１３０は、配線ＢＬを介してセンスアンプＳＡと接続されている。ここでは、メモリセル１３０＿１が配線ＢＬ＿１を介してセンスアンプＳＡと接続され、メモリセル１３０＿２が配線ＢＬ＿２を介してセンスアンプＳＡと接続されている構成を例示する。
なお、図２３では、１本の配線ＢＬに１つのメモリセル１３０が接続されている構成を例示しているが、配線ＢＬに複数のメモリセル１３０が接続されていてもよい。
センスアンプＳＡは、増幅回路１３８、スイッチ回路１３９、プリチャージ回路１４０を有する。
増幅回路１３８は、ｐチャネル型のトランジスタ１４４およびトランジスタ１４５と、ｎチャネル型のトランジスタ１４６およびトランジスタ１４７とを有する。トランジスタ１４４のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ１４５のゲート、トランジスタ１４７のゲート、及び配線ＢＬ＿１と接続されている。トランジスタ１４６のソースまたはドレインの一方はトランジスタ１４５のゲート、トランジスタ１４７のゲート、および配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。トランジスタ１４５のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ１４４のゲート、トランジスタ１４６のゲート、および配線ＢＬ＿２と接続されている。トランジスタ１４７のソースまたはドレインの一方はトランジスタ１４４のゲート、トランジスタ１４６のゲート、および配線ＢＬ＿２と接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。増幅回路１３８は、配線ＢＬ＿１の電位を増幅する機能、および配線ＢＬ＿２の電位を増幅する機能を有する。なお、図２３に示す増幅回路１３８を有するセンスアンプＳＡは、ラッチ型のセンスアンプとして機能する。
スイッチ回路１３９は、ｎチャネル型のトランジスタ１４８及びトランジスタ１４９を有する。トランジスタ１４８及びトランジスタ１４９は、ｐチャネル型であっても良い。トランジスタ１４８のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＧＢＬ＿１と接続されている。トランジスタ１４９のソースまたはドレインの一方は配線ＢＬ＿２と接続され、ソースまたはドレインの他方は配線ＧＢＬ＿２と接続されている。また、トランジスタ１４８のゲートおよびトランジスタ１４９のゲートは、配線ＣＳＥＬと接続されている。スイッチ回路１３９は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬ＿１と配線ＧＢＬ＿１の導通状態、および配線ＢＬ＿２と配線ＧＢＬ＿２の導通状態を制御する機能を有する。
プリチャージ回路１４０は、ｎチャネル型のトランジスタ１４１、トランジスタ１４２、トランジスタ１４３を有する。トランジスタ１４１乃至トランジスタ１４３は、ｐチャネル型であっても良い。トランジスタ１４２のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ１４３のソースまたはドレインの一方は配線ＢＬ＿２と接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ１４１のソースまたはドレインの一方は配線ＢＬ＿１と接続され、ソースまたはドレインの他方は配線ＢＬ＿２と接続されている。また、トランジスタ１４２のゲート、トランジスタ１４３のゲート、およびトランジスタ１４１のゲートは、配線ＰＬと接続されている。プリチャージ回路１４０は、配線ＢＬ＿１及び配線ＢＬ＿２の電位を初期化する機能を有する。
次に、データの読み出し時における、図２３に示したメモリセル１３０とセンスアンプＳＡの動作の一例について、図２４に示したタイミングチャートを用いて説明する。
まず、期間Ｔ１では、プリチャージ回路１４０が有するトランジスタ１４１乃至トランジスタ１４３をオンにして、配線ＢＬ＿１及び配線ＢＬ＿２の電位を初期化する。具体的には、配線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路１４０においてトランジスタ１４１乃至トランジスタ１４３をオンにする。これにより、配線ＢＬ＿１及び配線ＢＬ＿２に、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
なお、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９はオフの状態にある。また、配線ＷＬ＿１にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル１３０＿１においてトランジスタＭ０はオフの状態にある。同様に、図２４には図示していないが、配線ＷＬ＿２にはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル１３０＿２においてトランジスタＭ０はオフの状態にある。また、配線ＳＰ及び配線ＳＮには電位Ｖｐｒｅが与えられており、増幅回路１３８はオフの状態にある。
次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路１４０においてトランジスタ１４１乃至トランジスタ１４３をオフにする。そして、期間Ｔ２では、配線ＷＬ＿１を選択する。具体的に、図２４では、配線ＷＬ＿１にハイレベルの電位ＶＨ＿ＷＬを与えることで、配線ＷＬ＿１を選択し、メモリセル１３０＿１においてトランジスタＭ０をオンにする。上記構成により、配線ＢＬ＿１と容量素子Ｃ２とが、トランジスタＭ０を介して導通状態となる。そして、配線ＢＬ＿１と容量素子Ｃ２とが導通状態になると、容量素子Ｃ２に保持されている電荷量に従って、配線ＢＬ＿１の電位が変動する。
図２４に示すタイミングチャートでは、容量素子Ｃ２に蓄積されている電荷量が多い場合を例示している。具体的に、容量素子Ｃ２に蓄積されている電荷量が多い場合、容量素子Ｃ２から配線ＢＬ＿１へ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線ＢＬ＿１の電位が上昇する。逆に、容量素子Ｃ２に蓄積されている電荷量が少ない場合は、配線ＢＬ＿１から容量素子Ｃ２へ電荷が流入することで、配線ＢＬ＿１の電位はΔＶ２だけ下降する。
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９はオフの状態を維持する。また、配線ＳＰ及び配線ＳＮには、電位Ｖｐｒｅが与えられたままであり、センスアンプＳＡはオフの状態を維持する。
次いで、期間Ｔ３では、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路１３８をオンにする。増幅回路１３８は、配線ＢＬ＿１及び配線ＢＬ＿２の電位差（図２４の場合はΔＶ１）を増幅させる機能を有する。よって、図２４に示すタイミングチャートの場合、増幅回路１３８がオンになることで、配線ＢＬ＿１の電位は、電位Ｖｐｒｅ＋ΔＶ１から、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。また、配線ＢＬ＿２の電位は、電位Ｖｐｒｅから、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。
なお、期間Ｔ３の開始当初、配線ＢＬ＿１の電位が電位Ｖｐｒｅ−ΔＶ２である場合は、増幅回路１３８がオンになることで、配線ＢＬ＿１の電位は、電位Ｖｐｒｅ−ΔＶ２から、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線ＢＬ＿２の電位は、電位Ｖｐｒｅから、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。
また、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路１４０においてトランジスタ１４１乃至トランジスタ１４３はオフの状態を維持する。また、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９はオフの状態を維持する。配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセル１３０＿１においてトランジスタＭ０はオンの状態を維持する。よって、メモリセル１３０＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ２に蓄積される。
次いで、期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路１３９をオンにする。具体的に、図２４では、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９をオンにする。これにより、配線ＢＬ＿１の電位が配線ＧＢＬ＿１に供給され、配線ＢＬ＿２の電位が配線ＧＢＬ＿２に供給される。
なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路１４０においてトランジスタ１４１乃至トランジスタ１４３はオフの状態を維持する。また、配線ＷＬ＿１にはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセル１３０＿１においてトランジスタＭ０はオンの状態を維持する。配線ＳＰにはハイレベルの電位ＶＨ＿ＳＰが与えられたままであり、配線ＳＮにはローレベルの電位ＶＬ＿ＳＰが与えられたままであり、増幅回路１３８はオンの状態を維持する。よって、メモリセル１３０＿１では、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ２に蓄積されたままである。
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路１３９をオフにする。具体的に、図２４では、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９をオフにする。
また、期間Ｔ４が終了すると、配線ＷＬ＿１の選択は終了する。具体的に、図２４では、配線ＷＬ＿１にローレベルの電位ＶＬ＿ＷＬを与えることで、配線ＷＬ＿１を非選択の状態にし、メモリセル１３０＿１においてトランジスタＭ０をオフにする。上記動作により、配線ＢＬ＿１の電位ＶＨ＿ＳＰに応じた電荷が、容量素子Ｃ２において保持されるため、データの読み出しが行われた後も、上記データがメモリセル１３０＿１において保持されることとなる。
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセル１３０＿１からのデータの読み出しが行われる。そして、メモリセル１３０＿２からのデータの読み出しも、同様に行うことができる。
なお、メモリセル１３０へのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路１４０が有するトランジスタ１４１乃至トランジスタ１４３を一時的にオンにして、配線ＢＬ＿１及び配線ＢＬ＿２の電位を初期化しておく。次いで、データの書き込みを行いたいメモリセル１３０＿１と接続された配線ＷＬ＿１、またはメモリセル１３０＿２と接続された配線ＷＬ＿２を選択し、メモリセル１３０＿１またはメモリセル１３０＿２においてトランジスタＭ０をオンにする。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２と、容量素子Ｃ２とが、トランジスタＭ０を介して導通状態になる。次いで、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路１３８をオンにする。次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路１３９をオンにする。具体的には、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９をオンにする。上記構成により、配線ＢＬ＿１と配線ＧＢＬ＿１とが導通状態となり、配線ＢＬ＿２と配線ＧＢＬ＿２とが導通状態となる。そして、配線ＧＢＬ＿１、配線ＧＢＬ＿２のそれぞれに書き込み電位を与えることで、スイッチ回路１３９を介して配線ＢＬ＿１および配線ＢＬ＿２に書き込み電位が与えられる。上記動作により、配線ＢＬ＿１または配線ＢＬ＿２の電位に従い容量素子Ｃ２に電荷が蓄積され、メモリセル１３０＿１またはメモリセル１３０＿２にデータが書き込まれる。
なお、配線ＢＬ＿１に配線ＧＢＬ＿１の電位が与えられ、配線ＢＬ＿２に配線ＧＢＬ＿２の電位が与えられた後は、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９をオフにしても、センスアンプＳＡがオンの状態にあるならば、配線ＢＬ＿１の電位と配線ＢＬ＿２の電位の高低の関係は、増幅回路１３８により保持される。よって、スイッチ回路１３９においてトランジスタ１４８及びトランジスタ１４９をオンからオフに変更するタイミングは、配線ＷＬ＿１を選択する前であっても、後であっても、どちらでも良い。
〈〈ＳＲＡＭ〉〉
次に、回路１０をＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例について説明を行う。
［メモリセル１５０］
図２５に示すメモリセル１５０は、回路ＳＭＣおよび回路ＢＫＣを有する。回路ＳＭＣは、標準的なＳＲＡＭのメモリセルと同様な回路構成とすればよい。図２５に示す回路ＳＭＣは、インバータＩＮＶ１、インバータＩＮＶ２、トランジスタＭ３、およびトランジスタＭ４を有する。
回路ＢＫＣは、回路ＳＭＣのバックアップ回路として機能する。回路ＢＫＣは、トランジスタＭ０＿１、トランジスタＭ０＿２、容量素子ＣＢ１、容量素子ＣＢ２を有する。
トランジスタＭ０＿１、Ｍ０＿２はカットオフ電流が小さいトランジスタが好適である。トランジスタＭ０＿１、Ｍ０＿２として、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタが好適である。
回路ＢＫＣは、トランジスタＭ０＿１及び容量素子ＣＢ１からなる保持回路と、トランジスタＭ０＿２及び容量素子ＣＢ２からなる保持回路を有する。それぞれの保持回路は、それぞれが有するノードＳＮ１とノードＳＮ２に、データを保持する。トランジスタＭ０＿１および容量素子ＣＢ１とでなる保持回路は、ノードＮＥＴ１のデータをバックアップできる機能を有する。トランジスタＭ０＿２および容量素子ＣＢ２とでなる保持回路は、ノードＮＥＴ２のデータをバックアップできる機能を有する。
メモリセル１５０は電源電位ＶＤＤ、ＶＳＳが供給されている。メモリセル１５０は、配線（ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬ）と電気的に接続されている。配線ＷＬには、信号ＳＬＣが入力される。データ書き込み時には、配線ＢＬ、配線ＢＬＢには、データ信号Ｄ、データ信号ＤＢが入力される。データの読み出しは、配線ＢＬと配線ＢＬＢの電位を検出することで行われる。配線ＢＲＬには信号ＯＳＳが入力される。
メモリセル１５０の動作について説明を行う。
［データのバックアップ］
まず、信号ＯＳＳをＨレベルにすることで、トランジスタＭ０＿１、Ｍ０＿２がオン状態となり、ノードＳＮ１、ＳＮ２は、それぞれ、ノードＮＥＴ１、ＮＥＴ２と同じ電位レベルとなる。すなわち、ノードＮＥＴ１、ＮＥＴ２のデータがノードＳＮ１、ＳＮ２に書き込まれる。
次に、信号ＯＳＳをＬレベルにすることで、トランジスタＭ０＿１、Ｍ０＿２がオフ状態となり、データ退避動作が終了する。トランジスタＭ０＿１、Ｍ０＿２のカットオフ電流は小さいため、ノードＳＮ１、ＳＮ２に書き込まれた電荷は保持される。
［電源オフ］
次に、メモリセル１５０の電源をオフにする。電源がオフにされた状態でも、回路ＢＫＣはデータを保持し続ける。
［データの復帰］
メモリセル１５０の電源を再びオンにし、信号ＯＳＳをＨレベルにすることで、回路ＢＫＣで保持されているデータを、回路ＳＭＣに書き戻すことができる。すなわち、メモリセル１５０は、電源を停止する直前の状態に復帰することができる。
以上述べたように、メモリセル１５０は、電源が遮断されている状態でも長期間データを保持することが可能である。そのため、メモリセル１５０を用いた半導体装置は、積極的に電源をオフにし、電力を削減することができる。例えば、メモリセル１５０をＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のキャッシュメモリに用いることで、ＣＰＵの電力削減を行うことができる。
回路１０は、トランジスタＭ０＿１、Ｍ０＿２がそれぞれ有する第２ゲートに負電位を与え、保持し続けることができる。メモリセル１５０は、回路１０を設けることでトランジスタＭ０＿１、Ｍ０＿２のそれぞれのカットオフ電流を下げることができ、データの保持特性を向上させることができる。その結果、メモリセル１５０は、より長い間電源をオフにすることが可能になり、より多くの電力を削減することができる。
〈〈電源回路〉〉
上述した不揮発性メモリ、ＤＲＡＭまたはＳＲＡＭなどを有する回路に用いられる電源回路について説明を行う。
図２６は、電源回路１６０の回路ブロック図を示している。電源回路１６０は、回路ＳＴＵＰ、回路ＢＧＲ、回路ＲＥＦ、回路ＯＰ１、回路ＯＰ２、回路ＯＰ３、回路ＯＰ４、回路ＯＰ５、回路１２＿１及び回路１２＿２を有する。
電源回路１６０は、電圧ＶＩＮ（例えば３．３Ｖ）から、各回路に必要とされる電圧を生成し、供給する機能を有する。
電圧ＶＩＮとＧＮＤは、図２６に示す全ての回路に供給される。
また、電源回路１６０が有する各回路は、信号ＳＥＴと信号ＲＥＳＥＴが入力される。信号ＳＥＴは各回路を起動させる信号であり、信号ＲＥＳＥＴは各回路を初期化させる信号である。
回路ＳＴＵＰはスタートアップ回路であり、電圧ＶＩＮから回路ＢＧＲに供給する電圧を生成する機能を有する。
回路ＢＧＲはバンドギャップリファレンス回路であり、電圧ＶＩＮから複数の電圧を生成し、回路ＯＰ１乃至回路ＯＰ３、回路ＯＰ５及び回路ＲＥＦに電圧を供給する機能を有する。例えば、回路ＢＧＲは、回路ＯＰ１、回路ＯＰ２、回路ＯＰ３に１．０Ｖの電圧を供給する機能を有する。例えば、回路ＢＧＲは、回路ＯＰ１、回路ＯＰ２、回路ＯＰ３および回路ＲＥＦに、１．３Ｖ電圧を供給する機能を有する。例えば回路ＢＧＲは回路ＯＰ５に０．２９Ｖの電圧を供給する機能を有する。
回路ＲＥＦは参照電圧生成回路であり、回路ＯＰ４及び回路ＯＰ５に電圧を供給する機能を有する。例えば、回路ＲＥＦは、回路ＯＰ４及び回路ＯＰ５に、１．６４Ｖ、０．３８Ｖ、２．１３Ｖまたは１．２６Ｖの電圧を供給する機能を有する。
回路ＯＰ１はオペアンプであり、電圧ＶＯＵＴ１（例えば１．２Ｖ）を供給する機能を有する。電圧ＶＯＵＴ１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのロジック回路を動作させる電源電圧として機能する。
回路ＯＰ２はオペアンプであり、電圧ＶＯＵＴ２（例えば１．２Ｖ）を供給する機能を有する。電圧ＶＯＵＴ２は、例えば、上述した記憶装置１１０のデコーダまたは上述した記憶装置１３１の周辺回路を動作させる電源電圧として機能する。
回路ＯＰ３はオペアンプであり、電圧ＶＯＵＴ３（例えば１．２Ｖ）を供給する機能を有する。電圧ＶＯＵＴ３は、例えば、上述した記憶装置１１０の配線ＳＬに供給される電圧として機能する。
回路ＯＰ４はオペアンプであり、電圧ＶＯＵＴ４（例えば０．６Ｖ）を供給する機能を有する。電圧ＶＯＵＴ４は、例えば、上述した記憶装置１３１における配線ＢＬのプリチャージ用電圧（Ｖｐｒｅ）として機能する。
回路ＯＰ５はオペアンプであり、電圧ＶＯＵＴ５（例えば０．４Ｖ）を供給する機能を有する。電圧ＶＯＵＴ５は、例えば、上述した読み出し回路１２１における参照電圧（Ｖｒｅｆ）として機能する。
なお、電源回路１６０は図２６に示す構成に限定されず、必要に応じてさらに多くのオペアンプを設けてもよいし、これよりも少ないオペアンプで構成されていても良い。
回路１２＿１はチャージポンプ回路であり、実施の形態１に示す電圧生成回路１２に相当する。回路１２＿１は電圧ＶＢＧ１（例えば−３Ｖ）を供給する機能を有する。電圧ＶＢＧ１は、上述したトランジスタＭ０、Ｍ０＿１、Ｍ０＿２がそれぞれ有する第２ゲートに印加される。
回路１２＿２はチャージポンプ回路であり、実施の形態１に示す電圧生成回路１２に相当する。回路１２＿２は電圧ＶＢＧ２（例えば−１Ｖ）を供給する機能を有する。電圧ＶＢＧ２は、論理回路に用いられるトランジスタの第２ゲート、または、記憶装置の周辺回路等に用いられるトランジスタの第２ゲートに印加される。
電源回路１６０は、電圧ＶＢＧ１と電圧ＶＢＧ２の異なる負電圧を生成する機能を有する。ＶＢＧ１＜ＶＢＧ２とした場合、電圧ＶＢＧ１は、メモリセル内のトランジスタなど、低いカットオフ電流が要求されるトランジスタの第２ゲートに印加されるのが好ましい。一方で、電圧ＶＢＧ２は、論理回路や記憶装置の周辺回路など、高いオン電流が要求されるトランジスタの第２ゲートに印加されるのが好ましい。このように、トランジスタに要求される特性に応じて、第２ゲートに印加される電圧を変えることで、電源回路１６０を有する半導体装置は、高速かつ低消費電力で動作することが可能になる。
上述した不揮発性メモリ、ＤＲＡＭ、ＳＲＡＭ、ＣＰＵ、電源回路等は１つのＩＣチップの中に設けることが好ましい。１つのＩＣチップの中にこれらの回路を設けることで、各回路どうしのアクセス速度を向上させることができる。
〈〈表示装置〉〉
図２７及び図２８では、実施の形態１で例示した回路１０を表示装置に適用した一例について説明する。
［画素構成例１］
図２７（Ａ）に、表示装置に適用可能な画素１７０の構成例を示す。画素１７０は、第１ゲート及び第２ゲートを有するトランジスタＭ０と、容量素子１７１と、表示素子１７２と、ノードＮ７と、配線ＧＬと、配線ＳＬと、配線ＢＧＬと、を有する。
トランジスタＭ０の第１ゲートは配線ＧＬに電気的に接続され、トランジスタＭ０の第２ゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの一方は配線ＳＬに電気的に接続され、トランジスタＭ０のソースまたはドレインの他方はノードＮ７に電気的に接続される。
容量素子１７１の第１の端子はノードＮ７に電気的に接続され、容量素子１７１の第２の端子は、一定の低電位が与えられている。
容量素子１７１は、必要に応じて設ければよく、電極や配線などに付随する寄生容量で、画素１７０の駆動に必要な容量が得られる場合は、容量素子１７１を省略してもよい。
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
表示素子１７２の第１の端子はノードＮ７に電気的に接続され、表示素子１７２の第２の端子は、一定の低電位が与えられている。当該低電位として接地電位を与えてもよい。表示素子１７２は、その両端の電極に電圧が印加されることにより、光学特性が変化する、誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられる電気泳動素子、ツイストボール素子などを適用することができる。
配線ＧＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＳＬは、トランジスタＭ０を介して、表示素子１７２に印加する電圧を供給する機能を有する。
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０をオフにすると、ノードＮ７は、直前に印加された電圧を保持することができる。ノードＮ７の電圧が保持されている間、表示素子１７２は表示状態を保持しておくことができる。
画素１７０はノードＮ７の電圧を長時間保持しておくことが出来るため、電源電圧の供給を止めても表示素子１７２の光学特性を保持し続けることが可能となる。例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型液晶のようなメモリ性を有さない液晶素子を用いた場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となり、表示装置の消費電力を低減することが可能になる。
図２７（Ｂ）は、マトリックス状に配置された画素１７０と、実施の形態１に示す回路１０を有する表示装置１７５の回路構成を示している。
表示装置１７５は、ｍ行ｎ列のマトリクス状に配置された画素１７０を有する。また、ｍ行目に配置された画素１７０は、配線ＧＬ［ｍ］に電気的に接続され、ｎ列目に配置された画素１７０は、配線ＳＬ［ｎ］に電気的に接続される。
それぞれの画素１７０に含まれるトランジスタＭ０の第２ゲートは、配線ＢＧＬを介して、回路１０に電気的に接続されている。すなわち、回路１０は、全ての画素に含まれるトランジスタＭ０の第２ゲートを制御する機能を有する。
回路１０が、トランジスタＭ０の第２ゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ７に書き込まれた電荷を保持することが可能になる。
また、回路１０は、これに接続される画素１７０内のトランジスタＭ０のＶｔｈを最適な値に制御、保持し、且つ一時的にＶｔｈを変化させ、ノーマリ・オン型のトランジスタとすることが出来る。回路１０に接続されたｍ×ｎ個のトランジスタを同時にノーマリ・オン型に一時的に変化させることにより、それぞれの画素に格納される電圧（すなわち表示画像）を一つの信号で同時にリフレッシュすることができる。
表示装置１７５を上記構成にすることで、書き換え頻度が少なく、低消費電力で動作できる表示装置を提供することができる。また、容易にリフレッシュ動作が可能な画素を複数有する表示装置とすることが出来る。また、電源の供給を止めても表示が可能な表示装置を実現できる。
［画素構成例２］
図２８（Ａ）は表示装置に適用可能な画素１８０の構成例を示す。
画素１８０は、配線ＧＬ、配線ＢＧＬ、配線ＳＬ、配線ＭＬ、配線ＣＴＬおよび配線ＡＮＬと電気的に接続されている。また、画素１８０は、容量素子１８１、トランジスタＭ０、トランジスタ１８２、トランジスタ１８３および発光素子１８４を有する。
発光素子１８４は一対の端子（アノードおよびカソード）を有する。発光素子１８４としては、電流または電圧によって輝度を制御することが可能な素子を用いることができる。発光素子１８４として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、後者は無機ＥＬ素子と呼ばれている。
図２８（Ａ）ではトランジスタＭ０、トランジスタ１８２及びトランジスタ１８３はｎ型トランジスタであるが、これらの一部をｐ型トランジスタとしてもよい。
トランジスタＭ０、トランジスタ１８２及びトランジスタ１８３は第１ゲート及び第２ゲートを有する。トランジスタＭ０の第２ゲートは配線ＢＧＬに電気的に接続されている。トランジスタ１８２の第２ゲートはトランジスタ１８２の第１ゲートに電気的に接続されている。トランジスタ１８３の第２ゲートはトランジスタ１８３の第１ゲートに電気的に接続されている。トランジスタ１８２及びトランジスタ１８３は、このような構成とすることで電流駆動能力を向上させることができる。
トランジスタＭ０は、トランジスタ１８３の第１ゲート（ノードＮ８）と配線ＳＬと間を接続するパストランジスタである。トランジスタ１８２は、配線ＭＬと発光素子１８４のアノードとの間を接続するパストランジスタである。トランジスタ１８３は駆動トランジスタであり、発光素子１８４に供給される電流源として機能する。トランジスタ１８３のドレイン電流の大きさによって、発光素子１８４の輝度が調節される。容量素子１８１は、発光素子１８４のアノードとノードＮ８間の電圧を保持する保持容量である。
配線ＧＬは走査線であり、トランジスタＭ０及びトランジスタ１８２を選択する機能を有する。
配線ＳＬは信号線であり、画素１８０に画像信号を供給する機能を有する。
配線ＡＮＬは電位Ｖａｎｏを与える機能を有し、配線ＣＴＬは電位Ｖｃａｔを与える機能を有する。電位Ｖａｎｏが、電位Ｖｃａｔにトランジスタ１８３のＶｔｈと発光素子１８４のしきい値電圧を足し合わせた値よりも大きい場合、発光素子１８４は発光する。
画素１８０は、トランジスタ１８２をオンにすることで、トランジスタ１８３のドレイン電流（ＩＭＯＮ）を配線ＭＬに流し、モニター回路に供給する機能を有する。モニター回路は、電流ＩＭＯＮを解析し、解析結果に基づいて、補正信号を生成する。トランジスタ１８３の駆動能力にばらつきが発生すると、画素１８０ごとに発光素子１８４の輝度にばらつきが発生し、表示品位を低下させてしまう。図２８（Ａ）に示す画素１８０は、トランジスタ１８３のドレイン電流をモニターすることで、発光素子１８４の輝度ばらつきを補正する機能を有する。
トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０をオフにすると、ノードＮ８は、直前に印加された電圧を保持することができる。ノードＮ８の電圧が保持されている間、発光素子１８４は表示状態を保持しておくことができる。
画素１８０はノードＮ８の電圧を長時間保持しておくことが出来るため、電源電圧の供給を止めても発光素子１８４の発光状態を保持し続けることが可能となる。その結果、画素１８０は書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となり、表示装置の消費電力を低減することが可能になる。
図２８（Ｂ）は、マトリックス状に配置された画素１８０と、実施の形態１に示す回路１０を有する表示装置１８５の回路構成を示している。
表示装置１８５は、ｍ行ｎ列のマトリクス状に配置された画素１８０を有する。また、ｍ行目に配置された画素１８０は、配線ＧＬ［ｍ］及び配線ＡＮＬ［ｍ］に電気的に接続され、ｎ列目に配置された画素１８０は、配線ＳＬ［ｎ］及び配線ＭＬ［ｎ］に電気的に接続される。
それぞれの画素１８０に含まれるトランジスタＭ０の第２ゲートは、配線ＢＧＬを介して、回路１０に電気的に接続されている。すなわち、回路１０は、全ての画素に含まれるトランジスタＭ０の第２ゲートを制御する機能を有する。
回路１０が、トランジスタＭ０の第２ゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ８に書き込まれた電荷を保持することが可能になる。
（実施の形態４）
本実施の形態では本発明の一態様である半導体装置の一形態を図２９を用いて説明する。
＜半導体装置の構造＞
本発明の一態様の半導体装置は、図２９に示すようにトランジスタ３００、トランジスタＯＳ１、容量素子４００を有する。トランジスタＯＳ１はトランジスタ３００の上方に設けられ、容量素子４００はトランジスタ３００、およびトランジスタＯＳ１の上方に設けられている。
トランジスタ３００は、基板３０１に設けられ、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、およびソース領域またはドレイン領域として機能する低抵抗領域３０８ａ、および低抵抗領域３０８ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、および低抵抗領域３０８ｂなどにおいて、シリコンを含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図２９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２４には、例えば、基板３０１、またはトランジスタ３００などから、トランジスタＯＳ１が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタＯＳ１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタＯＳ１と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子４００、またはトランジスタＯＳ１と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。なお、後述するが、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
また、導電体３２８、および導電体３３０は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３２４が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタＯＳ１とは、バリア層により分離することができ、トランジスタ３００からトランジスタＯＳ１への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３２４と接する構造であることが好ましい。
また、絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
また、導電体３５６は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。なお、導電体３５６に銅を用いる場合、銅の拡散を抑制する導電体と積層して設けることが好ましい。銅の拡散を抑制する導電体として、例えばタンタル、窒化タンタル等のタンタルを含む合金、ルテニウム、およびルテニウムを含む合金等を用いるとよい。
また、例えば、絶縁体３５０は、銅の拡散を抑制する、または、酸素、および水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。従って、絶縁体３２４と同様の材料を用いることができる。
特に、銅の拡散を抑制する絶縁体３５０が有する開口部に銅の拡散を抑制する導電体を設け、銅の拡散を抑制する導電体上に銅を積層して設けることが好ましい。当該構成により、配線の周辺に銅が拡散することを抑制することができる。
絶縁体３５４上には、絶縁体３５８、絶縁体２１０、絶縁体２１２、および絶縁体２１４が、順に積層して設けられている。絶縁体３５８、絶縁体２１０、絶縁体２１２、および絶縁体２１４のいずれかまたは全部を、銅の拡散を抑制する、または酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体３５８、および絶縁体２１２には、例えば、基板３０１、またはトランジスタ３００を設ける領域などから、トランジスタＯＳ１を設ける領域に、銅の拡散を抑制する、または、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
また、絶縁体２１０は、絶縁体３２０と同様の材料を用いることができる。例えば、絶縁体２１０として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタＯＳ１への混入を防止することができる。また、トランジスタＯＳ１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタＯＳ１に対する保護膜として用いることに適している。
絶縁体２１４上には、絶縁体２１６を設ける。絶縁体２１６は、絶縁体３２０と同様の材料を用いることができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体３５８、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８等が埋め込まれている。なお、導電体２１８は、容量素子４００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体３５８、絶縁体２１２、および絶縁体２１４と接する領域の導電体２１８は、銅の拡散を抑制する、または、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタＯＳ１とは、銅の拡散を抑制する、または、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができる。つまり、導電体３５６からの銅の拡散を抑制し、トランジスタ３００からトランジスタＯＳ１への水素の拡散を抑制することができる。
絶縁体２１４の上方には、トランジスタＯＳ１、および絶縁体２８０が設けられている。また、図２９に示すトランジスタＯＳ１は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
絶縁体２８０上には、絶縁体２８２、絶縁体２８４、および絶縁体４１０が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、絶縁体２８４、および絶縁体４１０には、導電体２４４等が埋め込まれている。なお、導電体２４４は、容量素子４００、トランジスタＯＳ１、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体２４４は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、絶縁体２８２、および絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタＯＳ１への混入を防止することができる。また、トランジスタＯＳ１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタＯＳ１に対する保護膜として用いることに適している。
絶縁体２８４には、容量素子４００を設ける領域から、トランジスタＯＳ１が設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタＯＳ１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタＯＳ１と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
絶縁体４１０の上方には、容量素子４００、および導電体４２４が設けられている。容量素子４００は、絶縁体４１０上に設けられ、導電体４１２と、絶縁体４３０、絶縁体４３２、および絶縁体４３４と、導電体４１６とを有する。なお、導電体４２４は、容量素子４００、トランジスタＯＳ１、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。
導電体４１２は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料である銅やアルミニウム等を用いればよい。
なお、導電体４２４は、容量素子の電極として機能する導電体４１２と同様の材料を用いて設けることができる。
導電体４２４、および導電体４１２上に、絶縁体４３０、絶縁体４３２、および絶縁体４３４を設ける。絶縁体４３０、絶縁体４３２、および絶縁体４３４には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよい。なお、図では３層構造としたが、単層、２層、または４層以上の積層構造としてもよい。
例えば、絶縁体４３０、および絶縁体４３４には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いることが好ましい。また、絶縁体４３２には、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。当該構成により、容量素子４００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子４００の静電破壊を抑制することができる。
導電体４１２上に、絶縁体４３０、絶縁体４３２、および絶縁体４３４を介して、導電体４１６を設ける。なお、導電体４１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料である銅やアルミニウム等を用いればよい。
例えば、図２９に示すように、絶縁体４３０、絶縁体４３２、および絶縁体４３４を、導電体４１２の上面および側面を覆うように設ける。さらに、導電体４１６を、絶縁体４３０、絶縁体４３２、および絶縁体４３４を介して、導電体４１２の上面および側面を覆うように設ける。
つまり、導電体４１２の側面においても、容量として機能するため、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
導電体４１６、および絶縁体４３４上には、絶縁体４５０が設けられている。絶縁体４５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、容量素子４００を覆う絶縁体４５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上、本構成を用いることで、ＯＳトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、消費電力が低減された半導体装置を提供することができる。
（実施の形態５）
本実施の形態では、実施の形態１及び２に示したトランジスタＯＳ１に適用可能な酸化物半導体の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
〈ＣＡＡＣ−ＯＳ〉
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回折パターンが現れる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
高分解能ＴＥＭ像の観察より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがある。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、上記ペレットは六角形状であることが確認されている。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
ＣＡＡＣ−ＯＳにおいて、明確な結晶粒界を確認することはできない。ＣＡＡＣ−ＯＳは、格子配列を歪ませることによって結晶粒界の形成を抑制している。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
〈ｎｃ−ＯＳ〉
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
〈ａ−ｌｉｋｅ ＯＳ〉
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、鬆を有する不安定な構造である。
例えば、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態６）
本実施の形態では、上記実施の形態に示す半導体装置または記憶装置を用いることが可能なＣＰＵについて説明する。
図３０は、ＣＰＵの一例の構成を示すブロック図である。図３０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上記実施の形態に示した半導体装置または記憶装置を用いることができる。
図３０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。その結果、ＣＰＵの消費電力を低減することができる。
（実施の形態７）
本実施の形態では、上記実施の形態に示す記憶装置または半導体装置を用いることが可能なプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）について説明する。
ＰＬＤは、適当な規模の論理回路（論理ブロック、プログラマブルロジックエレメント）どうしが配線リソースにより電気的に接続された構成を有しており、各論理ブロックの機能や、論理ブロック間の接続構造を、製造後において変更できることを特徴とする。各論理ブロックの機能と、配線リソースにより構成される論理ブロック間の接続構造とは、コンフィギュレーションデータにより定義され、上記コンフィギュレーションデータは、各論理ブロックが有するレジスタ、または配線リソースが有するレジスタに格納される。以下、コンフィギュレーションデータを格納するためのレジスタを、コンフィギュレーションメモリと呼ぶ。
図３１（Ａ）にＰＬＤ７５０の構造の一部を、一例として模式的に示す。図３１（Ａ）に示すＰＬＤ７５０は、複数の論理ブロック（ＬＢ）７４０と、複数の論理ブロック７４０のいずれかに接続された配線群７５１と、配線群７５１を構成する配線どうしの接続を制御するスイッチ回路７５２と、端子７５４とを有する。配線群７５１とスイッチ回路７５２とが、配線リソース７５３に相当する。
図３１（Ｂ）に、スイッチ回路７５２の構成例を示す。図３１（Ｂ）に示すスイッチ回路７５２は、配線群７５１に含まれる配線７５５と配線７５６の接続構造を制御する機能を有する。具体的に、スイッチ回路７５２は、トランジスタ７５７乃至トランジスタ７６２を有する。
トランジスタ７５７は、配線７５５におけるＰｏｉｎｔＡと、配線７５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ７５８は、配線７５５におけるＰｏｉｎｔＢと、配線７５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ７５９は、配線７５５におけるＰｏｉｎｔＡと、配線７５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ７６０は、配線７５５におけるＰｏｉｎｔＢと、配線７５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ７６１は、配線７５５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。トランジスタ７６２は、配線７５６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。
また、スイッチ回路７５２は、配線群７５１と、ＰＬＤ７５０の端子７５４の、電気的な接続を制御する機能を有する。
図３２（Ａ）に、論理ブロック７４０の一形態を例示する。図３２（Ａ）に示す論理ブロック７４０は、ＬＵＴ（ルックアップテーブル）７４１と、フリップフロップ７４２と、記憶回路７４３と、を有する。ＬＵＴ７４１は、記憶回路７４３が有するコンフィギュレーションデータに従って、行われる論理演算が定義される。具体的にＬＵＴ７４１は、入力端子７４４に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ７４１からは、上記出力値を含む信号が出力される。フリップフロップ７４２は、ＬＵＴ７４１から出力される信号を保持し、信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子７４５及び第２出力端子７４６から出力する。
なお、論理ブロック７４０がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ７４１からの出力信号がフリップフロップ７４２を経由するか否かを選択できるようにしても良い。
また、コンフィギュレーションデータによって、フリップフロップ７４２の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ７４２がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
また、図３２（Ｂ）に、論理ブロック７４０の別の一形態を例示する。図３２（Ｂ）に示す論理ブロック７４０は、図３２（Ａ）に示した論理ブロック７４０に、ＡＮＤ回路７４７が追加された構成を有している。ＡＮＤ回路７４７には、フリップフロップ７４２からの信号が、正論理の入力として与えられ、信号ＩＮＩＴ２が、負論理の入力として与えられている。上記構成により、論理ブロック７４０からの出力信号が供給される配線の電位を初期化することができる。よって、論理ブロック７４０間で大量の電流が流れることを未然に防ぎ、ＰＬＤの破損が引き起こされるのを防ぐことができる。
また、図３２（Ｃ）に、論理ブロック７４０の別の一形態を例示する。図３２（Ｃ）に示す論理ブロック７４０は、図３２（Ａ）に示した論理ブロック７４０に、マルチプレクサ７４８が追加された構成を有している。また、図３２（Ｃ）に示す論理ブロック７４０は、記憶回路７４３ａ及び記憶回路７４３ｂで示される二つの記憶回路７４３を有する。ＬＵＴ７４１は、記憶回路７４３ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。また、マルチプレクサ７４８は、ＬＵＴ７４１からの出力信号と、フリップフロップ７４２からの出力信号とが入力されている。そして、マルチプレクサ７４８は、記憶回路７４３ｂに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ７４８からの出力信号は、第１出力端子７４５及び第２出力端子７４６から出力される。
図３３に、ＰＬＤ７５０全体の構成を一例として示す。図３３では、ＰＬＤ７５０に、Ｉ／Ｏエレメント７７０、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）７７１、ＲＡＭ７７２、乗算器７７３が設けられている。Ｉ／Ｏエレメント７７０は、ＰＬＤ７５０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ７７１は、信号ＣＬＫを生成する機能を有する。ＲＡＭ７７２は、論理演算に用いられるデータを格納する機能を有する。乗算器７７３は、乗算専用の論理回路に相当する。ＰＬＤ７５０に乗算を行う機能が含まれていれば、乗算器７７３は必ずしも設ける必要はない。
論理ブロック７４０が有する記憶回路またはフリップフロップは、上記実施の形態に示す半導体装置または記憶装置を用いて構成することができる。上記実施の形態に示す半導体装置または記憶装置を用いることで、論理ブロック７４０は電源オフの状態でもデータを保持することが可能になり、消費電力を低減することができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、および該電子部品を具備する電子機器に適用する例について、図３４及び図３５を用いて説明する。
〔半導体ウエハ、チップ〕
図３４（Ａ）は、ダイシング処理が行なわれる前の基板６１１の上面図を示している。基板６１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板６１１上には、複数の回路領域６１２が設けられている。回路領域６１２には、上記実施の形態に示す半導体装置などを設けることができる。
複数の回路領域６１２は、それぞれが分離領域６１３に囲まれている。分離領域６１３と重なる位置に分離線（「ダイシングライン」ともいう。）６１４が設定される。分離線６１４に沿って基板６１１を切断することで、回路領域６１２を含むチップ６１５を基板６１１から切り出すことができる。図３４（Ｂ）にチップ６１５の拡大図を示す。
また、分離領域６１３に導電層や半導体層を設けてもよい。分離領域６１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域６１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域６１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
チップ６１５を電子部品に適用する例について、図３５を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図３５（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図３５（Ｂ）に示す。図３５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図３５（Ｂ）に示す電子部品６５０は、リード６５５および半導体装置６５３を示している。半導体装置６５３としては、上記実施の形態に示した半導体装置などを用いることができる。
図３５（Ｂ）に示す電子部品６５０は、例えばプリント基板６５２に設けられる。このような電子部品６５０が複数組み合わされて、それぞれがプリント基板６５２上で電気的に接続されることで電子部品が設けられた基板６５４が完成する。完成した基板６５４は、電子機器などに用いられる。
（実施の形態９）
本発明の一態様に係る半導体装置は、自動車、自動二輪車、自転車などの車両、航空機、船舶などに用いることができる。また、本発明の一態様に係る半導体装置は、携帯電話、腕時計、携帯型ゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）などの電子機器に用いることができる。これらの具体例を図３６に示す。
図３６（Ａ）は腕時計型端末であり、筐体８０１、リュウズ８０２、表示部８０３、ベルト８０４、検知部８０５等を有する。表示部８０３にはタッチパネルを設けてもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することができる。
検知部８０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧＰＳ（Ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）信号受信回路等を、検知部８０５に用いることができる。
例えば、検知部８０５の照度センサが検知した周囲の明るさを筐体８０１内部の演算装置が、所定の照度と比較して十分に明るいと判断した場合、反射型の液晶素子を表示部８０３の表示素子として使用する。または、薄暗いと判断した場合、有機ＥＬ素子を表示部８０３の表示素子として使用する。これにより、例えば、外光の強い環境において反射型の表示素子を用い、薄暗い環境において自発光型の表示素子を用いて画像情報を表示することができる。その結果、消費電力が低減された電子機器を提供することができる。
図３６（Ｂ）は、携帯電話機であり、筐体８１１、表示部８１６、操作ボタン８１４、外部接続ポート８１３、スピーカ８１７、マイク８１２などを備えている。図３６（Ｂ）に示す携帯電話機は、指などで表示部８１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部８１６に触れることにより行うことができる。また、操作ボタン８１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部８１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図３６（Ｃ）はノート型パーソナルコンピュータであり、筐体８２１、表示部８２２、キーボード８２３、ポインティングデバイス８２４等を有する。
図３６（Ｄ）は電気冷凍冷蔵庫であり、筐体８３１、冷蔵室用扉８３２、冷凍室用扉８３３等を有する。
図３６（Ｅ）はビデオカメラであり、第１筐体８４１、第２筐体８４２、表示部８４３、操作キー８４４、レンズ８４５、接続部８４６等を有する。操作キー８４４およびレンズ８４５は第１筐体８４１に設けられており、表示部８４３は第２筐体８４２に設けられている。そして、第１筐体８４１と第２筐体８４２とは、接続部８４６により接続されており、第１筐体８４１と第２筐体８４２の間の角度は、接続部８４６により変更が可能である。表示部８４３における映像を、接続部８４６における第１筐体８４１と第２筐体８４２との間の角度に従って切り替える構成としても良い。
図３６（Ｆ）は自動車であり、車体８５１、車輪８５２、ダッシュボード８５３、ライト８５４等を有する。
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図３７を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３７（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３７（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３７（Ｃ）参照）、乗り物類（自転車等、図３７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３７（Ｅ）、図３７（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
ＢＬ＿１ 配線、ＢＬ＿２ 配線、ＢＬ１ 配線、ＢＬ２ 配線、Ｃ０ 容量素子、Ｃ１ 容量素子、Ｃ２ 容量素子、Ｃ１１ 容量素子、Ｃ２１ 容量素子、Ｃ２２ 容量素子、Ｃ２４ 容量素子、Ｃ２５ 容量素子、Ｃ２６ 容量素子、Ｃ２８ 容量素子、Ｃ４１ 容量素子、Ｃ４２ 容量素子、Ｃ４３ 容量素子、ＣＢ１ 容量素子、ＣＢ２ 容量素子、ＣＧ１ 端子、ＣＧ２ 端子、Ｅ１ 端部、Ｅ２ 端部、ＧＢＬ＿１ 配線、ＧＢＬ＿２ 配線、ＩＮ１ 端子、ＩＮ４ 端子、ＩＮＩＴ２ 信号、ＩＮＶ１ インバータ、ＩＮＶ２ インバータ、Ｍ０ トランジスタ、Ｍ０＿１ トランジスタ、Ｍ０＿２ トランジスタ、Ｍ１ トランジスタ、Ｍ２ トランジスタ、Ｍ３ トランジスタ、Ｍ４ トランジスタ、Ｍ２１ トランジスタ、Ｍ２３ トランジスタ、Ｍ２４ トランジスタ、Ｍ２５ トランジスタ、Ｍ２８ トランジスタ、Ｍ３１ トランジスタ、Ｍ３４ トランジスタ、Ｍ４２ トランジスタ、Ｎ１ ノード、Ｎ７ ノード、Ｎ８ ノード、Ｎ１１ ノード、Ｎ４１ ノード、Ｎ４２ ノード、Ｎ４３ ノード、ＮＥＴ１ ノード、ＮＥＴ２ ノード、ＯＰ１ 回路、ＯＰ２ 回路、ＯＰ３ 回路、ＯＰ４ 回路、ＯＰ５ 回路、ＯＳ１ トランジスタ、Ｐ０ 期間、Ｐ１ 期間、Ｐ２ 期間、Ｐ３ 期間、Ｐ４ 期間、Ｐ５ 期間、Ｐ６ 期間、ＳＮ１ ノード、ＳＮ２ ノード、Ｔ１ 期間、Ｔ２ 期間、Ｔ３ 期間、Ｔ４ 期間、ＷＬ＿１ 配線、ＷＬ＿２ 配線、１０ 回路、１１ 電圧保持回路、１１ａ 電圧保持回路、１１ｂ 電圧保持回路、１２ 電圧生成回路、１２＿１ 回路、１２＿２ 回路、１２ａ 電圧生成回路、１２ｂ 電圧生成回路、１２ｃ 電圧生成回路、１２ｄ 電圧生成回路、１２ｅ 電圧生成回路、１００ メモリセル、１０１ メモリセル、１０２ メモリセル、１０３ メモリセル、１０４ メモリセル、１０５ メモリセル、１１０ 記憶装置、１１１ 列選択ドライバ、１１２ 行選択ドライバ、１１３ デコーダ、１１４ 制御回路、１１５ デコーダ、１１６ ラッチ回路、１１７ Ｄ／Ａコンバータ、１１８ スイッチ回路、１１９ トランジスタ、１２０ メモリセルアレイ、１２１ 回路、１２２ コンパレータ、１２３ エンコーダ、１２４ ラッチ、１２５ バッファ、１３０ メモリセル、１３０＿１ メモリセル、１３０＿２ メモリセル、１３１ 記憶装置、１３２ セルアレイ、１３４ センスアンプ回路、１３５ 駆動回路、１３６ メインアンプ、１３７ 入出力回路、１３８ 増幅回路、１３９ スイッチ回路、１４０ プリチャージ回路、１４１ トランジスタ、１４２ トランジスタ、１４３ トランジスタ、１４４ トランジスタ、１４５ トランジスタ、１４６ トランジスタ、１４７ トランジスタ、１４８ トランジスタ、１４９ トランジスタ、１５０ メモリセル、１６０ 電源回路、１７０ 画素、１７１ 容量素子、１７２ 表示素子、１７５ 表示装置、１８０ 画素、１８１ 容量素子、１８２ トランジスタ、１８３ トランジスタ、１８４ 発光素子、１８５ 表示装置、２００ トランジスタ、２０５ 導電体、２０５ａ 導電体、２０５ｂ 導電体、２０５ｃ 導電体、２１０ 絶縁体、２１２ 絶縁体、２１４ 絶縁体、２１６ 絶縁体、２１８ 導電体、２２０ 絶縁体、２２２ 絶縁体、２２４ 絶縁体、２３０ 酸化物半導体、２３０ａ 酸化物半導体、２３０ｂ 酸化物半導体、２３０ｃ 酸化物半導体、２４０ａ 導電体、２４０ｂ 導電体、２４４ 導電体、２４４ａ 導電体、２４４ｂ 導電体、２４４ｃ 導電体、２４４ｄ 導電体、２４５ａ 配線、２４５ｂ 配線、２４５ｃ 配線、２５０ 絶縁体、２６０ 導電体、２６０ａ 導電体、２６０ｂ 導電体、２７０ 絶縁体、２８０ 絶縁体、２８２ 絶縁体、２８４ 絶縁体、３００ トランジスタ、３０１ 基板、３０２ 半導体領域、３０４ 絶縁体、３０６ 導電体、３０８ａ 低抵抗領域、３０８ｂ 低抵抗領域、３２０ 絶縁体、３２２ 絶縁体、３２４ 絶縁体、３２６ 絶縁体、３２８ 導電体、３３０ 導電体、３５０ 絶縁体、３５２ 絶縁体、３５４ 絶縁体、３５６ 導電体、３５８ 絶縁体、４００ 容量素子、４１０ 絶縁体、４１２ 導電体、４１６ 導電体、４２４ 導電体、４３０ 絶縁体、４３２ 絶縁体、４３４ 絶縁体、４５０ 絶縁体、６１１ 基板、６１２ 回路領域、６１３ 分離領域、６１４ 分離線、６１５ チップ、６５０ 電子部品、６５２ プリント基板、６５３ 半導体装置、６５４ 基板、６５５ リード、７４０ 論理ブロック、７４１ ＬＵＴ、７４２ フリップフロップ、７４３ 記憶回路、７４３ａ 記憶回路、７４３ｂ 記憶回路、７４４ 入力端子、７４５ 出力端子、７４６ 出力端子、７４７ ＡＮＤ回路、７４８ マルチプレクサ、７５０ ＰＬＤ、７５１ 配線群、７５２ スイッチ回路、７５３ 配線リソース、７５４ 端子、７５５ 配線、７５６ 配線、７５７ トランジスタ、７５８ トランジスタ、７５９ トランジスタ、７６０ トランジスタ、７６１ トランジスタ、７６２ トランジスタ、７７０ Ｉ／Ｏエレメント、７７１ ＰＬＬ、７７２ ＲＡＭ、７７３ 乗算器、８０１ 筐体、８０２ リュウズ、８０３ 表示部、８０４ ベルト、８０５ 検知部、８１１ 筐体、８１２ マイク、８１３ 外部接続ポート、８１４ 操作ボタン、８１６ 表示部、８１７ スピーカ、８２１ 筐体、８２２ 表示部、８２３ キーボード、８２４ ポインティングデバイス、８３１ 筐体、８３２ 冷蔵室用扉、８３３ 冷凍室用扉、８４１ 筐体、８４２ 筐体、８４３ 表示部、８４４ 操作キー、８４５ レンズ、８４６ 接続部、８５１ 車体、８５２ 車輪、８５３ ダッシュボード、８５４ ライト、１１８９ ＲＯＭインターフェース、１１９０ 基板、１１９１ ＡＬＵ、１１９２ ＡＬＵコントローラ、１１９３ インストラクションデコーダ、１１９４ インタラプトコントローラ、１１９５ タイミングコントローラ、１１９６ レジスタ、１１９７ レジスタコントローラ、１１９８ バスインターフェース、１１９９ ＲＯＭ

Claims (5)

  1. 第１乃至第３トランジスタと、
    第１容量素子と、
    第２容量素子と、
    抵抗素子と、を有し、
    前記第１トランジスタはチャネル形成領域に酸化物半導体を有し、
    前記第３トランジスタは第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、半導体層を間に介して、互いに重なる領域を有し、
    前記第１トランジスタのゲートは前記第１容量素子の第１電極に電気的に接続され、
    前記第１トランジスタの第１電極は前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２電極は負電位が与えられ、
    前記第２トランジスタのゲートは、前記第２容量素子の第１電極に電気的に接続され、
    前記第２トランジスタのゲートは、前記抵抗素子を介して、前記第２トランジスタの第１電極に電気的に接続され、
    前記第２トランジスタの第１電極は前記第２ゲートに電気的に接続され、
    前記第２トランジスタの第２電極は前記第１トランジスタのゲートに電気的に接続され、
    前記第１トランジスタの第１電極は第１端部を有し、
    前記第１トランジスタの第２電極は第２端部を有し、
    前記第１端部と前記第２端部は互いに向かい合う領域を有し、
    上面からみて、前記第１端部は第１円弧を有し、
    上面からみて、前記第２端部は第２円弧を有し、
    前記第２円弧の曲率半径は、前記第１円弧の曲率半径よりも大きいことを特徴とする半導体装置。
  2. 第１乃至第３トランジスタと、
    第１容量素子と、
    第２容量素子と、
    抵抗素子と、を有し、
    前記第１トランジスタはチャネル形成領域に酸化物半導体を有し、
    前記第３トランジスタは第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、半導体層を間に介して、互いに重なる領域を有し、
    前記第１トランジスタのゲートは前記第１容量素子の第１電極に電気的に接続され、
    前記第１トランジスタの第１電極は前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２電極は負電位が与えられ、
    前記第２トランジスタのゲートは、前記第２容量素子の第１電極に電気的に接続され、
    前記第２トランジスタのゲートは、前記抵抗素子を介して、前記第２トランジスタの第１電極に電気的に接続され、
    前記第２トランジスタの第１電極は前記第２ゲートに電気的に接続され、
    前記第２トランジスタの第２電極は前記第１トランジスタのゲートに電気的に接続され、
    前記第１トランジスタの第１電極は第１端部を有し、
    前記第１トランジスタの第２電極は第２端部を有し、
    前記第１端部と前記第２端部は互いに向かい合う領域を有し、
    上面からみて、前記第１端部は第１円弧を有し、
    上面からみて、前記第２端部は第２円弧を有し、
    前記第１円弧の曲率半径は、前記第２円弧の曲率半径よりも大きいことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１トランジスタは第３ゲートを有し、
    前記第３ゲートと前記第１トランジスタのゲートは、前記酸化物半導体を間に介して、互いに重なる領域を有し、
    前記第３ゲートは、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物を含むことを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項に記載の半導体装置を複数有し、
    分離領域を有する半導体ウエハ。
  5. 請求項１乃至請求項３のいずれか一項に記載の半導体装置と、
    表示装置、マイクロフォン、スピーカ、操作キー、または、筐体を有する電子機器。
JP2017003026A 2016-01-15 2017-01-12 半導体装置及び電子機器 Expired - Fee Related JP6827328B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016005991 2016-01-15
JP2016005991 2016-01-15

Publications (3)

Publication Number Publication Date
JP2017130655A JP2017130655A (ja) 2017-07-27
JP2017130655A5 JP2017130655A5 (ja) 2020-02-06
JP6827328B2 true JP6827328B2 (ja) 2021-02-10

Family

ID=59314229

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017003026A Expired - Fee Related JP6827328B2 (ja) 2016-01-15 2017-01-12 半導体装置及び電子機器

Country Status (2)

Country Link
US (1) US10580798B2 (ja)
JP (1) JP6827328B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
US10192871B2 (en) 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10685983B2 (en) 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
JP6878173B2 (ja) 2017-06-26 2021-05-26 株式会社ジャパンディスプレイ 半導体装置
JP7241068B2 (ja) 2018-05-02 2023-03-16 株式会社半導体エネルギー研究所 半導体装置
US11296023B2 (en) 2019-04-10 2022-04-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US11476363B2 (en) 2019-04-10 2022-10-18 United Microelectronics Corp. Semiconductor device and method of fabricating the same
CN111816710A (zh) * 2019-04-10 2020-10-23 联华电子股份有限公司 半导体装置
JP7330357B2 (ja) 2019-10-12 2023-08-21 長江存儲科技有限責任公司 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2655910B2 (ja) * 1989-03-24 1997-09-24 株式会社日立製作所 半導体装置の製造方法およびそれに用いる半導体ウエハ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101928897B1 (ko) 2010-08-27 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
JP6147992B2 (ja) * 2011-11-30 2017-06-14 株式会社半導体エネルギー研究所 半導体装置
EP2786404A4 (en) * 2011-12-02 2015-07-15 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US9362417B2 (en) 2012-02-03 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102101167B1 (ko) 2012-02-03 2020-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6110693B2 (ja) 2012-03-14 2017-04-05 株式会社半導体エネルギー研究所 半導体装置
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101373964B1 (ko) * 2012-08-10 2014-03-13 경희대학교 산학협력단 디스플레이 소자 구동회로, 상기 디스플레이 소자 구동회로에 포함되는 박막 트랜지스터 및 이의 제조 방법
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
TWI663820B (zh) 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
US9722090B2 (en) 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
KR102613318B1 (ko) 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Also Published As

Publication number Publication date
US20170207244A1 (en) 2017-07-20
US10580798B2 (en) 2020-03-03
JP2017130655A (ja) 2017-07-27

Similar Documents

Publication Publication Date Title
JP6869021B2 (ja) 半導体装置
JP7032510B2 (ja) 半導体装置
JP6827328B2 (ja) 半導体装置及び電子機器
US10559612B2 (en) Signal processing circuit and semiconductor device including the signal processing circuit
JP6962755B2 (ja) 半導体装置
JP2022033961A (ja) 記憶装置及び電子機器
US9721953B2 (en) Semiconductor device
JP2017139460A (ja) マイクロコントローラシステム
JP6806847B2 (ja) 半導体装置
JP2020102227A (ja) 半導体装置、センサ装置及び電子機器
JP6552336B2 (ja) 半導体装置
US10032492B2 (en) Semiconductor device, driver IC, computer and electronic device
JP2022008859A (ja) 半導体装置
KR20150105227A (ko) 반도체 장치 및 그 구동 방법 및 전자 기기
US20200135265A1 (en) Method for Operating the Semiconductor Device
KR20160144361A (ko) 유지 회로, 유지 회로의 구동 방법, 및 유지 회로를 포함하는 반도체 장치
JPWO2018220471A1 (ja) 記憶装置及びその動作方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210119

R150 Certificate of patent or registration of utility model

Ref document number: 6827328

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees