CN111816710A - 半导体装置 - Google Patents

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温晋炀
王黎
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Abstract

本发明公开一种半导体装置，其包括埋设介电层、第一栅极结构、第二栅极结构、第一源/漏极区、第二源/漏极区、第一接触结构和第二接触结构。其中，第一栅极结构和第二栅极结构分别设置于埋设介电层的前侧和背侧，第一源/漏极区和第二源/漏极区会被设置于第一栅极结构和第二栅极结构之间，第一接触结构会被设置于埋设介电层的前侧且电耦合至第一源/漏极区，第二接触结构设置于埋设介电层的背侧且电耦合至第二源/漏极区。

Description

半导体装置
技术领域
本发明涉及一种使用于射频开关中的半导体装置，特别是涉及一种采用硅覆绝缘基底的半导体装置。
背景技术
在集成电路制作工艺方面，硅覆绝缘基底越来越受到重视，特别是在射频电路的应用方面，射频硅覆绝缘基底(RF-SOI)的应用越来越广泛，已经有逐步取代传统的外延硅的趋势。
目前，硅覆绝缘基底搭配射频技术主要应用于智能型手机、Wi-Fi等无线通讯领域，3G/4G手机用的射频器件，目前大部分已经从传统的化合物半导体升级到射频硅覆绝缘基底技术。硅覆绝缘基底是指在硅基底上形成绝缘体的意思，原理就是在硅基底内，加入绝缘体物质，以进行阻抗值的调整，达到射频元件特性的提升。
随着通讯技术步入5G的世代，相应射频元件的截止电容(Coff)和源/漏极寄生电容(Cds)也需要进一步降低，以符合高频的需求。
发明内容
有鉴于此，本发明提供一种具有双栅极结构的半导体装置，以解决上述问题。
根据本发明一实施例，提供一种半导体装置，包括埋设介电层、第一栅极结构、第二栅极结构、第一源/漏极区、第二源/漏极区、第一接触结构和第二接触结构。其中，第一栅极结构和第二栅极结构分别设置于埋设介电层的前侧和背侧，第一源/漏极区和第二源/漏极区会被设置于第一栅极结构和第二栅极结构之间，第一接触结构会被设置于埋设介电层的前侧且电耦合至第一源/漏极区，第二接触结构设置于埋设介电层的背侧且电耦合至第二源/漏极区。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1是本发明第一实施例半导体装置在特定制作工艺阶段的剖面示意图；
图2是本发明第一实施例半导体装置被键合至另一载板上且半导体基底被移除后的剖面示意图；
图3是本发明第一实施例半导体装置在形成背栅极结构后的剖面示意图；
图4是本发明第一实施例半导体装置在形成接触结构后的剖面示意图；
图5是本发明第一实施例半导体装置在形成导电垫后的剖面示意图；
图6是本发明第二实施例的半导体装置的剖面示意图；
图7是本发明第三实施例的半导体装置的剖面示意图；
图8是本发明第四实施例的半导体装置的剖面示意图。
主要元件符号说明
10 半导体基底
12 埋设介电层
12-1 前侧
12_2 背侧
14、14_1、14_2 晶体管元件
141-1 第一源/漏区
141-2 第二源/漏区
142 栅极结构
143、143_1、143_2 载流子通道区
16 绝缘结构
18、18_1、18_2…18_4 层间介电层
20_1、20_2 接触结构
20’_2 接触结构
22_1、22_2…22_6 导电内连线
22’_1、22’_2…22’_5 导电内连线
24_1、24_2、24_3、24_4 导电插塞
24’_1、24’_2…24’_4 导电插塞
30 载板
32 中介层
34 接触结构
36、36_1、36_2 栅极结构
36_3 导电层
40 层间介电层
42_1、42_2 接触结构
42_3 穿孔插塞
44_1、44_2、44_4 导电内连线
44_3 导电垫
46 介电层
48 开孔
50_1、50_2、50_3 穿孔插塞
52_1、52_4、52_8 导电内连线
54_1、54_2…54_10 导电插塞
60 导电内连线
62 穿孔插塞
100 半导体装置
Cds 寄生电容
T1 厚度
具体实施方式
通过参考下文中的详细说明并同时结合附图，本技术领域的技术人员可理解本发明的内容。需注意的是，考虑到附图的简洁性，并为了使本技术领域的技术人员能容易了解，附图中的特定元件并非依照实际比例绘制。此外，附图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。
本发明说明书与后附的权利要求中会使用某些词汇来指称特定元件。本领域的技术人员应理解，半导体元件制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在权利要求书与下文说明书中，「包含」、「包括」及「具有」等词为开放式用语，因此其应被解释为「含有但不限定为…」的意思。
说明书与权利要求中所使用的序数例如「第一」、「第二」等的用词，以修饰请求项的元件，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在说明书及与权利要求中当中所提及的「耦接」、「耦合」一词包含任何直接及间接的电气连接手段。举例而言，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
图1至图5是本发明实施例第一实施例的半导体装置的制作方法示意图。图1是本发明第一实施例的半导体装置在特定制作工艺阶段的剖面示意图。参照图1，在此制作工艺时点，半导体装置100会包括半导体基底10、设置于半导体基底10上的埋设介电层12、设置于埋设介电层12上的晶体管元件14、围绕住晶体管元件14的绝缘结构16、设覆盖住晶体管元件14的层间介电层18、以及设置于层间介电层18内的接触结构20_1、20_2、导电内连线22_1、22_2…22_6及导电插塞24_1、24_2…24_4。
其中，上述的晶体管元件14主要是被制作于绝缘层上覆硅(silicon-on-insulator)基底上，使得晶体管元件14可以被设置于埋设绝缘层12的前侧12-1。举例而言，在制作晶体管元件14之前，半导体基底10上会依序堆叠有埋设绝缘层12以及半导体层(图未示)，使得半导体基底10会位于绝缘层12的背侧12_2，而半导体层会位于绝缘层12的前侧12_1。而在制作晶体管元件14的过程中，可通过沉积、光刻、蚀刻、离子注入等制作工艺，以将部分的半导体层置换成绝缘结构16，例如浅沟槽绝缘结构(shallow trench isolation,STI)，并在半导体层中形成第一源/漏区141-1、第二源/漏区141-2和载流子通道区143。另外，载流子通道区143上会被设置有栅极结构142(或称第一栅极结构)，且栅极结构142可包括依序堆叠的栅极介电层和栅极电极。
埋设绝缘层12可以是埋设氧化层(buried oxide,BOX)，其厚度T1可介于250埃(Angstrom)至1000埃之间，且载流子通道区143的厚度可介于20至100埃之间，特别是介于50至90埃之间。通过设置埋设绝缘层12，并将载流子通道区143的厚度控制于一定范围之内，对应的晶体管元件14便可成为部分空乏的绝缘层上覆硅晶体管(partially depletedSOI transistor)或全部空乏的绝缘层上覆硅晶体管(fully depleted SOI transistor)。
为了传输电子信号，晶体管元件14的栅极结构142和第一源/漏区141-1会被分别电耦合至接触结构20_1、20_2，并进一步电耦合至导电内连线22_5、22_6。进一步而言，接触结构20_1可以依序电耦合导电内连线22_1、导电插塞24_1、导电内连线22_3、导电插塞24_3和导电内连线22_5，而接触结构20_2可以依序电耦合导电内连线22_2、导电插塞24_2、导电内连线22_4、导电插塞24_4和导电内连线22_6。另外，上述接触结构20_1、20_2可以被设置于层间介电层18_1内，导电内连线22_1、22_2和导电插塞24_1、24_2可以被设置于层间介电层18_2内，导电内连线22_3、22_4和导电插塞24_3、24_4可以被设置于层间介电层18_3内，导电内连线22_5、22_6可以被设置于层间介电层18_4内。其中，上述接触结构、导电内连线、导电插塞各自可以是单层结构或是多层结构，且其材料组成可包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)或铜(Cu)等，但不限定于此。
图2是本发明第一实施例半导体装置被键合至另一载板上且半导体基底被移除后的剖面示意图。在获得图1所示的半导体装置100之后，参照图2，后续可利用晶片键合制作工艺，以将最顶的层间介电层18_3键合至另一载板30。其中，载板30是由高电阻率的绝缘材料所构成(电阻率较佳大于109欧姆·米)，绝缘材料可以例如是玻璃、石英或氮化硅等，但不限订于此。此外，为了增加层间介电层18_3和载板30间的附着性，可以进一步在载板30的表面设置中介层32。通过提供具有高电阻率的载板30，半导体装置100的内部信号或是外部信号便不易穿透该载板30，因而可以避免信号的互相干扰。在键合制作工艺之后，可以通过适当的蚀刻制作工艺，以移除原用于支撑埋设绝缘层12的半导体基底。
仍如图2所示，对于埋设绝缘层12和半导体基底的组成分别为氧化硅以及单晶硅的情况，通过选择具有高蚀刻选择比的蚀刻制作工艺(例如：蚀刻率氧化硅：蚀刻率单晶硅＝1：100至1：300)，可以使得半导体基底被完全移除，但不移除埋设绝缘层12。换言之，在蚀刻制作工艺之后，埋设绝缘层12的厚度T1仍不会被减薄，或仅小幅减薄。
图3是本发明一实施例半导体装置在形成背栅极结构后的剖面示意图。接着，利用光刻、蚀刻制作工艺，以蚀刻部分埋设绝缘层12，致使部分的第二源/漏区141-2被暴露出于埋设绝缘层12。之后，在埋设绝缘层12上顺向性的沉积一导电层(图未示)，例如钛或氮化钛等导电层，致使导电层可以直接接触第二源/漏区141-2。后续可以施行额外的光刻、蚀刻制作工艺，以获得接触结构34和栅极结构36(或称第二栅极结构)。其中，接触结构34可以耦合至第二源/漏区141-2，两者之间可以形成欧姆接触。栅极结构36的位置会对应埋设绝缘层12另一侧的载流子通道区143而设置，栅极结构36可以作为晶体管元件14的背栅极电极。
图4是本发明一实施例半导体装置在形成接触结构后的剖面示意图。接着，可沉积层间介电层40(或称为背层间介电层)，以同时覆盖住埋设绝缘层12、接触结构34和栅极结构36。之后，可利用光刻及蚀刻制作工艺，以于层间介电层40和层间介电层18_1内形成开孔，以暴露出接触结构34、栅极结构36和导电内连线22_2。继以施行沉积和研磨制作工艺，使得开孔内填满导电材料，而形成接触结构42_1、42_2及穿孔插塞42_3。其中，接触结构42_1、42_2及穿孔插塞42_3可以分别电耦合至接触结构34、栅极结构36和导电内连线22_2。进一步而言，穿孔插塞42_3会穿透埋设绝缘层12和绝缘结构16，且可以通过导电内连线22_2，而进一步电耦合至第一源/漏区141-1。
图5是本发明一实施例半导体装置在形成导电垫后的剖面示意图。接着，可施行沉积制作工艺，以在层间介电层40的表面沉积导电材料(图未示)。之后利用光刻、蚀刻等制作工艺，以蚀刻导电材料，而于层间介电层40的表面形成导电内连线44_1、44_2和导电垫44_3。后续可以进一步沉积介电层46，以覆盖住导电内连线44_1、44_2和导电垫44_3，并利用光刻及蚀刻制作工艺，以于介电层46内形成开孔48，而暴露出部分的导电垫44_3。在后续的制作工艺中，可以在导电垫44_3上另形成导电凸块(图未示)，致使半导体装置100得以电耦合至外部装置。
根据图5所示的半导体装置，其中晶体管元件14和栅极结构36可作为射频开关元件(RF switch)的部件，由于射频开关元件通常会在高频范围运作，例如3kHz至300GHz的频率范围，其截止电容(Coff)应愈低越好。根据本发明的实施例，栅极结构142和栅极结构36可构成双栅极结构，其可分别作为载流子通道区143的前栅极(front gate)和背栅极(backgate)。通过设置双栅极结构，即便载流子通道区143的厚度介于20至100埃之间，特别是介于50至90埃之间，仍可通过背栅极的控制，而使得载流子通道区143被完全空乏，进而降低截止电容。
此外，根据本发明的实施例，接触结构42_1和接触结构20_2会分别电耦合于第一源/漏区141-1和第二源/漏区141-2，且接触结构42_1和接触结构20_2会分别位于埋设介电层12的前侧12-1和背侧12-2。相较于接触结构42_1和接触结构20_2均位于同一侧的情况，本发明实施例的接触结构42_1和接触结构20_2间的距离可有效增加，因而降低了漏极/源极间的电容(Cds)，进而避免了信号失真的程度。
图6是本发明第二实施例的半导体装置的剖面示意图。图6和图5间的半导体装置主要差异在于，图6的半导体装置除了穿孔插塞42_3会电耦合至导电垫44_3之外，另会包括多个穿孔插塞50_1、50_2、50_3、导电内连线52_1、52_4、52_8、导电插塞54_1、54_2…54_10，且该些部件同样会电耦合至导电垫44_3。通过设置穿孔插塞50_1、50_2、50_3、导电内连线52_1、52_4、52_8、导电插塞54_1、54_2…54_10，可将射频开关元件内的晶体管元件14电耦合至功率晶体管元件或高电压电源，并可降低整体的传输电阻。
图7是本发明第三实施例的半导体装置的剖面示意图，其大致是对应于图5或图6中的剖线AA’所绘示的剖面示意图。其中，在埋设介电层12的前侧12-1设置有至少两个晶体管元件14_1、14_2，且晶体管元件14_1、14_2会被绝缘结构16所环绕，晶体管元件14_1中的栅极电极依序电耦合接触结构20_1、导电内连线22’_1、导电插塞24’_1、导电内连线22’_3、导电插塞24’_3和导电内连线22’_5，而晶体管元件14_2中的栅极电极会依序电耦合接触结构20’_2、导电内连线22’_2、导电插塞24’_2、导电内连线22’_4、导电插塞24’_4和导电内连线22’_6。另外，栅极结构36_1和栅极结构36_2会分别对应于晶体管元件14_1和晶体管元件14_2而设置，致使载流子通道区143_1和载流子通道区143_2可分别受到前栅极、背栅极控制。此外，栅极结构36_1和栅极结构36_2彼此之间会通过导电层36_3而电耦合，且栅极结构36_1和栅极结构36_2会具有不同的功函数数值，以提供不同的开关电性表现。具体而言，在制作栅极结构36_1和栅极结构36_2时，可以利用离子注入的方式，以调整栅极结构36_1和栅极结构36_2的功函数。其中，上述接触结构、导电内连线、导电插塞各自可以是单层结构或是多层结构，且其材料组成可包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)或铜(Cu)等，但不限定于此。
此外，可以利用内连线，以将栅极结构36_1和栅极结构36_2电耦合至位于埋设介电层12前侧12-1的导电内连线60。具体而言，可以依序通过接触插塞42_2、导电内连线44_2和穿孔插塞62，致使栅极结构36_1和栅极结构36_2电耦合至导电内连线60。其中穿孔插塞62会穿透埋设介电层12以及绝缘结构16。通过将栅极结构36_1和栅极结构36_2电耦合至位于埋设介电层12前侧12-1的导电内连线60，可以简化位于层间介电层40表面上的导电内连线44_2的结构，以更符合制作工艺需求。
此外，图8是本发明第四实施例的半导体装置的剖面示意图，类似图7，图8大致是对应于图5或图6中的剖线AA’所绘示的剖面示意图。图8和图7的主要差异在于，图8中的栅极结构36_1和栅极结构36_2彼此间会互相分离，且仅栅极结构36_2会被电耦合至位于埋设介电层12前侧12-1的导电内连线60，而栅极结构36_则会电耦合至位于层间介电层40表面上的导电内连线44_4。
根据上述实施例，通过设置至少一背栅极结构，并且将漏极的接触结构和源极的接触结构分别设置在埋设介电层的不同侧，如此除了可有效降低截止电容(Coff)，也可降低漏极/源极间的电容(Cds)，因而降低了信号失真的程度。此外，通过提供具有不同功函数数值的背栅极结构，也可以使得射频开关具有不同的开关电性表现。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，该半导体装置包括：
埋设介电层(buried dielectric layer)；
第一栅极结构，设置于该埋设介电层的前侧；
第二栅极结构，设置于该埋设介电层的背侧；
第一源/漏极区和第二源/漏极区，设置于该第一栅极结构和该第二栅极结构之间；
第一接触结构，设置于该埋设介电层的该前侧，并且电耦合至该第一源/漏极区；以及
第二接触结构，设置于该埋设介电层的该背侧，并且电耦合至该第二源/漏极区。
2.根据权利要求1所述的半导体装置，其中该第一源/漏极区和该第二源/漏极区设置于该埋设介电层的该前侧。
3.根据权利要求1所述的半导体装置，其中该埋设介电层的厚度介于250埃(Angstrom)至1000埃之间。
4.根据权利要求1所述的半导体装置，另包括前侧内连线结构，设置于该埋设介电层的该前侧，且电耦合至该第一栅极结构。
5.根据权利要求1所述的半导体装置，另包括第一栅极接触结构，设置于该埋设介电层的该前侧，并且电耦合至该第一栅极结构。
6.根据权利要求1所述的半导体装置，另包括接触插塞，穿透该埋设介电层，并且电耦合至该第一接触结构。
7.根据权利要求1所述的半导体装置，另包括第二栅极接触结构，设置于该埋设介电层的该背侧，并且电耦合至该第二栅极结构。
8.根据权利要求1所述的半导体装置，另包括：
层间介电层，设置于该埋设介电层的该背侧，并覆盖住该第二栅极结构；以及
多个导电图案，沿着该层间介电层的表面而设置，其中该些导电图案分别电耦合至该第二栅极结构、该第一源/漏极区和该第二源/漏极区。
9.根据权利要求8所述的半导体装置，其中该些导电图案彼此间互相分离。
10.根据权利要求8所述的半导体装置，其中该第一栅极结构、该第二栅极结构、该第一源/漏极区和该第二源/漏极区属于射频开关的部件。
11.一种半导体装置，其特征在于，该半导体装置包括：
埋设介电层；
至少两个第一栅极结构，设置于该埋设介电层的前侧；
至少两个第二栅极结构，设置于该埋设介电层的背侧，其中该些第二栅极结构彼此之间互相电耦合；
栅极接触结构，设置于该埋设介电层的该背侧，并且电耦合至该些第二栅极结构；以及
接触插塞，穿透该埋设介电层，并且电耦合至该栅极接触结构。
12.根据权利要求11所述的半导体装置，另包括：
层间介电层，设置于该埋设介电层的该背侧，并覆盖住该些第二栅极结构；以及
多个导电图案，沿着该层间介电层的表面而设置，其中该些导电图案分别电耦合至该栅极接触结构和该接触插塞。
13.根据权利要求11所述的半导体装置，另包括两组内连线结构，设置于该埋设介电层的该前侧，且分别电耦合至各该第一栅极结构。
14.根据权利要求11所述的半导体装置，其中该些第二栅极结构各自包括栅极电极，且该些栅极电极的功函数数值彼此不同。
15.根据权利要求11所述的半导体装置，其中该些第一栅极结构和该些第二栅极结构属于射频开关的部件。
16.一种半导体装置，其特征在于，该半导体装置包括：
埋设介电层；
至少两个第一栅极结构，设置于该埋设介电层的前侧；
至少两个第二栅极结构，设置于该埋设介电层的背侧，其中该些第二栅极结构各自包括一栅极电极，且该些栅极电极的功函数数值彼此不同；
至少两个栅极接触结构，设置于该埋设介电层的该背侧，并且分别电耦合至各该第二栅极结构；以及
接触插塞，穿透该埋设介电层，并且电耦合至该些栅极接触结构的至少其中之一。
17.根据权利要求16所述的半导体装置，其中该些第二栅极结构彼此间互相分离。
18.根据权利要求16所述的半导体装置，另包括：
层间介电层，设置于该埋设介电层的该背侧，并覆盖住该些第二栅极结构；以及
多个导电图案，沿着该层间介电层的表面而设置，其中该些导电图案分别电耦合至各该栅极接触结构和各该接触插塞。
19.根据权利要求16所述的半导体装置，另包括两组内连线结构，设置于该埋设介电层的该前侧，且分别电耦合至各该第一栅极结构。
20.根据权利要求16所述的半导体装置，其中该些第一栅极结构和该些第二栅极结构属于射频开关的部件。
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