CN104752421B - 一种集成电路及其制造方法 - Google Patents
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Abstract
本发明提供一种集成电路及其制造方法，涉及硅半导体技术领域。本发明的集成电路，包括被沟槽绝缘体侧面绝缘的双面双栅极硅晶体管，相对于现有技术，可以降低晶体管的漏电流以及栅极与源极、漏极之间的耦合电容，提高晶体管的性能，进而提高整个集成电路的性能。本发明的集成电路制造方法，用于制造上述集成电路，制得的集成电路同样具有上述优点。
Description
技术领域
本发明涉及硅半导体技术领域，具体而言涉及一种集成电路及其制造方法。
背景技术
在硅半导体技术领域中，晶体管，特别是金属氧化物硅半导体场效应晶体管（MOSFET），是集成电路的关键组件。现有主流技术中，晶体管一般包括源极、漏极和栅极三个端子（terminal），并且，其所有的电极（源极、漏极和栅极）和电极的连接端子均位于硅半导体衬底的同一侧。
随着硅半导体技术工艺节点的不断减小，晶体管等器件的尺寸不断缩小，栅极与源极、漏极之间的距离（space）不断减小，导致整个晶体管的漏电流显著增大，同时栅极与源极、漏极之间的耦合电容不断增大，严重影响了晶体管的性能，进而影响了使用该晶体管的集成电路的性能。作为解决这一瓶颈问题的一个有效解决方案，鳍型场效应晶体管（FinFET）采用导通区两侧表面双栅极设计，可以在一定程度上解决耦合电容的问题，同时也有效地增加了导通电流，但是，该技术具有相当的加工难度，尤其是离子注入参杂要求新型的工艺技术和专用设备；同时，对于对耐压有一定要求的大尺度晶体管设计，仍然存在相当的技术困难。
因此，为解决上述问题，本发明提出一种新的使用双面双栅极硅晶体管的集成电路以及该集成电路的制造方法。
发明内容
针对现有技术的不足，本发明提出一种新的使用双面双栅极硅晶体管的集成电路以及该集成电路的制造方法，可以降低集成电路中晶体管的漏电流以及晶体管的栅极与源极、漏极之间的耦合电容，提高晶体管的性能，进而提高集成电路的性能。
本发明实施例一提供一种集成电路，包括第一硅半导体衬底、位于所述第一硅半导体衬底上的至少一个双面双栅极硅晶体管与至少一个导电互连组件、以及嵌入所述第一硅半导体衬底内的将所述双面双栅极硅晶体管的侧面绝缘的多个沟槽绝缘体；其中，
所述双面双栅极硅晶体管包括：位于所述第一硅半导体衬底的第一表面上的第一栅极介电层和位于所述第一栅极介电层之上的第一栅极，位于所述第一硅半导体衬底内的源极和漏极，位于所述第一硅半导体衬底的第二表面上的第二栅极介电层、位于所述第二栅极介电层之上的第二栅极以及位于所述第二栅极介电层和所述第二栅极两侧的第二栅极侧壁；
所述导电互连组件包括：穿过所述沟槽绝缘体与位于所述第一硅半导体衬底的第一表面上的所述第一栅极相连的含硅通孔连接柱，位于所述第一硅半导体衬底的第二表面上的连接所述源极的源极连接端子和连接所述漏极的漏极连接端子，位于所述第一硅半导体衬底的第二表面上的连接所述第二栅极的第二栅极连接端子，位于所述第一硅半导体衬底的第二表面上的通过所述含硅通孔连接柱连接所述第一栅极的第一栅极连接端子，以及位于所述第一硅半导体衬底的第二表面之上的至少与所述第一栅极连接端子、所述第二栅极连接端子、所述源极连接端子以及所述漏极连接端子其中之一相连接的多个水平互连线。
可选地，所述第一栅极和所述第二栅极的材料为多晶硅。
可选地，所述第一栅极介电层和所述第二栅极介电层的材料为氧化硅。
可选地，所述第二栅极侧壁的材料为硅化物介电质。
可选地，所述双面双栅极硅晶体管的源极和漏极由位于所述第一硅半导体衬底内的同种源漏掺杂构成。
可选地，所述双面双栅极硅晶体管还包括位于所述第二栅极的表面上的金属硅化物，其中，所述第二栅极连接端子通过该金属硅化物与所述第二栅极相连接。
可选地，所述双面双栅极硅晶体管还包括位于所述含硅通孔连接柱的表面上的金属硅化物，其中所述第一栅极连接端子通过该金属硅化物与所述含硅通孔连接柱相连接。
可选地，所述双面双栅极硅晶体管还包括位于所述源极和所述漏极的表面上的金属硅化物，其中，所述源极连接端子通过所述源极表面上的金属硅化物与所述源极相连接，所述漏极连接端子通过所述漏极表面上的金属硅化物与所述漏极相连接。
可选地，所述含硅通孔连接柱为硅锗合金。
可选地，所述沟槽绝缘体为硅化物介电质。
进一步地，所述沟槽绝缘体的硅化物介电质为氧化硅、或氮化硅、或氧化硅与氮化硅的复合。
本发明实施例二提供一种集成电路的制造方法，所述方法包括：
步骤S101：提供第一硅半导体衬底，在所述第一硅半导体衬底的第一表面上形成第一栅极介电层以及位于所述第一栅极介电层上的第一栅极；
步骤S102：在所述第一硅半导体衬底的第一表面上形成第一介电质覆盖层；
步骤S103：通过所述第一硅半导体衬底的第二表面在所述第一硅半导体衬底内形成贯穿所述第一硅半导体衬底的多个沟槽绝缘体，在所述多个沟槽绝缘体中的与所述第一栅极在垂直方向上相重合的沟槽绝缘体内形成与所述第一栅极相连的含硅通孔连接柱；
步骤S104：在所述第一硅半导体衬底的第二表面上形成第二栅极介电质层、位于所述第二栅极介电层之上的第二栅极以及位于所述第二栅极介电质层和所述第二栅极两侧的第二栅极侧壁；
步骤S105：在所述第一硅半导体衬底的第二表面下形成源极和漏极；
步骤S106：在所述第一硅半导体衬底的第二表面上形成覆盖所述第二栅极、所述第二栅极侧壁以及所述源极与所述漏极的第二介电质覆盖层，在所述第二介电质覆盖层内形成连接所述源极的源极连接端子、连接所述漏极的漏极连接端子、连接所述第二栅极的第二栅极连接端子、连接所述含硅通孔连接柱的第一栅极连接端子。
可选地，在所述步骤S102与所述步骤S103之间还包括步骤S1023：在所述第一介电质覆盖层上接合第二硅半导体衬底。
可选地，在所述步骤S1023与所述步骤S103之间还包括步骤S10233：
从所述第一硅半导体衬底的第二表面对所述第一硅半导体衬底进行减薄处理。
可选地，所述步骤S103包括：
步骤S1031：在所述第一硅半导体衬底内形成贯穿所述第一硅半导体衬底的多个沟槽绝缘体，其中至少一部分所述沟槽绝缘体与所述第一栅极在垂直方向上相重合。
步骤S1032：在与所述第一栅极在垂直方向上相重合的所述沟槽绝缘体内形成垂直互联通孔；
步骤S1033：在所述垂直互联通孔内沉积多晶硅填充层，通过平坦化处理去除位于所述第一硅半导体衬底的第二表面上的多晶硅，以形成与所述第一栅极相连的含硅通孔连接柱。
可选地，所述步骤S105包括：
步骤S1051：从所述第一硅半导体衬底的第二表面对所述第一硅半导体衬底内的源极和漏极区域进行离子注入处理；
步骤S1052：对所述第一硅半导体衬底进行退火处理。
可选地，在所述步骤S105与所述步骤S106之间还包括步骤S1056：
在位于所述第一硅半导体衬底的第一表面上的所述源极、所述漏极、所述第二栅极和所述含硅通孔连接柱的表面上形成金属硅化物。
可选地，在所述步骤S106之后还包括步骤S107：
在所述第一硅半导体衬底的第二表面上形成至少与所述第一栅极连接端子、所述第二栅极连接端子、所述源极连接端子以及所述漏极连接端子其中之一相连接的多个水平互连线。
本发明的集成电路，由于采用被沟槽绝缘体侧面绝缘的双面双栅极硅晶体管，相对于现有技术，可以降低晶体管的漏电流以及栅极与源极、漏极之间的耦合电容，提高晶体管的性能，进而提高整个集成电路的性能。本发明的集成电路制造方法，用于制造上述集成电路，制得的集成电路同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明实施例一的集成电路的一种示意性剖视图；
图2A至2H为本发明实施例二的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；
图3为本发明实施例二的一种集成电路的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本实施例提供一种集成电路，该集成电路包括双面双栅极硅晶体管，可以降低集成电路中晶体管的漏电流以及晶体管的栅极与源极、漏极之间的耦合电容，提高晶体管的性能，进而提高集成电路的性能。
本实施例的集成电路，如图1所示，包括第一硅半导体衬底100和位于第一硅半导体衬底100上的至少一个双面双栅极硅晶体管与至少一个导电互连组件。其中，导电互连组件用于连接该面双栅极硅晶体管的各个电极（端子），以实现信号的导通。
其中，如图1所示，双面双栅极硅晶体管包括：第一硅半导体衬底100，位于第一硅半导体衬底100的第一表面上的第一栅极介电层1011和第一栅极1012，位于第一硅半导体衬底100内的源极1071和漏极1072以及位于源极和漏极之间的导通区1073，还包括位于第一硅半导体衬底100的第二表面上的第二栅极介电层1061、位于该第二栅极介电层1061之上的第二栅极1062以及位于第二栅极介电层1061和第二栅极1062两侧的第二栅极侧壁1063，其中第二栅极1062与第一栅极1012隔着第一硅半导体衬底100内的导通区1073相对。
此外，该集成电路还包括嵌入第一硅半导体衬底100内的多个沟槽绝缘体104，该沟槽绝缘体104将双面双栅极硅晶体管的侧面绝缘（即，将每个双面双栅极硅晶体管与其周围的其他器件隔离）。
如图1所示，导电互连组件包括：穿过沟槽绝缘体104与第一硅半导体衬底100的第一表面上的第一栅极1012相连（通常为垂直接触）的含硅通孔连接柱105，位于第一硅半导体衬底100第二表面上的连接源极1071的源极连接端子10711和连接漏极1072的漏极连接端子10722，位于第一硅半导体衬底100的第二表面上的连接第二栅极1062的第二栅极连接端子10621，位于第一硅半导体衬底100的第二表面上的通过含硅通孔连接柱105连接第一栅极1012的第一栅极连接端子10121，以及位于第一硅半导体衬底100的第二表面上的至少与第一栅极连接端子10121、第二栅极连接端子10621、源极连接端子10711和漏极连接端子10721其中之一相连接的多个水平互连线109。其中，含硅通孔连接柱105可以是硅锗合金多晶体。
在本实施例中，所述双面双栅极硅晶体管的第一栅极1012的材料为多晶硅或其他合适的材料，第二栅极1062为多晶硅或其他合适的材料。该双面双栅极硅晶体管的第一栅极介电层1011为氧化硅或其他合适的材料，第二栅极介电层1061为氧化硅或其他合适的材料。
其中，所述双面双栅极硅晶体管的第二栅极侧壁1063的材料为硅化物介电质或其他合适的材料。
示例性地，所述双面双栅极硅晶体管的源极1071和漏极1072由位于第一硅半导体衬底100内的同种源漏掺杂构成。
可选地，所述双面双栅极硅晶体管还包括位于所述第二栅极1062的表面上的金属硅化物（图中未示出），第二栅极连接端子10621通过该金属硅化物与第二栅极1062相连接。
可选地，所述双面双栅极硅晶体管还包括位于含硅通孔连接柱105的表面上的金属硅化物（图中未示出），第一栅极连接端子10121通过该金属硅化物与所述含硅通孔连接柱105相连接。
可选地，所述双面双栅极硅晶体管还包括位于源极1071和漏极1072的表面上的金属硅化物，所述源极连接端子10711通过源极1071表面上的金属硅化物与所述源极1071相连接，所述漏极连接端子10721通过漏极1072表面上的金属硅化物与漏极1072相连接。
进一步地，本实施例的集成电路还包括接合于第一硅半导体衬底100的第一表面的承载衬底（也称第二硅半导体衬底）200，如图1所示。其中，第一硅半导体衬底100的第一表面形成有键合层201。此外，所述集成电路还可以包括位于第一硅半导体衬底100的第一表面的覆盖第一栅极介电层1011和第一栅极1012的第一介电质覆盖层103以及位于所述第一硅半导体衬底100的第二表面上的第二介电质覆盖层108，第二介电质覆盖层108覆盖第二栅极1062和第二栅极侧壁1063以及源极1071和漏极1072的表面。其中，源极连接端子10711、漏极连接端子10722、第二栅极连接端子10621以及第一栅极连接端子10121位于第二介电质覆盖层108内，水平互连线109位于第二介电质覆盖层108上。并且，该集成电路还可以具有覆盖水平互连线109的介电层110。
本实施例的集成电路，由于采用被沟槽绝缘体104侧面绝缘的双面双栅极硅晶体管，相对于现有技术，可以降低晶体管的漏电流以及栅极与源极、漏极之间的耦合电容，提高晶体管的性能，进而提高整个集成电路的性能。
实施例二
本发明实施例提供一种集成电路的制造方法，用于制造实施例一所述的集成电路。
下面，参照图2A-图2H以及图3来描述本发明实施例提出的集成电路的制造方法一个示例性方法的详细步骤。其中，图2A至2H为本发明实施例的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种集成电路的制造方法的一种示意性流程图。
示例性地，本实施例的集成电路的制造方法，包括如下步骤：
步骤A1：提供第一硅半导体衬底100，在所述第一硅半导体衬底100的第一表面形成第一栅极介电层1011以及位于第一栅极介电层1011上的第一栅极1012，如图2A所示。
在图2A中，第一栅极1012中的虚线代表第一栅极1012在虚线两侧的部分在该剖视图之外的其他区域是相连的。
可选地，在第一硅半导体衬底100内具有减薄停止层1001，如图2A所示。
步骤A2：在第一硅半导体衬底100的第一表面上形成第一介电质覆盖层103，其中，所述第一介电质覆盖层103覆盖第一栅极介电层1011和第一栅极1012；在第一介电质覆盖层103上接合第二硅半导体衬底200，如图2B所示。其中，第二硅半导体衬底200主要作为承载衬底，也可在一定程度上保护第一介电质覆盖层103以及其下方的组件。
示例性地，形成第一介电质覆盖层103的方法为：在第一硅半导体衬底100的第一表面上沉积介电材料层并进行平坦化处理。
示例性地，在第一介电质覆盖层上103上接合承载衬底200的方法为：提供承载衬底200，在所述承载衬底200的第一表面形成键合层201；将位于所述第一硅半导体衬底100第一表面上的第一介电质覆盖层103与位于承载衬底200上的键合层201接合。
步骤A3：从与所述第一表面相对的第二表面对第一硅半导体衬底100进行减薄处理，如图2C所示。
其中，减薄处理以第二硅半导体衬底为依托，并且，减薄处理可以包括对第一硅半导体衬底100的第二表面进行平坦化处理的步骤。
示例性地，当存在减薄停止层1001时，该减薄处理停止于减薄停止层1001的上方或恰好去除该减薄停止层。
在图2C中，第一硅半导体衬底100上方的虚线框用于示意第一硅半导体衬底被去除的部分。
在本实施例中，如果选用的第一硅半导体衬底100的厚度满足工艺要求，可以省略减薄处理的步骤（即，步骤A3）。
步骤A4：通过所述第一硅半导体衬底100的第二表面在第一硅半导体衬底100内形成贯穿第一硅半导体衬底100的多个沟槽绝缘体104，其中至少一部分沟槽绝缘体104与第一栅极1012在垂直方向上相重合；在所述与第一栅极1012在垂直方向上相重合的沟槽绝缘体104内形成与第一栅极1012相连的含硅通孔连接柱105，如图2D所示。
示例性地，步骤A4可以通过如下步骤来完成：
步骤A401：在第一硅半导体衬底100内形成贯穿第一硅半导体衬底100的多个沟槽绝缘体104，其中至少一部分沟槽绝缘体104与第一栅极1012在垂直方向上相重合。
步骤A402：在所述与第一栅极1012在垂直方向上相重合的沟槽绝缘体104内形成垂直互联通孔；
步骤A403：在所述垂直互联通孔内沉积多晶硅填充层，通过平坦化处理去除位于第一硅半导体衬底100第二表面上的多晶硅，以形成与第一栅极1012相连的含硅通孔连接柱105。
其中，含硅通孔连接柱105通常为垂直的。
步骤A5：在所述第一硅半导体衬底100的第二表面上形成第二栅极介电质层1061，如图2E所示；在位于所述第一硅半导体衬底100第二表面上的第二栅极介电层1061上形成第二栅极1062，如图2F所示；在所述第一硅半导体衬底100的第二表面上形成位于第二栅极介电质层1061和第二栅极1062两侧的第二栅极侧壁1063，如图2G所示。
其中，第二栅极1062通常与第一栅极1012隔着第一硅半导体衬底100（以及第一栅极介电层和第二栅极介电层）在垂直方向上相对，如图2G所示。
在本实施例中，如图2G所示，第二栅极介电质层1061、第二栅极1062和第二栅极侧壁1063位于相邻的两个沟槽绝缘体104之间，以保证最终形成的晶体管（双面双栅极硅晶体管）被沟槽绝缘体104侧面绝缘（隔离）。其中，本实施例中的侧面绝缘，是指采用不同于第一硅半导体衬底的绝缘材料将晶体管在侧面与其他器件隔离。
步骤A6：在所述第一硅半导体衬底100的所述第二表面下形成源极1071和漏极1072。源极1071和漏极1072之间即为导通区1073。
示例性地，步骤A6包括如下步骤：
步骤A601：从所述第一硅半导体衬底100的所述第二表面对所述第一硅半导体衬底100内的源极和漏极区域进行离子注入处理；
步骤A602：对所述第一硅半导体衬底进行退火处理。
可选地，在形成源极1071和漏极1072之后，还可以包括在位于所述第一硅半导体衬底100的第一表面上的源极1071、漏极1072、第二栅极1062、和含硅通孔连接柱105的表面上形成金属硅化物（图中未示出）的步骤。
步骤A7：在所述第一硅半导体衬底100的所述第二表面上形成覆盖第二栅极1062、第二栅极侧壁1063以及源极1071和漏极1072的第二介电质覆盖层108。
在所述第二介电质覆盖层108内刻蚀形成多个垂直互连孔，在垂直互连孔内填充导电材料并通过平坦化处理（例如CMP）去除多余的导电材料，以在第一硅半导体衬底100的第二表面上形成连接源极1071的源极连接端子10711、连接漏极1072的漏极连接端子10721、连接第二栅极1062的第二栅极连接端子10621、连接含硅通孔连接柱105的第一栅极连接端子10121（通过含硅通孔连接柱105与第一栅极1012相连）。
在第一硅半导体衬底100的第二表面上（具体而言，在第二介电质覆盖层108上）形成至少与第一栅极连接端子10121、第二栅极连接端子10621、源极连接端子10711和漏极连接端子10721其中之一接触连接的水平互连线109。
此外，在形成水平互连线109后，还可以在第一硅半导体衬底100的第二表面上形成覆盖水平互连线109的介电层110。
经过步骤A6至A7，形成的图形如图2H所示。
至此，完成了本实施例的集成电路的制造方法的一种示例性方法的相关步骤的介绍。后续还可以包括其他步骤，例如：形成焊盘的步骤、进行划片、封装的步骤等，这些步骤均可以根据现有技术来实现，此处不再赘述。
本实施例的集成电路的制造方法，可以制备包括被沟槽绝缘体104侧面绝缘的双面双栅极硅晶体管的集成电路，相对于现有技术，该集成电路可以降低晶体管的漏电流以及栅极与源极、漏极之间的耦合电容，提高晶体管的性能，进而提高整个集成电路的性能。
图3示出了本发明实施例提出的一种集成电路的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供第一硅半导体衬底，在所述第一硅半导体衬底的第一表面上形成第一栅极介电层以及位于所述第一栅极介电层上的第一栅极；
步骤S102：在所述第一硅半导体衬底的第一表面上形成第一介电质覆盖层；
步骤S103：通过所述第一硅半导体衬底的第二表面在所述第一硅半导体衬底内形成贯穿所述第一硅半导体衬底的多个沟槽绝缘体，在所述多个沟槽绝缘体中的与所述第一栅极在垂直方向上相重合的沟槽绝缘体内形成与所述第一栅极相连的含硅通孔连接柱；
步骤S104：在所述第一硅半导体衬底的第二表面上形成第二栅极介电质层、位于所述第二栅极介电层之上的第二栅极以及位于所述第二栅极介电质层和所述第二栅极两侧的第二栅极侧壁；
步骤S105：在所述第一硅半导体衬底的第二表面下形成源极和漏极；
步骤S106：在所述第一硅半导体衬底的第二表面上形成覆盖所述第二栅极、所述第二栅极侧壁以及所述源极与所述漏极的第二介电质覆盖层，在所述第二介电质覆盖层内形成连接所述源极的源极连接端子、连接所述漏极的漏极连接端子、连接所述第二栅极的第二栅极连接端子、连接所述含硅通孔连接柱的第一栅极连接端子。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (18)
1.一种集成电路，其特征在于，包括第一硅半导体衬底、位于所述第一硅半导体衬底上的至少一个双面双栅极硅晶体管与至少一个导电互连组件、以及嵌入所述第一硅半导体衬底内的将所述双面双栅极硅晶体管的侧面绝缘的多个沟槽绝缘体；其中，
所述双面双栅极硅晶体管包括：位于所述第一硅半导体衬底的第一表面上的第一栅极介电层和位于所述第一栅极介电层之上的第一栅极，位于所述第一硅半导体衬底内的源极和漏极，位于所述第一硅半导体衬底的第二表面上的第二栅极介电层、位于所述第二栅极介电层之上的第二栅极以及位于所述第二栅极介电层和所述第二栅极两侧的第二栅极侧壁；
所述导电互连组件包括：穿过所述沟槽绝缘体与位于所述第一硅半导体衬底的第一表面上的所述第一栅极相连的含硅通孔连接柱，位于所述第一硅半导体衬底的第二表面上的连接所述源极的源极连接端子和连接所述漏极的漏极连接端子，位于所述第一硅半导体衬底的第二表面上的连接所述第二栅极的第二栅极连接端子，位于所述第一硅半导体衬底的第二表面上的通过所述含硅通孔连接柱连接所述第一栅极的第一栅极连接端子，以及位于所述第一硅半导体衬底的第二表面之上的至少与所述第一栅极连接端子、所述第二栅极连接端子、所述源极连接端子以及所述漏极连接端子其中之一相连接的多个水平互连线。
2.如权利要求1所述的集成电路，其特征在于，所述第一栅极和所述第二栅极的材料为多晶硅。
3.如权利要求1所述的集成电路，其特征在于，所述第一栅极介电层和所述第二栅极介电层的材料为氧化硅。
4.如权利要求1所述的集成电路，其特征在于，所述第二栅极侧壁的材料为硅化物介电质。
5.如权利要求1所述的集成电路，其特征在于，所述双面双栅极硅晶体管的所述源极和所述漏极由位于所述第一硅半导体衬底内的同种源漏掺杂构成。
6.如权利要求1所述的集成电路，其特征在于，所述双面双栅极硅晶体管还包括位于所述第二栅极的表面上的金属硅化物，其中，所述第二栅极连接端子通过该金属硅化物与所述第二栅极相连接。
7.如权利要求1所述的集成电路，其特征在于，所述双面双栅极硅晶体管还包括位于所述含硅通孔连接柱的表面上的金属硅化物，其中所述第一栅极连接端子通过该金属硅化物与所述含硅通孔连接柱相连接。
8.如权利要求1所述的集成电路，其特征在于，所述双面双栅极硅晶体管还包括位于所述源极和所述漏极的表面上的金属硅化物，其中，所述源极连接端子通过所述源极表面上的金属硅化物与所述源极相连接，所述漏极连接端子通过所述漏极表面上的金属硅化物与所述漏极相连接。
9.如权利要求1所述的集成电路，其特征在于，所述含硅通孔连接柱为硅锗合金。
10.如权利要求1所述的集成电路，其特征在于，所述沟槽绝缘体为硅化物介电质。
11.如权利要求10所述的集成电路，其特征在于，所述沟槽绝缘体的硅化物介电质为氧化硅、或氮化硅、或氧化硅与氮化硅的复合。
12.一种集成电路的制造方法，其特征在于，所述方法包括：
步骤S101：提供第一硅半导体衬底，在所述第一硅半导体衬底的第一表面形成第一栅极介电层以及位于所述第一栅极介电层上的第一栅极；
步骤S102：在所述第一硅半导体衬底的第一表面上形成第一介电质覆盖层；
步骤S103：通过所述第一硅半导体衬底的第二表面在所述第一硅半导体衬底内形成贯穿所述第一硅半导体衬底的多个沟槽绝缘体，在所述多个沟槽绝缘体中的与所述第一栅极在垂直方向上相重合的沟槽绝缘体内形成与所述第一栅极相连的含硅通孔连接柱；
步骤S104：在所述第一硅半导体衬底的第二表面上形成第二栅极介电质层、位于所述第二栅极介电层之上的第二栅极以及位于所述第二栅极介电质层和所述第二栅极两侧的第二栅极侧壁；
步骤S105：在所述第一硅半导体衬底的第二表面下形成源极和漏极；
步骤S106：在所述第一硅半导体衬底的第二表面上形成覆盖所述第二栅极、所述第二栅极侧壁以及所述源极与所述漏极的第二介电质覆盖层，在所述第二介电质覆盖层内形成连接所述源极的源极连接端子、连接所述漏极的漏极连接端子、连接所述第二栅极的第二栅极连接端子、连接所述含硅通孔连接柱的第一栅极连接端子。
13.如权利要求12所述集成电路的制造方法，其特征在于，在所述步骤S102与所述步骤S103之间还包括步骤S1023：在所述第一介电质覆盖层上接合第二硅半导体衬底。
14.如权利要求13所述集成电路的制造方法，其特征在于，在所述步骤S1023与所述步骤S103之间还包括步骤S10233：
从所述第一硅半导体衬底的第二表面对所述第一硅半导体衬底进行减薄处理。
15.如权利要求12所述集成电路的制造方法，其特征在于，所述步骤S103包括：
步骤S1031：在所述第一硅半导体衬底内形成贯穿所述第一硅半导体衬底的多个沟槽绝缘体，其中至少一部分所述沟槽绝缘体与所述第一栅极在垂直方向上相重合；
步骤S1032：在与所述第一栅极在垂直方向上相重合的所述沟槽绝缘体内形成垂直互联通孔；
步骤S1033：在所述垂直互联通孔内沉积多晶硅填充层，通过平坦化处理去除位于所述第一硅半导体衬底的第二表面上的多晶硅，以形成与所述第一栅极相连的含硅通孔连接柱。
16.如权利要求12所述集成电路的制造方法，其特征在于，所述步骤S105包括：
步骤S1051：从所述第一硅半导体衬底的第二表面对所述第一硅半导体衬底内的源极和漏极区域进行离子注入处理；
步骤S1052：对所述第一硅半导体衬底进行退火处理。
17.如权利要求12所述集成电路的制造方法，其特征在于，在所述步骤S105与所述步骤S106之间还包括步骤S1056：
在位于所述第一硅半导体衬底的第一表面上的所述源极、所述漏极、所述第二栅极和所述含硅通孔连接柱的表面上形成金属硅化物。
18.如权利要求12所述集成电路的制造方法，其特征在于，在所述步骤S106之后还包括步骤S107：
在所述第一硅半导体衬底的第二表面上形成至少与所述第一栅极连接端子、所述第二栅极连接端子、所述源极连接端子以及所述漏极连接端子其中之一相连接的多个水平互连线。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4170720A1 (en) * | 2019-04-10 | 2023-04-26 | United Microelectronics Corp. | Semiconductor device |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10157777B2 (en) * | 2016-05-12 | 2018-12-18 | Globalfoundries Inc. | Air gap over transistor gate and related method |
| US20180167095A1 (en) * | 2016-12-14 | 2018-06-14 | GM Global Technology Operations LLC | Compact 3d receiver architecture using silicon germanium thru silicon via technology |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US572891A (en) * | 1896-12-08 | hadfield | ||
| CN1625808A (zh) * | 2001-11-05 | 2005-06-08 | 小柳光正 | 使用低介电常数材料膜的半导体器件及其制造方法 |
| CN101068029A (zh) * | 2007-06-05 | 2007-11-07 | 北京大学 | 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法 |
-
2013
- 2013-12-27 CN CN201310743201.6A patent/CN104752421B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US572891A (en) * | 1896-12-08 | hadfield | ||
| CN1625808A (zh) * | 2001-11-05 | 2005-06-08 | 小柳光正 | 使用低介电常数材料膜的半导体器件及其制造方法 |
| CN101068029A (zh) * | 2007-06-05 | 2007-11-07 | 北京大学 | 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4170720A1 (en) * | 2019-04-10 | 2023-04-26 | United Microelectronics Corp. | Semiconductor device |
| US11881529B2 (en) | 2019-04-10 | 2024-01-23 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
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