CN109979993B - 高压mos器件及其制作方法、电子装置 - Google Patents
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Abstract
本发明提供一种高压MOS器件及其制作方法、电子装置，该高压MOS器件包括：半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的所述半导体衬底中形成有源极和漏极，所述栅极结构包括位于所述半导体衬底上的栅极介质层，位于所述栅极介质层之上的浮栅、位于所述浮栅侧壁和上方的栅间隔离层，以及覆盖所述浮栅和所述漏极之间的半导体衬底且至少部分覆盖所述浮栅的控制栅，在所述浮栅和所述漏极之间的半导体衬底中形成有漏端漂移区。该高压MOS器件可以实现10V以上的耐压。该高压MOS器件的制作方法和电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种与eflash工艺制程兼容的高压MOS器件及其制作方法、电子装置。
背景技术
嵌入式闪存器件一般包括闪存器件区和逻辑器件区，在目前的1.5T eFlash(嵌入式闪存)工艺制程中，逻辑器件区通常使用图1所示的传统MOS器件结构，包括栅极，位于栅极两侧衬底中的LDD(Lightly Doped Drain，轻掺杂漏)和重掺杂源漏区，以及位于栅极两侧衬底之上的侧墙。由于LDD的注入能量不能太大(否则会穿透栅，造成源栅短路)，图1所示的传统MOS器件的耐压区域仅是栅极侧墙下的LDD部分，这个区域太小，无法承载高的电压，这种结构的MOS器件的漏端耐压最多能达到5V左右，无法实现高于10V的器件，限制了一些相对需要高压的产品的应用。如果需要集成一个10V以上的高压器件，就不得不增加一些额外的制程来实现，使得制程变得非常复杂。
因此有必要提出一种高压MOS器件及其制作方法、电子装置，以至少部分解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的至少一个问题，本发明一方面提供一种高压MOS器件，包括：半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的所述半导体衬底中形成有源极和漏极，所述栅极结构包括位于所述半导体衬底上的栅极介质层，位于所述栅极介质层之上的浮栅、位于所述浮栅侧壁和上方的栅间隔离层，以及覆盖所述浮栅和所述漏极之间的半导体衬底且至少部分覆盖所述浮栅的控制栅，在所述浮栅和所述漏极之间的半导体衬底中形成有漏端漂移区。
在本发明一个实施例中，在所述浮栅和所述源极之间的半导体衬底中形成有源端LDD区或源端DDD区。
在本发明一个实施例中，所述栅间隔离层位于所述浮栅上方的部分的截面呈椭圆状。
在本发明一个实施例中，所述控制栅覆盖所述源极和所述浮栅之间的半导体衬底，并完全覆盖所述浮栅，在所述浮栅和所述源极之间的半导体衬底中形成有源端漂移区。
在本发明一个实施例中，所述高压MOS器件为NMOS器件。
根据本发明的高压MOS器件，采用浮栅和控制栅构成的栅极结构，利用浮栅做器件的栅极，利用控制栅在浮栅和漏极之间形成漂移区并实现场板效应，从而提高了器件的耐压，并且利用目前的嵌入式闪存的工艺制程即可实现，无需增加额外的工艺层次和步骤。
本发明另一方面提供一种高压MOS器件的制作方法，包括：
提供半导体衬底，在所述半导体衬底上形成栅极介质层、位于所述栅极介质层之上的浮栅以及位于所述浮栅之上的栅间隔离层；
执行离子注入，以在所述浮栅两侧的半导体衬底中形成第一掺杂区；
形成覆盖所述栅间隔离层的控制栅材料层；
刻蚀所述控制栅材料层以形成控制栅，所述控制栅至少部分覆盖所述浮栅且至少覆盖所述浮栅一侧的所述半导体；
在所述浮栅和控制栅两侧的半导体衬底中形成源极和漏极，
其中，所述浮栅和所述漏极之间的所述第一掺杂区用作漏端漂移区。
在本发明一个实施例中，形成所述浮栅和所述栅间隔离层的步骤包括：
在所述栅极介质层上形成浮栅材料层和掩膜层，所述掩膜层具有暴露拟形成浮栅的区域的开口；
以所述掩膜层为掩膜通过热氧化法在所述浮栅材料层上形成第一隔离层；
去除所述掩膜层；
以所述第一隔离层为掩膜刻蚀所述浮栅材料层，以形成所述浮栅；
形成覆盖所述第一隔离层和所述浮栅侧壁的第二隔离层，
其中，所述第一隔离层和所述第二隔离层共同构成所述栅间隔离层。
在本发明一个实施例中，在所述浮栅和所述源极之间的所述第一掺杂区用作源端LDD区或源端DDD区。
在本发明一个实施例中，所述控制栅覆盖所述源极和所述浮栅之间的半导体衬底，并完全覆盖所述浮栅，在所述浮栅和所述源极之间的所述第一掺杂区用作源端漂移区。
根据本发明的高压MOS器件的制作方法，通过形成浮栅和控制栅构成的栅极结构，以利用浮栅做器件的栅极，利用控制栅在浮栅和漏极之间形成漂移区并实现场板效应，从而提高了器件的耐压，并且利用目前的嵌入式闪存的工艺制程即可实现，无需增加额外的工艺层次和步骤。
本发明又一方面提供一种电子装置，包括如上所述的高压MOS器件以及与所述高压MOS器件相连的电子组件。
根据本发明的电子装置，由于所包含的高压MOS器件利用目前的嵌入式闪存的工艺制程即可实现，无需增加额外的工艺层次和步骤，成本较低，因此该电子装置具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出一种常规MOS器件的结构示意图；
图2A示出根据本发明实施例的高压MOS器件的结构示意图；
图2B示出图2A所示的高压MOS器件的示意性版图；
图3示出根据本发明一实施方式的高压MOS器件的制作方法的步骤流程图；
图4A～图4H示出了根据本发明一实施方式的高压MOS器件的制作方法依次实施各步骤所获得器件的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本实施例提出一种与eflash工艺制程兼容的高压NMOS器件，如图2A所示，该高压NMOS器件包括：半导体衬底200，在所述半导体衬底200上形成有栅极结构，在所述栅极结构两侧的半导体衬底200中形成有源极201和漏极202，所述栅极结构包括位于所述半导体衬底200上的栅极介质层203，位于所述栅极介质层203之上的浮栅204、位于所述浮栅204侧壁和上方的栅间隔离层205，以及覆盖所述浮栅204和所述漏极202之间的半导体衬底且至少部分覆盖所述浮栅204的控制栅206，在所述栅极结构的侧壁上形成有栅极侧墙207，在所述浮栅204和所述漏极202之间的半导体衬底中形成有漏端漂移区208，在所述浮栅204和所述源极201之间的半导体衬底中形成有源端LDD区209，在所述源极201上形成有源极接触孔210，在所述漏极202上形成有漏极接触孔211。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底中可以形成有隔离结构，例如STI(浅沟槽隔离)、局部场氧等，以及在半导体衬底的中的有源区中形成阱区，例如P阱。在本实施例中，半导体衬底的构成材料选用单晶硅。
源极201和漏极202通过掺杂形成，示例性，在本实施例中，源极201和漏极202为N型掺杂，掺杂剂量例如为1015atom/cm2。示例性地，掺杂元素例如为磷。
栅极介质层203例如为氧化硅，其可以通过热氧化法形成。
浮栅204采用N型掺杂的多晶硅，这是因为本实施例的高压NMOS器件需要与eflash制程兼容，而eflash制程中制作闪存器件时使用N型掺杂多晶硅做浮栅。并且，由于eflash制程中浮栅顶部需要形成尖端，以提高电场，因此在本实施例中，栅间隔离层205与eflash制程中闪存器件中的栅间隔离层一致，其位于浮栅204上方的部分的截面呈椭圆状，从而使浮栅204的顶部角落区域形成尖端。栅间隔离层205例如为氧化硅，其可以通过热氧化法、沉积工艺形成，具体形成过程可以参见后文。
控制栅206示例性地采用未掺杂的多晶硅，浮栅204和控制栅206通过栅间隔离层205隔离。如图2A和图2B所示，控制栅206覆盖部分浮栅204以及浮栅204和漏极202之间的半导体衬底200。通过控制栅206可以实现场板效应，减缓表面电场，提高器件耐压。
漏端漂移区208为N型掺杂，掺杂剂量例如为1013～1014atom/cm2。示例性地，掺杂元素例如为磷。漏端漂移区208通过控制栅206来实现，因为控制栅206可以避免形成源极201和漏极202的离子注入过程也对漏端漂移区208进行掺杂，从而实现长度较大的浅掺杂区而形成漂移区。漏端漂移区208的长度E可以通过调整版图来控制，也即通过调整控制栅206覆盖的半导体衬底的宽度来调节。由于漏端漂移区208可以实现较长的长度，因此使得器件可以提高器件的耐压。
源端LDD区209为N型掺杂，掺杂剂量例如为1013～1014atom/cm2。示例性地，掺杂元素例如为磷。源端LDD区209和漏端漂移区208在同一步骤完成离子注入，不同之处在于源端LDD区的长度较小。
栅极侧墙207采用常用的侧墙材料和结构，例如氧化物、氮化物等，示例性地，在本实施例中，栅极侧墙207包括三层结构，分别为氧化层、氮化层和氧化层。
源极接触孔210和漏极接触孔211分别用于引出源极201和漏极202，以进行进一步的电连接。源极接触孔210和漏极接触孔211可以采用金属钨填充，以实现导电。同样地，如图2B所示，浮栅204和控制栅206上也形成有接触孔，并且浮栅204和控制栅206的接触孔通过铝金属线短接，也即浮栅204和控制栅206短接在一起。
应当理解，本实施例仅是一个示例，本发明基于类似的原理可以进行各种变型，例如不仅在漏端形成漂移区，在源端同样形成漂移区，以使源漏均耐高压，此时控制栅206完全覆盖浮栅204，并且覆盖浮栅204两侧的半导体衬底。
根据本实施例的高压NMOS，采用浮栅和控制栅构成的栅极结构，利用浮栅做器件的栅极，利用控制栅在浮栅和漏极之间形成漂移区并实现场板效应，从而提高了器件的耐压，并且利用目前的嵌入式闪存的工艺制程即可实现，无需增加额外的工艺层次和步骤。
实施例二
如图3所示，本实施例公开一种高压MOS器件的制作方法，包括：
步骤301，提供半导体衬底，在所述半导体衬底上形成栅极介质层、位于所述栅极介质层之上的浮栅以及位于所述浮栅侧壁和上方的栅间隔离层；
步骤302，执行离子注入，以在所述浮栅两侧的半导体衬底中形成第一离子注入区；
步骤303，形成覆盖所述栅间隔离层的控制栅材料层；
步骤304，刻蚀所述控制栅材料层以形成控制栅，所述控制栅至少部分覆盖所述浮栅且至少覆盖所述浮栅一侧的所述半导体；
步骤305，在所述浮栅和控制栅两侧的半导体衬底中形成源极和漏极，
其中，所述浮栅和所述漏极之间的所述第一注入区用作漏端漂移区。
根据本发明实施例的高压MOS器件的制作方法，通过形成浮栅和控制栅构成的栅极结构，以利用浮栅做器件的栅极，利用控制栅在浮栅和漏极之间形成漂移区并实现场板效应，从而提高了器件的耐压，并且利用目前的嵌入式闪存的工艺制程即可实现，无需增加额外的工艺层次和步骤。
下面结合图4A～图4H对根据本发明一实施方式的高压MOS器件的制作方法进行详细描述。
首先，如图4A所示，提供半导体衬底400，在所述半导体衬底400中形成隔离结构401和被所述隔离结构401分隔的有源区，在所述有源区中形成高压P阱402，在所述有源区上形成栅极介质层403。
其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
隔离结构401可以为诸如局部氧化硅或浅沟槽隔离的隔离结构。示例性地，在本实施例中，隔离结构401采用浅沟槽隔离结构。
高压P阱402通过离子注入形成，掺杂离子为P型，例如磷离子。通过形成高压P阱402，便可以在其中制作高压NMOS器件。
栅极介质层403例如为氧化硅，其可以通过热氧化法形成。
接着，如图4B所示，在所述半导体衬底400上形成浮栅材料层404和掩膜层405。
浮栅材料层404采用N型掺杂多晶硅，其可以通过PVD、CVD、ALD等工艺制作。
掩膜层405可以采用常用的掩膜材料，例如氧化物或氮化物等。示例性地，在本实施例中，掩膜层405采用氮化物，例如氮化硅。掩膜层405具有开口406，开口406暴露了拟形成浮栅的区域，也即开口406的大小、形状和位置与拟形成的浮栅的大小、形状和位置对应。
接着，如图4C所示，形成浮栅404A以及栅间隔离层407。
浮栅404A以及栅间隔离层407的形成过程为：
首先，以掩膜层405(参见图4B)为掩膜通过热氧化法形成位于浮栅材料层404之上的第一隔离层。第一隔离层示例性地为氧化硅，并且由于掩膜层405和开口406的限制，第一隔离层的截面呈椭圆状。
接着，去除掩膜层405。例如通过磷酸湿法刻蚀去除氮化硅掩膜层。
接着，以第一隔离层为掩膜刻蚀浮栅材料层404，形成浮栅404A。当形成浮栅404A之后，可以通过合适的刻蚀工艺去除栅极介质层403位于浮栅404A两侧的部分，保留位于浮栅404A下方的部分。
最后，通过沉积工艺形成覆盖第一隔离层和半导体衬底400的第二隔离层。第一隔离层和第二隔离层共同构成栅间隔离层407。
示例性地，所述沉积工艺例如为CVD、ALD等工艺，并且在执行沉积工艺之前还可以执行热处理工艺进行修复，以克服刻蚀浮栅材料层404时造成的损伤。
接着，如图4D所示，执行离子注入，以在浮栅404A两侧的半导体衬底中形成第一掺杂区408。
示例性地，在本实施例中第一掺杂区408为LDD区，也即轻掺杂区(比后续形成的源极和漏极浅，使得源漏极位于LDD区之下)。第一掺杂区408的掺杂离子为N型离子，例如磷离子。第一掺杂区408的掺杂剂量例如为1013～1014atom/cm2。可采用自对准。
应当理解，在其它实施例中，第一掺杂区408也可以为DDD(Double DiffusedDrain，双扩散漏)区，即深掺杂区(比后续形成的源极和漏极深，使得源漏极位于DDD区中)，这样器件耐压更高。
接着，如图4E所示，形成覆盖所述栅间隔离层407的控制栅材料层409。
控制栅材料层409示例性地采用未掺杂的多晶硅，其可以通过PVD、CVD、ALD等工艺制作。
接着，如图4F所示，对所述控制栅材料层409进行刻蚀，以形成控制栅409A。
控制栅409A的形成过程例如为：首先，在控制栅材料层上形成图形化的掩膜层，然后以图形化的掩膜层为掩膜通过合适干法刻蚀工艺刻蚀所述控制栅材料层409，从而形成控制栅409A。所述干法刻蚀例如为反应离子刻蚀。
如图4F所示，在本实施例中，控制栅409A覆盖部分浮栅404A以及浮栅一侧的部分半导体衬底。由于控制栅409A的存在，其下方的第一掺杂区408在后续不会再被掺杂，因此便形成了漂移区。并且由于控制栅409A连续覆盖浮栅以及浮栅一侧的半导体衬底，因此漂移区不会中断。
应当理解，在本发明其它实施例中，控制栅409A也可以完全覆盖浮栅404A并覆盖浮栅404A两侧的半导体衬底，从而在浮栅404A两侧的半导体衬底中均形成漂移区。
接着，如图4G所示，在浮栅404A和控制栅409A的侧壁上形成栅极侧墙410。
栅极侧墙410可以采用常用的侧墙材料，例如氧化物或氮化物。示例性地，在本实施例中，栅极侧墙410包括两层结构，第一层为氮化物，第二层氧化物，例如氮化硅和氧化硅。栅极侧墙410的形成过程例如为：首先，沉积侧墙材料层，然后对侧墙材料层进行刻蚀，去除侧墙材料层位于半导体衬底、浮栅和控制栅表面的部分，保留位于浮栅和控制栅侧壁上的部分，从而形成栅极侧墙。
应当理解，在此过程中所述第二隔离层位于栅极侧墙410之外的部分被去除。
最后，如图4H所示，在所述浮栅404A和控制栅409A两侧的半导体衬底400中形成源极411和漏极412，并在源极411和漏极412上形成硅化物415。
源极411和漏极412可以通过离子注入形成，示例性地，在本实施例中，源极411和漏极412为N型掺杂，掺杂剂量例如为1015atom/cm2。示例性地，掺杂元素例如为磷。可采用自对准。
进一步地，在本实施例中，源极411和浮栅104A之间的第一掺杂区用作源端LDD区。漏极412和浮栅404A之间的第一掺杂区用作漏端漂移区414。并且，应当理解，在其它实施例中，在源极411和浮栅404A之间也形成源端漂移区，从而提高源端耐压。此时，控制栅409A，控制栅409A也可以完全覆盖浮栅404A并覆盖浮栅404A两侧的半导体衬底，从而在浮栅404A两侧的半导体衬底中均形成漂移区。
硅化物415例如为镍硅化物，其可以通过金属沉积、退火等工艺制作，在此不再赘述。
至此，完成了根据本发明实施例的制作方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法中会同步制作闪存器件(未示出)，也即该方法与闪存器件的工艺制程完全兼容，无需增加额外的工艺步骤。还应当理解，根据本发明实施例的制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，例如形成源漏接触孔和栅极接触孔，以及金属层的步骤，其都包括在本实施制作方法的范围内。
实施例三
本发明的再一个实施例提供一种电子装置，包括高压MOS器件以及与所述高压MOS器件相连的电子组件。其中，该高压MOS器件包括：半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中形成有源极和漏极，所述栅极结构包括位于所述半导体衬底上的栅极介质层，位于所述栅极介质层之上的浮栅、位于所述浮栅侧壁和上方的栅间隔离层，以及覆盖所述浮栅和所述漏极之间的半导体衬底且至少部分覆盖所述浮栅的控制栅，在所述浮栅和所述漏极之间的半导体衬底中形成有漏端漂移区。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
根据本发明的电子装置，由于所包含的高压MOS器件利用目前的嵌入式闪存的工艺制程即可实现，无需增加额外的工艺层次和步骤，成本较低，因此该电子装置具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种高压MOS器件，其特征在于，包括：半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的所述半导体衬底中形成有源极和漏极，所述栅极结构包括位于所述半导体衬底上的栅极介质层，位于所述栅极介质层之上的浮栅、位于所述浮栅侧壁和上方的栅间隔离层，以及覆盖所述浮栅和所述漏极之间的半导体衬底且至少部分覆盖所述浮栅的控制栅，在所述浮栅和所述漏极之间的半导体衬底中形成有漏端漂移区，所述浮栅与所述控制栅短接在一起。
2.根据权利要求1所述的高压MOS器件，其特征在于，在所述浮栅和所述源极之间的半导体衬底中形成有源端LDD区或源端DDD区。
3.根据权利要求1所述的高压MOS器件，其特征在于，所述栅间隔离层位于所述浮栅上方的部分的截面呈椭圆状。
4.根据权利要求1所述的高压MOS器件，其特征在于，所述控制栅覆盖所述源极与所述浮栅之间的半导体衬底，并完全覆盖所述浮栅，在所述浮栅和所述源极之间的半导体衬底中形成有源端漂移区。
5.根据权利要求1-4中的任意一项所述的高压MOS器件，其特征在于，所述高压MOS器件为NMOS器件。
6.一种高压MOS器件的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成栅极介质层、位于所述栅极介质层之上的浮栅以及位于所述浮栅侧壁和上方的栅间隔离层；
执行离子注入，以在所述浮栅两侧的半导体衬底中形成第一掺杂区；
形成覆盖所述栅间隔离层的控制栅材料层；
刻蚀所述控制栅材料层以形成控制栅，所述控制栅至少部分覆盖所述浮栅且至少覆盖所述浮栅和漏极之间的所述半导体衬底；
在所述浮栅和控制栅两侧的半导体衬底中形成源极和漏极，
其中，所述浮栅和所述漏极之间的所述第一掺杂区用作漏端漂移区，所述浮栅与所述控制栅短接在一起。
7.根据权利要求6所述的制作方法，其特征在于，形成所述浮栅和所述栅间隔离层的步骤包括：
在所述栅极介质层上形成浮栅材料层和掩膜层，所述掩膜层具有暴露拟形成浮栅的区域的开口；
以所述掩膜层为掩膜通过热氧化法在所述浮栅材料层上形成第一隔离层；
去除所述掩膜层；
以所述第一隔离层为掩膜刻蚀所述浮栅材料层，以形成所述浮栅；
形成覆盖所述第一隔离层和所述浮栅侧壁的第二隔离层，
其中，所述第一隔离层和所述第二隔离层共同构成所述栅间隔离层。
8.根据权利要求6所述的制作方法，其特征在于，在所述浮栅和所述源极之间的所述第一掺杂区用作源端LDD区或源端DDD区。
9.根据权利要求6所述的制作方法，其特征在于，所述控制栅覆盖所述源极和所述浮栅之间的半导体衬底，并完全覆盖所述浮栅，在所述浮栅和所述源极之间的所述第一掺杂区用作源端漂移区。
10.一种电子装置，包括权利要求1-5中的任意一项所述的高压MOS器件以及与所述高压MOS器件相连的电子组件。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872036A (en) * | 1997-10-13 | 1999-02-16 | United Semiconductor Corp. | Method of manufacturing a split-gate flash memory cell |
| US6251727B1 (en) * | 1998-11-27 | 2001-06-26 | Winbond Electronics Corp | Method of making select gate self-aligned to floating for split gate flash memory structure |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872036A (en) * | 1997-10-13 | 1999-02-16 | United Semiconductor Corp. | Method of manufacturing a split-gate flash memory cell |
| US6251727B1 (en) * | 1998-11-27 | 2001-06-26 | Winbond Electronics Corp | Method of making select gate self-aligned to floating for split gate flash memory structure |
| CN105900246A (zh) * | 2014-01-16 | 2016-08-24 | 密克罗奇普技术公司 | 高电压双扩散mos (dmos)装置及其制造方法 |
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