JP2011100946A - 半導体記憶装置 - Google Patents

Abstract

【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善しつつ、選択トランジスタのカットオフ特性のバラツキ及びジャンクションリークを抑制する。
【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。ドレインコンタクト拡散領域１５’の位置における素子分離絶縁膜４の高さは、メモリトランジスタＭＣの位置における素子分離絶縁膜４の高さよりも高くされている。
【選択図】図４Ａ

Description

この発明は、半導体記憶装置に関する。

近年、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、多くの電子機器に搭載されている。こうした電子機器の多機能化の要請により、半導体記憶装置は記憶容量の大容量化を要求され、それに伴い、記憶素子の微細化が要求されている。

ＮＡＮＤ型フラッシュメモリを例にとって説明すると、ＮＡＮＤ型フラッシュメモリでは通常、浮遊ゲートと制御ゲートが積層されたＭＯＳＦＥＴ構造のメモリトランジスタが用いられる。ＮＡＮＤ型フラッシュメモリでは、この様なメモリトランジスタが複数個直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタを介してビット線に、他端は同様に選択ゲートトランジスタを介してソース線に接続される。

このようなＭＯＳＦＥＴ構造のメモリにおいては、カットオフ特性の調整の目的のため、チャネル部分に不純物注入がなされる（例えば、特許文献１参照）。メモリトランジスタがｎ型ＭＯＳＦＥＴである場合には、ｐ型不純物例えばボロン（Ｂ）が注入される。しかし、微細化の進展に伴い、メモリセルトランジスタのカットオフ特性のバラツキを小さくすることが困難になっている。

一方で、選択ゲートトランジスタにおいては、半導体基板へのジャンクションリークをできるだけ低く抑えることが求められる。

特開２００８−１６６７４７号公報

本発明は、微細化が進んだ場合であっても、メモリセルトランジスタのカットオフ特性を改善しつつ、選択トランジスタのカットオフ特性のジャンクションリークを抑制することができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成される半導体層と、前記半導体層中に形成され、第１方向を長手方向とする素子分離絶縁膜と、前記素子分離絶縁膜により前記半導体層を前記第１方向を長手方向として分離して形成される素子形成領域とを備え、前記素子形成領域上には、直列接続された複数のメモリトランジスタからなるメモリストリング、前記メモリストリングに一端を接続される選択ゲートトランジスタ、及び前記選択ゲートトランジスタの他端に接続されその表面においてコンタクトと接するコンタクト拡散領域が形成され、前記素子分離絶縁膜は、第１領域においては第１の高さを有する一方、第２領域においては前記第１の高さよりも高い第２の高さを有し、少なくとも前記コンタクト拡散領域に隣接する前記素子分離絶縁膜は前記第２領域に存在し、前記メモリトランジスタに隣接する前記素子分離絶縁膜は前記第１領域に存在し、前記素子分離絶縁膜は、第１導電型の不純物を注入されており、前記素子形成領域は、前記素子分離絶縁膜から前記第１導電型の不純物が拡散されて形成された第１導電型の拡散領域を有し、前記第２領域の前記素子分離絶縁膜に隣接する前記素子形成領域における前記第１導電型の不純物の不純物濃度は、前記第１領域の前記素子分離絶縁膜に隣接する前記素子形成領域に形成された前記第１導電型の拡散領域の第１の不純物の不純物濃度よりも低いことを特徴とする。

本発明の一態様に係る半導体記憶装置の製造方法は、素子形成領域上に、複数のメモリトランジスタを直列接続してなるメモリストリング、前記メモリストリングの一端に一端を接続される選択ゲートトランジスタ、及び前記選択ゲートトランジスタの他端に接続されコンタクトと接するコンタクト拡散領域とを備える不揮発性半導体記憶装置の製造方法であって、メモリトランジスタを形成するための半導体層を半導体基板上に形成するステップと、前記半導体層に第１方向を長手方向としてトレンチを形成し、このトレンチに素子分離絶縁膜を形成することにより、前記半導体層を前記素子分離絶縁膜により複数の素子形成領域に分離するステップと、少なくとも前記コンタクト拡散領域が形成されるべき領域をマスクで覆うステップと、前記マスクを用いて前記素子分離絶縁膜をエッチバックするステップと、前記マスクを用いて前記素子分離絶縁膜に不純物を注入するステップと、熱工程により前記不純物を素子分離絶縁膜から前記素子形成領域に向けて拡散させるステップとを備えたことを特徴とする。

この発明によれば、微細化が進んだ場合であっても、メモリセルトランジスタのカットオフ特性を改善しつつ、選択トランジスタのジャンクションリークを抑制することができる半導体記憶装置を提供することができる。

この発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。 図１のワード線ＷＬに沿ったＩ−Ｉ′断面図である。 図１のビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。 図１におけるＩＩＩ−ＩＩＩ′断面図である。 図１におけるＩＩＩ−ＩＩＩ′断面図である。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 第１の実施の形態の半導体記憶装置の製造工程を説明する。 従来技術のようにワード線ＷＬ間、及びワード線ＷＬと選択ゲート線ＳＧＤとの間のスペースから、イオン注入によりメモリセルのチャネル部にチャネルインプランテーションを実行した場合における不純物濃度の分布のシミュレーション結果を示している。 本実施の形態のように、側面拡散インプランテーション（図９〜図１０Ａ）を用いてメモリセルＭＣのチャネル部にチャネルインプランテーションを実行した場合における不純物濃度の分布を示している。 本発明の第２の実施の形態のＮＡＮＤ型フラッシュメモリの、図１におけるＩＩ−ＩＩ’断面図を示している。 本発明の第２の実施の形態のＮＡＮＤ型フラッシュメモリの、図１におけるＩＩＩ−ＩＩＩ’断面図を示している。 第２の実施の形態の半導体記憶装置の製造工程を説明する。 本発明の第２の実施の形態のＮＡＮＤ型フラッシュメモリの、図１におけるＩＶ−ＩＶ’断面図を示している。 本発明の第３の実施の形態のＮＡＮＤ型フラッシュメモリの、図１におけるＩＩ−ＩＩ’断面図を示している。 本発明の第３の実施の形態のＮＡＮＤ型フラッシュメモリの、図１におけるＩＩＩ−ＩＩＩ’断面図を示している。 第３の実施の形態の半導体記憶装置の製造工程を説明する。 この発明の第４の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。 本発明の第４の実施の形態のＮＡＮＤ型フラッシュメモリの、図１におけるＩＩ−ＩＩ’断面図を示している。 本発明の第４の実施の形態のＮＡＮＤ型フラッシュメモリの、図１におけるＩＩＩ−ＩＩＩ’断面図を示している。 第４の実施の形態の半導体記憶装置の製造工程を説明する。 本実施の形態の変形例を示す。 本実施の形態の変形例を示す。 本実施の形態の変形例を示す。 本実施の形態の変形例を示す。 本実施の形態の変形例を示す。 第１の実施の形態の製造方法を実行した場合に得られる素子形成領域２Ａの不純物濃度の分布をシミュレーションした結果を示している。 第３の実施の形態の製造方法を実行した場合に得られる素子形成領域２Ａの不純物濃度の分布をシミュレーションした結果を示している。 第４の実施の形態の製造方法を実行した場合に得られる素子形成領域２Ａの不純物濃度の分布をシミュレーションした結果を示している。 比較例の製造方法を実行した場合に得られる素子形成領域２Ａの不純物濃度の分布をシミュレーションした結果を示している。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、この発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。ワード線（ＷＬ）１３とビット線（ＢＬ）２５とが互いに交差して配設され、それらの各交差部にメモリセルＭＣが形成される。メモリセルトランジスタはメモリセルＭＣと、ビット線方向においてメモリセルＭＣを挟むソース・ドレイン拡散層（図３の参照番号１５）とにより構成されている。ビット線ＢＬ方向に並ぶ複数のメモリセルＭＣは後述するようにメモリセルトランジスタの拡散層が共通接続されることによりメモリストリングを構成する。メモリストリングの一端は、ドレイン側選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続される。ビット線ＢＬとドレイン側選択ゲートトランジスタＳＧ１とは、コンタクト２２、２４を介して接続される。また、ＮＡＮＤセルユニットの他端は、ソース側選択ゲートトランジスタＳＧ２を介して、図示しないソース線ＳＬに接続される。ソース線ＳＬとソース側選択ゲートトランジスタＳＧ２とは、ソース側コンタクト３３を介して接続される。

ドレイン側選択ゲートトランジスタＳＧ１のゲートは、ワード線ＷＬと平行に配設されたドレイン側選択ゲート線（ＳＧＤ）１３Ａに接続される。また、ソース側選択ゲートトランジスタＳＧ２のゲートは、ワード線ＷＬと平行に配設されたソース側選択ゲート線（ＳＧＳ）１３Ｂに接続される。ここで、ワード線が延びる方向をワード線方向と、ビット線ＢＬが延びる方向をビット線方向と定義する。ビット線方向におけるワード線１３と選択ゲート線１３Ａ又は１３Ｂとの間の幅Ｘは、ワード線１３間の幅Ｘ’よりも広く設定されている。

図２は、図１のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図３は同じくビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。図２に示すように、ｐ型シリコン基板１００上のセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成されている。このｐ型ウェル２には、等間隔にトレンチ３が形成されており、このトレンチ３には素子分離絶縁膜４が形成されている。この素子分離絶縁膜４に挟まれたｐ型ウェル２には、メモリセルＭＣが形成される。すなわち、素子分離絶縁膜４に挟まれたｐ型ウェル２は、メモリトランジスタとなるメモリセルＭＣ、選択ゲートトランジスタＳＧ１、ＳＧ２等が形成される素子形成領域２Ａとして機能する。

なお、この素子分離絶縁膜４には、ｐ型不純物、例えばボロン（Ｂ）が注入されている（符号３４で示す）。ｐ型不純物としては、ボロンの他、フッ化ボロン、２フッ化ボロン、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が採用可能である。以下では、ボロン（Ｂ）を例にとって説明する。ボロンに代えて他のｐ型不純物を用いたものは、本発明の範囲に含まれることは言うまでもない。
また、素子形成領域２Ａの表面部分にも、この素子分離絶縁膜４からボロン（Ｂ）が拡散されて拡散領域３２が形成される。素子分離絶縁膜４におけるボロンの不純物濃度は、素子形成領域２Ａにおける拡散領域３２のボロンの不純物濃度よりも大きい。これは、拡散領域３２におけるボロンは、素子分離絶縁膜４から拡散されたものであるためである。

次に、図３を参照してメモリセルＭＣ、及びメモリストリングの構成を説明する。素子形成領域２Ａにトンネル酸化膜１０を介して多結晶シリコン膜からなる浮遊ゲート１１が形成され、浮遊ゲート１１上にゲート間絶縁膜１２（例：ＯＮＯ膜）を介して制御ゲート１３が形成されている。制御ゲート１３は、多結晶シリコン膜１３ａと、例えば、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイトなどのシリサイド膜１３ｂの積層膜により形成される。制御ゲート１３は、ワード線方向に連続的にパターニングされて、ワード線ＷＬとなる。なお、選択ゲートトランジスタＳＧ１の領域でも、同一の浮遊ゲート１１、制御ゲート１３が形成されている。すなわち、選択ゲートトランジスタＳＧ１は、浮遊ゲート１１と同層に形成されたゲート電極、制御ゲート１３と同層に形成されたゲート電極、及びこれらのゲート電極に挟まれたゲート間絶縁膜を有している。ただし、選択ゲートトランジスタＳＧ１では、ゲート間絶縁膜１２がエッチングにより除去されて開口ＥＩが形成され、この開口ＥＩを介して浮遊ゲート１１と制御ゲート１３が短絡状態とされている。図３では図示を省略しているが、選択ゲートトランジスタＳＧ２も同様の構成を有している。

制御ゲート１３と浮遊ゲート１１は、シリコン窒化膜（ＳｉＮ膜）１４をマスクとして同時にパターニングされ、これをマスクとしてｎ型不純物イオンの注入を行って、ｎ型のソース・ドレイン拡散領域１５が形成される。拡散領域１５は、隣接するメモリセルトランジスタで共有されて、複数のメモリセルＭＣが直列接続されたメモリストリングが形成され、このメモリストリングの両端に選択ゲートトランジスタＳＧ１、ＳＧ２が接続されてＮＡＮＤセルユニットが形成される。この選択ゲートトランジスタＳＧ１、ＳＧ２のメモリセルトランジスタ側と反対側のｎ型の素子形成領域２Ａ表面にはドレインコンタクト拡散領域１５'が形成される。

また、メモリセルＭＣが形成される素子形成領域２Ａの表面（ただし、後述するドレインコンタクト拡散領域１５’の形成位置は除く）には、拡散領域１５が形成される領域も含め、ｐ型の拡散領域３２が形成される。また、複数の浮遊ゲート１１、制御ゲート１３間は、層間絶縁膜１６により埋め込まれ、更にメモリセルストリングを覆うようにＳｉＮ膜１７が堆積される。

メモリセルアレイ上は、層間絶縁膜２０で覆われる。この層間絶縁膜２０にコンタクトプラグ２１と第１層メタルの、例えば、タングステンなどの配線２２が埋め込まれる。コンタクトプラグ２１の底面はｎ型のドレインコンタクト拡散領域１５'に接続されている。この層間絶縁膜２０上に、更に層間絶縁膜２３が積層される。この層間絶縁膜２３にコンタクトプラグ２４が埋め込まれ、この上に例えば、Ａｌ膜またはＣｕ膜などのビット線（ＢＬ）２５が形成される。図３では、ビット線側のコンタクト部のみ示しており、配線２２はビット線のための中継配線となるが、ソース線ＳＬは配線２２と同じ膜で形成される。

ビット線２５上には、パシベーション膜として、シリコン酸化膜２６、プラズマＣＶＤによるＳｉＮ膜２７及びポリイミド膜２８が堆積されている。なお、図３中の破線Ｂ４は、後述するＩＩＩ−ＩＩＩ’断面における層間絶縁膜４の表面位置を示している。

図４Ａは、図１におけるＩＩＩ−ＩＩＩ′断面図である。このＩＩＩ−ＩＩＩ′断面では、ゲート間絶縁膜１２、制御ゲート１３となる多結晶シリコン膜１３ａとシリサイド膜１３ｂ、シリコン窒化膜１４が、ＩＩ−ＩＩ’断面から連続して、図４Ａにおける紙面垂直方向に延びるように形成されている。素子分離絶縁膜４において、ドレインコンタクト拡散領域１５’が紙面垂直方向に隣接して形成されている領域Ｐ１５’（すなわち、ドレインコンタクト拡散領域１５’と隣接する位置(第２領域)における素子分離絶縁膜４）にはボロン（Ｂ）は拡散されておらず、更に、この領域Ｐ１５’（第２領域）の素子分離絶縁膜４は、その表面の位置ｈが他の領域Ｐ１４’（第１領域）の素子分離絶縁膜４の表面の位置ｈ’に比べ高くされている（図４Ａ参照）。すなわち、この領域Ｐ１５’では、後述するように、マスクＭが形成されることにより、素子分離絶縁膜４のエッチバックがなされず、更にそのマスクＭの存在のためにボロン（Ｂ）の注入がなされない。ここで、位置ｈは領域Ｐ１５’の中において、素子分離絶縁膜４の上面の最も高い位置を指し、位置ｈ’はゲート間絶縁膜１２と素子分離絶縁膜４の境界の位置を指す。
また、図４Ｂに示すように、制御ゲート１３の加工の際に素子分離絶縁膜４がオーバーエッチングされることにより、制御ゲート１３間の素子分離絶縁膜４の上面がゲート間絶縁膜１２の下面よりも低くなる場合がある。ここで、位置ｈは領域Ｐ１５’の中において、素子分離絶縁膜４の上面の最も高い位置を指し、位置ｈ’は制御ゲート１３間の素子分離絶縁膜４の上面の最も低い位置を指す。この場合であっても、領域Ｐ１５’（第２領域）の素子分離絶縁膜４の表面の位置ｈが他の領域Ｐ１４’（第１領域）表面の位置ｈ’に比べ高くされている。なお、位置ｈ’の高さは拡散領域３２の下面より低い位置となっていてもよいし、これよりも高い位置でも構わない。また、ｐ型ウェル２の上面より低い位置でも構わない。同様に、位置ｈも拡散領域３２の下面より低くなっていてもよいし、これよりも高くても構わない。または、ｐ型ウェル２の上面より低い位置でも構わない。

次に、第１の実施の形態の半導体記憶装置の製造工程を、図５〜図１０Ｂを参照して説明する。図５、図６、図８Ａ、図９Ａ、図１０Ａ、図１０Ｂは、この製造工程における各ステップにおける図１のＩ−Ｉ´断面の形状を示している。図７は、ボロン注入を行う場合におけるマスクＭの形成位置を示している。図８Ｂ、９Ｂはこの製造工程における各ステップにおける図１のＩＩＩ−ＩＩＩ´断面の形状を示している。

まず、図５に示すように、メモリセルＭＣが形成される領域のｐ型シリコン基板１００上に、ｎ型ウェル１を形成し、更にその上にｐ型ウェル２を形成する。さらにこのｐ型ウェル２上に、トンネル酸化膜１０となる酸化膜１０´を熱酸化により形成する。その後、浮遊ゲート１１となる導電膜１１´（ポリシリコン膜）、及び絶縁膜３１を順に堆積する。なお、この段階ではチャネル部分に不純物を形成するためのイオン注入は行わない。

続いて、図６に示すように、絶縁膜３１上にレジストを形成し、このレジストを、フォトリソグラフィ技術を用いて素子分離絶縁膜４の形状に合わせてパターニングし、次いでこのパターニングされたレジストをマスクとした反応性イオンエッチング（ＲＩＥ）を実行して、絶縁膜３１、導電膜１１´、酸化膜１０´、及びｐ型シリコン基板１００をエッチングする。その結果、絶縁膜３１の表面からｐ型シリコン基板１００中のｐ型ウェル２に達するトレンチ３が複数形成される。なお、このトレンチ３を形成する工程は、いわゆる側壁加工プロセスを使用しても良い。複数のトレンチ３に挟まれたｐ型ウェル２の領域が、前述の素子形成領域２Ａとなる。素子形成領域２Ａは、図５、図６、図８Ａ、図９Ａ、図１０Ａ、図１０Ｂの、紙面垂直方向を長手方向（換言すれば、ビット線ＢＬの長手方向）として形成される。

続いて、レジストを酸化雰囲気でのアッシングにより剥離した後、このトレンチ３を埋めるように、シリコン基板１００上の全面に例えばＴＥＯＳ膜を堆積させる。その後、絶縁膜３１をマスクとしてエッチバック処理を行って、トレンチ内３にのみ素子分離絶縁膜４を形成する。この際、素子分離絶縁膜４の上面は導電膜１１’の上面とほぼ等しくする。

その後、絶縁膜３１を除去した後、図７に示すように、ドレインコンタクト拡散領域１５’付近（すなわち、２本の選択ゲート線ＳＧＤの間に挟まれる領域Ｐ１５’）をレジストＭにより覆う。図７は、レジストＭの形成位置を理解し易くするため、ワード線１３、選択ゲート線１３Ａは一点鎖線で、コンタクト２２、２４は実線で図示している。実際にはこれらの配線はレジストＭを形成する段階では存在していない。図示は省略するが、周辺回路が形成される周辺回路形成領域もレジストＭで覆われている。その後、図８Ａ、図８Ｂに示すように、更に素子分離絶縁膜４をフォトリソグラフィ及びＲＩＥ等を用いてエッチバック処理して、その上面を導電膜１１’の上面よりも下方に位置させる。その結果、領域Ｐ１５’における素子分離絶縁膜４の上面の位置ｈは、領域Ｐ１４’における素子分離絶縁膜４の上面の位置ｈ’より高くなる。

次に、図９Ａ、図９Ｂに示すように、素子分離絶縁膜４に対し例えば、ｐ型の不純物であるボロン（Ｂ）を、不純物濃度が１０^１１〜１０^１３ｃｍ^−３となるように、且つ注入深さが０．１μｍ程度又はそれより浅くなるように注入する。この注入を、側面拡散インプランテーションと称する。この際、導電層１１’がマスクとして機能する。ここでのマスクとは、導電層１１’が完全に不純物の通過を防止するのではなく、素子分離絶縁膜４に打ち込まれる不純物の量よりも、素子形成領域２Ａに打ち込まれる不純物の量が少ないことを意味する。また、図９Ｂに示すように、領域Ｐ１５’の素子分離絶縁膜４にはレジストＭがマスクとなることにより、ボロン（Ｂ）が打ち込まれない一方、領域Ｐ１４’の素子分離絶縁膜４にはボロン（Ｂ）が打ち込まれることになる。なお、領域Ｐ１４’の素子分離絶縁膜４に打ち込まれたボロン（Ｂ）が、領域Ｐ１５’の素子分離絶縁膜４に向けて拡散される場合がある。ただし、その拡散量は限定的であり、無視できる程度である。従って、ｎ型のドレインコンタクト拡散領域１５’が形成されるべき領域にはボロン（Ｂ）が拡散されず、ジャンクションリークの問題は生じない。

素子分離絶縁膜４は、図６、図８Ａ、図９Ａ、図１０Ａ、図１０Ｂにおいて紙面垂直方向に延びており、この全域に亘って均一に不純物の注入が行われる。
このときの不純物の注入角度は、後述する素子分離絶縁膜４から素子形成領域２Ａへの拡散が有効に実行されるような角度が望ましい。この時点において、素子分離絶縁膜４の上方は、ストライプ状に開口し、かつ、導電膜１１’の上面と素子分離絶縁膜４の上面の差は、１０ｎｍ〜３０ｎｍと低いため、不純物注入角度は、従来のようなワード線間のスペースからチャネル部に向けて注入を行う場合（ワード線の上面からｐ型シリコン基板１００の上面までは約１００ｎｍ程度）に比べ、自由に設定することができる。なお、導電膜１１´に対してもこれらの不純物は注入されるが、導電層１１´の元々の不純物濃度はこれよりも２桁以上大きいので、この不純物注入の影響は殆どないといってよい。

また、導電層１１´の上面より素子分離絶縁膜４の上面が低くなっている状態で側面拡散インプランテーションを行うことにより、導電層１１´のマスクとしての機能を高めつつ、素子分離絶縁膜４中に素子形成領域２Ａの上面より深い位置に不純物を打ち込むことができる。

その後、レジストＭを剥離した後、図１０Ａに示すように、５００℃〜１１００℃の熱工程を施し、これにより素子分離絶縁膜４に注入されたボロンを、素子形成領域２Ａのｐ型ウェル３にまで拡散させ、拡散領域３２を形成する。この時、素子形成領域２Ａのワード線方向の両側面に接する素子分離絶縁膜４からほぼ均等にボロンが拡散する。その結果、素子形成領域２Ａの左右両側に形成された素子分離絶縁膜４から、素子形成領域２Ａの中央付近に向けてｐ型不純物が拡散し、ついには左右から拡散したｐ型不純物が素子形成領域２Ａの中央付近において互いに繋がる。また、素子形成領域２Ａと素子分離絶縁膜４はビット線方向に延びているので、ＮＡＮＤセルユニットを構成するメモリセルＭＣ、及び選択ゲートトランジスタＳＧ１、ＳＧ２の素子領域２Ａ全てに拡散領域３２が形成される。前述したように、マスクＭの影響により、拡散領域３２は、ドレインコンタクト拡散領域１５’が形成されるべき領域Ｐ１５’には形成されない。ただし、領域Ｐ１４’のボロンが若干拡散され、僅かなボロンは存在することはあり得る。しかし、その場合であっても、領域Ｐ１５’の素子領域２Ａにおけるボロンの不純物濃度は、領域Ｐ１４’ の素子領域２Ａにおける拡散領域３２に比べれば非常に小さい。

その後、図１０Ｂに示すように、導電層１１´の上面に、ゲート間絶縁膜１２となるＯＮＯ膜１２´を形成し、さらにその上に制御ゲート１３となる多結晶シリコン膜とタングステンシリサイド（ＷＳｉ）膜の積層膜１３´を形成する。次に、導電層１１´、ＯＮＯ膜１２´及び積層膜１３をワード線ＷＬ及び選択ゲート線ＳＧＤの形状に加工する（ゲート電極加工）。このゲート電極加工において、ワード線ＷＬ及び選択ゲート線ＳＧＤのパターン以外の領域にある素子分離絶縁膜４も同時にエッチングされ、その上面が低くなる場合がある。その結果、図４Ｂのように、ワード線ＷＬ間、ワード線ＷＬと選択ゲート線ＳＧＤ間及び選択ゲート線ＳＧＤ間の素子分離絶縁膜４の上面がゲート間絶縁膜１２の下面よりも低くなる場合がある。次に、ワード線ＷＬ及び選択ゲート線ＳＧＤをマスクとしてイオンインプランテーションを行うことにより、メモリセルＭＣ間、メモリセルＭＣと選択ゲートトランジスタＳＧ１、選択ゲートトランジスタＳＧ１間に拡散領域１５、１５’を形成する。以後、ＮＡＮＤ型フラッシュメモリの周知の製造方法により、図１〜図４に示すＮＡＮＤ型フラッシュメモリが完成する。

なお、上記の製造方法では、一旦素子分離絶縁膜４の上面の高さを導電膜１１´の上面の高さよりも小さくするエッチング工程（図８Ａ）の実行後に、前述のｐ型不純物の注入動作（図９Ａ）を行っている。しかし、このｐ型不純物の注入動作は、図８Ａの工程の実行前に行われても良い。その場合、導電層１１´に加えて絶縁膜３１もマスクとして使用することができるので、導電層１１´への不純物の注入によるメモリセルトランジスタの特性変動を押さえることができる。さらに、導電層１１´に注入される不純物が減るため、注入する不純物の不純物濃度を高くすることができる。その結果、チャネル拡散層３２の不純物濃度を高くすることができる。

また、図１０Ａにおいて、素子分離絶縁膜４に注入されたｐ型不純物を熱工程により拡散させる工程を実行しているが、このようなｐ型不純物拡散のための特別な熱工程を実行する代わりに、例えば、その他の膜生成工程等で生じる熱により、この不純物を拡散させるようにしてもよい。例えば、ゲート間絶縁膜１２となるＯＮＯ膜１２´を形成する場合に実行される熱工程や、その他の拡散層、例えば、ソース・ドレイン拡散層の形成時に実行される熱工程により、この拡散を生じさせるようにしてもよい。その結果、工程を省略することができる。

この実施の形態では、素子分離絶縁膜４にボロンを注入し、その後これを熱拡散により素子形成領域２Ａに向けて拡散させてチャネル部の表面に拡散領域３２を形成する。ここで、従来技術においては、チャネル部分へのボロンの注入は、メモリセルのゲート電極の形成後、ワード線ＷＬ間のスペースから斜めイオン注入により行っていた。しかし、この方法では、注入される不純物の濃度のバラツキが生じやすい。この問題を以下に詳説する。

図１１Ａ、Ｂは図１のＩＩ−ＩＩ‘線に沿った断面図のメモリセルＭＣと、メモリセルＭＣに隣接する選択ゲートトランジスタＳＧ１の断面図に相当する。図１１Ａは、比較例としてワード線ＷＬ間、及びワード線ＷＬと選択ゲート線ＳＧＤとの間のスペースから、イオン注入によりメモリセルのチャネル部にチャネルインプランテーションを実行した場合における不純物濃度の分布のシミュレーション結果を示している。なお、図中の太い線がｎ型不純物とｐ型不純物の境界（ｐｎジャンクション境界）であり、細い線はｐ型不純物の濃度が等しい位置を示している。
この例では、選択ゲートトランジスタＳＧ１に隣接するメモリセルＭＣとその他のメモリセルＭＣのチャネル部である図１１Ａの地点Ａ、Ｂに示すように、チャネル部の下のｐ型の不純物濃度がビット線方向において一定ではない。また、メモリセルＭＣ間のスペースが製造バラツキにより異なったものとなれば、メモリセルＭＣ毎にチャネル部の不純物濃度が異なる結果となり、このためメモリセルＭＣの特性のバラツキが生じ、信頼性を低下させる虞がある。微細化が進展すれば、この傾向は更に顕著なものとなる。

一方、図１１Ｂは、本実施の形態のように、側面拡散インプランテーション（図９Ａ〜図９Ｂ）を用いてメモリセルＭＣのチャネル部にチャネルインプランテーションを実行した場合における不純物濃度の分布を示している。この例では、選択ゲートトランジスタＳＧ１に隣接するメモリセルＭＣとその他のメモリセルＭＣのチャネル部を見比べても、ほとんど不純物濃度に差はなく、ビット線方向において不純物濃度の分布はほぼ均一である（図１１Ｂの位置Ｃ、位置Ｄを参照すれば、不純物濃度曲線は、複数のメモリセルＭＣのチャネル部のいずれの箇所においても、ビット線方向に沿って平行に且つ等間隔に延びている）。従って、この実施の形態によれば、メモリセルＭＣの特性のバラツキは生じず、メモリデバイスの信頼性を高めることができる。

また、素子分離絶縁膜４の形成前にチャネル部分に不純物を注入する場合では、一旦メモリセルＭＣのチャネル領域に注入した不純物が偏析により熱工程等を経ることにより素子分離絶縁膜４へ流出し、素子形成領域のワード線方向における側壁の不純物濃度が薄まってしまう。その結果、チャネル部の不純物濃度分布が変化し（チャネルプロファイルが乱れ）、これによりメモリセルＭＣや選択ゲートトランジスタのカットオフ特性が劣化するという問題がある。

しかし、本実施の形態では、素子分離絶縁膜４に対しｐ型不純物を注入して、この素子分離絶縁膜４からの拡散によりメモリセルＭＣのチャネル領域（素子形成領域２Ａ）にｐ型不純物を導入するので、従来技術のような問題は生じない。その理由は、拡散原理により、素子分離絶縁膜４の不純物濃度は常に素子形成領域２Ａの不純物濃度よりも高くなるからである。素子分離絶縁膜４の不純物濃度の方が素子形成領域２Ａ（メモリセルＭＣのチャネル部を含む）の不純物濃度よりも高いため、チャネル部の不純物濃度分布を高くしても、素子形成領域２Ａのｐ型不純物がその後の素子分離絶縁膜形成工程及び熱工程による偏析で素子形成領域２Ａ外に吸い出される可能性は、従来に比べ著しく低くされている。

また、図３に示すように、この実施の形態では、ドレインコンタクト拡散領域１５’（ｎ型の不純物拡散領域）の位置における素子形成領域２Ａには、ｐ型の不純物拡散領域である拡散領域３２は形成されていない。すなわち、拡散領域３２はドレインコンタクト拡散領域１５’と互いに分離して形成されているといえる。拡散領域３２をドレインコンタクト拡散領域１５’の形成位置においても形成する場合、ドレインコンタクト拡散領域１５’のｐｎジャンクションの境界付近における不純物濃度の変化曲線が急峻となり、ジャンクションリークを増加させる原因となる。本実施の形態では上述のように、ドレインコンタクト拡散領域１５’（ｎ型の不純物拡散領域）の形成位置では、ｐ型の不純物拡散領域である拡散領域３２を形成しないので、ｐｎジャンクションにおける不純物濃度の変化曲線を緩やかにすることができ、結果としてジャンクションリークを低減することができる。

また、ドレインコンタクト拡散領域１５’が形成される領域Ｐ１５’の素子分離絶縁膜４を、マスクＭを施すことによりエッチバックされないようにすることは、次のような効果も生じさせる。すなわち、この領域Ｐ１５’で素子分離絶縁膜４がエッチバックされると、ゲート電極加工において、選択ゲート線ＳＧＤ間の素子分離絶縁膜４から露出された浮遊ゲート１１の側壁にエッチング残渣が生じやすくなる。このエッチング残渣は、選択ゲートトランジスタＳＧ１のソース・ドレイン拡散層の形成のためのイオン注入において、イオン注入の障害となり得る。そして、このエッチング残渣の大きさが選択ゲートトランジスタ間でバラつくと、イオン注入量にも差が生じ、選択ゲートトランジスタの特性にも差が生じてしまう。本実施の形態のように、ドレインコンタクト拡散領域１５’付近の素子分離絶縁膜４のエッチバックが回避されていることにより、上記のようなエッチング残渣が生じにくくなり、これにより、選択ゲートトランジスタＳＧ１の特性のバラツキが生じることを回避することができる。

また、ドレインコンタクト拡散領域１５’が形成される領域Ｐ１５’での素子分離絶縁膜４を、マスクＭを施すことによりエッチバックされないようにすることは、次のような別の効果も生じさせる。ドレインコンタクト拡散領域１５’は、コンタクト抵抗の低減のため、他の拡散領域に比べ不純物濃度（本実施の形態の場合はｎ型の不純物濃度）が高くされる。このとき、ドレインコンタクト拡散領域１５’の領域Ｐ１５’において、素子分離絶縁膜４がエッチバックされ素子形成領域２Ａの上部が素子分離絶縁膜４から露出していると、熱拡散によりドレインコンタクト拡散領域１５’が膨張し、結晶欠陥が生じるなどの不具合が生じる場合がある。
しかし、本実施の形態では、この領域Ｐ１５'において素子分離絶縁膜４はエッチバックされておらず、素子分離絶縁膜４の上面の位置は、浮遊ゲート１１の上面と同じ位置とされている（図４Ａの場合）。このため、素子分離絶縁膜４は、熱拡散によりドレインコンタクト拡散領域１５における素子形成領域２Ａが膨張することを阻止するライナー膜として機能し、結晶欠陥を抑制することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１２〜図１４を参照して説明する。この実施の形態のメモリセルアレイ部分の構成は、平面レイアウト構造及びＩ−Ｉ’断面に関しては、第１の実施の形態と同様である（図１、図２）。ただし、ＩＩ−ＩＩ’断面、ＩＩＩ−ＩＩＩ’断面の構造は第１の実施の形態とは異なっている。
具体的には、図１２のＩＩ−ＩＩ’断面図に示されるように、拡散領域３２は、ドレインコンタクト拡散領域１５’付近だけでなく、ドレイン側選択ゲートトランジスタＳＧ１直下の大半の領域においても形成されていない。この点、第１の実施の形態は、ドレイン側選択ゲートトランジスタＳＧ１のチャネル部にも拡散領域３２が形成されている点で、第２の実施の形態と異なっている。

選択ゲートトランジスタＳＧ１の直下の拡散領域３２は、開口ＥＩよりもメモリセルＭＣ側の位置に僅かに形成されているのみである。そして、素子分離絶縁膜４の表面の高さは、図１２の破線Ｂ４、及び図１３に示すように、ドレインコンタクト拡散領域１５’と選択ゲートトランジスタＳＧ１が形成される領域Ｐ１６（開口ＥＩの直下に形成された素子分離絶縁膜４も、この領域Ｐ１６の内部に含まれる）において、他の領域（メモリセルＭＣが形成される領域）に比べ高くされている。換言すれば、素子分離絶縁膜４は領域Ｐ１６においてはエッチバックされておらず、その他の領域（メモリセルＭＣ、ソース側選択ゲートトランジスタＳＧ２を含む領域）ではエッチバックされている。

このような構成は、図１４に示すように、マスクＭを、ドレインコンタクト拡散領域１５’、及び選択ゲート線ＳＧＤの大部分（メモリセルＭＣ側の一部を除く）が覆われるように形成することにより得られる。その他の製造工程は、図５〜図１０Ｂで説明したのと略同一でよい。
本実施の形態は、第１の実施の形態と同様の効果を有する。これに加え、次のような効果も有する。すなわち、本実施の形態では、選択ゲート線ＳＧＤも大部分がマスクＭで覆われ、開口ＥＩが形成される部分もこのマスクＭで覆われる。従って、開口ＥＩが形成される位置においては、素子分離絶縁膜４はエッチバックされず、ワード線方向（図１３の紙面垂直方向）において、ゲート間絶縁膜１２及び開口ＥＩの高さ方向の位置は不変である（図１５参照）。
この開口ＥＩの位置において素子分離絶縁膜ＥＩが第１の実施の形態のようにエッチバックされた場合、ゲート間絶縁膜１２は、図１５のＩＶ−ＩＶ’断面において、素子分離絶縁膜４の位置で凹んだ凸凹の形状となり、従って、開口ＥＩの高さ方向の位置も一定でなくなり、水平方向でうねりを有することになる。このような開口ＥＩは、所望の幅に形成することが困難で、歩留まりを低下させる虞がある。この点、本実施の形態では、ＩＶ−ＩＶ’断面で開口ＥＩの高さが一定であり（平坦であり）、上記のような問題は生じない。

［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１６〜図１８を参照して説明する。この実施の形態のメモリセルアレイ部分の構成は、平面レイアウト構造、Ｉ−Ｉ’断面は、前述の実施の形態と同様である（図１、図２）。ただし、ＩＩ−ＩＩ’断面、ＩＩＩ−ＩＩＩ’断面の構造は前述の実施の形態とは異なっている。
具体的には、図１６のＩＩ−ＩＩ’断面図に示されるように、拡散領域３２は、ドレインコンタクト拡散層１５’に加え、選択ゲートトランジスタＳＧ１がメモリセルＭＣと共有するソース・ドレイン拡散領域１５の一部においても形成されていない点で、前述の実施の形態と異なっている。すなわち、拡散領域３２はメモリセルＭＣと選択ゲートトランジスタＳＧ１との間のソース・ドレイン拡散領域１５のメモリセルＭＣ側の一部（左側）にのみ形成され、選択ゲートトランジスタＳＧ１側（右側）には形成されていない。さらに、拡散領域３２は選択ゲートトランジスタＳＧ１のチャネルと接していない。そして、素子分離絶縁膜４の表面の高さは、図１６の破線Ｂ４、及び図１７に示すように、ドレインコンタクト拡散領域１５’と選択ゲートトランジスタＳＧ１の全体を含む領域Ｐ１７において、他の領域に比べ高くされている。換言すれば、メモリセルＭＣ、ソース側選択ゲートトランジスタＳＧ２の領域においては、素子分離絶縁膜４はエッチバックされているが、領域Ｐ１７においては、エッチバックされていない。

このような構成は、図１８に示すように、マスクＭを、選択ゲート線ＳＧＤの全体、及びドレインコンタクト拡散領域１５’の全体が覆われるように形成することにより得られる。その他の製造工程は、図５〜図１０Ｂで説明したのと略同一でよい。
この実施の形態によれば、第１、第２の実施の形態と同様の効果が得られる。加えて、選択ゲート線ＳＧ１が完全にマスクＭで覆われるので、選択ゲートトランジスタＳＧ１のチャネル領域に拡散層３２が形成されることを防ぐことができる。すなわち、選択ゲートトランジスタＳＧ１のチャネル領域に拡散層３２が形成されると、拡散層３２の端部の位置により選択ゲートトランジスタＳＧ１の閾値電圧がバラつく。ゆえに、選択ゲート線ＳＧ１が完全にマスクＭで覆うことにより、選択ゲートトランジスタＳＧ１の閾値電圧がバラツキを抑制することができる。また、選択ゲートトランジスタＳＧ１においてｐ型の拡散層３２を形成することは、所謂ＧＩＤＬ電流を増加させ、誤書込み等の可能性を増大させる虞があるが、本実施の形態によれば、ｐ型の拡散層３２は選択ゲートトランジスタＳＧ１の直下には形成されないので、ＧＩＤＬ電流の発生は抑制されている。従って、書き込み禁止のメモリセルに対し誤書き込みがされたり、逆に誤消去がされたりする虞を低減することができる。

［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１９〜図２２を参照して説明する。この実施の形態のメモリセルアレイ部分の構成は、平面レイアウト構造及びＩ−Ｉ’断面の構造は、前述の実施の形態と同様である（図１、図２）。ただし、ＩＩ−ＩＩ’断面、ＩＩＩ−ＩＩＩ’断面の構造は前述の実施の形態とは異なっている。

加えて、本実施の形態では、選択ゲートトランジスタＳＧ１、ＳＧ２に隣接するメモリトランジスタは、データ記憶に用いられないダミートランジスタ（ダミーセル）ＤＭＣとされ、選択ゲート線ＳＧＤ，ＳＧＳに隣接するワード線は、ダミートランジスタＤＭＣに接続されたダミーワード線ＤＷＬとされている。

このようなダミートランジスタＤＭＣを有するメモリストリングのデータ読み出しにおいては、ダミートランジスタＤＭＣのダミーワード線ＤＷＬに大きな読み出しパス電圧を印加せずとも正確な読み出しが出来るのが望ましい。すなわち、ダミートランジスタＤＭＣの閾値電圧は低い方が好ましい。ダミーワード線ＤＷＬに大きな読み出しパス電圧を印加する場合には、その影響で隣接するメモリセルＭＣの見かけの閾値電圧が上昇し、誤読み出しを生じさせる虞がある。

このため、ダミートランジスタＤＭＣの閾値電圧を下げるために、上述の拡散領域３２はダミートランジスタＤＭＣの直下には形成しないようにするのが好適である。このため、本実施の形態では、ダミートランジスタＤＭＣの位置における素子分離絶縁膜４のエッチバックは行わず、従ってダミートランジスタＤＭＣが形成される位置を含む領域Ｐ１８における素子分離絶縁膜４の高さは、他の通常の（データ記憶に用いられる）メモリトランジスタＭＣの位置における素子分離絶縁膜４の高さよりも高くされている（図２０、図２１参照）。このため、図２０に示すように、拡散領域３２は、ドレインコンタクト拡散領域１５’の形成される領域、選択ゲートトランジスタＳＧ１の形成される領域だけでなく、ダミートランジスタＤＭＣが形成される領域においても形成されていない。拡散領域３２は、通常のメモリトランジスタＭＣが形成される領域、ソース側選択トランジスタＳＧ２が形成される領域においてのみ形成されている。

このような構成は、図２２に示すように、マスクＭを、選択ゲート線ＳＧＤの全体、及びドレインコンタクト拡散領域１５’の全体、及びダミーワード線ＤＷＬの形成されるべき領域の全体が覆われるように形成することにより得られる。その他の製造工程は、図５〜図１０Ｂで説明したのと略同一でよい。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記第１〜第４の実施の形態は、マスクＭの境界位置がそれぞれ異なっているが、各実施の形態で具体的に図示したマスクＭの境界位置の間の位置にマスクＭの境界位置を設定したものも、ドレインコンタクト拡散領域１５’がマスクＭで覆われている限り、本発明に含まれ得る。

また、上記の実施の形態では、ドレインコンタクト拡散領域１５’を含む素子形成領域２Ａと、ドレインコンタクト拡散領域１５’の位置における素子分離絶縁膜４をマスクＭで覆うことにより、少なくともドレインコンタクト拡散領域１５’に隣接する素子分離絶縁膜４がエッチバックされないようにするとともに、少なくともドレインコンタクト拡散領域１５’において拡散領域３２が形成されないようにしていた。しかし、本実施の形態は、ドレインコンタクト拡散領域１５’だけでなく、ソース側コンタクト３３と接するソースコンタクト拡散領域（図示せず）においても、拡散領域３２が形成されないようにすることが可能である。その場合、図２３Ａに示すように、ソースコンタクト拡散領域を覆うようにマスクＭを形成することができる。或いは、図２３Ｂに示すように、ソース側コンタクト拡散領域だけでなくソース側選択ゲートトランジスタＳＧ２をマスクＭで覆うこともできるし、また、図２３Ｃに示すように、これらに加えてソース側のダミーメモリセルＤＭＣをマスクＭで覆うこともできる。図２３Ａのようにした場合、ソースコンタクト拡散領域と接する素子分離絶縁膜４はエッチバックされず、ソースコンタクト拡散領域が形成されるべき位置に拡散領域３２は形成されない（図２４、図２５の断面図）。図２３Ｂのようにした場合には、ソース側選択ゲートトランジスタＳＧ２においても拡散領域３２が形成されず、選択ゲートトランジスタＳＧ２の閾値電圧がバラツキを抑制することができる。図２３Ｃのようにした場合には、ダミーセルＤＭＣにおいても拡散領域３２が形成されず、ダミーセルＤＭＣの閾値電圧の上昇を抑制することができる。

図２６〜図２９に、それぞれ第１、第３、第４の実施の形態の製造方法、及び比較例の製造方法を実行した場合に得られる素子形成領域２Ａの不純物濃度の分布を内製シミュレータでシミュレーションした結果を示している。ここで、比較例（図２９）は領域Ｐ１５’にマスクＭを形成せず、このために素子分離絶縁膜４の高さが全域に亘って同じである場合のシミュレーション結果である。なお、便宜上、図２６は領域Ｐ１５’の境界を選択ゲートトランジスタＳＧ１の中央部分にしている。

ここで、図２６〜図２９の濃度曲線Ａ，Ｂ，Ｃ，Ｄは、それぞれある不純物濃度の濃度曲線を示している。それぞれの濃度曲線上の領域は、等しい不純物濃度を有している。濃度曲線Ａにおける不純物濃度は濃度曲線Ｂにおける不純物濃度よりも大きい。また、濃度曲線Ｄは、濃度曲線Ｃよりも更に小さい不純物濃度を表している。

まず、図２６と図２９を参照して、ドレインコンタクト拡散領域１５’の選択ゲートトランジスタＳＧ１側の端部を含む領域Ａ１を比較する。図２６と図２９の領域Ａ１において、ドレインコンタクト拡散領域１５’の境界から線Ｂまでの距離は、図２６の方が図２９よりも大きい。すなわち、比較例に比べて第１の実施の形態は、ドレインコンタクト拡散領域１５’の境界における不純物濃度の傾斜が緩やかである。従って、ドレインコンタクト拡散領域１５’から半導体基板へのジャンクションリークを減らすことができる。

次に、図２６と図２７を参照して、選択ゲートトランジスタＳＧ１の直下領域である領域Ｂ１を比較する。図２６では領域Ｂ１を複数の濃度曲線が通過し、領域Ｂ１内に不純物濃度の傾斜が存在する一方で、図２７の領域Ｂ１では、濃度曲線が通過せず、領域Ｂ１での不純物濃度分布はほぼ一定である。すなわち、第３の実施の形態においては、第１の実施の形態に加えて選択ゲートトランジスタＳＧ１の閾値電圧のバラツキをより小さくすることができる。

次に、図２６と図２７を参照して、選択ゲートトランジスタＳＧ１とメモリセルＭＣとの間の拡散領域１５の選択ゲートトランジスタＳＧ１に近い側の領域である領域Ｃ１での不純物濃度を比較する。図２６においては、領域Ｃ１に濃度曲線Ｃ、Ｄが接近しているのに対し、図２７においては、領域Ｃ１は濃度曲線Ｃ、Ｄとは離間している。従って、図２７の領域Ｃ１から半導体基板へ伸びる空乏層は、図２６の領域Ｃ１から半導体基板へ伸びる空乏層よりも大きい。すなわち、第３の実施の形態においては、第１の実施の形態に比べ、書き込み動作における非選択メモリセルストリングのＧＩＤＬ電流を小さくすることができる。

次に、図２７と図２８において、選択ゲートトランジスタＳＧ１とメモリセルＭＣ（ダミーセルＤＭＣ）との間に位置する拡散領域１５のメモリセルＭＣ側の端部を含む領域Ｄ１を比較する。図２７の領域Ｄ１のダミーセルＤＭＣのチャネル領域は、濃度曲線ＣとＤの間の不純物濃度を有している。これに対し、図２８においては、ダミーセルＤＭＣのチャネル領域は、濃度曲線ＣとＤの間ではなく、濃度曲線Ｄよりも更に小さい不純物濃度を有している。従って、図２８では、図２７に比べ、ダミーセルＤＭＣのチャネル領域における不純物濃度を減らすことができる。従来においては、ダミーセルＤＭＣの閾値電圧はメモリセルＭＣの閾値電圧よりも高くなる傾向にあったが、第４実施形態においては、ダミーセルＭＤＣの閾値電圧とメモリセルＭＣの閾値電圧をほぼ同じにすることができる。よって、読み出し動作時におけるダミーセルＤＭＣのパス電圧（メモリセルＭＣに蓄えられた電荷の量によらずメモリセルトランジスタがオンする電圧）を他のメモリセルＭＣのパス電圧と同一化できる。その結果、回路動作を簡略化することができ、読み出し動作を高速化することができる。

１…シリコン基板、２…ｐ型ウェル、２Ａ…素子形成領域、３…トレンチ、４…素子分離絶縁膜、１０…トンネル酸化膜、１１…浮遊ゲート、１２…ゲート間絶縁膜、１３…制御ゲート（ワード線）、１４…シリコン窒化膜、１５…拡散層、１６…絶縁膜、１７…シリコン窒化膜、２０…層間絶縁膜、２１…コンタクトプラグ、２２…Ｗ配線、２３…層間絶縁膜、２４…コンタクトプラグ、２５…ビット線、２６…シリコン酸化膜、２７…シリコン窒化膜、２８…ポリイミド膜、３１…絶縁膜、３２…拡散領域。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成される半導体層と、
   前記半導体層中に形成され、第１方向を長手方向とする素子分離絶縁膜と、
   前記素子分離絶縁膜により前記半導体層を前記第１方向を長手方向として分離して形成される素子形成領域と
   を備え、
   前記素子形成領域上には、直列接続された複数のメモリトランジスタからなるメモリストリング、前記メモリストリングに一端を接続される選択ゲートトランジスタ、及び前記選択ゲートトランジスタの他端に接続されその表面においてコンタクトと接するコンタクト拡散領域が形成され、
   前記素子分離絶縁膜は、第１領域においては第１の高さを有する一方、第２領域においては前記第１の高さよりも高い第２の高さを有し、
   少なくとも前記コンタクト拡散領域に隣接する前記素子分離絶縁膜は前記第２領域に存在し、
   前記メモリトランジスタに隣接する前記素子分離絶縁膜は前記第１領域に存在し、
   前記素子分離絶縁膜は、第１導電型の不純物を注入されており、
   前記素子形成領域は、前記素子分離絶縁膜から前記第１導電型の不純物が拡散されて形成された第１導電型の拡散領域を有し、
   前記第２領域の前記素子分離絶縁膜に隣接する前記素子形成領域における前記第１導電型の不純物の不純物濃度は、前記第１領域の前記素子分離絶縁膜に隣接する前記素子形成領域に形成された前記第１導電型の拡散領域の第１の不純物の不純物濃度よりも低い
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記メモリトランジスタは、ゲート絶縁膜を介してチャネル領域上に形成され保持データに対応する電荷を蓄積する第１ゲート電極と、ワード線として機能する第２ゲート電極と、前記第１ゲート電極及び前記第２ゲート電極の間に形成される第１ゲート間絶縁膜とを備え、
   前記選択ゲートトランジスタは、前記第１ゲート電極と同層に形成される第３ゲート電極と、前記第２ゲート電極と同層に形成される第４ゲート電極と、前記第３ゲート電極及び前記第４ゲート電極の間に形成される第２ゲート間絶縁膜と、前記第３ゲート電極と前記第４ゲート電極とを短絡させるために前記第２ゲート間絶縁膜に形成された開口とを備え、
   前記開口は、前記第２領域内に存在することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記選択ゲートトランジスタに接続される前記メモリトランジスタはデータ記憶に用いられないダミートランジスタであり、
   前記ダミートランジスタは、前記第２領域の前記素子分離絶縁膜と隣接することを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第１導電型の拡散領域と前記コンタクト拡散領域は互いに分離して形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 素子形成領域上に、複数のメモリトランジスタを直列接続してなるメモリストリング、前記メモリストリングの一端に一端を接続される選択ゲートトランジスタ、及び前記選択ゲートトランジスタの他端に接続されコンタクトと接するコンタクト拡散領域とを備える不揮発性半導体記憶装置の製造方法であって、
   メモリトランジスタを形成するための半導体層を半導体基板上に形成するステップと、
   前記半導体層に第１方向を長手方向としてトレンチを形成し、このトレンチに素子分離絶縁膜を形成することにより、前記半導体層を前記素子分離絶縁膜により複数の素子形成領域に分離するステップと、
   少なくとも前記コンタクト拡散領域が形成されるべき領域をマスクで覆うステップと、
   前記マスクを用いて前記素子分離絶縁膜をエッチバックするステップと、
   前記マスクを用いて前記素子分離絶縁膜に不純物を注入するステップと、
   熱工程により前記不純物を素子分離絶縁膜から前記素子形成領域に向けて拡散させるステップと
   を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。

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