JP5099691B2 - 半導体装置 - Google Patents

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Description

本発明は不揮発性メモリに関し、特に電荷蓄積領域を複数有するトランジスタを用いた不揮発性メモリに関する。
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリセルの微細化を目的とした技術開発が進められている。
不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリセルの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴い、トンネル酸化膜の薄膜化が必要である。しかし、トンネル酸化膜の薄膜化により、トンネル酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フローティングゲートに蓄積された電荷が損失するといった信頼性上の障害が発生するためである。
これを解決するために、ＭＯＮＯＳ（Metal
Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon
Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide/Nitride/Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥があっても、フローティングゲート型のように電荷の損失が発生し難い。
また、高記憶容量化を目的に、１つのトランジスタに２以上の電荷蓄積領域を有する不揮発性メモリが開発されている。例えば、特許文献１には、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有する（平面蓄積型）トランジスタが開示されている。また、特許文献２にはゲート電極の両側側壁に電荷蓄積領域とする（側壁蓄積型）トランジスタが開示されている。
前述の複数の電荷蓄積領域を有するトランジスタを用いたフラッシュメモリにおいては、ソースとドレインを入れ替えて対称的に動作させる。これより、上記フラッシュメモリのメモリアレイ構造は、ソースとドレインを区別しないバーチャル・グランド方式が採用されている。このアレイ構造においては、ビットラインがソース領域とドレイン領域であるソース・ドレイン領域を兼ねており、ビットラインはワードラインの幅方向に延在している。このため、トランジスタのソース・ドレイン領域間の電流はワードラインの延在方向に流れている。
米国特許第６０１１７２５号明細書 特開２００４−５６０９５公報
しかしながら、複数の電荷蓄積領域を有するトランジスタを用いたフラッシュメモリにおいては、ビットラインは砒素等のイオン注入拡散領域で形成されている。そのため、イオン注入した不純物はその後の熱工程により幅方向に拡散し、ビットライン幅が広くなってしまう。また、ビットラインは書き込み消去特性の向上のため低抵抗である必要があり、高エネルギ、高ドーズでイオン注入を行うため、さらにビットライン幅は広くなる。これでは、メモリセルの微細化の妨げとなる。
さらに、高エネルギ、高ドーズのイオン注入で形成したとしても、ビットラインの抵抗は十分低くはないため、配線層を用い、複数のワードラインをまたぐ毎にビットラインを配線層に接続し、ビットライン全体の低抵抗化を図る必要がある。この場合、接続のためのコンタクトホールがビットラインから外れてコンタクトすると、接合電流が流れる。そこで、ビットラインとコンタクトホールの合わせ余裕を持たせる必要がある場合がある。これでは、メモリセルの微細化の妨げとなる。
本発明は、ソース・ドレイン領域がビットラインを兼ねることによる上記弊害を除き、メモリセルの微細化が可能な半導体装置を提供することを目的とする。
本発明は、半導体基板上に形成されたゲート電極と、該ゲート電極の両側の前記半導体基板内に形成された２つのソース・ドレイン領域と、複数の電荷蓄積領域とを具備するトランジスタと、前記ソース・ドレイン領域に接続されたビットラインと、前記ゲート電極に接続されたワードラインと、を具備し、前記２つのソース・ドレイン領域間に流れる電流方向は、前記ワードラインの幅方向である半導体装置である。本発明によれば、ソース・ドレイン領域間に電流の流れる方向をワードラインの幅方向としているため、ビットラインをソース・ドレイン領域を兼ねず形成することができる。このため、ビットライン形成後のワードライン形成や配線層形成時の熱処理工程によって、ビットラインが横方向に拡散することを防止できる。これにより、メモリセルの微細化が可能となる。
本発明は、前記電荷蓄積領域を、前記半導体基板とゲート電極の間とゲート電極の側壁のいずれか一方に形成される半導体装置とすることができる。本発明によれば、平面蓄積型または側壁蓄積型トランジスタを有する半導体装置においても、メモリセルの微細化が可能となる。さらに、側壁蓄積型トランジスタを有する半導体装置においては、ソース・ドレイン領域間を流れる電流の方向をワードラインの幅方向とすることで、ワードラインとゲート電極と別の層で形成する必要がなくなる。これにより、製造工程を簡略化することができる。
本発明は、前記電荷蓄積領域は、前記半導体基板とゲート電極の間とゲート電極の側壁のいずれか一方に形成される半導体装置とすることができる。本発明は、前記ワードラインは前記ゲート電極を兼ねて形成された半導体装置とすることができる。本発明によれば、製造工程を簡略化することができる。
本発明は、前記ワードラインは直線状に延在し、前記ビットラインは、前記ワードラインの幅方向に延在し、隣接するワードラインの間に頂点部を有するジグザク状あり、前記ビットラインの延在方向に隣接するトランジスタは、1つの前記ソース・ドレイン領域を共有し、前記ビットラインは、前記頂点部で前記ソース・ドレイン領域に接続され、前記頂点部であって第１のトランジスタが有するゲート電極に接続されたワードラインの片側において、前記第１のトランジスタの前記ソース・ドレイン領域の1つと接続されたビットラインは、前記ワードラインの反対側において、前記ワードラインの延在方向に隣接する第２のトランジスタの前記ソース・ドレイン領域の1つに接続された半導体装置とすることができる。本発明によれば、ビットラインをジグザグ状とすることにより、メモリセルの微細化が可能となる。
本発明は、前記第１のトランジスタおよび前記第２のトランジスタは、前記ワードラインの延在方向に隣接するビットラインと、それぞれ接続された半導体装置とすることができる。
本発明は、前記ワードラインの延在方向に隣接するトランジスタ間が酸化シリコン膜を用い素子分離された半導体装置とすることができる。本発明によれば、ビットラインとソース・ドレイン領域を接続するコンタクトホールがずれて形成されたとしても、コンタクトホールと半導体基板間に接合電流が流れることがなく、メモリセルを微細化することができる。
本発明は、前記ワードラインは、ジグザグ状に延在し、前記ビットラインは、ワードラインの幅方向に延在し、前記ワードラインのジグザグ状の頂点部を通る直線状であり、前記トランジスタは、前記ワードラインの隣り合う前記頂点部間に配置され、前記ワードラインの延在方向に隣接するトランジスタは1つの前記ソース・ドレイン領域を共有する半導体装置とすることができる。本発明によれば、ワードラインをジグザグ状とすることにより、メモリセルの微細化が可能となる。
本発明は、隣接する２つの前記ビットラインは、１つのトランジスタの前記ワードラインの両側に形成された２つの前記ソース・ドレイン領域に、それぞれ接続された半導体装置とすることができる。
本発明は、前記ビットラインの延在方向に隣接するトランジスタ間が酸化シリコン膜を用い素子分離された半導体装置とすることができる。本発明によれば、ビットラインとソース・ドレイン領域を接続するコンタクトホールがずれて形成されたとしても、コンタクトホールと半導体基板間に接合電流が流れることがなく、メモリセルを微細化することができる。
本発明によれば、ソース・ドレイン領域間に電流の流れる方向をワードラインの幅方向としているため、ビットラインをソース・ドレイン領域を兼ねず形成することができる。このため、ビットライン形成後のワードライン形成や配線層形成時の熱処理工程によって、ビットラインが横方向に拡散することを防止できる。これにより、メモリセルの微細化が可能となる。
図1は実施例１に係るメモリセルに用いるトランジスタの断面図である。 図２は実施例１に係るメモリセルの上視図である。 図３は実施例１に係るメモリセルの断面図であり、図２のＡ−Ａ断面を示す図である。 図４は実施例１に係るメモリセルの断面図であり、図２のＢ−Ｂ断面を示す図である。 図５は実施例１に係るメモリセルの断面図であり、図２のＣ−Ｃ断面を示す図である。 図６は実施例１に係るメモリセルの断面図であり、図２のＤ−Ｄ断面を示す図である。 図７は実施例１に係るメモリセルのメモリセル面積を計算するための図である。 図８は実施例１の変形例に係るメモリセルの断面図であり、図２のＡ−Ａ断面に相当する断面図である。 図９は実施例２に係るメモリセルの上視図である。 図１０は実施例２に係るメモリセルの断面図であり、図２のＡ−Ａ断面を示す図である。 図１１は実施例２に係るメモリセルの断面図であり、図２のＢ−Ｂ断面を示す図である。 図１２は実施例２に係るメモリセルの断面図であり、図２のＣ−Ｃ断面を示す図である。 図１３は実施例２に係るメモリセルの断面図であり、図２のＤ−Ｄ断面を示す図である。 図１４は実施例２に係るメモリセルのメモリセル面積を計算するための図（その１）である。 図１５は実施例２に係るメモリセルのメモリセル面積を計算するための図（その２）である。 図１６は実施例３に係るメモリセルに用いるトランジスタの断面図である。
以下、図面を参照に実施例について説明する。
図１は実施例１で用いる平面蓄積型トランジスタの断面構造である。Ｐ型半導体基板（または半導体基板内のＰ型領域）２０の所定の領域にＬＯＣＯＳ(Local Oxidation of Silicon)法を用い、フィールド酸化膜３０（酸化シリコン膜：図示せず）を形成し、素子分離を行う。半導体基板２０上にＯＮＯ膜２８として酸化シリコン膜（トンネル酸化膜）２２、窒化シリコン膜（トラップ層）２４、酸化シリコン膜（トップ酸化膜）２６を例えばＣＶＤ法により形成する。
ＯＮＯ膜２８上にゲート電極を含むワードライン１２を、例えば多結晶シリコンの成膜、所定領域のエッチングにより形成する。所定の領域に例えば砒素を注入し、ゲート電極の両側にソース・ドレイン領域１４を形成する。ワードライン１２以外のＯＮＯ膜２８をエッチングする。ＯＮＯ膜のエッチングは必須ではないが、例えばワードライン１２上部をシリサイド化し、同時にソース・ドレイン領域１４もシリサイド化することができる、いわゆるサリサイド・プロセスを採用する場合にはワードライン１２とソース・ドレイン領域１４の両方を低抵抗化できるので有効である。層間絶縁膜３２を例えば酸化シリコン膜で形成する。層間絶縁膜３０の所定箇所にコンタクトホール１６を形成する。コンタクトホール１６内を例えばＴｉ／ＷＮあるいはＴｉ／ＴｉＮおよびＷで埋込み、ビットライン１０としてＡｌの配線層を形成する。ビットライン１０はコンタクトホール１６を介しソース・ドレイン領域１４に接続される。保護膜３４を形成する。
平面蓄積層型トランジスタにおいては、特許文献１のようにゲート電極（ワードライン）１２と半導体基板２０間のＯＮＯ膜２８に２箇所の電荷蓄積領域が形成される。
図２は実施例１に係るメモリセルの上視図である。保護膜３４、層間絶縁膜３２は図示していない。また、ビットライン１０a下のコンタクトホール１６は破線で示した。直線状に延在する複数のワードライン１２ａと、ワードライン１２ａの幅方向に延在し、各ワードライン１２ａの間毎に頂点部を有するジグザク状の複数のビットライン１０ａとが形成されている。トランジスタ１１ａはワードライン１２ａの延在方向およびビットライン１０ａの延在方向に複数形成されている。さらに、各トランジスタは、ゲート電極を兼ねるワードライン１０ａの両側に２つのソース・ドレイン領域１４ａが形成されている。このとき、２つのソース・ドレイン領域１４ａ間に流れる電流方向は、ワードライン１２aの幅方向である。
ソース・ドレイン領域１４ａは、ビットライン１０ａの延在方向に隣接するトランジスタの1つのソース・ドレイン領域１４ａと共有している。例えば、ワードライン（ＷＬｎ）をゲート電極とするトランジスタはワードライン（ＷＬｎ−１）をゲート電極とするトランジスタとワードライン（ＷＬｎ）とワードライン（ＷＬｎ−１）間の領域でソース・ドレイン電極１４ａを共有している。
ビットライン１０ａは、ジグザグ状の概頂点部においてソース・ドレイン領域１４ａと接続しており、ワードライン１２ａの片側のソース・ドレイン領域１４ａに接続されたビットラインは、ワードライン１２ａの別の側で、ワードライン１２ａの延在方向の隣接するトランジスタのソース・ドレイン領域１４ａに接続されている。例えば,ワードライン（ＷＬｎ）のＷＬｎ＋１側でソース・ドレイン領域１４ａに接続されたビットライン（ＢＬｎ）は、ＷＬｎ−１側で、ワードライン１２ａの延在方向に隣接するトランジスタのソース・ドレイン領域に接続している。さらに、ワードライン（ＷＬｎ−１）のＷＬｎ−２側では、ワードライン１２ａの延在方向で、逆方向の隣接するトランジスタのソース・ドレイン領域１４ａと接続している。このように、ジグザグ状のビットライン１０ａが配置されている。
言い換えれば、ワードライン１２ａは直線状に延在し、ビットライン１０ａは、ワードライン１２ａの幅方向に延在し、隣接するワードライン１２aの間に頂点部を有するジグザク状あり、ビットライン１０ａの延在方向に隣接するトランジスタは、1つのソース・ドレイン領域１４ａを共有し、ビットライン１０ａは、頂点部でソース・ドレイン領域１４ａに接続され、頂点部であって第１のトランジスタ(例えば１１ａ)が有するゲート電極に接続されたワードライン（例えばＷＬｎ−２）の片側（例えばＷＬｎ−１側）において、第１のトランジスタ（例えば１１ａ）のソース・ドレイン領域の1つと接続されたビットライン（例えばＢＬｎ−２）は、ワードライン（例えばＷＬｎ−２）の反対側（例えばＷＬｎ−３側）において、ワードライン１２ａの延在方向に隣接する第２のトランジスタの前記ソース・ドレイン領域の1つに接続されている。
また、隣接する２つのビットライン１０ａは、それぞれワードライン１２ａの延在方向に隣接する２つのトランジスタのソース・ドレイン領域１４ａに接続されている。すなわち、前述の第１のトランジスタ（例えば１１ａ）および第２のトランジスタは、ワードライン１２ａの延在方向に隣接するビットライン（例えばＢＬｎ−３とＢＬｎ−２）と、それぞれ接続されている。
図３は図２のＡ−Ａ断面図であり、ワードライン１２ａ延在方向のワードライン１２ａ内の断面図である。半導体基板２０およびフィールド酸化膜３０ａ上にＯＮＯ膜２８およびワードライン１２ａが形成され、ビットライン１０ａは、フィールド酸化膜３０ａ上において、ワードライン１２ａ上を横切っている。ワードライン１０ａ下の半導体基板２０にはビットラインは埋め込まれていない。
図４は図２のＢ−Ｂ断面図であり、ワードライン１２ａ延在方向のワードライン１２ａ間の断面図である。ビットライン１０ａは、ジグザグ状のため、図３と異なり、フィールド酸化膜３０ａの間のソース・ドレイン領域１４ａ上に位置する。ここで、コンタクトホール１６を介しソース・ドレイン領域１４ａと接続されている。ワードライン１２ａの延在方向に隣接するソース・ドレイン領域１４ａ（すなわちトランジスタ）はフィールド酸化膜３０ａ(酸化シリコン膜)により素子分離している。
図５は図２のＣ−Ｃ断面図であり、ビットライン１０ａ延在方向のトランジスタ内の断面図である。ワードライン（ゲート電極）１２ａの両側にソース・ドレイン領域１４ａが形成さている。ビットライン１０ａはソース・ドレイン領域１４ａ上に位置し、コンタクトホール１６を介し接続している。また、ビットライン１０ａはジグザグ状のため、ビットライン（ＢＬｎ−１）とビットライン（ＢＬｎ）が交互に現れる。
図６は図２のＤ−Ｄ断面図であり、ビットライン１０ａ延在方向のトランジスタ間の断面図である。ワードライン１２ａの延在方向に隣接するトランジスタは素子分離されているため、フィールド酸化膜３０ａが形成されている。ビットライン１０ａは、ワードライン１２ａ上に位置し、同じビットライン（ＢＬｎ）が現れる。ワードライン１２ａ以外のＯＮＯ膜２８は除去されている。
図７は実施例１のメモリセル面積を計算するための図である。ビットライン１０ａ、ワードライン１２ａおよびソース・ドレイン領域１４ａの最小寸法をＦとし、ピッチを２Ｆとすると、メモリセル面積の一辺は２√２Ｆとなり、メモリセル面積は８Ｆ２とすることができる。
実施例１においては、ソース・ドレイン領域１４ａ間に電流の流れる方向をワードライン１２ａの幅方向としている。特許文献１の形式の半導体装置に多く用いられるワードラインの延在方向に電流を流す構造では、微細化を行う上でワードライン間のソース・ドレイン領域の接続（つまりビットライン）を基板中に埋め込むいわゆる埋め込みビットライン方式をとらざるを得ない。これに対して、実施例１ではソース・ドレイン領域がワードライン外に露出しているからこれをコンタクトホールで配線で結線することが可能になる。このため、埋め込みビットライン方式では必要となるビットライン形成後のワードライン１２ａ形成や配線層形成時の熱処理工程によって、ビットラインが横方向に拡散することがない。これにより、メモリセルの微細化が可能となる。さらに、ソース・ドレイン領域１４ａを形成する際のイオン注入は低エネルギ、低ドーズで行うことができ、トランジスタのショートチャネル効果を防止することができる。さらに、ビットライン１０ａをジグザグ状とし概頂点部でソース・ドレイン領域と接続している。これにより、メモリセルの微細化がさらに可能となる。
さらに、図４のように、ソース・ドレイン領域１４ａ間がフィールド酸化膜３０ａ（酸化シリコン膜）により素子分離されている。これにより、例えば、コンタクトホール１６の形成がワードライン１２ａの延在方向にずれたとしても、コンタクトホール１６はフィールド酸化膜３０ａ上に形成されるため、ビットラインと半導体基板２０間に接合電流が流れることはない。よって、コンタクトホール１６の合わせ余裕を小さくでき、メモリセルの微細化が可能となる。
実施例１の変形例として、素子分離をＳＴＩ(Shallow Trench Isolation)法を用い行うことができる。ＳＴＩ法を用いた埋込酸化膜３０ｂ（酸化シリコン膜）を用い素子分離されている以外の構成、製造方法は実施例１と同じとすることができる。図８は図２のＡ−Ａ断面に相当する断面図である。ＳＴＩ法を用いた埋込酸化膜３０ｂを用い素子分離されている以外は図３と同様である。変形例の場合も、実施例１と同様の効果が得られる。
実施例２は平面蓄積型トランジスタを用い、ＳＴＩ法を用い素子分離した例である。
図９は実施例２に係るメモリセルの上視図である。保護膜３４、層間絶縁膜３２は図示していない。ビットライン１０ｂ下のコンタクトホール１６は破線で示している。ジグザグ状に延在する複数のワードライン１２ｂと、ワードライン１２ｂの幅方向（ワードライン１２ｂの延在する方向の概垂直方向）に延在し、ワードライン１２ｂのジグザグ状の概頂点部を通る直線状の複数のビットラインが形成されている。ワードライン１２ｂの屈曲方向は複数のワードラインで同じ方向となっている。
トランジスタ１１ｂはワードライン１２ｂの延在方向およびビットライン１０ｂの延在方向に複数配置されている。また、各トランジスタ１１ｂは、ゲート電極を兼ねるワードライン１２ｂの両側に２つのソース・ドレイン領域１４ｂが形成されている。このとき、２つのソース・ドレイン領域１４ｂ間に流れる電流方向は、ワードライン１２ｂの幅方向である。さらに、各トランジスタ１１ｂはワードライン１２ｂの隣り合う頂点部間のおおよそ中央部分に配置さており、ワードライン１２ｂの延在方向に隣接するトランジスタとソース・ドレイン領域１４ｂを共有している。ビットライン１０ｂはソース・ドレイン領域１４ｂと接続している。
言い換えれば、ワードライン１２ｂは、ジグザグ状に延在し、ビットライン１０ｂはワードライン１２ｂの幅方向に延在し、ワードライン１２ｂのジグザグ状の頂点部を通る直線状であり、トランジスタ１１ｂが、ワードライン１２ｂの隣り合う前記頂点部間に配置され、ワードライン１２ｂの延在方向に隣接するトランジスタは1つのソース・ドレイン領域を共有している。さらに、隣接する２つのビットライン（例えばＢＬｎ−２とＢＬｎ−３）は、１つのトランジスタ(例えば１１ｂ)のワードライン(例えばＷＬｎ)の両側に形成された２つの前記ソース・ドレイン領域に、それぞれ接続されている。
図１０は図９のＡ−Ａ断面であり、トランジスタの電流の流れる方向の断面図である。半導体基板２０上のＯＮＯ膜２８上にゲートゲート電極を兼ねるワードライン１２ｂが形成されている。ワードライン１２ｂの両側にソース・ドレイン領域１４ｂが形成されている。半導体基板２０およびワードライン１２ｂ上にコンタクトホール１６を有する層間絶縁膜３２が形成されている。さらに、層間絶縁膜３２上にコンタクトホール１６を介しソース・ドレイン領域１４ｂと接続されるビットライン１０ｂが形成されている。層間絶縁膜３２およびビットライン１０ｂ上に保護膜３４が形成されている。隣接するトランジスタ間は埋込酸化膜３０ｂ（酸化シリコン膜）により素子分離されている。
図１１は図９のＢ−Ｂ断面図であり、ワードライン１２ｂの頂点部を横切り、ワードライン１２ｂの延在方向の断面図である。ワードライン１２ｂは埋込酸化膜３０ｂ上に形成され、ワードライン１２ｂ間のソース・ドレイン領域１４ｂはコンタクトホール１６を介しビットライン１０ｂに接続されている。ビットライン１０ｂは１つおきにソース・ドレイン領域１４ｂに接続されている。ソース・ドレイン領域１４ｂに接続されていないビットライン１０ｂはもう一方のワードライン１２ｂの頂点部において、ソース・ドレイン領域１４ｂと接続している。ワードライン１２ｂはジグザグ状のため同じワードライン（ＷＬｎ）が現れている。
図１２は図９のＣ−Ｃ断面図であり、ビットライン１０ｂ延在方向のビットライン１０ｂ内の断面図である。ワードライン１２ｂは埋込酸化膜３０ｂ上に形成され、ワードライン１２ｂ間のソース・ドレイン領域１４ｂはコンタクトホール１６を介しビットライン１０ｂに接続されている。ビットライン１０ｂはワードライン１２ｂ上を横切っており、ビットライン１０ｂ下の半導体基板２０にはビットラインは埋め込まれていない。
図１３は図９のＤ−Ｄ断面であり、ビットライン１０ｂ延在方向のビットライン１０ｂ間の断面図である。ワードライン１２ｂ間の半導体基板２０は埋め込み酸化膜３０ｂにより素子分離されている。図１２、図１３のようにビットライン１０ｂ延在方向に隣接するトランジスタは埋込酸化膜３０ｂにより素子分離されている。
図１４は実施例２のメモリセル面積を計算するための図である。ビットライン１０ｂ、ワードライン１２ｂおよびソース・ドレイン領域１４ｂの最小寸法をＦとし，ジグザグの一辺を３Ｆとする。このとき、メモリセルのビットライン延在方向の辺の長さは５√２／２Ｆ、ワードライン延在方向の辺の長さは３√２／２Ｆとなり、メモリセル面積は７．５Ｆ２とすることができる。
さらに、図１５においては、ビットライン１０ｂ、ワードライン１２ｂおよびソース・ドレイン領域１４ｂの最小寸法をＦとし，ジグザグの一辺を２√２Ｆとする。このとき、メモリセルのビットライン延在方向の辺の長さは（２＋√２）Ｆ、ワードライン延在方向の辺の長さは２√２Ｆとなり、メモリセル面積は（４＋２√２）Ｆ２（約６．８３Ｆ２）とすることができる。このように、実施例１よりメモリセル面積を小さくできる。
実施例２においても、実施例１と同様に、ソース・ドレイン領域間に流れる方向をワードライン１２ｂの幅方向としている。これにより、ビットライン１０ｂをソース・ドレイン領域１４ｂを兼ねず(含まず)に形成することができる。これにより実施例１同様、メモリセルの微細化、ショートチャネル効果を防止することができる。さらに、ビットライン１０ｂは、ジグザグ状のワードライン１２ｂの概頂点部を通り、ソース・ドレイン領域１４ｂと接続している。これにより、さらにメモリセルの微細化ができる。
さらに、図１２、図１３のように、トランジスタ間が埋込酸化膜３０ｂにより素子分離されている。これにより、例えば、コンタクトホール１６の形成がビットライン１０ｂの延在方向にずれたとしても、コンタクトホール１６は埋込酸化膜３０ｂ上に形成されるため、ビットライン１０ｂと半導体基板２０間に接合電流が流れることはない。よって、コンタクトホール１６の合わせ余裕を小さくでき、メモリセルの微細化が可能となる。なお、実施例１同様ＬＯＣＯＳ法を用い素子分離しても同様の効果が得られる。
実施例３は側壁蓄積型トランジスタを用いた例である。図１６は側壁蓄積型トランジスタの断面構造である。平面蓄積型トランジスタと同様にＳＴＩ法またはＬＯＣＯＳ法を用い、素子分離領域３０(図示せず)を形成する。半導体基板２０上に酸化シリコン膜２１を例えば熱酸化法で形成する。酸化シリコン膜２１上に、ゲート電極を兼ねるワードライン１２として、例えば多結晶シリコンの成膜、所定領域のエッチングにより形成する。ゲート電極（ワードライン）１２の側部にサイドウォール法により側壁として酸化シリコン膜２３および窒化シリコン膜（電荷蓄積領域）２９を例えばＣＶＤ法を用い形成する。全面に酸化シリコン膜２５を形成する。所定の領域に例えば砒素を注入し、ゲート電極１２（ワードライン）の両側にソース・ドレイン領域１４を形成する。層間絶縁膜３２を例えば酸化シリコン膜で形成する。層間絶縁膜３０の所定箇所にコンタクトホール１６を形成する。コンタクトホール１６内を例えばＴｉ／ＷＮあるいはＴｉ／ＴｉＮおよびＷで埋込み、ビットライン１０として例えばＡｌの配線層を形成する。ビットライン１０はコンタクトホール１６を介しソース・ドレイン領域１４に接続される。保護膜３４を形成する。
側壁蓄積型トランジスタにおいては、ゲート電極を兼ねるワードライン１２の両側に形成された窒化シリコン膜２９を電荷蓄積領域とすることができる。
上記で形成されたメモリセルは例えば実施例１や実施例２のような配置のメモリセルとすることができる。従来、側壁蓄積型トランジスタを用いたフラッシュメモリにおいては、ワードラインはゲート電極上にさらに形成するという複雑な製造方法とする必要があった。これは、ゲート電極の側壁に電荷蓄積領域を形成しているため、ソース・ドレイン領域間の電流の流れる方向に、ゲート電極を含むようにワードラインを延在させることが難しいためである。
実施例１や実施例２のメモリセルの配置とすることでソース・ドレイン領域１４間を流れる電流の方向をワードラインの幅方向とすることができる。これにより、ワードラインとゲート電極と別の層で形成する必要がなくなる。すなわち、ワードラインはゲート電極を兼ねるように形成することができる。以上より、製造工程を簡略化することができる。また、実施例１および実施例２の同じ効果も奏することができる。
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、実施例ではＳＯＮＯＳ型メモリの例であったが、トラップ層としてナノクリスタルを用いたメモリやいわゆるＨｉｇｈ−ｋ膜として知られる高誘電率材料をトラップ層やトンネル絶縁層やトップ層に用いたメモリにおいても、本発明が適用できる。

Claims (4)

  1. 半導体基板上に形成されたゲート電極と、該ゲート電極の両側の前記半導体基板内に形成された２つのソース・ドレイン領域と、複数の電荷蓄積領域とを具備するトランジスタと、
    前記ソース・ドレイン領域に接続されたビットラインと、
    前記ゲート電極に接続されたワードラインと、を具備し、
    前記２つのソース・ドレイン領域間に流れる電流方向は、前記ワードラインの幅方向であり、
    前記ワードラインは、ジグザグ状に延在し、
    前記ビットラインは、ワードラインの幅方向に延在し、前記ワードラインのジグザグ状の頂点部を通る直線状であり、
    前記トランジスタは、前記ワードラインの隣り合う前記頂点部間に配置され、
    前記ワードラインの延在方向に隣接するトランジスタは１つの前記ソース・ドレイン領域を共有し、
    隣接する２つの前記ビットラインは、１つのトランジスタの前記ワードラインの両側に形成された２つの前記ソース・ドレイン領域に、それぞれ接続され、
    前記ビットラインのそれぞれについて、前記ワードラインの全てのジグザグ形状における屈曲方向が同一である半導体装置。
  2. 前記電荷蓄積領域は、前記半導体基板とゲート電極の間とゲート電極の側壁のいずれか一方に形成される請求項１に記載の半導体装置。
  3. 前記ワードラインは前記ゲート電極を兼ねて形成された請求項１または２に記載の半導体装置。
  4. 前記ビットラインの延在方向に隣接するトランジスタ間が酸化シリコン膜を用い素子分離された請求項１〜３のいずれかに記載の半導体装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318292A (ja) * 2002-04-12 2003-11-07 Samsung Electronics Co Ltd ２ビット書き込み可能な不揮発性メモリ素子、その駆動方法及びその製造方法
JP2004342721A (ja) * 2003-05-14 2004-12-02 Seiko Epson Corp 不揮発性記憶装置を含む半導体装置
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318292A (ja) * 2002-04-12 2003-11-07 Samsung Electronics Co Ltd ２ビット書き込み可能な不揮発性メモリ素子、その駆動方法及びその製造方法
JP2004342721A (ja) * 2003-05-14 2004-12-02 Seiko Epson Corp 不揮発性記憶装置を含む半導体装置
JP2004349353A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及びその動作方法、並びに、携帯電子機器

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