JP2009164349A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板1上にx方向を長手方向として形成された素子領域10と素子分離領域20とを備える。また、素子領域10に形成されたセルトランジスタCTとこのセルトランジスタCTを選択するための選択トランジスタSTとを含むメモリセルMCを備える。y方向に並んで配列された複数のメモリセルMCに共通に接続されy方向に延びるように制御ゲート線CGLが配列され、制御ゲート線CGLは素子領域10上では第1の幅D2を有する一方素子分離領域20上では第1の幅D2より広い第2の幅D1を有する。
【選択図】図2
【解決手段】不揮発性半導体記憶装置は、半導体基板1上にx方向を長手方向として形成された素子領域10と素子分離領域20とを備える。また、素子領域10に形成されたセルトランジスタCTとこのセルトランジスタCTを選択するための選択トランジスタSTとを含むメモリセルMCを備える。y方向に並んで配列された複数のメモリセルMCに共通に接続されy方向に延びるように制御ゲート線CGLが配列され、制御ゲート線CGLは素子領域10上では第1の幅D2を有する一方素子分離領域20上では第1の幅D2より広い第2の幅D1を有する。
【選択図】図2
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特にフラッシュメモリのメモリセルアレイの構造に関するものである。
電気的書き換え可能な不揮発性半導体記憶装置として、2トランジスタ構造を有するNOR型のフラッシュメモリ(Flash memory)がある。NOR型のフラッシュメモリは、高速にアクセスすることが可能であると共に、1バイト単位の書き込み・読み出しが可能である。
この2トランジスタ構造を有するフラッシュメモリのメモリセルアレイには、情報を記憶するセルトランジスタとそれを選択する選択ゲートトランジスタとを一単位とするメモリセルが複数個、行列状に配列されている。セルトランジスタは、制御ゲート電極と浮遊ゲート電極との2層ゲート構造を有し、浮遊ゲートに不揮発に情報を記憶する。メモリセルは、半導体基板の表層部に形成された素子領域内において、セルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域が共有されるように形成される。また、このメモリセルは、隣接するセルトランジスタ同士がドレイン領域を共有するように形成されると共に、選択ゲートトランジスタ同士がソース領域を共有するように形成され、交互に繰り返して一列に配置されている。一列に配置されたメモリセルの列の間は、半導体基板上にSTI(Shallow Trench Isolation)によって形成された素子分離領域により、分離されている。このようなフラッシュメモリにおいて高集積化を図るため、セルトランジスタの制御ゲート電極と選択ゲートトランジスタの選択ゲート電極とを同時に形成することにより、制御ゲート電極と選択ゲート電極との間の距離を縮小する構成が特許文献1に開示されている。
従来の2トランジスタ構造を有するフラッシュメモリのメモリセルアレイにおいて、2つのメモリセルの間隔がある一定距離よりも短くなると、層間絶縁膜を埋め込む際に、埋め込み材に空隙(Void)が発生するおそれがある。空隙が発生すると、2つのセルトランジスタが共有するドレイン領域にホール形状のコンタクトを形成するために導電性物質を堆積する過程において、当該空隙部分にも導電性物質が拡散、堆積する。そして、電気的に孤立させるべき各コンタクトが空隙に詰まった物質を介して電気的にショートする。このような現象を避けるために、埋め込み材に空隙が形成されない距離までしかメモリセル間距離を縮めることができず、メモリセルアレイのサイズを縮小することが困難であった。
特開平11−330279号公報
本発明は、メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
本発明の一の態様に係る不揮発性半導体記憶装置は、半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、前記素子領域に形成されたセルトランジスタとこのセルトランジスタを選択するための選択トランジスタとを含むメモリセルを配列してなる複数のメモリセルアレイと、前記第1の方向に並んで配列された複数の前記メモリセルにより共有されるコンタクト領域と、前記第1の方向と直交する第2の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第2の方向に延びるように配列されたゲート電極配線とを備え、前記ゲート電極配線は、前記素子領域上では第1の幅を有する一方前記素子分離領域上では第1の幅より広い第2の幅を有するように形成されたことを特徴とする。
本発明の別の態様に係る不揮発性半導体記憶装置は、半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、前記素子領域に形成され複数個直列接続されたセルトランジスタとこの直列接続されたセルトランジスタの両端に設けられたセルトランジスタを選択するための選択トランジスタとを含むメモリセルユニットを配列してなる複数のメモリセルブロックと、前記第1の方向に並んで配列された複数の前記選択トランジスタにより共有されるコンタクト領域と、前記第1の方向と直交する第2の方向に並んで配列された複数の前記選択トランジスタに共通に接続され前記第2の方向に伸びるように配列されたゲート電極配線とを備え、前記ゲート電極配線は、前記素子領域上では第1の幅を有する一方前記素子分離領域上では第1の幅より広い第2の幅を有するように形成されたことを特徴とする。
本発明の一の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第1の方向を長手方向とする複数の素子領域と複数の前記素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域とを形成する工程と、前記半導体基板上の素子領域上にセルトランジスタと選択ゲートトランジスタとが直列接続されたメモリセルを形成する工程と、第1の方向と直交する第2の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第2の方向に延びるように配列されたゲート電極配線を形成する工程とを備え、前記素子領域上では第1の幅を有する一方前記素子分離領域上では第1の幅より広い第2の幅を有するように前記ゲート電極配線を形成することを特徴とする。
本発明によれば、メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。実施の形態では第1導電型をn型、第2導電型をp型として説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付すことによりその説明を省略する。
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。本実施の形態の不揮発性半導体記憶装置は、2トランジスタ構造を有するNOR型フラッシュメモリとして構成されている。
図1に示すように、本実施の形態の不揮発性半導体記憶装置は、複数のメモリセルMCが行列状に配列されている。各メモリセルMCは、直列接続された2層ゲート構造を有する不揮発性のセルトランジスタCTと選択ゲートトランジスタSTとからなる。セルトランジスタCTのソース領域は、選択ゲートトランジスタSTのドレイン領域と共有されている。
メモリセルアレイ上において、メモリセルMCは、列方向(図1に示すx方向)に隣接する2つのセルトランジスタCT同士がドレイン領域を共有する部分と、選択ゲートトランジスタST同士がソース領域を共有する部分とが交互に繰り返すように配置されている。また、図1に示すように、行方向(図1に示すy方向)に配列された複数のセルトランジスタCTが制御ゲート電極を共通接続するように、複数の制御ゲート線CGLが行方向に配設されている。また、行方向(図1に示すy方向)に配列された複数の選択ゲートトランジスタSTが選択ゲート電極を共通接続するように、複数の選択ゲート線SGLが行方向に配設されている。
また、列方向(図1に示すx方向)に隣接する2つのセルトランジスタCT同士で共有するドレイン領域は、ドレインコンタクトDCを介して低抵抗のビット線BLに繋がっている。すなわち、2つのセルトランジスタCTで共有されるドレイン領域は、ドレインコンタクトDCのコンタクト領域となる。列方向に配列された複数のドレイン領域に共通接続するように、複数のビット線BLが列方向に配設されている。また、列方向(図1に示すx方向)に隣接する2つの選択ゲートトランジスタSTで共有するソース領域は、低抵抗のソース線SLに繋がっている。行方向(図1に示すy方向)に配列された複数のソース領域に共通接続するように、複数のソース線SLが行方向に配設され、このソース線SLを介してメモリセルアレイ外部から電位が与えられる。
図2は、図1に示す不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。図3は、図2中のA−A’線及びB−B’線に沿った断面を示す断面図である。図3(a)は図2のA−A’線断面図であり、図3(b)は、図2のB−B’線断面図である。
図2及び図3に示す不揮発性半導体記憶装置のメモリセルMCは、半導体基板1(本実施の形態ではp型シリコン(Si)基板)の表層部に図2に示すx方向を長手方向として形成された複数の素子領域10(本実施の形態では半導体基板1の表面に形成されたp+型半導体層)に形成される。図2及び図3に示すように、素子領域10上でセルトランジスタCTのソース領域32と選択ゲートトランジスタSTのドレイン領域32とが共有されるように形成されたメモリセルMCが配列されている。
図3に示すように、セルトランジスタCTは、素子領域に形成されたソース・ドレイン用の拡散領域31、32及びチャネル領域ch1を有する。チャネル領域ch1上には、ゲート絶縁膜(トンネル絶縁膜)11を介して、積層構造のゲート電極G1が形成されている。この積層構造のゲート電極G1は、浮遊ゲート電極12、ゲート間絶縁膜13及び制御ゲート電極14の三層からなる。本実施の形態では、浮遊ゲート電極12は例えば二層のポリシリコン膜からなり、ゲート間絶縁膜13は例えばONO膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜)からなる。また、制御ゲート電極14は例えば表面に金属シリサイド層15が形成されたポリシリコン膜からなる。そして、制御ゲート線CGLは、行方向に並ぶセルトランジスタCTの制御ゲート電極14を共通接続するように構成されている。
また、図3に示すように、選択ゲートトランジスタSTは、セルトランジスタCTと同様に、素子領域10に形成されたソース・ドレイン用の拡散領域32、33及びチャネル領域ch2を有する。チャネル領域ch2上には、ゲート絶縁膜11を介して、ゲート電極G2が形成されている。選択ゲートトランジスタSTでは、下層ゲート電極が選択ゲート電極G2として用いられている。そして、選択ゲート線SGLは、行方向に並ぶ選択ゲートトランジスタSTの選択ゲート電極G2を共通接続するように構成されている。
セルトランジスタCTのドレイン領域31上、選択ゲートトランジスタSTのソース領域33上、制御ゲート電極14上及び選択ゲートトランジスタSTの上層ゲート電極14a上には、それぞれ金属シリサイド層15が形成されている。また、セルトランジスタCT及び選択ゲートトランジスタSTのゲート電極G1、G2の側壁には側壁絶縁膜16が形成される。メモリセルMCにおいて、セルトランジスタCTと選択ゲートトランジスタSTとの間は例えば側壁絶縁膜16で埋められている。
また、図3に示すように、セルトランジスタCT及び選択ゲートトランジスタSTは、層間絶縁膜17により覆われている。この層間絶縁膜17に対し、セルトランジスタCT同士で共有される複数のドレイン領域31上にコンタクトホールが開口されている。このコンタクトホールが金属、例えばタングステン(W)により埋められて、各ドレイン領域31と接触する複数のドレインコンタクトDCが形成されている。そして、同一列の複数のドレインコンタクトDCに共通に接続するように金属、例えばタングステン(W)を用いた複数のビット線BLが層間絶縁膜17上で列方向に配設されている。また、図3には図示していないが選択ゲートトランジスタST同士で共有されるソース領域33上にソース領域33と接触する配線、例えばタングステンを用いて構成されたソース線SLが行方向に複数配設されている。
本実施の形態のメモリセルアレイにおいては、素子領域10が列方向においてSTI(shallow trench Isolation)構造の素子分離領域20で分離されている。素子分離領域20は、素子領域10と同様に図2に示すx方向を長手方向として、半導体基板1上の素子領域10に挟まれる位置に形成されている。制御ゲート線CGL及び選択ゲート線SGLはこの素子分離領域20を跨ぐように配設されている。そして、図2に示すA−A’線上での制御ゲート線CGL間のx方向の幅D1は、B−B’線上でのx方向の幅D2よりも大きい。また、制御ゲート線CGLの幅D1は、制御ゲート線CGL間の間隔D3が層間絶縁膜16により埋め込まれる程度の距離に設定されている。そして、図2及び図3に示すように、制御ゲート線CGLの側面のうち、ドレインコンタクトDCを向いた側の側面の平面形状が凹凸を有するように形成されている。制御ゲート線CGLの側面のうち、ドレインコンタクトDCを向いた側の側面に、素子分離領域20上でx方向に突出する凸部を有することにより、制御ゲート線CGLは素子分離領域20上で幅D1を有するように形成されている。
このように構成した不揮発性半導体記憶装置において、選択ゲートトランジスタSTにより選択されたセルトランジスタCTにデータを書き込む動作について説明する。データ書き込み動作に際して、選択されたセルトランジスタCTの素子領域10には接地電位が与えられ、選択されたセルトランジスタCTのソース領域32には、選択ゲートトランジスタSTを介して接地電位が与えられるものとする。そして、選択されたセルトランジスタCTの制御ゲート線CGLとそのドレイン領域31に連なるビット線BLとに対してホットエレクトロンの発生効率が最大となるような所定の電位が外部回路から与えられる。これにより、チャネルホットエレクトロン注入を用いて浮遊ゲート電極12へ電子の注入が行われてセルトランジスタCTにデータが書き込まれる。
本実施の形態に係る不揮発性半導体記憶装置において、素子分離領域20上でドレインコンタクトDC側の制御ゲート線CGLの幅D1を相対する方向に広げている。これにより、素子分離領域20上での制御ゲート線CGLの間隔D3は、素子領域10上における間隔D4よりも狭くなるように形成されている。本実施の形態において、制御ゲート線CGLの間隔はメモリセルMC内の制御ゲート線CGLと選択ゲート線SGLの間隔と同程度にされている。また、図3に示すように、素子分離領域20上の制御ゲート線CGL間の間隔D3は、側壁絶縁膜16により埋め込むことができる程度の距離に設定されている。そして、図2及び図3に示すように、制御ゲート線CGLの側面のうち、ドレインコンタクトDCを向いた側の側面に、素子分離領域20上でx方向に突出する凸部を有するように形成されている。
制御ゲート線CGLが素子領域10と素子分離領域20とにおいて一定の幅(例えばD2)をもって形成されている場合、2本の制御ゲート線CGLは素子分離領域20上でも一定の間隔(例えばD4)を有することとなる。一定の間隔D4で2本の制御ゲート線CGLが形成されている場合、この制御ゲート線CGL間は側壁絶縁膜16で埋め込むことができず、層間絶縁膜17で埋め込む必要がある。ここで、メモリセルアレイの面積を縮小するためにメモリセルMC間の距離を短くすると、ドレインコンタクトDCを挟んで相対する2本の制御ゲート線CGL間の間隔が狭くなる。その場合、2本の制御ゲート線CGL間の間隔は層間絶縁膜17で埋め込みにくくなり、空隙(Void)が発生するおそれがある。素子分離領域20上の制御ゲート線CGL間に形成された空隙(Void)に導電性物質が堆積すると、行方向に隣接した2つのドレインコンタクトDCが短絡して、不揮発性半導体記憶装置の信頼性が低下する。
本実施の形態の構造によれば、素子分離領域20上において制御ゲート線CGLの間隔D3が狭く形成されていることにより、制御ゲート線CGL間は側壁絶縁膜16で確実に埋め込まれる。そのため、ドレインコンタクトDC間に空隙(Void)が発生することを防ぐことが可能となる。行方向に隣接するドレインコンタクトDC間に空隙(Void)が発生しないため、書き込み動作時にビット線BLからドレインコンタクトDCを介してドレイン領域31に電位を与える際にドレインコンタクトDC間での短絡を回避することができる。メモリセルMCの間の距離を短くしても、空隙の発生を防ぐことができ、メモリセルアレイのサイズを縮小することが可能になる。
次に、第1の実施形態の不揮発性半導体記憶装置の製造方法を、図4乃至図9を参照して説明する。図4乃至図9は、図2中のA−A’線及びB−B’線に沿った箇所における製造工程を示す工程図である。図4(a)乃至図9(a)は図2のA−A’線断面図の部分の製造工程を示すものであり、図4(b)乃至図9(b)は、図2のB−B’線断面図の部分の製造工程を示すものである。
まず、図4(b)に示すように、半導体基板1(例えばp型シリコン(Si)基板)の全面にゲート絶縁膜11を形成する。また、図4(a)に示すように、半導体基板1の表面をエッチングマスクを用いた異方性エッチングによりエッチングして、列方向に複数のトレンチを形成する。続いて、各トレンチ内部に絶縁膜を埋め込むことによってSTI(shallow trench Isolation)構造の素子分離領域20を形成する。
次に、図5(a)及び(b)に示すようにチャネルイオン注入を行い、半導体基板1に素子領域10(本実施の形態では半導体基板の表面に形成されたp+型半導体層)を形成する。
続いて、図6(a)及び(b)に示すように、全面に100〜200nm程度の膜厚の導電膜(例えばポリシリコン膜)、絶縁膜(例えばONO膜のような積層構造の絶縁膜)、導電膜(例えばポリシリコン膜)を順次堆積する。なお、上記ポリシリコン膜には、不純物として例えばn型不純物が導入されている。さらに、マスク材(例えば酸化膜)を堆積し、全面にレジスト膜を塗布する。このレジスト膜を所定の形状にパターニングした後、異方性のエッチングを行ない、マスク材に対して複数の開口部を形成する。このマスク材をマスクにして、ポリシリコン膜、絶縁膜、ポリシリコン膜の積層構造が所定の形状となるようにエッチングして、素子領域10上に積層構造のゲート電極G1(セルトランジスタCTの浮遊ゲート電極12・制御ゲート電極14)を形成する。同様に、選択ゲートトランジスタSTのゲート電極G2、上層ゲート電極14aを形成する。この際、素子分離領域20上で制御ゲート線CGLの幅D1を相対する方向に広げ、素子領域10上における間隔D4よりも素子分離領域20上における間隔D3のほうが狭くなるように制御ゲート線CGLを形成する。
次に、図7(b)に示すように、セルトランジスタCT及び選択ゲートトランジスタSTをLDD(Lightly Doped Drain)構造とするために、イオン注入によりソース、ドレイン領域に低濃度の浅い拡散層(n−型半導体領域)を形成する。その後、全面に絶縁膜を堆積した後、異方性エッチングを行なうことにより、セルトランジスタCT及び選択ゲートトランジスタSTの側壁上にゲート側壁絶縁膜16を形成する。この際、図7(a)に示すように、素子分離領域20上の相対する制御ゲート線CGL間を側壁絶縁膜16により埋め込むように、側壁絶縁膜16を形成する。その後、イオン注入により、ゲート電極G1・G2の両側下方部のドレイン領域31・ソース領域33に高濃度の深い拡散層(n+型半導体領域)を形成する。
次に、図8(a)及び(b)に示すように、ドレイン領域31及びソース領域33においてコンタクトを取る領域に存在しているゲート絶縁膜11を部分的にエッチング除去する。また、セルトランジスタCT、選択ゲートトランジスタST、制御ゲート線CGL及び選択ゲート線SGLの上部のポリシリコン層を部分的にエッチング除去する。続いて、ドレイン領域31及びソース領域33に対するコンタクト抵抗及びゲート配線の配線抵抗を小さくするために、全面にコバルト(Co)、ニッケル(Ni)等のような高融点金属の薄膜をスパッタリング法により蒸着する。その後、加熱工程を行なうことにより、セルトランジスタCTのドレイン領域31上、選択ゲートトランジスタSTのソース領域33上、制御ゲート電極14上及び選択ゲートトランジスタSTの上層ゲート電極14a上に、それぞれ金属シリサイド層15を形成する。同様に素子分離領域20上の制御ゲート線CGL及び選択ゲート線SGL上に金属シリサイド層15を形成する。ここで、未反応の金属膜はその後の工程で除去される。
次に、図9(a)及び(b)に示すように、減圧気相成長(LPCVD)法により、例えばシリコン酸化膜からなる層間絶縁膜17を堆積する。この層間絶縁膜17をリフローした後に、CMP(Chemical Mechanical Polishing)により、ゲート電極が露出しない状態まで層間絶縁膜17を研磨して、平坦化する。次に、リソグラフィ工程及びドライプロセスを用いて、層間絶縁膜17に対し、セルトランジスタCTが共有するドレイン領域31上にコンタクトホールを形成する。
次に、図3(a)及び(b)に示すように、コンタクトホール内に金属性の導電膜、例えばタングステン(W)が埋め込まれ、ビット線BL接続用のドレインコンタクトDCを形成する。本実施の形態では、コンタクトホール内にバリアメタルを形成した後、タングステンを埋め込む。そして、層間絶縁膜17上に露出した導電膜部分をCMPによる研磨で除去することにより、ドレインコンタクトDCを形成する。次に、配線用の金属膜を堆積して、パタ−ニングすることにより、ビット線BLを形成する。このようにして、図3に示す本実施の形態に係る不揮発性半導体記憶装置を形成する。この後、図示しない上部の配線層及びパッシベーション層を形成する。
上記の製造方法により、セルトランジスタCT及び選択ゲートトランジスタSTのゲート電極を形成すると共に、素子分離領域20上でドレイン領域側の制御ゲート線CGLの幅を相対する方向に広げるように形成することができる。そして、セルトランジスタCT及び選択ゲートトランジスタSTの側壁に側壁絶縁膜を形成すると共に、素子分離領域20上で相対する制御ゲート線CGL間を側壁絶縁膜16により埋め込むことができる。素子分離領域20上の制御ゲート線CGL間は側壁絶縁膜16により確実に埋め込まれるため、製造工程を増加させることなくドレインコンタクト間での空隙(Void)の発生を防ぐことができる。
なお、第1の実施の形態においては、不揮発性半導体記憶装置をNOR型フラッシュメモリとして説明したが、これはNAND型フラッシュメモリの特徴を備えたフラッシュメモリにも適用できる。
図10は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。本実施の形態の不揮発性半導体記憶装置は、NAND型フラッシュメモリとして構成されている。
図10に示すように、1つのメモリセルユニットは、直列に接続された複数のメモリセルMC、その一端(ソース側)に直列接続されたソース側選択トランジスタSST、及び他端(ドレイン側)に直列接続されたドレイン側選択トランジスタSDTにより構成されている。
このユニットが行方向(図10に示すy方向)に複数個配列されてブロックが構成されている。1個のブロックの中で同じワード線に接続された複数のメモリセルは1ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。複数のブロックは、列方向(図10に示すx方向)に複数個配列される。メモリセルアレイ上において、ブロックは列方向(図10に示すx方向)に隣接する2つのドレイン側選択トランジスタSDT同士がドレイン領域を共有する部分と、ソース側選択トランジスタSST同士がソース領域を共有する部分とが交互に繰り返すように配置されている。
行方向(図10に示すy方向)に配列された複数のメモリセルMCのゲート電極を共通接続するように、複数のワード線WLが行方向に配設されている。また、行方向(図10に示すy方向)に配列された複数のソース側選択トランジスSSTのゲート端子を共通接続するように、複数のソース側選択ゲート線SGSLが行方向に配設されている。同様に、行方向(図10に示すy方向)に配列された複数のソース側選択トランジスタSSTのソース端子を共通接続するように、複数のソース線SLが行方向に配設されている。行方向(図1に示すy方向)に配列された複数のドレイン側選択トランジスタSDTのゲート端子を共通接続するように、複数のドレイン側選択ゲート線SGDLが行方向に配設されている。そして、列方向(図10に示すx方向)に配列されたドレイン側選択トランジスタSDTのドレイン端子を共通接続するように、複数のビット線BLがドレインコンタクトDCを介して接続されている。
ソース側選択ゲート線SGSL、及びドレイン側選択ゲート線SGDLは、選択トランジスタSST、SDTのオン/オフを制御するために用いられる。ソース側選択トランジスタSST及びドレイン側選択トランジスタSDTは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルMCに所定の電位を供給するためのゲートとして機能する。
図11は、図10に示す不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。図12は、図11中のE−E’線に沿った断面を示す断面図である。図13は、図11中のF−F’線に沿った断面を示す断面図である。
図11乃至図13に示す不揮発性半導体記憶装置のメモリセルMCは、半導体基板1(本実施の形態ではp型シリコン(Si)基板)の表層部に図11に示すx方向を長手方向として形成された複数の素子領域10(本実施の形態では半導体基板1の表面に形成されたp+型半導体層)に形成される。図11乃至図13に示すように、素子領域10上で複数のメモリセルMCが直列に接続され、その一端(ソース側)にソース側選択トランジスタSSTが、その他端(ドレイン側)にドレイン側選択トランジスタSDTが接続されてユニットが形成されている。
図12に示すように、メモリセルMCは、素子領域に形成されたソース・ドレイン用の拡散領域32及びチャネル領域ch1を有する。チャネル領域ch1上には、ゲート絶縁膜(トンネル絶縁膜)11を介して、積層構造のゲート電極G1を有する。このゲート電極G1は、浮遊ゲート電極12、ゲート間絶縁膜13及び制御ゲート電極14の三層からなる。本実施の形態では、浮遊ゲート電極12は例えば二層のポリシリコン膜からなり、ゲート間絶縁膜13は例えばONO膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜)からなる。また、制御ゲート電極14は例えば表面に金属シリサイド層15が形成されたポリシリコン膜からなる。そして、ワード線WLは、行方向に並ぶメモリセルMCの制御ゲート電極14を共通接続するように構成されている。
また、図12に示すように、ドレイン側選択トランジスタSDTは、素子領域10に形成されたソース・ドレイン用の拡散領域31、32及びチャネル領域ch2を有する。チャネル領域ch2上には、ゲート絶縁膜11を介して、ゲート電極G2が形成されている。ドレイン側選択トランジスタSDTでは、下層ゲート電極が選択ゲート電極G2として用いられている。そして、ドレイン側選択ゲート線SGDLは、行方向に並ぶドレイン側選択トランジスタSDTの選択ゲート電極G2を共通接続するように構成されている。
また、図12に示すように、ソース側選択トランジスタSSTは、素子領域10に形成されたソース・ドレイン用の拡散領域32、33及びチャネル領域ch3を有する。チャネル領域ch3上には、ゲート絶縁膜11を介して、ゲート電極G3が形成されている。ソース側選択トランジスタSSTでは、下層ゲート電極が選択ゲート電極G3として用いられている。そして、ソース側選択ゲート線SGSLは、行方向に並ぶソース側選択トランジスタSSTの選択ゲート電極G3を共通接続するように構成されている。
ドレイン側選択トランジスタSDTのドレイン領域31上、ソース側選択トランジスタSSTのソース領域33上、制御ゲート電極14上には、それぞれ金属シリサイド層15が形成されている。また、ソース側選択トランジスタSSTとドレイン側選択トランジスタSDTの側壁、及びユニットのトランジスタ間には側壁絶縁膜16が形成されている。
また、図12に示すように、メモリセルMC及び選択トランジスタSST、SDTは層間絶縁膜17により覆われている。この層間絶縁膜17に対し、ドレイン側選択トランジスタSDT同士で共有される複数のドレイン領域31上にコンタクトホールが開口されている。このコンタクトホールが金属、例えばタングステン(W)により埋められて、各ドレイン領域31と接触する複数のドレインコンタクトDCが形成されている。そして、同一列の複数のドレインコンタクトDCに共通に接続するように金属、例えばタングステン(W)を用いた複数のビット線BLが層間絶縁膜17上で列方向に配設されている。また、ソース側選択トランジスタSST同士で共有されるソース領域33上にソース領域33と接触する配線、例えばタングステンを用いて構成されたソース線SLが行方向に複数配設されている。
本実施の形態のメモリセルアレイにおいては、素子領域10が列方向においてSTI(shallow trench Isolation)構造の素子分離領域20で分離されている。素子分離領域20は、素子領域10と同様に図11に示すx方向を長手方向として、半導体基板1上の素子領域10に挟まれる位置に形成されている。ソース線SL、ソース側選択ゲート線SGSL、ドレイン側選択ゲート線SGDL及びワード線WLはこの素子分離領域20を跨ぐように配設されている。
そして、図11及び図13に示すように、F−F’線上でのドレイン側選択ゲート線SGDL間のx方向の幅D1’は、E−E’線上でのx方向の幅D2’よりも大きい。また、ドレイン側選択ゲート線SGDLの幅D1’は、ドレイン側選択ゲート線SGDL間の間隔D3’が層間絶縁膜16により埋め込まれる程度の距離に設定されている。
このように構成した不揮発性半導体記憶装置においても、素子分離領域20上においてドレイン側選択ゲート線SGDLの幅D3’が狭く形成されていることにより、ドレイン側選択ゲート線SGDL間は側壁絶縁膜16で確実に埋め込まれる。そのため、ドレインコンタクトDC間に空隙(Void)が発生することを防ぐことが可能となる。行方向に隣接するドレインコンタクトDC間に空隙(Void)が発生しないため、書き込み動作時にビット線BLからドレインコンタクトDCを介してドレイン領域31に電位を与える際にドレインコンタクトDC間での短絡を回避することができる。メモリセルMCの間の距離を短くしても、空隙の発生を防ぐことができ、メモリセルアレイのサイズを縮小することが可能になる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、第1の実施形態では、セルトランジスタCT及び選択ゲートトランジスタSTがそれぞれLDD構造を有する場合を説明したが、両トランジスタともにLDD構造を有するものでなくてもよい。この場合には、セルトランジスタCT及び選択ゲートトランジスタSTの積層ゲート電極を形成した後、イオン注入によって積層ゲート電極の両側下方部のシリコン基板の表面にドレイン、ソース領域となるn+型半導体領域を形成する。このような構成であっても、第1の実施形態と同様の効果が得られる。
1・・・半導体基板、 10・・・素子領域、 11・・・ゲート絶縁膜、 12・・・浮遊ゲート電極、 13・・・ゲート間絶縁膜、 14・・・制御ゲート電極、 15・・・金属シリサイド層、 16・・・側壁絶縁膜、 17・・・層間絶縁膜、 20・・・素子分離領域、 MC・・・メモリセル、 CT・・・セルトランジスタ、 CGL・・・制御ゲート線、 ST・・・選択ゲートトランジスタ、 SGL・・・選択ゲート線、 SST・・・ソース側選択トランジスタ、 SGSL・・・ソース側選択ゲート線、 SDT・・・ドレイン側選択トランジスタ、 SGDL・・・ドレイン側選択ゲート線、 BL・・・ビット線、 SL・・・ソース線、 WL・・・ワード線、 DC・・・ドレインコンタクト。
Claims (5)
- 半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、
前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、
前記素子領域に形成されたセルトランジスタとこのセルトランジスタを選択するための選択トランジスタとを含むメモリセルを配列してなる複数のメモリセルアレイと、
前記第1の方向に並んで配列された複数の前記メモリセルにより共有されるコンタクト領域と、
前記第1の方向と直交する第2の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第2の方向に延びるように配列されたゲート電極配線と
を備え、
前記ゲート電極配線は、前記素子領域上では第1の幅を有する一方前記素子分離領域上では第1の幅より広い第2の幅を有するように形成されたことを特徴とする不揮発性半導体記憶装置。 - 前記ゲート電極配線は、その側面に側壁絶縁膜を有しており、
前記第2の幅は、前記素子分離領域上において、前記ゲート電極配線の間の間隙が前記側壁絶縁膜によって埋められるような大きさに設定されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記ゲート電極配線の側面のうち、前記コンタクト領域を向いた側の側面に、前記素子分離領域上で前記第1の方向に突出する凸部を有することにより、前記ゲート電極配線は前記素子分離領域上で第2の幅を有するように形成されていることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 半導体基板上に第1の方向を長手方向として形成された複数の素子領域と、
前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、
前記素子領域に形成され複数個直列接続されたセルトランジスタとこの直列接続されたセルトランジスタの両端に設けられたセルトランジスタを選択するための選択トランジスタとを含むメモリセルユニットを配列してなる複数のメモリセルブロックと、
前記第1の方向に並んで配列された複数の前記選択トランジスタにより共有されるコンタクト領域と、
前記第1の方向と直交する第2の方向に並んで配列された複数の前記選択トランジスタに共通に接続され前記第2の方向に伸びるように配列されたゲート電極配線と
を備え、
前記ゲート電極配線は、前記素子領域上では第1の幅を有する一方前記素子分離領域上では第1の幅より広い第2の幅を有するように形成されたことを特徴とする不揮発性半導体記憶装置。 - 半導体基板上に第1の方向を長手方向とする複数の素子領域と複数の前記素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域とを形成する工程と、
前記半導体基板上の素子領域上にセルトランジスタと選択ゲートトランジスタとが直列接続されたメモリセルを形成する工程と、
第1の方向と直交する第2の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第2の方向に延びるように配列されたゲート電極配線を形成する工程と
を備え、
前記素子領域上では第1の幅を有する一方前記素子分離領域上では第1の幅より広い第2の幅を有するように前記ゲート電極配線を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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