KR100719379B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치가 제공된다. 반도체 기판에 형성된 소자분리막에 의해 제1 방향으로 신장하는 활성영역이 정의된다. 상기 활성영역 상부를 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 워드라인이 배치된다. 상기 활성영역은 제1 피치를 갖고, 상기 워드라인은 제2 피치를 가지며, 상기 제1 피치는 상기 제2 피치보다 작다.
비휘발성, 피치, 활성영역, 워드라인

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
도 1은 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 등가회로도이다.
도 2는 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 평면도이다.
도 3은 부유게이트 전압과 기생 커패시턴스의 관계를 설명하기 위해 플래시 메모리 장치의 일부를 개략적으로 도시한 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.
도 4c는 도 4a의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이다.
도 5는 도 4a에서 메모리 셀 영역의 일부를 확대하여 도시한 도면이다.
도 6a 내지 도 10a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 10b는 각각 도 6a 내지 도 10a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 6c 내지 도 10c는 각각 도 6a 내지 도 10a의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
플래시 메모리 장치는 비휘발성 메모리 장치로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 갖는다.
플래시 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 구분되고, 단위 셀의 구조에 따라 스택 게이트형(stacked gate type)과 스플릿 게이트형(split gate type)으로 구분된다.
또, 플래쉬 메모리 장치는 노아형(nor type)과 낸드형(nand type)으로 구분될 수 있다. 노아형은 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 큰 셀 면적을 갖는다. 낸드형은 복수 개의 메모리 셀들을 하나의 스트링으로 묶어 일체로 제어할 수 있어 고집적화에 유리하다.
도 1은 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 등가회로도이고, 도 2는 일반적인 낸드형 플래시 메모리 장치의 일부를 나타낸 평면도이다.
도 1을 참조하면, 낸드형 플래시 메모리 장치는 복수의 셀 스트링들로 이루어진 셀 어레이를 구비한다. 각 셀 스트링은 소오스 영역과 드레인 영역 사이에 직렬로 연결된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터와, 상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 구성된다. 셀 어레이는 복수의 접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL)과, 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL) 사이에 배치된 복수의 워드라인들(WL)을 포함한다. 워드라인들(WL)과 교차하는 비트라인들(BL)이 배치된다. 각 비트라인은 비트라인 콘택(DC)을 통해 드레인 영역에 연결된다. 접지 선택 라인들(GSL) 사이에 공통 소오스 라인(CSL)이 배치된다. 소오스 영역들이 공통 소오스 라인(CSL)에 의해 서로 전기적으로 연결된다.
도 2를 참조하면, 반도체 기판에 형성된 소자분리막(15)에 의해 활성영역들(12)이 정의된다. 활성영역들(12)은 제1 방향(DA)으로 신장한다. 접지 선택 라인들(GSL), 스트링 선택 라인들(SSL) 및 워드라인들(WL)은 소자분리막(15)에 의해 한정된 활성영역들(12) 상부를 가로질러 배치된다. 워드라인들(WL) 및 선택 라인들(GSL,SSL)은 제1 방향(DA)과 직교하는 제2 방향(DW)으로 신장한다. 인접한 셀 스트링의 접지 선택 게이트 라인들(GSL) 사이에는 활성영역의 상부를 가로지르며 그 하부의 활성영역들에 전기적으로 접속된 공통 소오스 라인(CSL)이 배치된다. 인접한 스트링 선택 라인들(SSL) 사이의 활성영역들은 각각 비트라인 콘택(DC)에 의해 워드라인들(WL)의 상부를 가로지르는 비트라인(미도시)에 전기적으로 접속된다. 활성영역(12)과 워드라인(WL)이 교차하는 영역에 전하저장요소인 부유게이트(24)가 배치된다. 부유게이트(24)는 활성영역(12)과 워드라인(WL) 사이에 위치한다. 활성영역(12)의 폭, 워드라인(WL)의 폭, 활성영역들(12) 사이의 폭 및 워드라인들(WL) 사이의 폭이 a로 서로 동일한 경우, 중앙에 위치하는 임의의 부유게이트는 제1 방향(DA)으로 a만큼 떨어진 두 개의 부유게이트들과 인접하고, 제2 방향(DW)으로 a만큼 떨어진 두 개의 부유게이트들과 인접한다.
메모리 장치가 고집적화됨에 따라 부유게이트들 사이에 기생 커패시턴스가 증가하고, 이에 의해 메모리 셀 간의 기입 방해(program disturbance) 등 메모리 장치의 오동작이 유발될 수 있다.
도 3은 부유게이트 전압과 기생 커패시턴스의 관계를 설명하기 위해 플래시 메모리 장치의 일부를 개략적으로 도시한 사시도이다.
도 3을 참조하면, 기판(10)에 형성된 소자분리막(22)에 의해 정의된 활성 영역(19) 상에 터널 산화막(25), 부유게이트(29), ONO막(32), 및 제어게이트(35)가 차례로 적층된 게이트 구조물(37)이 위치한다. 활성영역(19)은 제1 방향(DA)으로 신장하고, 제어게이트(35)는 제2 방향(DW)으로 신장하여 워드라인을 구성한다. 제1 방향(DA)으로 인접한 게이트 구조물들(37) 사이에 층간절연막(미도시)이 위치한다.
도면에 표시된 참조부호 V와 C는 해당하는 위치에서의 전압과 커패시턴스를 나타낸다. Vfg는 9개의 부유게이트들 중에서 정중앙에 위치하는 부유게이트의 전압을 의미한다. VA는 정중앙 부유게이트에 대하여 제1 방향(DA)으로 인접하는 부유게이트들의 전압을 의미하고, VW는 정중앙 부유게이트에 대하여 제2 방향(DW)으로 인접하는 부유게이트들의 전압을 의미한다. 또, Cfga는 제1 방향(DA)으로 인접한 부유게이트들 사이에 발생하는 기생 커패시턴스를 의미하며, Cfgw는 제2 방향(DW)으로 인접한 부유게이트들 사이에 발생하는 기생 커패시턴스를 의미한다.
제2 방향(DW)으로 인접한 두 부유게이트들 사이에는 도전막으로 형성된 워드라인이 개재하여 기생 커패시턴스(Cfgw)의 발생이 억제될 수 있다. 그러나 제1 방향(DA)으로 인접한 두 부유게이트들 사이에는 층간절연막만이 위치하기 때문에 기생 커패시턴스(Cfgw)의 발생이 효과적으로 억제될 수 없다. 즉, 부유게이트는 제2 방향(DW)으로 인접한 부유게이트들보다는 제1 방향(DA)으로 인접합 부유게이트들에 의해 전기적 간섭을 더 크게 받을 수 있다. 이에 의해, 메모리 장치의 신뢰성 및 동작 특성이 저하될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 동작 특성 및 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 반도체 기판에 형성된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성영역, 및 상기 활성영역 상부를 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 워드라인을 포함한다. 상기 활성영역은 제1 피치를 갖고, 상기 워드라인은 제2 피치를 가지며, 상기 제1 피치는 상기 제2 피치보다 작다.
상기 메모리 장치에서, 상기 활성영역은 제1 폭을 갖고, 상기 워드라인은 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 작을 수 있다. 또, 상기 제1 피치에서 상기 제1 폭을 뺀 값은 상기 제2 피치에서 상기 제2 폭을 뺀 값보다 작거나 같을 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 반도체 기판에 형성된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성영역, 상기 활성영역 상부를 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 워드라인, 및 상기 활성영역 및 상기 워드라인의 교차에 의해 정의되는 전하저장영역을 포함한다. 상기 전하저장영역은 상기 제2 방향과 서로 평행하며 제1 길이를 갖는 제1 변 및 제2 변과 상기 제1 방향과 서로 평행하며 제2 길이를 갖는 제3 변 및 제4 변을 포함한다. 상기 제1 길이는 상기 제2 길이보다 작다.
상기 메모리 장치에서, 상기 활성영역은 제1 피치를 갖고, 상기 워드라인은 제2 피치를 가지며, 상기 제1 피치는 상기 제2 피치보다 작을 수 있다. 또, 상기 제1 피치에서 상기 제1 폭을 뺀 값은 상기 제2 피치에서 상기 제2 폭을 뺀 값보다 작거나 같을 수 있다.
상기 메모리 장치는 상기 전하저장영역에 대응하며, 상기 활성영역과 상기 워드라인 사이에 위치하는 부유게이트 패턴을 더 포함할 수 있다. 상기 부유게이트 패턴은 상기 제2 방향과 서로 평행하며 제1 면적을 갖는 두 측면들과 상기 제1 방향과 서로 평행하며 제2 면적을 갖는 두 측면들을 가지며, 상기 제1 면적은 상기 제2 면적보다 작을 수 있다. 상기 제1 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적은 상기 제2 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적보다 작을 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 반도체 기판에 형성된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성영역, 상기 활성영역 상부를 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 워드라인, 및 상기 활성영역 및 상기 워드라인의 교차에 의해 정의되는 전하저장영역을 포함한다. 상기 제1 방향으로 인접한 전하저장영역 간 거리는 상기 제2 방향으로 인접한 전하저장영역 간 거리보다 크다.
상기 메모리 장치에서, 상기 활성영역은 제1 피치를 갖고, 상기 워드라인은 제2 피치를 가지며, 상기 제1 피치는 상기 제2 피치보다 작을 수 있다. 또, 상기 전하저장영역은 상기 제2 방향과 서로 평행하며 제1 길이를 갖는 제1 변 및 제2 변 과 상기 제1 방향과 서로 평행하며 제2 길이를 갖는 제3 변 및 제4 변을 포함하며, 상기 제1 길이는 상기 제2 길이보다 작을 수 있다. 이때, 상기 제1 피치에서 상기 제1 길이를 뺀 값은 상기 제2 피치에서 상기 제2 길이를 뺀 값보다 작거나 같을 수 있다.
상기 메모리 장치는 상기 전하저장영역에 대응하며, 상기 활성영역과 상기 워드라인 사이에 위치하는 부유게이트 패턴을 더 포함할 수 있다. 상기 부유게이트 패턴은 상기 제2 방향과 서로 평행하며 제1 면적을 갖는 두 측면들과 상기 제1 방향과 서로 평행하며 제2 면적을 갖는 두 측면들을 가지며, 상기 제1 면적은 상기 제2 면적보다 작을 수 있다. 상기 제1 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적은 상기 제2 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적보다 작을 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 피치, 폭, 변, 길이 등을 기술하기 위해서 사용되었지만, 피치, 폭, 변, 길이 등이 이 같은 용어들에 의해서 한정되어서 는 안 된다. 이러한 용어들은 단지 어느 소정의 피치, 폭, 변, 길이 등을 다른 피치, 폭, 변, 길이 등과 구별시키기 위해서 사용되었을 뿐이다. 또, 피치라는 용어는 기판 상에 형성된 패턴 등이 반복될 때, 어떤 패턴의 중심부에서 인접하는 패턴의 중심부까지의 거리를 의미한다.
본 명세서에서 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
(비휘발성 메모리 장치의 구조)
본 실시예에서는 예시적인 관점에서 부유게이트형 플래시 메모리 장치를 예로 들어 설명한다. 그러나, 본 발명은 이에 한정되지 않고, 전하트랩형 플래시 메모리 장치 등 다양한 메모리 장치에 적용될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 평면도이다. 도 4b는 도 4a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이고, 도 4c는 도 4a의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이다.
먼저, 도 4a를 참조하면, 반도체 기판에 형성된 소자분리막 패턴(ISO)에 의해 제1 방향(DA)으로 신장하는 활성영역(ACT)이 정의된다. 활성영역(ACT) 상부를 가로지르며, 제1 방향과 교차하는 제2 방향으로 신장하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 배치된다. 스트링 선택 라인(SSL)과 접지 선택 라 인(GSL) 사이에 제2 방향(DW)으로 신장하는 다수의 워드라인(WL)이 배치된다. 스트링 선택 라인(SSL) 일측의 활성영역(ACT)은 비트라인 콘택(DC)에 의해 비트라인(미도시)과 전기적으로 접속된다. 접지 선택 라인(GSL) 일측의 활성영역들(ACT)은 제2 방향으로 신장하는 공통 소오스 라인(CSL)에 의해 서로 전기적으로 접속된다. 제1 방향(DA) 및 제2 방향(DW)은 서로 직교할 수 있다. 활성영역(ACT)과 워드라인(WL)이 교차하는 영역에 전하저장영역(SA)이 정의된다. 전하저장영역(SA)은 활성영역(ACT)과 워드라인(WL)에 자기정렬될 수 있다.
도 5는 도 4a에서 메모리 셀 영역의 일부를 확대하여 도시한 도면이다. 도 5를 참조하면, 활성영역(ACT)은 제1 방향(DA)으로 신장하고, 워드라인(WR)은 제2 방향(DW)으로 신장한다. 제1 방향(DA)과 제2 방향(DW)은 서로 직교할 수 있다. 활성영역(ACT)과 워드라인(WR)의 교차에 의해 전하저장영역(SA)이 정의된다. 전하저장영역(SA)은 행렬(제1 방향 및 제2 방향)로 배열된다.
활성영역(ACT)은 제1 피치(P1)를 갖고, 워드라인(WR)은 제2 피치(P2)를 갖는다. 제1 피치(P1)는 제2 피치(P2)보다 작다. 또, 활성영역(ACT)은 제1 폭(W1)을 갖고, 워드라인(WR)은 제2 폭(W2)을 갖는다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 활성영역 간 간격(D1)(제1 피치에서 제1 폭을 뺀 값과 같다)은 워드라인 간 간격(D2)(제2 피치에서 제2 폭을 뺀 값과 같다)보다 작을 수 있다. 즉, 제1 방향으로 인접한 전하저장영역(SA) 간 거리가 제2 방향으로 인접한 전하저장영역(SA) 간 거리보다 크다. 따라서 제1 방향으로 인접한 전하저장영역(SA) 사이에 발생할 수 있는 전기적 간섭이 감소할 수 있다.
전하저장영역(SA)의 모양은 직사각형일 수 있다. 예컨대, 전하저장영역(SA)은 제2 방향(EW)과 서로 평행한 제1 변(129_1)과 제2 변(129_2), 및 제1 방향(EA)과 서로 평행한 제3 변(129_3)과 제4 변(129_4)을 가질 수 있다. 따라서, 인접하는 두 전하저장영역(SA) 사이에 제1 변(129_1)과 제2 변(129_2)이 서로 마주보게 되고, 제3 변(129_3)과 제4 변(129_4)이 서로 마주보게 된다. 제1 변(129_1)과 제2 변(129_2)은 그 길이가 서로 동일할 수 있으며, 제1 길이(L1)를 가질 수 있다. 또, 제3 변(129_3)과 제4 변(129_4)은 그 길이가 서로 동일할 수 있으며, 제2 길이(L2)를 가질 수 있다. 즉, 제1 방향으로 인접한 전하저장영역(SA) 간 마주보는 두 변의 각각의 길이(또는 두 변이 오버랩되는 부분의 길이)는 제2 방향으로 인접한 전하저장영역(SA) 간 마주보는 두 변의 각각의 길이(또는 두 변이 오버랩되는 부분의 길이)보다 작다. 따라서 제1 방향으로 인접한 전하저장영역(SA) 사이에 발생할 수 있는 전기적 간섭이 감소할 수 있다.
도 4b 및 도 4c를 참조하면, 반도체 기판(110)에 형성된 소자분리막 패턴(123)에 의해 활성영역(119)이 정의된다. 활성영역(119) 상에 게이트 구조물(137)이 위치한다. 게이트 구조물(137)은 게이트 절연막(125), 부유게이트 패턴(129), 게이트간절연막(132), 및 제어게이트 패턴(135)이 차례로 적층된 구조를 갖는다. 부유게이트 패턴(129)은 상기 전하저장영역(도 5 참조)에 대응하며, 전하저장막으로 기능한다. 제어게이트 패턴(135)은 제2 방향으로 신장하여 워드라인을 구성한다. 부유게이트 패턴(129) 양측의 활성영역(119)에 소오스/드레인 영역이 되는 불순물 영역(140)이 위치하며, 불순물 영역들(140) 사이의 활성영역에 채널 영역(143)이 위치한다.
다시 도 4b 및 4c를 참조하면, 제1 방향(활성영역 방향)을 바라보는 부유게이트 패턴(129)의 두 측면은 각각 제1 면적(L1×H)을 갖고, 제2 방향(워드라인 방향)을 바라보는 부유게이트 패턴(129)의 두 측면은 각각 제2 면적(L2×H)을 갖는다. 제2 방향에서의 부유게이트 패턴의 폭(L1)이 제1 방향에서의 부유게이트 패턴의 폭(L2)보다 작기 때문에 제1 면적(L1×H)이 제2 면적(L2×H)보다 작다. 따라서 제1 방향(DA)으로 인접한 두 부유게이트 패턴(129) 사이에 발생하는 전기적 간섭이 감소할 수 있다.
(비휘발성 메모리 장치의 형성 방법)
도 6a 내지 도 11a는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 평면도들이다. 도 6b 내지 도 11b는 각각 도 6a 내지 도 11a의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이고, 도 6c 내지 도 11c는 각각 도 6a 내지 도 11a의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 6a 내지 도 6c를 참조하면, 반도체 기판(110) 상에 제1 방향(DA)으로 신장하는 마스크 패턴(113)이 형성된다. 반도체 기판(110)은 단결정의 벌크 실리콘 기판, SOI(silicon on insulator) 기판, 또는 SOS(silicon on sapphire) 기판 등 다양한 기판이 사용될 수 있다. 마스크 패턴(113)은 활성영역(119)에 대응하는 위치에 산화막(113a)과 질화막(113b)의 적층 구조로 형성될 수 있다. 산화막(113a)은 반도체 기판(110)과 질화막(113b) 사이에 발생할 수 있는 스트레스를 완화시켜 주는 패드 산화막의 기능을 수행한다.
마스크 패턴(113)을 식각 마스크로 사용하는 식각 공정을 진행하여 반도체 기판(110)에 소자분리용 트렌치(116)가 형성된다. 이어서 선택적인 공정으로 식각 손상을 치유하기 위한 열산화 공정 및 소자분리영역에서 활성영역으로 불순물이 침투하는 것을 방지하기 위한 라이너막 형성 공정이 더 진행될 수 있다.
상기 식각 공정에 의해, 마스크 패턴(113) 아래의(즉 트렌치 사이의) 반도체 기판(110)에 제1 방향(DA)으로 신장하는 활성영역(119)이 형성된다.
도 7a 내지 도 7c를 참조하면, 트렌치(115t) 내부를 절연막으로 채우는 박막형성 공정을 진행한 후 마스크 패턴(113)의 상부면을 노출하는 평탄화 공정을 진행하여 소자분리막(122)이 형성된다.
상기 박막형성 공정으로는 화학기상증착(CVD) 공정이 사용될 수 있다. 구체적으로, 증착 속도가 빠른 고밀도 플라즈마 화학기상증착 공정이 사용되는 것이 바람직하다. 따라서 상기 박막형성 공정에 의해 형성된 소자분리막은 CVD 산화막일 수 있다. 상기 평탄화 공정으로는 화학적 기계적 평탄화(CMP) 공정 또는 에치백 공정이 사용될 수 있다.
도 8a 내지 도 8c를 참조하면, 마스크 패턴(113)을 제거한 후 박막형성 공정을 진행하여 활성영역(119) 상에 게이트 절연막(125)이 형성된다. 게이트 절연막(125)은 예컨대 열산화 공정에 의해 형성된 열산화막일 수 있다.
이어서, 게이트 절연막(125) 상에 도전막을 형성하는 박막형성 공정을 진행한 후 소자분리막(122) 상부면을 노출하는 평탄화 공정을 진행하여 부유게이트 도 전막(128)이 형성된다. 이에 의해, 부유게이트 도전막(128)은 활성영역(119)에 자기정렬되도록 형성될 수 있다.
부유게이트 도전막(128)은 CVD 공정에 의해 폴리실리콘으로 형성될 수 있다. 이때, 불순물 이온은 박막형성 공정이 진행될 때, 인 시츄(in-situ)로 주입되거나 박막형성 후 별도로 이온주입 공정을 진행하여 주입될 수 있다.
상기 평탄화 공정으로는 CMP 공정 또는 에치백 공정이 사용될 수 있다. 이때, 사용되는 슬러리 또는 식각 가스는 상기 도전막에 대해 식각 선택성을 갖는 것이 바람직하다. 식각 선택성이라는 용어는 특정 식각 가스 또는 식각 용액을 사용하면 두 막질 중 어느 하나가 선택적으로 식각될 수 있는 특성을 의미한다.
도 9a 내지 도 9c를 참조하면, 소자분리막 상부면을 리세스시키는 식각 공정을 진행하여 소자분리막 패턴(123)이 형성된다. 상기 식각 공정에서는 소자분리막에 대해 식각 선택성을 갖는 식각 가스 또는 식각 용액을 사용하는 것이 바람직하다. 이에 의해, 소자분리막 패턴(123)의 상부면은 부유게이트 도전막(128)의 상부면보다 낮아질 수 있다.
도 10a 내지 도 10c를 참조하면, 박막형성 공정을 진행하여 반도체 기판(110) 전면에 절연막(131) 및 제어게이트 도전막(134)이 형성된다. 절연막(131)은 CVD 공정에 의해 산화막/질화막/산화막의 다층막 구조로 형성될 수 있고, 제어게이트 도전막(134)은 CVD 공정에 의해 폴리실리콘 또는 폴리실리콘 및 실리사이드의 다층막 구조로 형성될 수 있다.
도 11a 내지 도 11c를 참조하면, 제어게이트 도전막(134), 절연막(131), 부 유게이트 도전막(128)을 패터닝하는 식각 공정을 진행하여 제어게이트 패턴(135), 게이트간절연막(132), 부유게이트 패턴(129)이 형성된다. 이에 의해 활성영역(119) 상에 게이트 절연막(125), 부유게이트 패턴(129), 게이트간절연막(132), 및 제어게이트 패턴(135)을 포함하는 게이트 구조물(137)이 형성된다. 제어게이트 패턴(135)은 제1 방향(DA)과 교차하는 제2 방향(DW)으로 신장하여 워드라인을 구성하고, 부유게이트 패턴(129)은 활성영역 및 워드라인에 자기정렬되어 제1 방향(DA) 및 제2 방향(DW)으로 배열된다.
상기 식각 공정에 의해 워드라인이 갖는 피치가 활성영역이 갖는 피치보다 더 크게 형성된다. 또, 워드라인의 폭이 활성영역의 폭보다 더 크게 형성될 수 있으며, 워드라인 간 간격이 활성영역 간 간격보다 더 크게 형성될 수도 있다.
이어서, 이온주입 공정을 진행하여 워드라인 양측의 활성영역(119)에 소오스/드레인 영역이 되는 불순물 영역(140)이 형성된다. 또, 불순물 영역(140) 사이의 활성영역(즉, 부유게이트 패턴 아래의 활성영역)에 채널 영역(143)이 형성된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 본 발명이 전하트랩형 플래시 메모리 장치에 적용될 경우 전하저장막으로, 도전막이 아닌 질화막 등의 절연막이 사용될 수 있다. 이때, 상기 절연막은 활성영역이 신장하는 방향 또는/및 워드라인이 신장하는 방향으로 패터닝되지 않을 수 있다.
그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예에 따르면, 워드라인이 갖는 피치가 활성영역이 갖는 피치보다 크기 때문에 활성영역 방향으로 인접한 두 전하저장영역 사이에 발생할 수 있는 전기적 간섭이 감소할 수 있다.
본 발명의 실시예에 따르면, 워드라인 간 간격이 활성영영역 간 간격보다 크기 때문에 활성영역 방향으로 인접한 두 전하저장영역 사이에 발생할 수 있는 전기적 간섭이 감소할 수 있다.
본 발명의 실시예에 따르면, 활성영역 방향으로 서로 마주보는 전하저장영역(예컨대, 부유게이트 패턴)의 측면들이 워드라인 방향으로 서로 마주보는 측면들보다 그 면적이 작기 때문에 활성영역 방향으로 인접한 두 전하저장영역 사이에 발생할 수 있는 전기적 간섭이 감소할 수 있다.
상술한 바와 같이 인접하는 두 전하저장영역 사이에 전기적 간섭이 감소하여 메모리 장치의 동작 특성 및 신뢰성이 향상될 수 있다.

Claims (14)

  1. 반도체 기판에 형성된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성영역; 및
    상기 활성영역 상부를 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 워드라인을 포함하며,
    상기 활성영역은 제1 피치를 갖고, 상기 워드라인은 제2 피치를 가지며,
    상기 제1 피치는 상기 제2 피치보다 작은 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 활성영역은 제1 폭을 갖고, 상기 워드라인은 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭보다 작거나 같은 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 피치에서 상기 제1 폭을 뺀 값은 상기 제2 피치에서 상기 제2 폭을 뺀 값보다 작거나 같은 비휘발성 메모리 장치.
  4. 반도체 기판에 형성된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성영역;
    상기 활성영역 상부를 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 워드라인; 및
    상기 활성영역 및 상기 워드라인의 교차에 의해 정의되는 전하저장영역을 포함하며,
    상기 전하저장영역은 상기 제2 방향과 서로 평행하며 제1 길이를 갖는 제1 변 및 제2 변과 상기 제1 방향과 서로 평행하며 제2 길이를 갖는 제3 변 및 제4 변을 포함하고,
    상기 제1 길이는 상기 제2 길이보다 작은 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 활성영역은 제1 피치를 갖고, 상기 워드라인은 제2 피치를 가지며,
    상기 제1 피치는 상기 제2 피치보다 작은 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 피치에서 상기 제1 길이를 뺀 값은 상기 제2 피치에서 상기 제2 길이를 뺀 값보다 작거나 같은 비휘발성 메모리 장치.
  7. 제 4 항에 있어서,
    상기 전하저장영역에 대응하며, 상기 활성영역과 상기 워드라인 사이에 위치하는 부유게이트 패턴을 더 포함하며,
    상기 부유게이트 패턴은 상기 제2 방향과 서로 평행하며 제1 면적을 갖는 두 측면들과 상기 제1 방향과 서로 평행하며 제2 면적을 갖는 두 측면들을 가지며,
    상기 제1 면적은 상기 제2 면적보다 작은 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적은 상기 제2 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적보다 작은 비휘발성 메모리 장치.
  9. 반도체 기판에 형성된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성영역;
    상기 활성영역 상부를 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 신장하는 워드라인; 및
    상기 활성영역 및 상기 워드라인의 교차에 의해 정의되는 전하저장영역을 포함하며,
    상기 제1 방향으로 인접한 전하저장영역 간 거리는 상기 제2 방향으로 인접한 전하저장영역 간 거리보다 큰 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 활성영역은 제1 피치를 갖고, 상기 워드라인은 제2 피치를 가지며,
    상기 제1 피치는 상기 제2 피치보다 작은 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전하저장영역은 상기 제2 방향과 서로 평행하며 제1 길이를 갖는 제1 변 및 제2 변과 상기 제1 방향과 서로 평행하며 제2 길이를 갖는 제3 변 및 제4 변을 포함하며,
    상기 제1 길이는 상기 제2 길이보다 작은 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 피치에서 상기 제1 길이를 뺀 값은 상기 제2 피치에서 상기 제2 길이를 뺀 값보다 작거나 같은 비휘발성 메모리 장치.
  13. 제 9 항에 있어서,
    상기 전하저장영역에 대응하며, 상기 활성영역과 상기 워드라인 사이에 위치하는 부유게이트 패턴을 더 포함하며,
    상기 부유게이트 패턴은 상기 제2 방향과 서로 평행하며 제1 면적을 갖는 두 측면들과 상기 제1 방향과 서로 평행하며 제2 면적을 갖는 두 측면들을 가지며,
    상기 제1 면적은 상기 제2 면적보다 작은 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적은 상기 제2 방향으로 인접한 부유게이트 패턴들 사이에 서로 마주보는 두 측면들의 오버랩되는 부분의 면적보다 작은 비휘발성 메모리 장치.
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