KR100879733B1 - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 상기 비휘발성 메모리 장치는 기판에 배치된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성 영역을 포함한다. 상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인이 배치된다. 상기 활성 영역과 상기 제어 게이트 라인 사이에 전하 저장층이 개재한다. 상기 제어 게이트 라인 양측의 상기 활성 영역에 소오스/드레인 영역들이 배치된다. 상기 소오스/드레인 영역들은 상기 활성 영역의 상부에 배치되는 제1 불순물 영역 및 상기 제1 불순물 영역 아래의 상기 활성 영역 양 측부에 배치되는 제2 불순물 영역들을 포함한다.
Figure R1020070063052
비휘발성, 이온주입, 소오스/드레인 영역, 공핍

Description

비휘발성 메모리 장치 및 그 형성 방법{Non-Volatile Memory Device and Method of Forming the Same}
도 1은 본 발명에 실시예들에 따른 비휘발성 메모리 장치를 개략적으로 보여주는 평면도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 5a 및 도 5b는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 6a 및 도 6b는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 7a 및 도 7b는 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 8a 및 도 8b는 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치를 설 명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 9a 내지 도 13b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 14a 내지 도 15b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 16a 내지 도 18b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 19a 내지 도 21b는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 22a 및 도 24b는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 전자 장치를 개략적으로 도시한다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 플래시 메모리 장치는 비휘발성 메모리 장치로서, 노아형(NOR type)과 낸드형(NAND type)으로 구분될 수 있다. 노아형은 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 큰 셀 면적을 갖고, 낸드형은 복수 개의 메모리 셀들을 하나의 스트링으로 묶어 일체로 제어할 수 있어 고집적화에 유리하다.
상기 낸드형 플래시 메모리 장치는 소정 방향으로 신장하는 활성 영역을 갖는 기판을 포함한다. 상기 기판 상에 상기 활성 영역을 가로지르는 스트링 선택 라인 및 접지 선택 라인이 배치되고, 상기 선택 라인들 사이에 복수 개의 워드 라인들이 배치된다. 상기 워드 라인들 및 상기 선택 라인들 사이의 활성 영역에 소오스/드레인 영역들이 배치된다.
최근 메모리 장치의 고집적화에 의해 상기 소오스/드레인 영역의 면적이 감소하면서 상기 낸드형 플래시 메모리 장치의 신뢰성 및 동작 특성이 저하될 수 있다. 예컨대, 프로그램 방지(program inhibit)가 되는 비트 라인에 연결되는 메모리 셀의 프로그램 방지를 위해 상기 복수 개의 워드 라인들에 프로그램 전압 또는 패 스 전압이 제공되면, 채널의 전계가 상승하여 채널의 공핍층이 확장되고, 소오스/드레인 영역의 공핍층도 확장된다. 이에 의해 소오스/드레인 영역의 유효 면적이 감소하게 된다. 소오스/드레인 영역의 면적이 작을 경우, 메모리 셀들의 채널들이 상기 소오스/드레인 영역의 유효 면적의 감소에 의해 연결되지 못하고 끊어지는 문제점이 발생할 수 있다.
본 발명의 실시예들은 신뢰성 및 동작 특성이 향상된 비휘발성 메모리 장치 및 그 형성 방법을 제공한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는: 기판에 배치된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성 영역; 상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인; 상기 활성 영역과 상기 제어 게이트 라인 사이에 개재하는 전하 저장층; 및 상기 제어 게이트 라인 양측의 상기 활성 영역에 배치된 소오스/드레인 영역들을 구비한 메모리층을 포함한다. 상기 소오스/드레인 영역들은 상기 활성 영역의 상부에 배치되는 제1 불순물 영역 및 상기 제1 불순물 영역 아래의 상기 활성 영역 양 측부에 배치되는 제2 불순물 영역들을 포함한다.
일 실시예에서, 상기 제1 불순물 영역은 제1 도핑 농도를 갖고, 상기 제2 불순물 영역들은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 가질 수 있다. 상기 제1 도핑 농도는 상기 제2 도핑 농도에 비하여 2배 이상 클 수 있다.
다른 실시예에서, 상기 소오스/드레인 영역들은 "U"자의 역상(inverse U type) 단면을 가질 수 있다.
또 다른 실시예에서, 상기 제어 게이트 라인 사이에 노출되는 상기 소자분리막의 상부면은 상기 활성 영역의 상부면보다 낮고, 상기 제2 불순물 영역의 하부면보다 높은을 수 있다.
또 다른 실시예에서, 상기 전하 저장층은 도전막 패턴을 포함하고, 상기 도전막 패턴은 상기 활성 영역 상에 섬 형태로 배열될 수 있다.
또 다른 실시예에서, 상기 전하 저장층은 절연막을 포함할 수 있다.
또 다른 실시예에서, 상기 메모리층이 복수 개 적층될 수 있다. 상기 비휘발성 메모리 장치는 복수 개의 메모리층 각각의 상기 드레인 영역들을 전기적으로 연결하는 콘택 및 상기 복수 개의 메모리층의 각각의 상기 소오스 영역들을 전기적으로 연결하는 공통 소오스 라인을 더 포함할 수 있다..
본 발명의 실시예들에 따른 전자 장치는 버스를 통해서 서로 결합한 제어기, 입출력 장치, 인터페이스 및 비휘발성 메모리 장치를 포함한다. 상기 비휘발성 메모리 장치는: 제1 방향으로 신장하는 활성 영역을 정의하는 소자분리막; 상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인; 상기 활성 영역과 상기 제어 게이트 라인 사이에 개재하는 전하 저장층; 및 상기 제어 게이트 라인 양측의 상기 활성 영역에 배치된 소오스/드레인 영역들을 포함한다. 상기 소오스/드레인 영역들은 상기 활성 영역의 상부에 배치되는 제1 불순물 영역 및 상기 제1 불순물 영역 아래의 상기 활성 영역 양 측부에 배치되는 제 2 불순물 영역들을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 형성 방법은: 기판에 제1 방향으로 신장하는 활성 영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인 및 상기 활성 영역과 상기 제어 게이트 라인 사이에 개재하는 전하 저장층을 형성하는 단계; 및 이온주입 공정을 수행하여 상기 제어 게이트 라인 양측의 상기 활성 영역에 소오스/드레인 영역들을 형성하는 단계를 포함한다. 상기 이온주입 공정에서 이온은 상기 기판의 수직 방향으로부터 상기 제2 방향으로 기울어지게 주입된다.
일 실시예에서, 상기 이온주입 공정은 상기 활성 영역의 일 측벽으로 제1 이온을 주입하는 제1 이온주입 공정 및 상기 활성 영역의 타 측벽으로 제2 이온을 주입하는 제2 이온주입 공정을 포함할 수 있다. 상기 제1 이온 및 상기 제2 이온은 같은 입사각으로 주입될 수 있다.
다른 실시예에서, 상기 방법은 상기 이온주입 공정을 수행하기 전에 상기 제어 게이트 라인 양측의 소자분리막을 리세스시켜 상기 활성 영역의 양 측벽을 노출시키는 단계를 더 포함할 수 있다. 상기 활성 영역의 상부면과 상기 리세스된 소자분리막의 상부면 사이의 길이가 X이고, 상기 리세스된 소자분리막의 상기 제2 방향의 폭이 Y일 때, 상기 이온주입 공정에서 주입되는 상기 이온의 입사각은 0보다 크고 tan-1(Y/X)보다 작을 수 있다.
또 다른 실시예에서, 상기 제어 게이트 라인 및 상기 전하 저장층을 형성하는 단계는: 상기 활성 영역 상에 제1 절연막을 개재하여 상기 제1 방향으로 신장하는 도전 패턴을 형성하는 단계; 상기 도전 패턴 상에 제2 절연막을 개재하여 도전막을 형성하는 단계; 및 상기 도전막, 상기 제2 절연막, 상기 도전 패턴 및 상기 제1 절연막을 패터닝하여 각각 도전 라인, 제2 절연막 패턴, 부유 게이트 및 제1 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 게이트 구조물의 양 측벽을 덮는 스페이서 마스크를 형성하는 단계; 및 상기 스페이서 마스크를 식각 마스크로 사용하여 상기 스페이서 마스크 사이의 상기 소자분리막을 리세스하여 상기 활성 영역의 양 측벽을 노출하는 단계를 더 포함할 수 있다. 상기 스페이서 마스크는 상기 소자분리막에 대하여 식각 선택성을 갖는 물질로 형성될 수 있고, 상기 식각은 습식 식각일 수 있다.
또 다른 실시예에서, 상기 제어 게이트 라인 및 상기 전하 저장층을 형성하는 단계는 상기 활성 영역 및 상기 소자분리막 상에 제1 절연막, 전하 저장 절연막 및 제2 절연막을 형성하는 단계 및 상기 제2 절연막 상에 도전막을 형성한 후 패터닝하여 도전 라인을 형성하는 단계를 포함할 수 있다. 상기 제어 게이트 라인 및 상기 전하 저장층을 형성하는 단계는 상기 도전 라인을 식각 마스크로 사용하여 상기 제2 절연막, 상기 전하 저장 절연막 및 상기 제1 절연막을 패터닝하여 상기 도전 라인, 상기 제2 절연막 패턴, 전하 저장 절연막 패턴 및 제1 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 상기 게이트 구조물의 양 측벽을 덮는 스페이서 마스크를 형성하는 단계 및 상기 스페이서 마스크를 식각 마스크로 사용하여 상기 스페이서 마스크 사이의 상기 소자분리막을 리세스하여 상기 활성 영역의 양 측벽을 노출하는 단계를 더 포함할 수 있다. 상기 스페이서 마스크는 상기 소자분리막에 대하여 식각 선택성을 갖는 물질로 형성될 수 있고, 상기 식각은 습식 식각일 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급 이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다. 예를 들어 본 명세서에서 어떤 요소의 형태를 기술하는데 사용된 '실질적으로'와 같은 용어는 어떤 요소가 공정상의 허용되는 변형을 포함하는 형태를 가리키는 것으로 이해되어야 한다.
도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 설명된다. 상기 비휘발성 메모리 장치는 소자분리막(117)에 의해 정의된 활성 영역(120)을 갖는 반도체 기판(110)을 포함한다. 활성 영역(120)은 제1 방향(DA)으로 신장할 수 있다. 본 실시예에서 소자분리막(117)의 상부면은 활성 영역(120)의 상부면과 그 높이가 실질적으로 같을 수 있다.
소자분리막(117) 및 활성 영역(120) 상에 제1 방향(DA)과 교차하는 제2 방향(DW)으로 신장하는 셀 게이트 구조물(130C), 스트링 선택 게이트 구조물(130S), 접지 선택 게이트 구조물(130G)이 배치된다. 게이트 구조물들(130C,130S,130G)은 제1 절연막 패턴(132), 도전 패턴(134), 제2 절연막 패턴(136) 및 도전 라인(138)을 포함할 수 있다. 도전 패턴(134)은 활성 영역(120) 상에서 섬형태로 배치되고, 도전 라인(138)은 제2 방향(DW)으로 신장한다. 셀 게이트 구조물(130C)에서 제1 절연막 패턴(132), 도전 패턴(134), 제2 절연막 패턴(136) 및 도전 라인(138)은 각각 게이트 절연막, 부유 게이트, 게이트간 절연막 및 제어 게이트 라인(또는 워드 라인(WL))일 수 있다. 스트링 및 접지 선택 게이트 구조물들(130S,130G)에서는 제2 절연막 패턴(136)의 전부 또는 일부가 제거되어, 도전 패턴(134)과 도전 라인(138)이 전기적으로 연결될 수 있다. 스트링 및 접지 선택 게이트 구조물들(130S,130G) 에서 도전 라인들(138)은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)일 수 있다.
게이트 구조물들(130C,130S,130G) 양측의 활성 영역(120)에 소오스/드레인 영역들(160)이 배치된다. 소오스/드레인 영역들(160)은 셀 게이트 구조물(130C), 스트링 선택 게이트 구조물(130S), 접지 선택 게이트 구조물(130G)과 함께 메모리 셀 트랜지스터, 스트링 선택 트랜지스터, 접지 선택 트랜지스터를 구성할 수 있다.
소오스/드레인 영역(160)은 활성 영역(120) 상부에 위치하는 제1 불순물 영역(161)과 제1 불순물 영역(161) 아래의 활성 영역(120) 양 측부에 위치하는 제2 불순물 영역들(162,163)을 포함할 수 있다. 즉, 소오스/드레인 영역(160)은 "U"자의 역상(inverse U type) 단면을 가질 수 있다. 또, 이와 달리 제2 불순물 영역들(162,163)은 서로 전기적으로 연결되어 하나의 불순물 영역을 구성할 수도 있다. 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 더 클 수 있다. 예컨대, 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 2배 이상 클 수 있다.
게이트 구조물들(130C,130S,130G)을 포함하여 기판(110) 상에 제1 층간 절연막(170)이 위치한다. 제1 층간 절연막(170)을 관통하여 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역(160)과 접하는 공통 소오스 라인(175)이 배치된다. 공통 소오스 라인(175)은 제2 방향(DW)으로 신장하며, 공통 소오스 라인(175)에 의해 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역들(160)은 서로 전기적으로 연결될 수 있다.
공통 소오스 라인(175)을 포함하여 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 위치한다. 제1 및 제2 층간 절연막들(170,180)을 관통하여 스트링 선택 게이트 구조물(130S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(185)이 배치된다. 제2 층간 절연막(180) 상에 비트 라인 콘택(185)과 접하는 비트라인(190)이 위치한다. 비트 라인(190)은 제1 방향(DA)으로 신장한다.
도 1, 도 3a 및 도 3b를 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치가 설명된다. 단, 전술한 제1 실시예와 중복되는 부분의 설명은 생략될 수 있다.
소자분리막(117)의 일부는 리세스된다. 즉, 게이트 구조물들(130C,130S,130G) 아래의 소자분리막(117)의 상부면은 활성 영역(120)의 상부면과 실질적으로 같은 높이를 갖지만, 게이트 구조물들(130C,130S,130G) 양측의 소자분리막(117)의 상부면은 활성 영역(120)의 상부면보다 낮은 높이를 갖는다. 따라서 활성 영역(120)의 양 측부에 배치된 제2 불순물 영역들(162,163)이 리세스된 소자분리막(117) 위로 노출될 수 있다. 또, 노출된 활성 영역들(120) 사이의 소자분리막(117)이 리세스된 영역에 제1 층간 절연막(170)이 채워질 수 있다.
게이트 구조물들(130C,130S,130G) 양 측벽에 스페이서 마스크(140)가 배치된다. 스페이서 마스크(140)는 후술하는 바와 같이 소자분리막(117)을 리세스하는데 사용된다.
도 1, 도 4a 및 도 4b를 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치가 설명된다. 상기 비휘발성 메모리 장치는 소자분리막(117)에 의해 정 의된 활성 영역(120)을 갖는 반도체 기판(110)을 포함한다. 활성 영역(120)은 제1 방향(DA)으로 신장할 수 있다. 본 실시예에서 소자분리막(117)의 상부면은 활성 영역(120)의 상부면과 그 높이가 실질적으로 같을 수 있다.
소자분리막(117) 및 활성 영역(120)을 포함하여 기판(110) 상에 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)이 차례로 배치된다. 제1 절연막(131) 및 제2 절연막(135)은 각각 터널링 절연막, 블로킹 절연막일 수 있다. 제2 절연막(135)의 유전율은 제1 절연막(131)의 유전율보다 클 수 있다. 예컨대, 제1 절연막(131)은 실리콘 열산화막일 수 있고, 제2 절연막(135)은 알루미늄산화막(Al2O3), 산화하프늄(HfO2), 알루미늄산 하프늄(Hafnium aluminate:Hf1 - xAlOy), 규산하프늄(Hafnium silicate:HfxSi1 - xO2), 하프늄 실리콘 옥시나이트라이드(Hf-Si-oxynitride), 산화지르코늄(ZrO2), 규산염지르코늄(Zr-Silicate:ZrxSi1 - xO2), 지르코늄 실리콘 옥시나이트라이드(Zr-Si-oxynitride)와 같은 고유전막일 수 있다. 또, 제2 절연막(135)은 고유전막 상부 및/또는 하부에 누설 전류를 방지하기 위한 실리콘 산화막 등의 베리어막을 더 포함할 수 있다. 이와 같이 고유전막을 포함하는 제2 절연막(135)과 관련하여, 본 발명의 실시예들은 미국 공개특허공보 US 2004/0169238에 개시된 내용을 포함할 수 있다.
제2 절연막(135) 상에 제2 방향(DW)으로 신장하는 제어 게이트 라인(138C)(또는 워드 라인), 스트링 선택 게이트 라인(138S), 접지 선택 게이트 라인(138G)이 배치된다. 게이트 라인들(138C,138S,138G)은 폴리실리콘 및/또는 금속 을 포함할 수 있다. 예컨대, 제어 게이트 라인(138C)은 폴리실리콘보다 높은 일함수를 갖는 금속을 포함할 수 있다. 또 제어 게이트 라인(138C)은 폴리실리콘보다 높은 일함수를 갖는 금속층 및 폴리실리콘층의 적층 구조를 가질 수 있다. 상기 금속은 일함수가 4eV보다 클 수 있다. 이에 의해 제어 게이트 라인(138C)으로부터 전하 저장 절연막(133)으로의 전하의 터널링이 감소될 수 있다. 이와 같이 폴리실리콘보다 높은 일함수를 갖는 금속을 포함하는 제어 게리트 라인(138C)과 관련하여, 본 발명의 실시예들은 미국 공개특허공보 US 2006/0180851에 개시된 내용을 포함할 수 있다.
게이트 라인들(138C,138S,138G) 양측의 활성 영역(120)에 소오스/드레인 영역들(160)이 배치된다. 소오스/드레인 영역들(160)은 제어 게이트 라인(138C), 스트링 선택 게이트 라인(138S), 접지 선택 게이트 라인(138G)과 함께 메모리 셀 트랜지스터, 스트링 선택 트랜지스터, 접지 선택 트랜지스터를 구성할 수 있다.
소오스/드레인 영역(160)은 활성 영역(120) 상부에 위치하는 제1 불순물 영역(161)과 제1 불순물 영역(161) 아래의 활성 영역(120) 양 측부에 위치하는 제2 불순물 영역들(162,163)을 포함할 수 있다. 즉, 소오스/드레인 영역(160)은 "U"자의 역상 단면을 가질 수 있다. 또, 이와 달리 제2 불순물 영역들(162,163)은 서로 전기적으로 연결되어 하나의 불순물 영역을 구성할 수도 있다. 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 더 클 수 있다. 예컨대, 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 2배 이상 클 수 있다.
게이트 라인들(138C,138S,138G)을 포함하여 제2 절연막(135) 상에 제1 층간 절연막(170)이 위치한다. 제1 층간 절연막(170), 제2 절연막(135), 전하 저장 절연막(133), 제1 절연막(131)을 관통하여 접지 선택 게이트 라인(138G) 일측의 소오스/드레인 영역(160)과 접하는 공통 소오스 라인(175)이 배치된다. 공통 소오스 라인(175)은 제2 방향(DW)으로 신장하며, 공통 소오스 라인(175)에 의해 접지 선택 게이트 라인(138G) 일측의 소오스/드레인 영역들(160)은 서로 전기적으로 연결될 수 있다.
공통 소오스 라인(175)을 포함하여 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 위치한다. 제1 및 제2 층간 절연막들(170,180)을 관통하여 스트링 선택 게이트 라인(138S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(185)이 배치된다. 제2 층간 절연막(180) 상에 비트 라인 콘택(185)과 접하는 비트라인(190)이 위치한다. 비트 라인(190)은 제1 방향(DA)으로 신장한다.
도 1, 도 5a 및 도 5b를 참조하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치가 설명된다. 단, 전술한 제3 실시예와 중복되는 부분의 설명은 생략될 수 있다.
소자분리막(117) 및 활성 영역(120) 상에 제2 방향(DW)으로 신장하는 셀 게이트 구조물(130C), 스트링 선택 게이트 구조물(130S), 접지 선택 게이트 구조물(130G)이 배치된다. 게이트 구조물들(130C,130S,130G)은 제1 절연막 패턴(132), 전하 저장 절연막 패턴(134), 제2 절연막 패턴(136) 및 게이트 라인들(138C,138S,138G)을 포함할 수 있다.
소자분리막(117)은 리세스된 부분을 포함한다. 즉, 게이트 구조물들(130C,130S,130G) 아래의 소자분리막(117)의 상부면은 활성 영역(120)의 상부면과 실질적으로 같은 높이를 갖지만, 게이트 구조물들(130C,130S,130G) 양측의 소자분리막(117)의 상부면은 활성 영역(120)의 상부면보다 낮은 높이를 갖는다. 따라서 활성 영역(120)의 양 측부에 배치된 제2 불순물 영역들(162,163)이 리세스된 소자분리막(117) 위로 노출될 수 있다. 또, 노출된 활성 영역들(120) 사이의 소자분리막(117)이 리세스된 영역에 제1 층간 절연막(170)이 채워질 수 있다.
게이트 구조물들(130C,130S,130G) 양측의 소오스/드레인 영역들(160)은 제1 절연막 패턴(132), 전하 저장 절연막 패턴(134), 제2 절연막 패턴(136)에 의해 덮이지 않고 노출된다. 게이트 구조물들(130C,130S,130G) 양 측벽에 스페이서 마스크(140)가 배치된다. 스페이서 마스크(140)는 후술하는 바와 같이 소자분리막(117)을 리세스하는데 사용된다.
도 1, 도 6a 및 도 6b를 참조하여, 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치가 설명된다. 단, 전술한 제3 및 제4 실시예와 중복되는 부분의 설명은 생략될 수 있다.
소자분리막(117)은 전체적으로 리세스되어, 활성 영역(120)보다 낮은 상부면을 갖는다. 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)은 소자분리막(117) 위로 돌출된 활성 영역(120)의 프로파일을 따라 굴곡진 모양을 갖는다.
본 실시예에서도 전술한 제4 실시예와 같이 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)이 패터닝될 수 있다.
도 1, 도 7a 및 도 7b를 참조하여, 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치가 설명된다. 단, 전술한 제1 및 제2 실시예에서 설명된 부분과 중복되는 부분은 생략될 수 있다.
비트 라인(190)을 포함하여 제2 층간 절연막(180) 상에 제3 층간 절연막(205)이 위치한다. 제3 층간 절연막(205) 상에 소자분리막(217)에 의해 정의된 활성 영역(220)을 갖는 반도체층(210)이 배치된다. 활성 영역(220)은 제1 방향(DA)으로 신장할 수 있다.
소자분리막(217) 및 활성 영역(220) 상에 제2 방향(DW)으로 신장하는 셀 게이트 구조물(230C), 스트링 선택 게이트 구조물(230S), 접지 선택 게이트 구조물(230G)이 배치된다. 소자분리막(217)은 리세스된 부분을 포함한다. 즉, 게이트 구조물들(230C,230S,230G) 아래의 소자분리막(217)의 상부면은 활성 영역(220)의 상부면과 실질적으로 같은 높이를 갖지만, 게이트 구조물들(230C,230S,230G) 양측의 소자분리막(217)의 상부면은 활성 영역(220)의 상부면보다 낮은 높이를 갖는다. 따라서 활성 영역(220)의 양 측부에 배치된 제2 불순물 영역들(262,263)이 리세스된 소자분리막(217) 위로 노출될 수 있다. 게이트 구조물들(230C,230S,230G) 양 측벽에 스페이서 마스크(240)가 배치된다. 스페이서 마스크(240)는 소자분리막(217)를 리세스하는데 사용될 수 있다.
게이트 구조물들(230C,230S,230G)은 제1 절연막 패턴(232), 도전 패턴(234), 제2 절연막 패턴(236) 및 도전 라인(238)을 포함할 수 있다. 도전 패턴(234)은 활성 영역(220) 상에서 섬형태로 배치되고, 도전 라인(238)은 제2 방 향(DW)으로 신장한다. 셀 게이트 구조물(230C)에서 제1 절연막 패턴(232), 도전 패턴(234), 제2 절연막 패턴(236) 및 도전 라인(238)은 각각 게이트 절연막, 부유 게이트, 게이트간 절연막 및 제어 게이트 라인(또는 워드 라인(WL))일 수 있다. 스트링 및 접지 선택 게이트 구조물들(230S,230G)에서는 제2 절연막 패턴(236)의 전부 또는 일부가 제거되어, 도전 패턴(234)과 도전 라인(238)이 전기적으로 연결된다. 스트링 및 접지 선택 게이트 구조물들(230S,230G)에서 도전 라인들(238)은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)일 수 있다.
게이트 구조물들(230C,230S,230G) 양측의 활성 영역(220)에 소오스/드레인 영역들(260)이 배치된다. 소오스/드레인 영역들(260)은 셀 게이트 구조물(230C), 스트링 선택 게이트 구조물(230S), 접지 선택 게이트 구조물(230G)과 함께 메모리 셀 트랜지스터, 스트링 선택 트랜지스터, 접지 선택 트랜지스터를 구성할 수 있다.
소오스/드레인 영역(260)은 활성 영역(220) 상부에 위치하는 제3 불순물 영역(261)과 제3 불순물 영역(261) 아래의 활성 영역(220) 양 측부에 위치하는 제4 불순물 영역들(262,263)을 포함할 수 있다. 즉, 소오스/드레인 영역(260)은 "U"자의 역상 단면을 가질 수 있다. 또, 이와 달리 제4 불순물 영역들(262,263)은 서로 전기적으로 연결되어 하나의 불순물 영역을 구성할 수도 있다. 제3 불순물 영역(261)의 도핑 농도는 제4 불순물 영역들(262,263)의 도핑 농도보다 더 클 수 있다. 예컨대, 제3 불순물 영역(261)의 도핑 농도는 제4 불순물 영역들(262,263)의 도핑 농도보다 2배 이상 클 수 있다.
게이트 구조물들(230C,230S,230G)을 포함하여 반도체층(210) 상에 제4 층간 절연막(270)이 위치한다. 노출된 활성 영역들(220) 사이의 소자분리막(217)이 리세스된 영역에 제4 층간 절연막(270)이 채워질 수 있다. 제4 층간 절연막(270)을 관통하여 접지 선택 게이트 구조물(230G) 일측의 소오스/드레인 영역(260)과 접하는 공통 소오스 라인(275)이 배치된다. 공통 소오스 라인(275)은 제2 방향(DW)으로 신장하며, 공통 소오스 라인(275)에 의해 접지 선택 게이트 구조물(230G) 일측의 소오스/드레인 영역들(260)은 서로 전기적으로 연결될 수 있다.
공통 소오스 라인(275)을 포함하여 제4 층간 절연막(270) 상에 제5 층간 절연막(280)이 위치한다. 제4 및 제5 층간 절연막들(270,280)을 관통하여 스트링 선택 게이트 구조물(230S) 일측의 소오스/드레인 영역(260)과 접하는 비트 라인 콘택(285)이 배치된다. 제5 층간 절연막(280) 상에 비트 라인 콘택(285)과 접하는 비트라인(290)이 위치한다. 비트 라인(290)은 제1 방향(DA)으로 신장한다.
도 1, 도 8a 및 도 8b를 참조하여, 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치가 설명된다. 단, 전술한 제1, 제2, 제6 실시예에서 설명된 부분과 중복되는 부분은 생략될 수 있다.
게이트 구조물들(130C,130S,130G)을 포함하여 기판(110) 상에 제1 층간 절연막(170)이 위치하고, 제1 층간 절연막(170) 상에 반도체층(210)이 위치한다. 게이트 구조물들(230C,230S,230G)을 포함하여 반도체층(210) 상에 제2 층간 절연막(270)이 위치한다.
제2 층간 절연막(270), 반도체층(210), 제1 층간 절연막(170)을 관통하여 접지 선택 게이트 구조물들(130G,230G) 일측의 소오스/드레인 영역들(160,260)과 접하는 공통 소오스 라인(275)이 배치된다. 공통 소오스 라인(275)은 제2 방향(DW)으로 신장하며, 공통 소오스 라인(275)에 의해 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역들(160) 및 접지 선택 게이트 구조물(230G) 일측의 소오스/드레인 영역들(260)은 서로 전기적으로 연결될 수 있다.
공통 소오스 라인(275)을 포함하여 제2 층간 절연막(270) 상에 제3 층간 절연막(280)이 위치한다. 제3 층간 절연막(280), 제2 층간 절연막(270), 반도체층(210), 제1 층간 절연막(170)을 관통하여 스트링 선택 게이트 구조물(230S) 일측의 소오스/드레인 영역(260) 및 스트링 선택 게이트 구조물(130S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(285)이 배치된다. 제3 층간 절연막(280) 상에 비트 라인 콘택(285)과 접하는 비트라인(290)이 위치한다. 비트 라인(290)은 제1 방향(DA)으로 신장한다.
상술한 비휘발성 메모리 장치의 메모리 셀 동작은 다음과 같다.
먼저, 프로그램(program) 동작을 살펴보면, 선택된 메모리 셀 트랜지스터에 연결된 비트 라인에 0V의 전압이 제공되고, 상기 선택된 메모리 셀 트랜지스터에 연결된 워드 라인에 프로그램 전압(Vpgm)이 제공된다. 이에 의해, 상기 메모리 셀 트랜지스터의 채널 영역과 제어 게이트 라인 사이의 높은 전압차가 발생한다. 상기 전압차에 의한 파울러 노드하임(Fowler-Nordheim) 터널링(tunneling)에 의해 채널 영역의 전자가 전하저장층 내로 주입된다. 이때, 선택되지 않은 메모리 셀 트랜지스터에 연결된 워드 라인에는 패스 전압(Vpass)이 제공된다. 상기 프로그램 동작의 의해 선택된 메모리 셀 트랜지스터의 문턱 전압이 양의 전압으로 바뀌게 된다.
소거(erase) 동작을 살펴보면, 기판에 소거 전압(Verase)이 제공되고 선택된 메모리 셀 트랜지스터와 연결된 워드 라인에 0V가 제공된다. 이와 같이, 프로그램 동작과 반대 방향의 소거 전압(Verase)에 의한 전계에 의해 전하저장층 내에 저장된 전자가 소거되고 정공(hole)이 주입된다. 상기 소거 동작에 의해 메모리 셀 트랜지스터의 문턱 전압은 초기 상태의 음의 전압(예컨대, -3V)으로 바뀌게 된다.
독출(read) 동작은 메모리 셀 트랜지스터 내에 전자가 저장되어 있는 경우에는 그 문턱 전압이 양의 전압이고, 메모리 셀 트랜지스터 내에 정공이 저장되어 있는 경우에는 그 문턱 전압이 음의 전압인 것을 이용한다. 즉, 선택된 워드 라인에 0V를 제공하여 선택된 메모리 셀 트랜지스터에 전류 경로가 형성되는지 여부에 따라 "0" 또는 "1"의 데이터가 독출될 수 있다.
여기서, 상기 프로그램 동작은 모든 메모리 셀 트랜지스터들의 소거 동작을 수행한 후에 진행되는데, 선택된 워드 라인에 연결된 메모리 셀 트랜지스터들 중 선택되지 않은 비트 라인에 연결된 선택되지 않은 메모리 셀 트랜지스터가 받는 프로그램 디스터번스(program disturbance)를 방지하기 위하여 선택되지 않은 메모리 셀 트랜지스터가 프로그램되는 것이 방지되어야 한다.
예를 들어, 선택된 메모리 셀 트랜지스터를 프로그램할 때, 접지 선택 라인(또는 접지 선택 트랜지스터의 게이트)에 0V를 제공하여 메모리 셀 어레이의 접지 경로가 차단된다. 선택된 비트 라인에 0V가 제공되고 선택되지 않은 비트 라인에는 프로그램 방지 전압(program inhibition voltage)이 제공된다. 이때, 프로그램 방지 전압으로 전원 전압(Vcc)이 제공된다. 이와 동시에, 스트링 선택 라인(또 는 스트링 선택 트랜지스터의 게이트)에는 전원 전압(Vcc)을 제공하여 스트링 선택 트랜지스터의 소오스가 소정의 전압(예컨대, 전원 전압-스트링 선택 트랜지스터의 문턱 전압:Vcc-Vth)까지 차아징(charging)되고 프로그램 방지가 되는 스트링에 있는 메모리 셀의 채널은 플로팅(floating) 상태가 된다. 이어서, 선택된 워드 라인에 프로그램 전압(Vpgm)을 제공하고 선택되지 않은 워드 라인에 패스 전압(Vpass)을 제공함으로써, 동일한 스트링에 연결된 메모리 셀 트랜지스터들의 채널 영역이 차아지 공유(charge sharing)에 의하여 소정의 전압으로 부스팅(boosting)된다. 이와 같이 선택되지 않은 워드 라인에 패스 전압(Vpass)을 제공함으로써 프로그램 전압(Vpgm)이 제공된 워드 라인에 연결되고 프로그램 방지가 요구되는 선택되지 않은 메모리 셀 트랜지스터의 게이트와 채널 간 전압 차이가 감소되어 프로그램 방지가 될 수 있다. 여기서, 프로그램 전압(Vpgm)과 패스 전압(Vpass)에 의해 결정되는 채널 전압(Vchannel)은 다음 수학식으로 표현될 수 있다.
Figure 112007046447758-pat00001
상기 수학식에서 Cchannel은 채널 아래에 형성되는 공핍 영역에 의해 발생되는 공핍 커패시턴스를 나타내고, Cona는 컨트롤 게이트와 채널 사이의 커패시턴스를 나타내며, N은 하나의 스트링 내에 배치된 워드 라인의 수를 나타낸다.
상기 수학식을 보면, 패스 전압(Vpass)이 채널 전압(Vchannel)을 상승시키는데 중요한 열할을 한다. 그러나, 상기 역할은 플로팅된 채널이 소오스/드레인 영 역을 통해 서로 전기적으로 연결될 때 가능하다. 최근 메모리 장치의 고집적화에 의해 소오스/드레인 영역이 감소하면서, 채널의 전계가 상승할 때 채널의 공핍층이 확장될 때 소오스/드레인 영역의 공핍층도 확장되면서 채널들이 소오스/드레인 영역을 통해 연결되지 못하여, 패스 전압(Vpass)에 의해 프로그램 전압에 제공되는 워드 라인에 연결된 메모리 셀 트랜지스터의 채널을 효과적으로 상승시킬 수 없었다. 즉, 패스 전압(Vpass)이 프로그램 방지가 되어야 하는 메모리 셀 트랜지스터의 채널에 영향을 주지 못하기 때문에 패스 전압(Vpass)을 증가시켜도 채널의 전위를 상승시킬 수 없었다. 그러나 본 발명의 실시예들에 따르면, 도 2a 내지 도 8b에 도시된 바와 같이 소오스/드레인 영역(160)은 제1 불순물 영역(161) 뿐만 아니라 제2 불순물 영역들(162,163)을 포함하기 때문에, 채널의 전계에 의한 공핍층의 확장에 의해 채널들이 제1 불순물 영역(161)의 공핍층의 확장에 의해 연결되지 못하더라도 그 아래의 제2 불순물 영역들(162,163)에 의해 연결될 수 있다. 즉, 패스 전압에 의해 프로그램 방지가 요구되는 메모리 셀 트랜지스터의 채널의 전위가 상승될 수 있어 프로그램 방지가 효율적으로 이루어질 수 있다.
이하에서는 상술한 비휘발성 메모리 장치의 형성 방법이 설명된다.
도 1 및 도 9a 내지 도 13b를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 형성 방법이 설명된다.
도 1, 도 9a 및 도 9b를 참조하면, 반도체 기판(110) 상에 제1 방향(DA)으로 신장하는 마스크 패턴(112)이 형성된다. 마스크 패턴(112)은 산화막 패턴(113) 및 질화막 패턴(114)을 포함할 수 있다. 마스크 패턴(112)을 식각 마스크로 사용하 여 기판(110)을 식각하여 소자분리용 트렌치(115)가 형성된다. 소자분리용 트렌치(115)에 의해 마스크 패턴(112) 아래에 제1 방향(DA)으로 신장하는 활성 영역(120)이 정의된다. 소자분리용 트렌치(115)를 절연막으로 채운 후 평탄화 공정을 수행하여 소자분리막(116)이 형성된다.
도 1, 도 10a 및 도 10b를 참조하면, 마스크 패턴(112)이 제거되고, 활성 영역(120)이 노출된다. 노출된 활성 영역(120) 상에 제1 방향(DA)으로 신장하는 제1 절연막(131) 및 제1 도전 패턴(133)이 형성된다. 예컨대, 제1 절연막(131)은 열산화 공정에 의해 실리콘 산화물로 형성될 수 있으며, 제1 도전 패턴(133)은 도핑된 폴리실리콘으로 형성될 수 있다. 본 실시예에서는 소자분리막(116)이 형성된 후에 제1 절연막(131) 및 제1 도전 패턴(133)이 형성되지만, 그 형성 순서는 바뀔 수 있다. 예컨대, 제1 절연막(131) 및 제1 도전 패턴(133)을 형성한 후 제1 도전 패턴(133)을 식각 마스크로 사용하여 소자분리용 트렌치(115)가 형성될 수 있고, 이어서 소자분리용 트렌치(115)를 채우는 소자분리막(116)이 형성될 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 소자분리막(116)이 식각되어 그 상부면이 낮아진다. 상기 상부면이 낮아진 소자분리막(117)을 포함하는 기판(110) 상에 제2 절연막(135) 및 도전막(137)이 형성된다. 도전막(137)을 형성하기 전에 제2 절연막(135)이 부분적으로 제거되어 제1 도전 패턴(133)이 노출될 수 있다. 제1 도전 패턴(133)이 노출된 부분에서 도전막(137)은 제1 도전 패턴(133)에 전기적으로 연결될 수 있다. 예컨대, 제2 절연막(135)은 ONO막(산화막/질화막/산화막)으로 형성될 수 있고, 도전막(137)은 도핑된 폴리실리콘 및/또는 금속으로 형성될 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 도전막(137), 제2 절연막(135), 제1 도전 패턴(133), 제1 절연막(131)이 패터닝되어, 도전 라인(138), 제2 절연막 패턴(136), 제2 도전 패턴(134) 및 제1 절연막 패턴(132)을 포함하는 셀 게이트 구조물(130C), 스트링 선택 게이트 구조물(130S), 접지 선택 게이트 구조물(130G)이 형성된다. 셀 게이트 구조물(130C)에서 제1 절연막 패턴(132), 제2 도전 패턴(134), 제2 절연막 패턴(136), 도전 라인(138)은 각각 게이트 절연막, 부유 게이트, 게이트간 절연막, 제어 게이트일 수 있다. 스트링 및 접지 선택 게이트 구조물들(130S,130G)에서는 제2 도전 패턴(134)과 도전 라인(138) 사이의 제2 절연막 패턴(136)은 일부 또는 전부가 제거될 수 있으며, 이에 의해 제2 도전 패턴(134)과 도전 라인(138) 서로 전기적으로 연결된다. 제2 도전 패턴(134)는 활성 영역(120) 상에서 섬형태로 배열되고, 도전 라인(138)은 제2 방향(DW)으로 신장한다. 게이트 구조물들(130C,130S,130G) 양측에 활성 영역(120) 및 소자분리막(117)이 노출될 수도 있고, 제1 절연막(131)이 잔존할 수도 있다.
도 1, 도 13a 및 도 13b를 참조하면, 이온주입 공정을 수행하여 게이트 구조물들(130C,130S,130G) 양측의 활성 영역(120)에 소오스/드레인 영역(160)이 형성된다. 소오스/드레인 영역(160)은 활성 영역(120) 상부에 형성되는 제1 불순물 영역(161)과 제1 불순물 영역(161) 아래의 활성 영역(120) 양 측부에 형성되는 제2 불순물 영역들(162,163)을 포함할 수 있다. 예컨대, 소오스/드레인 영역(160)은 "U"자의 역상 단면을 갖도록 형성될 수 있다. 단, 제2 불순물 영역들(162,163)은 후속의 열처리 공정에 의해서 불순물 이온들이 서로 확산되어 서로 전기적으로 연 결될 수 있다.
상기 이온주입 공정은 제1 이온주입 공정 및 제2 이온주입 공정을 포함할 수 있다. 상기 제1 및 제2 이온주입 공정에서 불순물 이온들(150)은 기판(110)에 대하여 수직인 방향으로부터 제2 방향(DW)으로 기울어지게 주입된다. 즉, 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크다. 여기서 입사각(θ)은 기판의 수직 방향이 기준이 되며, 불순물 이온이 기판에 대하여 수직인 방향으로 주입되면, 주입되는 불순물 이온의 입사각(θ)은 0이 된다.
상기 제1 이온주입 공정을 수행하는 것에 의해 제1 불순물 이온(151)이 주입되어, 제1 불순물 영역(161)과 활성 영역(120)의 일 측부에 제2 불순물 영역(162)이 형성된다. 또, 상기 제2 이온주입 공정을 수행하는 것에 의해 제2 불순물 이온(152)이 주입되어, 제1 불순물 영역(161)의 도핑 농도가 증가하고, 활성 영역(120)의 타 측부에 제2 불순물 영역(163)이 형성된다. 안정되고 균일한 소오스/드레인 영역(160)을 형성하기 위해, 제1 불순물 이온들(151) 및 제2 불순물 이온들(152)은 같은 입사각(θ)으로 서로 대칭이 되도록 주입되는 것이 바람직하다.
제2 불순물 영역들(162,163)로 주입되는 불순물 이온들(150)은 소자분리막(117)을 통과해야 하기 때문에 불순물 이온들(150)이 활성 영역(120)의 양 측부에 주입될 수 있도록 주입에너지 및 이온주입 깊이(Rp)가 적절하게 조절될 수 있다.
제1 불순물 영역(161)에는 제1 및 제2 불순물 이온들(151,152)이 모두 주입되기 때문에, 제1 불순물 영역(161)의 도핑 농도는 제1 및 제2 불순물 이온 들(151,152) 중에서 어느 하나만 주입되는 제2 불순물 영역들(162,163)의 도핑 농도보다 클 수 있다. 예컨대, 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 2배 이상 클 수 있다.
다시 도 1, 도 2a 및 도 2b를 참조하면, 소오스/드레인 영역(160)이 형성된 기판(110) 상에 제1 층간 절연막(170)이 형성되고, 제1 층간 절연막(170)을 관통하여 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역(160)과 접하는 공통 소오스 라인(175)이 형성된다. 공통 소오스 라인(175)은 제2 방향(DW)으로 신장할 수 있으며, 공통 소오스 라인(175)에 의해 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역들(160)이 전기적으로 연결될 수 있다. 공통 소오스 라인(175)을 포함하여 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 형성되고, 제1 및 제2 층간 절연막들(170,180)을 관통하여 스트링 선택 게이트 구조물(130S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(185)이 형성된다. 제2 층간 절연막(180) 상에, 비트 라인 콘택(185)과 접하고 제1 방향(DA)으로 신장하는 비트 라인(180)이 형성된다.
도 1 및 도 14a 내지 도 15b를 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 형성 방법이 설명된다. 전술한 실시예에서 도 9a 내지 도 12b를 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있으므로 여기서는 생략된다.
도 1, 도 14a 및 도 14b를 참조하면, 게이트 구조물들(130C,130S,130G)의 양 측벽을 덮는 마스크 스페이서 마스크(140)가 형성된다. 스페이서 마스크(140)는 게 이트 구조물들(130C,130S,130G)이 형성된 기판(110) 상에 절연막을 콘포말하게 형성한 후 전면 이방성 식각함으로써 형성될 수 있다. 스페이서 마스크(140)는 소자분리막(117)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 여기서 식각 선택성을 갖는다는 것은 식각되는 두 막들 간 식각율의 차이가 크다는 것을 의미한다. 즉, 어떤 막이 다른 막에 대하여 식각율이 매우 높거나 매우 낮은 경우 두 막들은 서로 식각 선택성을 갖는다. 예컨대, 소자분리막(117)이 실리콘 산화물로 형성되는 경우, 스페이서 마스크(140)는 실리콘 질화물로 형성될 수 있다.
스페이서 마스크(140)를 식각 마스크로 사용하여 게이트 구조물들(130C,130S,130G) 양측의 소자분리막(117)이 식각된다. 이에 의해, 부분적으로 리세스된 소자분리막(117)이 형성되고, 게이트 구조물들(130C,130S,130G) 양측의 활성 영역(120)의 양 측벽이 노출된다. 상기 식각 공정에서 스페이서 마스크(140)에 대하여 소자분리막(117)이 선택적으로 식각될 수 있는 식각 조건이 사용될 수 있다. 예컨대, 소자분리막(117)이 산화막이고, 스페이서 마스크(140)가 질화막인 경우, 상기 식각은 불산 용액을 사용하는 습식 식각일 수 있다.
도 1, 도 15a 및 도 15b를 참조하면, 이온주입 공정을 수행하여 게이트 구조물들(130C,130S,130G) 양측의 활성 영역(120)에 소오스/드레인 영역(160)이 형성된다. 소오스/드레인 영역(160)은 활성 영역(120) 상부에 형성되는 제1 불순물 영역(161)과 제1 불순물 영역(161) 아래의 활성 영역(120) 양 측부에 형성되는 제2 불순물 영역들(162,163)을 포함할 수 있다. 예컨대, 소오스/드레인 영역(160)은 "U"자의 역상 단면을 갖도록 형성될 수 있다. 단, 제2 불순물 영역들(162,163)은 후속의 열처리 공정에 의해서 불순물 이온들이 서로 확산되어 서로 전기적으로 연결될 수 있다.
상기 이온주입 공정은 제1 이온주입 공정 및 제2 이온주입 공정을 포함할 수 있다. 상기 제1 및 제2 이온주입 공정에서 불순물 이온들(150)은 기판(110)의 수직 방향으로부터 제2 방향(DW)으로 기울어지게 주입된다. 즉, 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크다. 예컨대, 활성 영역(120)의 상부면과 리세스된 소자분리막(117)의 상부면 사이의 길이가 X이고, 리세스된 소자분리막(117)의 제2 방향(DW)의 폭이 Y일 때, 상기 이온주입 공정에서 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크고 tan-1(Y/X)보다 작은 것이 바람직하다.
상기 제1 이온주입 공정을 수행하는 것에 의해 제1 불순물 이온(151)이 주입되어, 제1 불순물 영역(161)과 활성 영역(120)의 일 측부에 제2 불순물 영역(162)이 형성된다. 또, 상기 제2 이온주입 공정을 수행하는 것에 의해 제2 불순물 이온(152)이 주입되어, 제1 불순물 영역(161)의 도핑 농도가 증가하고, 활성 영역(120)의 타 측부에 제2 불순물 영역(163)이 형성된다. 안정되고 균일한 소오스/드레인 영역(160)을 형성하기 위해, 제1 불순물 이온들(151) 및 제2 불순물 이온들(152)은 같은 입사각(θ)으로 서로 대칭이 되도록 주입되는 것이 바람직하다.
제2 불순물 영역들(162,163)로 주입되는 불순물 이온들(150)은 전술한 실시예와 달리 소자분리막을 통과하지 않기 때문에 불순물 이온들(150)의 주입에너지 및 이온주입 깊이(Rp)가 전술한 실시예보다 작아질 수 있다.
제1 불순물 영역(161)에는 제1 및 제2 불순물 이온들(151,152)이 모두 주입되기 때문에, 제1 불순물 영역(161)의 도핑 농도는 제1 및 제2 불순물 이온들(151,152) 중에서 어느 하나만 주입되는 제2 불순물 영역들(162,163)의 도핑 농도보다 클 수 있다. 예컨대, 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 2배 이상 클 수 있다.
다시 도 1, 도 3a 및 도 3b를 참조하면, 소오스/드레인 영역(160)이 형성된 기판(110) 상에 제1 층간 절연막(170)이 형성되고, 제1 층간 절연막(170)을 관통하여 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역(160)과 접하는 공통 소오스 라인(175)이 형성된다. 공통 소오스 라인(175)은 제2 방향(DW)으로 신장할 수 있으며, 공통 소오스 라인(175)에 의해 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역들(160)이 전기적으로 연결될 수 있다. 공통 소오스 라인(175)을 포함하여 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 형성되고, 제1 및 제2 층간 절연막들(170,180)을 관통하여 스트링 선택 게이트 구조물(130S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(185)이 형성된다. 제2 층간 절연막(180) 상에, 비트 라인 콘택(185)과 접하고 제1 방향(DA)으로 신장하는 비트 라인(180)이 형성된다.
도 1 및 도 16a 내지 도 18b를 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 형성 방법이 설명된다.
도 1, 도 16a 및 도 16b를 참조하면, 반도체 기판(110)에 소자분리막(117)이 형성되고, 제1 방향(DA)으로 신장하는 활성 영역(120)이 정의된다. 소자분리 막(117)은 소자분리용 트렌치(115)를 절연막으로 채운 후 평탄화 공정을 수행함으로써 형성될 수 있다.
도 1, 도 17a 및 도 17b를 참조하면, 소자분리막(117)이 형성된 기판(110) 상에 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)이 차례로 형성된다. 예컨대, 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)은 각각 산화막, 질화막, 산화막일 수 있다. 또, 제2 절연막(135)은 제1 절연막(131)보다 유전율이 높은 물질로 형성될 수 있다.
제2 절연막(135) 상에 도전막을 형성한 후 패터닝하여 제2 방향(DW)으로 신장하는 제어 게이트 라인(138C), 스트링 선택 게이트 라인(138S), 접지 선택 게이트 라인(138G)이 형성된다. 게이트 라인들(138C,138S,138G)은 폴리실리콘 및/또는 금속으로 형성될 수 있다. 또, 상기 금속은 상기 폴리실리콘보다 높은 일함수를 가질 수 있다.
도 1, 도 18a 및 도 18b를 참조하면, 이온주입 공정을 수행하여 게이트 라인들(138C,138S,138G) 양측의 활성 영역(120)에 소오스/드레인 영역(160)이 형성된다. 소오스/드레인 영역(160)은 활성 영역(120) 상부에 형성되는 제1 불순물 영역(161)과 제1 불순물 영역(161) 아래의 활성 영역(120) 양 측부에 형성되는 제2 불순물 영역들(162,163)을 포함할 수 있다. 예컨대, 소오스/드레인 영역(160)은 "U"자의 역상 단면을 갖도록 형성될 수 있다. 단, 제2 불순물 영역들(162,163)은 후속의 열처리 공정에 의해서 불순물 이온들이 서로 확산되어 서로 전기적으로 연결될 수 있다.
상기 이온주입 공정은 제1 이온주입 공정 및 제2 이온주입 공정을 포함할 수 있다. 상기 제1 및 제2 이온주입 공정에서 불순물 이온들(150)은 기판(110)의 수직 방향으로부터 제2 방향(DW)으로 기울어지게 주입된다. 즉, 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크다.
상기 제1 이온주입 공정을 수행하는 것에 의해 제1 불순물 이온(151)이 주입되어, 제1 불순물 영역(161)과 활성 영역(120)의 일 측부에 제2 불순물 영역(162)이 형성된다. 또, 상기 제2 이온주입 공정을 수행하는 것에 의해 제2 불순물 이온(152)이 주입되어, 제1 불순물 영역(161)의 도핑 농도가 증가하고, 활성 영역(120)의 타 측부에 제2 불순물 영역(163)이 형성된다. 안정되고 균일한 소오스/드레인 영역(160)을 형성하기 위해, 제1 불순물 이온들(151) 및 제2 불순물 이온들(152)은 같은 입사각(θ)으로 서로 대칭이 되도록 주입되는 것이 바람직하다.
제2 불순물 영역들(162,163)로 주입되는 불순물 이온들(150)은 제2 절연막(135), 전하 저장 절연막(133), 제1 절연막(131), 소자분리막(117)을 통과해야 하기 때문에 불순물 이온들(150)이 활성 영역(120)의 양 측부에 주입될 수 있도록 주입에너지 및 이온주입 깊이(Rp)가 적절하게 조절될 수 있다.
제1 불순물 영역(161)에는 제1 및 제2 불순물 이온들(151,152)이 모두 주입되기 때문에, 제1 불순물 영역(161)의 도핑 농도는 제1 및 제2 불순물 이온들(151,152) 중에서 어느 하나만 주입되는 제2 불순물 영역들(162,163)의 도핑 농도보다 클 수 있다. 예컨대, 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 2배 이상 클 수 있다.
다시, 도 1, 도 4a 및 도 4b를 참조하면, 소오스/드레인 영역(160)이 형성된 기판(110) 상에 제1 층간 절연막(170)이 형성되고, 제1 층간 절연막(170), 제2 절연막(135), 전하 저장 절연막(133) 및 제1 절연막(131)을 관통하여 접지 선택 게이트 라인(138G) 일측의 소오스/드레인 영역(160)과 접하는 공통 소오스 라인(175)이 형성된다. 공통 소오스 라인(175)은 제2 방향(DW)으로 신장할 수 있으며, 공통 소오스 라인(175)에 의해 접지 선택 게이트 라인(138G) 일측의 소오스/드레인 영역들(160)이 전기적으로 연결될 수 있다. 공통 소오스 라인(175)을 포함하여 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 형성되고, 제1 및 제2 층간 절연막들(170,180), 제2 절연막(135), 전하 저장 절연막(133) 및 제1 절연막(131)을 관통하여 스트링 선택 게이트 라인(130S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(185)이 형성된다. 제2 층간 절연막(180) 상에, 비트 라인 콘택(185)과 접하고 제1 방향(DA)으로 신장하는 비트 라인(180)이 형성된다.
도 1 및 도 19a 내지 도 21b를 참조하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 형성 방법이 설명된다. 전술한 실시예에서 도 16a 내지 도 17b를 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있으므로 여기서는 생략된다.
도 1, 도 19a 및 도 19b를 참조하면, 게이트 라인들(138C,138S,138G)을 식각 마스크로 사용하여 제2 절연막(135), 전하 저장 절연막(133), 제1 절연막(131)이 패터닝되어, 이에 의해, 제1 절연막 패턴(132), 전하 저장 절연막 패턴(134), 제2 절연막 패턴(136) 및 게이트 라인들(138C,138S,138G)을 포함하는 게이트 구조물 들(130C,130S,130G)이 형성된다. 즉, 셀 게이트 구조물(130C)은 제1 절연막 패턴(132), 전하 저장 절연막 패턴(134), 제2 절연막 패턴(136) 및 제어 게이트 라인(138C)을 포함한다. 또, 스트링 선택 게이트 구조물(130S)은 제1 절연막 패턴(132), 전하 저장 절연막 패턴(134), 제2 절연막 패턴(136) 및 스트링 선택 게이트 라인(138S)을 포함하고, 접지 선택 게이트 구조물(130G)은 제1 절연막 패턴(132), 전하 저장 절연막 패턴(134), 제2 절연막 패턴(136) 및 접지 선택 게이트 라인(138G)을 포함한다. 게이트 구조물들(130C,130S,130G)은 제2 방향으로 신장하며, 그 양측의 활성 영역(120) 및 소자분리막(117)이 노출된다.
도 1, 도 20a 및 도 20b를 참조하면, 게이트 구조물들(130C,130S,130G)의 양 측벽을 덮는 마스크 스페이서 마스크(140)가 형성된다. 스페이서 마스크(140)는 게이트 구조물들(130C,130S,130G)이 형성된 기판(110) 상에 절연막을 콘포말하게 형성한 후 전면 이방성 식각함으로써 형성될 수 있다. 스페이서 마스크(140)는 소자분리막(117)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 소자분리막(117)이 실리콘 산화물로 형성되는 경우, 스페이서 마스크(140)는 실리콘 질화물로 형성될 수 있다.
스페이서 마스크(140)를 식각 마스크로 사용하여 게이트 구조물들(130C,130S,130G) 양측의 소자분리막(117)이 식각된다. 이에 의해, 부분적으로 리세스된 소자분리막(117)이 형성되고, 게이트 구조물들(130C,130S,130G) 양측의 활성 영역(120)의 양 측벽이 노출된다. 상기 식각 공정에서 스페이서 마스크(140)에 대하여 소자분리막(117)이 선택적으로 식각될 수 있는 식각 조건이 사용될 수 있다. 예컨대, 소자분리막(117)이 산화막이고, 스페이서 마스크(140)가 질화막인 경우, 상기 식각은 불산 용액을 사용하는 습식 식각일 수 있다.
도 1, 도 21a 및 도 21b를 참조하면, 이온주입 공정을 수행하여 게이트 구조물들(130C,130S,130G) 양측의 활성 영역(120)에 소오스/드레인 영역(160)이 형성된다. 소오스/드레인 영역(160)은 활성 영역(120) 상부에 형성되는 제1 불순물 영역(161)과 제1 불순물 영역(161) 아래의 활성 영역(120) 양 측부에 형성되는 제2 불순물 영역들(162,163)을 포함할 수 있다. 예컨대, 소오스/드레인 영역(160)은 "U"자의 역상 단면을 갖도록 형성될 수 있다. 단, 제2 불순물 영역들(162,163)은 후속의 열처리 공정에 의해서 불순물 이온들이 서로 확산되어 서로 전기적으로 연결될 수 있다.
상기 이온주입 공정은 제1 이온주입 공정 및 제2 이온주입 공정을 포함할 수 있다. 상기 제1 및 제2 이온주입 공정에서 불순물 이온들(150)은 기판(110)의 수직 방향으로부터 제2 방향(DW)으로 기울어지게 주입된다. 즉, 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크다. 예컨대, 활성 영역(120)의 상부면과 리세스된 소자분리막(117)의 상부면 사이의 길이가 X이고, 리세스된 소자분리막(117)의 제2 방향(DW)의 폭이 Y일 때, 상기 이온주입 공정에서 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크고 tan-1(Y/X)보다 작은 것이 바람직하다.
상기 제1 이온주입 공정을 수행하는 것에 의해 제1 불순물 이온(151)이 주입되어, 제1 불순물 영역(161)과 활성 영역(120)의 일 측부에 제2 불순물 영역(162) 이 형성된다. 또, 상기 제2 이온주입 공정을 수행하는 것에 의해 제2 불순물 이온(152)이 주입되어, 제1 불순물 영역(161)의 도핑 농도가 증가하고, 활성 영역(120)의 타 측부에 제2 불순물 영역(163)이 형성된다. 안정되고 균일한 소오스/드레인 영역(160)을 형성하기 위해, 제1 불순물 이온들(151) 및 제2 불순물 이온들(152)은 같은 입사각(θ)으로 서로 대칭이 되도록 주입되는 것이 바람직하다.
제2 불순물 영역들(162,163)로 주입되는 불순물 이온들(150)은 전술한 실시예와 달리 제2 절연막, 전하 저장막, 제1 절연막, 소자분리막을 통과하지 않기 때문에 불순물 이온들(150)의 주입에너지 및 이온주입 깊이(Rp)가 전술한 실시예보다 작아질 수 있다.
제1 불순물 영역(161)에는 제1 및 제2 불순물 이온들(151,152)이 모두 주입되기 때문에, 제1 불순물 영역(161)의 도핑 농도는 제1 및 제2 불순물 이온들(151,152) 중에서 어느 하나만 주입되는 제2 불순물 영역들(162,163)의 도핑 농도보다 클 수 있다. 예컨대, 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 2배 이상 클 수 있다.
다시 도 1, 도 5a 및 도 5b를 참조하면, 소오스/드레인 영역(160)이 형성된 기판(110) 상에 제1 층간 절연막(170)이 형성되고, 제1 층간 절연막(170)을 관통하여 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역(160)과 접하는 공통 소오스 라인(175)이 형성된다. 공통 소오스 라인(175)은 제2 방향(DW)으로 신장할 수 있으며, 공통 소오스 라인(175)에 의해 접지 선택 게이트 구조물(130G) 일측의 소오스/드레인 영역들(160)이 전기적으로 연결될 수 있다. 공통 소오스 라인(175) 을 포함하여 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 형성되고, 제1 및 제2 층간 절연막들(170,180)을 관통하여 스트링 선택 게이트 구조물(130S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(185)이 형성된다. 제2 층간 절연막(180) 상에, 비트 라인 콘택(185)과 접하고 제1 방향(DA)으로 신장하는 비트 라인(180)이 형성된다.
도 1 및 도 22a 내지 도 24b를 참조하여, 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치의 형성 방법이 설명된다. 전술한 실시예에서 도 16a 및 도 16b를 참조하여 설명된 부분은 본 실시예에서도 동일하게 적용될 수 있으므로 여기서는 생략된다.
도 1, 도 22a 및 도 22b를 참조하면, 소자분리막(117)을 식각되어 전체적으로 리세스된 소자분리막(117)이 형성되고, 활성 영역(120)의 양 측벽이 노출된다. 상기 식각 공정에서 반도체 기판(110)에 대하여 소자분리막(117)이 선택적으로 식각될 수 있는 식각 조건이 사용될 수 있다. 예컨대, 상기 식각은 불산 용액을 사용하는 습식 식각일 수 있다.
도 1, 도 23a 및 도 23b를 참조하면, 소자분리막(117)이 형성된 기판(110) 상에 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)이 차례로 형성된다. 예컨대, 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)은 각각 산화막, 질화막, 산화막일 수 있다.
제2 절연막(135) 상에 도전막을 형성한 후 패터닝하여 제2 방향(DW)으로 신장하는 제어 게이트 라인(138C), 스트링 선택 게이트 라인(138S), 접지 선택 게이 트 라인(138G)이 형성된다. 게이트 라인들(138C,138S,138G)은 폴리실리콘 및/또는 금속으로 형성될 수 있다.
본 실시예에서는 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)이 패터닝되지 않는다. 그러나, 전술한 제4 실시예와 같이 게이트 라인들(138C,138S,138G)을 식각 마스크로 사용하여 제1 절연막(131), 전하 저장 절연막(133), 제2 절연막(135)이 패터닝될 수도 있다.
도 1, 도 24a 및 도 24b를 참조하면, 이온주입 공정을 수행하여 게이트 라인들(138C,138S,138G) 양측의 활성 영역(120)에 소오스/드레인 영역(160)이 형성된다. 소오스/드레인 영역(160)은 활성 영역(120) 상부에 형성되는 제1 불순물 영역(161)과 제1 불순물 영역(161) 아래의 활성 영역(120) 양 측부에 형성되는 제2 불순물 영역들(162,163)을 포함할 수 있다. 예컨대, 소오스/드레인 영역(160)은 "U"자의 역상 단면을 갖도록 형성될 수 있다. 단, 제2 불순물 영역들(162,163)은 후속의 열처리 공정에 의해서 불순물 이온들이 서로 확산되어 서로 전기적으로 연결될 수 있다.
상기 이온주입 공정은 제1 이온주입 공정 및 제2 이온주입 공정을 포함할 수 있다. 상기 제1 및 제2 이온주입 공정에서 불순물 이온들(150)은 기판(110)의 수직 방향으로부터 제2 방향(DW)으로 기울어지게 주입된다. 즉, 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크다. 예컨대, 활성 영역(120)의 상부면과 리세스된 소자분리막(117)의 상부면 사이의 길이가 X이고, 리세스된 소자분리막(117)의 제2 방향(DW)의 폭이 Y일 때, 상기 이온주입 공정에서 주입되는 불순물 이온들(150)의 입사각(θ)은 0보다 크고 tan-1(Y/X)보다 작은 것이 바람직하다.
상기 제1 이온주입 공정을 수행하는 것에 의해 제1 불순물 이온(151)이 주입되어, 제1 불순물 영역(161)과 활성 영역(120)의 일 측부에 제2 불순물 영역(162)이 형성된다. 또, 상기 제2 이온주입 공정을 수행하는 것에 의해 제2 불순물 이온(152)이 주입되어, 제1 불순물 영역(161)의 도핑 농도가 증가하고, 활성 영역(120)의 타 측부에 제2 불순물 영역(163)이 형성된다. 안정되고 균일한 소오스/드레인 영역(160)을 형성하기 위해, 제1 불순물 이온들(151) 및 제2 불순물 이온들(152)은 같은 입사각(θ)으로 서로 대칭이 되도록 주입되는 것이 바람직하다.
제2 불순물 영역들(162,163)로 주입되는 불순물 이온들(150)은 전술한 실시예들과 달리, 제2 절연막(135), 전하 저장 절연막(133) 및 제1 절연막(131)은 통과해야 하지만, 소자분리막(117)은 통과하지 않기 때문에 이를 고려하여 불순물 이온들(150)의 주입에너지 및 이온주입 깊이(Rp)가 적절하게 조절될 수 있다.
제1 불순물 영역(161)에는 제1 및 제2 불순물 이온들(151,152)이 모두 주입되기 때문에, 제1 불순물 영역(161)의 도핑 농도는 제1 및 제2 불순물 이온들(151,152) 중에서 어느 하나만 주입되는 제2 불순물 영역들(162,163)의 도핑 농도보다 클 수 있다. 예컨대, 제1 불순물 영역(161)의 도핑 농도는 제2 불순물 영역들(162,163)의 도핑 농도보다 2배 이상 클 수 있다.
다시, 도 1, 도 6a 및 도 6b를 참조하면, 소오스/드레인 영역(160)이 형성된 기판(110) 상에 제1 층간 절연막(170)이 형성되고, 제1 층간 절연막(170), 제2 절 연막(135), 전하 저장 절연막(133) 및 제1 절연막(131)을 관통하여 접지 선택 게이트 라인(138G) 일측의 소오스/드레인 영역(160)과 접하는 공통 소오스 라인(175)이 형성된다. 공통 소오스 라인(175)은 제2 방향(DW)으로 신장할 수 있으며, 공통 소오스 라인(175)에 의해 접지 선택 게이트 라인(138G) 일측의 소오스/드레인 영역들(160)이 전기적으로 연결될 수 있다. 공통 소오스 라인(175)을 포함하여 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 형성되고, 제1 및 제2 층간 절연막들(170,180), 제2 절연막(135), 전하 저장 절연막(133) 및 제1 절연막(131)을 관통하여 스트링 선택 게이트 라인(130S) 일측의 소오스/드레인 영역(160)과 접하는 비트 라인 콘택(185)이 형성된다. 제2 층간 절연막(180) 상에, 비트 라인 콘택(185)과 접하고 제1 방향(DA)으로 신장하는 비트 라인(180)이 형성된다.
도 25를 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 전자 장치(900)가 설명된다. 전자 장치(900)는 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
전자 장치(900)는 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선 인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(930)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(930)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
전자 장치(900)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(940)를 사용할 수 있다. 예를 들어 무선 인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치(900)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 실시예들에 따르면, 프로그램 방지가 요구되는 메모리 셀 트랜지 스터의 프로그램 방지가 효율적으로 이루어질 수 있다. 이에 의해 비휘발성 메모리 장치의 신뢰성 및 동작 특성이 향상될 수 있다.

Claims (23)

  1. 기판에 배치된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성 영역;
    상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인;
    상기 활성 영역과 상기 제어 게이트 라인 사이에 개재하는 전하 저장층; 및
    상기 제어 게이트 라인 양측의 상기 활성 영역에 배치된 소오스/드레인 영역들을 구비한 메모리층을 포함하며,
    상기 소오스/드레인 영역들은 상기 활성 영역의 상부에 배치되는 제1 불순물 영역 및 상기 제1 불순물 영역 아래의 상기 활성 영역 양 측부에 배치되는 제2 불순물 영역들을 포함하며, 상기 소오스/드레인 영역들의 상기 제1 및 제2 불순물 영역은, 이들과 인접한 상기 소오스/드레인 영역들의 상기 제1 및 제 2 불순물 영역과 상기 소자 분리막에 의해 분리된 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 불순물 영역은 제1 도핑 농도를 갖고, 상기 제2 불순물 영역들은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 도핑 농도는 상기 제2 도핑 농도에 비하여 2배 이상 큰 것을 특징 으로 하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소오스/드레인 영역들은 "U"자의 역상 단면을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 게이트 라인 사이에 노출되는 상기 소자분리막의 상부면은 상기 활성 영역의 상부면보다 낮고, 상기 제2 불순물 영역의 하부면보다 높은 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 전하 저장층은 도전막 패턴을 포함하고, 상기 도전막 패턴은 상기 활성 영역 상에 섬 형태로 배열되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 전하 저장층은 절연막을 포함하는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메모리층이 복수 개 적층된 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수 개의 메모리층 각각의 상기 드레인 영역들을 전기적으로 연결하는 콘택 및 상기 복수 개의 메모리층의 각각의 상기 소오스 영역들을 전기적으로 연결하는 공통 소오스 라인을 더 포함하는 비휘발성 메모리 장치.
  10. 버스를 통해서 서로 결합한 제어기, 입출력 장치, 인터페이스 및 비휘발성 메모리 장치를 포함하며,
    상기 비휘발성 메모리 장치는:
    제1 방향으로 신장하는 활성 영역을 정의하는 소자분리막;
    상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인;
    상기 활성 영역과 상기 제어 게이트 라인 사이에 개재하는 전하 저장층; 및
    상기 제어 게이트 라인 양측의 상기 활성 영역에 배치된 소오스/드레인 영역들을 포함하며,
    상기 소오스/드레인 영역들은 상기 활성 영역의 상부에 배치되는 제1 불순물 영역 및 상기 제1 불순물 영역 아래의 상기 활성 영역 양 측부에 배치되는 제2 불순물 영역들을 포함하고, 상기 소오스/드레인 영역들의 상기 제1 및 제2 불순물 영역은, 이들과 인접한 다른 소오스/드레인 영역들의 상기 제1 및 제 2 불순물 영역과 상기 소자 분리막에 의해 분리된 전자 장치.
  11. 기판에 제1 방향으로 신장하는 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인 및 상기 활성 영역과 상기 제어 게이트 라인 사이에 개재하는 전하 저장층을 형성하는 단계; 및
    이온주입 공정을 수행하여 상기 제어 게이트 라인 양측의 상기 활성 영역에 소오스/드레인 영역들을 형성하는 단계를 포함하며,
    상기 소오스/드레인 영역들을 형성하는 단계는, 상기 활성 영역의 상부에 배치되는 제1 불순물 영역 및 상기 제1 불순물 영역 아래의 상기 활성 영역 양 측부에 배치되는 제2 불순물 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  12. 제 11 항에 있어서,
    상기 이온주입 공정에서 불순물 이온은 상기 기판의 수직 방향으로부터 상기 제2 방향으로 기울어지게 주입되는 비휘발성 메모리 장치의 형성 방법.
  13. 제 11 항에 있어서,
    상기 이온주입 공정은:
    상기 활성 영역의 일 측벽으로 제1 불순물 이온을 주입하는 제1 이온주입 공정; 및
    상기 활성 영역의 타 측벽으로 제2 불순물 이온을 주입하는 제2 이온주입 공정을 포함하는 비휘발성 메모리 장치의 형성 방법.
  14. 제 13 항에 있어서,
    상기 제1 불순물 이온 및 상기 제2 불순물 이온은 같은 입사각으로 주입되는 비휘발성 메모리 장치의 형성 방법.
  15. 제 11 항에 있어서,
    상기 이온주입 공정을 수행하기 전에 상기 제어 게이트 라인 양측의 소자분리막을 리세스시켜 상기 활성 영역의 양 측벽을 노출시키는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  16. 제 15 항에 있어서,
    상기 활성 영역의 상부면과 상기 리세스된 소자분리막의 상부면 사이의 길이가 X이고, 상기 리세스된 소자분리막의 상기 제2 방향의 폭이 Y일 때,
    상기 이온주입 공정에서 주입되는 상기 불순물 이온의 입사각은 0보다 크고
    tan-1(Y/X)보다 작은 비휘발성 메모리 장치의 형성 방법.
  17. 제 11 항에 있어서,
    상기 제어 게이트 라인 및 상기 전하 저장층을 형성하는 단계는:
    상기 활성 영역 상에 제1 절연막을 개재하여 상기 제1 방향으로 신장하는 도전 패턴을 형성하는 단계;
    상기 도전 패턴 상에 제2 절연막을 개재하여 도전막을 형성하는 단계; 및
    상기 도전막, 상기 제2 절연막, 상기 도전 패턴 및 상기 제1 절연막을 패터닝하여 각각 도전 라인, 제2 절연막 패턴, 부유 게이트 및 제1 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  18. 제 17 항에 있어서,
    상기 게이트 구조물의 양 측벽을 덮는 스페이서 마스크를 형성하는 단계; 및
    상기 스페이서 마스크를 식각 마스크로 사용하여 상기 스페이서 마스크 사이의 상기 소자분리막을 리세스하여 상기 활성 영역의 양 측벽을 노출하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  19. 제 18 항에 있어서,
    상기 스페이서 마스크는 상기 소자분리막에 대하여 식각 선택성을 갖는 물질로 형성되고, 상기 식각은 습식 식각인 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  20. 제 11 항에 있어서,
    상기 제어 게이트 라인 및 상기 전하 저장층을 형성하는 단계는:
    상기 활성 영역 및 상기 소자분리막 상에 제1 절연막, 전하 저장 절연막 및 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 도전막을 형성한 후 패터닝하여 도전 라인을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  21. 제 20 항에 있어서,
    상기 제어 게이트 라인 및 상기 전하 저장층을 형성하는 단계는:
    상기 도전 라인을 식각 마스크로 사용하여 상기 제2 절연막, 상기 전하 저장 절연막 및 상기 제1 절연막을 패터닝하여 상기 도전 라인, 상기 제2 절연막 패턴, 전하 저장 절연막 패턴 및 제1 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  22. 제 21 항에 있어서,
    상기 게이트 구조물의 양 측벽을 덮는 스페이서 마스크를 형성하는 단계; 및
    상기 스페이서 마스크를 식각 마스크로 사용하여 상기 스페이서 마스크 사이의 상기 소자분리막을 리세스하여 상기 활성 영역의 양 측벽을 노출하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  23. 제 22 항에 있어서,
    상기 스페이서 마스크는 상기 소자분리막에 대하여 식각 선택성을 갖는 물질로 형성되고, 상기 식각은 습식 식각인 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
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