KR100706249B1 - 핀형 활성영역이 구비된 비휘발성 기억 장치 및 그제조방법 - Google Patents

핀형 활성영역이 구비된 비휘발성 기억 장치 및 그제조방법 Download PDF

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Abstract

핀형 활성영역이 구비된 비휘발성 기억 장치 및 그 제조방법을 제공한다. 이 장치는 소오스 영역 및 드레인 영역이 형성된 핀형 활성영역의 측벽에 측벽부 보호막이 형성되어 소오스 영역 및 드레인 영역에 연결된 배선층과 활성영역 하부 측벽이 연결되는 것을 방지하여 배선층으로부터 기판으로 전하가 누설되는 것을 막을 수 있다. 활성영역의 측벽에 형성된 측벽부 보호층은 소자분리막으로 형성하거나, 소자분리막 상에 층간절연막에 대하여 식각선택성을 가지는 절연막을 활성영역의 측벽을 덮도록 형성할 수 있다.
FinFET, 전하누설, 측벽보호

Description

핀형 활성영역이 구비된 비휘발성 기억 장치 및 그 제조방법{NON-VOLATILE MEMORY DEVICE HAVING FIN SHAPED ACTIVE REGION AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 낸드형 기억장치의 일부를 나타낸 등가회로도.
도 2는 일반적인 낸드형 기억장치의 일부를 나타낸 평면도.
도 3a 내지 도 7a는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도.
도 3b 내지 도 7b는 각각 도 3a 내지 도 7a의 I-I'를 따라 취해진 단면도.
도 3c 내지 도 7c는 각각 도 3a 내지 도 7a의 II-II'를 따라 취해진 단면도.
도 3d 내지 도 7d는 각각 도 3a 내지 도 7a의 III-III'를 따라 취해진 단면도.
도 8a 및 도 9a는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도.
도 8b 및 도 9b는 각각 도 8a 및 도 8a의 I-I'를 따라 취해진 단면도.
도 8c 및 도 9c는 각각 도 8a 및 도 8a의 II-II'를 따라 취해진 단면도.
도 8d 및 도 9d는 각각 도 8a 및 도 8a의 III-III'를 따라 취해진 단면도.
도 10a 및 도 12a는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도.
도 10b 내지 도 12b는 각각 도 10a 내지 도 12a의 I-I'를 따라 취해진 단면도.
도 10c 내지 도 12c는 각각 도 10a 내지 도 12a의 II-II'를 따라 취해진 단면도.
도 10d 내지 도 12d는 각각 도 10a 내지 도 12a의 III-III'를 따라 취해진 단면도.
도 13a 및 도 14a는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도.
도 13b 및 도 14b는 각각 도 13a 및 도 14a의 I-I'를 따라 취해진 단면도.
도 13c 및 도 14c는 각각 도 13a 및 도 14a의 II-II'를 따라 취해진 단면도.
도 13d 및 도 14d는 각각 도 13a 및 도 14a의 III-III'를 따라 취해진 단면도.
도 13e 및 도 14e는 각각 도 13a 및 도 14a의 IV-IV'를 따라 취해진 단면도.
도 15a 및 도 16a는 본 발명의 제 5 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도.
도 15b 및 도 16b는 각각 도 15a 및 도 16a의 I-I'를 따라 취해진 단면도.
도 15c 및 도 16c는 각각 도 15a 및 도 16a의 II-II'를 따라 취해진 단면도.
도 15d 및 도 16d는 각각 도 15a 및 도 16a의 III-III'를 따라 취해진 단면도.
도 15e 및 도 16e는 각각 도 15a 및 도 16a의 IV-IV'를 따라 취해진 단면도.
도 17a은 본 발명의 제 6 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도.
도 17b는 도 17a의 I-I'를 따라 취해진 단면도.
도 17c는 도 17a의 II-II' 또는 IV-IV'를 따라 취해진 단면도.
도 17d는 도 17a의 III-III'를 따라 취해진 단면도.
도 17e는 도 17a의 V-V'를 따라 취해진 단면도.
도 18a은 본 발명의 제 7 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도.
도 18b는 도 18a의 I-I'를 따라 취해진 단면도.
도 18c는 도 18a의 II-II' 또는 IV-IV'를 따라 취해진 단면도.
도 18d는 도 18a의 III-III'를 따라 취해진 단면도.
도 18e는 도 18a의 V-V'를 따라 취해진 단면도.
본 발명은 비휘발성 기억 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 핀형 활성영역을 가지는 비휘발성 기억 장치 및 그 제조방법에 관한 것이다.
전기적으로 데이터의 기입 및 소거가 가능한 비휘발성 기억장치 가운데 플래 시 기억장치는 셀 어레이의 높은 집적도에 의해 데이터 스토리지로서 각광받고 있다.
기억 장치가 고집적화됨에 따라 셀 트랜지스터의 채널 길이 및 폭의 축소가 요구되는 반면, 낮은 동작 전압에서도 높은 셀 전류를 얻을 수 있는 구조 및 단채널효과의 발생을 억제하고 기억 셀 간의 기입 방해(program disturbance)를 억제할 수 있는 구조가 필요하다.
도 1은 일반적인 낸드형 기억장치의 일부를 나타낸 등가회로도이고, 도 2는 일반적인 낸드형 기억장치의 일부를 나타낸 평면도이다.
도 1을 참조하면, 낸드형 기억장치로서 대표적인 낸드형 플래시 기억 장치는 다수의 셀 스트링으로 이루어진 셀 어레이를 구비하고 있다. 각 셀 스트링은 소오스 영역과 드레인 영역 사이에 직렬로 연결된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터와, 상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터 사이에 직렬로 연결된 복수의 기억 셀들로 구성된다. 셀 어레이는 복수개의 접지 선택 게이트 라인(GSL) 및 스트링 선택 게이트 라인(SSL)과, 상기 스트링 선택 게이트 라인(SSL) 및 상기 접지 선택 게이트 라인(GSL) 사이에 배치된 복수개의 워드라인(WLn)을 포함한다. 워드라인(WLn)과 교차하여 비트라인 콘택(DC)을 통해 드레인 영역에 연결된 비트라인(BLn)이 배치되고, 소오스 영역들이 열 방향으로 연결되어 공통 소오스 라인(CSL)을 이룬다.
상기 접지 선택 게이트 라인(GSL) 및 스트링 선택 게이트 라인(SSL) 및 상기 워드라인(WLn)은 소자분리막(ISO)에 의해 한정된 활성영역들(ACT) 상부를 가로질러 배치된다. 인접한 셀 스트링의 접지 선택 게이트 라인(GSL) 사이에는 활성영역의 상부를 가로지르며 그 하부의 활성영역들에 전기적으로 접속된 공통 소오스 라인(CSL)이 배치되며, 인접한 스트링 선택 라인들(SSL) 사이의 활성영역들에는 각각 비트라인 콘택(DC)가 접속되어 워드라인들의 상부를 가로지르는 비트라인(도시 안함)에 접속된다.
최근에는 FinFET구조를 가지는 비휘발성 기억소자가 소개되고 있다. FinFET 구조는 핀형 활성영역의 측벽을 트랜지스터의 채널로 사용하는 구조로서, 낮은 서브쓰레숄드 스윙, 높은 전류/전압 이득(transconductance) 및 단채널 효과 억제력 등의 장점을 가지므로, 50㎚ 이하에서 트랜지스터의 특성 확보에 적합한 구조이다. 아울러, 채널에 대한 게이트의 높은 제어력(controllabliity)과, 공핍 커패시턴스가 낮은 장점을 지니기 때문에 플래시 기억 장치와 같은 여러가지 비휘발성 기억 장치에 적용될 수 있다.
본 발명은 FinFET구조를 비휘발성 기억 장치에 적용함에 있어서, 단순히 셀 트랜지스터를 채널을 핀형 활성영역의 측벽에 형성하는데 그치지 아니하고, 소오스 영역 및 드레인 영역의 누설전류를 억제할 수 있는 구조의 비휘발성 기억 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 핀형 활성영역의 측벽에 측벽부 보호막이 형성되어 소오스 영역 및 드레인 영역을 통한 누설전류 발생을 억제 할 수 있는 비휘발성 기억 장치를 제공한다. 이 장치는 소자분리막 사이에 형성된 핀형 활성영역과 상기 핀형 활성영역의 상부를 가로지르는 워드라인과, 상기 핀형 활성영역에 형성된 소오스 영역 및 드레인 영역을 포함한다.
상기 워드라인은 상기 핀형 활성영역의 측벽에 대향하는 면을 가지며 상기 핀형 활성영역의 상부를 가로지르고, 층간절연막이 상기 기판의 전면에 덮인다. 상기 소오스 영역 및 상기 드레인 영역에서 상기 층간절연막은 활성영역의 상부면에 접한다. 상기 층간절연막과 식각선택성을 가지는 절연막이 상기 소오스 영역 및 상기 드레인 영역이 형성된 활성영역의 측벽에 접한다.
상기 층간절연막을 식각하여 상기 소오스 영역 또는 상기 드레인 영역에 접속되는 배선층을 형성할 때 활성영역과 배선층이 오정렬될 수 있다.
핀형 활성영역은 기판에서 상방으로 솟아올라 있기 때문에 경사 이온 주입을 적용하더라도 활성영역 하부의 도우핑 농도가 낮을 수밖에 없다. 배선층이 농도가 낮거나 도우핑이 되지 않은 활성영역의 하부측벽에 접촉되면 배선층과 기판 사이에 누설전류가 발생할 수 있다. 그러나, 본 발명은 상기 측벽부 보호막에 의해 층간절연막의 식각이 정지되어 배선층이 활성영역의 하부측벽까지 신장되는 것을 막을 수 있다.
상기 층간절연막은 상기 활성영역 상부면에 접하며 상기 소자분리막에 대하여 식각선택성을 가지는 식각저지막을 포함하고, 상기 측벽부 보호막은 상기 식각저지막에 접하는 소자분리막일 수 있다. 상기 소자분리막은 워드라인 하부에서 리세스되어 워드라인이 활성영역의 측벽에 대향하는 면을 가질 수 있고, 소오스 영역 및 드레인 영역이 형성된 활성영역의 측벽은 덮고 있다. 따라서, 층간절연막이 식각될 때 소자분리막이 식각저지막이 되어 활성영역의 측벽이 노출되는 것을 막을 수 있다.
이와 달리, 상기 소자분리막 상에 상기 층간절연막에 대하여 식각선택성을 가지는 절연막을 형성하여 상기 활성영역의 측벽과 접하는 측벽부 보호막을 형성할 수 있다. 셀 트랜지스터의 채널 길이보다 작은 폭의 활성영역을 형성하면, 게이트의 채널 제어력 및 단채널 효과의 억제효과를 더욱 향상할 수 있다.
본 발명은 낸드형 비휘발성 기억장치에 적용되어 공통 소오스 라인 및 비트라인 콘택과 기판 사이의 누설을 막을 수 있다. 낸드형 비휘발성 기억 장치에서 워드라인은 핀형 활성영역의 측벽에 대향하는 면을 가지면서 상기 핀의 상부를 가로지르른다. 선택 게이트 라인은 활성영역의 측벽에 대향하는 면을 가지거나, 활성영역의 측벽에 대향하는 면을 가지지 않고 활성영역의 상부를 가로지를 수 있다.
상기 소오스 영역 및 상기 드레인 영역에서 상기 활성영역의 측벽은 측벽부 보호막과 접하고, 활성영역의 상부면에 접하는 층간절연막에 대하여 상기 측벽부 보호막은 식각선택성을 가지는 절연막이다. 상기 소자분리막은 셀 어레이 영역에서 상기 활성영역보다 낮게 리세스될 수 있고, 상기 측벽부 보호막은 리세스된 소자분리막 상에 형성되어 활성영역의 측벽에 접하는 절연막일 수 있다.
상기 소자분리막은 낮은 영역과 높은 영역으로 구분될 수 있다. 소자분리막의 낮은 영역 상에는 워드라인이 형성된다. 소자분리막의 높은 영역 사이에는 소오스 영역 및 드레인 영역이 형성되어 활성영역의 측벽은 소자분리막과 접한다. 상기 층간절연막의 최하층은 상기 소자분리막에 대해 식각선택성을 가지는 물질로 형성하여 소자분리막이 층간절연막 최하층의 식각정지층 역할을 할 수 있다.
FinFET구조의 트랜지스터는 평판 트랜지스터에 비해 낮은 문턱전압을 가질 수 있다. 낸드형 비휘발성 기억장치에서 선택 트랜지스터는 음의 문턱전압을 가지게 되는 것을 막기 위하여 평판 트랜지스터 구조로 형성할 수 있다. 따라서, 상기 선택 게이트 라인은 소자분리막의 높은 영역 상에 형성하거나, 소자분리막의 높은 영역과 낮은 영역에 중첩되도록 형성할 수도 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 핀형 활성영역의 측벽에 측벽부 보호막이 형성되어 소오스 영역 및 드레인 영역을 통한 누설전류 발생을 억제할 수 있는 비휘발성 기억 장치의 제조방법을 제공한다. 이 방법은 반도체 기판에 소자분리막을 형성하여 핀형 활성영역을 한정하고, 상기 소자분리막을 리세스하여 상기 활성영역의 측벽을 노출시키는 것을 포함한다. 상기 활성영역 상부를 지나는 워드라인을 형성하고, 상기 활성영역에 소오스 영역 및 드레인 영역을 형성한다.
상기 워드라인, 상기 소오스 영역 및 상기 드레인 영역이 형성된 기판의 전면에 층간절연막을 형성한다. 상기 소오스 영역 및 상기 드레인 영역이 형성된 활성영역의 측벽에는 측벽부 보호막을 형성한다. 상기 측벽부 보호막은 상기 활성영역의 상부면에 접하는 층간절연막에 대하여 식각선택성을 가지는 물질로 형성한다.
상기 소자분리막을 리세스할 때, 상기 소오스 영역 및 상기 드레인 영역이 형성되는 활성영역의 측벽에 접하는 소자분리막은 리세스하지 않고 남겨 소자분리막으로 측벽부 보호막을 형성할 수 있다.
다른 방법으로 상기 소오스 영역 및 상기 드레인 영역이 형성되는 활성영역의 측벽에 접하는 소자분리막도 리세스하여 활성영역의 측벽을 노출시키고, 소오스 영역 및 드레인 영역이 형성된 기판에 콘포말한 절연막을 형성하고 이방성 식각하여 스페이서 형상의 측벽부 보호막을 형성할 수도 있다.
본 발명에서 활성영역을 열산화하여 열산화막을 형성하고, 상기 열산화막을 제거하여 활성영역의 폭을 축소할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 7a는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도이다.
도 3b 내지 도 7b는 각각 도 3a 내지 도 7a의 I-I'를 따라 취해진 단면도이고, 도 3c 내지 도 7c는 각각 도 3a 내지 도 7a의 II-II'를 따라 취해진 단면도이고, 도 3d 내지 도 7d는 각각 도 3a 내지 도 7a의 III-III'를 따라 취해진 단면도 이다.
도 3a 내지 도 3d를 참조하면,반도체 기판(10)에 복수개의 핀형 활성영역(12)와 상기 핀형 활성영역(12)을 한정하는 소자분리막(14)을 형성한다. 상기 소자분리막(14)은 STI기술을 적용하여 형성할 수 있고, 상기 핀형 활성영역의 폭은 50Å 이하로 형성할 수 있다. 낸드형 셀 어레이를 형성함에 있어서, 상기 활성영역(12)과 상기 소자분리막(14)은 일 방향으로 평행한 스트라이프 형태로 정의할 수 있다. 본 발명의 특징을 자세하게 설명하기 위하여 공통 소오스 라인이 형성될 공통 소오스 영역(RCSL)과 비트라인 콘택이 형성될 콘택 영역(RDC)를 우선 정의한다.
도 4a 내지 도 4d를 참조하면, 상기 공통 소오스 영역(RCSL)과 상기 콘택 영역(RDC)을 덮는 마스크 패턴(16)을 형성하고, 상기 마스크 패턴(16)을 식각마스크로 사용하여 상기 소자분리막(14)의 일부분을 제거한다. 결과적으로, 상기 소자분리막은 높은 영역(14)과 낮은 영역(14a)로 구분된다. 상기 소자분리막의 낮은 영역(14a) 사이의 활성영역의 측벽은 노출된다. 상기 마스크 패턴(16)은 상기 소자분리막(14) 및 상기 활성영역(12)에 대하여 식각선택성을 가지는 물질로서, 예컨대 포토레지스트 또는 실리콘질화막으로 형성할 수 있다. 이 때, 낮은 영역의 소자분리막의 잔존 두께는 트랜지스터의 채널 폭 및 소자분리막 하부에 기생트랜지스터 형성 등을 고려하여 적절히 조절할 수 있다.
도 5a 내지 도 5d를 참조하면, 상기 마스크 패턴(16)을 제거하고, 상기 활성영역의 상부를 지나는 워드라인(WLn)을 형성한다. 낸드형 셀 어레이인 경우 복수개 의 워드라인들(WLn)과 함께 선택 게이트 라인으로서 접지 선택 게이트 라인(GSL) 및 스트링 선택 게이트 라인(SSL)도 형성한다. 상기 워드라인 및 상기 선택 게이트 라인은 상기 핀형 활성영역(12)의 측벽부에 대향하는 면을 가지는 도전막(20)으로 형성할 수 있다. 전하트랩형 비휘발성 기억소자인 경우, 상기 워드라인(WLn)과 상기 핀형 활성영역(12) 사이에 전하저장절연층(18)을 형성할 수 있다.
본 실시예에서 상기 워드라인 및 상기 선택 게이트 라인이 형성되는 지역은 소자분리막의 낮은 영역(14a)이고, 상기 공통 소오스 영역(RCSL)과 상기 콘택 영역(RDC)은 소자분리막의 높은 영역(14a)와 교차한다. 따라서, 상기 공통 소오스 영역(RCSL)과 상기 콘택 영역(RDC)에서 활성영역(12)의 측벽은 상기 소자분리막(14)로 덮여있다.
도 6a 내지 도 6d를 참조하면, 상기 활성영역(12)에 불순물을 주입하여 소오스 영역(21s) 및 드레인 영역(21d)을 형성한다. 이 때, 워드라인 및 워드라인 사이와, 워드라인과 선택 게이트 라인 사이의 활성영역에도 불순물이 주입되어 불순물 확산층이 형성된다.
상기 소오스 영역(21s) 및 상기 드레인 영역(21d)이 형성된 기판의 전면에 층간절연막을 형성한다. 상기 층간절연막은 기판의 전면을 덮으며 상기 활성영역(12)과 접하는 식각저지막(22) 및 상기 식각저지막 상에 형성되어 상기 기판의 전면을 덮는 제 1 층간 절연막(24)을 포함한다. 상기 식각저지막(22)은 상기 소자분리막(14)에 대하여 식각선택성을 가지는 절연막으로서, 상기 활성영역(12)의 상부 면과 접하고, 상기 소자분리막(14)과도 접한다. 상기 식각저지막(22)은 실리콘질화막으로 형성할 수 있고, 상기 제 1 층간 절연막(24)은 실리콘 산화막으로 형성할 수 있다.
도 7a 내지 도 7d를 참조하면, 상기 제 1 층간절연막(24) 및 상기 식각저지막(22)을 관통하여 상기 소오스 영역(21s)에 접속된 공통 소오스 라인(CSL)을 형성한다. 상기 공통 소오스 라인(CSL)은 상기 활성영역들(12)을 가로지르며 그 하부의 소오스 영역들(21s)을 전기적으로 연결한다.
상기 공통 소오스 라인(CSL)이 형성된 기판의 전면에 제 2 층간절연막(26)을 형성한다. 상기 제 2 층간절연막(26), 상기 제 1 층간절연막(24) 및 상기 식각저지막(22)을 순차적으로 식각하여 상기 활성영역(12)의 상부면이 노출된 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전막을 채워 드레인 영역(21d)에 각각 접속된 비트라인 콘택(BC)을 형성한다. 만약, FinFET 구조를 적용하여 소오스 영역 및 드레인 영역이 형성되는 부분도 활성영역의 측벽을 노출되는 경우, 활성영역 하부가 도우핑되지 않거나 도우핑 농도가 낮아 비트라인 콘택이 이부분에 접속되는 경우 기판을 통해 전하의 누설이 일어날 수 있다. 그러나, 이 실시예에 따르면 소오스 영역(21s)과 드레인 영역(21d)가 형성된 활성영역의 측벽은 소자분리막으로 덮여 있기 때문에 상기 콘택 홀과 활성영역이 오정렬되더라도 콘택 홀 내에서 소자분리막(14)이 식각되지는 않는다. 따라서, 소자분리막(14)이 식각되어 드레인 영역(21s) 하부의 활성영역 측벽이 드러날 위험이 없고, 공통 소오스 라인(CSL) 및 비트라인 콘택(BC)과 기판 사이에 누설전류가 발생하는 문제를 피할 수 있다.
도 8a 및 도 9a는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도이다.
도 8b 및 도 9b는 각각 도 8a 및 도 8b의 I-I'를 따라 취해진 단면도이고, 도 8c 및 도 9c는 각각 도 8a 및 도 8b의 II-II'를 따라 취해진 단면도이고, 도 8d 및 도 9d는 각각 도 8a 및 도 8b의 III-III'를 따라 취해진 단면도이다.
도 8a 내지 도 8d를 참조하면, 제 1 실시예와 마찬가지로 반도체 기판(50)에 복수개의 핀형 활성영역(52) 및 소자분리막(54)을 형성하고, 상기 소자분리막의 일부분을 제거하여 소자분리막의 낮은 영역(54a)을 형성한다(도 3a 내지 도 3d, 도 4a 내지 도 4d 참조). 계속해서, 상기 기판에 열산화공정을 적용하여 상기 소자분리막의 낮은 영역(54a) 사이에 측벽이 노출된 활성영역에 열산화막을 형성하고, 상기 열산화막을 제거한다. 그 결과, 상기 활성영역(52)은 소자분리막의 낮은 영역(54a) 사이에서 제 1 폭(L1)을 가지고, 소자분리막의 높은 영역(54) 사이에서 제 1 폭보다 넓은 제 2 폭(L1)을 가지게 된다.
도 9a 내지 도 9d를 참조하면, 핀 폭이 줄은 활성영역에 게이트 절연막 및 도저막을 형성하고, 상기 도전막을 패터닝하여 활성영역(52)의 상부를 가로지르는 복수개의 워드라인(WLn) 및 선택 게이트 라인(GSL, SSL)을 형성한다. 낸드형 소노스 기억 셀에서 상기 게이트 절연막은 전하저장절연층(18)이다. 상기 활성영역에 불순물을 주입하여 접지 선택 게이트 라인(GSL) 인접하고, 소자분리막의 높은 영역(54) 사이에 개재된 활성영역에는 소오스 영역(61s)을 형성하고, 상기 스트링 선택 게이트 라인(SSL)에 인접하고 상기 소자분리막의 높은 영역(54) 사이에 개재된 활 성영역에는 드레인 영역(61d)을 형성한다. 이 때, 상기 워드라인들(WLn) 사이와, 상기 워드라인(WLn)과 선택 게이트 라인(SSL, GSL) 사이의 활성영역에도 불순물 확산층이 형성된다. 상기 불순물은 경사 이온 주입 방법을 사용하여 활성영역 내에 주입함으로써 활성영역의 하부까지 도우핑 될 수 있다. 상기 기판의 전면에 식각저지막(62)을 형성하고, 상기 식각저지막(62) 상에 제 1 층간절연막(64)을 형성한다. 상기 식각저지막(62)는 상기 활성영역의 상부면을 덮는다. 특히, 상기 소오스 영역(61s)과 상기 드레인 영역(61d)에 접하는 식각저지막(62)은 소자분리막으로 인해 활성영역의 측벽과 접촉되진 않는다.
상기 제 1 층간절연막(64) 및 상기 식각저지막(62)을 순차적으로 패터닝하여 상기 소오스 영역들(61s)을 노출시키는 그루브를 형성하고, 상기 그루브 내에 도전물질을 채워 상기 소오스 영역들(61s)을 전기적으로 연결하는 공통 소오스 라인(CSL)을 형성한다. 본 발명에서, 상기 소오스 영역들(61s)은 소자분리막 사이에 개재된 활성영역 내에 형성된다. 따라서, 상기 소오스 영역들(61s)이 형성된 활성영역의 측벽은 상기 식각저지막(62)에 대해 식각선택성을 가지는 소자분리막(52)으로 덮여있기 때문에 상기 공통 소오스 라인(CSL)이 상기 소오스 영역들(61s)이 형성되지 않았거나, 도우핑 농도가 낮은 활성영역의 하부 측벽에 접촉되지 않는다.
상기 기판의 전면에 제 2 층간절연막(66)을 형성하고, 상기 제 2 층간절연막(66), 상기 제 1 층간절연막(64) 및 상기 식각저지막(62)을 순차적으로 식각하여 상기 드레인 영역(61d)을 각각 노출시키는 콘택홀을 형성하고, 상기 콘택 홀 내에 도전물질을 채워 비트라인 플러그(DC)을 형성한다. 콘택 홀과 활성영역이 오정렬되 더라도 층간절연막의 최하층인 식각저지막(62)과 소자분리막(54)가 식각선택성을 가지기 때문에 소자분리막이 식각되어 드레인 영역(61d) 하부의 활성영역이 노출되지는 않는다.
결과적으로, 본 실시예에서도 소자분리막(54)에 의해 소오스 영역(61s) 및 드레인 영역(61d) 하부의 활성영역 측벽이 보호되기 때문에 공통 소오스 라인(CSL)과 비트라인 콘택(DC)과 기판 사이의 전하누설을 막을 수 있다.
도 10a 및 도 12a는 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도이다.
도 10b 내지 도 12b는 각각 도 10a 내지 도 12b의 I-I'를 따라 취해진 단면도이고, 도 10c 내지 도 12c는 각각 도 10a 내지 도 12b의 II-II'를 따라 취해진 단면도이고, 도 10d 내지 도 12d는 각각 도 10a 내지 도 12b의 III-III'를 따라 취해진 단면도이다.
도 10a 내지 도 10d를 참조하면, 제 1 및 제 2 실시예와 마찬가지로 반도체 기판(100)에 핀형 활성영역(102) 및 소자분리막(104)을 형성한다. 상기 소자분리막(104)을 식각하여 상기 활성영역(102)의 측벽을 노출시킨다.
도 11a 내지 도 11d를 참조하면, 상기 활성영역(102) 상에 게이트 절연막 및 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 워드라인(WLn) 및 선택 게이트 라인(SSL, GSL)을 형성한다. 상기 게이트 절연막은 전하를 저장할 수 있는 다층의 전하저장절연막으로 형성함으로써 전하 트랩형 비휘발성 기억소자를 제조할 수 있다. 상기 워드라인(WLn) 및 상기 선택 게이트 라인 (SSL, GSL)이 형성된 기판에 불순물을 주입하여 소오스 영역(111s) 및 드레인 영역(111d)을 형성한다. 상기 소오스 영역(111s)은 접지 선택 라인들(GSL)사이의 활성영역에 형성되고, 상기 드레인 영역(111d)은 스트링 선택 게이트 라인들(SSL) 사이의 활성영역에 형성된다. 경사 이온 주입법을 이용하더라도, 상기 활성영역의 하부에는 불순물의 도우핑 농도가 낮거나 불순물 확산층이 형성되지 않을 수도 있다.
상기 활성영역(102)의 측벽에 측벽부 보호막(112)을 형성한다. 상기 기판의 전면에 절연막을 형성하고 상기 절연막을 이방성 식각하여 활성영역의 상부를 노출시켜 상기 측벽부 보호막(112)을 형성할 수 있다. 도시된 것과 같이, 셀 어레이에는 다수의 평행한 활성영역들(102)이 형성된다. 활성 영역들 사이의 간격이 좁은 경우 상기 측벽부 보호막(112)은 상기 활성영역들(102) 사이의 갭 영역 내에 채워질 수도 있다.
상기 기판의 전면에 제 1 층간절연막(114)을 형성한다. 상기 제 1 층간절연막(114)은 상기 측벽부 보호막(112)에 대하여 식각 선택성을 가지는 절연막으로 형성한다. 일반적인 방법으로 실리콘 산화막으로 층간절연막을 형성하는 경우 상기 측벽부 보호막(112)은 실리콘 질화막일 수 있다.
상기 제 1 층간절연막(114)을 식각하여 상기 소오스 영역(111s)가 형성된 활성영역들을 노출시키는 그루브를 형성한다. 상기 그루부 내에는 제 1 층간 절연막(114)의 일부분이 하부에 잔존할 수도 있다.
절연막의 이방성 식각에 의해 상기 측벽부 보호막을 형성하기 때문에, 절연막이 과도하게 식각된 경우 상기 활성영역의 측벽이 일부분 노출될 수도 있다. 따 라서, 상기 그루브 내에 노출된 활성영역의 불순물 농도를 높이기 위하여 추가 이온 주입(113)을 실시할 수 있다.
도 12a 내지 도 12d를 참조하면, 상기 그루브 내에 도전물질을 채워 상기 소오스 영역들(111s)을 전기적으로 연결하는 공통 소오스 라인(CSL)을 형성한다. 상기 기판의 전면에 제 2 층간 절연막(116)을 형성한다. 상기 제 2 층간 절연막(116), 상기 제 1 층간 절연막(114)를 패터닝하여 상기 활성영역들을 각각 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전물질을 채워 상기 드레인 영역들(111d)에 각각 접속된 비트라인 콘택(DC)을 형성한다.
제 3 실시예에서는 상기 소오스 영역(111s) 및 상기 드레인 영역(111d)이 형성된 활성영역의 측벽이 측벽부 보호막(112)으로 덮인다. 따라서, 공통 소오스 라인(CSL)과 비트라인 콘택(DC)이 상기 소오스 영역(111s) 및 상기 드레인 영역(111d)의 불순물 농도가 낮거나, 상기 소오스 영역(111s) 및 상기 드레인 영역(111d)이 형성되지 않은 활성영역의 하부 측벽과 접하는 것을 방지할 수 있다. 결과적으로 공통 소오스 라인(CSL) 및 비트라인 콘택(DC)과 기판 사이의 전하의 누설을 방지할 수 있다.
낸드형 비휘발성 기억소자는 0 볼트를 기준 전압으로 기입 및 소거를 식별한다. FinFET 구조를 비휘발성 기억소자에 적용하였을 때 평판 트랜지스터를 적용한 경우보다 초기 문턱전압이 낮아지는 것을 알 수 있었다. 기억 셀 트랜지스터인 경우에는 기입 및 소거 동작에 의해 문턱전압이 조절할 수 있기 때문에 문제가 되지 않는다. 그러나, 선택 트랜지스터가 음의 문턱 전압을 가지면 게이트에 오프 전압 을 인가한 상태에서도 트랜지스터가 턴-온되어 기억 장치의 동작이 불가능해질 수도 있다.
제 4 실시예 및 제 5 실시예는 선택 트랜지스터가 음의 문턱전압을 가지는 것을 방지할 수 있는 구조 및 그 형성방법을 제공한다.
도 13a 내지 도 16a는 본 발명의 제 4 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도이다.
도 13b 내지 도 16b는 각각 도 13a 내지 도 16b의 I-I'를 따라 취해진 단면도이고, 도 13c 내지 도 16c는 각각 도 13a 내지 도 16b의 II-II'를 따라 취해진 단면도이고, 도 13d 내지 도 16d는 각각 도 13a 내지 도 16b의 III-III'를 따라 취해진 단면도이고, 도 13e 내지 도 16e는 각각 도 13a 내지 도 16b의 IV-IV'를 따라 취해진 단면도이다.
도 13a 내지 도 13e를 참조하면, 이상의 실시예와 마찬가지로 반도체 기판(150)에 핀형 활성영역(152) 및 소자분리막(154)을 형성한다. 셀 어레이 영역에 선택 게이트 영역(RGSL, RSSL)을 정의한다. 상기 선택 게이트 영역(RGSL, RSSL)은 접지 선택 게이트 라인과 스트링 선택 게이트 라인이 형성될 영역과 공통 소오스 라인과 비트라인 콘택이 형성될 영역을 포함한다.
상기 선택 게이트 영역(RGSL, RSSL)을 덮는 마스크막(156)을 형성하고, 상기 마스크막(156)을 식각마스크로 사용하여 상기 소자분리막(154)을 식각한다. 그 결과, 상기 소자분리막은 높은 영역(154)와 낮은 영역(154a)로 구분되고, 상기 선택 게이트 영역(RGSL, RSSL)에서 상기 활성영역(152)은 소자분리막(154)에 의해 측벽이 덮이고, 그 이외의 영역에서는 상기 소자분리막의 낮은 영역(154a) 사이에 활성영역의 측벽이 노출된다. 상기 소자분리막의 낮은 영역(154a)에 잔존하는 소자분리막은 활성영역의 측벽을 이용하는 채널 폭과, 소자분리막 하부에 기생 트랜지스터 형성 억제 등을 고려하여 적절한 두께로 남긴다.
도 14a 내지 도 14d를 참조하면, 상기 활성영역 상에 게이트 절연막(158, 158a)을 형성하고, 상기 게이트 절연막(158, 158a) 상에 상기 활성영역(152)의 상부를 가로지르는 복수개의 워드라인(WLn)과 선택 게이트 라인(SSL, GSL)을 형성한다. 상기 워드라인들(WLn)은 상기 활성영역의 측벽에 대향하는 면을 가지면서 활성영역의 상부를 가로지르고, 상기 선택 게이트 라인(SSL, GSL)은 그 처부가 상기 활성영역(152)의 상부면보다 같거나 높은 레벨에 위치하며 상기 활성영역(152)의 상부를 가로지른다.
계속해서, 상기 활성영역에 내에 소오스 영역(161s) 및 드레인 영역(161d)을 형성하고, 상기 기판의 전면에 식각저지막(162) 및 제 1 층간절연막(164)을 형성한다. 상기 제 1 층간절연막(164) 및 상기 식각저지막(162)을 관통하여 상기 소오스 영역들(162s)을 전기적으로 연결하는 공통 소오스 라인(CSL)을 형성하고, 제 2 층간절연막(166)을 형성한다. 상기 제 2 층간절연막(166), 상기 제 1 층간절연막(164) 및 상기 식각 저지막(162)을 관통하여 상기 드레인 영역(161d)에 각각 연결된 비트라인 콘택(DC)을 형성한다.
제 4 실시예에서는 접지 선택 게이트 라인(GSL)가 스트링 선택 게이트 라인(SSL)은 활성영역의 측벽이 노출되지 않는 영역에 형성된다. 따라서, 낸드형 셀 스트링의 선택 트랜지스터는 평판 트랜지스터 구조로 형성되어 음의 문턱전압을 가지는 것을 막을 수 있다. 아울러, 다른 실시예들과 마찬가지로 공통 소오스 라인(CSL)과 비트라인 콘택(DC)가 소오스 영역(161s) 및 드레인 영역(161d) 하부의 기판에 연결되어 전하가 누설되는 것을 막을 수 있다.
도 15a 및 도 16a는 본 발명의 제 5 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도이다.
도 15b 및 도 16b는 각각 도 15a 및 도 16a의 I-I'를 따라 취해진 단면도이고, 도 15c 및 도 16c는 각각 도 15a 및 도 16a의 II-II'를 따라 취해진 단면도이고, 도 15d 및 도 16d는 각각 도 15a 및 도 16a의 III-III'를 따라 취해진 단면도이고, 도 15e 및 도 16e는 각각 도 15a 및 도 16a의 IV-IV'를 따라 취해진 단면도이다.
제 5 실시예는 제 4 실시예에서 워드라인 하부의 핀의 폭을 감소시켜 트랜지스터의 채널에 대한 게이트 전극의 제어력을 향상시키기 위한 것이다. 도 15a 내지 도 15e를 참조하면, 반도체 기판(200)에 핀형 활성영역(202)과 소자분리막(204)을 형성하고, 선택 게이트 영역(RGSL, RSSL)을 제외한 다른 셀 영역의 소자분리막(204)을 일부분 식각하여 활성영역(202)의 측벽을 노출시킨다. 상기 활성영역(202)에 대한 열산화 및 열산화막 제거공정을 실시하여 활성영역의 폭을 감소시킨다. 상기 소자 분리막(204)이 식각되어 낮아진 영역 사이의 활성영역(202)은 제 1 폭(L1)이고, 상기 소자분리막(204)이 식각되지 않은 높은 영역 사이의 활성영역(202)은 제 1 폭(L1)보다 넓은 제 2 폭(L2)을 가진다.
도 16을 참조하면, 상기 활성영역(202) 상에 게이트 절연막(208, 208a)으로서 전하저장층을 형성하고, 상기 게이트 절연막(208, 208a) 상에 상기 활성영역(202)의 상부를 가로지르는 워드라인(WLn) 및 선택 게이트 라인(SSL, GSL)을 형성한다. 상기 워드라인(WLn)은 상기 활성영역(202)의 측벽에 대향하는 면을 가지고, 상기 선택 게이트 라인(SSL, GSL)은 소자분리막의 높은 영역(204) 사이에 개재된 활성영역의 상부를 지난다. 상기 선택 게이트 라인(SSL, GSL)의 저면은 상기 활성영역의 상부면과 같거나 더 높은 레벨에 위치할 수 있다.
도 17a은 본 발명의 제 6 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도이다.
도 17b는 도 17a의 I-I'를 따라 취해진 단면도이고, 도 17c는 도 17a의 II-II' 또는 IV-IV'를 따라 취해진 단면도이고, 도 17d는 도 17a의 III-III'를 따라 취해진 단면도이고, 도 17e는 도 17a의 V-V'를 따라 취해진 단면도이다.
도 17a 내지 도 17e를 참조하면, 제 6 실시예는 선택 게이트 영역(RGSL', RSSL')이 선택 게이트 라인과 중첩되도록 정의하는 것이 특징이다. 따라서, 반도체 기판(250) 상에 핀형 활성영역(252) 및 소자분리막(254)이 형성되고, 상기 소자분리막(254)의 일부분이 식각되어 낮은 영역(254a)와 높은 영역(254)로 구분된다. 이 실시예에서 선택 게이트 라인(SSL, GSL)은 상기 소자분리막의 낮은 영역(254a)과 높은 영역(254)에 중첩되어 형성된다. 상기 워드라인(WLn)은 상기 활성영역의 측벽에 대향하는 면을 가지는 도전막 패턴(260w)으로 형성되고, 상기 선택 게이트 라인(SSL, GSL)은 일부분(260s')은 상기 활성영역의 측벽에 대향하는 면을 가지며 활성영역의 상부를 가로지르고, 다른 부분(260s)은 활성영역의 측벽에 대향하지 않고 활성영역의 상부를 가로지른다.
도 18a은 본 발명의 제 7 실시예에 따른 비휘발성 기억 장치 및 그 제조방법을 설명하기 위한 평면도이다.
도 18b는 도 18a의 I-I'를 따라 취해진 단면도이고, 도 18c는 도 18a의 II-II' 또는 IV-IV'를 따라 취해진 단면도이고, 도 18d는 도 18a의 III-III'를 따라 취해진 단면도이고, 도 18e는 도 18a의 V-V'를 따라 취해진 단면도이다.
도 18a 내지 도 18e를 참조하면, 제 7 실시예는 제 6 실시예에 설명된 반도체 장치의 채널에 대한 게이트 제어력을 향상시키기 위하여 소자분리막의 낮은 영역(304a) 사이에 측벽이 노출된 활성영역의 폭(L1)이 소자분리막의 높은 영역(304) 사이에 개재된 활성영역의 폭(L2)보다 좁은 반도체 장치에 관한 것이다.
도시된 것과 같이, 선택 게이트 라인(SSL, GSL)은 일부분은 제 1 폭(L1)의 활성영역에 중첩되고, 일부분은 제 2 폭(L2)의 활성영역에 중첩된다. 따라서, 낸드형 셀 어레이에서 선택 트랜지스터는 일부분이 평판 트랜지스터 구조를 가지므로서 전체적으로 양의 문턱 전압을 가질 수 있다.
상술한 것과 같이 본 발명은 FinFET구조를 채택하여 반도체 장치를 형성함에 있어서, 단순히 트랜지스터의 채널을 Fin 구조로 형성하는데 그치지 아니하고, 트랜지스터의 소오스 영역 및 드레인 영역에 접속되는 배선층과 기판 사이에 전하가 누설되는 것을 방지하기 위한 구조를 제공한다.
배선층이 접속되는 소오스 영역 및 드레인 영역은 활성영역의 측벽에 측벽부 보호막을 형성함으로써, 층간절연막을 식각하여 소오스 영역 및 드레인 영역에 접속된 배선층을 형성할 때 배선층이 소오스 영역 및 드레인 영역 하부의 기판과 연결되는 것을 막을 수 있다.
또한, 낸드형 셀 어레이에 FinFET 구조를 채택하는 경우 셀 트랜지스터는 FinFET 구조로 형성하고, 선택 트랜지스터는 평판 구조로 형성하여 선택 트랜지스터가 음의 문턱 전압을 가지는 것을 막을 수 있다.
아울러, 셀 트랜지스터가 형성되는 활성영역의 폭을 줄여줌으로써 채널에 대한 게이트 전극의 제어력을 향상시킬 수 있고, 완전공핍 또는 완전 반전 채널을 형성함으로써 채널의 커패시턴스를 낮출 수 있다. 이는 낸드형 비휘발성 기억장치의 동작에 있어서 비선택 셀 스트링의 셀프 부스팅을 강화하여 기입 저지 효과를 증진시킬 수 있는 구조를 제공한다.

Claims (31)

  1. 반도체 기판에 형성된 소자분리막;
    상기 소자분리막 사이에 형성된 핀형 활성영역;
    상기 활성영역의 상부를 지나며 상기 활성영역의 측벽에 대향하는 면을 가지는 워드라인;
    상기 활성영역에 형성된 소오스 및 드레인 영역;
    상기 활성영역의 상부면과 접하는 층간절연막; 및
    상기 소오스 및 드레인 영역이 형성된 활성영역의 측벽에 접하는 측벽부 보호막을 포함하되, 상기 측벽부 보호막은 상기 층간절연막에 대하여 식각선택성을 가지는 절연막인 것을 특징으로 하는 비휘발성 기억 장치.
  2. 청구항 1에 있어서,
    상기 층간절연막은 상기 활성영역 상부면에 접하며 상기 소자분리막에 대하여 식각선택성을 가지는 식각저지막을 포함하고,
    상기 측벽부 보호막은 상기 식각저지막에 접하는 소자분리막인 것을 특징으로 하는 비휘발성 기억 장치.
  3. 청구항 2에 있어서,
    상기 소오스 영역 및 드레인 영역이 형성된 활성영역에 접하는 소자분리막의 상부면은 상기 워드라인 하부에서 상기 활성영역에 접하는 소자분리막의 상부면보다 높은 것을 특징으로 하는 비휘발성 기억 장치.
  4. 청구항 1에 있어서,
    상기 측벽부 보호막은 상기 소자분리막 상에 형성되며 상기 층간절연막에 대하여 식각선택성을 가지는 절연막인 것을 특징으로 하는 비휘발성 기억 장치.
  5. 청구항 1에 있어서,
    상기 워드라인에 중첩된 활성영역의 폭은 상기 소오스 및 드레인 영역이 형성된 활성영역의 폭보다 좁은 것을 특징으로 하는 비휘발성 기억 장치.
  6. 반도체 기판에 형성된 소자분리막;
    상기 소자분리막 사이에 형성된 핀형 활성영역;
    상기 활성영역 상부를 지나는 선택 게이트 라인들;
    상기 활성영역 상부를 지나며 상기 활성영역의 측벽에 대향하는 면을 가지는 워드라인들;
    상기 활성영역에 형성된 소오스 및 드레인 영역; 및
    상기 활성영역 및 소자분리막을 덮는 층간절연막을 포함하되,
    상기 소오스 및 드레인 영역에 인접하는 소자분리막의 상부면은 상기 워드라인 하부의 소자분리막의 상부면보다 높은 것을 특징으로 하는 비휘발성 기억 장치.
  7. 청구항 6에 있어서,
    상기 층간절연막은 상기 활성영역의 상부면 및 상기 소자분리막의 상부면과 접하는 식각저지막을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  8. 청구항 6에 있어서,
    상기 소오스 영역 및 상기 소자분리막과 접하며 상기 활성영역을 가로지르는 공통 소오스 라인; 및
    상기 드레인 영역에 접하는 콘택 패턴을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  9. 청구항 6에 있어서,
    상기 소자분리막은 상부에 워드라인이 형성되는 낮은 영역과 상기 소오스 영역 및 상기 드레인 영역에 인접하는 높은 영역으로 구분되되, 이들 두 영역의 경계면은 상기 소오스 영역 및 상기 드레인 영역에 위치하는 것을 특징으로 하는 비휘발성 기억 장치.
  10. 청구항 9에 있어서,
    상기 선택 게이트 전극은 상기 활성영역의 상부를 지나며 상기 활성영역의 측벽과 대향하는 면을 가지는 것을 특징으로 하는 비휘발성 기억 장치.
  11. 청구항 6에 있어서,
    상기 소자분리막은 상부에 워드라인이 형성되는 낮은 영역과 상기 소오스 영역 및 상기 드레인 영역에 인접하는 높은 영역으로 구분되되, 이들 두 영역의 경계면은 상기 선택 게이트 전극과 상기 워드라인 사이에 위치하는 것을 특징으로 하는 비휘발성 기억 장치.
  12. 청구항 11에 있어서,
    상기 선택 게이트 전극의 하부면은 상기 활성영역의 상부면과 동일하거나 높은 레벨에 위치하는 것을 특징으로 하는 비휘발성 기억 장치.
  13. 청구항 6에 있어서,
    상기 소자분리막은 상부에 워드라인이 형성되는 낮은 영역과 상기 소오스 영역 및 상기 드레인 영역에 인접하는 높은 영역으로 구분되되, 이들 두 영역의 경계면은 상기 선택 게이트 전극과 중첩된 것을 특징으로 하는 비휘발성 기억 장치.
  14. 청구항 13에 있어서,
    상기 선택게이트 전극은 상기 활성영역의 측벽에 대향하는 면을 가지며 상기 활성영역의 상부를 가로지르는 부분과, 상기 활성영역의 상부면과 동일하거나 높은 레벨에 위치하며 상기 활성영역의 상부를 가로지르는 부분으로 구분된 것을 특징으 로 하는 비휘발성 기억 장치.
  15. 청구항 9, 청구항 11 및 청구항 13 중 어느 하나의 항에 있어서,
    상기 소자 분리막의 낮은 영역 사이의 활성영역 폭은 상기 소자분리막의 높은 영역 사이의 활성영역 폭보다 좁은 것을 특징으로 하는 비휘발성 기억 장치.
  16. 청구항 6에 있어서,
    상기 워드라인과 상기 활성영역 사이에 개재된 전하저장절연층을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  17. 청구항 6에 있어서,
    상기 워드라인, 상기 선택 게이트 라인, 상기 소오스 영역 및 드레인 영역은 낸드형 셀 어레이를 구성하는 것을 특징으로 하는 비휘발성 기억 장치.
  18. 반도체 기판에 형성된 소자분리막;
    상기 소자분리막 사이에 형성된 핀형 활성영역;
    상기 활성영역 상부를 지나며 상기 활성영역의 측벽에 대향하는 면을 가지는 선택 게이트 라인 및 워드라인들;
    상기 활성영역에 형성된 소오스 및 드레인 영역;
    상기 소자분리막 상에 형성되어 상기 소오스 및 드레인 영역이 형성된 활성 영역의 측벽에 형성된 측벽부 보호막; 및
    상기 활성영역 및 상기 측벽부 보호막을 덮는 층간절연막을 포함하되, 상기 측벽부 보호막은 상기 층간절연막에 대해 식각선택성을 가지는 절연막인 것을 특징으로 하는 비휘발성 기억 장치.
  19. 청구항 18에 있어서,
    상기 소오스 및 드레인 영역이 형성된 활성영역의 상부면은 상기 층간절연막과 접하고, 그 측벽은 상기 측벽부 보호막과 접하는 것을 특징으로 하는 비휘발성 기억 장치.
  20. 청구항 18에 있어서,
    상기 소오스 영역 및 상기 소자분리막과 접하며 상기 활성영역을 가로지르는 공통 소오스 라인; 및
    상기 드레인 영역에 접하는 콘택 패턴을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  21. 청구항 18에 있어서,
    상기 워드라인과 상기 활성영역 사이에 개재된 전하저장절연층을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  22. 반도체 기판에 소자분리막을 형성하여 핀형 활성영역을 한정하는 단계;
    상기 소자분리막을 리세스하여 상기 활성영역의 측벽을 노출시키는 단계;
    상기 활성영역의 상부를 지나며 상기 활성영역의 측벽에 대향하는 면을 가지는 워드라인을 형성하는 단계;
    상기 활성영역에 소오스 및 드레인 영역을 형성하는 단계;
    상기 소오스 및 드레인 영역이 형성된 활성영역의 측벽에 접하는 측벽부 보호막을 형성하는 단계;
    상기 활성영역의 상부면과 접하는 층간절연막을 형성하는 단계를 포함하되,
    상기 측벽부 보호막은 상기 층간절연막에 대하여 식각선택성을 가지는 절연막인 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  23. 청구항 22에 있어서,
    상기 소자분리막을 리세스하는 단계에서 상기 소자분리막의 일부분을 잔존시켜, 상기 소오스 및 드레인이 형성되는 활성영역의 측벽에 접하는 측벽부 보호막을 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  24. 청구항 22에 있어서,
    상기 소오스 영역 및 드레인 영역이 형성된 기판에 콘포말한 절연막을 형성하고,
    상기 절연막을 이방성 식각하여 상기 소오스 영역 및 상기 드레인 영역이 형 성된 활성영역의 측벽에 스페이서 형상의 측벽부 보호막을 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  25. 청구항 22에 있어서,
    상기 소자분리막을 리세스하여 활성영역의 측벽을 노출시키는 단계;
    상기 노출된 활성영역을 열산화하여 열산화막을 형성하는 단계; 및
    상기 열산화막을 제거하여 상기 활성영역의 폭을 축소하는 단계를 더 포함하는 비휘발성 기억 장치의 제조방법.
  26. 반도체 기판에 소자분리막을 형성하여 핀형 활성영역을 한정하는 단계;
    상기 소자분리막의 일부분을 식각하여 활성영역의 측벽이 노출되는 낮은 영역과 활성영역의 측벽을 덮는 높은 영역을 형성하는 단계;
    상기 활성영역을 가로지르는 복수의 워드라인 및 선택 게이트 라인을 형성하는 단계;
    상기 소자분리막의 높은 영역 사이의 활성영역에 소오스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 활성영역 및 상기 소자분리막을 덮는 층간절연막을 형성하되, 상기 층간절연막의 최저층은 상기 소자분리막에 대하여 식각선택성을 가지는 절연막으로 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  27. 청구항 26에 있어서,
    상기 워드라인 및 상기 선택 게이트 라인은 상기 소자분리막의 낮은 영역 상에 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  28. 청구항 26에 있어서,
    상기 워드라인은 상기 소자분리막의 낮은 영역 상에 형성하고,
    상기 선택 게이트 라인은 상기 소자분리막의 높은 영역 상에 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  29. 청구항 26에 있어서,
    상기 워드라인은 상기 소자분리막의 낮은 영역 상에 형성하고,
    상기 선택 게이트 라인은 상기 소자분리막의 낮은 영역과 높은 영역에 중첩되도록 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  30. 청구항 26에 있어서,
    상기 소자분리막의 낮은 영역 사이의 활성영역을 열산화하여 열산화막을 형성하고,
    상기 열산화막을 제거하여 상기 소자분리막의 낮은 영역 사이에 폭이 좁고 상기 소자분리막의 높은 영역 사이에 폭이 넓은 핀형 활성영역을 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  31. 반도체 기판에 소자분리막을 형성하여 핀형 활성영역을 한정하는 단계;
    상기 소자분리막의 일부분을 식각하여 활성영역의 측벽이 노출시키는 단계;
    상기 활성영역을 가로지르는 복수의 워드라인 및 선택 게이트 라인을 형성하는 단계;
    상기 활성영역에 소오스 영역 및 드레인 영역을 형성하는 단계;
    상기 소오스 영역 및 상기 드레인 영역이 형성된 활성영역의 측벽에 측벽부 보호막을 형성하는 단계;
    상기 활성영역 및 상기 측벽부 보호막을 덮는 층간절연막을 형성하되, 상기 측벽부 보호막은 상기 층간절연막에 대하여 식각선택성을 가지는 절연막으로 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
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