CN108630807B - 半导体器件、制造方法以及存储器 - Google Patents

半导体器件、制造方法以及存储器 Download PDF

Info

Publication number
CN108630807B
CN108630807B CN201710175979.XA CN201710175979A CN108630807B CN 108630807 B CN108630807 B CN 108630807B CN 201710175979 A CN201710175979 A CN 201710175979A CN 108630807 B CN108630807 B CN 108630807B
Authority
CN
China
Prior art keywords
layer
dummy gate
gate layer
drain
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710175979.XA
Other languages
English (en)
Other versions
CN108630807A (zh
Inventor
陈卓凡
刘盼盼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710175979.XA priority Critical patent/CN108630807B/zh
Priority to US15/908,706 priority patent/US20180277755A1/en
Publication of CN108630807A publication Critical patent/CN108630807A/zh
Application granted granted Critical
Publication of CN108630807B publication Critical patent/CN108630807B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/25—Multistable switching devices, e.g. memristors based on bulk electronic defects, e.g. trapping of electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请公开了一种半导体器件、制造方法以及存储器，涉及半导体技术领域。该器件包括：一条或多条位线BL；设置在BL上的两个选择栅SG、一条或多条字线WL、源极和漏极；其中，WL设置在两个SG之间，源极和漏极分别设置在两个SG外侧。该器件、方法以及存储器能够提高存储密度以及写入和擦除速度。

Description

半导体器件、制造方法以及存储器
技术领域
本申请涉及半导体技术领域，特别涉及一种半导体器件、制造方法以及存储器。
背景技术
现有的存储器技术，如RRAM(Resistive Random Access Memory，阻变式存储器)，大都基于现有的后段工艺，而基于前段工艺的RRAM均采用NOR(Negative-OR，或非)型结构。例如，基于CMOS(Complementary Metal Oxide Semiconductor)鳍式场效应晶体管的或非型阻变式存储器等。
但是，这种NOR型的存储器使用热电子注入的写入方式，所以每一个栅极都需要一个漏极来提供电子来源，也就是说需要在每一个栅极两侧均分别设置源极、漏极和接触，从而导致存储密度低，且写入和擦除速度慢。
发明内容
本申请的发明人发现上述现有技术中存在的问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本申请的一个目的是提供一种半导体器件的技术方案，能够提高存储密度以及写入和擦除速度。
根据本申请的第一方面，提供了一种半导体器件，包括：一条或多条BL(Bit Line，位线)；设置在所述BL上的两个SG(Select Gate选择栅)、一条或多条WL(Word Line，字线)、源极和漏极；其中，所述WL设置在两个所述SG之间，所述源极和漏极分别设置在所述两个SG外侧。
可选的，分别设置于相邻的所述BL上的所述漏极在所述BL的延伸方向上的位置彼此错开。
可选的，该器件还包括：分别设置在所述源极、所述漏极和两个所述SG上的CT(Contact，接触)。
根据本申请的另一个方面，提供一种半导体器件的制造方法，包括：在基板上依次形成STI(Shallow trench isolation，浅沟槽隔离区)层、鳍层、电介质层和伪栅极层；在所述伪栅极层上限定WL的位置；在所述伪栅极层上，所述WL的位置的两侧分别限定两个SG的位置；在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极；在所述伪栅极层上形成两个所述SG和所述WL。
可选的，在所述源极和漏极上分别形成CT。
可选的，所述伪栅极层的材料为多晶硅，所述鳍层的材料为单晶硅、所述STI层的材料为SiO2。
可选的，所述在所述伪栅极层上限定WL的位置包括：在所述伪栅极层上形成间隔相等的多个核；沉积隔离层，使得形成位于所述核之间的多个凹口，所述凹口的截面宽度与所述核的截面宽度相等；蚀刻所述隔离层，使得以暴露所述核以及所述伪栅极层能够暴露于所述隔离层之外；移除所述核，以形成间隔相等的多个隔离物，所述隔离物的位置限定所述WL的位置。
可选的，所述核的材料为无定形碳；所述隔离层的材料为硅氮化物或硅氧化物。
可选的，所述在所述伪栅极层上，所述WL的位置的两侧分别限定两个SG的位置包括：在所述隔离物所在区域的两侧分别形成掩膜，所述掩膜的位置分别限定两个所述SG的位置；按照所述WL和两个所述SG的位置，将所述伪栅极层蚀刻成相应的图案。
可选的，所述在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极包括：在所述鳍层上，两个所述SG的位置的外侧分别形成凹槽；在两个所述凹槽上分别形成所述源极和所述漏极。
可选的，所述源极和所述漏极的材料为在两个所述凹槽上沉积硅的磷化物或碳化硅以分别形成所述源极和所述漏极，且所述源极和所述漏极的高度与所述电介质层平齐。
可选的，所述在所述伪栅极层上形成两个所述SG和所述WL包括：沉积ILD(InterLayer Dielectric，层间电介质)层，并进行平坦化；移除所述ILD层之间的所述伪栅极层以形成相应间隙；在所述间隙内沉积金属，以形成两个所述SG和所述WL。
根据本申请的又一个方面，提供一种存储器，包括一个或多个如前所述的半导体器件。
本申请的一个优点在于，提出的存储器采用了NAND(Negative-AND，与非)型结构，只在SG的两侧设置源极、漏极和CT，而在中间部分不设置CT，从而提高了存储密度以及写入和擦除速度。
附图说明
构成说明书的一部分的附图描述了本申请的实施例，并且连同说明书一起用于解释本申请的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本申请，其中：
图1示出根据本申请的半导体器件的一个实施例的结构图。
图2示出根据本申请的半导体器件制造方法的一个实施例的流程图。
图3A示出本申请的半导体器件制造方法的在基板上形成STI层、鳍层、电介质层和伪栅极层的一个实施例的示意图。
图3B示出本申请的半导体器件制造方法的形成隔离物的一个实施例的示意图。
图3C示出本申请的半导体器件制造方法的确定WL和SG位置的一个实施例的示意图。
图3D示出本申请的半导体器件制造方法的形成源极的一个实施例的示意图。
图3E示出本申请的半导体器件制造方法的形成WL和SG的一个实施例的示意图。
图3F示出本申请的半导体器件制造方法的形成CT的一个实施例的示意图。
图4示出本申请的半导体器件制造方法的限定WL和SG的位置的一个实施例的流程图。
图5A示出本申请的半导体器件制造方法的形成核的一个实施例的示意图。
图5B示出本申请的半导体器件制造方法的形成凹口的一个实施例的示意图。
图5C示出本申请的半导体器件制造方法的形成SG位置掩膜的一个实施例的示意图。
图6示出本申请的半导体器件制造方法的形成源极和漏极的一个实施例的流程图。
图7A示出本申请的半导体器件制造方法的形成凹口掩膜的一个实施例的示意图。
图7B示出本申请的半导体器件制造方法的形成凹口的一个实施例的示意图。
图8示出本申请的半导体器件制造方法的形成SG和WL的一个实施例的流程图。
图9A示出本申请的半导体器件制造方法的形成ILD层的一个实施例的示意图。
图9B示出本申请的半导体器件制造方法的形成间隙的一个实施例的示意图。
图10示出本申请的半导体器件制造方法的形成空隙的一个实施例的示意图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1示出根据本申请的半导体器件的一个实施例的结构图。
如图1所示，该器件包括：BL11、BL12、SG13、SG14、若干WL15、源极16、漏极17和漏极18。
SG13和SG14位于相邻的BL11和BL12上，WL15位于SG13和SG14之间，源极16位于SG13外侧，漏极17和漏极18位于SG14外侧。
在一个实施例中，漏极17位于BL11上，漏极18位于BL12上，且漏极17与漏极18在BL方向上彼此错开。
在另一个实施例中，SG13、SG14、源极16、漏极17和漏极18上分别设置有CT。
上述实施例中，采用了基于电子隧道效应的NAND型结构，只在位于器件两侧的SG外侧设置源极、漏极和CT，而无需在每个栅极两侧设置源极、漏极和CT，从而提高了存储密度，加快了写入和擦除速度。
图2示出根据本申请的半导体器件制造方法的一个实施例的流程图。
如图2所示，该方法包括：步骤201，在基板上依次形成STI层、鳍层、电介质层和伪栅极层。
在一个实施例中，如图3A所示，在基板30上通过化学气相沉积方法形成STI层31、鳍层32、电介质层33和伪栅极层34。STI层31可以包括SiO2；鳍层32可以包括单晶硅；电介质层33可以包括铪的氧化物；伪栅极层34为包括多晶硅的DPG(Dummy poly gate，伪多晶栅极)。
步骤202，在伪栅极层上限定字线WL的位置。
在一个实施例中，如图3B所示，在伪栅极层34上以硅的氮化物或氧化物为材料形成间隔相等的隔离物35来限定WL的位置。需要说明的是，隔离物35的数量可以根据实际需要设定，并不限于图3B中的记载。
步骤203，在伪栅极层上，WL的位置的两侧分别限定两个SG的位置。
在一个实施例中，如图3C所示，将伪栅极层34图案化，其中，密集单元36和独立单元37分别确定了WL的位置和SG的位置。
需要说明的是，密集单元36另一侧独立单元的位置与独立单元37对称，在图中并未画出。
步骤204，在鳍层上，两个SG的位置的外侧分别形成源极和漏极。
在一个实施例中，如图3D所示，将源极38设置于鳍层32上，高度与电介质层33齐平，其中源极的材料为磷化物或碳化硅。栅极与源极38对称地设置于另一侧的SG旁边，且材料与源极38相同。
步骤205，在伪栅极层上形成两个SG和WL。
在一个实施例中，如图3E所示，按照密集单元36和独立单元37的位置设置WL39和SG310其中，SG310和WL39的材料为金属，如氮化钛或钨。
需要说明的是，WL39另一侧SG的位置与SG310对称，材料相同，在图中并未画出。
在另一个实施例中，在源极和漏极上分别形成接触CT。如图3F所示，在源极38上设置CT311，漏极上也相应地设置CT(图中未画出)。
上述实施例中，在位于器件两侧的SG外侧形成源极、漏极和CT，在两个SG的内侧形成若干WL，形成了NAND型存储器结构，不需要在每个栅极两侧设置源、漏极提供电子来源，而是利用电子隧道效应，由鳍层中的沟道电子注入来对存储器的切换起作用，从而提高了存储密度，加快了写入和擦除速度。
图4示出本申请的限定WL和SG的位置的一个实施例的流程图。
如图4所示，步骤401，在伪栅极层上形成间隔相等的多个核。
在一个实施例中，如图5A所示，在伪栅极层34上沉积无定形碳层，通过光刻在无定形碳层形成间隔相等的条带状图案，按照图案蚀刻成两个间隔相等的核51。
步骤402，沉积隔离层，使得形成于核之间的多个凹口的截面宽度与核的截面宽度相等。
在一个实施例中，如图5B所示，以硅的氮化物或氧化物为材料，采用原子层沉积的方式生长隔离层52以形成位于所述核51之间的凹口53，凹口53的截面宽度与核51的截面宽度相等。
步骤403，蚀刻所述隔离层，以暴露核以及伪栅极层。
在一个实施例中，蚀刻高于核51的隔离层52以及凹口53下方的隔离层52，使得核51以及伪栅极层34能够暴露。
步骤404，移除核，以形成间隔相等的多个隔离物，隔离物的位置限定WL的位置。
在一个实施例中，如图5B所示，移除核51以形成间隔相等的4个隔离物35，4个隔离物35的位置限定WL的位置。需要说明的是，核51、凹口53和隔离物35的数量可以根据实际需要设定，并不限于上述实施例的记载。
步骤405，在隔离物所在区域的两侧分别形成掩膜，掩膜的位置分别限定两个SG的位置。
在一个实施例中，如图5C所示，在伪栅极层34上旋涂有机绝缘层54后沉积含硅抗反射层55；在含硅抗反射层55上形成光刻胶56作为确定SG位置的掩膜。
步骤406，按照已经限定的WL和两个SG的位置，将伪栅极层蚀刻成相应的图案。
如图3C所示，按照隔离物35和光刻胶56限定的位置，将伪栅极层34蚀刻成相应的图案，其中，密集单元36和独立单元37在伪栅极层34上分别确定了WL的位置和SG的位置。需要说明的是，在上述实施例中仅描述了密集单元36一侧SG的位置确定步骤，参照上述步骤同样可以确定密集单元26另一侧SG的位置，在此不在赘述。
上述实施例中，在两个SG的内侧形成若干WL，构成了NAND型存储器结构，因此不需要在每个栅极两侧设置源、漏极提供电子来源，而是利用电子隧道效应，由鳍层中的沟道电子注入来对存储器的切换起作用，从而提高了存储密度，加快了写入和擦除速度。
图6示出根据本申请的半导体器件制造方法的形成源极和漏极的一个实施例的流程图。
如图6所示，步骤601，在鳍层上，两个SG的位置的外侧分别形成凹槽。
在一个实施例中，如图7A所示，在电介质层33上旋涂底部抗反射涂层71，然后在底部抗反射涂层71上形成光刻胶72作为掩膜，光刻胶72的长度小于涂底部抗反射涂层71的长度；蚀刻掉光刻胶72、底部抗反射涂层71、部分电介质层33和部分鳍层32以形成如图7B所示的凹槽73。
步骤602，在两个凹槽上分别形成源极和漏极。
在一个实施例中，如图3D所示，在凹槽73上沉积磷化硅或碳化硅以形成源极38，其中源极38的高度与所述电介质层33平齐。
需要说明的是，在上述实施例中仅描述了源极形成步骤，参照上述步骤同样可以形成漏极，在此不在赘述。
上述实施例中，在位于器件两侧的SG外侧形成源极、漏极，在两个SG的内侧形成若干WL，形成了NAND型存储器结构，不需要在每个栅极两侧设置源、漏极提供电子来源，而是利用电子隧道效应，由鳍层中的沟道电子注入来对存储器的切换起作用，从而提高了存储密度，加快了写入和擦除速度。
图8示出根据本申请的半导体器件制造方法的形成SG和WL的一个实施例的流程图。
如图8所示，步骤801，沉积ILD层，并进行平坦化移除ILD层之间的伪栅极层以形成相应间隙。
在一个实施例中，如图9A所示，在电介质层33上沉积ILD层91，并进行化学机械平坦化；如图9B所示，移除ILD层91之间的密集单元36和独立单元37以形成相应间隙92。
步骤802，在间隙内沉积金属，以形成两个SG和WL。
在一个实施例中，如图3E所示，在间隙92处沉积钨或或氮化钛以形成SG310和WL39。
在另一个实施例中，如图10所示，在源极38上蚀刻掉SG310外侧的部分ILD层91，以形成相应的空隙101；如图3F所示，在源极38上的空隙101处设置CT311。
需要说明的是，在上述实施例中仅描述了一侧SG、源极及其上的CT的形成步骤，参照上述步骤同样可以形成另一侧SG、漏极及其上的CT，在此不在赘述。
上述实施例中，通过形成NAND型存储器结构，不需要在每个栅极两侧设置源漏极提供电子来源，从而提高了存储密度，加快了写入和擦除速度。
至此，已经详细描述了根据本申请的半导体器件、制造方法以及存储器。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
可能以许多方式来实现本申请的方法和系统。例如，可通过软件、硬件、固件或者软件、硬件、固件的任何组合来实现本申请的方法和系统。用于所述方法的步骤的上述顺序仅是为了进行说明，本申请的方法的步骤不限于以上具体描述的顺序，除非以其它方式特别说明。此外，在一些实施例中，还可将本申请实施为记录在记录介质中的程序，这些程序包括用于实现根据本申请的方法的机器可读指令。因而，本申请还覆盖存储用于执行根据本申请的方法的程序的记录介质。
虽然已经通过示例对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。

Claims (12)

1.一种半导体器件，包括：
一条或多条位线BL；
设置在所述BL上的两个选择栅SG、一条或多条字线WL、源极和漏极；
其中，
所述WL设置在两个所述SG之间，
所述源极和漏极分别设置在所述两个SG外侧；
分别设置于相邻的所述BL上的所述漏极在所述BL的延伸方向上的位置彼此错开。
2.根据权利要求1所述的器件，还包括：
分别设置在所述源极、所述漏极和两个所述SG上的接触CT。
3.一种半导体器件的制造方法，包括：
在基板上依次形成浅沟槽隔离区STI层、鳍层、电介质层和伪栅极层；
在所述伪栅极层上限定字线WL的位置；
在所述伪栅极层上，所述WL的位置的两侧分别限定两个选择栅SG的位置；
在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极，分别设置于相邻的BL上的漏极在所述BL的延伸方向上的位置彼此错开；
在所述伪栅极层上形成两个所述SG和所述WL。
4.根据权利要求3所述的方法，还包括：
在所述源极和所述漏极上分别形成接触CT。
5.根据权利要求4所述的方法，其中，
所述伪栅极层的材料为多晶硅，所述鳍层的材料为单晶硅、所述STI层的材料为SiO2。
6.根据权利要求5所述的方法，其中，所述在所述伪栅极层上限定字线WL的位置包括：
在所述伪栅极层上形成间隔相等的多个核；
沉积隔离层，使得形成于所述核之间的多个凹口的截面宽度与所述核的截面宽度相等；
蚀刻所述隔离层，以暴露所述核以及所述伪栅极层；
移除所述核，以形成间隔相等的多个隔离物，所述隔离物的位置限定所述WL的位置。
7.根据权利要求6所述的方法，其中，
所述核的材料为无定形碳；
所述隔离层的材料为硅氮化物或硅氧化物。
8.根据权利要求7所述的方法，其中，所述在所述伪栅极层上，所述WL的位置的两侧分别限定两个选择栅SG的位置包括：
在所述隔离物所在区域的两侧分别形成掩膜，所述掩膜的位置分别限定两个所述SG的位置；
按照所述WL和两个所述SG的位置，将所述伪栅极层蚀刻成相应的图案。
9.根据权利要求3所述的方法，其中，所述在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极包括：
在所述鳍层上，两个所述SG的位置的外侧分别形成凹槽；
在两个所述凹槽上分别形成所述源极和所述漏极。
10.根据权利要求9所述的方法，其中，
所述源极和所述漏极的材料为硅的磷化物或碳化硅，且高度与所述电介质层平齐。
11.根据权利要求3所述的方法，其中，所述在所述伪栅极层上形成两个所述SG和所述WL包括：
沉积层间电介质ILD层，并进行平坦化；
移除所述ILD层之间的所述伪栅极层以形成相应间隙；
在所述间隙内沉积金属，以形成两个所述SG和所述WL。
12.一种存储器，包括一个或多个如权利要求1或2所述的半导体器件。
CN201710175979.XA 2017-03-23 2017-03-23 半导体器件、制造方法以及存储器 Active CN108630807B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710175979.XA CN108630807B (zh) 2017-03-23 2017-03-23 半导体器件、制造方法以及存储器
US15/908,706 US20180277755A1 (en) 2017-03-23 2018-02-28 Nand-type finfet dielectric rram

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710175979.XA CN108630807B (zh) 2017-03-23 2017-03-23 半导体器件、制造方法以及存储器

Publications (2)

Publication Number Publication Date
CN108630807A CN108630807A (zh) 2018-10-09
CN108630807B true CN108630807B (zh) 2022-01-28

Family

ID=63581901

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710175979.XA Active CN108630807B (zh) 2017-03-23 2017-03-23 半导体器件、制造方法以及存储器

Country Status (2)

Country Link
US (1) US20180277755A1 (zh)
CN (1) CN108630807B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1897283A (zh) * 2005-07-12 2007-01-17 三星电子株式会社 Nand闪存器件及其制造方法
CN103839822A (zh) * 2012-11-27 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104282694A (zh) * 2013-07-03 2015-01-14 株式会社东芝 非易失性半导体存储器件及其制造方法
CN105336571A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 自对准多重图形掩膜的形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706249B1 (ko) * 2005-06-23 2007-04-12 삼성전자주식회사 핀형 활성영역이 구비된 비휘발성 기억 장치 및 그제조방법
KR20110055912A (ko) * 2009-11-20 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
JP5651415B2 (ja) * 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5395837B2 (ja) * 2011-03-24 2014-01-22 株式会社東芝 半導体装置の製造方法
US10090396B2 (en) * 2015-07-20 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating metal gate devices and resulting structures
US9754999B1 (en) * 2016-08-18 2017-09-05 Sandisk Technologies Llc Vertical thin film transistors with surround gates

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1897283A (zh) * 2005-07-12 2007-01-17 三星电子株式会社 Nand闪存器件及其制造方法
CN103839822A (zh) * 2012-11-27 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104282694A (zh) * 2013-07-03 2015-01-14 株式会社东芝 非易失性半导体存储器件及其制造方法
CN105336571A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 自对准多重图形掩膜的形成方法

Also Published As

Publication number Publication date
CN108630807A (zh) 2018-10-09
US20180277755A1 (en) 2018-09-27

Similar Documents

Publication Publication Date Title
US8946048B2 (en) Method of fabricating non-volatile memory with flat cell structures and air gap isolation
US9123577B2 (en) Air gap isolation in non-volatile memory using sacrificial films
TWI594420B (zh) Non-volatile memory components and methods of making the same
US8492224B2 (en) Metal control gate structures and air gap isolation in non-volatile memory
US9123714B2 (en) Metal layer air gap formation
KR101221598B1 (ko) 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법.
JP4472934B2 (ja) 半導体装置および半導体メモリ
WO2011156695A1 (en) Air gap isolation between the bit lines of a non-volatile memory and methods of manufacturing the same
CN104981904A (zh) 用于垂直nand性能增强和垂直缩放的局部埋入沟道电介质
WO2012000442A1 (zh) 三维多值非挥发存储器及其制备方法
CN111146204B (zh) 三维非易失性存储器装置及其制造方法
US7399673B2 (en) Method of forming a charge-trapping memory device
TWI582841B (zh) 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置
CN110010608A (zh) 存储器件及其形成方法
US7390714B2 (en) Method of manufacturing semiconductor device having tungsten gates electrode
US10304680B1 (en) Fabricating semiconductor devices having patterns with different feature sizes
KR20130036553A (ko) 반도체 소자의 제조 방법
US8994088B2 (en) Semiconductor storage device and manufacturing method thereof
KR100833444B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR102014437B1 (ko) 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법
CN108630807B (zh) 半导体器件、制造方法以及存储器
US20070166917A1 (en) Non-volatile memory device and fabricating method therefor
US20150108563A1 (en) Memory and manufacturing method thereof
KR101117604B1 (ko) 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
CN104425385A (zh) 嵌入式存储元件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant