CN1897283A - Nand闪存器件及其制造方法 - Google Patents
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Links
- 238000004519 manufacturing process Methods 0.000 title description 9
- 238000009413 insulation Methods 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 143
- 230000004888 barrier function Effects 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 64
- 239000013078 crystal Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 23
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 101100386054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CYS3 gene Proteins 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 101150035983 str1 gene Proteins 0.000 description 10
- 125000004430 oxygen atom Chemical group O* 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 210000003141 lower extremity Anatomy 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910018516 Al—O Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 241000627951 Osteobrama cotio Species 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- NCMAYWHYXSWFGB-UHFFFAOYSA-N [Si].[N+][O-] Chemical compound [Si].[N+][O-] NCMAYWHYXSWFGB-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
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Abstract
一种NAND闪存器件，包括半导体衬底、字线、第一和第二选择线、隧道绝缘层和选择栅绝缘层。半导体衬底包括存储晶体管区和选择晶体管区。字线排列在半导体衬底的存储晶体管区，以及选择线排列在半导体衬底的选择晶体管区。隧道绝缘层插入字线和半导体衬底之间，以及选择栅绝缘层插入选择线和半导体衬底之间，并具有比隧道氧化物层更薄的厚度。同样，选择栅绝缘层在其中心区域具有比其边缘部分更薄的厚度。
Description
相关申请的交叉引用
本申请要求2005年7月12日递交的韩国专利申请No.10-2005-0062792的优先权，将其公开在此全部引用作为参考。
技术领域
本公开涉及半导体器件及其制造方法，更具体，设计与非(NAND)闪存器件及其制造方法。
背景技术
闪存器件是一种非易失性存储器件，其保持所存储的信息而不论是否向器件供电。与作为另一种非易失性存储器件的只读存储器(ROM)不同，闪存器件具有迅速并容易地电改变所存储的信息的特性。
基于存储单元连接到位线和接地电极的结构，闪存器件可以分类为例如NOR型闪存器件和NAND型闪存器件。例如，NOR型闪存器件(称为NOR闪存)具有其中在位线和接地电极之间存储单元平行地彼此连接的结构，获得快速的随机存取。因此，NOR闪存广泛用于例如基本输入输出系统(BIOS)、蜂窝电话、以及个人数字助理(PDA)。
另一方面，NAND型闪存器件(称为NAND闪存)具有其中在位线和接地电极之间串联存储单元的结构(参照图1)。例如，NAND闪存的单元阵列100包括多个单元行(string)10，以及每个单元行10包括多个串联的存储单元。这样，在单元行10的两端布置由接地选择线GSL连接的接地选择晶体管和由行选择线SSL连接的行选择晶体管，以控制存储单元和位线40/接地电极45之间的电连接。
在可得的半导体器件中NAND闪存器件具有最高的集成度，由于其串联特性。同样，由于NAND闪存器件使用同时改变存储在多个存储单元中的信息的操作方法，NAND闪存器件的信息更新速度比NOR闪存器件的要显著地高。使用这种高集成度和迅速的更新速度，NAND闪存器件广泛用于需要大容量存储的便携式电子产品，例如数字照相机和MP3播放器。此外，期望NAND闪存产品的市场将更加扩张，由于对于便携式电子产品的迅速增长的需求。
如本领域所公知，NAND闪存器件使用Fowler-Nordheim隧穿更新存储在所选择的存储单元中的信息，并且在包括多个上述存储单元的分页(page)或块上同时执行该信息更新操作(例如，编程和擦除操作)。这样，分页单元的编程操作可导致困难在于可编程位于沿着所选择字线WL的未选存储单元(特别地，相邻于所选择存储单元的存储单元)。未选择存储单元的该疏忽编程通常称为“编程干扰”。
为了防止这种编程干扰，使用自放大(boosting)方法执行NAND闪存的编程操作，这在名为“METHOD OF PROGRAMMING FLASHEEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENTINADVERTENT PROGRAMMING OF NONDESIGNATED NANDCELLS THEREIN”的美国专利No.5,677,873以及名为“METHOD FORREDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN ANAND FALSH MEMORY”的美国专利No.5,991,202中描述。
上述自放大方法控制施加到行选择线SSL和接地选择线GSL的栅电极的电压，使得未选择的单元行没有电连接到位线40以及接地电极45连接到未选择单元行。当单元行10电隔离时，通过施加到选择的字线WL(参照图2)上的编程电压，将施加到位于未选择的存储单元之下的部分衬底1上的电压提升到预设电压。上述电压提升称为放大。此外，当提升衬底的电压时，浮置栅电极22和衬底1之间的电位差降低，由此切断穿过隧道绝缘层70的Fowler-Nordheim隧穿。因此，避免上述编程干扰。
使用上述自放大方法的机制，未选择单元行应与位线40和接地电极45完全隔离，以防止编程干扰。此外，为了获得单元行10的电隔离，应改进行选择晶体管和接地选择晶体管的关闭(turn-off)电流特性。然而，根据传统技术，由于选择晶体管的栅绝缘层75形成为具有与存储单元晶体管的隧道绝缘层70相同的厚度，如图2所示，因此对于能够改进选择晶体管的关闭电流特性有限制。例如，使用传统NAND闪存器件，为了增大集成度减小选择晶体管的线宽可导致断沟道效应，由此减小选择晶体管的关闭电流特性。
因此，有对于NAND闪存器件及其制造方法的需求，其防止编程干扰并且包括具有改进的关闭电流特性选择晶体管。
发明内容
根据本发明的示例性实施例，提供NAND闪存器件。NAND闪存器件包括衬底，该衬底包括存储晶体管和选择晶体管、排列在半导体衬底的存储晶体管区中的字线、排列在半导体衬底的选择晶体管区中的选择线、插入字线和半导体衬底之间的隧道绝缘层、以及插入选择线和半导体衬底之间的选择栅绝缘层。选择栅绝缘层比隧道绝缘层要薄，以及选择栅绝缘层在它们的中心区域比它们的边缘部分具有更薄的厚度。
在另一示例性实施例中，选择线可具有比字线更宽的宽度。同样，第一和第二选择线的宽度可以是在选择栅绝缘层的厚度等于隧道绝缘层的最薄厚度的位置与选择线的侧壁之间的距离的至少两倍。
根据本发明的示例性实施例，提供NAND闪存器件。NAND闪存器件包括半导体衬底，其包括存储晶体管区、选择晶体管区和抵押晶体管区、排列在半导体衬底的存储晶体管区中的字线、排列在半导体衬底的选择晶体管区中的选择线、排列在半导体衬底的低压晶体管区中的低压栅电极、插入字线和半导体衬底之间的隧道绝缘层、插入选择线和半导体衬底之间的选择栅绝缘层、以及插入低压栅电极和半导体衬底之间的低压栅绝缘层。选择栅绝缘层比隧道绝缘层要薄。
在另一示例性实施例中，选择栅绝缘层可具有与低压栅绝缘层相同的厚度。同样，字线可具有小于低压栅电极的宽度。此外，选择栅绝缘层在它们的中心比在它们的边缘部分具有更薄的厚度。
在另一示例性实施例中，第一和第二选择线的宽度可以是在其中选择栅绝缘层的厚度等于隧道绝缘层的最薄厚度的位置与第一和第二选择线的侧壁之间的距离的至少两倍，并且低压栅电极的宽度可以是在其中低压栅绝缘层的厚度等于隧道绝缘层的最薄厚度的位置与低压栅电极的侧壁之间的距离的至少两倍。
本发明的示例性实施例提供用于制造NAND闪存器件的方法，该方法包括形成比隧道绝缘层更薄的选择栅绝缘层。
根据本发明的示例性实施例，提供制造NAND闪存器件的方法。该方法包括形成器件隔离层图形，以在半导体衬底中限定有源区，该半导体衬底包括存储晶体管区、选择晶体管区、以及低压晶体管区；形成覆盖有源区上的存储晶体管区的第一绝缘层图形；至少在形成第一绝缘层图形的有源区的基本整个表面上形成第二绝缘层图形；以及在第二绝缘层上形成字线、选择线和低压栅电极，以及其中字线、选择线和低压栅电极分别位于存储晶体管区、选择晶体管区和低压晶体管区之上。
形成第一绝缘层图形可包括：在有源区的整个表面上形成第一绝缘层；形成掩模图形，其位于第一绝缘层的存储晶体管区的上表面上；使用用于蚀刻掩模的掩模图形蚀刻第一绝缘层，以从选择晶体管区和低压晶体管区露出有源区的上表面；以及除去掩模图形。
可以执行第二绝缘层的形成，使得层叠在存储晶体管区的上表面的第一绝缘层图形的厚度与第二绝缘层的厚度的总和大于层叠在选择晶体管区和低压晶体管区的上表面上的第二绝缘层的厚度。
根据本发明的示例性实施例，提供了制造NAND闪存器件的方法。该方法包括形成器件隔离层图形，以在半导体衬底上限定有源区，该半导体衬底包括存储晶体管区、选择晶体管区和低压晶体管区；形成至少在有源区的基本整个表面上具有第一厚度的栅氧化物层；在栅氧化物层上形成字线、选择线和低压栅电极，以及其中字线、选择线和低压栅电极分别位于存储晶体管区、选择晶体管区和低压晶体管区之上。该方法进一步包括执行热氧化工序，直到栅氧化物层在字线的中心部分之下变成第二厚度。此外，选择线形成为具有比字线的宽度更宽的宽度，使得在选择线的中心部分之下形成的栅氧化物层具有比在热氧化工序期间的第二厚度更小的厚度。
附图说明
可以从下面结合附图的说明中更详细地理解本发明的示例性实施例，其中：
图1是说明通常NAND型闪存器件的部分单元阵列的平面图；
图2是用于根据传统技术的NAND型闪存器件的单元阵列的截面图；
图3A至3F是说明根据本发明的示例性实示例的制造NAND型闪存器件的方法的截面图；
图4A至4B是说明根据本发明的示例性实施例的制造NAND型闪存器件的方法的截面图；以及
图5是说明根据本发明的示例性实施例的NAND型闪存器件的选择晶体管和存储晶体管的剖面图。
具体实施方式
现在将详细参照本发明的示例性实施例，在附图中说明其实例。然而，本发明不限制于在此说明的示例性实施例。
图3A至3F是说明根据本发明的示例性实施例的制造NAND型闪存器件的方法。
参照图3A，在半导体衬底1的预设区域中形成限制有源区的器件隔离图形110。半导体衬底1包括单元阵列区CAR和外围电路区PCR。CAR包括存储晶体管区MTR和选择晶体管区STR1和STR2。PCR包括低压晶体管区LVTR和高压晶体管区。
形成器件隔离层图形110包括形成沟槽掩模图形120，用于在半导体衬底1上限定有源区，以及使用沟槽掩模图形120作为蚀刻掩模在半导体衬底1上各向异性地蚀刻，以形成沟槽130。沟槽掩模图形120可包括顺序层叠的焊盘氧化物层、沟槽下掩模层、以及沟槽上掩模层。这样，沟槽下掩模层可由多晶硅构成，以及沟槽上掩模层可以是氮化硅层。在形成沟槽130之后，执行预设的离子注入工序，以加强绝缘特性，并在沟槽130的内壁上将热氧化物层形成为大约50埃()的厚度。接下来，在形成用于填充沟槽130的器件隔离绝缘层之后，在器件隔离绝缘层上执行平整化蚀刻，直到露出沟槽掩模图形120，使得形成器件隔离层图形110。
参照图3B，使用湿法蚀刻除去沟槽掩模图形120，使得露出有源区的上表面。接下来，在所露出的有源区的上表面上形成第一绝缘层140。在存储晶体管区MTR、选择晶体管区STR1、STR2、以及低压晶体管区LVTR上，第一绝缘层140具有在大约10-60的范围内的恒定厚度。
第一绝缘层140可由例如从下面的组选择的一种材料所构成，所述组包括硅氧化物、硅氮化物、硅氮氧化物、Al2O3、AlxSiyOz、(Ba，Sr)TiO3、BeAl2O4、CeO2、CeHfO4、CoTiO3、Si3N4、EuAlO3、HfO2、Hf硅酸盐、La2O3、LaAlO3、LaScO3、La2SiO5、MaAl2O4、NdAlO3、PrAlO3、SmAlO3、SrTiO3、Ta2O5、TiO2、Y2O3、YxSiyOz、ZrO2、Zr硅酸盐、Zr-Al-O、以及(Zr，Sn)TiO4。根据本发明的示例性实施例，第一绝缘层140是使用热氧化工序所形成的硅氧化物层。在第一绝缘层140是硅氧化物层的情况下，可以使用热氧化工序来执行形成第一绝缘层140。在第一绝缘层140是不为硅氧化物层的层的情况下，可以使用淀积工序执行形成第一绝缘层140。
参照图3C，在存储晶体管区MTR上形成掩模图形150。在选择晶体管区STR1和STR2以及低压晶体管区LVTR上，掩模图形150露出第一绝缘层140的上表面。
掩模图形150可以是光刻胶图形。形成掩模图形150包括在第一绝缘层140上形成光刻胶层，并执行曝光和显影工序。掩模图形150可以进一步包括插入光刻胶图形和第一绝缘层140之间的保护层。保护层相对于第一绝缘层140具有蚀刻选择性。这样，当提及“层A相对于层B具有蚀刻选择性”时，意指可以实现其中相比于层A的蚀刻速率，层B的蚀刻速率足够大的蚀刻工序。
参照图3D，使用掩模图形150作为蚀刻掩模来蚀刻露出的第一绝缘层140。因此，第一绝缘层图形145形成为露出选择晶体管区STR1、STR2、以及低压晶体管区LVTR中的有源区的上表面。即，第一绝缘层图形145位于存储晶体管区MTR中。
使用相对于半导体衬底1具有蚀刻选择性的蚀刻配方(recipe)来执行第一绝缘层140的蚀刻。同样，为了减小对半导体衬底1的蚀刻损害，使用湿法蚀刻来执行半导体衬底1的蚀刻。在使用硅氧化物层形成第一绝缘层140的情况下，对于第一绝缘层140使用包含HF的蚀刻溶液。
参照图3E，除去掩模图形150以露出存储晶体管区MTR中的第一绝缘层图形145的上表面。由于在后续的工序中，将第一绝缘层图形145用作存储晶体管的栅绝缘层(例如，隧道绝缘层)，第一绝缘层图形145的物理特性对于存储晶体管的电特性具有显著影响。考虑到此，除去掩模图形150应该执行为使得不损害第一绝缘层图形145的物理特性。
根据本发明的示例性实施例，通过不使用等离子体的工序来除去掩模图形150，以防止损害第一绝缘层图形145。例如，在掩模图形150是光刻胶图形的情况下，优选地使用蚀刻溶液而没有等离子灰化(ashing)来执行除去掩模图形150。同样，当掩模图形包括如上所述的保护层时，光刻胶图形可包括等离子灰化，但是使用湿法蚀刻来除去接触第一绝缘层图形145的保护层。
随后，在其中形成第一绝缘层图形145的所得材料的整个表面上形成第二绝缘层。因此，仅在选择晶体管区STR1、STR2、以及低压晶体管区LVTR上形成第二绝缘层。此外，在存储晶体管区MTR上层叠第一绝缘层图形145和第二绝缘层。这样，在存储晶体管区MTR上层叠的第一绝缘层图形145和第二绝缘层用作存储晶体管的隧道绝缘层160T。在选择晶体管区STR1、STR2以及低压晶体管区LVTR上形成的第二绝缘层可用作选择晶体管的选择栅绝缘层160SG和低压晶体管的低压栅绝缘层160LG。因此，根据本发明的示例性实施例，隧道绝缘层160T比选择栅绝缘层160SG和低压栅绝缘层160LG要薄。
第二绝缘层可以由与第一绝缘层图形145相同的材料构成。根据本发明的示例性实施例，第一绝缘层图形145和第二绝缘层都可以是通过热氧化工序形成的硅氧化物层。第二绝缘层的层叠厚度在大约10-50的范围内。
在另一方面，根据上述的示例性实施例，低压栅绝缘层160LG由与选择栅绝缘层160SG相同的厚度和相同的材料形成。与此不同，根据本发明的另一示例性实施例，可以使用单独的工序形成低压栅绝缘层160LG。在这种情况下，低压栅绝缘层160LG可以由与选择栅绝缘层160SG不同的厚度和材料构成。
参照图3F，在其中形成第二绝缘层的所得材料上形成横跨有源区的栅结构。该栅结构包括排列在存储晶体管区MTR中的字线WL、分别排列在选择晶体管区STR1、STR2中的行选择线SSL和接地选择线GSL、以及位于低压晶体管区LVTR中的低压栅电极LVG。
形成栅结构包括在其中形成第二绝缘层的所得材料上形成第一导电层，并构图第一导电层以形成第一导电图形。第一导电图形位于存储晶体管区MTR中的有源区之上。因此，栅层间绝缘层和第二导电层形成为覆盖其中形成第一导电图形的所得结构，然后，在第二导电层上形成栅掩模图形174以横跨有源区。此后，通过使用栅掩模图形174作为蚀刻掩模，各向异性地蚀刻第二导电层、栅层间绝缘层和第一导电图形来形成栅结构。这样，尽管除去了栅掩模图形174，栅掩模图形174可保留在第二导电层上，如所示。
顺序地层叠通过上述工序形成的字线WL，以包括横跨有源区的栅绝缘层图形172和控制栅电极，以及插入在栅层间绝缘层图形172和隧道绝缘层160T之间的浮置栅电极171。另一方面，行选择线SSL和接地选择线GSL具有使得第一导电图形和第二导电图形彼此电连接的结构。为此目的，在形成第二导电层之前，可以通过蚀刻栅层间绝缘层来形成露出第一导电图形的开口。这样，开口形成在选择晶体管区STR1、STR2中，并可形成在低压晶体管区LVTR中。
另一方面，根据本发明的其他示例性实施例，选择线SSL、GSL以及低压栅电极LVG可以是第一导电层和第二导电层之一。根据该示例性实施例，可以从选择晶体管区STR1、STR2和低压晶体管区LVTR中除去第一导电层、栅层间绝缘层以及第二导电层的至少一个。
随后，使用栅结构作为离子注入掩模执行离子注入工序，以在栅结构之间露出的部分有源区中形成杂质区。另一方面，在存储晶体管区MTR、选择晶体管区STR1和STR2、低压晶体管区LVTR、以及高压晶体管区中形成的杂质区180可具有不同的结构和杂质浓度。
图4A和4B是说明用于制造根据本发明的另一实施例的NAND型闪存器件的方法的截面图。根据该示例性实施例，在形成第一绝缘层140之后，形成栅结构。在这方面，本示例性实施例不同于在形成第二绝缘层之后形成栅结构的先前示例性实施例。为了简便起见省略先前示例性实施例的重复部分的描述(即，直到形成第一绝缘层的工序)，在下面仅描述差别。
参照图4A和4B，在其中形成第一绝缘层140的所得材料上形成栅结构。根据本示例性实施例，第一绝缘层140可以是例如通过热氧化工序所形成的硅氧化物层。形成栅结构的工序与先前示例性实施例的相同。
根据本示例性实施例。选择线SSL和GSL的宽度形成为比字线WL的要宽。由于这种线宽上的差异导致在热氧化工序期间的氧分子的扩散路径的差异。在下部中形成的栅绝缘层也具有不同的厚度。
用于形成栅结构的构图工序可导致有源区、隧道绝缘层160T、栅绝缘层160SG和160LG、以及栅结构的蚀刻损害。此外，上述蚀刻损害可降低晶体管的电特性。同样，恰在完成构图工序之后，栅结构具有成角度的下边缘，但是栅结构的成角度的下边缘可生成栅引起的漏极泄露(GIDL)困难。执行上述热氧化工序以解决该困难。
这样，热氧化工序包括将其中形成栅结构的半导体衬底加载到高温处理室中并且向处理室中供应包括氧原子的处理气体。这样，供应到处理室中的氧气与栅结构和半导体衬底1的硅原子发生反应，以形成硅氧化物层(即，第二绝缘层)。当形成该热氧化物层时，可以防止上述蚀刻损害。
另一方面，氧原子可以扩散通过第一绝缘层140，但是限制扩散路径的长度。即，由于其中形成第一绝缘层140的所得材料的距离增加，参与氧化反应的氧原子数目减小。同样，在氧化了硅以形成硅氧化物层的情况下，相比于初始硅的体积(volume)，最终硅氧化物层的体积增加。由于基于扩散路径的长度的该体积扩张和氧原子的数目减小，新形成的硅氧化物层形成为更薄，由于从栅结构的侧壁的距离增加。因此，当热氧化工序完成时，栅结构的下边缘具有如图5所示的圆形形状。
根据本示例性实施例，执行热氧化工序，直到氧原子的扩散路径的长度变为等于字线WL的宽度的一半。因此，可以控制热氧化工序所需要的处理时间。在这种情况下，由于选择线SSL和GSL的宽度大于字线WL的宽度，不氧化选择栅绝缘层160SG的中心部分。因此，选择栅绝缘层160SG的中心部分的厚度小于隧道绝缘层160T的最薄部分的厚度t1，如图4B和5所示。换句话说，选择线SSL和GSL的宽度w2的一半大于从位置99到选择线SSL和GSL的侧壁的距离w1，在该位置99处选择栅绝缘层160SG的厚度等于隧道绝缘层160T的最薄厚度t1。
这样，参照图4A和4B，可使用在选择晶体管区STR中形成选择线SSL和GSL以及选择栅绝缘层160SG，来执行在低压晶体管区LVTR中形成低压栅电极LVG和低压栅绝缘层160LG。因此，低压栅电极LVG的宽度w2的一半大于位置99和低压栅电极LVG的侧壁之间的距离w1，在该位置99处低压栅绝缘层160LG的厚度等于隧道绝缘层160T的最薄厚度t1。
根据本发明的示例，将选择栅绝缘层形成为比隧道绝缘层要薄。因此，NAND型闪存器件的选择晶体管具有改进的关闭电流特性。因此，由于未选择的单元行可以与位线和接地电极电隔离，可以最小化由增大电荷漏所导致的编程干扰。
同样，根据本发明的示例性实施例，在将选择线的线宽形成为小于字线的线宽之后，控制热氧化工序的条件，以形成比隧道绝缘层的厚度更薄的选择栅绝缘层的厚度。因此，可以对于选择栅绝缘层和隧道绝缘层的每一个形成不同的厚度，而不必执行额外的工序。此外，根据本发明的示例性实施例，可以使用用于形成选择栅绝缘层的工序来形成低压栅绝缘层。因此，可以忽略制造低压晶体管的工序。因此，可以减小根据本发明的示例性实施例的NAND型闪存器件的制造成本。
已经描述了本发明的示例性实施例，还应注意对于本领域技术人员来说，可以做出各种改进而不背离由所附权利要求的边界和界限所限定的本发明的精神和范围，是显而易见的。
Claims (20)
1.一种NAND闪存器件，包括：
半导体衬底，包括存储晶体管区和选择晶体管区；
字线，排列在半导体衬底的存储晶体管区；
选择线，排列在半导体衬底的选择晶体管区；
隧道绝缘层，插入字线和半导体衬底之间；以及
选择栅绝缘层，插入选择线和半导体衬底之间，并具有比隧道绝缘层的厚度更薄的厚度，
其中选择栅绝缘层在其中心区域具有比其边缘部分更薄的厚度。
2.如权利要求1的NAND闪存器件，其中选择线具有比字线更宽的宽度。
3.如权利要求1的NAND闪存器件，其中选择线的宽度是其中选择栅绝缘层的厚度等于隧道绝缘层的最薄厚度的位置与选择线的侧壁之间的距离的至少两倍。
4.一种NAND闪存器件，包括：
半导体衬底，包括存储晶体管区、选择晶体管区、以及低压晶体管区；
字线，排列在半导体衬底的存储晶体管区；
选择线，排列在半导体衬底的选择晶体管区；
低压栅电极，排列在半导体衬底的低压晶体管区；
隧道绝缘层，插入字线和半导体衬底之间；
选择栅绝缘层，插入选择线和半导体衬底之间，该选择栅绝缘层比隧道绝缘层更薄；以及
低压栅绝缘层，插入低压栅电极和半导体衬底之间，
其中选择栅绝缘层的厚度在其中心区域比其边缘部分更薄。
5.如权利要求4的NAND闪存器件，其中选择栅绝缘层具有与低压栅绝缘层相同的厚度。
6.如权利要求4的NAND闪存器件，其中字线的宽度比选择线和低压栅电极的宽度要窄。
7.如权利要求4的NAND闪存器件，其中选择线的宽度是其中选择栅绝缘层的厚度与隧道绝缘层的最薄厚度相等的位置与选择线的侧壁之间的距离的至少两倍；以及
低压栅电极的宽度是其中低压栅绝缘层的厚度与隧道绝缘层的最薄厚度相等的位置与低压栅电极的侧壁之间的距离的至少两倍。
8.如权利要求4的NAND闪存器件，其中低压栅电极具有与选择栅电极相同的厚度，并且由与选择栅电极相同的材料构成。
9.一种用于制造NAND闪存器件的方法，该方法包括：
在半导体衬底中形成器件隔离层图形，以限定有源区，该半导体衬底包括存储晶体管区、选择晶体管区和低压晶体管区；
在有源区上形成第一绝缘层图形，以覆盖存储晶体管区；
至少在其中形成第一绝缘层图形的有源区的基本整个表面上形成第二绝缘层；以及
在第二绝缘层上形成字线、选择线和低压栅电极，其中字线、选择线和低压栅电极分别位于存储晶体管区、选择晶体管区和低压晶体管区上。
10.如权利要求9的方法，其中形成第一绝缘层图形包括：
在有源区的整个表面上形成第一绝缘层；
形成位于存储晶体管区的第一绝缘层上的掩模图形；
使用掩模图形作为蚀刻掩模蚀刻第一绝缘层，以露出在选择晶体管区和低压晶体管区的有源区的上表面；以及
除去掩模图形。
11.如权利要求10的方法，其中掩模图形是使用光刻工序和显影工序所形成的光刻胶图形，以及其中使用光刻胶剥离工序执行除去掩模图形。
12.如权利要求9的方法，其中执行形成第二绝缘层，使得层叠在存储晶体管区上的第一绝缘层图形和第二绝缘层的厚度总和大于层叠在选择晶体管区和低压晶体管区上的第二绝缘层的厚度。
13.如权利要求9的方法，其中形成字线包括：
在其中形成第二绝缘层的半导体衬底的整个表面上形成第一导电层；
构图第一导电层，以形成位于存储晶体管区的有源区上的第一导电图形；
在其中形成第一导电图形的半导体衬底的整个表面上形成栅层间绝缘层和第二导电层；以及
构图第二导电层、栅层间绝缘层以及第一导电图形，以形成横跨有源区的字线。
14.一种用于制造NAND闪存器件的方法，该方法包括：
在半导体衬底中形成器件隔离层图形，以限定有源区，该半导体衬底包括存储晶体管区、选择晶体管区和低压晶体管区；
至少在有源区的基本整个表面上形成具有第一厚度的栅氧化物层；
在栅氧化物层上形成字线、选择线和低压栅电极，其中字线、选择线和低压栅电极分别位于存储晶体管区、选择晶体管区和低压晶体管区上；以及
执行热氧化工序，直到在字线的中心部分之下，栅氧化物层的厚度变为第二厚度，
其中选择线形成为具有比字线的宽度更宽的宽度，使得在热氧化工序期间，在选择线的中心部分之下形成的栅氧化物层具有比第二厚度更薄的厚度。
15.如权利要求14的方法，其中低压栅电极形成为具有比字线更宽的宽度，使得在热氧化工序期间，在低压栅电极的中心部分之下形成的栅氧化物层具有比第二厚度更薄的厚度。
16.如权利要求14的方法，其中执行热氧化工序预设处理时间，使得栅氧化物层的宽度形成为小于选择线的宽度的一半，该栅氧化物层的厚度在热氧化工序期间增加。
17.如权利要求16的方法，其中执行热氧化工序预设处理时间，使得栅氧化物层的宽度形成为小于低压栅电极的宽度的一半，该栅氧化物层的厚度在热氧化工序期间增加。
18.如权利要求14的方法，其中形成字线包括：
在其中形成栅氧化物层的半导体衬底的整个表面上形成第一导电层；
构图第一导电层，以形成位于存储晶体管区的有源区上的第一导电图形；
在形成第一导电图形的半导体衬底的整个表面上形成栅层间绝缘层和第二导电层；以及
构图第二导电层、栅层间绝缘层和第一导电图形，以形成横跨有源区的字线。
19.如权利要求18的方法，其中同时形成选择线和字线，
其中形成选择线包括蚀刻在选择晶体管区的第一导电图形、栅层间绝缘层和第二导电层的至少一个的步骤。
20.如权利要求18的方法，其中同时形成低压栅电极和字线，
其中形成低压栅电极包括蚀刻在低压晶体管区的第一导电图形、栅层间绝缘层和第二导电层的至少一个的步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050062792A KR101094840B1 (ko) | 2005-07-12 | 2005-07-12 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
| KR1020050062792 | 2005-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1897283A true CN1897283A (zh) | 2007-01-17 |
| CN100595925C CN100595925C (zh) | 2010-03-24 |
Family
ID=37609730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610101580A Expired - Fee Related CN100595925C (zh) | 2005-07-12 | 2006-07-12 | Nand闪存器件及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7283393B2 (zh) |
| JP (1) | JP5188686B2 (zh) |
| KR (1) | KR101094840B1 (zh) |
| CN (1) | CN100595925C (zh) |
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- 2006-07-10 US US11/483,466 patent/US7283393B2/en not_active Expired - Fee Related
- 2006-07-11 JP JP2006190577A patent/JP5188686B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| CN100595925C (zh) | 2010-03-24 |
| KR101094840B1 (ko) | 2011-12-16 |
| US20070012979A1 (en) | 2007-01-18 |
| KR20070008901A (ko) | 2007-01-18 |
| JP2007027726A (ja) | 2007-02-01 |
| JP5188686B2 (ja) | 2013-04-24 |
| US7283393B2 (en) | 2007-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100324 Termination date: 20150712 |
|
| EXPY | Termination of patent right or utility model |