JP7389230B2 - 垂直方向に離隔されたチャネル材料セグメントを有する集積アセンブリ及び集積アセンブリを形成する方法 - Google Patents

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Description

［関連特許データ］
この特許は、２０１９年８月２２日に出願された米国特許出願シリアル番号１６／５４８，３２０の優先権を主張し、その開示は参照により本明細書に組み込まれる。
［技術分野］
垂直方向に離隔されたチャネル材料セグメントを有する集積アセンブリ（例えば、集積ＮＡＮＤメモリ）、及び集積アセンブリを形成する方法。
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されたときにそれらをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れの１つがアクセスされるかを判定にするために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０を通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセル１００３から読み出され又はメモリセル１００３中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００の概略図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８つの第２のグループの各第２のグループは、８つのデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ／ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
ＮＡＮＤメモリデバイス２００は、代替的には、図４の概略図を参照して説明される。
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置され、一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通に結合されたそれらのトランジスタである。
改善されたＮＡＮＤアーキテクチャ及びＮＡＮＤアーキテクチャを製造するための改善された方法を開発することが望まれる。
メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式で図１の従来技術のメモリアレイの概略図を示す。 Ｘ－Ｘ´の方向の図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 図６の集積アセンブリの一部分の概略上面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。図７のプロセス段階は、図６のプロセス段階に続き得る。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される図５の集積アセンブリの領域の概略断面側面図である。 図１９の集積アセンブリの一部分の概略上面図である。 例示的なＮＡＮＤメモリアレイの領域を示す集積アセンブリの概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。図２１のプロセス段階は、図６のプロセス段階に続き得る。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。図３１のプロセス段階は、図７のプロセス段階と同一である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 例示的なＮＡＮＤメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階において示される集積アセンブリの領域の概略断面側面図である。 幾つかの実施形態において図４０のプロセスに続き得るプロセスにおける例示的なＮＡＮＤメモリアレイの領域を示す集積アセンブリの概略断面側面図である。 図４０のプロセスに続き得るプロセスにおける例示的なＮＡＮＤメモリアレイの領域を示す集積アセンブリの概略断面側面図である。 図４０Ａのプロセスに続き得るプロセスにおける例示的なＮＡＮＤメモリアレイの領域を示す集積アセンブリの概略断面側面図である。
ＮＡＮＤメモリセルの動作は、チャネル材料と電荷蓄積材料との間の電荷の移動を含む。実例として、ＮＡＮＤメモリセルのプログラミングは、電荷（すなわち、電子）をチャネル材料から電荷蓄積材料中に移動させることと、電荷を電荷蓄積材料内にその後蓄積することを含み得る。ＮＡＮＤメモリセルの消去は、電荷蓄積材料内に蓄積された電子と再結合し、それによって電荷蓄積材料から電荷を放出するように電荷蓄積材料中に正孔を移動させることを含み得る。電荷蓄積材料は、電荷トラップ材料（実例として、窒化ケイ素、金属ドット等）を含み得る。従来のＮＡＮＤに伴う問題は、電荷トラップ材料がメモリアレイの複数のメモリセルに渡って拡張し、そうしたことが、あるメモリセルから別のメモリセルへの電荷のマイグレーションにつながり得ることであり得る。電荷のマイグレーションは、データ保持の問題につながり得る。幾つかの実施形態は、メモリセル間の領域内の電荷トラップ材料に切れ目を有するＮＡＮＤアーキテクチャを含み、そうした切れ目は、メモリセル間の電荷のマイグレーションを有利に妨げ得る。例示的な実施形態は、図５～図４１を参照して説明される。
図５を参照すると、構築物（集積アセンブリ、集積構造体）１０は、交互の第１及び第２のレベル１４及び１６の垂直方向のスタック１２を含む。第１のレベル１４は第１の材料６０を含み、第２のレベル１６は第２の材料６２を含む。第１及び第２の材料は、任意の適切な組成物を含み得、相互に異なる組成物のものである。幾つかの実施形態では、第１の材料６０は、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得、第２の材料６２は、窒化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。レベル１４及び１６は、任意の適切な厚さのものであり得、相互に同じ厚さであり得、又は相互に異なる厚さであり得る。幾つかの実施形態では、レベル１４及び１６は、約１０ナノメートル（ｎｍ）～約４００ｎｍの範囲内の垂直方向の厚さを有し得る。幾つかの実施形態では、レベル１４及び１６は、約１０ｎｍ～約５０ｎｍの範囲内の厚さを有し得る。
スタック１２は、ベース１８の上方に支持されるように示されている。ベース１８は、半導体材料を含み得、例えば、単結晶シリコンを含み得、本質的にそれからなり得、又はそれからなり得る。ベース１８は半導体基板と称され得る。用語“半導体基板”は、半導体ウエハ等のバルク半導体材料（単独又は他の材料を含むアセンブリ内の何れか）、及び半導体材料層（単独又は他の材料を含むアセンブリ内の何れか）を含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むがこれらに限定されない任意の支持構造体を指す。幾つかの用途では、ベース１８は、集積回路の製造と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。こうした材料は、例えば、高融点金属材料、バリア材料、拡散材料、絶縁体材料等の内の１つ以上を含み得る。
スタック１２とベース１８との間に他のコンポーネント及び材料が提供され得ることを指し示すために、スタック１２とベース１８との間に間隙が提供されている。そうした他のコンポーネント及び材料は、スタックの追加のレベル、ソース線レベル、ソース側選択ゲート（ＳＧＳ）等を含み得る。
図６を参照すると、開口部６４は、スタック１２を通って拡張するように形成される。開口部は、第１及び第２の材料６０及び６２に沿って拡張する側壁６５を有する。
図６Ａは、図６のプロセス段階におけるアセンブリ１０の領域の上面図であり、上から見た場合に、開口部６４が閉じた形状（円形、楕円形、正方形、又は他の多角形等）を有し得ることを示している。説明する実施形態では、開口部６４は、上から見た場合に円形である。図６の断面に沿った側壁６５は、図６Ａの上面図により示されるように、連続的な側壁６５の一部である。側壁６５は、開口部の周辺側壁、又は開口部の周辺側壁表面と称され得る。用語“周辺側壁”及び“周辺側壁表面”は、交換可能に利用され得る。幾つかの実例での一方の用語の利用、及び他の実例での他方の用語の利用は、以下の特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得る。
開口部６４は、図６及び図６Ａのプロセス段階において形成され、ＮＡＮＤメモリアレイのＮＡＮＤメモリセルを製造するために利用される多数の実質的に同一の開口部を表し得る。用語“実質的に同一”は、製造及び測定の合理的な許容範囲内で同一であることを意味する。
図７を参照すると、第１のレベル１４は、開口部６４の側壁６５に沿った第２のレベル１６に対して窪んでいる。窪んだ後、第２のレベル１６は、窪んだ第１のレベル１４を越えて拡張する突出末端６６を有する。末端６６は、第２の材料６２の表面６７を有する。窪んだ第１のレベル１４は、第１の材料６０の表面６９を有する。空洞（間隙）６８は、末端６６の垂直方向に間にある。表面６９は、空洞６８の内縁に沿っているとみなされ得る。
表面６７及び６９は、図７のプロセス段階において起伏のある側壁表面であるように、開口部６４の周辺側壁表面６５を共に形成する。
図８を参照すると、空洞６８は犠牲材料７０で充填される。犠牲材料７０は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコン（例えば、多結晶シリコン）を含み得、本質的にそれからなり得、又はそれからなり得る。
犠牲材料７０は、開口部６４の側壁６５に沿った表面７１を有する。説明する実施形態では、表面７１は、実質的に真っ直ぐな側壁表面であるように（及び示される実施形態では、実質的に垂直方向に拡張するように）開口部６４の周辺側壁表面６５を形成するために、第２の材料６２の表面６７と整列されるように形成される。用語“実質的に真っ直ぐ”は、製造及び測定の合理的な許容範囲内に真っ直ぐであることを意味し、用語“実質的に垂直方向”は、製造及び測定の合理的な許容範囲内に垂直方向であることを意味する。
図９を参照すると、電荷遮断材料３４は、実質的に真っ直ぐな側壁表面６５に沿って（すなわち、開口部６４の周辺側壁に沿って）形成される。電荷遮断材料３４は、任意の適切な組成物を含み得、幾つかの実施形態では、酸窒化ケイ素（ＳｉＯＮ）及び二酸化ケイ素（ＳｉＯ２）の内の一方又は両方を含み得、本質的にそれからなり得、又はそれらからなり得る。
電荷遮断材料３４は、実質的に真っ直ぐな側壁表面６５に沿った実質的に平坦なトポグラフィを有する。
図１０を参照すると、電荷蓄積材料３８は、電荷遮断材料３４に隣接して形成される。電荷蓄積材料３８は、任意の適切な組成物を含み得る。幾つかの実施形態では、電荷蓄積材料３８は、例えば、窒化ケイ素、酸窒化ケイ素、導電性ナノドット等の電荷トラップ材料を含み得る。実例として、幾つかの実施形態では、電荷蓄積材料３８は、窒化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。代替の実施形態では、電荷蓄積材料３８は、フローティングゲート材料（例えば、多結晶シリコン等）を含むように構成され得る。
電荷蓄積材料３８は、電荷遮断材料３４の平坦なトポグラフィに沿って形成され、図１の説明する実施形態では平坦な構成を有する。用語“平坦な構成”は、材料３８が実質的に連続的な厚さのものであり、起伏があるのとは対照的に、実質的に垂直方向に真っ直ぐに拡張することを意味する。
ゲート誘電体材料（すなわち、トンネル材料、電荷通過材料）４２は、電荷蓄積材料３８に隣接して形成される。ゲート誘電体材料４２は、任意の適切な組成物を含み得る。幾つかの実施形態では、ゲート誘電体材料４２は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。ゲート誘電体材料４２は、所望の電気的特性を達成するようにバンドギャップエンジニアリングされ得、したがって、２つ以上の異なる材料の組み合わせを含み得る。
チャネル材料４４は、ゲート誘電体材料４２に隣接して形成され、スタック１２に沿って垂直方向に拡張する。チャネル材料４４は、半導体材料を含み、任意の適切な組成物又は組成物の組み合わせを含み得る。実例として、チャネル材料４４は、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、用語ＩＩＩ／Ｖ半導体材料は、周期表のＩＩＩ族及びＶ族から選択された元素を含む半導体材料を指す（ＩＩＩ族及びＶ族は古い命名法であり、現在は１３族及び１５族と称される）。幾つかの実施形態では、チャネル材料４４は、シリコンを含み得、本質的にそれからなり得、又はそれからなり得る。
絶縁性材料４６は、チャネル材料４４に隣接して形成され、開口部６４の残余部分を充填する。絶縁性材料４６は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
図１０の説明する実施形態では、チャネル材料４４は、絶縁性材料４６を取り囲む環状リングとして構成される。チャネル材料のそうした構成は、絶縁性材料４６が環状リング形状のチャネル構成の“中空”内に提供されるという点で、中空チャネル構成を含むとみなされ得る。他の実施形態（図示せず）では、チャネル材料は、中実ピラー構成として構成され得る。
図１１を参照すると、ボイド７６を残すために第２の材料６２（図１０）は除去される。ボイド７６は、後のプロセス段階において形成される他のボイドと区別するために第１のボイドと称され得る。
図１２を参照すると、第１のボイドをライニングするように高ｋ誘電体材料２８が第１のボイド７６（図１１）内に形成され、その後、ライニングされたボイド内に導電性領域２２が形成される。
用語“高ｋ”は、二酸化ケイ素の誘電率よりも高い誘電率を意味する。幾つかの実施形態では、高ｋ誘電体材料２８は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、ケイ酸ハフニウム（ＨｆＳｉＯ）、酸化ジルコニウム（ＺｒＯ）、及びケイ酸ジルコニウム（ＺｒＳｉＯ）の内の１つ以上を含み得、本質的にそれからなり得、又はそれらからなり得、化学式は、特定の化学量論ではなく主成分を指し示す。
高ｋ誘電体材料２８は、ボイド７６（図１１）の内周に沿って実質的に均一な厚さを有し、用語“実質的に均一”は、製造及び測定の合理的な許容範囲内で均一であることを意味する。高ｋ誘電体材料２８は、任意の適切な厚さに形成され得、幾つかの実施形態では、約１ｎｍ～約５ｎｍの範囲内の厚さに形成され得る。
導電性領域２２は、２つ以上の導電性材料を含み得、示される実施形態では、一対の導電性材料２４及び２６を含む。導電性材料２４及び２６は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な導電性組成物を含み得る。導電性材料２４及び２６は、相互に組成的に異なる。幾つかの実施形態では、コア材料２４は、１つ以上の金属を含み得（例えば、タングステンを含み得）、外側導電性材料２６は、１つ以上の金属窒化物を含み得る（例えば、窒化チタンを含み得る）。
示される実施形態では、高ｋ誘電体材料２８は、導電性材料２６に直接接触している。
レベル１６は、図１２のプロセス段階において導電性レベルであるとみなされ得、そうした導電性レベルは導電性領域２２を含む。
導電性領域２２は、垂直方向に拡張する材料３４、３８、４２、及び４４に面する前端７８を有する。前端７８は、垂直方向に拡張する材料３４、３８、４２、及び４４にも面する前面７９を有する。導電性レベルは、前面７９から後方に拡張する上面（最上面）７７及び下面（すなわち、底面）８１を有する。
図１３を参照すると、第１の材料６０（図１２）は、第２のボイド８２を形成するために除去される。
図１４を参照すると、犠牲材料７０（図１３）は、第２のボイド８２を拡張するために除去される。
材料６０（図１２）及び７０（図１３）が除去された後、高ｋ材料２８は、導電性領域２２の上面及び下面７７及び８１に沿った露出した部分８４を有する。
図１５を参照すると、導電性領域２２の前端７８に沿って高ｋ誘電体材料２８の残余部分８６を残すように、高ｋ誘電体材料２８の露出した部分８４（図１４）は除去される。高誘電体材料の残余部分８６は、垂直方向に拡張する直線状セグメント８８として構成され、そうした直線状セグメントは、相互に垂直方向に離隔される。図１５の説明する実施形態では、セグメント８８は、第２のレベル１４に沿った間隙によって別のセグメントから垂直方向に離隔される（そうした間隙はボイド８２の一部分である）。高ｋ誘電体材料２８のセグメント８８は、導電性領域２２の前面７９に直接接触し、そうした前面と電荷遮断材料３４との間にある。特に、高ｋ誘電体材料２８は、導電性領域２２の前面７９に沿ってのみ残り、導電性領域２２の前端７８の周囲を包み込まない（すなわち、高ｋ誘電体材料２８は、導電性領域２２の最上面及び底面７７及び８１に沿って拡張しない）。
ボイド８２は、図１５のプロセス段階において第１の垂直方向の厚さＴ１を有するとみなされ得る。
図１６を参照すると、第２のボイドを第２の垂直方向の厚さＴ２に狭めるように第２のボイド８２内にストリップ９０が形成される。ストリップ９０はストリップ材料９２を含む。ストリップ材料９２は任意の適切な組成物を含み得る。幾つかの実施形態では、ストリップ９０は犠牲材料９２を含む。そうした犠牲材料は、電気的に絶縁性又は導電性であり得、幾つかの実施形態では、窒化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。幾つかの実施形態では、ストリップ９０は、最終的な構築物に残る絶縁性材料９２を含み得る。
図１７を参照すると、第２のボイド８２は、電荷遮断材料３４を通って拡張され、その後、電荷蓄積材料３８を通って拡張される。拡張されたボイド８２は、電荷遮断材料３４を垂直方向に離隔された直線状セグメント３６に分割し、電荷蓄積材料を垂直方向に離隔された直線状セグメント４０に分割する。幾つかの実施形態では、高ｋ誘電体材料２８のセグメント８８は第１のセグメントと称され得、電荷遮断材料３４のセグメント３６は第２のセグメントと称され得、電荷蓄積材料３８のセグメント４０は第３のセグメントと称され得る。示される実施形態では、電荷遮断材料３４のセグメント３６は、高ｋ誘電体材料２８のセグメント８８に直接隣接し、電荷蓄積材料３８のセグメント４０は、電荷遮断材料３４のセグメント３６に直接隣接する。
導電性レベル２２の前面７９は、第１の垂直方向の寸法Ｄ１を有し、それは、導電性領域２２（又は導電性レベル１６）の厚さに対応するとみなされ得る。第１のセグメント８８は第２の垂直方向の寸法Ｄ２を有し、セグメント３６は第３の垂直方向の寸法Ｄ３を有し、セグメント４０は第４の垂直方向の寸法Ｄ４を有する。示される実施形態では、第２の垂直方向の寸法Ｄ２は、第１の垂直方向の寸法Ｄ１と凡そ同じであり（用語“凡そ同じ”は、製造及び測定の合理的な許容範囲内で同じであることを意味する）、第３の垂直方向の寸法Ｄ３は、第２の垂直方向の寸法よりも大きく、第４の垂直方向の寸法Ｄ４は、第３の垂直方向の寸法よりも大きい。垂直方向の寸法Ｄ１、Ｄ２、Ｄ３、及びＤ４の相対的なサイズは、ストリップ９０の厚さによって（及び、幾つかの実施形態では、ストリップ９０は省かれてもよい）、様々な材料２８、３４、及び３６に浸透するために利用されるエッチングの持続時間及び組成によって、材料２８、３４、及び３６の組成によって等して、調整され得る。
（以下で説明する）ＮＡＮＤメモリセルが導電性領域の前面の全範囲を利用するように、寸法Ｄ２、Ｄ３、及びＤ４が全て、導電性領域２２の前面の寸法Ｄ１と少なくとも凡そ同じ大きさであることは有利であり得る。しかしながら、幾つかの実施形態では、エッチングは、そうしたセグメントが前面７９の垂直方向の寸法Ｄ１よりも小さい垂直方向の寸法を有するように、セグメント８８、３６、及び４０の内の１つ以上の垂直方向の寸法を削減し得る。そうした実施形態では、ＮＡＮＤメモリセルは、幾つかの用途に適した動作特性で依然として形成され得る。
図１７の説明する実施形態では、セグメント３６及び４０は、実質的に平坦な構成を有する。また、チャネル材料４４は、実質的に平坦な構成を有する。平坦なチャネル材料は、非平坦な構成と比較して、ストリング電流にプラスの影響を与え得る。また、電荷蓄積材料の平坦なセグメント４０は、好ましい電荷分布を有し得る。
図１７の実施形態は、材料３４及び３８を通って拡張し、トンネル材料４２で停止するボイド８２を示す。他の実施形態では、ボイド８２は、トンネル材料を通って拡張され得る。
図１８を参照すると、ストリップ９０（図１７）は除去される。
図１９を参照すると、絶縁性材料５６が第２のボイド８２（図１８）内に形成される。絶縁性材料５６は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。図１９の説明する実施形態では、絶縁性材料５６は、第２のボイド８２（図１８）を完全に充填する。
図１９の集積アセンブリ１０は、交互の絶縁性レベル１４及び導電性レベル１６のスタックを含むとみなされ得る。
導電性レベル１６は、ＮＡＮＤ構成のメモリセルレベル（本明細書ではワード線レベルとも称される）であるとなされ得る。ＮＡＮＤ構成は、メモリセルのストリング（すなわち、ＮＡＮＤストリング）を含み、ストリング内のメモリセルの数は、垂直方向に積み重ねられたレベル１６の数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８個のメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。図１９の図面に具体的に説明するものよりも多い垂直方向に積み重ねられたレベルがあり得ることを示すために、垂直方向のスタック１２は、説明する領域を越えて垂直方向に拡張するように指し示されている。
ＮＡＮＤメモリセル５２は、誘電体バリア材料２８、電荷遮断材料３４、電荷蓄積材料３８、ゲート誘電体材料４２、及びチャネル材料４４を含む。説明するＮＡＮＤメモリセル５２は、メモリセルの垂直方向に拡張するストリングの一部分を形成する。こうしたストリングは、ＮＡＮＤメモリアレイの製造中に形成された多数の実質的に同一のＮＡＮＤストリングを表し得る（用語“実質的に同一”は、製造及び測定の合理的な許容範囲内で同一であることを意味する）。
ＮＡＮＤメモリセル５２の各々は、導電性レベル１６内に制御ゲート領域５４を含む。制御ゲート領域５４は、図１～図４を参照して上で説明したものと類似の制御ゲートを含む。導電性レベル１６は、制御ゲート領域５４に隣接する、又はそれに近接する領域５８を含む。領域５８は、第２の領域、遠位領域、又はワード線領域と称され得る。
図１９Ａは、図１９の処理段階におけるアセンブリ１０の領域の上面図を示し、様々な材料２８、３４、３８、４２、及び４４が、幾つかの例示的な実施形態では環状リングとして構成され得ることを示している。
図１９の実施形態では、絶縁性レベル１４は、絶縁性材料５６で完全に充填される。他の実施形態では、ボイド８２の一部分は、絶縁性レベル１４内に残り得る。実例として、図２０は、図１９の構成に類似するが、ボイド８２が絶縁性材料５６で部分的にのみ充填される構成を示す。したがって、ボイド８２の一部分は絶縁性レベル１４内に残る。ボイド８２の残余部分は絶縁性材料５６で覆われる。ボイド８２は、空気又は他の適切なガスで充填され得る。
図２０の構成（すなわち、絶縁性レベル１４内にボイドを有する構成）の利点は、垂直方向に隣接する材料間の容量結合が問題であることが判明した場合に、そうしたものがそうした容量結合を軽減し得ることである。
ＮＡＮＤメモリセルを製造するための別の例示的なプロセスは、図２１～図３０を参照して説明される。
図２１を参照すると、構築物（アセンブリ）１０ａは、図６のプロセス段階に続き得るプロセス段階において示される。高ｋ誘電体材料２８は、実質的に真っ直ぐな側壁表面６５に沿った（すなわち、開口部６４の周辺側壁に沿った）層３０として形成され、層３０はスタック１２を通って拡張する。
図２２を参照すると、電荷遮断材料３４が層３０に隣接して形成され、電荷蓄積材料３８が電荷遮断材料３４に隣接して形成され、ゲート誘電体材料（すなわち、トンネル材料）４２が電荷蓄積材料３８に隣接して形成され、チャネル材料４４がゲート誘電体材料４２に隣接して形成され、絶縁性材料４６がチャネル材料４４に隣接して形成される。
図２３を参照すると、ボイド７６を残すために、第２の材料６２（図２２）は除去される。
図２４を参照すると、導電性領域２２がボイド７６（図２３）内に形成される。レベル１６は、図２４のプロセス段階において導電性領域２２を含む導電性レベルであるとみなされ得る。
図２５を参照すると、第２のボイド８２を形成するために、第１の材料６０（図２４）は除去される。高ｋ誘電体材料の領域は、第２のボイド８２によって露出される。
図２６を参照すると、ボイド８２を狭めるために、ボイド８２内にストリップ９０が形成される。ボイド８２の狭小化は、ボイド８２によって露出された高ｋ誘電体材料２８の量を削減する。
図２７を参照すると、狭められた第２のボイド８２は、垂直方向に積み重ねられた第１のセグメント８８を形成するように、高ｋ誘電体材料２８を通って拡張される（すなわち、セグメント８８を形成するために、高ｋ材料２８の露出した領域は除去される）。図２７の実施形態では、セグメント８８は、導電性領域２２の前面７９（すなわち、導電性レベル１６内の前面）の垂直方向の寸法Ｄ１よりも大きい垂直方向の寸法Ｄ２を有する。
図２８を参照すると、狭められたボイド８２は、電荷遮断材料３４を通って拡張され、その後、電荷蓄積材料３８を通って拡張される。拡張されたボイド８２は、電荷遮断材料３４を垂直方向に離隔された直線状セグメント３６に分割し、電荷蓄積材料を垂直方向に離隔された直線状セグメント４０に分割する。
図２８の実施形態は、材料３４及び３８を通って拡張し、トンネル材料４２で停止するボイド８２を示している。他の実施形態では、ボイド８２は、トンネル材料を通って拡張され得る。
図２９を参照すると、ストリップ９０（図２８）は除去される。
図３０を参照すると、絶縁性材料５６が第２のボイド８２（図２９）内に形成される。図３０のアセンブリ１０ａは、図１９を参照して上で説明したものと類似のＮＡＮＤメモリセル５２を含む。
ボイド８２（図２９）は、図３０のプロセス段階では絶縁性材料５６で完全に充填されることが示されているが、他の実施形態では、ボイドは、図２０を参照して上で説明したものと類似の構成を形成するように部分的にのみ充填され得る。
ＮＡＮＤメモリセルを製造するための別の例示的なプロセスは、図３１～図４１を参照して説明される。
図３１を参照すると、構築物（アセンブリ）１０ｂは、図７のプロセス段階と同一であり得るプロセス段階において示される。構築物は、スタック１２を通って拡張し、起伏のある周辺側壁表面６５を有する開口部６４を含む。空洞６８は、周辺表面６５の領域中に拡張する。
図３２を参照すると、起伏のある表面６５に沿って材料９４の層が形成される。材料９４は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコンを含み得、本質的にそれからなり得、又はそれからなり得る。
図３３を参照すると、材料９４は、残余の材料９４の横方向に外側に酸化物９６（例えば、二酸化ケイ素）を形成するように部分的に酸化される。残余の材料９４は空洞６８内にある。
図３４を参照すると、酸化物９６（図３３）は除去される。酸化物が除去された後、開口部６４の周辺側壁６５は、第２の材料６２に沿って、及び残余の材料９４に沿って拡張する起伏のある表面を有する。幾つかの実施形態では、図３４のプロセス段階における開口部６４の起伏のある側壁は、図３１のプロセス段階において示された第１の起伏のある側壁と区別するために、第２の起伏のある側壁と称され得る。
図３５を参照すると、電荷遮断材料３４は、起伏のある表面６５に沿って形成され、電荷蓄積材料３８は、電荷遮断材料３４に隣接して形成され、ゲート誘電体材料（すなわち、トンネル材料）４２は、電荷蓄積材料３８に隣接して形成され、チャネル材料４４は、ゲート誘電体材料４２に隣接して形成され、絶縁性材料４６は、チャネル材料４４に隣接して形成される。材料３４、３８、４２、及び４４は全て、開口部６４の周辺側壁６５の起伏のあるトポグラフィに実質的にコンフォーマルな起伏のあるトポグラフィを有する、垂直方向に拡張する層として構成される。
図３６を参照すると、ボイド７６を形成するために第２の材料６２（図３５）は除去される。
図３７を参照すると、高ｋ誘電体材料２８は、ボイドをライニングするように、ボイド７６（図３６）内に形成され、導電性領域２２は、ライニングされたボイド７６内に形成される。図３７のレベル１６は導電性レベルと称され得る。
図３８を参照すると、第２のボイド８２を形成するために、第１の材料６０（図３７）は除去される。材料９４は、第２のボイド８２内に露出されている。
図３９を参照すると、材料９４（図３８）は、ボイド８２を拡張するために除去される。
図４０を参照すると、ボイド８２は、電荷遮断材料３４を通って拡張され、その後、電荷蓄積材料３８を通って拡張される。拡張されたボイド８２は、電荷遮断材料３４を垂直方向に離隔された直線状セグメント３６に分割し、電荷蓄積材料を垂直方向に離隔された直線状セグメント４０に分割する。
図４０Ａは、図４０のプロセス段階に代わり得るプロセス段階を示す。高ｋ誘電体材料２８の露出した部分は、垂直方向に拡張する直線状セグメント８８中に高ｋ誘電体材料２８を形成するために、図１５を参照して上で説明したものと類似の処理を用いて、導電性領域２２の上面及び下面７７及び８１に沿って上面及び下面７７及び８１から除去される。
図４１を参照すると、構築物１０ｂは、図４０のプロセス段階に続くプロセス段階において示される。絶縁性材料５６がボイド８２（図４０）内に形成される。図４１のアセンブリ１０ｂは、図１９を参照して上で説明したものと類似のＮＡＮＤメモリセル５２を含む。
ボイド８２（図４０）は、図４１のプロセス段階では絶縁性材料５６で完全に充填されることが示されているが、他の実施形態では、ボイドは、図２０を参照して上で説明したものと類似の構成を形成するように部分的にのみ充填され得る。
図４１Ａを参照すると、構築物１０ｂは、図４０Ａのプロセス段階に続くプロセス段階において示される。絶縁性材料５６がボイド８２（図４０Ａ）内に形成される。図４１Ａのアセンブリ１０ｂは、図１９を参照して上で説明したものと類似のＮＡＮＤメモリセル５２を含む。電荷蓄積材料３８のセグメント４０は、図１９の上で論じたプロセス段階におけるそうしたセグメントの実質的に平坦な構成とは対照的に、図４１のプロセス段階では丸みを帯びた構成を有する。
ボイド８２（図４０Ａ）は、図４１Ａのプロセス段階では絶縁性材料５６で完全に充填されることが示されているが、他の実施形態では、ボイドは、図２０を参照して上で説明したものと類似の構成を形成するように部分的にのみ充填され得る。
動作中、電荷蓄積材料３８は、本明細書で説明する様々な実施形態のメモリセル５２内に情報を蓄積するように構成され得る。個々のメモリセル内に蓄積される情報の値（用語“値”は１ビット又は複数ビットを表す）は、メモリセルの電荷蓄積領域内に蓄積される電荷の量（例えば、電子の数）に基づき得る。個々の電荷蓄積領域内の電荷の量は、少なくとも部分的に、関連するゲート５４に印加される電圧の値に基づいて、及び／又はチャネル材料４４に印加される電圧の値に基づいて制御され（例えば、増加させられ又は減少させられ）得る。
トンネル材料４２は、メモリセル５２のトンネル領域を形成する。こうしたトンネル領域は、電荷蓄積材料３８とチャネル材料４４との間の電荷（例えば、電子）の所望のマイグレーション（例えば、輸送）を可能にするように構成され得る。トンネル領域は、例えば、非限定的に、等価酸化膜厚（ＥＯＴ）等の選択された基準を達成するように構成（すなわち、設計）され得る。ＥＯＴは、代表的な物理的厚さの観点から、トンネル領域の電気的特性（例えば、静電容量）を定量化する。例えば、ＥＯＴは、リーク電流と信頼性の考慮事項とを無視して、所与の誘電体と同じ静電容量密度を有する必要があるであろう理論上の二酸化ケイ素層の厚さとして定義され得る。
電荷遮断材料３４は、電荷が電荷蓄積材料３８から関連するゲート５４に流れることを遮断するためのメカニズムを提供し得る。
誘電体バリア材料（高ｋ材料）２８は、ゲート５４から電荷蓄積材料３８に向かう電荷キャリアの逆トンネリングを抑制するために利用され得る。幾つかの実施形態では、誘電体バリア材料２８は、メモリセル内に誘電体バリア領域５２を形成するとみなされ得る。
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板によって支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
特に明記しない限り、本明細書で説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
用語“電気的に接続された”及び“電気的に結合された”は、この開示において両方とも利用され得る。該用語は同義語とみなされる。幾つかの実例での一方の用語の利用、及び他の実例での他方の用語の利用は、以下の特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得る。
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転されるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
構造体が別の構造体に対して“上”、“隣接”、又は“接触（ａｇａｉｎｓｔ）”であると上で言及される場合、それは、別の構造上に直接あり得、又は介在する構造体も存在し得る。対照的に、構造体が別の構造体に対して“直接上”、“直接隣接”、又は“直接接触（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”であると言及される場合、介在する構造体は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに拡張することを指し示すために“垂直方向に拡張する”と称され得る。垂直方向に拡張する構造体は、ベースの上面に対して実質的に直交して拡張してもよく、しなくてもよい。
幾つかの実施形態は、交互の絶縁性レベル及び導電性レベルの垂直方向のスタックを有する集積構造体を含む。チャネル材料は、スタックを通って垂直方向に拡張する。導電性レベルは、チャネル材料に面する前面を有し、前面から後方に拡張する上面及び下面を有する。高ｋ誘電体材料は、垂直方向に積み重ねられた第１のセグメント内に配列される。高ｋ誘電体材料は、導電性レベルの前面に沿っており、導電性レベルの上面及び下面には沿わない。電荷遮断材料は、垂直方向に積み重ねられた第２のセグメント内に配列される。第２のセグメントは第１のセグメントに隣接する。電荷蓄積材料は、垂直方向に積み重ねられた第３のセグメント内に配列される。第３のセグメントは第２のセグメントに隣接する。ゲート誘電体材料は、電荷蓄積材料に隣接し、電荷蓄積材料とチャネル材料との間にある。
幾つかの実施形態は、交互の絶縁性レベル及び導電性レベルの垂直方向のスタックを有するＮＡＮＤメモリアレイを含む。導電性レベルは制御ゲート領域を含む。高ｋ誘電体材料は、制御ゲート領域に隣接し、相互に垂直方向に離隔された第１の垂直方向に拡張する直線状セグメントの配列として構成される。電荷遮断材料は、高ｋ誘電体材料に隣接し、相互に垂直方向に離隔された第２の垂直方向に拡張する直線状セグメントの配列として構成される。電荷蓄積材料は、電荷遮断材料に隣接し、相互に垂直方向に離隔された第３の垂直方向に拡張する直線状セグメントの配列として構成される。ゲート誘電体材料は電荷蓄積材料に隣接する。チャネル材料は、スタックに沿って垂直方向に拡張し、ゲート誘電体材料に隣接する。
幾つかの実施形態は、集積構造体を形成する方法を含む。垂直方向のスタックは、交互の第１及び第２レベルを含むように形成される。第１のレベルは第１の材料を含み、第２のレベルは第２の材料を含む。スタックを通って拡張するように開口部が形成される。開口部は周辺側壁を有する。電荷遮断材料は、周辺側壁に隣接して形成される。電荷蓄積材料は、電荷遮断材料に隣接して形成される。ゲート誘電体材料は、電荷蓄積材料に隣接して形成される。チャネル材料は、ゲート誘電体材料に隣接して形成される。第２の材料は、第１のボイドを残すために除去される。導電性レベルは第１のボイド内に形成される。導電性レベルは、前面を備えた前端を有する。前面は電荷遮断材料に面する。高ｋ誘電体材料は、前面と電荷遮断材料との間にあるように形成される。高ｋ誘電体材料は、相互に垂直方向に離隔された第１のセグメントとして構成され、第１のセグメントは、導電性レベルの前面に沿っており、導電性レベルの前端の周囲を包み込まない。第１の材料は、第２のボイドを残すために除去される。第２のボイドは、電荷蓄積材料を垂直方向に離隔されたセグメントに分割するように、電荷蓄積材料を通って拡張される。
法令に準拠して、本明細書に開示される主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示される手段は例示的な実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことは理解されるべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。

Claims (31)

  1. 交互の絶縁性レベル及び導電性レベルの垂直方向のスタックと、
    前記スタックを通って垂直方向に拡張するチャネル材料と、
    前記チャネル材料に面する前面を有し、前記前面から後方に拡張する上面及び下面を有する前記導電性レベルと、
    垂直方向に積み重ねられ且つ相互に垂直方向に離隔された複数の第１のセグメントの状態で配列された高ｋ誘電体材料であって、前記導電性レベルの前記前面に沿っているが、各々の導電性レベルの前記前面を越えて拡張してはおらず、かつ、前記導電性レベルの前記上面及び前記下面に沿っていない前記高ｋ誘電体材料と、
    垂直方向に積み重ねられ且つ相互に垂直方向に離隔された複数の第２のセグメントの状態で配列された電荷遮断材料であって、前記第２のセグメントは前記第１のセグメントに隣接する、前記電荷遮断材料と、
    垂直方向に積み重ねられ且つ相互に垂直方向に離隔された複数の第３のセグメントの状態で配列された電荷蓄積材料であって、前記第３のセグメントは前記第２のセグメントに隣接する、前記電荷蓄積材料と、
    前記電荷蓄積材料に隣接し、前記電荷蓄積材料と前記チャネル材料との間にあるゲート誘電体材料と
    を含む集積構造体。
  2. 前記前面は第１の垂直方向寸法を有し、前記第１のセグメントは、前記第１の垂直方向寸法と同じ第２の垂直方向寸法を有する、請求項１に記載の集積構造体。
  3. 前記前面は第１の垂直方向寸法を有し、
    前記第１のセグメントは第２の垂直方向寸法を有し、
    前記第２のセグメントは第３の垂直方向寸法を有し、
    前記第２の垂直方向寸法は、前記第１の垂直方向寸法と同じであり、
    前記第３の垂直方向寸法は、前記第２の垂直方向寸法よりも大きい、
    請求項１に記載の集積構造体。
  4. 前記第３のセグメントは第４の垂直方向寸法を有し、
    前記第４の垂直方向寸法は、前記第３の垂直方向寸法よりも大きいか同じである、
    請求項３に記載の集積構造体。
  5. 前記高ｋ誘電体材料は、酸化アルミニウム、酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、及びケイ酸ジルコニウムの内の１つ以上を含む、請求項１に記載の集積構造体。
  6. 前記第３のセグメントの各々は実質的に平坦な構成を有する、請求項１に記載の集積構造体。
  7. 前記第３のセグメントの各々は丸みを帯びた構成を有する、請求項１に記載の集積構造体。
  8. 前記導電性レベルは２つ以上の導電性材料を含む、請求項１に記載の集積構造体。
  9. 前記高ｋ誘電体材料は、前記２つ以上の導電性材料の内の１つに直接接触する、請求項８に記載の集積構造体。
  10. 交互の絶縁性レベル及び導電性レベルの垂直方向のスタックと、
    制御ゲート領域を含む前記導電性レベルと、
    前記制御ゲート領域に隣接し、相互に垂直方向に離隔され且つ前記導電性レベルの前面を越えて拡張しない、垂直方向に拡張する複数の第１の直線状セグメントの配列として構成される高ｋ誘電体材料と、
    前記高ｋ誘電体材料に隣接し、相互に垂直方向に離隔された、垂直方向に拡張する複数の第２の直線状セグメントの配列として構成される電荷遮断材料と、
    前記電荷遮断材料に隣接し、相互に垂直方向に離隔された、垂直方向に拡張する複数の第３の直線状セグメントの配列として構成される電荷蓄積材料と、
    前記電荷蓄積材料に隣接するゲート誘電体材料と、
    前記スタックに沿って垂直方向に拡張し、前記ゲート誘電体材料に隣接するチャネル材料と
    を含む、ＮＡＮＤメモリアレイ。
  11. 垂直方向に拡張する前記第２の直線状セグメントは、垂直方向に拡張する前記第１の直線状セグメントと少なくとも同じ長さである、請求項１０に記載のＮＡＮＤメモリアレイ。
  12. 垂直方向に拡張する前記第３の直線状セグメントは、垂直方向に拡張する前記第２の直線状セグメントと少なくとも同じ長さである、請求項１１に記載のＮＡＮＤメモリアレイ。
  13. 前記絶縁性レベルは、絶縁性材料で少なくとも部分的に充填される、請求項１０に記載のＮＡＮＤメモリアレイ。
  14. 前記絶縁性レベルは、前記絶縁性材料で部分的にのみ充填される、請求項１３に記載のＮＡＮＤメモリアレイ。
  15. 前記絶縁性レベルは前記絶縁性材料で完全に充填される、請求項１３に記載のＮＡＮＤメモリアレイ。
  16. 前記導電性レベルは厚さを有し、垂直方向に拡張する前記第１の直線状セグメントは、前記厚さと同じ長さを有する、請求項１０に記載のＮＡＮＤメモリアレイ。
  17. 交互の第１及び第２レベルの垂直方向のスタックを形成することであって、前記第１レベルは第１の材料を含み、前記第２レベルは第２の材料を含むことと、
    前記スタックを通って拡張するように、周辺側壁を有する開口部を形成することと、
    前記周辺側壁に隣接して電荷遮断材料を形成することと、
    前記電荷遮断材料に隣接して電荷蓄積材料を形成することと、
    前記電荷蓄積材料に隣接してゲート誘電体材料を形成することと、
    前記ゲート誘電体材料に隣接してチャネル材料を形成することと、
    前記第２の材料を除去することにより、第１のボイドを形成することと、
    前記第１のボイド内に導電性レベルを形成することであって、前記導電性レベルは、前面を備えた前端を有し、前記前面は前記電荷遮断材料に面することと、
    前記前面と前記電荷遮断材料との間にあるように高ｋ誘電体材料を形成することであって、前記高ｋ誘電体材料は、相互に垂直方向に離隔された複数の第１のセグメントとして構成され、前記第１のセグメントは、前記導電性レベルの前記前面に沿っているが、前記前面を越えて拡張してはおらず、かつ、前記導電性レベルの前記前端の周囲を包み込まない、ことと、
    前記第１の材料を除去することにより、第２のボイドを形成することと、
    前記電荷蓄積材料を垂直方向に離隔された複数のセグメントに分割するように前記電荷蓄積材料を通って前記第２のボイドを拡張すること
    を含む集積構造体を形成する方法。
  18. 前記第１のボイドをライニングするように前記第１のボイド内に前記高ｋ誘電体材料を形成することであって、前記導電性レベルの前記形成は、ライニングされた前記第１のボイド内に導電性材料を形成することを含み、前記第２のボイドの前記形成は、前記導電性材料の上方及び下方の前記高ｋ誘電体材料の部分を露出し、前記第２のボイドは垂直方向の厚さを有すること、を含み、以下のステップを以下の順序で更に含むことであって、
    前記高ｋ誘電体材料の露出した前記部分を除去することと、
    前記垂直方向の厚さを狭めるために、前記第２のボイド内にストリップを形成することと、
    前記電荷蓄積材料を前記垂直方向に離隔された複数のセグメントに分割するように、前記電荷遮断材料を通って、前記電荷蓄積材料をその後通って前記第２のボイドを拡張することと、
    前記第２のボイドを絶縁性材料で少なくとも部分的に充填すること
    を更に含む、請求項１７に記載の方法。
  19. 前記第１のボイドをライニングするように前記第１のボイド内に前記高ｋ誘電体材料を形成することであって、前記導電性レベルの前記形成は、ライニングされた前記第１のボイド内に導電性材料を形成することを含み、前記第２のボイドの前記形成は、前記導電性材料の上方及び下方の前記高ｋ誘電体材料の部分を露出し、前記第２のボイドは垂直方向の厚さを有すること、を含み、
    前記高ｋ誘電体材料の露出した前記部分を除去することと、
    前記垂直方向の厚さを狭めるために、前記第２のボイド内に犠牲材料を形成することと、
    前記垂直方向の厚さが狭められた後、前記電荷蓄積材料を前記垂直方向に離隔された複数のセグメントに分割するように、前記電荷遮断材料を通って、前記電荷蓄積材料をその後通って前記第２のボイドを拡張することと、
    前記犠牲材料を除去することと、
    前記犠牲材料を除去することの後に、前記第２のボイドを絶縁性材料で少なくとも部分的に充填すること
    を更に含む、請求項１７に記載の方法。
  20. 前記犠牲材料は窒化ケイ素を含む、請求項１９に記載の方法。
  21. 前記第１レベルに沿って空洞を形成するために、前記第２レベルに対して前記第１レベルを窪ませることと、
    実質的に真っ直ぐな側壁表面を有するように前記開口部の前記周辺側壁を形成するために前記空洞を犠牲材料で充填することであって、前記電荷遮断材料の前記形成は、前記実質的に真っ直ぐな側壁表面に沿って前記電荷遮断材料を形成することを含むことと、
    前記第２のボイドの前記形成中に前記犠牲材料を除去すること
    を含む、請求項１７に記載の方法。
  22. 前記電荷遮断材料は、前記実質的に真っ直ぐな側壁表面に沿った実質的に平坦なトポグラフィを有し、前記電荷蓄積材料は、前記実質的に平坦なトポグラフィに沿って形成され、前記電荷蓄積材料の前記垂直方向に離隔された複数のセグメントの各々は、実質的に平坦な構成を有する、請求項２１に記載の方法。
  23. 前記犠牲材料は多結晶シリコンを含む、請求項２１に記載の方法。
  24. 前記高ｋ誘電体材料は、前記スタックを通って垂直方向に拡張する層として最初に形成され、
    前記第１の材料の前記除去は、前記高ｋ誘電体材料の領域を露出し、
    前記領域の少なくとも一部分は除去される、
    請求項１７に記載の方法。
  25. 前記第２のボイドは垂直方向の厚さを有し、以下のステップを以下の順序で更に含むことであって、
    前記垂直方向の厚さを狭め、かつ、前記高ｋ誘電体材料の露出する量を削減するために、前記第２のボイド内にストリップを形成することと、
    露出した前記高ｋ誘電体材料の、前記ストリップによって覆われていない部分を除去することと、
    前記第２のボイドを絶縁性材料で少なくとも部分的に充填すること
    を更に含む、請求項２４に記載の方法。
  26. 前記第２のボイドは垂直方向の厚さを有し、
    前記垂直方向の厚さを狭め、かつ、前記高ｋ誘電体材料の露出する量を削減するために、前記第２のボイド内に犠牲材料を形成することと、
    露出した前記高ｋ誘電体材料の、前記犠牲材料によって覆われていない部分を除去することと、
    前記犠牲材料を除去することと、
    前記犠牲材料を除去することの後に、前記第２のボイドを絶縁性材料で少なくとも部分的に充填すること
    を更に含む、請求項２４に記載の方法。
  27. 前記犠牲材料は窒化ケイ素を含む、請求項２６に記載の方法。
  28. 前記第１レベルに沿って空洞を形成し、かつ、前記開口部の第１の起伏のある側壁表面を形成するために、前記第２レベルに対して前記第１レベルを窪ませることと、
    前記第１の起伏のある表面に沿ってシリコンの層を形成することと、
    残余のシリコンの横方向に外側に酸化物を形成するためにシリコンの前記層を部分的に酸化することであって、前記残余のシリコンは前記空洞内にあることと、
    前記残余のシリコンに沿って、及び前記第２レベルの前記第２の材料に沿って拡張する第２の起伏のある表面を有するように前記開口部の前記周辺側壁を形成するために、前記酸化物を除去することであって、前記電荷遮断材料の前記形成は、前記第２の起伏のある表面に沿って前記電荷遮断材料を形成することを含むこと
    を含む、請求項１７に記載の方法。
  29. 前記電荷遮断材料は、前記第２の起伏のある表面に沿った起伏のあるトポグラフィを有し、前記電荷蓄積材料は、前記電荷遮断材料の前記起伏のあるトポグラフィに沿って形成され、前記電荷蓄積材料の前記垂直方向に離隔された複数のセグメントの各々は、丸みを帯びた構成を有する、請求項２８に記載の方法。
  30. 前記第１のボイドをライニングするように前記第１のボイド内に前記高ｋ誘電体材料を形成することであって、前記導電性レベルの前記形成は、ライニングされた前記第１のボイド内に導電性材料を形成することを含み、前記第２のボイドの前記形成は、前記導電性材料の上方及び下方の前記高ｋ誘電体材料の部分を露出すること、を含み、前記高ｋ誘電体材料の露出した前記部分を除去することを更に含む、請求項２８に記載の方法。
  31. 前記第２のボイドを絶縁性材料で少なくとも部分的に充填することを更に含む、請求項３０に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289501B2 (en) * 2019-05-20 2022-03-29 Micron Technology, Inc. Integrated assemblies having vertically-extending channel material with alternating regions of different dopant distributions, and methods of forming integrated assemblies
US20220139960A1 (en) * 2019-09-12 2022-05-05 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric-assisted memory elements and method of making the same
WO2021184176A1 (en) * 2020-03-17 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US11296103B2 (en) 2020-04-30 2022-04-05 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
JP2022145049A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置
KR102587586B1 (ko) * 2021-09-24 2023-10-10 충북대학교 산학협력단 3차원 플래시 메모리 및 그 제조 방법
US20230389311A1 (en) * 2022-05-31 2023-11-30 Micron Technology, Inc. Electronic devices comprising segmented high-k dielectric materials and storage node materials, related systems, and methods of forming

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150294980A1 (en) 2014-04-09 2015-10-15 Jaegoo Lee Semiconductor Memory Devices Including Fine Patterns and Methods of Fabricatring the Same
US20160064532A1 (en) 2014-08-26 2016-03-03 SanDisk Technologies, Inc. Monolithic three dimensional nand strings and methods of fabrication thereof
US20180219017A1 (en) 2017-02-01 2018-08-02 Micron Technology, Inc. Nand memory arrays
US20190051656A1 (en) 2017-08-11 2019-02-14 Micron Technology, Inc. Void formation in charge trap structures

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
US9997533B2 (en) 2015-10-06 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9865616B2 (en) * 2016-02-09 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10497715B2 (en) * 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150294980A1 (en) 2014-04-09 2015-10-15 Jaegoo Lee Semiconductor Memory Devices Including Fine Patterns and Methods of Fabricatring the Same
US20160064532A1 (en) 2014-08-26 2016-03-03 SanDisk Technologies, Inc. Monolithic three dimensional nand strings and methods of fabrication thereof
US20180219017A1 (en) 2017-02-01 2018-08-02 Micron Technology, Inc. Nand memory arrays
US20190051656A1 (en) 2017-08-11 2019-02-14 Micron Technology, Inc. Void formation in charge trap structures

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