CN112420727A - 具有垂直间隔的沟道材料区段的集成组合件及其形成方法 - Google Patents

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F·H·法布勒盖特
R·J·希尔
S·索尔斯
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Abstract

本申请案涉及具有垂直间隔的沟道材料区段的集成组合件，以及形成集成组合件的方法。所述导电层级包含控制栅极区域及接近于所述控制栅极区域的第二区域。高k介电结构直接抵靠所述控制栅极区域，且完全横跨所述绝缘层级延伸。电荷阻挡材料邻近于所述高k介电结构。电荷存储材料邻近于所述电荷阻挡材料。所述电荷存储材料经配置为区段，所述区段彼此上下垂直地堆叠，且其彼此垂直地间隔开。栅极介电材料邻近于所述电荷存储材料。沟道材料沿着所述堆叠垂直延伸，且邻近于所述栅极介电材料。

Description

具有垂直间隔的沟道材料区段的集成组合件及其形成方法
技术领域
具有垂直间隔的沟道材料区段的集成组合件(例如，集成NAND存储器)，以及形成集成组合件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器为存储器的一种类型，且在现代计算机及装置中具有诸多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍在固态驱动器中利用快闪存储器来代替常规硬盘驱动器。作为另一实例，快闪存储器在无线电子装置中较流行，这是因为其使得制造商能够在新的通信协议成为标准化时支持所述新的通信协议，且能够提供使装置远程升级以增强特征的能力。
NAND可为快闪存储器的基本架构，且可经配置以包括垂直堆叠的存储器单元。
在具体描述NAND之前，更广泛地描述存储器阵列在集成布置中的关系可能为有帮助的。图1展示现有技术装置1000的框图，所述装置包含存储器阵列1002，所述存储器阵列具有布置成行及列的多个存储器单元1003以及存取线1004(例如，用以传导信号WL0到WLm的字线)及第一数据线1006(例如，用以于传导信号BL0到BLn的位线)。接入线1004及第一数据线1006可用于将信息传送到存储器单元1003及从存储器单元1003传送信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定要接入存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或将要写入到存储器单元1003的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制将对存储器单元1003执行的存储器操作，并利用控制线1020上的信号。装置1000可分别在第一电源线1030及第二电源线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006及第二数据线1013上的信号，所述信号可表示待从存储器单元1003读取或待编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号，以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z′)上，每一电荷存储装置串可包括例如彼此堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二层(例如，层0到层31)中的一层。相应串的电荷存储装置可共享共用沟道区域，例如形成在相应半导体材料(例如，多晶硅)柱中的一者，在所述柱周围形成所述电荷存储装置串。在第二方向(X-X′)上，例如十六个第一群组的多个串中的每一第一群组可包括例如共享多个(例如，三十二个)接入线(即，“全局控制栅极(CG)线”，也被称作为字线，WL)的八个串。接入线中的每一者可耦合层内的电荷存储装置。当每一电荷存储装置包括能够存储两位信息的单元时，由相同接入线耦合(并因此对应于相同层)的电荷存储装置可在逻辑上分组为例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y′)上，例如，八个第二群组的多个串中的每一第二群组可包括由八个数据线中的对应者耦合的十六个串。存储块的大小可包括1，024页且总共大约16MB(例如，16个WL×32个层×2个位＝1，024页/块，块大小＝1，024页×16KB/页＝16MB)。串、层、接入线、数据线、第一群组、第二群组及/或页的大小可能比图2中所展示的那些更大或更小。
图3展示图2的3D NAND存储器装置200的存储块300在X-X′方向上的横截面图，包含关于图2所描述的十六个第一群组串中的一者中的十五个电荷存储装置串。存储器块300的多个串可分组成多个子集310、320、330(例如，区块列)，例如区块列I、区块列j及区块列K，其中每一子集(例如，区块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。例如，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一者耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，区块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的那些串，同时耦合或切断对应部分块(例如，区块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。例如，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一者耦合到多个子SGD线362、364、366，其中每一子SGS线对应于相应子集(例如，区块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的那些串，同时耦合或切断对应部分块(例如，区块列)的串的SGS。全局接入线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应层的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应者耦合到多个子接入线(例如，子CG线)352、354、356。子串驱动器中的每一者可而独立于其它部分块及/或其它层的那些同时耦合或切断对应于相应部分块及/或层的电荷存储装置。对应于相应子集(例如，部分块)及相应层的电荷存储装置可包括电荷存储装置的“部分层”(例如，单个“区块”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374及376中的对应一者(例如，“区块源极”)，其中每一子源极耦合到相应电源。
参考图4的示意性说明替代地描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮栅材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间源极到漏极串联地连接。每一源极选择装置210位于串206与源极选择线214的交叉点处，而每一漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210及212可为任何合适的接入装置，且通常用图4中的框说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极连接到对应的NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接到对应的NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。一列电荷存储晶体管208为耦合到给定位线228的NAND串206内的那些晶体管。一行电荷存储晶体管208为共同耦合到给定字线202的那些晶体管。
期望发展经改良的NAND架构及用于制作NAND架构的经改良方法。
发明内容
本发明的一个方面涉及一种集成结构，该集成结构包括：交替的绝缘层级及导电层级的垂直堆叠；所述导电层级具有端子区域，且具有接近所述端子区域的非端子区域；高k介电材料，其邻近所述端子区域并横跨所述绝缘层级垂直延伸；电荷阻挡材料，其邻近所述端子区域；电荷存储材料，其经布置成垂直堆叠的经间隔开区段；所述区段邻近所述电荷阻挡材料；栅极介电材料，其邻近所述电荷存储材料；及沟道材料，其邻近所述栅极介电材料。
本发明的另一方面涉及一种NAND存储器阵列，其包括：交替的绝缘层级及导电层级的垂直堆叠；所述导电层级包含控制栅极区域及接近所述控制栅极区域的第二区域；高k介电结构直接抵靠所述控制栅极区域且完全横跨所述绝缘层级延伸；电荷阻挡材料，其邻近所述高k介电结构；电荷存储材料，其邻近所述电荷阻挡材料；所述电荷存储材料经配置为区段，所述区段彼此上下垂直堆叠，且所述区段彼此垂直间隔开；栅极介电材料，其邻近所述电荷存储材料；及沟道材料，其沿着所述堆叠垂直延伸且邻近所述栅极介电材料。
本发明的又一方面涉及一种形成集成结构的方法，所述方法包括：形成交替的第一层级及第二层级的垂直堆叠；所述第一层级包括第一材料且所述第二层级包括第二材料；形成开口以延伸穿过所述堆叠；使所述第一层级相对于所述第二层级凹入；所述第二层级具有延伸越过所述凹入的第一层级的终端；所述终端具有所述第二材料的表面；所述凹入的第一层级具有所述第一材料的表面；所述第一及第二材料的所述表面形成所述开口的第一波状侧壁表面；沿着所述波状侧壁表面形成介电材料；所述介电材料卷绕所述终端；所述介电材料具有沿着所述第一材料的所述表面的第一部分，且具有沿着所述第二材料的所述表面的第二部分；所述介电材料的外表面为所述开口的第二波状侧壁表面；邻近所述介电材料且沿着所述第二波状侧壁表面形成第三材料；所述第三材料的外表面为所述开口的第三波状侧壁表面，所述第三波状侧壁表面具有沿着所述第二层级的峰部区域且具有沿着所述第一层级的空腔；在所述空腔内形成第四材料；相对于所述第四材料沿着所述第三材料选择性地形成电荷存储材料以沿着所述峰部区域形成所述电荷存储材料的区段，此类区段彼此由邻近于所述第四材料的间隙垂直间隔开；形成邻近所述电荷存储材料的隧穿材料；邻近所述隧穿材料形成沟道材料；将所述第二材料移除以留下空隙；用流入到所述空隙中的氧化剂使所述第三材料氧化，所述氧化作用从所述第三材料形成电荷阻挡材料；及在所述空隙内形成导电层级；所述导电层级具有邻近所述介电材料的端子区域，且具有接近所述端子区域的非端子区域；所述介电材料邻近于所述端子区域且不邻近于所述非端子区域。
附图说明
图1展示具有带存储器单元的存储器阵列的现有技术存储器装置的框图。
图2以3D NAND存储器装置的形式展示图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置沿X-X’方向的横截面图。
图4为现有技术NAND存储器阵列的示意图。
图5及6为在用于形成实例NAND存储器阵列的实例方法的实例顺序处理阶段处所展示的集成组合件的区域的图解横截面侧视图。
图6A为图6的集成组合件的一部分的图解俯视图。
图7至15为在用于形成实例NAND存储器阵列的实例方法的实例顺序处理阶段处所展示的图5的集成组合件的区域的图解横截面侧视图。图7的处理阶段跟随图6的处理阶段。
图16为在替代图15的处理阶段的实例处理阶段处所展示的图5的集成组合件的区域的图解横截面侧视图。
图17为在替代图15的处理阶段的另一实例处理阶段处所展示的图5的集成组合件的区域的图解横截面侧视图。
图18至20为在用于形成实例NAND存储器阵列的实例方法的实例顺序处理阶段处所展示的集成组合件的区域的图解横截面侧视图。图18的处理阶段可跟随图13的处理阶段。
图21为在替代图20的处理阶段的实例处理阶段处所展示的图18的集成组合件的区域的图解横截面侧视图。
具体实施方式
NAND存储器单元的操作包括电荷在沟道材料与电荷存储材料之间的移动。例如，NAND存储器单元的编程可包括将电荷(即，电子)从沟道材料移动到电荷存储材料中，且然后将电荷存储在电荷存储材料中。擦除NAND存储器单元可包括将空穴移动到电荷存储材料中以与存储在电荷存储材料中的电子重新组合，且从而从电荷存储材料释放电荷。电荷存储材料可包括电荷捕获材料(例如，氮化硅、金属点等)。常规NAND的问题可能为电荷捕获材料横跨存储器阵列的多个存储器单元延伸，且此可能导致电荷从一个存储器单元迁移到另一存储器单元。电荷迁移可能会导致数据保留问题。一些实施例包含NAND架构，其在存储器单元之间的区域中的电荷捕获材料中具有断裂。且此类断裂可能有利地阻碍存储器单元之间的电荷迁移。参考图5至21来描述实例性实施例。
参考图5，构造(集成组合件、集成结构)10包含交替的第一层级14及第二层级16的垂直堆叠12。第一层级14包括第一材料60，且第二层级16包括第二材料62。第一材料及第二材料可包括任何合适的组合物，且相对于彼此具有不同的组合物。在一些实施例中，第一材料60可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成；且第二材料62可包括氮化硅，基本上由氮化硅组成或由氮化硅组成。层级14及16可为任何合适的厚度；且可为彼此相同的厚度，或相对于彼此不同的厚度。在一些实施例中，层级14及16可具有在从大约10纳米(nm)到大约400nm范围内的垂直厚度。在一些实施例中，层级14及16可具有在从大约10nm到大约50nm范围内的厚度。
堆叠12经展示为支撑在基座18上方。基座18可包括半导体材料；且例如可包括单晶硅，基本上由单晶硅组成或由单晶硅组成。基座18可被称作为半导体衬底。术语“半导体衬底”是指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如半导体晶片(单独或包括其它材料的组合件)及半导体材料层(单独或包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基座18可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多种。
在堆叠12与基座18之间提供间隙以指示在堆叠12与基座18之间可提供其它组件及材料。此类其它组件及材料可包括堆叠的额外层级、源极线层级、源极侧选择栅极(SGS)等。
参考图6，形成开口64以延伸穿过堆叠12。开口64具有沿着第一材料60及第二材料62延伸的侧壁65。当自上方观看(如在图6A中所展示)时，开口64可具有闭合形状(圆形、椭圆形、多边形等)，且图6的横截面中所展示的侧壁65可为单个连续侧壁的一部分，单个连续侧壁围绕开口64的闭合形状延伸(如在图6A中所展示)。开口64可表示在图6的处理阶段形成的且被用于制作NAND存储器阵列的NAND存储器单元的大量大体上相同的开口。术语“大体上相同”是指在合理的制作及测量公差范围内相同。
参考图7，第一层级14相对于第二层级16沿着开口64的侧壁65凹入。在凹入之后，第二层级16具有突出的终端66，其延伸超过凹入的第一层级14。终端66具有第二材料62的表面67。凹入的第一层级14具有第一材料60的表面69。空腔(间隙)68在终端66之间垂直。表面69可被认为是沿着空腔68的内边缘。
在图7的处理阶段处，表面67及69一起形成开口64的波状侧壁表面65。图7的波状侧壁表面65可被称作为第一波状侧壁表面。
参考图8，沿着波状侧壁表面65形成介电材料70。介电材料70可包括任何合适的组合物。在一些实施例中，介电材料70可包括二氧化硅。在一些实施例中，介电材料70可为高k介电材料。术语“高k”是指大于二氧化硅的介电常数的介电常数。在一些实施例中，介电材料70可为高k介电材料，其包括氧化铝(AlO)、氧化铪(HfO)、硅酸铪(HfSiO)、氧化锆(ZrO)及硅酸锆(ZrSiO)中的一或多个，基本上由氧化铝(AlO)、氧化铪(HfO)、硅酸铪(HfSiO)、氧化锆(ZrO)及硅酸锆(ZrSiO)中的一或多个组成或由氧化铝(AlO)、氧化铪(HfO)、硅酸铪(HfSiO)、氧化锆(ZrO)及硅酸锆(ZrSiO)中的一或多个组成；其中所述化学式指示主要组分，而不是特定的化学计量。
介电材料70沿着整个波状侧壁65具有大体上均匀的厚度；其中术语“大体上均匀”是指在合理的制作及测量公差内均匀。介电材料70可经形成为任何合适的厚度；且在一些实施例中，可经形成为在大约1纳米(nm)至大约6nm的范围内的厚度。
介电材料70卷绕终端66。在所说明的实施例中，终端66具有大体上方角，且介电材料70围绕此类大体上方角延伸。在其它实施例中，拐角可为较圆的。
介电材料70可被认为沿着第一材料60具有第一部分72(即，沿着表面69)，且沿着第二材料62具有第二部分74(即，沿着表面67)。第二部分74具有沿着终端66的上表面及下表面的大体上水平区段73，且具有沿着终端66的前表面(即，侧壁表面)的大体上垂直区段75。大体上垂直的区段75在大体上水平区段73之间延伸。术语“大体上垂直”是指在合理的制作及测量公差范围内垂直；且术语“大体上水平”是指在合理的制作及测量公差范围内水平。
介电材料70具有外表面71，其具有波状形貌。介电材料70的外表面71可被认为是开口64的第二波状侧壁表面，其中此类第二波状侧壁表面形成在第一波状侧壁表面65上方。
参考图9，材料74经形成邻近于介电材料70并沿着第二非波状表面71。材料74可被称作为第三材料，以便将其与第一材料60及第二材料62区别开。第三材料74具有波状形貌，其可被认为是开口64的第三波状侧壁表面77。第三波状侧壁表面具有沿着第二层级16的峰部区域78，且具有沿着第一层级14的谷部区域(或空腔)76。
介电材料74可包括任何合适的组合物。例如，在一些实施例中，第三材料可包括氮化硅或硅(例如，多晶硅)，基本上由氮化硅或硅(例如，多晶硅)组成或由氮化硅或硅(例如，多晶硅)组成。
参考图10，在空腔76内形成材料80。材料80可被称作为第四材料，以将其与第一材料60、第二材料62及第三材料74区别开。第四材料可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
参考图11，电荷存储材料38经选择性地形成为相对于第四材料80沿着第三材料74。因此，在垂直堆叠的区段40中形成电荷存储材料38。区段40沿着表面77的峰部区域78。区段40通过与第四材料80邻接的间隙82彼此垂直地间隔开。
电荷存储材料38可包括任何合适的组合物。在一些实施例中，电荷存储材料38可包括电荷捕获材料；例如，氮化硅、氮氧化硅、导电纳米点等。例如，在一些实施例中，电荷存储材料38可包括氮化硅，基本上由氮化硅组成或由氮化硅组成。在替代实施例中，电荷存储材料38可经配置为包含浮栅材料(例如，多晶硅)。
在图11的所说明实施例中，电荷存储材料38的每一区段40具有平坦配置(或大体上平坦配置)。术语“平坦配置”是指区段40的材料38具有大体上连续的厚度且与波状相反地大体上垂直笔直延伸。术语“大体上平坦”是指在合理的制作及测量公差范围内平坦。
可以利用任何合适的处理相对于第四材料80沿着第三材料74选择性地形成电荷存储材料38。在一些实施例中，可相对于第三材料74沿着第四材料80选择性地形成阻碍材料(在本文中也被称作为抑制材料)，以防止电荷存储材料38沿第四材料80的表面的后续形成，且然后可通过合适的沉积工艺(例如，原子层沉积、化学气相沉积等)形成电荷存储材料38。阻碍材料可包括任何合适的组合物；且在一些实施例中可包括N，N二甲基氨基三甲基硅烷，双(N，N-二甲基氨基)二甲基硅烷，乙二胺，1-三甲基甲硅烷基吡咯烷，1-三甲基甲硅烷基吡咯，3，5-二甲基-1-三甲基甲硅烷基及R1-(C-OH)-R2；其中R1及R2为有机部分。
参考图12，邻近电荷存储材料38形成隧穿材料(即，栅极介电材料、电荷通过材料)42，邻近所述隧穿材料形成沟道材料44，且邻近所述沟道材料形成绝缘材料46。
隧穿材料42可包括任何合适的组合物。在一些实施例中，隧穿材料42可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆等中的一或多个。可对隧穿材料42进行带隙工程化以实现所要电性质；且因此可包括两种或多于两种不同材料的组合。
沟道材料44包括半导体材料；且可包括任何合适的组合物或组合物的组合。例如，沟道材料44可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种；其中术语III/V半导体材料是指包括选自元素周期表的III及V族的元素的半导体材料(其中III及V族为旧术语，且现在被称作为第13及15族)。在一些实施例中，半导体材料44可包括硅、基本上由硅组成或由硅组成。
绝缘材料46可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
在图12的所说明实施例中，沟道材料44经配置为围绕绝缘材料46的环形环。沟道材料的此配置可被认为包括中空的沟道配置，因为在环形形状的沟道配置中，绝缘材料46设置在“空心”内。在其它实施例中(未展示)，沟道材料可经配置为实心柱状配置。
参考图13，将第二材料62(图12)移除以留下空隙84。空隙84可被称作为第一空隙，以将其与在随后的工艺阶段形成的其它空隙区分开。
参考图14，第三材料74(图13)经氧化以将第三材料转换成电荷阻挡材料34。第三材料74的氧化可以利用流入到空隙84中的氧化剂86。氧化剂86可包含例如氧气、臭氧等。
电荷阻挡材料34可包括任何合适的组合物。例如，如果第三材料74(图13)包括氮化硅，则电荷阻挡材料34可包括氮氧化硅，基本上由氮氧化硅组成或由氮氧化硅组成。作为另一实例，如果第三材料74(图13)包括硅(例如，多晶硅)，则电荷阻挡材料34可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。
参考图15，在第一空隙84(图14)内形成高k介电材料28以对第一空隙加衬，然后在经加衬空隙内形成导电区域22。
高k介电材料28可包括氧化铝、氧化铪、硅酸铪、氧化锆及硅酸锆中的一或多种，基本上由氧化铝、氧化铪、硅酸铪、氧化锆及硅酸锆中的一或多种组成，或由氧化铝、氧化铪、硅酸铪、氧化锆及硅酸锆中的一或多种组成。在一些实施例中，材料70及28均可为高k介电材料。在此类实施例中，材料70及28可包括彼此相同的组合物，或可相对于彼此包括不同的组合物。如果材料70及28均包括高k介电材料，则所述材料中的一者可被称作为第一高k介电材料，而另一材料被称作为第二高k介电材料，以便将材料70及28彼此区分开。
高k介电材料28沿着空隙84的内部边缘具有大体上均匀的厚度(图14)。高k介电材料28可经形成为任何合适的厚度；且在一些实施例中，可经形成为在大约1 nm到大约5nm的范围内的厚度。
导电区域22可包括两种或多于两种导电材料；且在所展示实施例中包括一对导电材料24及26。导电材料24及26可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。导电材料24及26在组合物上彼此不同。在一些实施例中，芯材料24可包括一或多种金属(例如，可包括钨)，且外部导电材料26可包括一或多种金属氮化物(例如，可包括氮化钛)。
在所展示的实施例中，高k介电材料28直接抵靠导电材料26。
层级16在图15的处理阶段处可被认为是导电层级(或字线层级)，其中导电层级16包括导电区域22。在一些实施例中，图15的配置可被认为具有交替的导电层级(NAND字线层级)16及绝缘层级14的垂直堆叠12。
导电区域22具有端子区域88及接近端子区域的非端子区域90。端子区域88在非端子区域90与介电材料70之间。在一些实施例中，介电材料70可被认为邻近于端子区域88，且不邻近于非端子区域90。
字线层级16的导电区域22包含在端子区域88内的控制栅极区域92，且包含接近控制栅极区域92的第二区域(字线区域)94。
在一些实施例中，材料70可为高k介电材料，其邻近于端子区域88，且其横跨绝缘层级14垂直延伸。在一些实施例中，可将材料28及70一起考虑并入到高k介电结构96中，其中此类结构直接抵靠控制栅极区域92，且横跨绝缘层级14延伸。如果材料28及70彼此相同，则高k介电材料结构96将包括单一的均质高k材料28/70。如果材料28及70相对于彼此为不同的组合物，则高k介电材料结构96将沿着导电层级16的端子区域88包括层压区域(部分)98，且将沿着绝缘层级14包括非层压区域(部分)100。在所说明的实施例中，层压区域98包括两种高k介电材料28及70的层压体。在其它实施例中，所述层压体可包含多于两种的高k介电材料(例如，材料70可包括两种或多于两种材料而不是所说明的单一材料)。如所展示，层压体的高k介电材料的厚度可为彼此大约相同(其中术语“大约相同”是指在合理的制作及测量公差范围内为相同的)；或可包括相对于彼此不同的厚度。
控制栅极区域92可被认为包括在导电层级16内的终端93。每一终端93具有顶表面83、底表面85以及在顶表面与底表面之间延伸的侧壁表面(或前表面)87。在图15的所说明实施例中，高k介电结构96的层压部分98卷绕控制栅极区域92；且具体地，沿着终端93的顶表面83及底表面85，以及沿着终端93的前表面87。
在图1 5的实施例中，高k介电结构96可被认为具有沿着导电层级16的控制栅极区域92的部分98，且具有沿着导电层级16的第二区域94的其它部分102。在一些实施例中，高k介电结构96的部分98、100及102可被认为是此类高k介电结构的第一、第二及第三部分。第一部分98包括材料28及70的层压体，第二部分100仅包括材料70，且第三部分102仅包括材料28。因此，第一部分98比第二部分100及第三部分102厚。在一些实施例中，第一部分98可为第二部分100及第三部分102的厚度的至少大约两倍。
在图15的所说明实施例中，高k介电结构96可被认为直接接触彼此垂直相邻的两个导电层级(例如，经标记为16a及16b的导电层级)的端子区域88，且完全横跨垂直相邻的导电层级之间的一个绝缘层级(例如经标记为14a的绝缘层级)延伸。
NAND存储器单元52包括介电势垒材料28/70、电荷阻挡材料34、电荷存储材料38、栅极介电材料42及沟道材料44。所说明的NAND存储器单元52形成存储器单元的垂直延伸串的一部分。此类串可表示在NAND存储器阵列的制作期间形成的大量大体上相同的NAND串(其中术语“大体上相同”是指在合理的制作及测量公差内相同)。
存储器单元52内的电荷存储材料38经配置为区段40，所述区段40彼此上下垂直地堆叠，且其彼此垂直地间隔开。隧穿材料42及沟道材料44经配置为沿着(穿过)堆叠12垂直延伸的层。
每一NAND存储器单元52包含在导电层级16内的控制栅极区域92。控制栅极区域92包括类似于上文参考图1到4所述的那些控制栅极的控制栅极。
在一些实施例中，可省略高k介电材料28。替代地，材料70可为NAND存储器单元52内唯一的高k介电材料。此类实施例的实例在图16中展示为组合件10a。显而易见地，在图16的实施例中，不存在沿着导电层级16的非端子区域90延伸的高k介电材料(即，高k介电材料不沿着字线层级16的第二区域94)，且高k介电结构96包括沿着层级16及14的具有均匀厚度的单个同质组合物(即，没有类似于图15的部分98的层压部分)。图16的组合件10a的高k介电材料70直接接触垂直相邻的字线层级16a及16b的导电材料26，且完全横跨垂直相邻的字线层级16a及16b之间的绝缘层级14a延伸。
在图15及16的实施例中，电荷阻挡材料34卷绕导电层级16的端子区域88，且不沿着非端子区域90延伸。电荷阻挡材料34横跨绝缘层级14垂直延伸。
在图15及16的实施例中，绝缘层级14在层级16的导电材料之间的垂直区域中完全填充有绝缘材料60、70及80。在其它实施例中，可在绝缘层级14内形成空隙。例如，图17展示类似于图15的组合件的组合件10b，但其中至少一些绝缘材料60被空隙104代替。空隙104被绝缘材料106覆盖。空隙104可填充有空气或任何其它合适的气体。绝缘材料106可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。空隙104可被称作为第二空隙，以将其与上文参考图13所描述的第一空隙84区分开。
图17的配置(即，在绝缘层级14内具有空隙的配置)的优点在于在发现此类电容耦合是有问题的情况下，此可减轻垂直相邻的材料之间的电容耦合。
在材料70包括高k介电材料的实施例中，可能难以在图14的处理阶段处用流入到空隙84中的氧化剂来氧化第三材料74。在此类实施例中，在使氧化剂流入到空隙中之前将一些材料70移除可能为有利的。图18展示可在图13之后的处理阶段之后处理阶段处的组合件10c。已从空隙84的端部移除材料70的区段。
参考图19，展示在类似于图14的处理阶段的处理阶段处的组合件10c。氧化剂86流入到空隙84中，并用于将第三材料74(图18)转换成电荷阻挡材料34。尽管第三材料的全部经展示为转换为电荷阻挡材料，但应理解，在一些实施例中，第三材料的仅一部分可经转换为电荷阻挡材料(例如，在将第三材料转换成沿着第二层级16的电荷阻挡材料34之后，仍存在第三材料的一些部分保留沿着第一层级14)。
参考图20，在空隙84(图19)内形成导电区域22。图20的组合件10c具有沿着导电层级1 6的端子区域88的顶表面83、底表面85及侧壁表面87延伸的第二高k介电材料28；且具有仅沿着端子区域88的顶表面83及底表面87的第一高k介电材料70。此外，第二介电材料28沿着导电层级16的非端子区域90延伸，而第一介电材料70不沿着此类非端子区域延伸。在一些实施例中，图20的配置被认为包括沿着端子区域88的顶表面83及底表面85的堆压高k结构108(其中层压体包括第一高k介电材料70及第二高k介电材料28)，且包括沿着端子区域88的侧壁表面(前表面)87的非层压高k结构110，且此类非层压高k结构包括高k介电材料28。
在一些实施例中，图20的绝缘材料60中的至少一些可被空隙代替。例如，图21展示类似于图20的组合件10c的组合件10d，但其中一些绝缘材料60已被空隙104代替，且其中此类空隙被绝缘材料106覆盖。空隙104及绝缘材料106可类似于上文参考图17描述的空隙104及绝缘材料106。
在操作中，电荷存储材料38可经配置以将信息存储在本文中所描述的各种实施例的存储器单元52中。存储在单个存储器单元中的信息的值(其中术语“值”表示一位或多位)可基于存储在存储器单元的电荷存储区域中的电荷的量(例如，电子的数目)。可至少部分地基于施加到相关联栅极92的电压的值及/或基于施加到沟道材料44的电压的值来控制(例如，增加或减少)单个电荷存储区域内的电荷的量。
隧穿材料42形成存储器单元52的隧穿区域。此类隧穿区域可经配置以允许电荷(例如，电子)在电荷存储材料38与沟道材料44之间的所要迁移(例如，输送)。隧穿区域可经配置(即，工程设计)以实现所选择准则，例如但不限于等效氧化物厚度(EOT)。EOT根据代表性的物理厚度来量化隧穿区域的电性质(例如，电容)。例如，EOT可经定义为理论二氧化硅层的厚度，其将被要求具有与给定电介质相同的电容密度，而忽视泄漏电流及可靠性注意事项。
邻近电荷存储材料38的电荷阻挡材料34可提供一种机制，以阻止电荷从电荷存储材料38流入到相关联栅极92。
可利用设置在电荷阻挡材料34与相关联栅极92之间的介电势垒材料(高k材料)28、70或28/70来抑制电荷载流子从栅极92朝向电荷存储材料38反向隧穿。在一些实施例中，介电势垒材料28、70或28/70可被认为在存储器单元52内形成介电势垒区域。
上文所论述的组合件及结构可用在集成电路内(其中术语“集成电路”是指由半导体衬底支撑的电子电路)；且可能被并入到电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何一种，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有规定，否则本文中所描述的各种材料、物质、组合物等可借助现在已知或尚有待于开发的任何适合方法(包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)而形成。
术语“介电”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本发明中被认为是同义词。在一些情况下利用术语“介电”及在其它情况下利用术语“绝缘”(或“电绝缘”)可将在本发明内的提供语言变化以在随后的权利要求书内简化前提基础，且并非用于指示任何显著的化学或电气差异。
术语“电连接”及“电耦合”均可在本发明中使用。所述术语被视为同义词。在某些情况下使用一个术语而在其它情况下使用另一术语可在本发明内容中提供语言变化，以简化所附权利要求书中的前提基础。
图式中的各种实施例的特定方向仅用于说明目的，且在一些应用中，实施例可相对于所展示方向旋转。本文中提供的描述及随后的权利要求书涉及在各种特征之间具有所描述的关系的任何结构，无论结构是在图式的特定定向上，还是相对于此定向旋转。
为了简化图式，除非另有指示，否则所附说明的横截面视图仅展示横截面的平面内的特征，且未展示横截面的平面后面的材料。
当结构在上文被称作为在另一结构“上”、“邻近”或“抵靠”时，其可直接在另一结构上，或也可存在中间结构。相反，当结构被称作为“直接在另一结构上”、“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“在...正下方”、“在...正上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如，层、材料等)可被称作为“垂直延伸”以指示结构通常从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上表面基本上垂直延伸，或不延伸。
一些实施例包含具有交替的绝缘层级及导电层级的垂直堆叠的集成结构。所述导电层级具有端子区域，且具有接近所述端子区域的非端子区域。高k介电材料邻近于所述端子区域，且横跨所述绝缘层级垂直延伸。电荷阻挡材料邻近于所述端子区域。电荷存储材料经布置成垂直堆叠的经间隔开区段。所述区段邻近于所述电荷阻挡材料。栅极介电材料邻近于所述电荷存储材料。沟道材料邻近于所述栅极介电材料。
一些实施例包含具有交替的绝缘层级及导电层级的垂直堆叠的NAND存储器阵列。导电层级包含控制栅极区域及接近所述控制栅极区域的第二区域。高k介电结构直接抵靠所述控制栅极区域，且完全横跨所述绝缘层级延伸。电荷阻挡材料邻近于所述高k介电结构。电荷存储材料邻近于所述电荷阻挡材料。所述电荷存储材料经配置为区段，所述区段彼此上下垂直地堆叠，且其彼此垂直地间隔开。栅极介电材料邻近于所述电荷存储材料。沟道材料沿着所述堆叠垂直延伸，且邻近于所述栅极介电材料。
一些实施例包含形成集成结构的方法。形成交替的第一层级及第二层级的垂直堆叠。第一层级包括第一材料，且第二层级包括第二材料。形成开口以延伸穿过所述堆叠。所述第一层级相对于所述第二层级凹入。所述第二层级具有延伸超过所述凹入的第一层级的终端。所述终端具有所述第二材料的表面。所述凹入的第一层级具有所述第一材料的表面。所述第一材料及所述第二材料的所述表面形成所述开口的第一波状侧壁表面。沿着所述波状侧壁表面形成介电材料。所述介电材料卷绕所述终端。所述介电材料具有沿着所述第一材料的所述表面的第一部分，且具有沿着所述第二材料的所述表面的第二部分。所述介电材料的外表面为所述开口的第二波状侧壁表面。第三材料形成为邻近于所述介电材料且沿着所述第二波状侧壁表面。所述第三材料的外表面为所述开口的第三波状侧壁表面。所述第三波状侧壁表面具有沿着所述第二层级的峰部区域，且具有沿着所述第一层级的空腔。在所述空腔体内形成第四材料。相对于所述第四材料，沿着所述第三材料选择性地形成电荷存储材料，以沿着所述峰部区域形成所述电荷存储材料的区段。所述区段通过邻近于所述第四材料的间隙彼此垂直地间隔开。邻近所述电荷存储材料形成隧穿材料。邻近于所述隧穿材料形成沟道材料。将所述第二材料移除以留下空隙。用流入到空隙中的氧化剂将所述第三材料氧化。所述氧化作用由所述第三种材料形成电荷阻挡材料。在所述空隙内形成导电层级。所述导电层级具有邻近于所述介电材料的端子区域，且具有接近所述端子区域的非端子区域。所述介电材料邻近于所述端子区域且不邻近于所述非端子区域。
按照条例，已在语言上关于结构及方法特征更特定或较不特定描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的方法包括实例实施例，因此所述权利要求书不限于所展示及所描述的特定特征。因此，所述权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。

Claims (32)

1.一种集成结构，其包括：
交替的绝缘层级及导电层级的垂直堆叠；
所述导电层级具有端子区域，且具有接近所述端子区域的非端子区域；
高k介电材料，其邻近所述端子区域并横跨所述绝缘层级垂直延伸；
电荷阻挡材料，其邻近所述端子区域；
电荷存储材料，其经布置成垂直堆叠的经间隔开区段；所述区段邻近所述电荷阻挡材料；
栅极介电材料，其邻近所述电荷存储材料；及
沟道材料，其邻近所述栅极介电材料。
2.根据权利要求1所述的集成结构，其中所述高k介电材料直接接触彼此垂直相邻的所述导电层级中的两个的端子区域，且完全横跨所述垂直相邻的两个绝缘层级之间的所述绝缘层级中的一个延伸。
3.根据权利要求1所述的集成结构，其中所述高k介电材料包括氧化铝、氧化铪、硅酸铪、氧化锆及硅酸锆中的一或多个。
4.根据权利要求1所述的集成结构，其中所述高k介电材料邻近于所述端子区域且不沿着所述非端子区域；其中所述端子区域具有顶表面及底表面，且在所述顶表面与所述底表面之间具有垂直延伸的侧壁表面；其中所述高k介电材料沿着所述端子区域的所述顶表面与所述底表面而非沿着所述端子区域的所述侧壁表面延伸；且其中所述高k介电材料为第一高k介电材料；且所述集成结构进一步包括在所述第一高k介电材料与所述导电层级之间的第二高k介电材料；所述第二高k介电材料卷绕所述端子区域且沿着所述非端子区域延伸；所述第二高k介电材料具有与所述第一高k介电材料不同的组合物。
5.根据权利要求4所述的集成结构，其中所述第二高k介电材料包括氧化铝、氧化铪、硅酸铪、氧化锆及硅酸锆中的一或多个。
6.根据权利要求4所述的集成结构，其中所述电荷阻挡材料卷绕所述导电层级的所述端子区域，且不沿着所述非端子区域延伸；且其中所述电荷阻挡材料横跨所述绝缘层级垂直延伸。
7.根据权利要求1所述的集成结构，其中所述高k介电材料卷绕所述端子区域；其中所述端子区域具有顶表面及底表面，且在所述顶表面与所述底表面之间具有垂直延伸的侧壁表面；其中所述高k介电材料沿着所述端子区域的所述顶表面、所述底表面及所述侧壁表面延伸；且为第一高k介电材料；其中所述第一高k介电材料不沿着所述非端子区域；且所述集成结构进一步包括在所述第一高k介电材料与所述导电层级之间的第二高k介电材料；所述第二高k介电材料卷绕所述端子区域且沿着所述非端子区域延伸；所述第二高k介电材料具有与所述第一高k介电材料不同的组合物。
8.根据权利要求7所述的集成结构，其中所述第一高k介电材料及所述第二高k介电材料为彼此大约相同厚度。
9.根据权利要求7所述的集成结构，其中所述电荷阻挡材料卷绕所述导电层级的所述端子区域，且不沿着所述非端子区域延伸；且其中所述电荷阻挡材料横跨所述绝缘层级垂直延伸。
10.根据权利要求1所述的集成结构，其中所述高k介电材料卷绕所述端子区域；其中所述端子区域具有顶表面及底表面，且在所述顶表面与所述底表面之间具有垂直延伸的侧壁表面；且其中所述高k介电材料沿着所述端子区域的所述顶表面、所述底表面及所述侧壁表面延伸，且不沿着所述非端子区域延伸。
11.一种NAND存储器阵列，其包括：
交替的绝缘层级及导电层级的垂直堆叠；
所述导电层级包含控制栅极区域及接近所述控制栅极区域的第二区域；
高k介电结构，其直接抵靠所述控制栅极区域且完全横跨所述绝缘层级延伸；
电荷阻挡材料，其邻近所述高k介电结构；
电荷存储材料，其邻近所述电荷阻挡材料；所述电荷存储材料经配置为区段，所述区段彼此上下垂直堆叠，且所述区段彼此垂直间隔开；
栅极介电材料，其邻近所述电荷存储材料；及
沟道材料，其沿着所述堆叠垂直延伸且邻近所述栅极介电材料。
12.根据权利要求11所述的NAND存储器阵列，其中所述高k介电材料包括氧化铝、氧化铪、硅酸铪、氧化锆及硅酸锆中的一或多个。
13.根据权利要求11所述的NAND存储器阵列，其中所述高k介电结构仅包括单一的均质高k介电材料。
14.根据权利要求11所述的NAND存储器阵列，其中所述高k介电结构的至少部分包括两种或多于两种不同的高k介电材料的层压体。
15.根据权利要求14所述的NAND存储器阵列，其中所述层压体的所述高k介电材料为彼此大约相同厚度。
16.根据权利要求14所述的NAND存储器阵列，其中所述控制栅极区域具有终端，且其中所述层压体卷绕所述控制栅极区域的所述终端。
17.根据权利要求14所述的NAND存储器阵列，其中所述控制栅极区域具有终端，所述终端具有顶表面、底表面及从所述顶表面延伸到所述底表面的侧壁表面，且其中所述层压体沿着所述控制栅极区域的所述终端的顶表面及底表面，但不沿着所述终端的所述侧壁表面。
18.根据权利要求11所述的NAND存储器阵列，其中所述高k介电结构邻近于所述控制栅极区域，且不邻近于所述第二区域。
19.根据权利要求11所述的NAND存储器阵列，其中所述高k介电结构邻近于所述控制栅极区域及所述第二区域。
20.根据权利要求11所述的NAND存储器阵列，其包括在所述绝缘层级内的空隙。
21.一种形成集成结构的方法，其包括：
形成交替的第一层级及第二层级的垂直堆叠；所述第一层级包括第一材料且所述第二层级包括第二材料；
形成开口以延伸穿过所述堆叠；
使所述第一层级相对于所述第二层级凹入；所述第二层级具有延伸越过所述凹入的第一层级的终端；所述终端具有所述第二材料的表面；所述凹入的第一层级具有所述第一材料的表面；所述第一及第二材料的所述表面形成所述开口的第一波状侧壁表面；
沿着所述波状侧壁表面形成介电材料；所述介电材料卷绕所述终端；所述介电材料具有沿着所述第一材料的所述表面的第一部分，且具有沿着所述第二材料的所述表面的第二部分；所述介电材料的外表面为所述开口的第二波状侧壁表面；
邻近所述介电材料且沿着所述第二波状侧壁表面形成第三材料；所述第三材料的外表面为所述开口的第三波状侧壁表面，所述第三波状侧壁表面具有沿着所述第二层级的峰部区域且具有沿着所述第一层级的空腔；
在所述空腔内形成第四材料；
相对于所述第四材料沿着所述第三材料选择性地形成电荷存储材料以沿着所述峰部区域形成所述电荷存储材料的区段，此类区段彼此由邻近于所述第四材料的间隙垂直间隔开；
形成邻近所述电荷存储材料的隧穿材料；
邻近所述隧穿材料形成沟道材料；
将所述第二材料移除以留下空隙；
用流入到所述空隙中的氧化剂使所述第三材料氧化，所述氧化作用从所述第三材料形成电荷阻挡材料；及
在所述空隙内形成导电层级；所述导电层级具有邻近所述介电材料的端子区域，且具有接近所述端子区域的非端子区域；所述介电材料邻近于所述端子区域且不邻近于所述非端子区域。
22.根据权利要求21所述的方法，其中所述第三材料包括氮化硅，且其中所述电荷阻挡材料包括氮氧化硅。
23.根据权利要求21所述的方法，其中所述第三材料包括硅，且其中所述电荷阻挡材料包括二氧化硅。
24.根据权利要求21所述的方法，其中所述介电材料包括二氧化硅。
25.根据权利要求21所述的方法，其中所述介电材料为高k介电材料。
26.根据权利要求25所述的方法，其进一步包括在使所述氧化剂流入到所述空隙中之前，将所述高k介电材料的区段从所述空隙的端部移除。
27.根据权利要求25所述的方法，其中所述高k介电材料为第一高k介电材料，且所述方法进一步包括在所述空隙内形成所述导电层级之前在所述空隙内形成第二高k介电材料以对所述空隙加衬。
28.根据权利要求27所述的方法，其中所述第一高k介电材料及所述第二高k介电材料为彼此相同的组合物。
29.根据权利要求27所述的方法，其中所述第一高k介电材料及所述第二高k介电材料相对于彼此为不同组合物。
30.根据权利要求21所述的方法，其进一步包括：沿着所述第一层级用第二空隙替代至少一些所述第一材料。
31.根据权利要求21所述的方法，其中所述区段中的每一者具有大体上平坦配置。
32.根据权利要求21所述的方法，其中所述第四材料包括二氧化硅。
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