CN107431072A - 具有异质结构量子阱沟道的三维存储器器件 - Google Patents

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Abstract

可以在延伸穿过包括控制栅电极的多个导电层的垂直半导体沟道中形成被限制在二维圆柱形区域的圆柱形限制的电子气。在存储器开口中的存储器膜被插入在垂直半导体沟道和导电层之间。垂直半导体沟道包括更宽带隙的半导体材料和窄带隙半导体材料。在更宽带隙的半导体材料和窄带隙半导体材料之间的界面处形成圆柱形限制的电子气。作为二维电子气，圆柱形限制的电子气可以为垂直半导体沟道提供高电荷载流子迁移率，其可以有利地用于为三维存储器器件提供更高的性能。

Description

具有异质结构量子阱沟道的三维存储器器件
相关申请的交叉引用
本申请要求于2015年6月8日提交的美国非临时性申请序No.14/733,244和于2015年6月8日提交的美国非临时性申请序No.14/733,335的优先权，上述申请的全部内容通过引用并入本文。
技术领域
本公开通常涉及半导体器件领域，并且具体地涉及诸如垂直NAND串的三维存储器结构，以及其制造方法。
背景技术
在IEDM Proc.(2001)33-36中的T.Endoh等人的题为“Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”的文章中，公开了具有每单元一个位的三维垂直NAND串结构。
发明内容
根据本发明的方面，提供了单片三维存储器器件，其包括：包括绝缘层和导电层并且位于衬底之上的交替层的堆叠体；垂直延伸穿过交替层的堆叠体的存储器开口；位于存储器开口的外围处的存储器膜；延伸穿过存储器开口和位于存储器膜之上的半导体沟道，该半导体沟道包括：具有第一带隙并且位于存储器膜之上的第一半导体材料层；以及具有比第一带隙更窄的第二带隙并且位于第一半导体材料层之上的第二半导体材料层。在第一半导体材料层和第二半导体材料层之间的界面处或附近出现用于电流传导的二维电子气。
根据本公开的另一个方面，提供了形成单片三维存储器器件的方法。在衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体。穿过交替层的堆叠体形成存储器开口。在存储器开口中形成存储器膜。在存储器膜之上形成具有第一带隙的第一半导体材料层。在第一半导体材料层之上形成具有比第一带隙更窄的第二带隙的半导体材料层。在第一半导体材料层和第二半导体材料层之间的界面处形成异质结构量子阱。
附图说明
图1是根据本公开的实施例的在形成包括交替的多个材料层和延伸穿过堆叠体的存储器开口的堆叠体后的示例性器件结构的垂直截面图。
图2A-2J是根据本公开的第一实施例的在形成第一示例性存储器堆叠体结构期间的存储器开口的顺序垂直截面图。
图2K是沿着图2J的水平面J-J’的第一示例性存储器堆叠体结构的水平截面图。
图3A-3B是根据本公开的第二实施例的在形成第二示例性存储器堆叠体结构期间的存储器开口的顺序垂直截面图。
图4A是根据本公开的第三实施例的包括第三示例性存储器堆叠体结构的存储器开口的截面图。
图4B是沿着图4A的水平面B-B’的第三示例性存储器堆叠体结构的水平截面图。
图5A是根据本公开的第三实施例的包括第四示例性存储器堆叠体结构的存储器开口的截面图。
图5B是沿着图5A的水平面B-B’的第四示例性存储器堆叠体结构的水平截面图。
图6是根据本公开的实施例的在形成存储器堆叠体结构后的示例性器件结构的垂直截面图。
图7是根据本公开的实施例的在形成阶梯式台阶和后阶梯式介电材料部分后的示例性器件结构的垂直截面图。
图8A是在根据本公开的实施例的在形成背侧接触沟槽后的示例性器件结构的垂直截面图。
图8B是图8A的示例性器件结构的部分顶视透视图。垂直平面A-A'是图8A的垂直截面图的平面。
图9是根据本公开的实施例的在形成背侧凹陷后的示例性器件结构的垂直截面图。
图10是根据本公开的实施例的在形成背侧阻挡介电层后的示例性器件结构的垂直截面图。
图11是根据本公开的实施例的在形成导电层后的示例性器件结构的垂直截面图。
图12是根据本公开的实施例的在形成接触通孔结构后的示例性器件结构的垂直截面图。
图13是根据本公开的实施例的沿着示例性半导体沟道的径向方向的能带图。
具体实施方式
如上所述，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构，以及其制造方法，以下描述其各个方面。本公开的实施例可以用于形成包括多级存储器结构在内的各种结构，其非限制性示例包括诸如包含多个NAND存储器串的三维单片存储器阵列器件的半导体器件。附图并非按比例绘制。除非明确描述或者清晰指示出元件不能重复，在元件的单个单个实例被示出的情况下，可以重复该元件的多个实例。诸如“第一”、“第二”和“第三”等序数仅用于识别相似元件，并且不同的序数可以在相关公开的说明书和权利要求中采用。如本文所用的，第一元件在第二元件“上”可以位于第二元件的表面的外侧或者在第二元件的内侧。如本文所用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文所用的，“层”是指包括具有实质上均匀的厚度的区域的材料部分。层可以在下方的或上覆的结构的整体之上延伸，或者其范围可以小于下方的或上覆的结构的范围。另外，层可以是均匀或不均匀的连续结构的区域，该区域的厚度小于连续结构的厚度。例如，层可以位于在水平面的任何对之间，该水平面在连续结构的顶表面和底表面之间，或者在连续结构的顶表面和底表面处，或者在侧壁表面或锥形表面处，或者在侧壁表面或锥形表面上。层可以水平地、垂直地和/或沿着锥形的表面进行延伸。衬底可以是层，可以在其中包括一层或多层，或者可以在其上、在其上方和/或在其下方具有一层或多层。
单片三维存储器阵列中，在诸如半导体晶片的没有介于中间的衬底的单个衬底之上形成多个存储器级。术语“单片”是指阵列的每个级的层直接沉积在阵列的每个下方的级的层上。相反地，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如在题为“Three-dimensional Structure Memory”的美国专利No.5,915,167中所描述的，通过在分离的衬底上形成存储器级和垂直地堆叠存储器级来构造非单片堆叠存储器。在接合之前可以将衬底从存储器级中减薄或移除，但是由于存储器级最初在分离的衬底之上形成，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。级级级级级级
参考图1，说明了根据本公开的实施例的示例性器件结构，其可以用于例如制造包含垂直NAND存储器器件的器件结构。示例性器件结构包括可以是半导体衬底的衬底。衬底可以包括衬底半导体层9。衬底半导体层9是半导体材料层，并且可以包括至少一种单元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或其它本领域已知的半导体材料。衬底可以具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面。
如本文所用的，“半导体材料”是指具有电导率从1.0×10-6S/cm至1.0×105S/cm范围内的材料，并且在采用电学掺杂剂进行适当的掺杂时，能够产生具有电导率从1.0S/cm至1.0×105S/cm的范围内的掺杂材料。如本文所用的，“电学掺杂剂”是指向能带结构内的价带添加空穴的p型掺杂剂，或者向能带结构内的导带添加电子的n型掺杂剂。如本文所用的，“导电材料”是指电导率大于1.0×105S/cm的材料。如本文所用的，“绝缘材料”或者“介电材料”是指具有电导率小于1.0×10-6S/cm的材料。如果电导率在1.0×10-6S/cm至1.0×105S/cm的范围内，则材料是“半导体”。所有电导率的测量都在标准条件下进行。可选地，在衬底半导体层9内形成至少一个掺杂阱(未明确示出)。
可以在衬底半导体层9的部分上形成外围电路的至少一个半导体器件。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。在衬底半导体层9之上可以形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后进行图案化以形成至少一个栅极结构(150，152，154，158)，其中每一个栅极结构可以包括栅极电介质150、至少一个栅电极(152，154)和栅极帽盖电介质。栅电极(152，154)可以包括第一栅电极部分152和第二栅电极部分154的堆叠体。通过沉积和各向异性蚀刻保形介电层可以围绕至少一个栅极结构(150，152，154，158)来形成至少一个栅极间隔层156。
通过采至少一个栅极结构(150，152，154，158)作为掩模结构引入电学掺杂剂，可以在衬底半导体层9的上部部分形成有源区。根据需要可以使用附加的的掩模。有源区130可以包括场效应晶体管的源极区域和漏极区域。可以可选地形成第一介电衬垫161和第二介电衬垫162。第一和第二介电衬垫(161,162)中的每一个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。在说明性示例中，第一介电衬垫161可以是氧化硅层，并且第二介电衬垫162可以是氮化硅层。用于外围电路的至少一个半导体器件可以包含后续形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
可以在至少一个半导体器件上沉积诸如氧化硅的介电材料，并且后续可以将其平坦化以形成平坦化介电层170。在一个实施例中，平坦化介电层170的平坦化的顶表面可以与介电衬垫(161，162)的顶表面共面。随后，可以从区域移除平坦化介电层170和介电衬垫(161，162)以物理暴露衬底半导体层9的顶表面。
可选的半导体材料层10可以通过由例如选择性外延沉积单晶半导体材料，在衬底半导体层9的顶表面上形成。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。所沉积的半导体材料可以是用于上述的半导体衬底层9的任何材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以由例如化学机械平坦化法(CMP)来移除位于平坦化介电层170的顶表面之上的沉积的半导体材料的部分。在这种情况下，半导体材料层10的顶表面可以与平坦化介电层170的顶表面共面。半导体材料层10可以采用p型掺杂剂或n型掺杂剂进行掺杂。半导体材料层10的掺杂类型在本文中是指第一电导率类型。在没有形成半导体材料层10的情况下，衬底半导体层可以采用p型掺杂剂或n型掺杂剂进行掺杂，并且衬底半导体层9的掺杂类型被称为第一导电类型。在一个实施例中，第一导电类型可以是p型。
可选地，介电焊垫层12可以形成于半导体材料层10和平坦化电介质层170之上。介电焊垫层12可以是，例如，氧化硅层。介电焊垫层12的厚度可以在3nm到20nm的范围内，虽然也可以采用更小或更大的厚度。
可以可选地形成介电帽盖层31。介电帽盖层31包括介电材料，并且可以直接在栅电极(152，154)的顶表面上形成。可以用作介电帽盖层31的示例性材料包括但不限于氧化硅、介电金属氧化物和氮化硅(在随后形成的第二材料层的材料不是氮化硅的情况下)。介电帽盖层31为栅电极(152，154)提供电隔离。
在衬底的顶表面上形成交替的多个第一材料层(其可以是绝缘体32)和第二材料层(其可以是牺牲材料层42)的堆叠体，其可以是例如在介电帽盖层31的顶表面上。如本文所用的，“材料层”是指包括贯穿其整体的材料的层。如本文所用的，交替的多个第一元件和第二元件是指第一元件的实例和第二元件的实例的进行交替的结构。不是多个交替端部元件的第一元件的每个实例在其两侧与第二元件的两个实例邻接，并且不是多个交替端部元件的第二元件的每个实例在其两侧与第一元件的两个实例邻接。其中第一元件可以具有相同的厚度，或者可以具有不同的厚度。其中第二元件可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或以第二材料层的实例开始，并且可以以第一材料层的实例或以第二材料层的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可以在交替的多个元件内形成周期性重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠体可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型(prototype)堆叠体。如本文所用的，“原型”结构或“进程中”结构是指随后在其中至少一个组件的形状或组分中被修改的瞬态结构。
交替多个的堆叠体在本文中被称为交替堆叠体(32，42)。在一个实施例中，交替的堆叠体(32，42)可以包括由第一材料组成的绝缘层32和由不同于绝缘层32的材料的第二材料组成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。正因为如此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、低介电常数(低k)绝缘材料、通常被称为高介电常数(高k)介电氧化物(例如氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅和/或有机硅酸盐玻璃。
牺牲材料层42的第二材料是可以选择性地移除绝缘层32的第一材料的牺牲材料。如本文所用的，如果移除工艺移除第一材料的速率至少是移除第二材料速率的两倍，则第一材料的移除对于第二材料是“选择性的”。在本文中，第一材料的移除速率与第二材料的移除速率的比率被称为第一材料的移除工艺相对于第二材料的“选择性”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以后续被导电电极代替，该导电电极可以用作例如垂直NAND器件的控制栅电极。第二材料的非限制性实例包括氮化硅、非晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可以是包括氮化硅或者包括硅和锗的至少一种的半导体材料的间隔材料层。或者，可以采用永久导电层来代替牺牲材料层42。永久导电层可以包括诸如金属、多晶硅、金属硅化物(例如，硅化镍)的导电材料。在这种情况下，永久导电层不被不同的材料替换，并且充当垂直NAND器件的控制栅电极。
在一个实施例中，绝缘体层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。绝缘体层32的第一材料可以由例如化学气相沉积(CVD)来沉积。例如，如果采用氧化硅作为绝缘体层32，则可以采用原硅酸四乙酯(TEOS)作为CVD工艺的前驱体材料。牺牲材料层42的第二材料可以由例如CVD或原子层沉积(ALD)形成。
牺牲材料层42可以被适当地图案化，使得由牺牲材料层42的替换后续地形成的导电材料部分可以用作导电电极，诸如后续地形成的单片三维NAND串存储器器件的控制栅电极。牺牲材料层42可以包括具有实质上平行于衬底的主表面7延伸的条形的部分。
尽管对于每个绝缘体层32和每个牺牲材料层42可以采用更小和更大的厚度，但是绝缘层32和牺牲材料层42的厚度可以在20nm至50nm的范围内。成对的绝缘体层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的重复的数量可以在2至1024范围内，并且典型地在8至256的范围内，虽然也可以采用更多的重复的数量。堆叠体中的顶部和底部的栅电极可以用作选择栅电极。在一个实施例中，交替的堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应的牺牲材料层42内实质上不变的均匀厚度。
可选地，在交替的堆叠体(32，42)上可以形成绝缘帽盖层70。绝缘帽盖层70包括不同于牺牲材料层42的材料的介电材料。在一个实施例中，绝缘帽盖层70可以包括上述可用于绝缘层32的介电材料。绝缘帽盖层70可以具有比绝缘层32的每一个更大的厚度。绝缘帽盖层70可以由例如化学气相沉积来沉积。在一个实施例中，绝缘帽盖层70可以是氧化硅层。
随后，可以在绝缘帽盖层70和交替堆叠体(32，42)上形成至少包括光刻胶层的光刻材料堆叠体(未示出)，并且可以被光刻地图案化以在其中形成开口。可以由至少一次采用图案化光刻材料堆叠体作为蚀刻掩模的各向异性蚀刻将光刻材料堆叠体中的图案穿过绝缘帽盖层70并且穿过交替的堆叠体(32，42)的整体进行转移。蚀刻位于图案化的光刻材料堆叠体中的开口之下的交替的堆叠体(32，42)的部分，以形成存储器开口49。换言之，穿过交替的堆叠体(32，42)的图案化的光刻材料堆叠体中的图案的转移形成延伸穿过交替的堆叠体(32，42)的存储器开口49。可以改变用于蚀刻穿过交替的堆叠体(32，42)的材料的各向异性蚀刻工艺的化学，以优化交替的堆叠体(32，42)中的第一和第二材料的刻蚀。该各向异性蚀刻可以是例如一系列的反应离子蚀刻。可选地，介电帽盖层31可以用作在交替的堆叠体(32，42)和衬底之间的蚀刻停止层。存储器开口49的侧壁可以是实质上垂直的，或者可以是锥形的。可以通过例如灰化，随后移除图案化的光刻材料堆叠体。
存储器开口49穿过介电帽盖层31和介电焊垫层12形成，使得存储器开口49从交替的堆叠体(32，42)的顶表面延伸至在下部的选择栅电极之间的衬底内的半导体材料层10的顶表面。在一个实施例中，可以在半导体材料层10的顶表面在每个存储器开口49的底部处被物理暴露后，可选地进行进入半导体材料层10中的过蚀刻。可以在移除光刻材料堆叠体之前或之后进行过蚀刻。换言之，半导体材料层10的凹陷的表面可以从半导体材料层10的裸露的顶表面以凹陷深度进行垂直移位。凹陷深度可以在例如1nm到20nm的范围内，虽然也可以采用更小或更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果不进行过蚀刻，则每个存储器开口49的底表面可以与半导体材料层10的最顶部的表面共面。存储器开口49的每一个可以包括实质上垂直于衬底的最顶部的表面延伸的侧壁(或者多个侧壁)。在其中形成存储器开口49的阵列的区域在本文中被称为器件区域。衬底半导体层9和半导体材料层10共同地构成衬底(9，10)，其可以是半导体衬底。或者，可以省略半导体材料层10，并且存储器开口49可以延伸至衬底半导体层9的顶表面。
采用本公开的各种实施例，可以在存储器开口的每一个中形成存储器堆叠体结构。图2A-2F说明了根据本公开的第一实施例的在形成第一示例性存储器堆叠体结构期间，在示例性器件结构内的存储器开口的顺序垂直截面图。在图1所示的示例性器件结构中，可以在存储器开口49的每一个内进行示例性存储器堆叠体结构的形成。
参考图2A，示出了在图1的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70，交替的堆叠体(32，42)、介电帽盖层31、介电焊垫层12、和可选地进入半导体材料层10的上部部分中。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可以在0nm至30nm的范围内，虽然也可以采用更大的凹陷深度。可选地，牺牲材料层42可以部分地被横向凹陷，以形成横向的凹陷(未示出)，例如，通过各向同性蚀刻。
参考图2B，可以在每个存储器开口49的底部部分处，例如通过选择性外延，形成可选的外延基座11。每个外延基座11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，外延基座11可以采用与半导体材料层10的导电类型相同的电学掺杂剂进行掺杂。在一个实施例中，每个外延基座11的顶表面可以在包括牺牲材料层42的顶表面的水平面之上形成。在这种情况下，可以通过替换位于水平面之下的每个牺牲材料层42随后形成至少一个选择栅电极，该水平面包括具有相应的导电材料层的外延基座11的顶表面。外延基座11可以是半导体沟道的部分，该半导体沟道在随后在衬底(9，10)中形成的源极区域和随后在存储器开口49的上部部分中形成的漏极区域之间延伸。腔49’在外延基座11之上的存储器开口49的未填充部分中出现。在一个实施例中，外延基座11可以包括单晶硅。在另一个实施例中，外延基座可以包括化合物半导体，诸如III-V半导体材料，例如GaAs。在一个实施例中，外延基座11可以具有第一导导电类型的掺杂，其与外延基座接触的半导体材料层11的导电类型相同。如果不出现半导体材料层10，则外延基座11可以直接在衬底半导体层9中形成，该衬底半导体层可以具有第一导电类型的掺杂。
参考图2C，包括阻挡介电层502L、存储器材料层504L、隧道介质层506L和可选的牺牲覆盖层508L的层的堆叠体可以随后被沉积在存储器开口49中。
阻挡介电层502L可以通过保形沉积方法沉积在每个存储器开口49的侧壁上。阻挡介电层502L包括介电材料，其可以是氧化硅、氧氮化硅、氮化硅、介电金属氧化物或其结合。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物实质上可以由至少一种金属元素和氧组成，或者可以实质上由至少一种金属元素、氧和诸如氮的至少一种非金属元素组成。在一个实施例中，阻挡介电层502L可以包括具有大于7.9的介电常数的介电金属氧化物，即具有大于氮化硅的介电常数的介电常数。
阻挡介电层502L可以通过保形沉积方法形成，诸如低压化学气相沉积、原子层沉积或其组合。阻挡介电层502L的厚度可以在1nm到40nm的范围内，虽然也可以采用更小和更大的厚度。阻挡介电层502L可以随后用作阻挡储存的电荷泄漏至控制栅电极的介电材料部分。在一个实施例中，阻挡介电层502L包括氧化铝。替代地或者附加地，在随后形成的存储器膜的外表面上的背侧凹陷的形成后，可以形成另一个阻挡介电层。在随后形成附加的阻挡介电层的情况下，可以省略阻挡介电层502L。
随后，可以形成存储器材料层504L。在一个实施例中，存储器材料层504L可以是包括例如可以是氮化硅的介电电荷俘获材料在内的电荷俘获材料的连续层或图案化的离散部分。或者，存储器材料层504L可以包括导电材料的连续层或图案化的离散部分，诸如通过例如在进入牺牲材料层42中的横向凹陷内形成的、被图案化为多个电隔离部分(例如浮置栅极)的掺杂多晶硅或金属材料。在一个实施例中，存储器材料层504L包括氮化硅层。在一个实施例中，牺牲材料层42和绝缘层32可以具有垂直一致的侧壁，并且存储器材料层504L可以形成为单个连续层。如本文所用的，如果存在包括第一表面和第二表面两者的垂直平面，则第一表面是与第二表面“垂直一致的”。这样的垂直平面可以或可以不具有水平曲率，但是不包括沿着垂直方向的任何曲率，即笔直地向上和向下延伸。
在另一个实施例中，牺牲材料层42可以相对于绝缘层32的侧壁横向凹陷，并且可以采用沉积工艺和各向异性蚀刻工艺的组合，以形成存储器材料层504L作为垂直隔开的多个存储器材料部分。尽管本公开被描述为采用其中存储器材料层504L是单个连续层的实施例，在本文中明确地考虑了多个实施例，其中存储器材料层504L由垂直隔开的多个存储器材料部分(其可以是电荷俘获材料部分或电学隔离的导电材料部分)替换。
存储器材料层504L可以形成为均匀组分的单个存储器材料层，或者可以包括多个存储器材料层的堆叠体。多个存储器材料层，如果采用，可以包括多个间隔开的包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌的金属及其合金或诸如硅化钨、硅化钼、硅化硅、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种单质半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)的浮置栅极材料层。可替代地或此外，存储器材料层504L可以包括诸如一个或多个氮化硅分段的绝缘电荷俘获材料。或者，存储器材料层504L可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以是例如钌纳米颗粒。存储器材料层504L可以由用于在其中储存电荷的例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何适合的沉积技术形成。存储器材料层504L的厚度可以在2nm到20nm的范围内，但也可以采用更小和更大的厚度。
隧道介电层506L包括介电材料，穿过该介电材料可以在适合的偏置条件下进行电荷隧道。根据形成的单片三维NAND串存储器器件的操作模式，可以通过热载流子注入或福勒-诺得海姆(Fowler-Nordheim)隧道诱导的电荷转移来进行电荷隧道。隧道介电层506L可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(例如氧化铝和氧化铪)、介电金属氧氮化物、介电金属硅酸盐、其合金和/或其组合。在一个实施例中，隧道介电层506L可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠体，其通常被称为ONO堆叠体。在一个实施例中，隧道介电层506L可以包括实质上不含碳的氧化硅层或实质上不含碳的氧氮化硅层。隧道介电层506L的厚度可以在2nm到20nm的范围内，但也可以采用更小和更大的厚度。
在一个实施例中，隧道介电层506L可以被优化用于包含圆柱形限制的电子气的半导体沟道。在一个实施例中，隧道介电层506L可以至少包括最外侧隧道介电层和最内侧隧道介电层，该最外侧隧道介电层提供带隙性质，该带隙性质诱导在存储器材料层504L中的稳定的电荷储存，该最内侧隧道介电层提供与随后作为半导体沟道材料沉积的III-V化合物半导体材料之间的低缺陷密度界面。一个或多个中间介电材料层可以或可以不在隧道介电层506L的最外侧隧道介电层和最内侧隧道介电层之间提供。
在一个实施例中，可以选择隧道介电层506L的最外侧隧道介电层的介电材料，以提供就用于储存电荷的存储器材料层504L的能级而言的充足的能级差异。在一个实施例中，存储器材料层504L可以主要由氮化硅构成，并且氮化硅层可以用作隧道介电层506L的最外侧隧道介电层。隧道介电层506L的最外侧隧道介电层的厚度可以在3nm到10nm的范围内，虽然也可以采用更小或更大的厚度。
如果一个或多个中间介电材料层被提供在隧道介电层506L内，则一个或多个中间介电材料层可以包括氮化硅层、氧氮化硅层、氧化硅层、具有与随后形成的最内侧隧道介电层不同组分的介电金属氧化物层，或其堆叠体。隧道介电层506L的一个或多个中间介电材料层的厚度可以在0.5nm到10nm的范围内，虽然也可以采用更小或更大的厚度。
在一个实施例中，最内侧隧道介电层可以包括介电金属氧化物，该介电金属氧化物提供随后形成的半导体沟道的III-V化合物半导体材料的减少的界面缺陷密度。在一个实施例中，最内侧隧道介电层可以包括氧化铝作为介电金属氧化物，并且诸如AlGaAs的宽带隙III-V化合物半导体材料可以被用作随后形成的半导体沟道的化合物半导体材料。隧道介电层506L的最内侧隧道介电层的厚度可以在0.5nm到10nm的范围内，虽然也可以采用更小或更大的厚度。
在隧道介电层506L包括介电层的横向堆叠体的情况下，在横向堆叠体内的最外侧隧道介电层可以包括氧化硅，并且在横向堆叠体内的最内侧隧道介电层可以包括诸如氧化铝的介电金属氧化物。如果横向堆叠体包括至少一个中间隧道介电层，则横向堆叠体可以在形成最外侧隧道介电层后和在形成最内侧隧道介电层之前通过沉积至少一个中间隧道介电层形成。在一个实施例中，至少一个中间隧道介电层可以是氮化硅层。在另一个实施例中，至少一个中间隧道介电层可以是具有与最内侧隧道介电层不同组分的介电金属氧化物层(例如，氧化镧层，氧化铪层和/或氧化锆层)。在另一个实施例中，至少一个中间隧道介电层可以包括堆叠体，该堆叠体从外侧到内侧为从氮化硅层和介电金属氧化物层中选择的第一中间隧道介电层以及从氧化硅层和氮氧化硅层中选择的第二中间隧道介电层。在一个实施例中，至少一个中间隧道介电层中的每一个可以从氮化硅层、氧化镧层、氧化铪层、氧化锆层和氧氮化硅层中选择。隧道介电层506L的总厚度可以在2nm到30nm的范围内，虽然也可以采用更小或更大的厚度。
牺牲覆盖层508L包括牺牲材料，该牺牲材料在后续的工艺步骤期间保护隧道介电层506L的垂直部分。例如，可选的牺牲覆盖层508L可以包括非晶的或多晶的半导体材料，诸如非晶或多晶硅，诸如非晶碳或类金刚石碳(DLC)的碳基材料、或者可以保护在后续的各向异性蚀刻期间的隧道介电层506L的垂直部分或者层的堆叠体的水平部分(508L，506L，504L，502L)的任何其他材料。牺牲覆盖层508L可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积工艺进行沉积。牺牲覆盖层508L可以具有在3nm到12nm的范围内的厚度，虽然也可以采用更小或更大的厚度。
参考图2D，可选的牺牲覆盖层508L、隧道介电层506L、存储器材料层504L、阻挡介电层502L采用至少一个各向异性蚀刻工艺随后被各向异性地蚀刻。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶表面之上的可选的牺牲覆盖层508L的水平部分、隧道介电层506L、存储器材料层504L和阻挡介电层502L。另外，可以移除在每个腔49’的底部处的可选的牺牲覆盖层508L的水平部分、隧道介电层506L、存储器材料层504L和阻挡介电层502L，以在其中的剩余部分形成开口。
在存储器开口49中的可选的牺牲覆盖层508L的剩余部分构成牺牲覆盖部分508。在存储器开口49中的隧道介电层506L的剩余部分构成隧道电介质506。
存储器开口49中的存储器材料层504L的(多个)剩余部分在本文中是指电荷储存元件504。电荷储存元件504可以是具有普遍地圆柱形形状的电荷俘获材料的连续层，或者可以是位于牺牲材料层或其变体的每个级处的多个圆环形状的电荷俘获材料部分。在一个实施例中，电荷储存元件504可以是连续层，即可以是存储器材料层。在电荷储存元件504是存储器材料层(即电荷俘获材料的连续层)的情况下，位于牺牲材料层42的每个级处的连续层的每个部分可以是普遍被用作电荷俘获材料部分，该电荷俘获材料部分通过位于绝缘层32的级处的连续层的区域与其他电荷俘获材料部分电学隔离。
阻挡介电层502L的每个剩余部分在本文中被称为阻挡电介质502。外延基座11的表面可以被物理暴露在穿过牺牲覆盖部分508、隧道电介质506、电荷储存元件504和至少一个阻挡电介质(501，503)的开口下方。可选地，外延基座11的物理暴露的部分可以是垂直凹陷的。隧道电介质506位于电荷储存元件504上并且嵌入于电荷储存元件504中。电荷储存元件504可以包括电荷俘获材料或者浮置栅极材料。可选地，隧道电介质506、电荷储存元件504和阻挡电介质502可以相对于牺牲覆盖部分508的内侧壁横向凹陷。包括在存储器开口49内的阻挡电介质502、电荷储存元件504和隧道电介质506的邻接材料部分的集合构成存储器开口50。
参考图2E，可以通过例如各向同性蚀刻移除牺牲覆盖部分508。如果牺牲覆盖部分508包括半导体材料，则湿法蚀刻工艺可以用于移除牺牲覆盖部分508。在这种情况下，外延基座11的表面部分可以是被并行地蚀刻。如果牺牲覆盖部分508包括碳基材料，则可以通过例如灰化移除牺牲覆盖部分508。之后可以可选地进行适当的清洗工艺。如果需要，可以清洗隧道电介质506的暴露表面，诸如通过在氢气氛中在700到750℃下退火。
参考图2F，第一半导体材料层512被沉积在外延基座11的物理暴露表面、存储器膜50和绝缘帽盖层70之上(例如，优选地，直接在外延基座11的物理暴露表面、存储器膜50和绝缘帽盖层70上)。第一半导体材料层512包括具有第一带隙的第一半导体材料。如本文所用的，“带隙”是指在绝缘材料和半导体材料中在价带顶部和导带底部之间的能量差值(以电子伏特)。第一化合物半导体材料可以是III-V化合物半导体材料。在一个实施例中，第一化合物半导体材料可以从AlGaAs、GaAs、InAlAs和InGaAlAs中选择。应该理解的是，三元和四元材料可以具有各种分子式，例如(AlxGa1-x)As，其中x大于零且小于1，例如x可以在0.1至0.4的范围内，诸如0.2至0.25，和(InxAl1-x)As，其中x大于零且小于1，例如x可以在0.2至0.4的范围内，诸如0.3至0.32。
第一半导体材料层512的第一化合物半导体材料可以包括晶体半导体材料或者非晶半导体材料。如本文所用的，“晶体材料”是指单晶或多晶的材料。第一半导体材料层512可以由诸如金属有机化学气相沉积(MOCVD)的保形沉积方法形成。可选地，具有与第一半导体材料层512的块体组分不同的组分的成核层可以用于增加第一半导体材料层512的平均晶粒大小。例如，薄的III族金属成核层可以用于有助于第一半导体材料层512的晶体生长，如将在以下更详细描述的。
半导体膜可以被概略地分类为晶体的或非晶。非晶半导体膜具有无序的原子布置和非晶体组分。示例是即使在显微镜区域中还不存在晶体部分的半导体膜。晶体半导体膜包括单晶和非单晶半导体膜。
非单晶半导体膜可以是不同程度的结晶。例如，多晶半导体膜由“晶粒”组成。在每个晶粒内，材料处于晶体相。也就是说，在每个晶粒内，晶体结构以相同的方式定向。然而，在不同的晶粒中，晶体取向可以不同。如本文中所使用的术语，多晶半导体材料包括纳米晶体、微晶体或者甚至更大的晶体。用辞取决于晶粒大小。纳米晶体具有在一个纳米(1x10-9米)至几百纳米量级上的平均晶粒大小。微晶体具有在一个微米(1x10-6米)至几百微米量级上的平均晶粒大小。因此，多晶半导体材料可以比非晶半导体材料具有更高程度的原子顺序。因此，多晶半导体膜的缺陷态密度比非晶半导体膜的缺陷态密度更低。
在一个实施例中，第一半导体材料层512可以包括单晶半导体材料。在另一个实施例中，第一半导体材料层512可以包括多晶半导体材料。在一个实施例中，平行于第一半导体材料层512的侧壁的多晶半导体材料的晶粒的横向尺寸可以大于第一半导体材料层512的高度(即，开口49中的垂直尺寸)。开口49中的层512的高度垂直于衬底的主表面7。在一个实施例中，平行于第一半导体材料层512的侧壁的多晶半导体材料的晶粒的横向尺寸可以以数量级(例如，从10倍至1000倍以上)大于第一半导体材料层512的厚度(即，开口49中的水平尺寸)。开口49中的层512的厚度平行于衬底的主表面7。因此，在一些或所有开口49中，晶粒的面积可以大于层512的部分的面积。在这种情况下，在一些或所有开口49中的层512的整个部分可以由单个晶粒构成并且因此是单晶，然而在一个或多个其他开口49中的层512的部分可以是多晶并且包含分离两个或更多晶粒的一个或多个晶界。因此，第一多晶半导体材料512的多晶半导体材料可以包括大晶粒，该大晶粒提供与单晶半导体材料在电荷载流子迁移率方面实质上相同的益处，尽管由于在其出现的晶界处的电荷载流子散射可能存在一些退化。
如本文所用的，“大晶粒晶体材料”是指在至少一个方向上具有至少300纳米(300x10-9米)的平均晶粒大小的多晶材料。注意到，对于3D存储器器件的一些实施例，NAND沟道从薄的半导体膜中形成。例如，半导体膜可以在厚度上是几十纳米量级的。因此，多晶的大晶粒可以在平行于NAND串沟道的垂直方向上延伸300纳米或者更多。然而，大晶粒可以在垂直于沟道的水平方向上延伸小于少量的几百纳米。
在一个实施例中，第一半导体材料层512的平均晶粒大小(如沿着垂直于衬底的主表面的垂直方向所测量的)可以是在1微米的量级上，或者可以是在若干微米的量级上，诸如3至20微米，例如4至10微米，或者可以在几十微米的量级上。在这样的情况下，可以提供显示与单晶半导体材料实质上相同的电特性的第一半导体材料层512用于具有小于5微米高且小于1微米厚的沟道的器件。
在一个实施例中，沿着垂直方向的晶粒大小可以大于100纳米，第一半导体材料层512的半导体材料的电荷传输特性近似于单晶材料的电荷传输特性。沿着垂直方向上的晶粒大小可以是比第一半导体材料层512的厚度大数量级的。在这种情况下，大部分晶界可以具有与第一半导体材料层512的高度方向实质上垂直的实质上水平的取向。
第一半导体材料层512的厚度可以在2nm到30nm的范围内，诸如5至15nm，虽然也可以采用更小和更大的厚度。腔49’在未被存储器膜50和第一半导体沟道材料层512填充的每个存储器开口49的体积中形成。第一半导体材料层512可以形成为多晶材料层，或者可以被沉积为非晶材料层并且被实质上转换为多晶材料层。在一个实施例中，第一半导体材料层512可以形成为晶体材料层。
在一个实施例中，第一化合物半导体材料可以是未掺杂的化合物半导体材料。如本文所用的，“未掺杂”化合物半导体材料是指未有意以来自元素周期表中的族II和族IV元素掺杂的化合物半导体材料。
参考图2G，第二半导体材料层514被沉积在第一半导体材料层512上。在存储器开口49内，第二半导体材料层514被沉积在(例如，在开口49中的径向方向上)第一半导体材料层512之上，并且优选地直接在第一半导体材料层512上。第二半导体材料层514包括第二化合物半导体材料。第二化合物半导体材料可以是不同于第一化合物半导体材料的III-V化合物半导体材料。可以选择一对第一化合物半导体材料和第二化合物半导体材料，这样使得第二化合物半导体材料具有比第一化合物半导体材料的第一带隙更窄(更小)的第二带隙。在一个实施例中，第二化合物半导体材料可以从GaAs、InGaAs、InP、InAs和InGaAsP中选择。例如，InGaAs可以具有化学式(InxGa1-x)As，其中x的范围是大于0并且小于1，诸如0.15至0.33或者0.65至0.73，包括0.7。在说明性示例中，第一化合物半导体材料可以是AlGaAs，并且第二化合物半导体材料可以是GaAs。在另一个示例中，第一化合物半导体材料可以是AlGaAs，并且第二化合物半导体材料可以是InGaAs。在其他示例中，第一化合物半导体材料可以是InAlAs，并且第二化合物半导体材料可以是GaAs。
第二半导体材料层514的第二化合物半导体材料可以包括晶体半导体材料或者非晶半导体材料。第二半导体材料层514可以由诸如金属有机化学气相沉积(MOCVD)的保形沉积方法形成。
在一个实施例中，第二半导体材料层514可以包括单晶半导体材料。在另一个实施例中，第二半导体材料层514可以包括多晶半导体材料。在一个实施例中，平行于第二半导体材料层514的侧壁的多晶半导体材料的晶粒的横向尺寸可以大于第二半导体材料层514的高度。在一个实施例中，平行于第二半导体材料层514的侧壁的多晶半导体材料的晶粒的横向尺寸可以以数量级(例如，从10倍至1000倍以上)大于第二半导体材料层514的厚度。在这种情况下，在一些或所有开口49中的层514的整个部分可以由单个晶粒构成并且因此是单晶，而在一个或多个其他开口49中的层514的部分可以是多晶并且包含分离两个或更多晶粒的一个或多个晶界。因此，第二多晶半导体材料514的多晶半导体材料可以包括大晶粒，该大晶粒提供与单晶半导体材料在电荷载流子迁移率方面实质上相同的益处，尽管由于在其出现的晶界处的电荷载流子散射可能存在一些退化。换言之，层512和514的部分两者在一些和所有开口49中可以是单晶，使得在一些或者所有开口49中的整个半导体沟道是单晶。或者，一个或多个开口中的层512和514的一个或两个部分可以是多晶。在一个实施例中，晶粒大小(如沿着垂直方向所测量的)可以是在1微米的量级上，或者可以是在若干微米的量级上，诸如3至20微米，例如4至10微米，或者可以在几十微米的量级上。在这样的情况中，可以提供显示与单晶半导体材料实质上相同的电特性的第二半导体材料层514。在一个实施例中，第二半导体材料层514的晶粒可以与第一半导体材料层512的晶粒外延对准。
在一个实施例中，沿着垂直方向的晶粒大小可以大于100纳米，第二半导体材料层514的半导体材料的电荷运输特性近似于单晶材料的电荷运输特性。在一个实施例中，第二半导体材料层可以包括大晶粒多晶材料。沿着垂直方向上的晶粒大小可以是比第二半导体材料层514的厚度大数量级的。在这种情况下，大部分晶界可以具有与第二半导体材料层514的高度方向实质上垂直的实质上水平的取向。
第二半导体材料层514的厚度可以在2nm到30nm的范围内，诸如5-10nm，虽然也可以采用更小和更大的厚度。腔49’在未被存储器膜50、第一半导体材料层512和第二半导体材料层514填充的每个存储器开口49的体积中出现。第二半导体材料层514可以形成为单晶或多晶材料层，或者可以被沉积为非晶材料层并且被实质上转换为多晶材料层。
在一个实施例中，第一和第二半导体材料层(512，514)可以被形成为非晶层，并且可以在沉积第二半导体材料层514(其可以在形成电介质核芯之前或者在形成电介质核芯后)后退火以将非晶的第一和第二半导体材料层(512，514)转换为晶体半导体沟道。在这种情况下，多晶沟道的平均晶粒大小可以比第一和第二半导体材料层(512，514)的总厚度大数量级。在另一个实施例中，在不同温度下使用III族金属成核层，层512和514可以被生长为晶体(例如，单晶或大晶粒多晶)层。例如，更宽带隙的半导体材料层512可以比更窄带隙的半导体材料层514在更高的温度下生长。在一个示例性实施例中，沉积单晶或者大晶粒多晶III-V层的方法可以类似于在美国专利号8,603,898中描述的形成硅上晶体III-V层和绝缘衬底的方法，该美国专利通过对其整体的引用并入本文，或者任何其他适当的方法，诸如以下描述的方法。在一个实施例中，可以可选地加热包含在开口中的存储器膜50的衬底，以在360至650℃的温度下进行10秒至2分钟的预清洁步骤中移除污染物。在预清洁步骤后，由MOCVD在360至400℃的温度下进行少于15秒，例如3至10秒，通过将III族前驱体(例如，TMA或TMG)供应到MOCVD室中而不提供V族前驱体(例如砷)，在(例如，直接在)存储膜之上形成薄的诸如Al、Ga或In层的III族金属成核层(例如，1至5nm厚的层)。在沉积成核层后，通过使III族前驱体(例如TMG和TMA)和V族前驱体(例如砷)流入MOCVD室中，在成核层上沉积更宽带隙的半导体材料层512。宽带隙半导体材料层512可以包括在360至400℃下生长1至10分钟的AlGaAs。窄带隙半导体材料层514可以包括在300至350℃下生长1至10分钟的GaAs。在生长每个层512、514后，停止MOCVD前驱体(例如，TMG、TMA、砷等)流，并且在沉积下一层前，或者在生长温度下或者在比生长温度更高的温度(例如400至500℃)下，将层自退火30秒至5分钟。如果需要，在生长一个或多个层前也可以使用在氢环境中的上述预清洁退火。优选地，省略缓冲层，使得层512直接在III族金属成核层上沉积。薄的成核层可以在层512的生长期间被合并到层512中，这样使得在层512和存储器膜之间不保留纯的III族金属层(即，金属成核层可以与砷进行反应以形成III-V半导体层，例如富III族的III-V半导体层)。
在一个实施例中，第二化合物半导体材料可以是未掺杂的化合物半导体材料。在一个实施例中，第一半导体材料层512的第一化合物半导体材料和第二半导体材料层514的第二化合物半导体材料可以是未掺杂的。
在一个实施例中，基座11的单晶材料在组分上与半导体沟道的晶体
III-V化合物半导体材料不同。例如，基座可以包括单晶硅，但是层512和514可以包括不同于硅的III-V半导体材料。在另一个实施例中，基座11的单晶材料包括与半导体沟道的第一半导体材料层512或第二半导体材料层514在组分上相同的材料。例如，基座11可以包括与层512或514的III-V半导体材料相同的诸如GaAs或AlGaAs的III-V半导体材料。
参考图2H，在每个存储器开口中的空腔49'未被第二半导体材料层514完全填充的情况下，介电核芯层可以被沉积在空腔49'中以填充每个存储器开口内的空腔49'的任何剩余部分。介电核芯层包括诸如氧化硅或有机硅酸盐玻璃的介电材料。介电核芯层可以由诸如低压化学气相沉积(LPCVD)的保形沉积方法或者由诸如旋涂的自平坦化沉积工艺进行沉积。如果需要，可以在形成介电核芯层前通过CVD或ALD在层514之上形成保形金属氧化物层，诸如氧化铝层。
可以通过平坦化工艺从绝缘帽盖层70的顶表面之上移除在绝缘帽盖层70的顶表面之上的介电核芯层62L的水平部分。平坦化工艺可以采用例如凹陷蚀刻或化学机械平坦化。另外，位于绝缘帽盖层70的顶表面之上的第一和第二半导体材料层(512，514)的水平部分可以通过另一个平坦化工艺移除，该平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(CMP)。第一和第二半导体材料层(512，514)的垂直部分保留在存储器开口49中。
第一和第二半导体材料层(512，514)共同地构成半导体沟道。在第一半导体材料层512和第二半导体材料层514之间的界面处的两种不同的半导体材料之间形成异质结。异质结可以具有垂直延伸(例如垂直于衬底的顶表面7)的圆柱形片的配置。在一个实施例中，圆柱形片可以具有实质上均匀的水平截面形状，其可以是椭圆形、圆形或普通多边形和/或曲线封闭形。
参考图2I，介电核芯层的剩余部分的顶表面可以被凹陷，以在每个存储器开口49内形成凹陷区域，例如通过凹陷蚀刻至位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。介电核芯层的每个剩余部分构成介电核芯62。
参考图2J和2K，可以通过在介电核芯62之上的凹陷区域内沉积掺杂的半导体材料来形成漏极区域63。掺杂的半导体材料可以是例如掺杂的多晶硅或者掺杂的化合物半导体材料。在一个实施例中，掺杂半导体材料可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型可以是n型。在一个实施例中，掺杂半导体材料中的第二导电类型的掺杂剂的原子浓度可以在1.0x1019/cm3至2.0x1021/cm3的范围内，虽然也可以采用更小和更大的原子浓度。可以在生长期间和/或在通过离子注入进行生长后，原位地引入掺杂剂。
可以从绝缘帽盖层70的顶表面之上移除沉积的半导体材料的凹陷区域，例如，通过化学机械平坦化(CMP)或者凹陷蚀刻以形成嵌入在第一和第二半导体材料层(512，514)内的漏极区域63。在一个实施例中，漏极区域63的顶表面可以与第一和第二半导体材料层(512，514)的顶表面共面。
在一个实施例中，比第一化合物半导体材料更窄带隙的化合物半导体材料可以提供配置，该配置中，半导体沟道(512，514)的导带沿着径向方向在第一半导体材料层512和第二半导体材料层514之间的界面520处或者附近具有最小值。在导带中的最小值可以是局部最小值。在这种情况下，电子可以在导带的局部最小值处或者周围被径向地俘获。在第一半导体材料层512和第二半导体材料层514之间的界面520处或附近可以形成用于电流传导的二维电子气530。用于电流传导的电流传导的二维电子气530可以形成在第二半导体材料层514内和/或在第一和第二半导体材料层(512，514)之间的界面(或者在接近于界面)处。
二维电子气530可以位于导带的局部最小值处，该导带在第一半导体材料层512和第二半导体材料层514之间的界面520处或附近。二维电子气530可以是圆柱形限制的电子气。如本文所用的，“圆柱形限制”是指二维限制，在二维限制中二维空间的全局拓扑与圆柱体的侧壁表面是同构的。如本文所用的，“圆柱形限制的电子气”是指在圆柱形限制中的电子气体。电子电流可以在圆柱形限制的电子气中以高迁移率垂直地流动。因此，相邻于异质结构沟道中的界面520形成量子阱。因此，电子的量子限制(例如，量子化)发生在沟道中。
在一个实施例中，二维电子气530可以是采用第一和第二半导体材料层(512，514)的堆叠体作为半导体沟道的垂直的NAND器件中的电流的导电路径。隧道电介质506位于电荷储存元件504上并且被嵌入电荷储存元件504内，并且横向围绕半导体沟道(512，514)的部分。存储器开口49中的阻挡电介质502、电荷储存元件504和隧道电介质506的邻接的集合共同构成存储器膜50，其可以储存具有宏观保留时间的电荷。如本文所用的，在一个示例中，宏观保留时间是指适合于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
图3A-3B说明了根据本公开的第二实施例在形成第二示例性存储器堆叠体结构期间，在示例性器件结构内的存储器开口的顺序垂直截面图。图3A的第二示例性存储器堆叠体结构可以通过注入电学掺杂剂从图2I的第一示例性存储器堆叠体结构获得。电学掺杂剂的导电类型可以是第二导电类型，即与第一导电类型相反的导电类型。在一个实施例中，第一导电类型是p型，第二导电类型是n型。
通过注入第二导电类型的掺杂剂，第一半导体材料层512的上部部分被转换为第一环形漏极延伸区域532。通过注入第二导电类型的掺杂剂，第二半导体材料层514的上部部分被转换为第二环形漏极延伸区域534。第二环形漏极延伸区域534可以具有比第一环形漏极延伸区域532和凹陷区域更大的高度。第二环形漏极延伸区域534的外周的上部部分与第一环形漏极延伸区域532的内周接触。第二环形漏极延伸区域534的外周的下部部分接触第一半导体材料层512的表面。在一个实施例中，第一和第二环形漏极延伸区域(532，534)中第二导电类型的掺杂剂的原子浓度可以在1.0x1019/cm3至2.0x1021/cm3的范围内，虽然也可以采用更小和更大的原子浓度。
参考图3B，可以进行图2J和2K的工艺步骤以形成第二示例性存储器堆叠体结构。在一个实施例中，在掺杂的III-V半导体区域534(例如，GaAs或InGaAs)和硅漏极区域63之间形成附加的含镍层563，以形成在III-V半导体沟道和硅漏极区域63之间的改善的接触。含镍层563可以包括纯镍金属层、镍合金，诸如镍-金(例如，30至70原子％的Ni，诸如50原子％Ni)或镍-金-锗合金，或者如果镍在退火之后与漏极63的硅进行反应，则为硅化镍。含镍层563在与区域534接触的凹陷中形成，接下来在层563之上形成漏极区域63。因此，层563位于区域534和漏极区域63之间并且与区域534和漏极区域63接触。层563也可以在如图2J、2K、4B和5B中所说明的实施例中使用。
在替代实施例中，可以用III-V族化合物半导体区域替换硅漏极区域63。例如，漏极延伸区域532、534可以用作漏极区域，同时省略硅插头63。或者，代替掺杂的硅插头63，可以形成与区域534接触的第二导电类型掺杂的III-V化合物半导体插头63，以形成多部分的漏极延伸区域。如果需要，可以形成与掺杂的III-V化合物半导体插头接触的金属或金属合金。金属可以是镍、金、锌、锗及其合金，诸如镍-金合金、镍-金-锗合金或锌-金合金。金属合金也可以与掺杂的III-V族化合物半导体插头63合金化，以形成与漏极延伸区域接触的金属III-V半导体合金区域。金属III-V半导体合金可以位于插头63之上，这样使得其接触随后形成的存储器接触通孔结构(即源极接触通孔结构)88，如图8A所示。
参考图4A和4B，根据本公开的第三实施例的第三示例性存储器堆叠体结构可以从第一或第二示例性存储器堆叠体结构中通过采用第一半导体材料层512的掺杂和未掺杂的层的堆叠体获得。在图2F的工艺步骤处，第一化合物半导体材料512形成为层堆叠体，该层堆叠体包括n掺杂的第一化合物半导体材料层611和未掺杂的第一化合物半导体材料层612。n掺杂的第一化合物半导体材料层611可以首先被沉积为外部部分，并且未掺杂的第一化合物半导体材料层612可以随后被沉积为内部部分。优选地，层611和612包括相同材料(例如，分别地，掺杂的和未掺杂的AlGaAs)，并且层514包括具有更窄带隙的不同材料(例如，未掺杂的GaAs)。
n掺杂的第一化合物半导体材料层611和未掺杂的第一化合物半导体材料层612包括第一化合物半导体材料，其可以是与第一实施例的第一化合物半导体材料相同的(除了掺杂)。n掺杂的第一化合物半导体材料层611具有n型掺杂，掺杂剂浓度在1.0x1016/cm3至2.0x1021/cm3范围内(例如，在1.0x1019/cm3至2.0x1020/cm3范围内)，虽然也可以采用更小和更大的掺杂剂浓度。未掺杂的第一化合物半导体材料层612是未掺杂的，即具有小于1.0x1016/cm3的掺杂剂浓度，虽然也可以采用更高和更低的掺杂级。对于III-V半导体材料，锌可以被用作p型掺杂剂，并且硅可以被用作n型掺杂剂。
n掺杂的第一化合物半导体材料层611的厚度可以在1nm到29nm的范围内，诸如2至15nm，虽然也可以采用更小和更大的厚度。未掺杂的第一化合物半导体材料层612的厚度可以在1nm到29nm的范围内，诸如2至15nm，虽然也可以采用更小和更大的厚度。层611和612的总厚度可以是4到30nm，诸如8至15nm。随后，可以进行图2G的工艺步骤和后续的工艺步骤以提供如图4A和4B所说明的第三示例性存储器堆叠体结构。在第一半导体材料层512和第二半导体材料层514之间的界面520处或附近，以及在第二半导体材料层514内可以形成二维电子气530。
参考图5A和5B，根据本公开的第四实施例的第四示例性存储器堆叠体结构可以从第一或第二示例性存储器堆叠体结构中通过采用第一半导体材料层512的未掺杂和三角掺杂(delta-doped)的层的堆叠体获得。在图2F的工艺步骤处，第一化合物半导体材料512形成为层堆叠体，该层堆叠体包括未掺杂的第一化合物半导体材料层711和n掺杂的第一化合物半导体材料层712。未掺杂的第一化合物半导体材料层711可以首先被沉积为外部部分，并且n掺杂的第一化合物半导体材料层712可以随后被沉积为内部部分。或者，第一半导体材料层512可以被沉积为未掺杂的第一化合物半导体材料层711，并且通过引入“三角掺杂”至暴露于腔49’的表面或者通过原位生长掺杂层712，未掺杂的第一化合物半导体材料层711的内部部分可以被转换为n掺杂第一化合物半导体材料层712。如本文所用的，“三角掺杂”是指被限制在少于三个原子层内的掺杂，并且可以通过在生长、等离子体掺杂或低能离子注入期间的原位掺杂来进行，在该低能离子注入中被注入的n型掺杂剂非常低，使得被注入的n型掺杂剂不穿透多于三个原子层。例如，对于原位三角掺杂，使用硅烷作为除了III-V半导体源气体(如TMA、TMG、砷等)之外的硅掺杂源气体，层712的三角掺杂部分可以在比其余的沟道层(例如，600至650℃)更高的温度下生长。层711和712优选地包括相同的材料(例如，未掺杂和三角掺杂的AlGaAs)，并且层514包括不同的材料(例如，未掺杂的GaAs)。
未掺杂的第一化合物半导体材料层711和n掺杂的第一化合物半导体材料层712包括第一化合物半导体材料，其可以是与第一实施例的第一化合物半导体材料相同的(除了掺杂)。n掺杂的第一化合物半导体材料层711具有n型掺杂，掺杂剂浓度在1.0x1016/cm3至2.0x1021/cm3范围内(例如，在1.0x1019/cm3至2.0x1021/cm3范围内)，虽然也可以采用更小和更大的掺杂剂浓度。未掺杂的第一化合物半导体材料层712具有小于1.0x1016/cm3的掺杂剂浓度，虽然也可以采用更高和更低的掺杂级。
未掺杂的第一化合物半导体材料层711的厚度可以在1nm到29nm的范围内，诸如2至15nm，虽然也可以采用更小和更大的厚度。n掺杂的第一化合物半导体材料层712的厚度可以在1nm到29nm的范围内，诸如2至15nm，虽然也可以采用更小和更大的厚度。层711和712的总厚度可以是4到30nm，诸如8至15nm。随后，可以进行图2G的工艺步骤和后续的工艺步骤以提供如图5A和5B所说明的第三示例性存储器堆叠体结构。在第一半导体材料层512和第二半导体材料层514之间的界面520处或附近，以及在第二半导体材料层514内可以形成二维电子气530。在另一个实施例中，三角掺杂区域(例如，由原位“脉冲掺杂”形成)可以是在第一半导体材料层512内，并且可以被第一半导体材料层512的未掺杂区域围绕。在一个实施例中，第一半导体材料层512的最内部部分可以是未掺杂的。
或者，第一化合物半导体材料的外部部分可以是未掺杂的，第一化合物半导体材料的中间部分可以是n型三角掺杂的，第一化合物半导体材料的内部部分可以是未掺杂的，并且第二化合物半导体材料是未掺杂的。在这种情况下，三角掺杂可以在沉积外部部分和中间部分的半导体材料后进行，使得中间部分是三角掺杂的。随后，随后可以沉积第一化合物半导体材料和第二化合物半导体材料的内部部分。
通常，第一化合物半导体材料的外部部分、第一化合物半导体材料的中间部分和第一化合物半导体材料的内部部分中的任何一个或多个可以是掺杂的，诸如n型掺杂，而剩余部分可以是未掺杂的。在一个实施例中，n型掺杂可以是n型三角掺杂。在另一个实施例中，n型掺杂可以是非三角掺杂。
示例性存储器堆叠体结构可以被嵌入于如图1所说明的示例性器件结构中。图6说明了示例性器件结构，该示例性器件结构并入图2J和2K、3B、4A和4B、或者5A和5B的示例性存储器堆叠体结构的多个实例。示例性器件结构包括半导体器件，其包括堆叠体(32，42)和延伸穿过堆叠体(32，42)的存储器开口，该堆叠体包括位于半导体衬底(9，10)之上的交替的多个材料层(例如，牺牲材料层42)和绝缘层32。半导体器件还包括阻挡电介质502，该阻挡电介质从堆叠体的最底部的层(例如，最底部的牺牲材料层42)延伸至堆叠体的最顶部的层(例如，最顶部的牺牲材料层42)并且与存储器开口的侧壁和半导体衬底的水平表面接触。第一和第二半导体材料层(512，514)共同地构成半导体沟道(512，514)。在相同存储器开口49中的半导体沟道(512，514)和存储器膜50构成存储器堆叠体结构55。
参考图7，可选的第一阵列接触级介电层71可以在衬底(9，10)之上形成。作为可选的结构，可以或可以不形成第一阵列接触级介电层71。在形成第一阵列接触级介电层71的情况下，第一阵列接触级介电层71包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、多孔或无孔有机硅酸盐玻璃(OSG)或其组合。如果采用有机硅酸盐玻璃，则可以或可以不采用氮掺杂有机硅酸盐玻璃。第三阵列接触级介电层71可以在包括绝缘帽盖层70的顶表面和漏极区域63的顶表面的水平面之上形成。第一阵列接触级介电层71可以通过化学气相沉积、原子层沉积(ALD)、旋涂或者其组合进行沉积。第一阵列接触级介电层71的厚度可以在10nm到300nm的范围内，虽然也可以采用更小和更大的厚度。
在一个实施例中，第一阵列接触级介电层71可以被形成为具有自始至终地均匀的厚度的介电材料层。第一阵列接触级介电层71可以被形成为单个介电材料层，或者可以被形成为多个介电材料层的堆叠体。或者，第一阵列接触级介电层71的形成可以与至少一个线级介电材料(未示出)的形成相合并。尽管采用实施例描述本公开，其中第一阵列接触级介电层71是与可选的第二阵列接触级介电层或者随后沉积的至少一个线级介电层分离的结构，但是在本文中明确地预期了其中在相同的工艺步骤处和/或作为相同的材料层来形成第一阵列接触级介电层71和至少一个线级介电层的实施例。
可选地，可以移除交替的堆叠体(32，42)的部分，例如，通过应用和图案化具有开口的光刻胶层和通过采用诸如各向异性蚀刻的蚀刻将开口的图案转移穿过交替的堆叠体(32，42)。延伸穿过交替的堆叠体(32，42)的整个厚度的可选的沟槽可以在区域内形成，该区域包括外围器件区域200和接触区域300的部分，其相邻于包括存储器堆叠体结构55的阵列的器件区域100。随后，沟槽可以被诸如氧的顶表面可以用作在平坦化期间的化硅的可选的介电材料填充。介电材料的凹陷部分可以从第一阵列接触级介电层71的顶表面之上由诸如化学机械平坦化和/或凹陷蚀刻的平坦化工艺移除。在平坦化期间，第一阵列接触级介电层71的顶表面可以被用作停止表面。沟槽中的剩余的介电材料构成介电材料部分64。
阶梯式的腔可以在接触区域300内形成，其可以跨越介电材料部分64和交替的堆叠体(32，42)的部分。或者，可以省略介电材料部分64并且可以直接在堆叠体(32，42)中形成阶梯式的腔69。阶梯式的腔可以具有各种阶梯式表面，使得阶梯式的腔的水平截面形状根据与衬底(9,10)的顶表面的垂直距离以阶梯式的方式改变。在一个实施例中，阶梯式的腔可以通过重复地进行工艺步骤的集合来形成。工艺步骤的集合可以包括，例如，以一个或多个级垂直地增加腔的深度的第一类型的蚀刻工艺，以及第二类型的蚀刻工艺，该第二类型的蚀刻工艺横向地扩大在后续的第一类型的蚀刻工艺中被垂直地蚀刻的区域。如本文所用的，包括交替多个的结构的“级”被限定为在结构内的第一材料层和第二材料层的对的相对位置。
在形成阶梯式的腔后，介电材料部分64可以具有阶梯式表面，并且在形成阶梯式的腔后，交替的堆叠体(32，42)的外围部分具有阶梯式的表面。如本文所用的，“阶梯式表面”是指表面的集合，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式的腔”是指具有阶梯式表面的腔。
可以通过在其中沉积介电材料，在阶梯式的腔中形成后阶梯式的介电材料部分65(即绝缘填充材料部分)。诸如氧化硅的介电材料可以被沉积在阶梯式的腔中。沉积的介电材料的凹陷部分可以从第一阵列接触级介电层71的顶表面之上移除，例如，通过化学机械平坦化(CMP)。填充阶梯式的腔的沉积的介电材料的剩余部分构成后阶梯式的介电材料部分65。如本文所用的，“后阶梯式”元件是指具有阶梯式表面和水平截面面积的元件，水平截面面积的根据与其上出现元件的衬底的顶表面的垂直距离单调增加。如果氧化硅用于后阶梯式的介电材料部分65，则后阶梯式的介电材料部分65的氧化硅可以，或可以不，以诸如B、P和/或F的掺杂剂进行掺杂。
参考图8A和8B，可以可选地穿过后阶梯式的介电材料部分65，和/或穿过第一阵列接触级介电层71，和/或穿过交替的堆叠体(32，42)来形成至少一个介电支撑柱7P。图8B中的平面A-A’对应于图8A的垂直截面图的平面。在一个实施例中，至少一个介电支撑柱7P可以在接触区域300中形成，其位于相邻于器件区域100。可以形成至少一个介电支撑柱7P，例如，通过形成延伸穿过后阶梯式的介电材料部分65和/或穿过交替的堆叠体(32，42)并且至少延伸至衬底(9，10)的顶表面的开口，以及通过以介电材料填充开口，该介电材料抵抗被用于移除牺牲材料层42的蚀刻化学。
在一个实施例中，至少一个介电支撑柱可以包括氧化硅和/或诸如氧化铝的介电金属氧化物。在一个实施例中，介电材料的部分可以在第一阵列接触级介电层71之上作为第二阵列接触级介电层73出现，该介电材料在第一阵列接触级介电层71之上与至少一个介电支撑柱7P的沉积同时地沉积。至少一个介电支撑柱7P和第二阵列接触级介电层73中的每一个是可选的结构。正因为如此，第二阵列接触级介电层73可以或可以不在绝缘帽盖层70和后阶梯式的介电材料部分65之上出现。第一阵列接触级介电层71和第二阵列接触级介电层73在本文中共同是指至少一个阵列接触级介电层(71，73)。在一个实施例中，至少一个阵列接触级介电层(71，73)可以包括第一和第二阵列接触级介电层(71，73)两者，并且可选地包括任何附加的可以随后形成的通孔级介电层。在另一个实施例中，至少一个阵列接触级介电层(71，73)可以包括第一阵列接触级介电层71或者第二阵列接触级介电层73，并且可选地包括任何附加的可以随后形成的通孔级介电层。或者，可以忽略第一和第二阵列接触级介电层(71，73)的形成，并且至少一个通孔级介电层可以是随后形成的，即在形成背侧接触通孔结构后。
第二阵列接触级介电层73和至少一个介电支撑柱7P可以作为完整结构的单个连续结构形成，即在其间没有任何材料。在另一个实施例中，介电材料的部分可以例如通过化学机械平坦化或凹陷蚀刻被移除，该介电材料在第一阵列接触级介电层71之上与至少一个介电支撑柱7P的沉积同时地沉积。在这种情况下，不出现第二阵列接触级介电层73，并且可以物理暴露第一阵列接触级介电层71的顶表面。
存储器接触通孔结构88可以穿过第一和第二阵列接触级介电层(73，71)形成。具体而言，光刻胶层可以被施加在第二阵列接触级介电层73之上，并且可以被光刻图案化以形成上覆漏极结构63的开口。可以进行各向异性蚀刻以将在光刻胶层中的图案转移穿过第一和第二阵列接触级介电层(73，71)，以形成延伸穿过第一和第二阵列接触级介电层(73，71)的存储器接触通孔腔。存储器接触通孔腔可以被至少一种导电材料填充。可以从包括第二阵列接触级介电层73的顶表面的水平面之上移除至少一个导电材料的过多部分。至少一种导电材料的每个剩余连续部分构成存储器接触通孔结构88，其与下方的漏极区域63的顶表面接触。可以由例如灰化，随后移除光刻胶层。或者，结构88可以在图12中示出的稍后的步骤处形成。
另一个光刻胶层(未示出)可以应用在交替的堆叠体(32，42)和/或后阶梯式的介电材料部分65之上，并且可选地在光刻图案之上，以在区域中形成至少一个背侧接触沟槽79，在该区域中期望形成背侧接触通孔结构。在光刻胶层中的图案可以被转移穿过交替的堆叠体(32，42)和/或后阶梯式的介电材料部分65，采用各向异性蚀刻以形成至少一个背侧接触沟槽79，其至少延伸至衬底(9，10)的顶表面。在一个实施例中，至少一个背侧接触沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。源极区域61可以通过注入电学掺杂剂形成，该电学掺杂剂穿过每个背侧接触槽进入位于衬底(9，10)上或内的半导体部分中。例如，可以通过将掺杂剂原子穿过每个背侧接触槽79注入半导体材料层10的部分形成源极区域61。或者，半导体部分可以在衬底(9，10)上形成，通过沉积半导体材料，例如，通过选择性外延，以及通过将电掺杂剂注入到沉积的半导体部分中。
参考图9，相对于绝缘层32的第一材料选择性蚀刻牺牲材料层42的第二材料的蚀刻剂可以被引入至少一个背侧沟槽79，例如，采用蚀刻工艺。背侧凹陷43在牺牲材料层42被移除的体积中形成。牺牲材料层42的第二材料的移除可以对于绝缘层32的第一材料至少一个介电支撑柱7P的材料、后阶梯式的介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料是选择性的。在一个实施例中，牺牲材料层42可以包括氮化硅，并且绝缘层32、至少一个介电支撑柱7P和后阶梯式的介电材料部分65的材料可以从氧化硅和介电金属氧化物中选择。在另一个实施例中，牺牲材料层42可以包括诸如多晶硅的半导体材料，并且绝缘层32、至少一个介电支撑柱7P和后阶梯式的介电材料部分65的材料可以从氧化硅、氮化硅和介电金属氧化物中选择。在这种情况下，至少一个背侧沟槽79的深度可以被调整，使得至少一个背侧沟槽79的最底部表面位于介电焊垫层12内，即以避免半导体衬底层10的顶表面的物理暴露。
相对于存储器膜50的第一材料和最外层有选择性的移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂是在气相中进入至少一个背侧沟槽79。例如，如果牺牲材料层42包括氮化硅，则刻蚀工艺可以是湿法蚀刻工艺，其中示例性结构被浸入在包括磷酸的湿法蚀刻水槽内，其相对于氧化硅、硅和在本领域中被采用的各种其他材料选择性地蚀刻氮化硅。至少一个介电支撑柱7P、后阶梯式的介电材料部分65和存储器堆叠体结构55提供结构的支撑，而背侧凹陷43出现在先前由牺牲材料层42占据的体积内。
每个背侧凹陷43可以横向延伸的腔，该腔的横向尺寸大于腔的垂直长度的横向尺寸。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以在牺牲材料层42的第二材料从中移除的体积中形成。存储器堆叠体结构55形成的存储器开口在本文中被称为与背侧凹陷43相反的前侧凹陷或前侧腔。在一个实施例中，存储器器件区域100包括具有沉积在衬底(9，10)之上的多个级器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的分别的字线的空间。
多个背侧凹陷43的每一个可以实质上平行于衬底(9，10)的顶表面延伸。背侧凹陷43可以由下方的绝缘层32的顶表面和上覆的绝缘层32的底表面垂直地限制。在一个实施例中，每个背侧凹陷43可以具有自始至终均匀的高度。可选地，背侧阻挡介电层可以在背侧凹陷中形成。
参考图10，可以可选地形成背侧阻挡介电层66。背侧阻挡介电层66包括介电材料，该介电材料用作随后在背侧凹陷43中形成的控制栅极的控制栅极电介质。在阻挡电介质502在每个存储器开口内出现的情况下，背侧阻挡介电层66是可选的。在省略阻挡电介质502的情况下，出现背侧阻挡介电层66。
背侧阻挡介电层66的介电材料可以是介电金属氧化物，诸如氧化铝、至少一种过渡金属元素的介电氧化物、至少一种镧系元素的介电氧化物、铝和至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。可替代地或此外，背侧阻挡介电层66可以包括氧化硅层。背侧阻挡介电层66可以通过诸如化学气相沉积或原子层沉积的保形沉积方法进行沉积。背侧阻挡介电层66的厚度可以在1nm到10nm的范围内，虽然也可以采用更小和更大的厚度。背侧阻挡介电层66形成在至少一个背侧通孔沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55物理暴露于背侧凹陷43的侧壁表面的部分、和源极区域61的顶表面(如果在形成背侧阻挡介电层66之前形成)上。背侧腔79’在每个背侧通孔沟槽79的未被背侧阻挡介电层66填充的部分内出现。
参考图11，至少一种金属材料可以沉积在多个背侧凹陷43中、在至少一个背侧接触沟槽79的侧壁上和在第二接触级介电层73的顶表面之上。如本文所用的，金属材料是指包括至少一个金属元素的导电材料。
金属材料可以由保形沉积方法沉积，其可以是，例如，化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属-半导体合金、其合金以及其组合或堆叠体。可以在多个背侧凹陷43中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，金属材料可以包括诸如钨和/或金属氮化物的金属。在一个实施例中，用于填充多个背侧凹陷43的金属材料可以是氮化钛层和钨填充材料的组合。在一个实施例中，可以由化学气相沉积来沉积金属材料。
多个导电层46可以在多个背侧凹陷43中形成，并且连续金属材料层46L可以在每个背侧接触沟槽79的侧壁上和在至少一个接触级介电层(71，73)之上形成。因此，每个牺牲材料层42可以被导电层46替换。背侧腔79’在未被背侧阻挡介电层66和连续金属材料层46L填充的每个背侧接触沟槽79的部分中出现。介电间隔层116横向围绕在下部的掺杂半导体部分下方的半导体部分，其中导电层中的一个在形成导电层时横向围绕介电间隔层。
参考图12，从每个背侧接触沟槽79的侧壁和从第二接触级介电层73(或者在不出现第二接触级介电层73的情况下，在连续导电材料层46L的最顶部的水平部分的下方的介电材料层)之上，通过各向同性蚀刻，回刻蚀连续导电材料层46L的沉积的金属材料。背侧凹陷43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可以用作位于相同级处的多个控制栅电极和电互连(即电短路)位于相同级处的多个控制栅电极的字线的组合。每个导电层46内的多个控制栅电极是包括存储器堆叠体结构55的垂直存储器器件的控制栅电极。换言之，每个导电层46可以是字线，该字线用作多个垂直存储器器件的公共控制栅电极。
绝缘材料层74可以在至少一个背侧接触沟槽79中和在第二接触级介电层73之上通过保形沉积工艺形成。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层74包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。绝缘材料层74的厚度可以在1.5nm到60nm的范围内，虽然也可以采用更小和更大的厚度。
进行各向异性蚀刻，以从第二接触级介电层73之上以及从沟槽的底部移除绝缘材料层74的水平部分和移除背侧阻挡介电层66的水平部分。在背侧接触沟槽79内侧的绝缘材料层的每个剩余部分构成其中具有垂直腔的垂直延长的环形结构，其在本文中被称为绝缘间隔层74。在一个实施例中，绝缘间隔层74的环形底表面与源极区域61的顶表面接触(即，间隔层74的底部边缘与源极区域61的外围部分接触)，而源极区域61的顶表面的中心部分被物理暴露。
每个绝缘间隔层74可以在背侧接触沟槽79的侧壁之上形成，并且可以直接在背侧阻挡介电层66的实质上垂直的侧壁上以及直接在导电层46的侧壁上(即，直接在金属材料部分46的侧壁上)形成。在其底部部分处测量时，每个绝缘间隔层74的厚度可以在1.5nm至60nm的范围内，虽然也可以采用更小和更大的厚度。在一个实施例中，绝缘间隔层74的厚度可以在3nm至10nm的范围内。
可以在由绝缘间隔层74围绕的腔中形成背侧接触通孔结构76。背侧接触通孔结构76包括导电材料，其可以包括，例如，导电线(诸如Ti阻挡层和/或TiN阻挡层)和诸如钨的导电填充材料。背侧接触通孔结构76可以用作与源极区域61接触的源极线。
可以穿过示例性结构的介电材料层/部分形成各种接触通孔结构。例如，外围器件接触通孔结构(8G，8A)可以在外围器件区域中形成，以提供电接触至外围器件的各种节点。外围器件接触通孔结构(8G，8A)可以包括，例如，至少一个接触通孔结构8G和至少一个有源区接触通孔结构8A。如果需要，存储器接触通孔结构88和/或到字线/控制栅极46的字线接触通孔结构也可以在与结构8G、8A相同的步骤期间形成。
示例性结构包括单片三维存储器器件。单片三维存储器器件包括包含绝缘层32和导电层46并且位于衬底(9,10)之上的交替层的堆叠体；垂直延伸穿过交替层的堆叠体的存储器开口49；位于存储器开口49的外围处的存储器膜50；具有第一带隙并且位于存储器膜50内侧的第一半导体材料层512；以及具有比第一带隙更窄的第二带隙并且位于第一半导体材料层512内侧的第二半导体材料层514。在第一半导体材料层512和第二半导体材料层514之间的界面520处或附近出现用于电流传导的二维电子气530。
在一个实施例中，本公开的存储器器件可以是单片三维存储器器件，该单片三维存储器器件包括位于衬底(9，10)之上的垂直的NAND器件，并且导电层46可以包括，或者电连接于，垂直NAND器件的分别的字线。衬底(9，10)可以包括硅衬底。垂直NAND器件可以包括位于硅衬底之上的单片三维NAND串的阵列。NAND串的三维阵列的第一级器件级中的至少一个存储器单元可以位于NAND串的三维阵列的第二级器件级中的另一个存储器单元之上。硅衬底可以包含包括位于其上的存储器器件的驱动器电路的集成电路。
单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分实质上垂直于衬底(9，10)的顶表面延伸。在一个实施例中，多个半导体沟道可以包括公共的水平半导体沟道部分，该水平半导体沟道部分是在源极区域61和外延沟道部分11之间的半导体材料层10、外延沟道部分11和垂直半导体沟道60的部分，该垂直半导体沟道60是存储器堆叠体结构55的部分。单片三维NAND串的阵列可以包括多个电荷储存元件(其可以被实现为出现在每个存储器堆叠体结构55内的存储器材料层504的部分)。每个电荷储存元件可以定位为相邻于多个半导体沟道，即相邻于相应的的垂直半导体沟道60。单片三维NAND串的阵列可以包括具有实质上平行于衬底(9,10)的顶表面延伸的条形的多个控制栅电极。多个控制栅电极至少包括位于第一级器件级中的第一控制栅电极和位于第二级器件级中的第二控制栅电极。
参考图13，说明了本公开的第三示例性结构的半导体沟道的能带图。水平轴代表在存储器开口(例如，存储器孔)49中沿着径向轴的距离。垂直轴代表能带能量。N型第一半导体材料层611可以包括n掺杂的砷化镓铝，并且未掺杂的第一半导体材料层612可以包括未掺杂的砷化镓铝。第二半导体材料层514可以包括未掺杂的砷化镓。由于在界面处的带隙不连续，在接近于未掺杂的第一半导体材料层612和第二半导体材料层514之间的界面520处形成限制二维电子气430的量子阱540。由于电子的二维量子阱限制，在量子阱540中的二维电子气530可以提供电子的高迁移率运输。
本公开的器件因此可以通过采用在垂直的存储器器件中的半导体沟道内的二维量子阱来提供高迁移率的电荷载流子运输。在存储器堆叠体结构的读取操作期间，电子的高迁移率运输可以有利地用于增加存储器堆叠体结构的开态电流(on-currtent)并且增加信噪比。
虽然前述是指特定的优选实施例，但是应当理解的是，本公开不限于此。本领域普通技术人员将会想到，可以对本公开的实施例进行各种修改，并且此类修改旨在在本公开的范围内。在本公开中示出了采用特定结构和/或配置的实施例的情况下，应当理解的是，本公开可以采用功能上等同的任何其他兼容的结构和/或配置来实施，只要此类替换不是被明确禁止的或者对于本领域的普通技术人员而言是不可能的。本文所引用的所有出版物、专利申请和专利通过引用整体并入本文。

Claims (43)

1.一种单片三维存储器器件，包括：
包括绝缘层和导电层并位于衬底之上的交替层的堆叠体；
垂直延伸穿过所述交替层的堆叠体的存储器开口；
位于所述存储器开口的外围处的存储器膜；
延伸穿过所述存储器开口并且位于所述存储器膜之上的半导体沟道，并且包括：
具有第一带隙并且位于所述存储器膜之上的第一半导体材料层；以及
具有比所述第一带隙更窄的第二带隙并且位于所述第一半导体材料层之上的第二半导体材料层，其中用于电流传导的二维电子气在所述第一半导体材料层和所述第二半导体材料层之间的界面处或附近出现。
2.根据权利要求1所述的单片三维存储器器件，其中：
所述半导体沟道的导带在所述界面处或附近沿着径向方向具有最小值，以形成异质结构量子阱；
在所述第一半导体材料层和所述第二半导体材料层之间的所述界面处出现两种不同的半导体材料之间的异质结；以及
所述异质结具有圆柱形的片的配置，所述圆柱形的片具有实质上均匀的水平截面形状。
3.根据权利要求1所述的单片三维存储器器件，其中：
所述第一半导体材料层包括第一III-V化合物半导体材料；并且
所述第二半导体材料层包括与所述第一III-V化合物半导体材料不同的第二III-V化合物半导体材料。
4.根据权利要求3所述的单片三维存储器器件，其中：
所述第一化合物半导体材料是未掺杂的；并且
所述第二化合物半导体材料是未掺杂的。
5.根据权利要求3所述的单片三维存储器器件，其中：
所述第一化合物半导体材料的外部部分是n掺杂的；
所述第一化合物半导体材料的内部部分是未掺杂的；并且
所述第二化合物半导体材料是未掺杂的。
6.根据权利要求3所述的单片三维存储器器件，其中：
所述第一化合物半导体材料的外部部分是未掺杂；
所述第一化合物半导体材料的内部部分是n型三角掺杂的；并且
所述第二化合物半导体材料是未掺杂的。
7.根据权利要求3所述的单片三维存储器器件，其中：
所述第一化合物半导体材料的外部部分是未掺杂；
所述第一化合物半导体材料的中间部分是n型三角掺杂的；
所述第一化合物半导体材料的内部部分是未掺杂的；并且
所述第二化合物半导体材料是未掺杂的。
8.根据权利要求3所述的单片三维存储器器件，其中：
所述第一III-V化合物半导体材料包括从AlGaAs、GaAs、InAlAs和InGaAlAs中选择的材料；并且
所述第二III-V化合物半导体材料包括从GaAs、InGaAs、InP、InAs和InGaAsP中选择的材料。
9.根据权利要求1所述的单片三维存储器器件，其中：
所述存储器膜包括包含电荷俘获材料的电荷储存元件和与所述电荷储存元件的内侧壁接触的隧道介电层；
所述隧道介电层包括多个介电材料层的横向堆叠体，所述介电材料层包括至少一个高k介电材料层；
在所述横向堆叠体内的最外侧隧道介电层包括氧化硅；
在所述横向堆叠体内的最内侧隧道介电层包括氧化铝；并且
所述横向堆叠体包括在所述最内侧隧道介电层和所述最内侧隧道介电层之间的至少一个中间隧道介电层。
10.根据权利要求9所述的单片三维存储器器件，其中所述至少一个中间隧道介电层中的每一个可以从氮化硅层、氧化镧层、氧化铪层、氧化锆层和氧氮化硅层中选择。
11.根据权利要求9所述的单片三维存储器器件，其中所述存储器膜还包括与所述存储器开口的侧壁和所述电荷储存元件的外侧壁接触的阻挡介电层。
12.根据权利要求3所述的单片三维存储器器件，其中所述第一和第二III-V化合物半导体材料包括单晶或大晶粒多晶材料，所述大晶粒多晶材料沿着至少一个方向上的平均晶粒大小大于300nm。
13.根据权利要求12所述的单片三维存储器器件，其中所述第二III-V化合物半导体材料对准于所述第一III-V化合物半导体材料外延。
14.根据权利要求3所述的单片三维存储器器件，还包括位于所述存储器开口内并且在所述半导体沟道下方的外延基座，并且所述外延基座包括或者在组分上与半导体沟道的晶体III-V化合物半导体材料相同的单晶材料，或者在组分上与半导体沟道的晶体III-V化合物半导体材料不同的单晶材料。
15.根据权利要求14所述的单片三维存储器器件，其中所述基座的单晶材料在组分上与所述半导体沟道的所述晶体III-V化合物半导体材料不同。
16.根据权利要求15所述的单片三维存储器器件，其中所述基座的单晶材料包括单晶硅。
17.根据权利要求14所述的单片三维存储器器件，其中所述基座的单晶材料包括III-V半导体材料，所述III-V半导体材料在组分上与所述半导体沟道的所述第一半导体材料层或所述第二半导体材料层相同。
18.根据权利要求3所述的单片三维存储器器件，还包括：
位于所述半导体沟道的上部部分处的漏极区域；
位于所述衬底中并且与所述存储器开口横向隔开的源极区域，其中在所述存储器开口和所述源极区域之间的半导体材料层的部分包括提供连接于所述半导体沟道的电流传导路径的水平半导体沟道部分；以及
与所述源极区域接触并且通过绝缘间隔层与所述导电层电隔离的源极接触通孔结构。
19.根据权利要求18所述的单片三维存储器器件，其中所述漏极区域包括与所述第二半导体材料层的上部部分接触的掺杂的III-V化合物半导体材料漏极延伸区域、掺杂的硅区域、以及位于所述掺杂的硅区域和所述漏极延伸区域之间的含镍材料。
20.根据权利要求18所述的单片三维存储器器件，其中所述漏极区域包括与所述第二半导体材料层的上部部分接触的掺杂的III-V化合物半导体材料漏极延伸区域，以及与所述漏极延伸区域接触的金属III-V半导体合金区域，其中所述金属III-V半导体合金与漏极接触通孔结构相接触。
21.根据权利要求20所述的单片三维存储器器件，其中所述金属III-V半导体合金包括III-V半导体材料与镍、金、锌、锗和其合金中的至少一个的合金。
22.根据权利要求1所述的单片三维存储器器件，其中：
所述单片三维存储器器件包括位于所述衬底之上的垂直NAND器件；
所述导电层包括所述垂直NAND器件的分别的字线，或者电连接于所述垂直NAND器件的分别的字线；
所述衬底包括硅衬底；
所述垂直NAND器件包括位于所述硅衬底之上的单片三维NAND串的阵列；
NAND串的三维阵列的第一级器件级中的至少一个存储器单元可以位于所述NAND串的三维阵列的第二级器件级中的另一个存储器单元之上；
所述硅衬底包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应的一个；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一级器件级中的第一控制栅电极和位于所述第二级器件级中的第二控制栅电极。
23.一种形成三维存储器器件的方法，包括：
在衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体；
穿过所述交替层的堆叠体形成存储器开口；
在所述存储器开口中形成存储器膜；
在所述存储器膜之上形成具有第一带隙的第一半导体材料层；以及
在所述第一半导体材料层之上形成具有比所述第一带隙更窄的第二带隙的第二半导体材料层，其中异质结构量子阱形成在所述第一半导体材料层和所述第二半导体材料层之间的界面处。
24.根据权利要求23所述的方法，其中：
所述第一半导体材料层和所述第二半导体材料层共同地构成半导体沟道；
所述半导体沟道的导带在所述界面处或附近沿着径向方向具有最小值；
在第一半导体材料层和第二半导体材料层之间的界面处或附近形成含有用于电流传导的二维电子气的量子阱；
在所述第一半导体材料层和所述第二半导体材料层之间的界面处的两种不同的半导体材料之间形成异质结；并且
所述异质结具有圆柱形的片的配置，所述圆柱形的片具有实质上均匀的水平截面形状。
25.根据权利要求23所述的方法，其中：
所述第一半导体材料层包括第一III-V化合物半导体材料；并且
所述第二半导体材料层包括第二III-V化合物半导体材料。
26.根据权利要求25所述的方法，其中：
所述第一化合物半导体材料是未掺杂的；并且
所述第二化合物半导体材料是未掺杂的。
27.根据权利要求25所述的方法，其中：
通过沉积n掺杂的第一化合物半导体材料层作为外部部分并且随后沉积未掺杂的第一化合物半导体材料层作为内部部分来形成所述第一半导体材料层；并且
通过沉积未掺杂的第二化合物半导体材料层来形成所述第二半导体材料层。
28.根据权利要求25所述的方法，其中：
通过沉积未掺杂的第一化合物半导体材料层作为外部部分并且随后形成n型三角掺杂的第一化合物半导体材料层作为内部部分来形成所述第一半导体材料层；并且
通过沉积未掺杂的第二化合物半导体材料层来形成所述第二半导体材料层。
29.根据权利要求25所述的方法，其中：
通过沉积未掺杂的第一化合物半导体材料层作为所述第一化合物半导体材料的外部部分、形成n型三角掺杂的第一化合物半导体材料作为所述第一化合物半导体材料的中间部分以及沉积附加的第一化合物半导体材料层作为所述第一化合物半导体材料的内部部分来形成所述第一半导体材料层；并且
通过沉积未掺杂的第二化合物半导体材料层来形成所述第二半导体材料层。
30.根据权利要求25所述的方法，其中所述第一III-V化合物半导体材料和所述第二III-V化合物半导体材料包括单晶或大晶粒多晶材料，所述大晶粒多晶材料沿着至少一个方向上的平均晶粒大小大于300nm。
31.根据权利要求30所述的方法，其中：
所述第一半导体材料层被沉积在III族成核层之上；
所述第一半导体材料层在比所述第二半导体材料层更高的温度下进行沉积；并且
相应的第一自退火步骤和第二自退火步骤在沉积相应的第一半导体材料层和第二半导体材料层后进行。
32.根据权利要求25所述的方法，其中：
所述第一III-V化合物半导体材料包括从AlGaAs、GaAs、InAlAs和InGaAlAs中选择的材料；并且
所述第二III-V化合物半导体材料包括从GaAs、InGaAs、InP、InAs和InGaAsP中选择的材料。
33.根据权利要求23所述的方法，其中：
形成所述存储器膜包括形成包含电荷俘获材料的电荷储存元件，和形成在所述电荷储存元件的内侧壁上的隧道介电层；
所述隧道介电层包括多个介电材料层的横向堆叠体，所述介电材料层包含至少一个高k介电材料层；
在所述横向堆叠体内的最外侧隧道介电层包括氧化硅；
在所述横向堆叠体内的最内侧隧道介电层包括氧化铝；以及
在形成所述最外侧隧道介电层后和在形成所述最内侧隧道介电层之前通过沉积至少一个中间隧道介电层来形成所述横向堆叠体。
34.根据权利要求33所述的方法，其中：
所述至少一个中间隧道介电层中的每一个从氮化硅层、氧化镧层、氧化铪层、氧化锆层和氧氮化硅层中选择；并且
形成所述存储器膜还包括形成在所述存储器开口的侧壁上的阻挡介电层，其中所述电荷储存元件在所述阻挡介电层上形成。
35.根据权利要求23所述的方法，还包括在所述存储器开口的底部部分处形成外延单晶基座，其中所述存储器膜在所述外延基座之上和在所述外延基座上形成，其中所述第一半导体材料层和所述第二半导体材料层中的每一个形成为单晶或多晶的III-V化合物半导体材料层。
36.根据权利要求35所述的方法，其中所述基座的单晶材料在组分上与所述III-V化合物半导体材料不同。
37.根据权利要求36所述的方法，其中所述基座的单晶材料包括单晶硅。
38.根据权利要求35所述的方法，其中所述基座的单晶材料包括III-V半导体材料，所述III-V半导体材料在组分上与所述第一半导体材料层或所述第二半导体材料层相同。
39.根据权利要求23所述的方法，还包括：
在所述第二半导体材料层的上部部分处形成漏极区域；
形成位于所述衬底中并且与所述存储器开口横向隔开的源极区域；
穿过所述交替层的堆叠体形成背侧接触沟槽；并且
通过采用引入到所述背侧接触沟槽中的蚀刻剂移除相对于所述第一材料层有选择性的所述第二材料层来形成背侧凹陷；
在所述背侧凹陷中形成导电层，其中所述第一材料层是绝缘层，并且形成所述绝缘层和所述导电层的交替的堆叠体；
在形成所述交替的堆叠体后在所述背侧接触沟槽中形成绝缘间隔层；以及
在所述绝缘间隔层内侧的腔内形成接触通孔结构。
40.如权利要求39所述的方法，其中形成所述漏极区域包括掺杂所述第二半导体材料层的上部部分以形成与所述第二半导体材料层的上部部分接触的掺杂的III-V化合物半导体材料漏极延伸区域，在所述漏极延伸区域之上形成含镍材料层，并且在所述含镍材料层之上形成掺杂的硅区域。
41.如权利要求39所述的方法，其中形成所述漏极区域包括掺杂所述第二半导体材料层的上部部分以形成与所述第二半导体材料层的上部部分接触的掺杂的III-V化合物半导体材料漏极延伸区域，并且形成与所述漏极延伸区域接触的金属III-V半导体合金，并且还包括形成与所述金属III-V半导体合金接触的漏极接触通孔结构。
42.根据权利要求41所述的方法，其中所述金属III-V半导体合金包括III-V半导体材料与镍、金、锌、锗和其合金中的至少一个的合金。
43.根据权利要求39所述的方法，其中：
所述单片三维存储器器件包括位于所述衬底之上的垂直NAND器件
所述导电层包括所述垂直NAND器件的分别的字线，或者电连接于所述垂直NAND器件的分别的字线；
所述衬底包括硅衬底；
所述垂直NAND器件包括位于所述硅衬底之上的单片三维NAND串的阵列；
NAND串的三维阵列的第一级器件级中的至少一个存储器单元可以位于所述NAND串的三维阵列的第二级器件级中的另一个存储器单元之上；
所述硅衬底包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应的一个；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一级器件级中的第一控制栅电极和位于所述第二级器件级中的第二控制栅电极。
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