CN109791932A - 具有漏极选择级隔离结构的三维存储器器件及其制造方法 - Google Patents

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Abstract

本发明提供了在衬底上方形成的层堆叠体，所述层堆叠体包括绝缘层和牺牲材料层的交替堆叠体。在形成存储器堆叠结构之后，穿过所述层堆叠体形成背侧沟槽。所述牺牲材料层被导电层替换。在形成所述导电层之后，通过所述堆叠体的漏极选择级形成漏极选择级电介质隔离结构。所述漏极选择级电介质隔离结构横向分开导电层的部分，所述导电层的部分用作所述存储器堆叠结构的漏极选择级栅极电极。

Description

具有漏极选择级隔离结构的三维存储器器件及其制造方法
相关申请
本申请要求提交于2016年8月23日的美国非临时专利申请序列号15/244,428的优先权的权益，该申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及采用漏极选择级隔离结构的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36(“具有堆叠环绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器”，国际电子器件会议期刊(2001年)第33-36期)的文章中公开。
发明内容
根据本公开的一个方面，形成三维存储器器件的方法包括：在衬底上方形成层堆叠体，其中层堆叠体包括绝缘层和牺牲材料层的交替堆叠体；通过交替堆叠体形成存储器堆叠结构；通过交替堆叠体形成背侧沟槽；通过相对于绝缘层选择性地移除牺牲材料层形成背侧凹陷部；在背侧凹陷部中形成导电层；并且在形成导电层之后在三维存储器器件的漏极选择级中形成电介质隔离结构。
根据本公开的另一个方面，三维存储器器件包括：绝缘层和导电层的交替堆叠体，其位于衬底上方；存储器堆叠结构，其延伸穿过该交替堆叠体，其中存储器堆叠结构中的每个包括存储器薄膜和竖直半导体沟道，竖直半导体沟道接触存储器薄膜的内侧壁；和电介质隔离结构，其延伸穿过交替堆叠体内的层的第一子集，第一子集小于整个交替堆叠体。交替堆叠体内的层的第一子集位于交替堆叠体的上部中，并且层的第一子集内的每个导电层包括三维存储器器件的漏极选择栅极，其物理接触电介质隔离结构的侧壁。
根据本公开的另一个方面，三维存储器器件包括：位于衬底上方的绝缘层和第一导电层的交替堆叠体，位于交替堆叠体上方并且包括金属-半导体合金材料的至少一个第二导电层，该金属-半导体合金材料具有不同于第一导电层内的任何材料的不同成分；存储器堆叠结构，其延伸穿过交替堆叠体以及至少一个第二导电层，其中存储器堆叠结构中的每个包括存储器薄膜和竖直半导体沟道，竖直半导体沟道接触存储器薄膜的内侧壁；和电介质隔离结构，其位于第一导电层上方，并且接触至少一个第二导电层的至少最顶层的侧壁。
附图说明
图1为根据本公开的第一实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的第一示例性结构的示意性竖直剖面图。
图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的第一示例性结构的示意性竖直剖面图。
图3为根据本公开的第一实施方案的在形成阶梯式台面和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。
图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。
图4B为图4A的第一示例性结构的俯视图。竖直平面A-A’为图4A的示意性竖直剖面图的平面。
图5A至图5H为根据本公开的第一实施方案的在用于形成存储器堆叠结构的各种处理步骤期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6A为根据本公开的第一实施方案的在形成隔离沟槽之后的第一示例性结构的示意性竖直剖面图。
图6B为图6A的第一示例性结构的俯视图。竖直平面A-A’为图6A的示意性竖直剖面图的平面。
图7为根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的示意性竖直剖面图。
图8A为根据本公开的第一实施方案的在移除光致抗蚀剂层之后的第一示例性结构的示意性竖直剖面图。
图8B为图8A的第一示例性结构的俯视图。竖直平面A-A’为图8A的示意性竖直剖面图的平面。
图9为根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。
图10A至图10D是根据本公开的第一实施方案的在形成导电层期间背侧沟槽周围的第一示例性结构的区域的顺序竖直剖面图。
图10E是在图10D的处理步骤处的隔离沟槽的竖直剖面图。
图11A是根据本公开的第一实施方案的各向异性蚀刻之后背侧沟槽周围的第一示例性结构的区域的竖直剖面图。
图11B是根据本公开的第一实施方案的各向异性蚀刻之后的隔离沟槽的竖直剖面图。
图12A是根据本公开的第一实施方案的在形成导电层之后背侧沟槽周围的第一示例性结构的区域的竖直剖面图。
图12B是根据本公开的第一实施方案的在形成导电层之后的隔离沟槽的竖直剖面图。
图13A是根据本公开的第一实施方案的在形成绝缘间隔物之后背侧沟槽周围的第一示例性结构的区域的竖直剖面图。
图13B是根据本公开的第一实施方案的在形成电介质隔离结构之后的隔离沟槽的竖直剖面图。
图14是在图13A和图13B的处理步骤处的第一示例性结构的竖直剖面图。
图15是根据本公开的第一实施方案的在形成背侧接触结构之后的第一示例性结构的示意性竖直剖面图。
图16A是根据本公开的第一实施方案的在形成附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图16B是图16A的第一示例性结构的俯视图。竖直平面A-A’为图16A的示意性竖直剖面图的平面。
图17A是根据本公开的第二实施方案的在形成导电层之后背侧沟槽周围的第二示例性结构的区域的竖直剖面图。
图17B是根据本公开的第二实施方案的在形成导电层之后的隔离沟槽的区域的竖直剖面图。
图18是在图17A和图17B的处理步骤处的第二示例性结构的竖直剖面图。
图19是根据本公开的第二实施方案的在从内侧背侧沟槽移除导电填充结构之后的第二示例性结构的竖直剖面图。
图20是根据本公开的第二实施方案的在形成背侧接触结构之后的第二示例性结构的示意性竖直剖面图。
图21是根据本公开的第二实施方案的在从隔离沟槽移除导电填充结构之后的第二示例性结构的示意性竖直剖面图。
图22A是根据本公开的第二实施方案的在形成电介质隔离结构和附加接触通孔结构之后的第二示例性结构的示意性竖直剖面图。
图22B是包括图22A的第二示例性结构中的电介质隔离结构的区域的放大视图。
图23是根据本公开的第二实施方案的在从隔离沟槽移除导电填充结构之后的第二示例性结构的另选实施方案的示意性竖直剖面图。
图24是根据本公开的第二实施方案的在形成电介质隔离结构和附加接触通孔结构之后的第二示例性结构的另选实施方案的示意性竖直剖面图。
图25是根据本公开的第三实施方案的在形成存储器堆叠结构和支撑柱结构之后的第三示例性结构的垂直剖视图。
图26A是根据本公开的第三实施方案的在形成背侧沟槽之后的第三示例性结构的竖直剖面图。
图26B为图26A的第三示例性结构的俯视图。竖直平面A-A’为图26A的示意性竖直剖面图的平面。
图27A为根据本公开的第三实施方案的在形成绝缘间隔物和背侧接触结构之后的第三示例性结构的竖直剖面图。
图27B为图27A的第三示例性结构的俯视图。竖直平面A-A’为图27A的示意性竖直剖面图的平面。
图28A为根据本公开的第三实施方案的在形成隔离沟槽之后的第三示例性结构的示意性竖直剖面图。
图28B为图28A的第三示例性结构的俯视图。竖直平面A-A’为图28A的示意性竖直剖面图的平面。
图29为根据本公开的第三实施方案的在形成第二背侧凹陷部之后的第三示例性结构的示意性竖直剖面图。
图30A为根据本公开的第三实施方案的在形成第二导电层之后的第三示例性结构的示意性竖直剖面图。
图30B为图30A的第三示例性结构的俯视图。竖直平面A-A’为图30A的示意性竖直剖面图的平面。
图31A为根据本公开的第三实施方案的在形成电介质隔离结构之后的第三示例性结构的示意性竖直剖面图。
图31B是图31A的第三示例性结构中的电介质隔离结构的区域的放大视图。
图32是根据本公开的第四实施方案的在形成存储器堆叠结构和支撑柱结构之后的第四示例性结构的垂直剖视图。
图33A是根据本公开的第四实施方案的在形成背侧沟槽之后的第四示例性结构的竖直剖面图。
图33B为图33A的第四示例性结构的俯视图。竖直平面A-A’为图33A的示意性竖直剖面图的平面。
图34A为根据本公开的第四实施方案的在形成绝缘间隔物和背侧接触结构之后的第四示例性结构的竖直剖面图。
图34B为图34A的第四示例性结构的俯视图。竖直平面A-A’为图34A的示意性竖直剖面图的平面。
图35A为根据本公开的第四实施方案的在形成隔离沟槽之后的第四示例性结构的示意性竖直剖面图。
图35B为图35A的第四示例性结构的俯视图。竖直平面A-A’为图35A的示意性竖直剖面图的平面。
图36为根据本公开的第四实施方案的在形成第二背侧凹陷部之后的第四示例性结构的示意性竖直剖面图。
图37为根据本公开的第四实施方案的在沉积金属层之后的第四示例性结构的示意性竖直剖面图。
图38为根据本公开的第四实施方案的在形成第二导电层之后的第四示例性结构的示意性竖直剖面图。
图39为根据本公开的第四实施方案的在移除金属层的未反应部分之后的第四示例性结构的示意性竖直剖面图。
图40是根据本公开的第四实施方案的在形成电介质隔离结构和气隙之后的第四示例性结构的示意性竖直剖面图。
图41是根据本公开的第四实施方案的在形成附加接触通孔结构之后的第四示例性结构的示意性竖直剖面图。
图42是根据本公开的第四实施方案的在形成附加接触通孔结构之后的第四示例性结构的另选实施方案的示意性竖直剖面图。
具体实施方式
如上讨论，本公开涉及包括多层级存储器阵列的竖直堆叠的三维存储器器件及其制造方法，在下面描述了其各个方面。本公开的实施方案可用于形成各种结构，包括多级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元素，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下面的或上覆的结构的整体上方延伸，或者可具有比下面的或上覆的结构的范围小的范围。另外，层可以是均匀或不均匀的连续结构的厚度比连续结构的厚度小的区域。例如，层可以位于连续结构的顶表面和底表面之间或所在位置的任何一对水平平面之间。层可水平地、竖直地和/或沿渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下面级的层上。相反，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如标题为“Three-dimensional Structure Memory(三维结构存储器)”的美国专利No.5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在粘结前将衬底减薄或从存储器级移除，但由于存储器级最初是在单独的衬底上方形成的，所以这种存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
本发明的各种实施例可用于形成漏极选择级隔离结构，其允许在连接到同一组位线的多组存储器堆栈结构中选择一组存储器堆栈结构(例如，NAND串)。在相邻的一对背侧沟槽之间提供多于两组的存储器堆叠结构的情况下，在用导电层替换牺牲材料层之前，漏极选择级隔离结构的形成防止了在漏极选择级隔离结构之间替换牺牲材料层的中心部分。
有鉴于此，提供了形成各种实施方案的导电层和漏极选择级隔离结构的方法，其允许替换漏极选择级隔离结构之间的牺牲材料层的中心部分。如本文所用，漏极选择级对应于三维存储器器件的漏极选择栅极的位置。例如，漏极选择级可以位于最低漏极选择栅极的底表面和最高漏极选择栅极的顶表面之间。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括衬底，衬底可以是半导体衬底(9，10)。衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有范围为从1.0S/cm至1.0×105S/cm的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料，电掺杂剂的浓度提供的电导率为从1.0×10-6S/cm至1.0×105S/cm的范围内。“本征半导体材料”是指不被掺杂以电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极盖层介电层，并且可以随后将其图案化以形成至少一个栅极结构(150,152,154,158)，所述栅极结构中的每个可以包括栅极电介质150、栅电极(152,154)和栅极盖层电介质158。栅电极(152,154)可以包括第一栅电极部分152和第二栅电极部分154的堆叠。可以通过沉积和各向异性蚀刻介电衬垫围绕至少一个栅极结构(150,152,154,158)形成至少一个栅极间隔物156。有源区130可以例如通过引入采用至少一个栅极结构(150,152,154,158)作为掩模结构的电掺杂剂来形成在衬底半导体层9的上部部分中。根据需要可以采用附加掩模。活性区域130可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫161和第二介电衬垫162。第一介电衬垫161和第二介电衬垫162中的每个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在示例性示例中，第一介电衬垫161可以是氧化硅层，并且第二介电衬垫162可以是氮化硅层。外围电路的至少一个半导体器件可以含有随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层170。在一个实施方案中，平面化介电层170的平面化顶表面可以与介电衬垫(161,162)的顶表面共面。随后，可以从某个区域移除平面化介电层170和介电衬垫(161,162)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理暴露”。
可选的半导体材料层10可以通过沉积单晶半导体材料(例如通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。所沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。沉积的半导体材料的位于平面化介电层170的顶表面上方的部分可以例如通过化学机械平面化(CMP)移除。在这种情况下，半导体材料层10可以具有与平面化介电层170的顶表面共面的顶表面。
至少一个半导体器件700的区域(即区)本文称为外围器件区域200。随后形成存储器阵列的区本文称为存储器阵列区100。用于随后形成导电层的阶梯式台面的接触区域300可在存储器阵列区域100和外围器件区域200之间提供。可选地，栅极介电层12可以形成在半导体材料层10和平面化介电层170上方。栅极介电层12可以是例如氧化硅层。栅极介电层12的厚度可以为在3nm至30nm的范围内，但也可以采用更小和更大的厚度。
参考图2，交替的多个第一材料层(其可为绝缘层32)和第二材料层(其可为牺牲材料层42)的堆叠形成在衬底的顶表面的上方，其可以例如在栅极介电层12的顶表面上。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的末端元件的第一元件的每个实例在两侧毗连第二元件的两个实例，并且不是交替的多个元件的末端元件的第二元件的每个实例在两侧毗连第一元件的两个实例。第一元件可以具有相同的厚度，或者可以具有不同的厚度。第二元件可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或构成中被修改的瞬态结构。
交替的多个的堆叠本文称为交替堆叠体(32,42)。在一个实施方案中，交替堆叠体(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂或不掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐的介电金属氧化物以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除“对于”第二材料是“选择性的”。第一材料的移除速率与第二材料的移除速率的比率本文称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔材料层，该半导体材料包括硅和锗中的至少一种。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四甲酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
可以将牺牲材料层42适当地图案化，以使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可为在20nm至50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可采用更小和更大的厚度。绝缘层32和牺牲材料层(例如控制栅电极或牺牲材料层)42的对的重复次数可为在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶栅电极和底栅电极可用作选择栅极电极。在一个实施方案中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均匀厚度。
虽然本公开使用间隔材料层是随后被导电层取代的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔材料层的步骤。
任选地，绝缘覆盖层70可形成在交替堆叠体(32,42)上方。绝缘覆盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘覆盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘覆盖层70可以具有比绝缘层32中的每个更大的厚度。绝缘覆盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘覆盖层70可以是氧化硅层。
参考图3，阶梯式腔体可形成在位于存储器阵列区域(例如，器件区域)100和外围区域200之间的接触区域300内，该外围区域包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，由此使得阶梯式腔体的水平横截面形状随着距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复进行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如：第一类型的蚀刻工艺，其使腔体深度竖直地增加了一级或多级；和第二类型的蚀刻工艺，其横向地扩展在第一类型的随后的蚀刻工艺中要竖直蚀刻的区域。如本文所用，包括交替多个级的结构的“级”被定义成结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯式腔体之后，交替堆叠体(32,42)的外围部分在形成阶梯式腔体之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，由此使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。
通过使交替堆叠体(32,42)图案化形成台面区域。交替叠堆(32，42)内除了最顶部牺牲材料层42之外的每个牺牲材料层42比交替叠堆(32，42)内的任何上覆牺牲材料层42横向延伸得更远。台面区域包括交替堆叠体(32,42)的阶梯式表面，其从交替堆叠体(32,42)内的最底层持续延伸至交替堆叠体(32,42)内的最顶层。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平坦化(CMP)从绝缘覆盖层70的顶表面上方移除沉积介电材料的多余部分。
填充阶梯式腔体的沉积介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和水平横截面积的元件，该水平横截面积随着与其上存在该元件的衬底顶表面的竖直距离而单调地增大。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘覆盖层70和后向阶梯式介电材料部分65上方，并且可以使光刻材料堆叠光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘覆盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠体(32,42)来转印光刻材料堆叠中的图案。图案化光刻材料叠堆中开口下面的交替叠堆(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘覆盖层70和存储器阵列区域100中的整个交替堆叠体(32,42)形成。支撑开口19穿过后向阶梯式介电材料部分65和交替堆叠体(32,42)的位于接触区域300中阶梯式表面下方的部分形成。
存储器开口49延伸穿过交替堆叠体(32，42)的整体。支撑开口19延伸穿过交替堆叠体(32，42)内的层的子集。用于蚀刻穿过交替叠堆(32，42)的材料的各向异性蚀刻过程的化学属性可交替以优化交替堆叠体(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化光刻材料叠堆。
存储器开口49和支撑开口19可以穿过栅极介电层12形成，以使得存储器开口49和支撑开口19从交替堆叠体(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以可选地进行对半导体材料层10的过度蚀刻。可在移除光刻材料堆叠之前或之后进行过度蚀刻。换句话讲，半导体材料层10的凹陷表面可以从半导体材料层10的未加工顶表面垂直偏移凹陷深度。凹陷深度可以为在例如1nm至50nm的范围内，但也可以采用更小和更大的凹陷深度。过度蚀刻是可选的并且可以省略。如果不进行过度蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每个可包括侧壁(或多个侧壁)，其基本上垂直于衬底的最顶表面延伸。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。作为另外一种选择，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口49是图4A和图4B的示例性结构中的存储器开口49之一。相同的结构变化同时发生在其他存储器开口49中的每个中和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘覆盖层70、交替堆叠体(32,42)、栅极介电层12并且可选地延伸到半导体材料层10的上部中。在该处理步骤处，每个支撑开口19可以延伸穿过后向阶梯式介电材料部分65、交替堆叠体(32,42)中的层子集、栅极介电层12并且可选地穿过半导体材料层10的上部。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可为在0nm至30nm的范围内，但也可采用更大的凹陷深度。可选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，可选的外延沟道部分(例如，外延基座)11可以例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部处。每个外延沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，外延沟道部分11可以掺杂有与半导体材料层10相同导电类型的电掺杂剂。
在一个实施方案中，每个外延沟道部分11的顶表面可以形成在包括牺牲材料层42的顶表面的水平平面之上。在这种情况下，通过用相应的导电材料层替换每个牺牲材料层42，可以随后形成至少一个源极选择栅极电极，每个牺牲材料层42位于包括外延沟道部分11的顶表面的水平平面下方。外延沟道部分11可以是晶体管沟道的一部分，其在随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部形成的漏极区之间延伸。腔体49'存在于外延沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，外延沟道部分11可以包括单晶硅。在一个实施方案中，外延沟道部分11可以具有第一导电类型的掺杂，其与外延沟道部分所接触的半导体材料层10的导电类型是相同的。如果不存在半导体材料层10，则外延沟道部分11可直接形成在衬底半导体层9上，其可以具有第一导电类型的掺杂。
参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠体可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以为在1nm至20nm的范围内，但也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻止所存储的电荷泄漏到控制栅电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
作为另外一种选择或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)形成阻挡介电层52的介电半导体化合物。介电半导体化合物的厚度可以为在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。作为另外一种选择，可以省略阻挡介电层52，并且可以在随后形成的存储器膜的表面上形成背侧凹陷之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。作为另外一种选择，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化分立部分，导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕集材料部分或电隔离的导电材料部分)代替的实施方案。
电荷存储层54可以形成为均一组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该间隔开的浮栅材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。作为另外一种选择或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。作为另外一种选择，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术形成电荷存储层54。电荷存储层54的厚度可以为在2nm至20nm的范围内，但也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适的电偏压条件下穿过该介电材料来进行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来进行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以为在2nm至20nm的范围内，但也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成第一半导体沟道层601。第一半导体沟道层601的厚度可以为在2nm至10nm的范围内，但也可以采用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，采用至少一种各向异性蚀刻工艺顺序地各向异性地蚀刻可选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的位于绝缘盖层70的顶表面上方的部分。此外，可以移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每个。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区域的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中邻近牺牲材料层42的每个部分构成电荷存储区域。
外延沟道部分11的表面(或在不采用外延沟道部分11的情况下的半导体材料层10的表面)可以穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52在开口下面物理地暴露。任选地，在每个腔体49'的底部处的物理暴露的半导体表面可以竖直地凹陷，以使得在腔体49'下面的凹陷的半导体表面竖直地偏离外延沟道部分11(或在没有采用外延沟道部分11的情况下的半导体衬底层10)的最顶表面达凹陷距离。隧穿介电层56位于电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与周围材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参见图5E，第二半导体沟道层602可直接沉积在外延沟道部分11的半导体表面上或者半导体衬底层10上(如果部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。任选的第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成第二半导体沟道层602。第二半导体沟道层602的厚度可以为在2nm至10nm的范围内，但也可以采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的腔体49'，或者可完全填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5F，在每个存储器开口中的腔体49’未被第二半导体沟道层602完全填充的情况下，可将介电核心层62L沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5G，可例如通过从绝缘覆盖层70的顶表面上方的凹陷蚀刻来移除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以全部位于存储器开口49内或者全部位于支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向包围竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同地构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图5H，每个介电核心62的顶表面可进一步凹陷在每个存储器开口内，例如通过凹陷蚀刻到位于绝缘覆盖层70的顶表面和绝缘覆盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区域内来形成漏极区域63。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘覆盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区域63。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿电介质层、实施为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。外延沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合本文称为存储器开口填充结构(11,55,62,63)。每个支撑开口19内的外延沟道部分11(如果存在)、存储器薄膜50(当其位于支撑开口19中时称为介电层堆叠体50’)、竖直半导体沟道60、介电核心62和虚设漏极区63’(即未电连接到位线的漏极区)的每个组合填充相应的支撑开口19，并且构成支撑柱结构20，如图6A所示。
参照图6A和图6B，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构(11,55,62,63)和支撑柱结构20之后的示例性结构。存储器开口填充结构(11,55,62,63)的实例可以形成在图4A和图4B的结构的每个存储器开口49内。支撑柱结构20的实例可以形成在图4A和图4B的结构的每个支撑开口19内。
每个示例性存储器堆叠结构55包括竖直半导体沟道60，其可包括多个半导体沟道层(601,602)和存储器薄膜50。存储器薄膜50可包括横向包围竖直半导体沟道60的隧穿介电层56以及横向包围隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于另选存储器堆叠结构，包括用于存储器薄膜50和/或用于竖直半导体沟道60的不同层堆叠体或结构。
可以穿过位于漏极选择栅极级处的绝缘覆盖层70、绝缘层32和牺牲材料层42形成隔离沟槽71。如本文所用，漏极选择栅极级是指漏极选择栅极(SGD)的等级，其为位于竖直NAND串的漏极区附近的漏极选择栅极电极。例如，光致抗蚀剂层(未示出)可以施加在绝缘覆盖层70和后向阶梯式介电材料部分65上方，并且可以使光致抗蚀剂层光刻图案化以形成横向延伸的开口，该开口可以沿着第一水平方向hd1(例如，字线方向)延伸。横向延伸的开口可以沿着第二水平方向hd2(例如，位线方向)互相隔开，第二水平方向可以垂直于第一水平方向。光致抗蚀剂层中的开口可覆盖存储器堆叠结构55和支撑柱结构20的组之间的区域，即在没有存储器堆叠结构55和支撑柱结构20的区域中。可以进行各向异性蚀刻以将光致抗蚀剂层中的图案转印到绝缘覆盖层70、位于漏极选择栅极级处的牺牲材料层42以及位于最底部漏极选择栅极级处的牺牲材料层42之间的绝缘层32的子集中。穿过绝缘覆盖层70、位于漏极选择栅极级的牺牲材料层42和居间绝缘层32处的转印图案构成隔离沟槽71。每个隔离沟槽71可以延伸穿过存储器阵列区域100和接触区域300，并且可以横向分开不同组的存储器堆叠结构55和支撑柱结构20。
交替堆叠体(32,42)内的层的子集位于交替堆叠体(32,42)的上部中。层的子集包括位于漏极选择栅极级处的牺牲材料层42和位于最底部漏极选择栅极级处的牺牲材料层42上方的绝缘层32。层的子集内的每个层被每个隔离沟槽71横向分成一对物理上分离的部分。
参考图7，光致抗蚀剂层77可以施加在交替堆叠体(32,42)上方和隔离沟槽71中，由此使得光致抗蚀剂层77填充隔离沟槽71。光致抗蚀剂层被光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。可以穿过交替堆叠体(32,42)和/或采用各向异性蚀刻的后向阶梯式介电材料部分65来转印光致抗蚀剂层中的图案，以形成背侧沟槽79，该背侧沟槽至少垂直延伸到衬底(9,10)的顶表面，并且在方向hd1上横向延伸穿过存储器阵列区域100和接触区域300。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。
参考图8A和图8B，光致抗蚀剂层可以例如通过灰化移除。背侧沟槽79可以沿着平行于隔离沟槽71的长度方向的第一水平方向hd1延伸。每个背侧沟槽79可以位于隔离沟槽71之间，并且每个隔离沟槽71可以位于背侧沟槽79之间。
参考图9和图10A，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图10A示出了图9的示例性结构的区域。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器薄膜50以及介电层堆叠体50’的最外层材料选择性地移除牺牲材料层42的第二材料。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、支撑柱结构20和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。在另一个实施方案中，牺牲材料层42可包括半导体材料诸如多晶硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅、氮化硅和介电金属氧化物。在这种情况下，可修改背侧沟槽79的深度，以使得背侧沟槽79的最底表面位于栅极介电层12内，即，以避免半导体材料层10的顶表面的物理暴露。
对于第一材料和存储器薄膜50和介电层堆叠体50’的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽中的湿法蚀刻工艺，磷酸对于氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的侧向尺寸可大于背侧凹陷部43的高度。可在从中移除牺牲材料层42的第二材料的体积中形成多个背侧凹陷部43。其中形成存储器堆叠结构55的存储器开口本文称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串的阵列的相应字线的空间。
多个背侧凹陷部43中的每个可基本平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下面的绝缘层32的顶表面和上覆的绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
通过将半导体材料热转换和/或等离子体转换成介电材料，可以将任选的外延沟道部分11和半导体材料层10的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以在拓扑上同胚于环面即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件在拓扑上同胚于环面的。管状介电间隔物116包括介电材料，其包括与外延沟道部分11相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，由此使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可以包括外延沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面介电部分616包括介电材料，其包括与半导体材料层相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，由此使得平面介电部分616的材料是介电材料。在一个实施方案中，平面介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图10B，可以可选地形成背侧阻挡介电层44。图10B示出了在绝缘覆盖层70的顶表面下方的区域，并且因此未示出阻挡介电层44在绝缘覆盖层70的顶表面上方的部分。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，其用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面介电部分616是任选的。在一个实施方案中，可以通过诸如原子层沉积(ALD)的保形沉积工艺形成背侧阻挡介电层44。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以为在1nm至15nm的范围内，诸如2nm至6nm，但也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。作为另外一种选择或除此之外，背侧阻挡介电层可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层。背侧阻挡介电层的厚度可以为在1nm至10nm的范围内，但也可以采用更小和更大的厚度。背侧阻挡介电层形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理暴露于背侧凹陷部43的部分以及平面电介质部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层的部分内。
参考图10C，金属衬垫层46A可以沉积在背侧凹陷部中。图10C示出了在绝缘覆盖层70的顶表面下方的区域，并且因此未示出绝缘覆盖层70的顶表面上方的结构。在一个实施方案中，金属衬垫层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属衬垫层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属衬垫层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属衬垫层46A的厚度可以为在2nm至8nm的范围内，诸如3nm至6nm，但也可以采用更小和更大的厚度。在一个实施方案中，金属衬垫层46A可以基本上由导电金属氮化物诸如TiN组成。
参考图10D和图10E，金属填充材料层46B可以沉积在多个背侧凹陷部43中、至少一个背侧沟槽79的侧壁上以及绝缘覆盖层70的顶表面上方。图10D示出了在绝缘覆盖层70的顶表面下方的背侧沟槽79周围的区域，并且因此未示出绝缘覆盖层70的顶表面上方的结构。图10E示出了在绝缘覆盖层70的顶表面下方的隔离沟槽71周围的区域，并且因此未示出绝缘覆盖层70的顶表面上方的结构。金属填充材料层46B可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属衬垫46A与绝缘层32和存储器堆叠结构55隔开，金属衬垫可以是阻止氟原子扩散穿过其中的金属阻挡层。金属填充材料层46A的厚度可以为在2nm至8nm的范围内，诸如3nm至6nm，但也可以采用更小和更大的厚度。
金属衬垫层46A和金属填充材料层46B的厚度可以选择成由此使得每个背侧凹陷部43和隔离沟槽71不完全填充有金属衬垫层46A和金属填充材料层46B。例如，漏极选择级腔体71’存在于每个隔离沟槽71内。
参考图11A和图11B，进行各向异性蚀刻以从背侧沟槽79内部并且从隔离沟槽71内部移除金属衬垫层46A和金属填充材料层46B的竖直部分。各向异性蚀刻可以对于绝缘覆盖层70的介电材料和/或背侧阻挡介电层44和平面介电部分616的介电材料具有选择性。
参考图12A和图12B，图10D、图10E、图11A和图11B的处理步骤可以重复至少一次以填充背侧凹陷部的剩余体积，而不填充背侧沟槽79和隔离沟槽71的体积。具体地讲，至少一个附加金属填充材料层可以通过相应的保形沉积方法沉积在背侧凹陷部43的剩余体积中以及背侧沟槽79和隔离沟槽71中，由此使得背侧凹陷部43完全填充有通过背侧沟槽79和隔离沟槽71沉积的一个或多个金属填充材料层。所述至少一个附加金属填充材料层可包括可用于金属填充材料层46B的材料中的任何者。进行各向异性蚀刻以从背侧沟槽79和隔离沟槽71移除至少一个附加金属填充材料层的部分。沉积在隔离沟槽71和背侧沟槽79中的多个金属填充材料层中的每个随后通过选择性各向异性蚀刻从背侧沟槽79和隔离沟槽71移除，同时多个金属填充材料层累积在背侧凹陷部43中，以在每个背侧凹陷部43内形成金属填充材料部分46C。例如，对于钨金属填充材料部分46C，可以采用使用氧气和氟化气体等离子体诸如SF6、CF4、CBrF3和CHF3的反应离子蚀刻。每个金属材料部分46C包括至少一个附加金属填充材料层的实例。
因此，金属填充材料部分46C形成在背侧凹陷部的每个剩余体积内。每组金属衬垫层46A、金属填充材料层46B和金属填充材料部分46C构成导电层46。多个导电层46可以形成在多个背侧凹陷部43中。因此，每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分中。管状介电间隔物116横向围绕外延沟道部分11。在形成导电层46时，最底部的导电层46横向围绕每个管状介电间隔物116。
参考图13A、图13B和图14，可以通过保形沉积工艺在背侧沟槽79和隔离沟槽71中形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以大于隔离沟槽71的最大宽度的一半。在这种情况下，隔离沟槽71可以完全填充有绝缘材料层，而背侧沟槽79没有完全填充有绝缘材料层，因为背侧沟槽79比隔离沟槽71更宽。例如，绝缘材料层的厚度可以为在16nm至100nm的范围内，但也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。进行各向异性蚀刻以从绝缘覆盖层70上方和每个背侧沟槽79的底部处移除绝缘材料层的水平部分。背侧沟槽79中的绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74包围的体积内。隔离沟槽71中的绝缘材料层的每个部分构成电介质隔离结构72。在蚀刻绝缘间隔物74期间，电介质隔离结构72可以稍微凹入隔离沟槽71中。
第一示例性结构包括层堆叠体，其包括绝缘覆盖层70以及绝缘层32和导电层46的交替堆叠体。电介质隔离结构72通过层堆叠体内的一组层形成。具体地讲，层堆叠体内的该组层(电介质隔离结构72延伸穿过其中)包括：绝缘覆盖层70；一组至少一个导电层46，其包括最顶部导电层46并且位于漏极选择级处；和任何绝缘层32，其在多于两个导电层46位于漏极选择级处的情况下位于最底部漏极选择级处的最底部导电层46上方。
参考图15，通过将电掺杂剂注入半导体材料层10的物理暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分在穿过绝缘间隔物74的相应开口下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有比穿过绝缘间隔物74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区61和多个外延沟道部分11之间延伸的上部构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。在交替叠层(32,46)内形成导电层46时提供的最底部导电层46可以包括用于场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
接触通孔结构76可以形成在每个腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以为在3nm至30nm的范围内，但也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖交替堆叠体(32,46)的绝缘覆盖层70作为停止层使至少一种导电材料平面化。如果采用化学机械平面化(CMP)工艺，那么绝缘覆盖层70可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参考图16A和图16B，可以通过绝缘覆盖层70并且可选地通过后向阶梯式介电材料部分65形成附加的接触通孔结构(86,8P)。可通过绝缘覆盖层70以及通过后向阶梯式介电材料部分65在导电层46上形成字线接触通孔结构86。可以通过后向阶梯式介电材料部分65在外围器件的相应节点上直接形成外围设器件接触通孔结构8P。可以在相同或后续步骤中形成与漏极区63电接触的附加漏极接触通孔结构和位线(未示出)。
共同参考图13B、图16A和图16B，第一示例性结构包括三维存储器器件。三维存储器器件可以包括：位于衬底(9,10)上方的绝缘层32和导电层46的交替堆叠体(32,46)；存储器堆叠结构55，其延伸穿过交替堆叠体(32,46)，其中存储器堆叠结构55中的每个包括存储器薄膜50和竖直半导体沟道60，竖直半导体沟道60接触存储器薄膜50的内侧壁；和电介质隔离结构72，其延伸穿过交替堆叠体(32,46)内的漏极选择级中的层的第一子集S1，该第一子集小于整个交替堆叠体(32,46)。交替堆叠体(32,46)内的层的第一子集S1位于交替堆叠体(32,46)的上部中。层的第一子集S1内的每个导电层46包括三维存储器器件的漏极选择栅极(例如，竖直NAND串)。如图13B所示，每个漏极选择栅极可以包括金属衬垫层46A的实例和物理接触电介质隔离结构72的侧壁的至少一个金属填充材料层(46B,46C)的实例。层的第二子集S2位于漏极选择级下方的第一子集S1以下，层的第二子集S2是层的第一子集S1的互补子集。层的第二子集S2内的每个层的底表面位于包括电介质隔离结构72的底表面的水平平面之下。第二子集S2内的每个导电层46包括三维存储器器件(例如，竖直NAND串)的字线(例如，控制栅极)或源极选择栅极(SGS)中的任一者。源极选择栅极位于交替堆叠体(32,46)中的字线下方。第二子集S2内的每个字线或源极选择栅极可以包括金属衬垫层46的相应实例和至少一个金属填充材料层(46B,46C)的相应实例。
在一个实施方案中，至少一个金属填充材料层(46B,46C)包括多个金属填充材料层(46B,46C)，其具有小于电介质隔离结构72宽度一半的厚度。在一个实施方案中，金属衬垫层46A包括导电金属氮化物材料，并且该至少一个金属填充材料层(46B,46C)中的每个包括选自钨、钴、钌、钼和铜的材料。
在一个实施方案中，三维存储器器件还包括背侧阻挡介电层44，其接触存储器堆叠结构55的外侧壁，并且位于交替堆叠体(32,46)内每个竖直相邻的一对绝缘层32和导电层46之间。如图13B所示，通过背侧阻挡介电层44，电介质隔离结构72可以与漏极选择级中层的第一子集S1中的每个绝缘层32横向隔离。
参考图17A、图17B和图18，通过顺序进行图10B和图10C的处理步骤，并且通过在修改金属填充材料层46B的厚度的情况下进行图10D和图10E的处理步骤，可以从图9和图10A的第一示例性结构导出根据本公开的第二实施方案的第二示例性结构。具体地讲，金属填充材料层46B的厚度增加，由此使得金属填充材料层46B完全填充每个背侧凹陷部43和隔离沟槽71。填充背侧凹陷部43的金属衬垫层46A和金属填充材料层46B的每个部分构成导电层46。填充隔离沟槽71的金属衬垫层46A和金属填充材料层46B的每个部分构成导电填充结构172。
连续金属材料层46L可以形成在每个背侧沟槽79的侧壁上和绝缘覆盖层70上方。连续金属材料层46L完全填充隔离沟槽71，但并不完全填充每个背侧沟槽79，因为背侧沟槽79比隔离沟槽71更宽。每个导电层46包括金属阻挡层46A的一部分和金属填充材料层46B的一部分，其位于竖直相邻的一对介电材料层之间，该对介电材料层可以是一对绝缘层32、最底部绝缘层和栅极介电层12或者最顶部绝缘层和绝缘覆盖层70。连续金属材料层46L包括金属阻挡层46A的连续部分和金属填充材料层46B的连续部分，其位于背侧沟槽79中或绝缘覆盖层70上方。
每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续的金属材料层46L的部分中。管状介电间隔物116横向围绕外延沟道部分11。在形成导电层46时，最底部的导电层46横向围绕每个管状介电间隔物116。
参考图19，例如，通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合，连续的导电材料层46L的沉积的金属材料从每个背侧沟槽79的侧壁和从绝缘覆盖层70上方回蚀刻。背侧凹陷部43中的沉积金属材料的每个剩余部分构成导电层46。隔离沟槽71中沉积的金属材料的每个剩余部分构成导电填充结构172。取决于层厚度和蚀刻参数，在蚀刻步骤期间，导电填充结构172可以凹陷在隔离沟槽71中。因此，牺牲材料层42被导电层46替换。
位于导电填充结构172下方的每个导电层46可以用作源极选择栅极或者位于相同层级处的多个控制栅电极与位于相同层级处的字线电互连(即电短路)的组合中的任一者。每个导电层46内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话讲，每个导电层46可以是字线，其充当用于多个竖直存储器器件的公共控制栅电极。位于与导电填充结构172相同竖直高度处的每个导电层46包括漏极选择栅极。
在一个实施方案中，可以对于背侧阻挡介电层44的材料选择性地移除连续导电材料层46L。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部处。栅极介电层12可以与背侧沟槽79竖直隔开背侧阻挡介电层44的水平部分。
在另一个实施方案中，对于背侧阻挡介电层44的材料可能不是选择性地移除连续导电材料层46L，或者可以不采用背侧阻挡介电层44。在这种情况下，栅极介电层12的顶表面和/或侧壁表面可以在背侧沟槽79的底部处物理暴露，具体取决于在移除连续导电材料层46L期间栅极介电层12是未被移除还是部分被移除。在一个实施方案中，在移除连续导电材料层46L之后，覆盖栅极介电层616的顶表面可以物理地暴露在背侧沟槽79的底部处。背侧腔体79'存在于每个背侧沟槽79内。
参见图20，可以通过保形沉积工艺在至少一个背侧沟槽79中和绝缘覆盖层70上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成绝缘材料层。绝缘材料层的厚度可以为在1.5nm至60nm的范围内，但也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
进行各向异性蚀刻以从绝缘覆盖层70上方和每个背侧沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’(在图10B中示出)存在于由每个绝缘间隔物74包围的体积内。
各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以移除可选的背侧阻挡介电层44和平面介电部分616的部分，该部分位于穿过绝缘间隔物74的开口下方。穿过每个背侧腔体79’下面的平面电介质部分616形成开口，从而垂直延伸背侧腔体79’。半导体材料层10的顶表面可以在每个背侧沟槽79的底部处物理地暴露。每个平面电介质部分616的剩余部分本文称为环形电介质部分616’，其可以包括半导体材料层10的半导体材料的介电氧化物，具有均匀的厚度以及穿过其中的开口。
通过将电掺杂剂注入半导体材料层10的物理暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分在穿过绝缘间隔物74的相应开口下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有比穿过绝缘间隔物74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区61和多个外延沟道部分11之间延伸的上部构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。在交替堆叠体(32,46)内形成导电层46时提供的一个或多个最底部导电层46可以包括用于三维存储器器件的源极选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
接触通孔结构76可以形成在每个腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以为在3nm至30nm的范围内，但也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖交替堆叠体(32,46)的绝缘覆盖层70作为停止层使至少一种导电材料平面化。如果采用化学机械平面化(CMP)工艺，那么绝缘覆盖层70可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参考图21，光致抗蚀剂层277可以施加在绝缘覆盖层70和后向阶梯式介电材料部分65上方，并且可以使光致抗蚀剂层277光刻图案化以在覆盖导电填充结构172的区域中形成开口。可以进行蚀刻导电填充结构172的导电材料的各向异性蚀刻工艺以移除导电填充结构172。各向异性蚀刻工艺对于绝缘覆盖层70和绝缘层32的介电材料可以是选择性的也可以不是选择性的。从隔离沟槽71移除导电填充结构172。例如，如果导电填充结构172包括钨，则包括氧和氟化气体等离子体的反应离子蚀刻可用于通过蚀刻移除导电填充结构172。随后可以例如通过灰化移除光致抗蚀剂层277。
参考图22A和图22B，在隔离沟槽71中的每个内沉积介电材料以形成电介质隔离结构72。电介质隔离结构72包括至少一种介电材料诸如氧化硅、氮化硅和/或介电金属氧化物。例如，可以通过化学机械平面化(CMP)移除包括绝缘覆盖层70顶表面的水平平面上方的介电材料的多余部分。
图16A和图16B的处理步骤可以在形成电介质隔离结构之前或之后进行。
参考图23，在图21的处理步骤处示出了第二示例性结构的另选实施方案。可以从隔离沟槽71内移除金属填充材料层46B和金属衬垫层46A的部分。在该另选实施方案中，在移除导电填充结构172期间，可以以非零锥角进行各向异性蚀刻。因此，可以非零锥角形成隔离沟槽71。换句话讲，隔离沟槽71的侧壁可以相对于垂直于衬底(9,10)顶表面的垂直方向成非零角度(即锥角)。非零锥角可以为在1度到15度的范围内，但也可以采用更小和更大的角度。在各向异性蚀刻之后，可进行各向同性蚀刻以移除导电填充结构172的剩余部分。可以提供顶部宽度大于底部宽度的隔离沟槽71。
参考图24，可以进行图22A和图22B的处理步骤以形成电介质隔离结构72和各种接触通孔结构(86,8P)。如在第一实施方案中，电介质隔离结构72形成在从中移除金属填充材料层46B和金属衬垫层46A的部分的体积中。
参考图22A、图22B和图24，第二示例性结构或其另选实施方案可以包括三维存储器器件。三维存储器器件可以包括：绝缘层32和导电层46的交替堆叠体，其位于衬底(9,10)上方；存储器堆叠结构55，其延伸穿过交替堆叠体(32,46)，其中存储器堆叠结构55中的每个包括存储器薄膜50和竖直半导体沟道60，竖直半导体沟道60接触存储器薄膜50的内侧壁；和电介质隔离结构72，其延伸穿过交替堆叠体(32,46)内的漏极选择级中的层的第一子集S1，该第一子集小于整个交替堆叠体(32,46)。交替堆叠体(32,46)内的层的第一子集S1位于交替堆叠体(32,46)的上部；并且层的第一子集S1内的每个导电层46包括漏极选择栅极，漏极选择栅极包括金属衬垫层46A的一个实例和物理接触电介质隔离结构72侧壁的至少一个金属填充材料层46B的实例。
在一个实施方案中，层的第二子集S2位于第一子集S1之下，层的第二子集S2是层的第一子集S1的互补子集，并且第二子集S2内的每个导电层46包括源极选择栅极或字线，其包含金属衬垫层46A的相应实例和至少一个金属填充材料层46B的相应实例。在一个实施方案中，至少一个金属填充材料层46B由单个金属填充材料层46B组成。
在一个实施方案中，三维存储器器件还包括背侧阻挡介电层44，其接触存储器堆叠结构55的外侧壁，并且位于交替堆叠体(32,46)内每个竖直相邻的一对绝缘层32和导电层46之间。电介质隔离结构72物理接触层的第一子集S1中的每个绝缘层32的侧壁。
参考图25，根据本公开第三实施方案所述的第三示例性结构可以通过下述方法从第一示例性结构中获得：在图2的处理步骤处形成绝缘层32和牺牲材料层42的交替堆叠体，以及通过形成包括至少一个附加牺牲材料层142的至少一个附加材料层。随后，可以在最上面的附加牺牲材料层142之上形成绝缘覆盖层70。在该至少一个附加牺牲材料层142包括多个附加牺牲材料层142的情况下，附加绝缘层32可以形成在每对垂直相邻的附加牺牲材料层142之间，以形成附加的交替堆叠体(32,142)。
该至少一个附加牺牲材料层142包括与牺牲材料层42的材料不同的材料。选择牺牲材料层42的材料，由此使得随后可以对于绝缘层32和附加牺牲材料层142选择性地移除牺牲材料层42。选择至少一个附加牺牲材料层142的材料，由此使得在随后的处理步骤中，可以对于绝缘层32选择性地移除至少一个附加牺牲材料层142。在说明性示例中，绝缘层32可以包括氧化硅，牺牲材料层42可以包括氮化硅，并且该至少一个附加牺牲材料层142可以包括半导体材料诸如硅(例如，多晶硅)、硅锗合金、锗、硅碳合金或III-V族化合物半导体材料。该至少一个牺牲材料层142形成在漏极选择栅极电极级处，即在随后形成的导电层用作三维存储器器件的垂直场效应晶体管的漏极选择栅极电极的级处。牺牲材料层42形成在堆叠(32,42)中位于堆叠(32,142)下方的字线和源极选择栅极级处。
随后，可以顺序进行图3、图4A至图4B和图5A至图5H的处理步骤，以提供图25所示的第三示例性结构。
参考图26A和26B，可以进行图7、图8A和图8B的处理步骤以形成背侧沟槽79。
参考图27A和图27B，可以通过相对于绝缘层32和至少一个附加牺牲材料层142选择性地移除牺牲材料层42进行图9的处理步骤以形成背侧凹陷部43。该至少一个附加牺牲材料层142在形成背侧凹陷部43期间保持完整。随后，可以进行图10B和图10C的处理步骤以沉积背侧阻挡介电层44和金属衬垫层46A。然后，可以进行图17A、图17B和图18的处理步骤以沉积金属填充材料层46B，从而在背侧凹陷部中形成导电层46和连续的金属材料层46L。可以进行图19的处理步骤，以从背侧沟槽79内部以及从绝缘覆盖层70和后向阶梯式介电材料部分65上方移除连续金属材料层46L。可以进行图13A、图13B和图14的处理步骤，以在每个背侧沟槽79内形成绝缘间隔物74。可以进行图15的处理步骤以形成源极区61和背侧接触通孔结构76。
参考图28A和图28B，可以在形成背侧沟槽79之后形成隔离沟槽71。可以穿过绝缘覆盖层70和位于漏极选择栅极级中的每个处的至少一个牺牲材料层142中的每个形成隔离沟槽71。例如，光致抗蚀剂层(未示出)可以施加在绝缘覆盖层70和后向阶梯式介电材料部分65上方，并且可以使光致抗蚀剂层光刻图案化以形成横向延伸的开口，该开口可以沿着第一水平方向hd1延伸。横向延伸的开口可以沿着第二水平方向hd2互相隔开，其中第二水平方向可以垂直于第一水平方向。光致抗蚀剂层中的开口可覆盖存储器堆叠结构55和支撑柱结构20的组之间的区域，即在没有存储器堆叠结构55和支撑柱结构20的区域中。可以进行各向异性蚀刻以将光致抗蚀剂层中的图案转印到绝缘覆盖层70、位于漏极选择栅极级处的该至少一个附加牺牲材料层142和位于最底部漏极选择栅极级处的牺牲材料层42上方的绝缘层32(如果有)的子集中。穿过绝缘覆盖层70、位于漏极选择栅极级处的至少一个附加牺牲材料层142和中间绝缘层32(如果有)的转印图案构成隔离沟槽71。每个隔离沟槽71可以延伸穿过存储器阵列区域100和接触区域300，并且可以横向分开不同组的存储器堆叠结构55和支撑柱结构20。每个隔离沟槽71可以位于沿着第一水平方向hd1延伸的一对背侧接触通孔结构76之间。随后可以例如通过灰化移除光致抗蚀剂层。
参考图29，对于绝缘层32和导电层的材料选择性地蚀刻该至少一个附加牺牲材料层142的材料的蚀刻剂可以通过隔离沟槽71引入。蚀刻剂可以对于绝缘层32、背侧阻挡介电层44或绝缘间隔物74以及存储器堆叠结构55中的存储器薄膜50的最外层选择性地各向同性地蚀刻该至少一个附加牺牲材料层142。例如，如果该至少一个附加牺牲材料层142包括硅，则可以采用使用KOH溶液或三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻相对于绝缘层32选择性地移除该至少一个附加牺牲材料层142。附加的背侧凹陷部143形成在从其中移除至少一个附加牺牲材料层142的体积中。在第三实施方案中，通过移除牺牲材料层42形成的背侧凹陷部43被称为第一背侧凹陷部，并且通过移除该至少一个附加牺牲材料层142形成的附加背侧凹陷部143被称为第二背侧凹陷部。
参考图30A和图30B，至少一个导电材料层可以沉积在附加附加背侧凹陷部143中。在一个实施方案中，该至少一个导电材料层的材料可以包括根据第一实施方案和第二实施方案所述的金属衬垫层46A的材料，并且还可以包括根据第一实施方案所述的至少一个金属填充材料层(46B,46C)的材料或根据第二实施方案所述的金属填充材料层的材料。附加背侧凹陷部143中沉积的导电材料构成附加导电层146。在第三实施方案中，通过替换第一牺牲材料层42形成的导电层46被称为第一导电层46，并且通过替换至少一个附加牺牲材料层142形成的至少一个附加导电层146被称为至少一个第二导电层146。
如在第一实施例方案中，例如，通过多次进行如在第一实施方案中的11A和11B的处理步骤，可以进行多个各向异性蚀刻工艺以从隔离沟槽71移除金属材料。作为另外一种选择，可以例如通过进行图21或图23的工艺步骤，从而如第二实施方案中所述的进行单个各向异性蚀刻工艺以从隔离沟槽71中移除金属材料。因此，在形成至少一个第二导电层146之后，从隔离沟槽71移除导电材料。
在一个实施方案中，至少一个导电层146(即至少一个第二导电层146)中的每个可以包括金属衬垫层146A(其可以包括可用于金属衬垫层46A的材料中的任何者)，并且可以包括至少一个金属填充材料层(146B,146C)(其可以包括可以用于至少一个金属填充材料层(46B,46C)的材料中的任何者)。
参考图31A和图31B，可以进行图22A和图22B的处理步骤或图24的处理步骤，以在隔离沟槽71中形成电介质隔离结构72。此外，可以通过绝缘覆盖层70并且可选地通过后向阶梯式介电材料部分65形成附加的接触通孔结构(86,8P)。可通过绝缘覆盖层70以及通过后向阶梯式介电材料部分65在导电层46上形成字线接触通孔结构86。可以通过后向阶梯式介电材料部分65在外围器件的相应节点上直接形成外围设器件接触通孔结构8P。
在第三实施方案中，在形成隔离沟槽71之后，用至少一个附加导电层146代替至少一个附加牺牲材料层142。通过隔离沟槽71引入对于绝缘层32选择性地移除该至少一个附加牺牲材料层142的蚀刻剂，以形成附加横向凹陷部143。该至少一种导电材料沉积在附加横向凹陷部143中，以形成至少一个附加导电层146。
第三示例性结构包括堆叠(32,42,142)，其位于衬底(9,10)上方。层堆叠体(32,46,146)包括绝缘层32和导电层46的交替堆叠体，并且还包括在形成导电层46之后形成的附加导电层146。
第三示例性结构包括三维存储器器件。三维存储器器件可以包括：绝缘层32和导电层(46,146)的交替堆叠体，其位于衬底(9,10)上方；存储器堆叠结构55，其延伸穿过交替堆叠体(32,46)，其中存储器堆叠结构55中的每个包括存储器薄膜50和竖直半导体沟道60，竖直半导体沟道60接触存储器薄膜50的内侧壁；和电介质隔离结构72，其延伸穿过交替堆叠体(32,46,246)内的漏极选择级中的层的第一子集S1，该第一子集小于整个交替堆叠体。交替堆叠体(32,46,146)内的层的第一子集S1位于交替堆叠体(32,46,146)的上部中。层的第一子集S1内的每个导电层46包括漏极选择栅极，其包括金属衬垫层146A的一个实例和物理接触电介质隔离结构72侧壁的至少一个金属填充材料层(146B,146C)的实例。
在一个实施方案中，层的第二子集S2位于第一子集S1以下，层的第二子集S2是层的第一子集S1的互补子集。第二子集S2内的每个导电层46包括字线或源极选择栅极，其包括如图13A或图17A所示的金属衬垫层46A的相应实例和至少一个金属填充材料层(46B,46C)的相应实例。
在一个实施方案中，该至少一个金属填充材料层(146B,146C)可以包括多个金属填充材料层(146B,146C)，其厚度小于电介质隔离结构72宽度的一半，采用多次沉积工艺和多次各向异性蚀刻工艺来形成至少一个附加导电层146。在一个实施方案中，金属衬垫层146A可包括导电金属氮化物材料，并且该至少一个金属填充材料层(146B,146C)中的每个可包括选自钨、钴、钌、钼和铜的材料。
在一个实施方案中，如果采用单个沉积工艺和单个各向异性蚀刻工艺形成至少一个金属填充材料层146B，则至少一个金属填充材料层146B可以由单个金属填充材料层146B组成。
在一个实施方案中，交替堆叠体(32,46,146)的第一子集S1内的至少一个金属填充材料层(146B,146C)包括多个金属填充材料层(146B,146C)。层的第二子集S2位于第一子集S1以下，层的第二子集S2是层的第一子集S1的互补子集。第二子集S2内的每个导电层46可以由另一金属衬垫层46A的实例和单个金属填充材料层46B的实例组成。
在一个实施方案中，漏极选择级中层的第一子集S1内的每个导电层146物理接触层的第一子集S1内的绝缘层32的水平表面。在一个实施方案中，层的第二子集S2内的每对垂直相邻的导电层46和绝缘层32通过背侧阻挡介电层44彼此垂直隔开。
参考图32，根据本公开的第四实施方案所述的第四示例性结构可以通过形成层堆叠体从第三示例性结构中获得，该层堆叠体包括至少一个模板半导体材料层242和至少一个牺牲材料层252，其可以是牺牲半导体材料层。在层堆叠体中采用多个模板半导体材料层242或多个牺牲半导体材料层252的情况下，该至少一个模板半导体材料层242和至少一个牺牲半导体材料层252以交替方式布置以形成上部交替堆叠体(242,252)。上部交替堆叠体(242,252)位于上述下部交替堆叠体(32,42)上方。
该至少一个模板半导体材料层242中的每个包括半导体材料，其随后被用作模板材料以用于形成金属-半导体合金层(诸如金属硅化物层)。该至少一个牺牲半导体材料层252中的每个包括半导体材料，其可以对于该至少一个模板半导体材料层242和对于绝缘层32选择性地移除。在说明性示例中，该至少一个模板半导体材料层242可以包括p型(例如，硼掺杂)非晶硅或多晶硅，并且该至少一个牺牲半导体材料层252可以包括本征(例如，未掺杂)多晶硅或非晶硅。在另一个说明性示例中，该至少一个模板半导体材料层242可以包括掺杂或未掺杂的硅，并且该至少一个牺牲半导体材料层252可以包括锗原子浓度为大于40％的硅锗合金。该至少一个模板半导体材料层242中的每个可以具有的厚度为在15nm至60nm范围内，但也可以采用更小和更大的厚度。该至少一个牺牲半导体材料层252中的每个可以具有的厚度为在15nm至60nm范围内，但也可以采用更小和更大的厚度。
该至少一个模板半导体材料层242中的每个可以位于漏极选择栅极级处。在该至少一个模板半导体材料层242和该至少一个牺牲半导体材料层252的层堆叠体上方可以形成绝缘覆盖层70。
随后，可以顺序进行图3、图4A至图4B和图5A至图5H的处理步骤，以提供图32所示的第四示例性结构。
参考图33A和33B，可以进行图7、图8A和图8B的处理步骤以形成背侧沟槽79。
参考图34A和图34B，可以通过对于绝缘层32和至少一个模板半导体材料层242和至少一个牺牲半导体材料层252的层堆叠体选择性地移除牺牲材料层42进行图9的处理步骤以形成背侧凹陷部43。例如，在牺牲材料层42包括氮化硅、绝缘层32包括氧化硅并且至少一个模板半导体材料层242和至少一个牺牲半导体材料层252的层堆叠体包括半导体材料的情况下，可以采用使用热磷酸的湿法蚀刻对于绝缘层32和至少一个模板半导体材料层242和至少一个牺牲半导体材料层252的层堆叠体选择性地移除牺牲材料层42。在形成背侧凹陷部43期间，该至少一个模板半导体材料层242和至少一个牺牲半导体材料层252的层堆叠体保持完整。
随后，可以进行图10B和图10C的处理步骤以沉积背侧阻挡介电层44和金属衬垫层46A。然后，可以进行图17A、图17B和图18的处理步骤以沉积金属填充材料层46B，从而在背侧凹陷部中形成导电层46和连续的金属材料层46L。可以进行图19的处理步骤，以从背侧沟槽79内部以及从绝缘覆盖层70和后向阶梯式介电材料部分65上方移除连续金属材料层46L。可以进行图13A、图13B和图14的处理步骤，以在每个背侧沟槽79内形成绝缘间隔物74。可以进行图15的处理步骤以形成源极区61和背侧接触通孔结构76。
参考图35A和图35B，可以穿过绝缘覆盖层70和至少一个模板半导体材料层242和至少一个牺牲半导体材料层252的层堆叠体形成隔离沟槽71。例如，光致抗蚀剂层(未示出)可以施加在绝缘覆盖层70和后向阶梯式介电材料部分65上方，并且可以使光致抗蚀剂层光刻图案化以形成横向延伸的开口，该开口可以沿着第一水平方向hd1延伸。横向延伸的开口可以沿着第二水平方向hd2互相隔开，其中第二水平方向可以垂直于第一水平方向。光致抗蚀剂层中的开口可覆盖存储器堆叠结构55和支撑柱结构20的组之间的区域，即在没有存储器堆叠结构55和支撑柱结构20的区域中。
可以进行各向异性蚀刻以将光致抗蚀剂层中的图案转印到绝缘覆盖层70以及至少一个模板半导体材料层242和至少一个牺牲半导体材料层252的层堆叠体中。穿过绝缘覆盖层70和至少一个模板半导体材料层242和至少一个牺牲半导体材料层252的层堆叠体的转印图案构成隔离沟槽71。每个隔离沟槽71可以延伸穿过存储器阵列区域100和接触区域300，并且可以横向分开不同组的存储器堆叠结构55和支撑柱结构20。每个隔离沟槽71可以位于沿着第一水平方向hd1延伸的一对背侧接触通孔结构76之间。随后可以例如通过灰化移除光致抗蚀剂层。该至少一个模板半导体材料层242和该至少一个牺牲半导体材料层252的层堆叠体内的每个层被每个隔离沟槽71横向分成一对物理分离部分。
参考图36，可以在填充背侧沟槽时通过隔离沟槽71引入蚀刻剂，该蚀刻剂对于绝缘层32和至少一个模板半导体材料层242的材料选择性地蚀刻该至少一个牺牲半导体材料层252的材料。例如，如果绝缘层32包括氧化硅，该至少一个模板半导体材料层242包括p掺杂非晶硅或p掺杂多晶硅，并且该至少一个牺牲半导体材料层252包括未掺杂非晶硅或未掺杂多晶硅，可以采用使用三甲基铝(TMA)的湿法蚀刻工艺对于绝缘层32和至少一个模板半导体材料层242选择性地移除该至少一个牺牲半导体材料层252。在另一示例中，如果绝缘层32包括氧化硅，则该至少一个模板半导体材料层242包括非晶硅或多晶硅，并且该至少一个牺牲半导体材料层252包括原子浓度为大于40％的锗的锗或硅锗合金，可以采用使用氢氧化铵和过氧化氢的湿法蚀刻工艺对于绝缘层32和至少一个模板半导体材料层242选择性地移除该至少一个牺牲半导体材料层252。蚀刻剂可以对于绝缘层32、背侧阻挡介电层44或绝缘间隔物74以及存储器堆叠结构55中的存储器薄膜50的最外层选择性地各向同性地蚀刻该至少一个牺牲半导体材料层252。
附加的背侧凹陷部233形成在从其移除至少一个牺牲半导体材料层252的体积中。在第四实施方案中，通过移除牺牲材料层42形成的背侧凹陷部43被称为第一背侧凹陷部，并且通过移除该至少一个牺牲半导体材料层252形成的附加背侧凹陷部233被称为第二背侧凹陷部。
参考图37，金属层260可以通过保形沉积工艺沉积在附加的背侧凹陷部233中。在一个实施方案中，金属层260包括金属，其在与至少一个模板半导体材料层242的半导体材料相互作用时形成金属-半导体化合物。例如，如果该至少一个模板半导体材料层242包括硅，则金属层260包括形成金属硅化物的金属，其可以是钛、钨、钴、镍、铂中的任一种或其组合。可以通过保形沉积方法(诸如化学气相沉积或原子层沉积)沉积金属层260，其厚度小于附加背侧凹陷部233最小高度的一半，并且小于隔离沟槽71宽度的一半。因此，在第四示例性结构中存在连续腔体，其延伸穿过附加背侧凹陷部和隔离沟槽的未填充体积。例如，金属层260的厚度可以为在5nm至30nm的范围内，但也可以采用更小和更大的厚度。
参考图38，在升高的温度下进行退火，以在至少一个模板半导体材料层242的半导体材料和金属层260的金属之间引入相互扩散。可以基于半导体材料和金属的成分来选择退火温度。例如，退火温度可以为在550摄氏度至750摄氏度的范围内，但也可以采用更小和更大的退火温度。该至少一个模板半导体材料层242中的每个可以被转换成金属-半导体合金层，其在本文称为附加导电层246。如果模板半导体材料层242包括硅(例如，多晶硅)，则附加导电层246包括金属硅化物诸如钛、钨、钴、镍或铂硅化物。在存在多个附加导电层246的情况下，附加导电层246中的每个可以通过相应的气隙彼此垂直隔开。如本文所用，“气隙”是指仅填充有气相材料或处于真空中的体积。
参考图39，可以对于附加导电层246的金属-半导体合金材料选择性地移除金属层260的未反应部分。可采用湿法蚀刻工艺，该工艺对于金属-半导体合金材料选择性地移除金属层260的金属。
参考图40，可以例如通过等离子体增强化学气相沉积(PECVD)各向异性地沉积介电材料，以形成电介质隔离结构72。在从中移除至少一个牺牲半导体材料层252的每级之间可以存在气隙343。
参考图41，可以通过绝缘覆盖层70并且可选地通过后向阶梯式介电材料部分65形成附加的接触通孔结构(86,8P)。可通过绝缘覆盖层70以及通过后向阶梯式介电材料部分65在导电层46上形成字线接触通孔结构86。可以通过后向阶梯式介电材料部分65在外围器件的相应节点上直接形成外围设器件接触通孔结构8P。
参考图42，示出了第四示例性结构的另选实施方案，其可以通过下述方法从图39的第四示例性结构获得：在通过移除至少一个牺牲半导体材料层252形成的连续腔体中沉积介电材料。在这种情况下，可以形成至少一个介电材料层72L，至少一个介电材料层72L包括至少一个水平延伸部分和垂直延伸部分。在从中移除至少一个牺牲半导体材料层252的每一级处形成该至少一个介电材料层72L的至少一个水平延伸部分。介电材料层的垂直延伸部分构成电介质隔离结构72，其将层的第一子集S1内的每一层横向分开，该第一子集包括附加导电层246中的每个和至少一个介电材料层72L的水平延伸部分。
在第四实施方案中，在形成隔离沟槽71之后，修改至少一个模板半导体材料层242以形成至少一个附加导电层246。穿过隔离沟槽71引入蚀刻剂，以形成附加横向凹陷部233，该蚀刻剂对于绝缘层32并且对于该至少一个模板半导体层242选择性地移除该至少一个牺牲半导体材料层252。
第四示例性结构可包括三维存储器器件。三维存储器器件可以包括：绝缘层32和第一导电层46的交替堆叠体，其位于衬底(9,10)上方；至少一个第二导电层246，其位于交替堆叠体(32,46)上方，并且包括金属-半导体合金材料，该金属-半导体合金材料具有不同于第一导电层246内的任何材料的成分(其可以不包括痕量级以上的任何半导体原子)；存储器堆叠结构55，其延伸穿过交替堆叠体(32,46)以及该至少一个第二导电层246，其中存储器堆叠结构55中的每个包括存储器薄膜50和竖直半导体沟道60，竖直半导体沟道60接触存储器薄膜50的内侧壁；和电介质隔离结构72，其在至少一个第二导电层246上方延伸，并且接触该至少一个第二导电层246的至少最顶层的侧壁。电介质隔离结构72可以接触该至少一个第二导电层246中的每个的侧壁，如图42所示，或者可以接触该至少一个第二导电层246的子集的侧壁，如图41所示。
在一个实施方案中，该至少一个第二导电层246可以包括多个第二导电层246，其通过至少一个横向延伸的气隙343彼此垂直隔开。
在一个实施方案中，该至少一个第二导电层246可以包括多个第二导电层246，其通过至少一个横向延伸的介电材料层72L彼此垂直隔开。
在一个实施方案中，该至少一个第二导电层246中的每个可以通过电介质隔离结构72或者直接在电介质隔离结构下面物理地分成相应的分立部分。
在一个实施方案中，第一导电层46中的每个可以基本上不含半导体原子诸如硅或锗原子。如本文所用，如果原子粒种不存在于痕量级以上的结构中，则结构“基本上不含”原子粒种。如本文所用，痕量级被定义为小于百万分之0.1的水平。
衬底上方的层堆叠体包括漏极选择级中的层的第一子集S1，其包括至少一个第二导电层246(即漏极选择栅层)和至少一个气隙343或该至少一个介电材料层72L的水平延伸部分。层堆叠体还包括层的第二子集S2，其包括绝缘层32和第一导电层46(即字线或源极选择栅极层)的交替堆叠体(32,46)。
本公开的示例性结构中的每个可包括三维存储器器件。在一个实施方案中，三维存储器器件包括竖直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的一部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可以含有集成电路，其包括用于位于其上的存储器器件的驱动器电路。导电层46可包括多个控制栅电极，其具有基本上平行于衬底(9,10)顶表面例如在一对背侧沟槽79之间延伸的条状。多个控制栅电极至少包括位于第一器件层级中的第一控制栅电极和位于第二器件层级中的第二控制栅电极。单体三维NAND串阵列可以包括：多个半导体沟道(59,11,60)，其中多个半导体沟道(59,11,60)中的每个的至少一个端部60基本上垂直于衬底(9,10)的顶表面延伸；和多个电荷存储元件(如实施为电荷俘获材料部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一者定位。
本公开的各种实施方案可以用于在字线级处形成背侧沟槽和导电层46之后形成电介质隔离结构72。导电层(46,146,246)可以在字线级处形成导电层46的同时形成(如在第一实施方案和第二实施方案中)，或者在字线级处形成导电层46之后形成(如在第三实施方案和第四实施方案中)。通过在字线级处形成导电层46之后形成电介质隔离结构72，可以在设计约束较小的情况下选择电介质隔离结构72的位置。此外，电介质隔离结构72在替换过程期间不阻挡中间漏极选择栅极电极的形成。具体地讲，通过采用在相邻的一对背侧沟槽79之间形成的两个或更多个电介质隔离结构72，相邻的一对背侧沟槽79之间的区域可以被分成多于两个的部分。因此，通过本公开的方法可以实现半导体芯片的更有效的区域使用。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出了采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类置换不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (25)

1.一种形成三维存储器器件的方法，包括：
在衬底上方形成层堆叠体，其中所述层堆叠体包括绝缘层和牺牲材料层的交替堆叠体；
通过所述交替堆叠体形成存储器堆叠结构；
通过所述交替堆叠体形成背侧沟槽；
通过相对于所述绝缘层选择性地移除所述牺牲材料层形成背侧凹陷部；
在所述背侧凹陷部中形成导电层；以及
在形成所述导电层之后，在所述三维存储器器件的漏极选择级中形成电介质隔离结构。
2.根据权利要求1所述的方法，还包括通过所述漏极选择级形成隔离沟槽，其中所述电介质隔离结构形成在所述隔离沟槽中。
3.根据权利要求2所述的方法，其中所述漏极选择级包括一组层，所述一组层包括所述导电层中最顶层的导电层，所述导电层包括漏极选择栅极。
4.根据权利要求3所述的方法，还包括在所述隔离沟槽中形成所述电介质隔离结构之前在所述隔离沟槽中沉积和移除至少一个金属填充材料层，其中沉积在所述背侧凹陷部中的所述至少一个金属填充材料层的部分构成所述导电层。
5.根据权利要求4所述的方法，还包括：
在所述隔离沟槽中沉积所述至少一个金属填充材料层以填充所述隔离沟槽；以及
从所述隔离沟槽内移除所述至少一个金属填充材料层的一部分，其中所述电介质隔离结构形成在从中移除所述至少一个金属填充材料层的所述部分的体积中。
6.根据权利要求2所述的方法，其中：
所述漏极选择级包括附加导电层，所述附加导电层包括在形成所述导电层之后形成的漏极选择栅极；
所述层堆叠体还包括覆盖所述交替堆叠体的附加材料层；以及
通过穿过所述隔离沟槽引入导电材料替换所述附加材料层或使所述附加材料层改性来形成所述附加导电层。
7.根据权利要求6所述的方法，其中：
所述附加材料层包括的材料不同于所述绝缘层和所述牺牲材料层的材料；以及
在形成所述导电层之后，替换所述附加材料层或使所述附加材料层改性。
8.根据权利要求7所述的方法，其中通过以下方式用所述附加导电层替换所述附加材料层：
引入蚀刻剂，所述蚀刻剂相对于所述绝缘层选择性地移除所述附加材料层，以形成附加横向凹陷部；以及
在所述附加横向凹陷部中沉积导电材料。
9.根据权利要求7所述的方法，其中：
所述附加材料层包括半导体材料；以及
通过与穿过所述隔离沟槽沉积在所述附加材料层上的金属反应，所述附加材料层被改性为金属-半导体合金层。
10.根据权利要求9所述的方法，还包括在形成所述电介质隔离结构期间，通过采用保形沉积工艺沉积电介质材料形成至少一个气隙。
11.根据权利要求9所述的方法，还包括在形成所述电介质隔离结构期间，在所述金属-半导体合金层上直接形成介电材料层。
12.根据权利要求1所述的方法，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有基本上平行于所述衬底的顶表面延伸的条形形状，所述多个控制栅电极至少包括第一控制栅电极和第二控制栅电极，所述第一控制栅电极位于所述第一器件层级中，所述第二控制栅电极位于所述第二器件层级中；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每个的至少一个端部基本上垂直于所述衬底的顶表面延伸；和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道中的相应一个的附近。
13.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，所述交替堆叠体位于衬底上方；
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠体，其中所述存储器堆叠结构中的每个包括存储器薄膜和竖直半导体沟道，所述竖直半导体沟道接触所述存储器薄膜的内侧壁；和
电介质隔离结构，所述电介质隔离结构延伸穿过所述交替堆叠体内的层的第一子集，所述第一子集小于整个所述交替堆叠体，
其中：
所述交替堆叠内的层的所述第一子集位于所述交替堆叠的上部；并且
层的所述第一子集内的每个导电层包括所述三维存储器器件的漏极选择栅极，所述漏极选择栅极物理接触所述电介质隔离结构的侧壁。
14.根据权利要求13所述的三维存储器器件，其中：
层的第二子集位于所述第一子集以下，所述层的第二子集是层的所述第一子集的互补子集；并且
所述第二子集内的每个导电层包括所述三维存储器器件的字线或源极选择栅极中的任一者。
15.根据权利要求13所述的三维存储器器件，其中：
每个漏极选择栅极包括金属衬垫层的实例和至少一个金属填充材料层的实例，所述至少一个金属填充材料层的实例物理接触所述电介质隔离结构的侧壁；并且
每个字线或源极选择栅极包括所述金属衬垫层的相应实例和所述至少一个金属填充材料层的相应实例。
16.根据权利要求15所述的三维存储器器件，其中：
所述金属衬垫层包括导电金属氮化物材料；并且
所述至少一个金属填充材料层中的每个包括选自钨、钴、钌、钼和铜的材料。
17.根据权利要求13所述的三维存储器器件，还包括背侧阻挡介电层，所述背侧阻挡介电层接触所述存储器堆叠结构的外侧壁，并且位于所述交替堆叠体内的每个竖直相邻的一对绝缘层和导电层之间，其中所述电介质隔离结构通过所述背侧阻挡介电层与层的所述第一子集中的每个绝缘层横向隔离。
18.根据权利要求13所述的三维存储器器件，其中：
所述交替堆叠体的所述第一子集内的所述至少一个金属填充材料层包括多个金属填充材料层；
层的第二子集位于所述第一子集以下，所述层的第二子集是层的所述第一子集的互补子集；并且
所述第二子集内的每个导电层由另一金属衬垫层的实例和单个金属填充材料层的实例组成。
19.根据权利要求13所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有基本上平行于所述衬底的顶表面延伸的条形形状，所述多个控制栅电极至少包括第一控制栅电极和第二控制栅电极，所述第一控制栅电极位于所述第一器件层级中，所述第二控制栅电极位于所述第二器件层级中；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每个的至少一个端部基本上垂直于所述衬底的顶表面延伸；和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道中的相应一个的附近。
20.一种三维存储器器件，包括：
绝缘层和第一导电层的交替堆叠体，所述交替堆叠体位于衬底上方；
至少一个第二导电层，所述至少一个第二导电层位于所述交替堆叠体上方，并且包括金属-半导体合金材料，所述金属-半导体合金材料具有不同于所述第一导电层内的任何材料的成分；
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠体以及所述至少一个第二导电层，其中所述存储器堆叠结构中的每个包括存储器薄膜和竖直半导体沟道，所述竖直半导体沟道接触所述存储器薄膜的内侧壁；和
电介质隔离结构，所述电介质隔离结构位于所述第一导电层上方，并且接触所述至少一个第二导电层的至少最顶层的侧壁。
21.根据权利要求20所述的三维存储器器件，其中：
所述至少一个第二导电层包括所述三维存储器器件的漏极选择栅极；并且
所述第一导电层包括所述三维存储器器件的源极选择栅极或字线。
22.根据权利要求20所述的三维存储器器件，其中所述至少一个第二导电层包括多个第二导电层，所述多个第二导电层通过至少一个横向延伸的气隙彼此垂直隔开。
23.根据权利要求20所述的三维存储器器件，其中所述至少一个第二导电层包括多个第二导电层，所述多个第二导电层通过至少一个横向延伸的介电材料层彼此垂直隔开。
24.根据权利要求20所述的三维存储器器件，其中所述至少一个第二导电层被所述电介质隔离结构物理地分成相应的分立部分。
25.根据权利要求20所述的三维存储器器件，其中所述第一导电层基本上不含半导体原子，并且所述至少一个第二导电层包括金属硅化物层。
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