CN110914989B - 不具有栅极线缝隙的三维存储器件及用于形成其的方法 - Google Patents

不具有栅极线缝隙的三维存储器件及用于形成其的方法 Download PDF

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Abstract

提供了用于形成三维(3D)存储器件的结构和方法的实施例。在一示例中，3D存储器件包括堆叠结构。堆叠结构包括在衬底之上交织的多个导体层和多个绝缘层。多个导体层包括由第一顶部选择结构划分的顶部选择导体层的对和由底部选择结构划分的底部选择导体层的对。第一顶部选择结构和底部选择结构可以沿着水平方向延伸并且沿着垂直方向对齐。多个沟道结构沿着垂直方向延伸并且进入衬底内，并且分布在顶部选择结构和底部选择结构的两侧上。

Description

不具有栅极线缝隙的三维存储器件及用于形成其的方法
相关申请的交叉引用
本申请要求于2019年6月17日提交的中国专利申请第201910522002.X号的优先权权益，所述申请的内容通过引用将其全部内容并入本文。
技术领域
本公开内容的实施例涉及不具有栅极线缝隙(GLS)的三维(3D)存储器件，以及用于形成所述3D存储器件的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限时，平面工艺和制造技术变得有挑战性且昂贵。作为结果，针对平面存储单元的存储密度接近上限。
3D存储架构可以解决在平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
发明内容
提供了3D存储器件和用于形成所述3D存储器件的方法的实施例。
在一个示例中，3D存储器件包括堆叠结构。所述堆叠结构可以包括在衬底之上交织的多个导体层和多个绝缘层。多个导体层可以包括由第一顶部选择结构划分的顶部选择导体层的对和由底部选择结构划分的底部选择导体层的对。第一顶部选择结构和底部选择结构可以沿着水平方向延伸并且沿着垂直方向对齐。多个沟道结构可以沿着垂直方向延伸并且进入衬底内，并且分布在顶部选择结构和底部选择结构的两侧上。
在另一示例中，用于形成3D存储器件的方法包括：形成沿着垂直方向穿过在衬底之上的底部导体层和沿着水平方向延伸以将底部导体层划分成底部选择导体层的对的底部选择结构；形成在底部选择导体层的对和底部选择结构上交织的多个导体层和多个绝缘层；以及形成沿着垂直方向穿过底部选择导体层的对、多个导体层和多个绝缘层延伸并且进入衬底内的多个沟道结构。所述方法还可以包括形成沿着垂直方向穿过多个导体层的顶部导体层并且沿着水平方向延伸以将顶部导体层分成顶部选择导体层的对的第一顶部选择结构。第一顶部选择结构和底部选择结构可以沿着垂直方向对齐，并且可以将由多个导体层和多个沟道结构形成的多个存储单元划分成存储块的对。
在不同的示例中，用于形成3D存储器件的方法包括：形成沿着水平方向延伸并且将在衬底之上的底部导体层划分成底部选择导体层的对的底部选择结构；形成在底部选择导体层的对和底部选择结构上交织的多个导体层和多个绝缘层；以及形成沿着垂直方向延伸穿过底部选择导体层的对、多个导体层和多个绝缘层并且进入衬底内的多个沟道结构。多个沟道结构可以沿着垂直于水平方向的另一水平方向对称地分布在底部选择结构的每侧上。在一些实施例中，所述方法还包括：形成沿着水平方向延伸并且将多个导体层的顶部导体层划分成多个顶部选择导体层的多个顶部选择结构。顶部选择结构可以包括沿着垂直方向与底部选择结构对齐的第一顶部选择结构和沿着另一水平方向在第一顶部选择结构的每侧上的至少一个第二顶部选择结构。第一顶部选择结构和底部选择结构可以将由多个沟道结构和多个导体层形成的多个存储单元划分成存储块的对，以及在第一顶部选择结构的每侧上的至少一个第二顶部结构将相应的存储块划分成多个指状存储区。
附图说明
被合并在本文中并且形成说明书的一部分的附图，示出了本公开内容的实施例，并且连同描述一起进一步用于解释本公开内容的原理并且使相关领域中的技术人员能够制造并且使用本公开内容。
图1A根据本公开内容的一些实施例，示出了不具有GLS的示例性3D存储器件的平面图。
图1B根据本公开内容的一些实施例，示出了沿着A-B方向的在图1A中示出的3D存储器件的横截面视图。
图2-图4根据本公开内容的一些实施例，示出了在制造工艺的各个阶段的3D存储器件的横截面视图。
图5根据本公开内容的一些实施例，示出了具有双叠片结构且不具有GLS的另一示例性3D存储器件的横截面视图。
图6根据本公开内容的一些实施例，示出了用于形成不具有GLS的3D存储器件的示例性制造工艺的流程图。
图7根据本公开内容的一些实施例，示出了用于形成具有双叠片结构且不具有GLS的3D存储器件的示例性制造工艺的流程图。
本公开内容的实施例将参考附图进行描述。
具体实施方式
虽然讨论了特定的配置和排列，但应当理解的是，这是仅出于说明目的而完成的。相关领域技术人员将认识到，其它配置和排列可被使用而不偏离本公开内容的精神和范围。对相关领域技术人员将是显而易见的，本公开内容也可在各种其它应用中被采用。
要注意的是，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但不是每个实施例都一定包括特定特征、结构或特性。此外，这样的短语不一定指代同一实施例。此外，当结合实施例描述特定特征、结构或特性时，其将是在相关领域技术人员的知识内来结合其它实施例(不管是否被明确描述)来影响这样的特征、结构或特性的。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地取决于上下文，如在本文中使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或者可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一个(a)”、“一(an)”和“所述(the)”的术语再次可以被理解为传达单数用法或传达复数用法。此外，再一次地至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达排他的因素集，并且替代地，可以允许不一定被明确描述的额外因素的存在。
如本文中使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的、针对组件或过程步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造过程或容限中的轻微变化。如本文中使用的，术语“大约”指示给定量的值可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定技术节点，术语“大约”可以指示例如，给定量的值在值的10-30％(例如值的±10％、±20％或±30％)内变化。
如本文中使用的，阶梯结构指代包括至少两个水平表面(例如，沿着x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿着z轴)的一组表面，使得每个水平表面毗连于从水平表面的第一边缘向上延伸的第一垂直表面，并且毗连于从水平表面的第二边缘向下延伸的第二垂直表面。“台阶”或“阶梯”是指在一组毗连表面的高度上的垂直移动。在本公开内容中，术语“阶梯”和术语“台阶”是指阶梯结构的一个层并且被互换地使用。在本公开内容中，水平方向可以指代与衬底(例如，提供用于形成在其之上的结构的制造平台的衬底)的顶表面平行的方向(例如，x轴或y轴)，以及垂直方向可以指代垂直于结构的顶表面的方向(例如，z轴)。
在各种电子产品中广泛使用的NAND闪存器件是非易失性的、重量轻的、具有低功耗和良好的性能。当前，平面NAND闪存器件已经达到了它的存储限制。为了进一步增加存储容量并且减小每比特存储成本，已经提出了3D NAND存储器件。为了形成现有的3D NAND存储器件的过程常常包括下面的操作。首先，在衬底之上形成多个交织的牺牲层和绝缘层的堆叠结构。形成在堆叠结构中延伸的沟道孔。沟道孔的底部被蚀刻以形成在衬底中的凹坑。通过选择性外延生长在沟道孔的底部处形成外延部分。在沟道孔中形成导电地连接到外延部分的半导体沟道。牺牲层可以被移除并且利用导体层替代。导体层在3D NAND存储器件中充当字线。
现有的3D NAND存储器件常常包括多个存储块。相邻存储块常常被栅极线缝隙(GLS)分隔开，ACS形成在所述GLS中。在形成现有3D NAND存储器件的制造方法中，GLS的特征尺寸易受波动的影响，这可能影响3D NAND存储器件的性能。
本公开内容提供不具有GLS或在GLS中的ACS的3D存储器件(例如，3D NAND存储器件)，以及用于形成所述3D存储器件的方法。3D存储器件采用在堆叠结构中的顶部选择结构和底部选择结构作为对存储块的划分。分别由电介质材料制成的顶部选择结构和底部选择结构位于沿着垂直方向与彼此对齐的堆叠结构的顶部部分和底部部分处。顶部选择结构和底部选择结构各自划分至少一个导体层以形成相应的选择导体层的对(例如，充当顶部/底部选择栅的顶部/底部选择导体层的对)。选择导体层可以分别被配有电压以选择针对读/写/擦除操作的期望存储块。在一些实施例中，3D存储器件包括在存储块中的、与顶部选择结构平行地对齐的一个或多个其它顶部选择结构，其将相应的选择导体层划分成多个顶部选择子导体层，每个顶部选择子导体层的对应于指状存储区。顶部选择子导体层和对应的底部选择导体层可以分别被配有电压以选择期望的指状存储区和/或期望的存储页面。通过将顶部和底部选择结构应用作为对存储块和指状存储区的划分，不形成GLS或在GLS中的ACS，避免对GLS的特征尺寸的波动。在一些实施例中，衬底被加偏压或接地作为体源。方法用于形成单叠片结构或多叠片结构(例如双叠片结构)的堆叠结构。在一些实施例中，堆叠结构的导体层是通过导体材料的直接沉积，而不是通过栅极替代工艺来形成的，在栅极替代工艺中，利用导体材料来替代牺牲层以形成导体层。3D存储器件的制造可以被简化。
图1A根据一些实施例，示出了示例性3D存储器150的平面图。图1B示出了沿着A-B方向的在图1A中示出的3D存储器件的横截面视图。如图1A和图1B中所示，3D存储器件150可以包括衬底100、缓冲氧化物层101和在缓冲氧化物层101之上的堆叠结构111。堆叠结构111可以包括在缓冲氧化物层101之上交织的多个导体层(即，具有顶部选择导体层的对的顶部导体层114、具有底部选择导体层的对的底部导体层112和控制导体层103)和多个绝缘层104。堆叠结构111还可以包括覆盖多个导体层(即114、113和112)和绝缘层104的电介质包覆层105。堆叠结构111还可以包括沿着垂直方向(例如，z方向)从电介质包覆层105的顶表面到衬底100内延伸的多个沟道结构130。每个沟道结构130可以包括在沟道结构的底部处的外延部分117、在沟道结构的顶部处的漏极结构110、和在外延部分117与漏极结构110之间的半导体沟道119。外延部分117可以与衬底100相接触并且导电地连接到衬底100，以及半导体沟道119可以与漏极结构110和外延部分117相接触并且导电地连接漏极结构110和外延部分117。多个存储单元可以是由半导体沟道119和控制导体层103形成的。
堆叠结构111还可以包括沿着垂直方向对齐的以将存储单元划分成存储块的对120-1和120-2的第一顶部选择结构116-1和底部选择结构131。在一些实施例中，第一顶部选择结构116-1将顶部导体层114划分成顶部选择导体层的对，每个顶部选择导体层位于相应的存储块(例如120-1或120-2)中。在一些实施例中，底部选择结构131将底部导体层112划分成底部选择导体层的对112-a和112-b，每个底部选择导体层位于相应的存储块(例如120-1或120-2)中。在一些实施例中，堆叠结构111可以包括在每个存储块(例如120-1或120-2)中的与第一顶部选择结构116-1平行地对齐的至少一个第二顶部选择结构116-2。第二顶部选择结构116-2可以将相应的存储块(例如120-1或120-2)划分成多个指状存储区(例如，在存储块120-1中的指状存储区41和42以及在存储块120-2中的指状存储区43和44)。特别地，第二顶部选择结构116-2还可以将在相应存储块中的相应顶部选择导体层划分成多个顶部选择导体子层(例如，114a、114b、114c或114d)。每个指状存储区(例如41、42、43或44)可以对应于相应的顶部选择导体子层(例如，114a、114b、114c或114d)。当电压被施加在期望的顶部选择导体子层(例如，114a、114b、114c或114d)和期望的底部选择导体层112-a或112-b上时，可以选择期望的指状存储区或存储页面。
衬底100可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上镓(GOI)、或任何其它适合的材料。在一些实施例中，衬底100是经薄化的衬底(例如，半导体层)，其是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合来薄化的。在一些实施例中，衬底100包括硅。
在一些实施例中，3D存储器件150包括沟道结构130的阵列，每个沟道结构130在衬底100之上垂直地延伸。沟道结构130可以延伸穿过多个对，每个对(在本文中被称为“导体/绝缘层对”)包括导体层(例如，114、103或112)和绝缘层104。在一些实施例中，缓冲氧化物层101形成在衬底100与堆叠结构111之间。至少在沿着水平方向(例如，x方向或y方向)的一侧上，堆叠结构111可以包括阶梯结构(未示出)。在堆叠结构111中的导体/绝缘层对的数量(例如，32、64、96或128)确定在3D存储器件150中的存储单元的数量。在一些实施例中，在堆叠结构111中的导体层(例如，114、103或112)和绝缘层124是沿着垂直方向交替地排列的。导体层(例如，114、103或112)可以包括导电材料，包括但不限于，钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。绝缘层104可以包括电介质材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，缓冲氧化物层101和电介质包覆层105各自包括电介质，诸如氧化硅。在一些实施例中，顶部选择导体子层(例如，114a、114b、114c或114d)充当顶部选择栅极电极，控制导体层103充当选择栅极电极并且形成具有交叉沟道结构130的存储单元，以及底部选择导体层112-a和112-b充当底部选择栅极电极。顶部选择栅极电极和底部选择栅极电极可以分别被施加有期望电压以选择期望的存储块/指状存储器/存储页面。
如图1B中所示，沟道结构130可以包括垂直延伸穿过堆叠结构111的半导体沟道119。半导体沟道119可以包括填充有沟道形成结构(例如，半导体材料(例如，作为半导体层108)和电介质材料(例如，作为存储膜107))的沟道孔。在一些实施例中，半导体层108包括硅，诸如非晶形硅、多晶硅或单晶硅。在一些实施例中，存储膜107是包括隧穿层、存储层(也被称为“电荷捕获层”)和阻挡层的复合层。半导体沟道119的沟道孔的剩余空间可以部分地或全部被填充有包括电介质材料(诸如氧化硅)的电介质核心109。半导体沟道119可以具有圆柱体形状(例如，立柱形状)。根据一些实施例，电介质核心109、半导体层108、隧穿层、存储层和阻挡层是以这个顺序从立柱的中心朝着外表面径向地排列的。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氮化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜107可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构130还包括在沟道结构130的下部分处(例如，底部的下端处)的外延部分117(例如，半导体插塞)。如本文中使用的，当衬底100位于3D存储器件150的最低平面中时，组件(例如，沟道结构130)的“上端”是在垂直方向上更远离衬底100的端部，以及组件(例如，沟道结构130)的“下端”是在垂直方向上更接近衬底100的端部。外延部分117可以包括在任何适当的方向上从衬底100外延地生长的半导体材料，诸如硅。要理解的是，在一些实施例中，外延部分117包括单晶硅(与衬底100相同的材料)。换句话说，外延部分117可以包括从衬底100生长的外延地生长的半导体层。外延部分117还可以包括与衬底100不同的材料。在一些实施例中，外延部分117包括硅、锗和硅锗中的至少一项。在一些实施例中，外延部分117的一部分位于衬底100的顶表面之上并且与半导体沟道119相接触。外延部分117可以导电地连接到半导体沟道119。在一些实施例中，外延部分117的顶表面位于底部绝缘层104(例如，在堆叠结构111的底部处的绝缘层)的顶表面与底表面之间。
在一些实施例中，沟道结构130还包括在沟道结构130的上部分中(例如，在上端处)的漏极结构110(例如，沟道插塞)。漏极结构110可以与半导体沟道119的上端相接触并且可以导电地连接到半导体沟道119。漏极结构110可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构包括填充有Ti/TiN或Ta/TaN作为粘附层以及钨作为导电材料的开口。通过在3D存储器件150的制造期间覆盖半导体沟道119的上端，漏极结构110可以充当蚀刻停止层以防止对在半导体沟道119中填充的电介质(诸如氧化硅和氮化硅)的蚀刻。
第一顶部选择结构116-1和底部选择结构131可以垂直地对齐并且将在3D存储器件150中的存储单元分成存储块的对120-1和120-2。第一顶部选择结构116-1和底部选择结构131可以均沿着x方向延伸。底部选择结构131可以垂直延伸穿过底部导体层112，并且将底部导体层112划分成底部选择导体层的对112-a和112-b。底部选择导体层112-a和112-b中的每一者可以被加偏压以选择相应的存储块(例如，120-1或120-2)。在一些实施例中，底部选择结构131的顶表面是与底部导体层112的顶表面共面的，以及底部选择结构131的底表面是在缓冲氧化物层101的顶表面与底表面之间的。第一顶部选择结构116-1可以垂直延伸穿过顶部导体层114，并且将顶部导体层114划分成顶部选择导体层的对。在一些实施例中，第一顶部选择结构116-1和底部选择结构131仅位于存储块的边界处(或在存储块之间)，并且不在存储块中形成。
在一些实施例中，3D存储器件150可以包括在存储块120-1和120-2中的至少一者中的、与第一顶部选择结构116-1平行地对齐的至少一个第二顶部选择结构116-2。在一些实施例中，在每个块中的第二顶部选择结构116-2的数量是等于或大于零的整数。在一些实施例中，如图1A和图1B中所示，第二顶部选择结构116-2可以将相应的顶部选择导体层划分成多个顶部选择导体子层(例如，114a、114b、114c和114d)，并且将相应的存储块(例如，120-1或120-2)的存储单元划分成多个指状存储区，例如，41、42、43和44。可以通过在对应的顶部选择导体子层(例如，114a、114b、114c或114d)和对应的底部选择导体层112a或112b上施加电压来选择/控制每个指状存储区。为了易于观看在图1A中省略了电介质包覆层105。在一些实施例中，顶部选择结构(例如，第一顶部选择结构116-1和第二顶部选择结构116-2)的顶表面可以是与电介质包覆层105的顶表面共面的，以及顶部选择结构的底表面可以位于顶部绝缘层104(例如，在顶部导体层114之下的绝缘层104)的顶表面与底表面之间。换句话说，顶部选择结构可以垂直延伸穿过顶部导体层114并且将顶部导体层114划分成多个顶部选择导体子层(例如，114a-114d)，每个顶部选择导体子层用于控制对应的指状存储区(例如，41-44)。在一些实施例中，在相邻顶部选择结构116之间(例如，在第一顶部选择结构116-1与第二顶部选择结构116-2之间，或在第二顶部选择结构116-2之间)的沟道结构130的数量可以是等于或大于1的任何适当数量。例如，至少两个沟道结构130可以沿着y方向排列在相邻顶部选择结构116之间。在一些实施例中，在相邻顶部选择结构116之间的沟道结构130的数量可以在不同区域处改变，例如，形成不同存储单元的指状存储区，这取决于设计和/或制造工艺。
在一些实施例中，底部选择结构131和顶部选择结构116的垂直尺寸取决于设计和/或制造工艺而改变。例如，底部选择结构131和顶部选择结构116可以垂直延伸穿过不止一个导体层并且划分不止一个导体层，在不止一个层中形成选择导体层/子层。由底部选择结构131和顶部选择结构116中的每一者划分的导体层的特定数量不应当受到本公开内容的实施例的限制。在一些实施例中，底部选择结构131和顶部选择结构116可以各自包括氧化物、氮化物和氮氧化物中的一者或多者。
3D存储器件150可以是单片3D存储器件的部分。术语“单片”意指3D存储器件的组件(例如，外围组件和存储器阵列器件)形成在单个衬底上。对于单片3D存储器件，由于外围器件处理和存储阵列器件处理的卷积，制造遭遇额外的限制。例如，存储阵列器件(例如，NAND沟道结构)的制造是受到与已经或者要形成在同一衬底上的外围器件相关联的热预算约束的。
替代地，3D存储器件150可以是非单片3D存储器件的部分，其中组件(例如，外围器件和存储阵列器件)可以分开地形成在不同的衬底上并且随后例如以面对面方式键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持作为经键合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于促进3D存储器件150的操作的任何适当的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器；未示出)被翻转并且面向下朝着存储阵列器件(例如，NAND存储串)以用于混合键合。要理解的是，在一些实施例中，存储阵列器件衬底(例如，衬底100)被翻转并且面向下朝着外围设备(未示出)以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件在外围器件之上。存储阵列器件衬底(例如，衬底100)可以是经薄化的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后段制程(BEOL)互连可以形成在经薄化的存储阵列器件衬底的背面上。
图2-图4示出了形成在图1A和图1B中所示的3D存储器件的制造工艺。图6是在图2-图4中所示的方法600的流程图。为了易于说明，在本公开内容的图1-图5中利用相同数字标记相同或相似的组件。
在操作的开始处，在衬底之上形成延伸穿过底部导体材料层的底部选择结构(操作602)。图2示出了对应的结构200。
如图2中所示，可以在衬底100之上形成底部选择结构131。在一些实施例中，缓冲氧化物层101可以沉积在衬底100之上，并且底部导体材料层可以沉积在缓冲氧化物层101之上。为了随后形成底部选择结构131，可以在底部导体材料层中形成底部开口。底部开口的底表面可以位于缓冲氧化物层101的顶表面与底表面之间。底部开口可以例如，沿着x方向水平地延伸。电介质材料可以被沉积以填充底部开口。在一些实施例中，执行平面化工艺(例如，化学机械抛光(CMP)和/或凹坑蚀刻)以移除来自沉积工艺的任何过量电介质材料。可以形成底部选择结构131，将底部导体材料层划分成两个部分，其随后形成底部选择导体层的对112a和112b。
在一些实施例中，可以通过使用非等向性蚀刻工艺(例如，干蚀刻)将底部导体材料层图案化来形成底部开口。在一些实施例中，缓冲氧化物层101和底部选择结构131各自包括氧化硅，并且是通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)和溅射中的至少一项来形成的。在一些实施例中，底部导体材料层包括钨，并且是通过PVD、CVD、ALD和溅射中的至少一项来沉积的。
返回参考图6，在形成底部选择结构131之后，多个导体层和多个绝缘层形成在底部选择导体层的对112a和112b和底部选择结构之上(操作604)。图2示出了对应的结构200。
如图2所示，多个导体层(例如，控制导体层103和顶部导体层114-0)和多个绝缘层104可以形成在底部选择结构131和底部选择导体层的对112a和112b之上并且在其之上交织。导体层114-0代表顶部导体层。在一些实施例中，电介质包覆层105被沉积在顶部导体层114-0之上。多个导体层(例如，103和114-0)和多个绝缘层104可以形成堆叠结构111，其可以具有阶梯结构。
可以通过使用蚀刻掩模(例如，在材料堆叠体之上的经图案化的PR层)重复地蚀刻包括多个交织的导体材料层和绝缘材料层的材料堆叠体来形成阶梯结构。可以通过将导体材料的层和绝缘材料的层交替地沉积在底部导体层112之上直到达到期望数量的层为止来形成交织的导体材料层和绝缘材料层。在一些实施例中，绝缘材料层被沉积在底部导体材料层之上，并且导体材料层被沉积在绝缘材料层之上，如此等等。导体材料层和绝缘材料层可以具有相同或不同的厚度。在一些实施例中，导体材料层和下方的绝缘材料层被称为导体/绝缘对。在一些实施例中，一个或多个导体/绝缘对可以形成一个层/阶梯。在形成阶梯结构期间，PR层被修剪(例如，从材料堆叠体的边界、常常从所有方向递增地并且向内蚀刻)并且用作用于蚀刻材料堆叠体的被暴露部分的蚀刻掩模。修剪的PR的数量可以是与阶梯的尺寸直接相关的(例如，决定性的)。对PR层的修剪可以使用适当的蚀刻(例如，各向同性干蚀刻，诸如湿蚀刻)来获得。可以连续地形成和修剪一个或多个PR层，以用于形成阶梯结构。在对PR层的修剪之后，可以使用适当的蚀刻剂来蚀刻每个电介质对以移除导体材料层和下方的绝缘材料层两者的一部分。经蚀刻的导体材料层(例如，包括底部导体材料层和在底部导体材料层之上形成的导体材料层)和绝缘材料层可以形成导体层(例如，114-0、103和112)和绝缘层104。可以随后移除PR层。在一些实施例中，顶部导体材料层形成顶部导体层114-0，其随后形成顶部选择导体子层114a-114b。在一些实施例中，底部导体材料层可以形成底部导体层112和底部选择导体层的对112a和112b。在一些实施例中，在顶部与底部导体材料层之间的导体材料层形成控制导体层103，其充当3D存储器件150的字线。
在一些实施例中，绝缘材料层包括氧化硅，并且绝缘材料层的沉积包括CVD、PVD、ALD和溅射中的一项或多项。在一些实施例中，导体材料层包括钨，并且绝缘材料层的沉积包括CVD、PVD、ALD和溅射中的一项或多项。在一些实施例中，导体材料层和绝缘材料层的蚀刻包括一个或多个适当的非等向性蚀刻工艺，例如干蚀刻。在一些实施例中，蚀刻剂具有对导体材料层和绝缘材料层的不同蚀刻选择性。
返回参考图6，在形成导体层和绝缘层之后，在堆叠结构中形成多个沟道结构。沟道结构可以延伸穿过堆叠结构并且进入衬底内(操作606)。图2示出了对应的结构200。
如图2所示，可以形成延伸穿过电介质包覆层105、导体层(114-0、103和112)、缓冲氧化物层101并且进入衬底100内的多个沟道结构130。
可以形成穿过堆叠结构111的多个沟道孔。在一些实施例中，穿过交织的导体层(114-0、103和112)和绝缘层104形成多个沟道孔。可以通过使用蚀刻掩模(诸如经图案化的PR层)来执行非等向性蚀刻工艺以移除堆叠结构111的部分并暴露衬底100，来形成多个沟道孔。在一些实施例中，在底部选择结构131的每侧上沿着x方向形成多个沟道孔。可以通过在衬底100之上形成沟道孔的相同的蚀刻工艺和/或通过不同的凹坑蚀刻工艺来在每个沟道孔的底部处形成暴露衬底100的顶部分的凹进区。在一些实施例中，可以在每个沟道孔的底部处(例如，在凹进区之上)形成半导体插塞。可以通过外延生长工艺和/或沉积工艺来形成半导体插塞。在一些实施例中，半导体插塞通过外延生长来形成，并且被称为外延部分117。可选地，可以执行凹坑蚀刻(例如，干蚀刻和/或湿蚀刻)以移除在沟道孔的侧壁上的过量半导体材料和/或控制在期望位置处的外延部分117的顶表面。在一些实施例中，外延部分117的顶表面位于底部绝缘层104的顶表面与底表面之间。
在一些实施例中，通过执行适当的蚀刻工艺(例如非等向性蚀刻工艺(例如，干蚀刻)和/或等向性蚀刻工艺(湿蚀刻))来形成沟道孔。在一些实施例中，外延部分117包括从衬底102通过外延生长而形成的单晶硅。在一些实施例中，外延部分117包括通过沉积工艺形成的多晶硅。形成外延生长的外延部分117可以包括但不限于，气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。形成经沉积的外延部分117可以包括但不限于，CVD、PVD和/或ALD。
在一些实施例中，半导体沟道119形成在沟道孔中的外延部分117之上并且与外延部分117相接触。半导体沟道可以包括具有存储膜107(例如，包括阻挡层、存储层和隧穿层)的沟道形成结构、形成在外延部分117之上并且连接外延部分117的半导体层108以及填满沟道孔的其余部分的电介质核心109。在一些实施例中，首先沉积存储膜107以覆盖沟道孔的侧壁和外延部分117的顶表面，以及随后将半导体层108沉积在存储膜107之上和外延部分117上方。阻挡层、存储层和隧穿层可以随后使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)以这个顺序被沉积，以形成存储膜107。接着可以使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来将半导体层108沉积在隧穿层上。在一些实施例中，在沉积了半导体层108(诸如氧化硅)之后通过沉积电介质材料来在沟道孔的剩余空间中填充电介质核心109。
在一些实施例中，在每个沟道孔的上部分中形成漏极结构110。在一些实施例中，可以通过CMP、研磨、湿蚀刻和/或干蚀刻来移除在堆叠结构111的顶表面上和在每个沟道孔的上部分中的存储膜107、半导体层108和电介质核心109的部分以在沟道孔的上部分中形成凹坑，使得半导体沟道的顶表面可以在电介质包覆层105的顶表面与底表面之间。随后可以通过经由一种或多种薄膜沉积工艺(诸如CVD、PVD、ALD、电镀、无电镀或其任何组合)将导电材料(诸如金属)沉积到凹坑内来形成漏极结构110。从而沟道结构130形成。可以通过半导体沟道119和控制导体层103的交叉来形成多个存储单元。可选地，执行平面化工艺(例如，干/湿蚀刻和/或CMP)以移除在堆叠结构111的顶表面上的任何过量材料。
返回参考图6，在形成沟道结构之后，形成第一顶部选择结构，其沿着垂直方向与底部选择结构对齐并且将顶部导体层划分成顶部选择导体层的对(操作608)。图3和图4示出了对应的结构300和400。
如图4中所示，可以在堆叠结构111中形成第一顶部选择结构116-1。第一顶部选择结构116-1可以与底部选择结构131垂直地对齐，并且可以从堆叠结构111的顶表面延伸到第一绝缘层104内。第一顶部选择结构116-1可以沿着x方向水平地延伸，与底部选择结构131平行。第一顶部选择结构116-1可以将顶部导体层114划分成顶部选择导体层的对。第一顶部选择结构116-1和底部选择结构131可以将堆叠结构111中的存储单元划分成存储块的对(例如，图1B中的120-1和120-2)。在一些实施例中，一个或多个第二顶部选择结构116-2形成在相应的存储块(例如，120-1或120-2)中以进一步将相应的顶部选择导体层划分成多个顶部选择导体子层(例如，在图1A和图1B中的114a-114d)，并且将存储块划分成多个指状存储器(在图1A和图1B中的41-44)。第二顶部选择结构116-2可以具有与第一顶部选择结构116-1相似或相同的尺寸，并且可以沿着x方向与第一顶部选择结构116-1平行地延伸。
如图3中所示，可以通过移除堆叠结构111的一部分以形成第一顶部开口115-1来形成第一顶部选择结构116-1。适当的非等向性蚀刻工艺和蚀刻掩模(例如，经图案化的PR层)可以用于形成第一顶部开口115-1，其暴露下方的绝缘层104(例如，在顶部选择导体子层之下的顶部绝缘层104)。适当的电介质材料可以被沉积以填满第一顶部选择结构116-1。在一些实施例中，第二顶部选择结构116-2可以由形成第一顶部选择结构116-1的相同的制造工艺形成。例如，沿着x方向利用形成第一顶部开口115-1的相同图案化工艺可以在第一顶部开口115-1的每侧上形成一个或多个第二顶部开口115-2。可以使用相同的电介质材料来填充第二顶部开口115-2。在一些实施例中，使用非等向性蚀刻工艺(例如，干蚀刻)来形成第一顶部开口115-1和第二顶部开口115-2。可以使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合)来沉积适当的电介质材料，例如，氧化硅。可选地，执行平面化工艺(例如，干/湿蚀刻和/或CMP)以移除在堆叠结构111的顶表面上的任何过量材料。
图5根据一些实施例，示出了不具有GLS或在GLS中的ACS的另一示例性3D存储器件500。3D存储器件500可以具有类似于3D存储器件150的结构，并且可以是通过在双叠片堆叠结构111中形成沟道结构来形成的。如图5中所示，堆叠结构111包括第一叠片211和第二叠片212，其中形成存储单元。在一些实施例中，可以在3D存储器件500中形成更多的导体/绝缘层对，这允许更多的存储单元要被形成。不同于图2-图4的堆叠结构111的形成，其中导体材料层和绝缘材料层连续地被沉积并且沟道孔是通过单个蚀刻工艺来形成的，形成第一叠片211和第二叠片212的导体材料层和绝缘材料层分开地被沉积。通过联合地连接在第一叠片211和第二叠片212中的沟道孔来形成沟道孔。图7示出了形成在图5的堆叠结构111中的存储单元的方法700的流程图。方法700可以在操作602之后并且在操作608之前执行以从双叠片结构形成堆叠结构111。应当注意的是，在各种实施例中，制造方法也可以用于从其它多叠片结构(例如，叠片的数量大于2)形成3D存储器件。形成其它多叠片结构的制造工艺的细节可以类似于从双叠片结构形成堆叠结构111的制造工艺，以及不在本文中描述。形成3D存储器件500的其它部分(诸如底部选择结构131、第一顶部选择结构116-1和第二顶部选择结构116-2)的制造工艺可以与图2-图4中所示的制造工艺相似或相同，以及不在本文中重复。
在形成底部选择结构之后，具有第一多个导体材料层和第一多个绝缘材料层的第一材料堆叠体可以被形成为在底部选择导体材料层的对和底部选择结构131上交织的(操作702)。第一材料堆叠体可以随后形成第一叠片211(例如，下叠片)。第一多个导体材料层和第一多个绝缘材料层的沉积可以参考图2中所示的导体材料层和绝缘材料层的沉积的描述，并且不在本文中重复。
可以形成延伸穿过第一材料叠层并且进入衬底100内的第一沟道孔，并且可以在第一沟道孔的底部处形成外延部分117(操作704)。第一沟道孔和外延部分117的形成可以参考图2中所示的沟道孔和外延部分的形成的描述，以及不在本文中重复。
可在形成外延部分117之后形成牺牲结构以填充第一沟道孔(操作706)。可以通过将牺牲材料沉积到第一沟道孔内来形成牺牲结构。牺牲材料可以包括具有足够的硬度的并且不同于外延部分117(例如，具有与外延部分117不同的蚀刻选择性)的任何适当的材料。在一些实施例中，牺牲材料包括氧化硅、氮化硅和多晶硅中的一项或多项，并且沉积工艺包括CVD、PVD和ALD中的一项或多项。可选地，执行平面化工艺(例如，CMP和/或凹坑蚀刻)以移除在第一材料堆叠体上的任何过量材料(例如，牺牲材料)以提供用于第二材料堆叠体的沉积的基础。
此外，具有第二多个导体材料层和第二多个绝缘材料层的第二材料堆叠体可以被沉积为在第一材料堆叠体之上交织的(操作708)。第二材料堆叠体可以随后形成第二叠片212(例如，上叠片)。第二多个导体材料层和第二多个绝缘材料层的沉积可以参考图2中所示的导体材料层和绝缘材料层的沉积的描述，以及不在本文中重复。在一些实施例中，在第一材料堆叠体和第二材料堆叠体中的导体材料层和绝缘材料层的数量(例如，32、64或96)可以是相同的或不同的，这取决于设计和/或制造工艺，并且不应当受到本公开内容的实施例的限制。在一些实施例中，在第二材料堆叠体之上形成电介质包覆层。
可以随后通过重复地蚀刻堆叠的第一材料堆叠体和第二材料堆叠体(例如，底部导体材料层、第一多个导体材料层、第一多个绝缘材料层、第二多个导体材料层和第二多个绝缘材料层)来形成阶梯结构(操作710)。在一些实施例中，阶梯结构可以形成堆叠结构111。阶梯结构的形成可以参考图2中所示的阶梯结构的形成的描述，以及不在本文中重复。
可以形成暴露牺牲结构的、从电介质包覆层的顶表面延伸到第一沟道孔的第二沟道孔(操作712)。在一些实施例中，第二沟道孔可以沿着垂直方向与第一沟道孔对齐，使得第二沟道孔可以至少与第一沟道孔垂直地重叠以暴露牺牲结构。第二沟道孔的形成可以参考图2中所示的沟道孔的形成的描述，以及不在本文中重复。
此外，可以移除牺牲结构并且可以形成沟道孔(操作714)。可以执行适当的蚀刻工艺(例如，诸如干蚀刻的非等向性蚀刻)以移除牺牲结构，因此第一沟道孔和第二沟道孔可以被连接以形成沟道孔。在一些实施例中，蚀刻工艺具有对在外延部分117之上的牺牲结构的高蚀刻速率，因此外延部分117的至少一部分在牺牲结构的移除之后可以被保留。在形成沟道孔之后，可以使用图2中所述的制造工艺来形成沟道结构130。可以随后形成具有双叠片结构的3D存储器件500。
在一些实施例中，3D存储器件包括堆叠结构。堆叠结构可以包括在衬底之上交织的多个导体层和多个绝缘层。多个导体层可以包括被第一顶部选择结构划分的顶部选择导体层的对和被底部选择结构划分的底部选择导体层的对。第一顶部选择结构和底部选择结构可以沿着水平方向延伸并且沿着垂直方向对齐。多个沟道结构可以沿着垂直方向延伸并且进入到衬底内，并且分布在顶部选择结构和底部选择结构的两侧上。
在一些实施例中，顶部选择结构和底部选择结构将由多个导体层和多个沟道结构形成的存储单元划分成存储块的对。存储块的对中的每一项可以对应于相应的顶部选择导体层和相应的底部选择导体层。
在一些实施例中，3D存储器件还包括在堆叠结构与衬底之间的缓冲氧化物层。第一顶部选择结构可以沿着垂直方向从堆叠结构的顶表面延伸到在第一导体层之下的顶部绝缘层内。底部选择结构沿着垂直方向从底部导体层的顶表面延伸并且进入缓冲氧化物层内。
在一些实施例中，3D存储器件还包括沿着垂直方向从堆叠结构的顶表面延伸到在相应存储块中的第一绝缘结构内并且沿着水平方向延伸的至少一个第二顶部选择结构。至少一个第二顶部选择结构可以通过至少一个沟道结构沿着垂直于水平方向的另一水平方向与第一顶部选择结构分离。至少一个第二顶部选择结构可以将相应的顶部选择导体层划分成多个顶部选择导体子层，并且将相应的存储块划分成多个指状存储区。多个顶部选择导体子层中的每一者可以对应于相应的指状存储区。
在一些实施例中，第一顶部选择结构、至少一个第二顶部选择结构和底部选择结构各自包括氧化硅、氮化硅或氮氧化硅中的至少一项。
在一些实施例中，多个沟道结构各自包括导电地连接到衬底的外延部分，外延部分的顶表面在底部选择导体层的对之上的底部绝缘层的顶表面与底表面之间。
在一些实施例中，外延部分包括硅、锗或硅锗中的至少一项。
在一些实施例中，多个沟道结构各自包括在相应的外延部分之上并且导电地连接到相应的外延部分的半导体沟道。半导体沟道可以包括从半导体沟道的侧壁朝着半导体沟道的中心径向排列的阻挡层、存储层、隧穿层、半导体层和电介质核心。
在一些实施例中，3D存储器件还包括在堆叠结构之上的电介质包覆层和多个漏极结构，每个漏极结构在电介质包覆层中并且导电地连接到相应的半导体沟道。半导体沟道的顶表面可以在电介质包覆层的顶表面与底表面之间。多个漏极结构可以包括硅、锗或硅锗中的至少一项。电介质包覆层可以包括氧化硅、氮化硅或氮氧化硅中的至少一项。
在一些实施例中，衬底包括硅、锗、硅锗、碳化硅、绝缘体上硅、绝缘体上锗或III-V化合物中的至少一项。在一些实施例中，多个导体层和底部选择导体层的对各自包括多晶硅、硅化物、锗、硅锗、铜、铝、钴或钨中的至少一项。在一些实施例中，多个绝缘层包括氧化硅、氮化硅、氮氧化硅或硅碳氮化物中的至少一项。
在一些实施例中，在堆叠结构中不形成阵列公共源极或栅极线缝隙，并且衬底是体源。
在一些实施例中，用于形成3D存储器件的方法包括形成沿着垂直方向延伸穿过在衬底之上的底部导体层并且沿着水平方向延伸以将底部导体层划分成底部选择导体层的对的底部选择结构，形成在底部选择导体层的对和底部选择结构上交织的多个导体层和多个绝缘层，以及形成沿着垂直方向延伸穿过底部选择导体层的对、多个导体层和多个绝缘层并且进入衬底内的多个沟道结构。方法还可以包括形成沿着垂直方向延伸穿过多个导体层的顶部导体层并且沿着水平方向延伸以将顶部导体层划分成顶部选择导体层的对的第一顶部选择结构。第一顶部选择结构和底部选择结构可以沿着垂直方向对齐，并且可以将由多个导体层和多个沟道结构形成的多个存储单元划分成存储块的对。
在一些实施例中，形成底部导体层包括在衬底之上形成缓冲氧化物层以及在缓冲氧化物层上形成底部导体材料。
在一些实施例中，形成底部选择结构包括将底部导体材料层图案化以形成底部选择导体材料层的对和底部开口，底部开口沿着垂直方向延伸穿过底部导体材料层的对并且进入缓冲氧化物层内并且沿着水平方向延伸。在一些实施例中，形成底部选择结构还包括沉积电介质材料以填满底部开口。
在一些实施例中，底部导体材料层的图案化包括干蚀刻工艺，以及绝缘材料的沉积包括CVD工艺、ALD工艺或PVD工艺中的至少一项。
在一些实施例中，形成多个导体层和多个绝缘层包括在底部选择导体材料层的对上交替地沉积多个导体材料层和多个绝缘材料层。在一些实施例中，形成多个导体层和多个绝缘层还包括重复地蚀刻底部选择导体材料层的对、多个导体材料层和多个绝缘材料层以在衬底之上形成底部选择导体层的对以及交织的多个导体层和多个绝缘层的阶梯结构。
在一些实施例中，形成多个沟道结构包括形成沿着垂直方向延伸穿过在多个导体层和多个绝缘层之上的电介质包覆层、多个导体层、多个绝缘层和底部选择导体层的对并且进入衬底内的沟道孔。沟道孔可以沿着垂直于水平方向的另一水平方向远离底部选择结构。在一些实施例中，形成多个沟道结构还包括在沟道孔的底部处执行凹坑蚀刻以暴露衬底，以及执行半导体材料的外延沉积以填满沟道孔的底部并且在沟道孔的底部处形成外延部分。外延部分可以与衬底接触并且导电地连接到衬底。外延部分的顶表面可以在底部选择导体层的对之上的底部绝缘层的顶表面与底表面之间。在一些实施例中，形成多个沟道结构还包括沉积沟道形成结构以填满沟道孔，以及在沟道形成结构上执行凹坑蚀刻以形成半导体沟道，使得半导体沟道的顶表面在电介质包覆层的顶表面与底表面之间。
在一些实施例中，形成多个导体层和多个绝缘层包括将第一多个导体材料层和第一多个绝缘材料层交替地沉积在底部选择导体材料层的对上。在一些实施例中，形成多个导体层和多个绝缘层还包括形成沿着垂直方向延伸穿过第一多个导体材料层、第一多个绝缘材料层和底部选择导体材料层的对并且进入衬底内的第一沟道孔。第一沟道孔可以沿着垂直于水平方向的另一水平方向远离底部选择结构。在一些实施例中，形成多个导体层和多个绝缘层还包括在第一沟道孔的底部处执行凹坑蚀刻以暴露衬底，执行半导体材料的外延沉积以填满第一沟道孔的底部。外延部分的顶表面可以在底部选择导体材料层的对之上的底部绝缘层的顶表面与底表面之间。在一些实施例中，形成多个导体层和多个绝缘层还包括沉积牺牲结构以填满第一沟道孔，以及形成在第一多个导体材料层、多个绝缘材料层和牺牲结构之上交织的第二多个导体材料层和第二多个绝缘材料层。在一些实施例中，形成多个导体层和多个绝缘层还包括重复地蚀刻底部选择导体材料层的对、第一多个导体材料层、第一多个绝缘材料层、第二多个导体材料层、第二多个绝缘材料层以在衬底上形成在底部选择导体材料层的对之上交织的第一多个导体层、第一多个绝缘层、第二多个导体层、第二多个绝缘层的阶梯结构。
在一些实施例中，形成多个沟道结构包括形成沿着垂直方向与相应的第一沟道孔对齐的第二沟道孔，第二沟道孔沿着垂直方向延伸穿过在第二多个导体材料层和第二多个绝缘材料层之上的电介质包覆层、第二多个导体材料层和第二多个绝缘材料层，并且暴露相应的第一沟道孔和相应的牺牲结构。在一些实施例中，形成多个导体层和多个绝缘层包括移除在第一沟道孔中的牺牲结构以暴露外延部分，第一沟道孔和第二沟道孔形成沟道孔。在一些实施例中，形成多个导体层和多个绝缘层包括形成沟道形成结构以填满沟道孔，以及在沟道形成结构上执行凹坑蚀刻以形成半导体沟道，使得半导体沟道的顶表面在电介质包覆层的顶表面与底表面之间。
在一些实施例中，形成沟道形成结构包括在沟道孔的侧壁上顺序地沉积阻挡材料层、存储材料层、隧穿材料层、半导体材料层和电介质核心材料层以填满沟道孔。
在一些实施例中，沉积多个导体材料层包括沉积多晶硅、硅化物、锗、硅锗、铜、铝、钴或钨中的至少一项。在一些实施例中，沉积多个绝缘材料层包括沉积氧化硅、氮化硅、氮氧化硅或硅碳氮化物中的至少一项。
在一些实施例中，多个导体材料层的沉积包括执行CVD工艺、溅射工艺、PVD工艺或ALD工艺中的至少一项。在一些实施例中，多个绝缘材料层的沉积包括CVD工艺、PVD工艺或ALD工艺中的至少一项。
在一些实施例中，形成第一顶部选择结构包括将电介质包覆层图案化以形成沿着垂直方向从电介质包覆层的顶表面延伸到在顶部选择导体层的对之下的第一绝缘层并且沿着水平方向延伸的第一顶部开口。第一顶部开口可以沿着垂直方向与底部选择结构对齐。在一些实施例中，形成第一顶部选择结构还包括沉积电介质材料以填满第一顶部开口。电介质材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一项。
在一些实施例中，电介质包覆层的图案化包括干蚀刻工艺，以及绝缘材料的沉积包括CVD工艺、ALD工艺或PVD工艺中的至少一项。
在一些实施例中，方法还包括通过形成第一顶部选择结构的相同工艺在相应存储块中形成至少一个第二顶部选择结构。至少一个第二顶部选择结构可以是通过利用形成第一顶部开口的相同图案化工艺来将电介质包覆层图案化以在相应存储块中形成至少一个第二顶部开口而形成的。至少一个第二顶部开口可以沿着垂直方向从电介质包覆层的顶表面延伸到第一绝缘层并且沿着水平方向延伸。至少一个第二顶部选择结构还可以是通过沉积电介质材料以填满至少一个第二顶部开口并且在第一顶部开口被填充有电介质材料时形成至少一个第二顶部选择结构来形成的。至少一个第二顶部选择结构可以将相应的存储块划分成多个指状存储区并且将相应的顶部选择导体层划分成多个顶部选择导体子层。多个顶部选择导体子层中的每一者可以对应于相应的指状存储区。
在一些实施例中，方法还包括沉积导电材料以填满在半导体沟道之上的沟道孔并且形成漏极结构。漏极结构可与半导体沟道接触并导电地连接。
在一些实施例中，用于形成3D存储器件的方法包括形成沿着水平方向延伸并且将在衬底之上的底部导体层划分成底部选择导体层的对的底部选择结构，形成在底部选择导体层的对和底部选择结构上交织的多个导体层和多个绝缘层，以及形成沿着垂直方向延伸穿过底部选择导体层的对、多个导体层和多个绝缘层并且进入衬底内的多个沟道结构。多个沟道结构可以沿着垂直于水平方向的另一水平方向对称地分布在底部选择结构的每侧上。在一些实施例中，方法还包括形成沿着水平方向延伸并且将多个导体层的顶部导体层划分成多个顶部选择导体层的多个顶部选择结构。顶部选择结构可以包括沿着垂直方向与底部选择结构对齐的第一顶部选择结构和沿着另一水平方向在第一顶部选择结构的每侧上的至少一个第二顶部选择结构。第一顶部选择结构和底部选择结构可以将由多个沟道结构和多个导体结构形成的多个存储单元划分成多个存储块，以及在第一顶部选择结构的每侧上的至少一个第二顶部选择结构将相应的存储块划分成多个指状存储区。
在一些实施例中，形成底部导体层包括在衬底之上形成缓冲氧化物层以及在缓冲氧化物层上形成底部导体材料层。
在一些实施例中，形成底部选择结构包括将底部导体材料层图案化以形成沿着垂直方向延伸穿过底部导体材料层并且进入缓冲氧化物层内且沿着水平方向延伸的底部开口，以及沉积电介质材料以填满底部开口。
在一些实施例中，底部导体材料层的图案化包括干蚀刻工艺，以及绝缘材料的沉积包括CVD工艺、ALD工艺或PVD工艺中的至少一项。
在一些实施例中，形成多个导体层和多个绝缘层包括在底部选择导体材料层的对上交替地沉积多个导体材料层和多个绝缘材料层，以及重复地蚀刻底部选择导体材料层的对、多个导体材料层和多个绝缘材料层以在衬底之上形成底部选择导体材料层的对和交织的多个导体层和多个绝缘层的阶梯结构。
在一些实施例中，形成多个沟道结构包括形成沿着垂直方向延伸穿过在多个导体层和多个绝缘层之上的电介质包覆层、多个导体层、多个绝缘层和底部选择导体层的对并且进入衬底内的沟道孔。沟道孔可以沿着垂直于水平方向的另一水平方向远离底部选择结构。在一些实施例中，形成多个沟道结构包括在沟道孔的底部处执行凹坑蚀刻以暴露衬底，以及执行半导体材料的外延沉积以填满沟道孔的底部并且在沟道孔的底部处形成外延部分。外延部分可以接触衬底并且可以导电地连接到衬底。外延部分的顶表面可以在底部选择导体层的对之上的底部绝缘层的顶表面与底表面之间。在一些实施例中，形成多个沟道结构还包括沉积沟道形成结构以填满沟道孔，以及在沟道形成结构上执行凹坑蚀刻以形成半导体沟道，使得半导体沟道的顶表面在电介质包覆层的顶表面与底表面之间。
在一些实施例中，形成多个导体层和多个绝缘层包括在底部选择导体材料层的对上交替地沉积第一多个导体材料层和第一多个绝缘材料层。在一些实施例中，形成多个导体层和多个绝缘层还包括形成沿着垂直方向延伸穿过第一多个导体材料层、第一多个绝缘材料层和底部选择导体材料层的对并且进入衬底内的第一沟道孔。第一沟道孔可以沿着垂直于水平方向的另一水平方向远离底部选择结构。在一些实施例中，形成多个导体层和多个绝缘层还包括在第一沟道孔的底部处执行凹坑蚀刻以暴露衬底，以及执行半导体材料的外延沉积以填满第一沟道孔的底部。外延部分的顶表面可以在底部选择导体材料层的对之上的底部绝缘层的顶表面与底表面之间。在一些实施例中，形成多个导体层和多个绝缘层还包括形成牺牲结构以填满第一沟道孔，以及形成在第一多个导体材料层、多个绝缘材料层和牺牲结构之上交织的第二多个导体材料层和第二多个绝缘材料层。在一些实施例中，形成多个导体层和多个绝缘层还包括重复地蚀刻底部选择导体材料层的对、第一多个导体材料层、第一多个绝缘材料层、第二多个导体材料层、第二多个绝缘材料层以形成在衬底上的底部选择导体层的对之上交织的第一多个导体层、第一多个绝缘层、第二多个导体层、第二多个绝缘层。
在一些实施例中，形成多个沟道结构包括形成沿着垂直方向与相应的第一沟道孔对齐的第二沟道孔。第二沟道孔可以沿着垂直方向延伸穿过在第二多个导体材料层和第二多个绝缘材料层之上的电介质包覆层、第二多个导体材料层和第二多个绝缘材料层，并且暴露相应的第一沟道孔和相应的牺牲结构。在一些实施例中，形成沟道结构还包括移除在第一沟道孔中的牺牲结构以暴露外延部分，第一沟道孔和第二沟道孔形成沟道孔，以及形成沟道形成结构以填满沟道孔并且在沟道形成结构上执行凹坑蚀刻以形成半导体沟道，使得半导体沟道的顶表面在电介质包覆层的顶表面与底表面之间。
在一些实施例中，形成沟道形成结构包括在沟道孔的侧壁上顺序地沉积阻挡材料层、存储材料层、隧穿材料层、半导体材料层和电介质核心材料层以填满沟道孔。
在一些实施例中，沉积多个导体材料层包括沉积多晶硅、硅化物、锗、硅锗、铜、铝、钴或钨中的至少一项。在一些实施例中，沉积多个绝缘材料层包括沉积氧化硅、氮化硅、氮氧化硅或硅碳氮化物中的至少一项。
在一些实施例中，多个导体材料层的沉积包括执行CVD工艺、溅射工艺、PVD工艺或ALD工艺中的至少一项。在一些实施例中，多个绝缘材料层的沉积包括CVD工艺、PVD工艺或ALD工艺中的至少一项。
在一些实施例中，形成多个顶部选择结构包括将电介质包覆层图案化以形成多个顶部开口，每个顶部开口沿着垂直方向从电介质包覆层的顶表面延伸到在顶部选择导体层的对之下的第一绝缘层并且沿着水平方向延伸。多个顶部开口可以包括与底部选择结构对齐的第一顶部开口和沿着另一水平方向在第一顶部开口的每侧上的至少一个第二顶部开口。在一些实施例中，形成多个顶部选择结构还包括沉积电介质材料以填满多个顶部开口。电介质材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一项。
在一些实施例中，电介质包覆层的图案化包括干蚀刻工艺，以及绝缘材料的沉积包括CVD工艺、ALD工艺或PVD工艺中的至少一项。
在一些实施例中，方法还包括沉积导电材料以填满在半导体沟道之上的沟道孔并且形成漏极结构。漏极结构可以与半导体沟道接触并且导电地连接到半导体沟道。
特定实施例的前述描述将如此充分地揭露本公开内容的一般性质，其他人可以在没有过度的实验且不偏离本公开内容的一般概念情况下，通过应用本领域技术内的知识容易地修改和/或适应这样的特定实施例以用于各种应用。因此，基于本文给出的本公开内容和指导，这样的适应和修改旨在在所公开的实施例的等效物的含义和范围内。要理解的是，本文的短语或术语是出于描述而非限制的目的，使得本说明书的术语或短语要由本领域技术人员按照教导和指导来解释。
上文已经借助于说明特定功能及其关系的实现方式的功能构建块描述了本公开内容的实施例。本文为了便于描述，这些功能构建块的边界已经被任意限定。可以限定替代的边界，只要特定功能及其关系被适当地执行。
发明内容和摘要章节可以阐述如发明人所设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应受到上述示例性实施例中的任一个示例性实施例的限制，但是仅应当根据下文权利要求及其等效物来进行限定。

Claims (11)

1.一种三维存储器件，包括：
堆叠结构，其包括在衬底之上交织的多个导体层和多个绝缘层，其中，所述多个导体层包括由第一顶部选择结构划分的顶部选择导体层的对和由底部选择结构划分的底部选择导体层的对，所述第一顶部选择结构和所述底部选择结构沿着水平方向延伸并且沿着垂直方向对齐，并作为存储块的划分边界，以及其中，在所述堆叠结构中不形成栅极线缝隙；以及
多个沟道结构，其沿着垂直方向延伸并且进入所述衬底内，并且分布在所述第一顶部选择结构和所述底部选择结构的两侧上。
2.根据权利要求1所述的三维存储器件，其中，所述第一顶部选择结构和所述底部选择结构将由所述多个导体层和所述多个沟道结构形成的存储单元划分成存储块的对，所述存储块的对中的每一个存储块的对与相应的顶部选择导体层和相应的底部选择导体层相对应。
3.根据权利要求1或2所述的三维存储器件，还包括在所述堆叠结构与所述衬底之间的缓冲氧化物层，其中，
所述第一顶部选择结构沿着所述垂直方向从所述堆叠结构的顶表面延伸到在第一导体层之下的顶部绝缘层内；以及
所述底部选择结构沿着所述垂直方向从所述底部导体层的顶表面延伸并且进入所述缓冲氧化物层内。
4.根据权利要求3所述的三维 存储器件，还包括沿着所述垂直方向从所述堆叠结构的顶表面延伸到在相应存储块中的第一绝缘结构内并且沿着所述水平方向延伸的至少一个第二顶部选择结构，所述至少一个第二顶部选择结构通过至少一个沟道结构沿着垂直于所述水平方向的另一水平方向与所述第一顶部选择结构分离，其中，
所述至少一个第二顶部选择结构将所述相应的顶部选择导体层划分成多个顶部选择导体子层，并且将所述相应的存储块划分成多个指状存储区，所述多个顶部选择导体子层中的每一个顶部选择导体子层对应于相应的指状存储区。
5.根据权利要求4所述的三维存储器件，其中，所述第一顶部选择结构、所述至少一个第二顶部选择结构和所述底部选择结构各自包括氧化硅、氮化硅或氮氧化硅中的至少一项。
6.根据权利要求1所述的三维存储器件，其中，所述多个沟道结构各自包括导电地连接到所述衬底的外延部分，所述外延部分的顶表面位于在所述底部选择导体层的对之上的底部绝缘层的顶表面与底表面之间。
7.根据权利要求6所述的三维存储器件，其中，所述外延部分包括硅、锗或硅锗中的至少一项。
8.根据权利要求6或7所述的三维存储器件，其中，所述多个沟道结构各自包括在相应的外延部分之上并且导电地连接到所述相应的外延部分的半导体沟道，所述半导体沟道包括从所述半导体沟道的侧壁朝着所述半导体沟道的中心径向排列的阻挡层、存储层、隧穿层、半导体层和电介质核心。
9.根据权利要求1所述的三维存储器件，还包括电介质包覆层和多个漏极结构，所述电介质包覆层在所述堆叠结构之上，每个漏极结构在所述电介质包覆层中并且导电地连接到相应的半导体沟道，其中，
所述半导体沟道的顶表面位于所述电介质包覆层的顶表面与底表面之间；
所述多个漏极结构包括硅、锗或硅锗中的至少一项；以及
所述电介质包覆层包括氧化硅、氮化硅或氮氧化硅中的至少一项。
10.根据权利要求1所述的三维存储器件，其中，
所述衬底包括硅、锗、硅锗、碳化硅、绝缘体上硅、绝缘体上锗或III-V化合物中的至少一项；
所述多个导体层和所述底部选择导体层的对各自包括多晶硅、硅化物、锗、硅锗、铜、铝、钴或钨中的至少一项；以及
所述多个绝缘层包括氧化硅、氮化硅、氮氧化硅或硅碳氮化物中的至少一项。
11.根据权利要求1所述的三维存储器件，其中，
所述衬底是体源。
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