KR101755635B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 제조 방법이 제공된다. 반도체 소자의 제조 방법은 서로 이격되어 적층된 절연 패턴들을 포함하는 절연 구조체를 기판 상에 형성하되, 서로 인접한 절연 패턴들 사이에 갭 영역들이 정의되는 것, 갭 영역들을 채우고, 절연 구조체의 측벽을 덮는 제1 도전막을 형성하는 것, 및 절연 구조체의 측벽 상의 제1 도전막을 덮는 제2 도전막을 형성하는 것을 포함하되, 절연 구조체의 상부의 측벽 상의 제2 도전막의 두께는 절연 구조체의 하부의 측벽 상의 제2 도전막의 두께보다 크다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 속도가 향상된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해, 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 서로 이격되어 적층된 절연 패턴들을 포함하는 절연 구조체를 기판 상에 형성하되 서로 인접한 상기 절연 패턴들 사이에 갭 영역들이 정의되는 것, 상기 갭 영역들을 채우고 상기 절연 구조체의 측벽을 덮는 제1 도전막을 형성하는 것, 및 상기 절연 구조체의 상기 측벽 상의 상기 제1 도전막을 덮는 제2 도전막을 형성하는 것을 포함하되, 상기 절연 구조체의 상부의 상기 측벽 상의 상기 제2 도전막의 두께는 상기 절연 구조체의 하부의 상기 측벽 상의 상기 제2 도전막의 두께보다 크다.
상기 절연 구조체를 형성하는 것은, 상기 절연 구조체의 상기 상부의 폭이 상기 절연 구조체의 상기 하부의 폭보다 좁도록, 상기 절연 구조체의 양 측벽들이 상기 기판의 상부면에 대하여 기울어지도록 형성되는 것을 포함하고, 상기 제2 도전막을 형성하는 것은, 상기 기판의 상기 상부면에 대하여, 상기 제2 도전막의 측벽이 상기 절연 구조체의 양 측벽들보다 더 경사가 급하게(steep) 형성되는 것을 포함할 수 있다.
상기 제1 도전막 및 상기 제2 도전막은 서로 동일한 물질을 포함할 수 있다.
상기 제1 도전막을 형성하는 것은, 상기 갭 영역의 내측벽을 덮는 시드막(seed layer)을 형성하는 것, 및 상기 시드막 상에 상기 갭 영역을 채우는 벌크막(bulk layer)을 형성하는 것을 포함하고, 상기 제2 도전막 및 상기 시드막은 원자층 화학 증착법으로 형성될 수 있다.
상기 제2 도전막 및 상기 시드막은 서로 다른 공정 가스를 사용하여 형성될 수 있다.
상기 제1 및 제2 도전막들은 서로 다른 물질을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 제1 도전막을 형성하기 전, 상기 갭 영역 내에 베리어막을 형성하는 것을 더 포함하되, 상기 베리어막은 상기 제2 도전막과 동일한 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위해, 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에 서로 이격되어 적층된 절연 패턴들, 서로 인접한 상기 절연 패턴들 사이의 갭 영역들의 적어도 일부를 각각 채우는 게이트 전극들, 상기 절연 패턴들을 관통하는 반도체 기둥을 포함하되, 상기 갭 영역들은 제1 갭 영역 및 상기 제1 갭 영역 아래의 제2 갭 영역을 포함하고, 상기 제1 갭 영역 내에서 상기 게이트 전극이 차지하는 비율은 상기 제2 갭 영역 내에서 상기 게이트 전극이 차지하는 비율보다 높다.
상기 반도체 소자는 상기 제1 및 제2 갭 영역들을 각각 채우는 제1 및 제2 절연 물질들을 더 포함하되, 각 상기 갭 영역들 내에서, 상기 게이트 전극은 상기 절연 물질과 상기 반도체 기둥 사이에 배치되고, 상기 제1 절연 물질이 상기 제1 갭 영역을 차지하는 비율은 상기 제2 절연 물질이 상기 제2 갭 영역을 차지하는 비율보다 낮을 수 있다.
상기 제1 갭 영역의 크기는 상기 제2 갭 영역의 크기보다 작고, 상기 게이트 전극들은 서로 동일한 크기를 갖되, 상기 제1 절연 물질의 크기는 상기 제2 절연 물질의 크기보다 작을 수 있다.
상대적으로 높은 레벨에 위치한 상기 절연 패턴은 상대적으로 낮은 레벨에 위치한 상기 절연 패턴보다 작은 폭을 갖고, 상기 게이트 전극들은 서로 동일한 폭을 가질 수 있다.
본 발명의 실시 예에 따르면, 서로 이격되어 적층된 절연 패턴들을 포함하는 절연 구조체가 기판 상에 형성되고, 서로 인접한 상기 절연 패턴들 사이에 갭 영역들이 정의된다. 상기 갭 영역들을 채우고 상기 절연 구조체의 측벽을 덮는 제1 도전막 및 상기 절연 구조체의 상기 측벽 상의 상기 제1 도전막을 덮는 제2 도전막이 형성된다. 상기 절연 구조체의 상부의 상기 측벽 상의 상기 제2 도전막의 두께는 상기 절연 구조체의 하부의 상기 측벽 상의 상기 제2 도전막의 두께보다 클 수 있다. 이로 인해, 상기 갭 영역들의 레벨과 무관하게, 상기 제1 도전막이 동일한 식각량으로 식각될 수 있다. 이로 인해, 고신뢰성의 반도체 소자가 구현될 수 있다.
도 1 내지 도 9 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 10 은 본 발명의 실시 예에 따른 반도체 소자의 정보 저장막을 설명하기 위한 도 6 의 A의 확대도이다.
도 11 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 12 는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 10 은 본 발명의 실시 예에 따른 반도체 소자의 정보 저장막을 설명하기 위한 도 6 의 A의 확대도이다.
도 11 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 12 는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8 은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도이다.
도 1 을 참조하면, 기판(100)이 준비된다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 등 일 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 기판(100) 상에 제1 물질막들 및 상기 제1 물질막들과 다른 물질을 포함하는 제2 물질막들이 교대로 그리고 반복적으로 적층될 수 있다. 상기 제1 물질막들은 희생막들(110L, 110, 110U)일 수 있다. 상기 제2 물질막들은 절연막들(120, 120U)일 수 있다. 상기 희생막들(110L, 110, 110U)은 상기 절연막들(120, 120U)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들어, 상기 절연막들(120, 120U)은 산화물로 형성될 수 있고, 상기 희생막들(110L, 110, 110U)은 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 희생막들(110L, 110, 110U)은 서로 동일한 물질로 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 절연막들(120,120U)도 서로 동일한 물질로 형성되는 것이 바람직하다.
상기 희생막들(110L, 110, 110U)은 서로 동일한 두께로 형성될 수 있다. 이와는 다르게, 상기 희생막들(110L, 110, 110U) 중에서 최하부의 희생막(110L) 및 최상부의 희생막(110U)은 상기 최하부 및 최상부의 희생막들(110L, 110U) 사이에 위치한 희생막들(110)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 최하부 및 최상부의 희생막들(110L, 110U) 사이의 희생막들(110)은 서로 동일한 두께로 형성될 수 있다. 상기 절연막들(120, 120U) 중에서 최상부의 절연막(120U)은 그 아래의 절연막들(120)에 비하여 두껍게 형성될 수 있다. 상기 최상부의 절연막(120U) 아래의 절연막들(120)은 서로 동일한 두께로 형성될 수 있다.
상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)을 형성하기 전에, 상기 기판(100) 상에 버퍼 유전막(102)이 형성될 수 있다. 상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)은 상기 버퍼 유전막(105) 상에 형성될 수 있다. 상기 최하부의 희생막(110L)이 상기 버퍼 유전막(102) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 유전막(102)은 상기 희생막들(110L, 110, 110U)에 대하여 식각선택비를 갖는 유전물질로 형성되는 것이 바람직하다. 예컨대, 상기 버퍼 유전막(102)은 산화물, 특히, 열산화물로 형성될 수 있다.
도 2 를 참조하면, 상기 버퍼 유전막(102), 상기 절연막들(120U, 120) 및 희생막들(110U, 110, 110L)이 연속적으로 패터닝되어, 상기 기판(100)의 상부면을 노출시키는 채널 개구부들(125)이 형성될 수 있다. 상기 채널 개구부들(125)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 채널 개구부들(125)은 홀 형태일 수 있다. 상기 채널 개구부들(125)은 서로 이격될 수 있다. 상기 채널 개구부들(125)은 제1 방향 및 상기 제1 방향에 직교(perpendicular)한 제2 방향을 따라 2차원적으로 배열될 수 있다. 상기 제1 방향 및 제2 방향은 상기 기판(100)의 상기 상부면과 평행하다. 도면에서 x축 방향은 상기 제1 방향에 해당할 수 있으며, y축 방향은 상기 제2 방향에 해당할 수 있다. 상기 채널 개구부(125)는 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
도 3 을 참조하면, 상기 채널 개구부(125) 내에 반도체 기둥(130)이 형성될 수 있다. 상기 반도체 기둥(130)은 상기 채널 개구부(125)의 바닥면을 이루는 상기 기판(100)의 상기 상부면과 접촉할 수 있다. 상기 반도체 기둥(130)은 반도체막(132), 충진 절연 패턴(134), 및 드레인 영역(136)을 포함할 수 있다. 상기 반도체 기둥(130)은 상기 채널 개구부(125)의 측벽 및 바닥면을 덮는 반도체막(132)을 형성하고, 상기 채널 개구부(125) 내에 상기 반도체막(132)으로 둘러싸인 내부 공간을 충진 절연 패턴(134)로 채우고, 상기 채널 개구부(125)의 윗 영역 내의 충진 절연 패턴(134)의 일부분을 제거하고, 상기 채널 개구부(125)의 상기 윗 영역을 제2 도전형의 도펀트로 도핑된 반도체 물질로 형성된 상기 드레인 영역(136)으로 채워 형성될 수 있다.
도 4 를 참조하면, 상기 절연막들(120U, 120) 및 희생막들(110U, 110, 110L)을 연속적으로 패터닝하여 트렌치들(140, trench)이 형성될 수 있다. 상기 트렌치들(140)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a,120Ua)을 정의한다. 상기 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 트렌치들(140)은 상기 제2 방향(y축 방향)으로 나란히 연장될 수 있다. 이로써, 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)도 상기 제2 방향(y축 방향)으로 나란히 연장된 라인 형태들일 수 있다.
상기 제1 방향(x축 방향)으로 배열된 반도체 기둥들(130)은 하나의 행을 이루고, 상기 제2 방향(y축 방향)으로 배열된 반도체 기둥들(130)은 하나의 열을 이룬다. 상기 기판(100) 상에 복수의 행들 및 복수의 열들이 배열될 수 있다. 상기 각 트렌치(140)는 인접한 한쌍의 상기 열들 사이에 배치되는 것이 바람직하다. 상기 하나의 열에 포함된 복수의 반도체 기둥들(130)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)을 포함하는 하나의 예비 적층 구조체를 관통할 수 있다.
상기 절연막들(110U, 110, 110L) 및 상기 희생막들(120U, 120)이 식각되는 경우, 식각 부산물이 발생할 수 있다. 상기 식각 부산물은 고체 및/또는 기체 상태일 수 있다. 상기 기체 상태의 식각 부산물은 상기 절연막들(110U, 110, 110L) 및 상기 희생막들(120U, 120)이 식각되는 과정에서 제거될 수 있다. 이와는 달리, 상기 고체 상태의 식각 부산물은 절연막들(110U, 110, 110L) 및 희생막들(120U, 120)의 식각된 부분의 측벽 상에 잔존될 수 있다. 이 경우, 상기 고체 상태의 식각 부산물 아래에 위치한 상기 절연막들(110U, 110, 110L)의 부분 및 및 희생막들(120U, 120)의 부분은 식각되지 않을 수 있다.
이로 인해, 상기 기판(100)의 상부면을 기준으로, 상대적으로 높은 레벨에 위치한 절연 패턴은 상대적으로 낮은 레벨에 위치한 절연 패턴보다 상기 제1 방향(x 축 방향)으로 더 좁은 폭을 가질 수 있다. 또한, 상기 기판(100)의 상부면을 기준으로, 상대적으로 높은 레벨에 위치한 희생 패턴은 상대적으로 낮은 레벨에 위치한 희생 패턴보다 상기 제1 방향(x 축 방향)으로 더 좁은 폭을 가질 수 있다. 이에 따라, 상기 예비 적층 구조체의 상부는 상기 예비 적층 구조체의 하부보다 상기 제1 방향(x 축 방향)으로 더 좁은 폭을 가질 수 있다. 즉, 상기 기판(100)의 상부면에 인접할수록, 상기 예비 적층 구조체의 폭은 점진적으로 증가할 수 있다. 이와 마찬가지로, 상기 트렌치들(140)의 상부 영역은 상기 트렌치들(140)의 하부 영역보다 상기 제1 방향(x 축 방향)으로 더 넓은 폭을 가질 수 있다. 또한, 상기 기판(100)의 상부면에 인접할수록, 상기 트렌치들(140)의 폭은 점진적으로 감소할 수 있다. 예를 들어, 상기 제2 방향(y 방향)으로의 평면적 관점에서, 상기 예비 적층 구조체는 윗변이 아랫변보다 작은 사다리꼴 형태일 수 있고, 상기 트렌치들(140)은 윗변이 아랫변보다 큰 사다리꼴 형태일 수 있다.
상기 트렌치(140)의 측벽에 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)이 노출된다. 상기 트렌치(140)의 바닥에 상기 버퍼 유전막(102)이 노출될 수 있다. 이와는 달리, 상기 트렌치(140)의 형성시에, 상기 버퍼 유전막(102)이 식각되어, 상기 트렌치(140)의 바닥에 상기 기판(100)이 노출될 수도 있다. 이하, 설명의 편의를 위해, 상기 트렌치(140)의 바닥면이 상기 버퍼 유전막(102)인 실시 예를 주로 설명한다. 상기 희생막들(110L, 110, 110U) 및 상기 절연막들(120, 120U)을 패터닝하기 전에, 상기 최상부의 절연막(120U) 상에 반도체 기둥(130)을 덮고, 상기 절연막들(120, 120U)과 동일한 물질을 포함하는 절연성 유전막(미도시)이 더 형성될 수 있다. 이 경우, 상기 절연성 유전막은 상기 희생막들(110L, 110, 110U) 및 상기 절연막들(120, 120U)과 함께 패터닝될 수 있다.
도 5 를 참조하면, 선택적 식각 공정을 수행하여, 상기 트렌치들(140)에 노출된 희생 패턴들(110La, 110a, 110Ua)이 제거되고, 상기 절연 패턴들(120a, 120Ua)이 잔존될 수 있다. 이에 따라, 서로 이격되어 적층된 절연 패턴들(120a, 120Ua)을 포함하는 절연 구조체가 형성될 수 있다. 도 4를 참조하여 설명된 것과 같이, 상기 기판(100)의 상부면을 기준으로, 상대적으로 높은 레벨에 위치한 절연 패턴은 상대적으로 낮은 레벨에 위치한 절연 패턴보다 상기 제1 방향(x 축 방향)으로 더 좁은 폭을 가질 수 있다. 이로 인해, 상기 절연 구조체의 상부의 폭이 상기 절연 구조체의 하부의 폭보다 좁도록, 상기 절연 구조체의 양 측벽들이 상기 기판(100)의 상부면에 대하여 기울어지도록 형성될 수 있다.
상기 희생 패턴들(110La, 110a, 110Ua)이 제거되어, 위 아래로 서로 인접한 상기 절연 패턴들(120a, 120Ua) 사이에 갭 영역들(145L, 145, 145U)이 형성될 수 있다. 도 4 를 참조하여 설명된 것과 같이, 상기 기판(100)의 상부면을 기준으로, 상대적으로 높은 레벨에 위치한 희생 패턴은 상대적으로 낮은 레벨에 위치한 희생 패턴보다 상기 제1 방향(x 축 방향)으로 더 좁은 폭을 가질 수 있다. 이로 인해, 상기 기판(100)의 상부면을 기준으로, 상대적으로 높은 레벨에 위치한 상기 갭 영역은 상대적으로 낮은 레벨에 위치한 상기 갭 영역보다 상기 제1 방향(x 축 방향)으로 더 좁은 폭을 가질 수 있다. 또한, 상기 기판(100)이 인접할수록 상기 갭 영역들(145U, 145, 145L)의 폭은 점진적으로 증가할 수 있다.
상기 선택적 식각 공정은 등방성 식각일 수 있다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각 등으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생 패턴들(110La, 110a, 110Ua)의 식각율은 상기 선택적 식각 공정에 의한 상기 절연 패턴들(120a, 120Ua), 버퍼 유전막(102) 및 반도체 기둥(130)의 식각율들보다 큰 것이 바람직하다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연 패턴들(120a, 120Ua), 버퍼 유전막(102) 및 반도체 기둥(130)이 잔존될 수 있다.
상기 갭 영역들(145L, 145, 145U)은 상기 희생 패턴들(110La, 110a, 110Ua)과 접하던 반도체 기둥(130)의 측벽의 일부분들을 각각 노출시키는 것이 바람직하다. 상기 갭 영역들(145L, 145, 145U) 중에서 최하부의 갭 영역(145L)은 최하부의 희생 패턴(110La)이 제거되어 형성되고, 최상부의 갭 영역(145U)은 최상부의 희생 패턴(110Ua)이 제거되어 형성될 수 있다. 최하부 및 최상부의 갭 영역들(145L, 145U) 사이의 갭 영역들(145)은 상기 최하부 및 최상부의 희생 패턴들(110La, 110Ua) 사이의 희생 패턴들(110a)이 제거되어 형성될 수 있다.
상기 최하부의 갭 영역(145L)의 바닥면은 상기 버퍼 유전막(102)의 일부분으로 이루어질 수 있다. 도면에 도시된 바와는 달리, 상기 선택적 식각 공정에 의해 상기 희생 패턴들(110La, 110a, 110Ua)이 제거되는 과정에서, 상기 절연 패턴들(120a, 120Ua)에 비하여 상대적으로 두께가 얇은 상기 버퍼 유전막(102)은 제거될 수 있다. 이 경우, 상기 최하부의 갭 영역(145L)의 바닥면은 상기 기판(100)의 일부분으로 이루어질 수도 있다.
도 6 을 참조하면, 상기 갭 영역들(145L, 145, 145U)이 형성된 후, 상기 기판(100) 상에 정보 저장막(147), 베리어막(151), 및 제1 도전막(153, 155)이 차례로 형성될 수 있다. 이를, 도 10 을 참조하여 설명한다.
도 10 은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 6의 A의 확대도이다.
도 6 및 도 10 을 참조하면, 상기 정보 저장막(147)은 상기 갭 영역들(145L, 145, 145U)의 내면들을 따라서 실질적으로 균일한 두께로 형성될 수 있다. 상기 정보 저장막(147)은 상기 버퍼막(102)의 상부면, 및 상기 절연 구조체의 측벽을 이루는 상기 절연 패턴들(120La, 120a, 120Ua)의 측벽들 상에도 형성될 수 있다. 상기 정보 저장막(147)은 터널 절연막(147a), 전하 저장막(147b), 및 블로킹막(147c)을 차례로 형성하여 형성될 수 있다.
상기 터널 절연막(147a)은 상기 반도체 기둥(130)의 측벽을 덮도록 형성될 수 있다. 상기 터널 유전막(147a)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막(147)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막, 또는 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장막(147b)은 상기 터널 유전막(147a)에 의해 상기 반도체 기둥(130)과 이격될 수 있다. 상기 전하 저장막(147b)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장막(147b)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막, 또는 나노 도트들(nano123ots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막(147c)은 상기 전하 저장막(147b)을 덮을 수 있다. 상기 블로킹막(147c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막, 또는 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(AP), 탄탈륨(Ta), 란탄(Pa), 세륨(Ce), 또는 프라세오디뮴(Pr) 등을 포함할 수 있다. 상기 블로킹막(147c)의 유전상수는 상기 터널 절연막(147a)의 유전 상수보다 클 수 있다.
상기 블로킹막(147c)이 형성된 후, 상기 베리어막(151)이 형성될 수 있다. 상기 베리어막(151)은 상기 갭 영역들(145L, 145, 145U) 내면들 및 상기 절연 패턴들(120La, 120a, 120Ua)의 측벽들 상에 형성될 수 있다. 상기 베리어막(151)은 상기 제1 도전막(153, 155)의 물질이 상기 정보 저장막(147) 및/또는 상기 반도체 기둥(130)으로 확산되는 것을 최소화할 수 있다. 상기 베리어막(151)은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)으로 형성될 수 있다. 상기 베리어막(151)의 두께는 약 50Å 일 수 있다.
상기 제1 도전막(153, 155)은 시드막(153, seed layer) 및 벌크막(155, bulk layer)을 포함할 수 있다. 상기 시드막(153)은 상기 갭 영역들(145L, 145, 145U)의 내면들 상에 형성되어, 각 상기 갭 영역들(145L, 145, 145U) 내에 상기 시드막(153)으로 둘러싸인 비어있는 내부 공간들이 각각 정의될 수 있다. 상기 시드막(153)은 상기 절연 패턴들(120La, 120a, 120Ua)의 측벽들 상에도 형성될 수 있다. 상기 시드막(153)은 디보란(B2H6) 가스와 텅스텐 포함 가스를 사용하여 원자층 증착법(ALD)으로 형성될 수 있다. 이 경우, 상기 시드막(153)은 비정질 상태의 텅스텐을 포함할 수 있다. 상기 텅스텐 포함 가스는 육불화 텅스텐(WF6) 가스일 수 있다. 이와는 달리, 상기 시드막(153)은 실란(SiH4) 가스와 텅스텐 포함가스를 사용하여 원자층 증착법(ALD)으로 형성될 수 있다.
상기 벌크막(155)은 각 상기 갭 영역들(145L, 145, 145U) 내의 상기 내부 공간들을 완전히 채우도록 형성될 수 있다. 상기 벌크막(155)은 상기 절연 패턴들(120La, 120a, 120ua)의 측벽들 상에도 형성될 수 있다. 상기 벌크막(155)은 상기 시드막(153)을 핵 생성막으로 사용하여 형성될 수 있다. 예를 들어, 상기 벌크막(155)은 수소(H2) 가스와 상기 텅스텐 포함 가스를 사용하여 화학 기상 증착법(CVD)으로 형성될 수 있다. 상기 시드막(154)이 상기 실란(SiH4) 가스를 사용하여 형성된 경우와 비교하여, 상기 시드막(154)이 상기 디보란(B2H6) 가스를 사용하여 형성된 경우, 상기 벌크막(155)의 평균 그레인 사이즈가 클 수 있다.
상기 기판(100)의 상부면을 기준으로, 상기 제1 도전막(153, 155)은 레벨의 높낮이와 무관하게 균일한 두께로 형성될 수 있다. 이로 인해, 상기 절연 구조체의 양 측벽들을 덮는 상기 벌크막(155)의 제1 및 제2 측벽들(155a, 155b)은 상기 기판(100)의 상부면을 기준으로 기울어지도록 형성될 수 있다. 구체적으로, 상기 벌크막(155)의 제1 측벽(155a)의 상부와 상기 제2 측벽(155b)의 상부 사이의 거리는 상기 벌크막(155)의 제1 측벽(155a)의 하부와 상기 제2 측벽(155b)의 하부 사이의 거리보다 작을 수 있다.
도 7 을 참조하면, 상기 벌크막(155)이 형성된 후, 상기 기판(100) 상에 제2 도전막(157)이 형성될 수 있다. 상기 제2 도전막(157)은 상기 벌크막(155) 상에 형성될 수 있다. 상기 제2 도전막(157)은 상기 절연 구조체의 측벽을 덮을 수 있다. 상기 제2 도전막(157)의 증착률은 상기 기판(100)에 인접할 수록 감소할 수 있다. 이로 인해, 상기 절연 구조체의 상부의 측벽 상의 상기 제2 도전막(157)의 두께는 상기 절연 구조제의 하부의 측벽 상의 상기 제2 도전막(157)의 두께보다 클 수 있다. 이로 인해, 상기 절연 구조체의 양 측벽들 및 상기 벌크막(155)의 상기 제1 및 제2 측벽들(155a, 155b)이 상기 기판(100)의 상부면과 이루는 경사와 비교하여, 상기 제2 도전막(157)의 상기 측벽들(157a, 157b)이 상기 기판(100)의 상부면과 이루는 경사가 더 급할(steep) 수 있다. 예를 들어, 상기 제2 도전막(157)의 상기 측벽들(157a, 157b)은 상기 기판(100)의 상부면과 수직(vertical)할 수 있다.
상기 제2 도전막(157)의 평균 그레인 사이즈는 상기 벌크막(155)의 평균 그레인 사이즈보다 작을 수 있다. 이로 인해, 상기 제2 도전막(157)의 표면은 상기 벌크막(155)의 표면보다 더 스무스(smooth)할 수 있다.
본 발명의 실시 예에 따르면, 상기 제2 도전막(157)은 상기 제1 도전막(153, 155)과 서로 동일한 물질을 포함할 수 있다. 상기 제2 도전막(157)은 텅스텐을 포함할 수 있다. 예를 들어, 상기 제2 도전막(157)은 실란(SiH4) 가스와 텅스텐 포함 가스를 사용하여 원자층 증착법(ALD)으로 형성될 수 있다. 상기 텅스텐 포함 가스는 육불화 텅스텐(WF6) 가스일 수 있다.
상술된 바와는 달리, 본 발명의 실시 예의 변형 예에 따르면, 상기 제2 도전막(157)은 상기 제1 도전막(153, 155)과 서로 다른 물질로 형성될 수 있다. 상기 제2 도전막(157)은 특정 식각제에 대하여 상기 제1 도전막(153, 155)과 동일한 식각율을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 도전막(153, 155)이 텅스텐으로 형성되는 경우, 특정 식각제에 대하여 텅스텐과 실질지적으로 동일한 식각율을 갖는 질화 티타늄(TiN)으로 상기 제2 도전막(157)을 형성할 수 있다. 이 경우, 상기 제2 도전막(157)은 사염화티탄(TiCl4) 가스와 암모니아(NH3) 가스를 사용하여 원자층 증착법(ALD)으로 형성될 수 있다. 예를 들어, 상기 특정 식각제는 염소(Cl2) 또는 사플르오르화탄소(CF4)를 포함할 수 있다.
상기 트렌치들(140) 내에 상기 제2 도전막(157)으로 둘러싸인 빈 공간들(140a)이 각각 형성될 수 있다. 높낮이에 따라서, 각각의 상기 빈 공간들(140a)은 상기 제1 방향(x 축 방향)으로 실질적으로 일정한 폭을 가질 수 있다.
도 8 을 참조하면, 상기 제2 도전막(157)을 형성한 후, 상기 베리어막(151), 상기 제1 및 제2 도전막들(153, 155, 157)의 일부분들이 제거될 수 있다. 상기 갭 영역들(145L, 145, 145U)의 외부에 위치한 상기 베리어막(151), 상기 제1, 및 제2 도전막들(153, 155, 157)은 완전히 제거될 수 있다. 도면에 도시된 바와는 달리, 상기 갭 영역들(145L, 145, 145U)의 외부에 위치한 상기 정보 저장막(147)이 제거될 수도 있다.
상기 반도체 기둥(130)에 인접한 갭 영역들(145L, 145, 145U) 내에 위치한 상기 베리어막(151), 및 상기 제1 도전막(153, 155)의 일부분들이 잔존되고, 상기 갭 영역들(145L, 145, 145U)의 외부에 인접한 갭 영역들(145L, 145, 145U) 내에 위치한 상기 베리어막(151), 및 상기 제1 도전막(153, 155)의 다른 부분들은 제거될 수 있다. 상기 갭 영역들(145L, 145, 145U) 내에 잔존된 상기 제1 도전막(153, 155)은 게이트 전극들(160L, 160, 160U)을 형성할 수 있다.
교대로 적층된 게이트 전극들(160L, 160, 160U) 및 절연 패턴들(120a, 120Ua)은 하나의 메모리 적층 구조체로 정의될 수 있다. 상기 제2 방향(y 축 방향)으로 연장된 복수의 메모리 적층 구조체들이 상기 제1 방향(x축 방향)으로 서로 이격되어 상기 기판(100) 상에 배치될 수 있다. 상기 게이트 전극들(160L, 160, 160U) 중에서 최하부의 게이트 전극(160L)은 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(160U)은 상부 선택 트랜지스터의 게이트에 해당할 수 있다. 상기 최하부 및 최상부의 게이트 전극들(160L, 160U) 사이의 게이트 전극들(160)은 메모리 셀들의 제어 게이트들에 각각 해당할 수 있다.
상기 베리어막(151), 상기 제1 및 제2 도전막들(153, 155, 157)의 일부분들은 습식 식각 및/또는 건식 식각의 방법으로 등방성 식각되어 제거될 수 있다. 예를 들어, 상기 베리어막(151)이 질화 티타늄으로 형성되고, 상기 제1 도전막(153, 155)이 텅스텐으로 형성되고, 상기 제2 도전막(157)이 질화 티타늄으로 형성되는 경우, 상기 텅스텐 및 상기 질화 티타늄에 대하여 동일한 식각율을 갖는 식각제를 사용하여 상기 베리어막(151), 상기 제1 및 제2 도전막들(153, 155, 157)이 식각될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 절연 구조체의 상부의 측벽 상의 상기 제2 도전막(157)의 두께는 상기 절연 구조체의 하부의 측벽 상의 상기 제2 도전막(157)의 두께보다 클 수 있어, 상기 제1 및 제2 도전막들(153, 155, 157)을 식각하는 과정에서, 상대적으로 레벨에 위치한 갭 영역 내의 상기 제1 도전막(153, 155)이 상대적으로 낮은 레벨에 위치한 갭 영역 내의 상기 제1 도전막(153, 155)보다 더 식각되는 것을 방지할 수 있다. 이로 인해, 상기 갭 영역들(145L, 145, 145U) 내에 균일한 폭을 갖는 게이트 전극들(160L, 160, 160U)이 형성되어, 신뢰성이 향상된 반도체 소자를 구현할 수 있다.
만약, 상기 제2 도전막(157)이 형성되지 않고, 상기 제1 도전막(153, 155)에 대하여 등방성 식각이 수행되는 경우, 상기 갭 영역들(145L, 145, 145U) 내에 잔존되는 제1 도전막(153, 155)으로 형성되는 게이트 전극들의 상기 제1 방향(x 축 방향)의 폭은 서로 상이할 수 있다. 도 5 및 6 을 참조하여 설명된 바와 같이, 상기 절연 구조체의 상부의 폭은 상기 절연 구조체의 하부의 폭보다 좁고, 상기 제1 도전막(153, 155)은 균일한 두께로 형성될 수 있다. 이로 인해, 상기 제1 도전막(153, 155)에 대하여 등방석 식각을 수행하는 경우, 상기 기판(100)의 상부면을 기준으로, 상대적으로 높은 레벨에 위치한 갭 영역 내에 잔존된 제1 도전막(153, 155)의 상기 제1 방향(x 축방향)의 폭은, 상대적으로 낮은 레벨에 위치한 갭 영역 내에 잔존된 제1 도전막(153, 155)의 상기 제1 방향(x 축 방향)의 폭보다 좁을 수 있다. 이로 인해, 상기 갭 영역들(145L, 145, 145U)의 레벨에 따라서, 상기 갭 영역들(145L, 145, 145U) 내에 잔존된 제1 도전막(153, 155)으로 형성되는 게이트 전극들의 폭들이 서로 상이해질 수 있고, 이에 따라 반도체 소자의 신뢰성이 저하될 수 있다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 제2 도전막(157)의 두께의 차이로 인해, 상기 갭 영역들(145L, 145, 145U)의 레벨에 따라서, 상기 갭 영역들(145L, 145, 145U) 내의 제1 도전막(153, 155)의 식각량이 달라지는 것이 방지될 수 있고, 이로 인해, 고신뢰성의 반도체 소자가 구현될 수 있다.
계속해서, 도 8 을 참조하면, 각각의 상기 갭 영역들(145L, 145, 145U)은 상기 게이트 전극들(160L, 160, 160U)이 형성되지 않은 빈 영역들을 포함할 수 있다. 상술된 바와 같이, 상기 기판(100)의 상부면을 기준으로, 상대적으로 높은 레벨에 위치한 갭 영역은 상대적으로 낮은 레벨에 위치한 갭 영역보다 작을 수 있다. 따라서, 상기 제1 및 제2 도전막들(153, 155, 157)이 등방성 식각되는 경우, 상대적으로 높은 레벨에 위치한 빈 영역은 상대적으로 낮은 레벨에 위치한 빈 영역보다 작을 수 있다.
도 9 를 참조하면, 상기 빈 영역들 및 상기 트렌치들(140)을 채우는 소자분리 패턴(170)이 형성될 수 있다. 상기 소자분리 패턴(170)을 형성하는 것은, 상기 기판(100) 상에 소자 분리막을 형성하는 것 및 상기 최상부의 절연 패턴(120Ua) 상의 상기 정보 저장막(147)의 상부면을 식각 정지막으로 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 소자 분리 패턴(170)은 절연 물질을 포함할 수 있다. 예컨대, 상기 소자분리 패턴(170)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다.
상기 소자분리 패턴(170)을 형성한 후에, 노출된 정보 저장막(147)을 식각하여 상기 최상부의 절연 패턴(120Ua)을 노출시킬 수 있다. 이때, 상기 드레인 영역(136)이 노출될 수 있다.
상기 드레인 영역(136)과 전기적으로 접속되는 비트 라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 상기 제1 방향(x축 방향)으로 연장될 수 있다. 상기 비트라인(BL)은 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(170) 바로 상에 형성될 수 있다. 이와는 달리, 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(170)을 덮는 층간 유전막을 형성하고, 상기 층간 유전막 상에 상기 비트 라인(BL)을 형성할 수 있다. 이 경우에, 상기 비트 라인(BL)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(136)과 전기적으로 접속될 수 있다.
본 발명의 실시 예에 따른 반도체 소자가 도 9 를 참조하여 설명된다.
도 9 를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 일 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 기판(100) 상에 서로 이격되어 적층된 절연 패턴들(120a, 120Ua)이 배치될 수 있다. 위아래로 서로 인접한 상기 절연 패턴들(120a, 120Ua) 사이에 갭 영역들(145U, 145, 145L)이 정의될 수 있다. 최하부의 갭 영역(145L)은 최하부의 절연 패턴(120a)과 버퍼 절연막(102) 사이에 정의되고, 상기 최하부 및 최상부 갭 영역들(145L, 145U) 사이의 갭 영역들(145) 및 상기 최상부의 갭 영역(145U)은 위아래로 서로 인접한 상기 절연 패턴들(120a, 120Ua) 사이에 정의될 수 있다.
상기 기판(100)의 상부면을 기준으로 상대적으로 높은 레벨에 위치한 절연 패턴이 상대적으로 낮은 레벨에 위치한 절연 패턴보다 제1 방향으로 작은 폭을 가질 수 있다. 도면에서, 상기 제1 방향은 x 축 방향일 수 있다. 이로 인해, 상기 기판(100)의 상부면을 기준으로 상대적으로 높은 레벨에 위치한 갭 영역이 상대적으로 낮은 레벨에 위치한 갭영역보다 작은 크기를 가질 수 있다.
게이트 전극들(160L, 160, 160U)이 상기 갭 영역들(145L, 145, 145U)의 적어도 일부를 채울 수 있다. 상기 기판(100)의 상부면을 기준으로 상기 게이트 전극들(160L, 160, 160U)의 레벨과 무관하게, 상기 제1 방향으로, 상기 게이트 전극들(160L, 160, 160U)의 폭은 실질질적으로 동일할 수 있다. 이로 인해, 상대적으로 높은 레벨에 위치한 제1 갭 영역 내에서 상기 제1 갭 영역을 채우는 게이트 전극이 차지하는 비율은, 상대적으로 낮은 레벨에 위치한 제2 갭 영역 내에서 상기 제2 갭 영역을 채우는 게이트 전극이 차지하는 비율보다 높을 수 있다.
상기 게이트 전극들(160L, 160, 160U)이 상기 갭 영역들(145L, 145, 145U)을 채워, 상기 기판(100) 상에 교대로 적층된 게이트 전극들(160L, 160, 160U) 및 절연 패턴들(120a, 120Ua)이 배치될 수 있다. 상기 교대로 적층된 게이트 전극들(160L, 160, 160U) 및 절연 패턴들(120a, 120Ua)은 하나의 메모리 적층 구조체를 구성할 수 있다. 복수의 메모리 적층 구조체들이 상기 기판(100) 상에 배치될 수 있다. 상기 메모리 적층 구조체들은 기판(100)의 상부면에 평행한 제1 방향으로 서로 이격될 수 있다. 상기 게이트 전극들(160L, 160, 160U) 및 절연 패턴들(120a, 120Ua)은 상기 기판(100)의 상부면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 나란히 연장될 수 있다. 즉, 상기 메모리 적층 구조체들은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 제2 방향은 도면의 y축 방향에 해당할 수 있다.
상기 절연 패턴들(120a, 120Ua)는 산화물을 포함할 수 있다. 예를 들어, 상기 절연 패턴들(120a, 120Ua)는 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극들(160L, 160, 160U)은 시드막(153) 및 벌크막(155)을 포함할 수 있다. 상기 시드막(153) 및 벌크막(155)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 금속(예를 들어, 텅스텐, 알루미늄, 티타늄, 탄탈륨 등), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화 탄탈륨 등), 및 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘 게르마늄 등) 중에서 적어도 어느 하나를 포함할 수 있다.
인접한 상기 메모리 적층 구조체들 사이에 소자분리 패턴(170)이 배치될 수 있다. 다시 말해서, 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(160L, 160, 160U) 및 절연 패턴들(120a, 120Ua) 일측의 기판(100) 상에 소자분리 패턴(160)이 배치될 수 있다. 상기 소자 분리 패턴(160)은 절연 물질을 포함할 수 있다.
상기 게이트 전극들(160L, 160, 160U)은 상기 갭 영역들(145L, 145, 145U)의 일부를 채울 수 있다. 이로 인해, 상기 갭 영역들(145L, 145, 145U)은 상기 게이트 전극들(160L, 160, 160U)로 채워지지 않은 영역들을 포함할 수 있다. 상기 게이트 전극들(160L, 160, 160U)로 채워지지 않은 영역들은 절연 물질들로 채워질 수 있다. 상기 절연 물질은 상기 소자 분리 패턴(170)의 일부분일 수 있다.
상술된 바와 같이, 상기 갭 영역들(145L, 145, 145U)의 크기는 상대적으로 낮은 레벨에 위치한 것이 상대적으로 높은 레벨에 위치한 것보다 크고, 상기 게이트 전극들(160L, 160, 160U)의 상기 제1 방향의 폭들은 서로 동일할 수 있다. 이로 인해, 상대적으로 높은 레벨에 위치한 상기 제1 갭 영역을 채우는 절연 물질의 크기는, 상대적으로 낮은 레벨에 위치한 상기 제2 갭 영역을 채우는 절연 물질의 크기보다 작을 수 있다. 또한, 상대적으로 높은 레벨에 위치한 상기 제1 갭 영역 내에서 상기 제1 갭 영역을 채우는 절연 물질이 차지하는 비율은, 상대적으로 낮은 레벨에 위치한 제2 갭 영역 내에서 상기 제2 갭 영역을 채우는 절연 물질이 차지하는 비율보다 낮을 수 있다.
반도체 기둥(130)이 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(160L, 160, 160U) 및 절연 패턴들(120a, 120Ua)을 관통한다. 상기 반도체 기둥(160)은 상기 제1 및 제2 방향들에 수직한 제3 방향으로 연장될 수 있다. 상기 제3 방향은 상기 기판(100)의 상면에 수직한(vertical) 방향이다. 상기 제3 방향은 도면의 z축 방향에 해당할 수 있다. 상기 반도체 기둥(130)은 상기 기판(100)과 접촉되는 것이 바람직하다. 상기 반도체 기둥(130)은 상기 기판(100) 상에 복수로 제공될 수 있다. 상기 복수의 상기 반도체 기둥들(130)은 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열될 수 있다. 복수의 상기 반도체 기둥들(130)이 상기 각 메모리 적층 구조체를 관통할 수 있다. 상기 각 메모리 적층 구조체를 관통하는 반도체 기둥들(130)은 상기 제2 방향으로 서로 이격될 수 있다.
상기 반도체 기둥(130)은 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(160L, 160, 160U) 및 절연 패턴들(120a, 120Ua)을 관통하는 채널 개구부(125)의 측벽을 덮는 반도체 막(132), 상기 채널 개구부(125) 내의 상기 반도체막(132)으로 둘러싸인 공간을 채우는 충진 절연 패턴(134), 및 상기 채널 개구부(125)의 윗 영역을 채우는 드레인 영역(136)을 포함할 수 있다. 상기 반도체 막(132) 및 상기 드레인 영역(136)은 반도체 물질을 포함할 수 있다. 상기 드레인 영역(136)은 상기 반도체 물질이 제2 도저형의 도펀트로 도핑된 영역일 수 있다. 상기 충진 절연 패턴(134)은 절연성 물질(예를 들어, 실리콘 산화막)로 형성될 수 있다.
각 상기 게이트 전극들(160L, 160, 160U)은 상기 반도체 기둥(130)에 인접한 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 포함할 수 있다. 상술된 바와 같이, 상기 제1 방향으로 상기 게이트 전극들(160L, 160, 160U)은 동일한 폭을 가질 수 있다. 이로 인해, 상기 게이트 전극들(160L, 160, 160U)의 상기 제2 측벽들의 가상의 연장선들은 서로 일직선을 이룰 수 있다.
상기 게이트 전극(160L, 160, 160U)의 상기 제1 측벽들과 상기 반도체 기둥(130) 사이에 베리어막(151)이 배치될 수 있다. 상기 베리어막(151)은 티타늄 질화막(TiN) 또는 텅스텐 질화막(WN)을 포함할 수 있다.
상기 반도체 기둥들(130)의 측벽과 상기 게이트 전극들(160L, 160, 160U) 사이에 정보 저장막(147)이 개재될 수 있다. 상기 정보 저장막(147)은 상기 베리어막(151) 및 상기 반도체 기둥들(130)의 측벽 사이에 배치될 수 있다. 상기 정보 저장막(147)은 도 10을 참조하여 설명된, 터널 절연막(147a), 전하 저장막(147b) 및 블로킹막(147c)을 포함할 수 있다.
상기 게이트 전극(160) 및 반도체 기둥(130) 사이에 위치한 정보 저장막(147)은 상기 메모리 셀의 데이터 저장 요소에 해당한다. 상기 최하부의 게이트 전극(160L) 및 반도체 기둥(130) 사이의 정보 저장막(147)은 상기 하부 선택 트랜지스터의 게이트 절연막에 포함될 수 있으며, 상기 최상부의 게이트 전극(160U) 및 반도체 기둥(130) 사이의 정보 저장막(147)은 상기 상부 선택 트랜지스터의 게이트 절연막에 포함될 수 있다.
상기 각 반도체 기둥(130), 상기 각 반도체 기둥(130)을 둘러싸는 상기 게이트 전극들(160L, 160, 160U), 및 상기 각 반도체 기둥(130)과 상기 게이트 전극들(160L, 160, 160U) 사이에 개재된 정보 저장막(147)은 하나의 수직형 셀 스트링에 포함된다. 상기 수직형 셀 스트링은 서로 직렬로 연결되고 적층된 하부 선택 트랜지스터, 복수의 메모리 셀들 및 상부 선택 트랜지스터를 포함할 수 있다. 상기 게이트 전극들(160L, 160, 160U) 중에서 최하부의 게이트 전극(160L)은 상기 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(160U)은 상기 상부 선택 트랜지스터의 게이트에 해당한다. 상기 최하부 및 최상부의 게이트 전극들(160L, 160U) 사이의 게이트 전극들(160)은 상기 메모리 셀들의 게이트들에 각각 해당한다.
상기 각 메모리 적층 구조체에 포함된 상기 최상부의 게이트 전극들(160U)은 서로 전기적으로 분리될 수 있다. 상기 제3 방향으로 상기 기판(100)으로부터 동일한 거리에 위치한 게이트 전극들(160) 서로 전기적으로 연결될 수 있다. 상기 최하부의 게이트 전극들(160L)은 서로 전기적으로 연결될 수 있다.
상기 소자분리 패턴(170) 아래의 기판(100) 내에 공통 소오스 영역이 배치될 수 있다. 상기 공통 소오스 영역은 상기 제2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역은 상기 제2 타입의 도펀트로 도핑된 영역일 수 있다. 상기 최하부의 게이트 전극들(160L)은 상기 공통 소오스 영역과 상기 반도체 기둥(130)과의 전기적 연결을 제어할 수 있다.
비트 라인(BL)이 상기 드레인 영역(136)과 전기적으로 접속된다. 상기 최상부의 게이트 전극들(160U)은 상기 비트 라인(BL)과 상기 수직형 셀 스트링 사이의 전기적 연결을 제어할 수 있다. 상기 비트 라인(BL)은 상기 제1 방향(x축 방향)으로 연장된다. 즉, 상기 비트 라인(BL)은 상기 게이트 전극들(160L, 160, 160U)을 가로지른다. 상기 기판(100) 상부에 복수의 상기 비트 라인들(BL)이 배치될 수 있다. 상기 비트라인들(BL)은 서로 평행할 수 있다. 하나의 상기 비트 라인(BL)은 상기 제1 방향으로 배열된 하나의 행을 이루는 복수의 반도체 기둥들(136)에 각각 형성된 복수의 상기 드레인 영역들(136)과 전기적으로 각각 접속될 수 있다. 상기 비트 라인(BL)은 상기 드레인 영역(136)과 직접 연결될 수 있다. 이와는 다르게, 상기 비트 라인(BL)은 상기 최상부의 절연 패턴(120Ua) 및 소자분리 패턴(170) 상에 배치된 층간 유전막 상에 배치될 수도 있다. 이 경우에, 상기 비트라인(BL)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(136)과 전기적으로 접속될 수 있다.
상술된 일 및 다른 실시 예들에 따른 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시 예들에 따른 반도체 소자들이 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 11 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 11 을 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12 는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 12 를 참조하면, 본 발명의 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
120a, 120Ua: 절연 패턴들
145L, 145, 145U: 갭 영역들
153, 155: 제1 도전막
157: 제2 도전막
145L, 145, 145U: 갭 영역들
153, 155: 제1 도전막
157: 제2 도전막
Claims (10)
- 서로 이격되어 적층된 절연 패턴들을 포함하는 절연 구조체를 기판 상에 형성하되, 서로 인접한 상기 절연 패턴들 사이에 갭 영역들이 정의되는 것;
상기 갭 영역들을 채우고, 상기 절연 구조체의 측벽을 덮는 제1 도전막을 형성하는 것; 및
상기 절연 구조체의 상기 측벽 상의 상기 제1 도전막을 덮는 제2 도전막을 형성하는 것을 포함하되,
상기 절연 구조체를 형성하는 것은:
상기 절연 구조체의 상부의 폭이 상기 절연 구조체의 하부의 폭보다 좁도록, 상기 절연 구조체의 양 측벽들이 상기 기판의 상부면에 대하여 기울어지도록 형성되는 것을 포함하고,
상기 절연 구조체의 상기 상부의 상기 측벽 상의 상기 제2 도전막의 두께는 상기 절연 구조체의 상기 하부의 상기 측벽 상의 상기 제2 도전막의 두께보다 큰 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 제2 도전막을 형성하는 것은,
상기 기판의 상기 상부면에 대하여, 상기 제2 도전막의 측벽이 상기 절연 구조체의 상기 양 측벽들보다 더 경사가 급하게(steep) 형성되는 것을 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 도전막 및 상기 제2 도전막은 서로 동일한 물질을 포함하는 반도체 소자의 제조 방법. - 제3 항에 있어서,
상기 제1 도전막을 형성하는 것은,
상기 갭 영역들의 내측벽을 덮는 시드막(seed layer)을 형성하는 것; 및
상기 시드막 상에 상기 갭 영역들을 채우는 벌크막(bulk layer)을 형성하는 것을 포함하고,
상기 제2 도전막 및 상기 시드막은 원자층 화학 증착법으로 형성되는 반도체 소자의 제조 방법. - 제4 항에 있어서,
상기 제2 도전막 및 상기 시드막은 서로 다른 공정 가스를 사용하여 형성되는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 및 제2 도전막들은 서로 다른 물질을 포함하는 반도체 소자의 제조 방법. - 기판 상에 서로 이격되어 적층된 절연 패턴들을 포함하는 절연 구조체;
서로 인접한 상기 절연 패턴들 사이의 갭 영역들의 적어도 일부를 각각 채우는 게이트 전극들; 및
상기 절연 패턴들을 관통하는 반도체 기둥을 포함하되,
상기 절연 구조체의 상부의 폭이 상기 절연 구조체의 하부의 폭보다 좁도록, 상기 절연 구조체의 양 측벽들이 상기 기판의 상부면에 대하여 기울어지고,
상기 갭 영역들은 제1 갭 영역 및 상기 제1 갭 영역 아래의 제2 갭 영역을 포함하고,
상기 제1 갭 영역 내에서 상기 게이트 전극이 차지하는 비율은 상기 제2 갭 영역 내에서 상기 게이트 전극이 차지하는 비율보다 높은 반도체 소자. - 제7 항에 있어서,
상기 제1 및 제2 갭 영역들을 각각 채우는 제1 및 제2 절연 물질들을 더 포함하되,
상기 제1 갭 영역 내에서 상기 게이트 전극은 상기 제1 절연 물질과 상기 반도체 기둥 사이에 배치되고,
상기 제2 갭 영역 내에서 상기 게이트 전극은 상기 제2 절연 물질과 상기 반도체 기둥 사이에 배치되고,
상기 제1 절연 물질이 상기 제1 갭 영역을 차지하는 비율은 상기 제2 절연 물질이 상기 제2 갭 영역을 차지하는 비율보다 낮은 반도체 소자. - 제8 항에 있어서,
상기 제1 갭 영역의 크기는 상기 제2 갭 영역의 크기보다 작고,
상기 게이트 전극들은 서로 동일한 크기를 갖되,
상기 제1 절연 물질의 크기는 상기 제2 절연 물질의 크기보다 작은 반도체 소자. - 제7 항에 있어서,
상대적으로 높은 레벨에 위치한 상기 절연 패턴은 상대적으로 낮은 레벨에 위치한 상기 절연 패턴보다 작은 폭을 갖고,
상기 게이트 전극들은 서로 동일한 폭을 갖는 반도체 소자.
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