KR20110140020A - 반도체 메모리 소자 및 그의 형성 방법 - Google Patents
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Abstract
반도체 소자가 제공된다. 기판 상에 반복적으로 번갈아 적층된 게이트 패턴들 및 절연 패턴들 및 상기 게이트 패턴들 및 상기 절연 패턴들을 관통하는 관통 영역을 통하여 상기 기판으로부터 위로 연장되는 수직 채널 구조체를 포함하고, 상기 수직 채널 구조체는 상기 관통 영역의 일부의 측벽 상에 제공되는 제 1 반도체 영역 및 상기 제 1 반도체 영역 내의 공간을 채우는 매립 패턴을 포함하는 제 1 채널 패턴, 및 상기 관통 영역의 잔부를 완전히 채우는 제 2 반도체 영역을 포함하는 제 2 채널 패턴을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자를 제공한다.기판 상에 반복적으로 번갈아 적층된 게이트 패턴들 및 절연 패턴들, 및 상기 게이트 패턴들 및 상기 절연 패턴들을 관통하는 관통 영역을 통하여 상기 기판으로부터 위로 연장되는 수직 채널 구조체를 포함하고, 상기 수직 채널 구조체는 상기 관통 영역의 일부의 측벽 상에 제공되는 제 1 반도체 영역 및 상기 제 1 반도체 영역 내의 공간을 채우는 매립 패턴을 포함하는 제 1 채널 패턴, 및 상기 관통 영역의 잔부를 완전히 채우는 제 2 반도체 영역을 포함하는 제 2 채널 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 반도체 영역의 결정립 크기는 상기 제 1 반도체 영역의 결정립 크기보다 클 수 있다.
일 실시예에 있어서, 상기 제 2 채널 패턴은 상기 제 1 채널 패턴 상에 제공되고, 상기 게이트 패턴들은 최상층의 셀 게이트 패턴 및 상기 최상층의 셀 게이트 패턴 상의 상부 선택 게이트 패턴을 포함하고, 상기 제 1 채널 패턴과 상기 제 2 채널 패턴의 경계는 상기 최상층의 셀 게이트 패턴과 상기 상부 선택 게이트 패턴 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 영역은 튜브형일 수 있다.
일 실시예에 있어서, 상기 제 1 채널 패턴과 상기 제 2 채널 패턴 사이에 제공되고, 상기 제 1 반도체 영역의 결정립 크기보다 크고 상기 제 2 반도체 영역의 결정립 크기보다 작은 결정립 크기를 갖는 제 3 반도체 영역을 포함하는 제 3 채널 패턴를 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 채널 패턴은 상기 제 2 채널 패턴 상에 제공되고, 상기 게이트 패턴들은 하부 선택 게이트 패턴 및 상기 하부 선택 게이트 패턴 상의 최하층의 셀 게이트 패턴을 포함하고, 상기 제 1 채널 패턴과 상기 제 2 채널 패턴의 경계는 상기 하부 선택 게이트 패턴과 상기 최하층의 셀 게이트 패턴 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 채널 패턴과 상기 제 2 채널 패턴의 경계에서 상기 제 1 채널 패턴과 상기 제 2 채널 패턴이 일부 중첩(overlap)될 수 있다.
일 실시예에 있어서, 상기 게이트 패턴들과 상기 제 1 및 제 2 채널 패턴 사이에 정보 저장막을 더 포함할 수 있다.
본 발명의 기술적 과제를 해결하기 위한 반도체 소자의 제조 방법이 제공된다. 이 방법은 기판 상에 반복적으로 번갈아 제 1 및 제 2 물질막들을 적층하는 것, 상기 제 1 및 제 2물질막들을 패터닝하여 상기 기판을 노출하는 제 1 관통 영역을 형성하는 것, 상기 제 1 관통영역의 측벽 및 하부를 따라 제 1 반도체막을 형성하는 것, 상기 제 1 반도체막 상에 상기 제 1 관통영역을 채우는 매립막을 형성하는 것, 상기 매립막의 일부를 제거하여 제 2 관통영역을 형성하는 것, 및 상기 제 2 관통 영역 내에 제 2 반도체막을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 관통영역을 형성하기 전, 상기 제 1 반도체막에 제 1 열처리를 수행하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 반도체막을 형성한 후, 상기 제 2 반도체막 및 상기 제 2 관통 영역의 측벽을 이루는 상기 제 1 반도체막에 제 2 열처리를 수행하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 열처리는 레이저 열처리일 수 있다.
일 실시예에 있어서, 상기 제 1 물질막은 희생막이고 상기 제 2 물질막은 상기 제 1 물질막과 식각 선택비를 갖는 절연막이고, 상기 희생막은 최상층의 셀 게이트 희생막 및 상부 선택 게이트 희생막을 포함하고, 상기 제 2 관통 영역의 하면은 상기 최상층의 셀 게이트 희생막과 상기 상부 선택 게이트 희생막 사이에 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 물질막은 최상층의 셀 게이트막 및 상기 최상층의 셀 게이트막 상의 상부 선택 게이트막을 포함하고,
상기 제 2 물질막은 절연막을 포함하고,
상기 제 2 관통 영역의 하면은 상기 최상층의 셀 게이트막과 상기 상부 선택 게이트막 사이에 형성될 수 있다.
다른 실시예에 있어서, 기판 상에 제 1 및 제 2 물질막을 차례로 적층하는 것, 제 1 및 제 2 물질막을 관통하여 상기 기판으로부터 수직으로 연장되는 예비 제 1 반도체막을 형성하는 것, 상기 예비 제 1 반도체막에 레이저 열처리 공정을 수행하여 제 1 반도체막을 형성하는 것, 상기 제 2 물질막 상에 제 3 물질막 및 제 4 물질막을 교대로 반복하여 적층하는 것, 및 상기 제 3 및 제 4 물질막들을 관통하여 상기 제 1 반도체막과 연결되는 제 2 반도체막을 형성하는 것을 포함할 수 있다.
다른 실시예에 있어서, 상기 제 2 반도체막을 형성하는 것은 상기 제 3 및 제 4 물질막들과, 상기 제 1 반도체 패턴의 상부의 일부를 식각하여 관통 영역을 형성하는 것, 상기 관통 영역 내에 제 2 예비 반도체막을 형성하는 것, 및 상기 제 2 예비 반도체막에 제 2 열처리를 수행하는 것을 포함할 수 있다.
다른 실시예에 있어서, 제 2 열처리는 레이저 열처리일 수 있다.
다른 실시예에 있어서, 상기 제 3 및 제 4 물질막을 형성하기 전, 상기 제 1 및 제 2 물질막을 패터닝하여 상기 기판을 노출하는 제 1 트렌치를 형성하는 것, 상기 제 1 트렌치의 하부 및 측벽을 따라 트렌치 희생막을 형성하는 것, 및 상기 트렌치 희생막 상에 상기 제 1 트렌치를 채우는 트렌치 절연막을 형성하는 것을 더 포함할 수 있다.
다른 실시예에 있어서, 상기 제 3 및 제 4 물질막을 패터닝하여 상기 트렌치 절연막을 노출하는 것, 및 상기 트렌치 절연막을 제거하는 것을 더 포함할 수 있다.
다른 실시예에 있어서, 상기 관통 영역의 내측벽 상에 정보 저장막을 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 셀 게이트 패턴과 선택 게이트 패턴의 구조를 달리하는 수직 채널 패턴이 제공될 수 있다. 셀 영역의 활성 영역 보다 더 넓은 활성 영역을 갖는 선택 트렌지스터 영역이 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이다.
도 14는 도 13의 B 영역의 확대도이다.
도 15 내지 도 20은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 제 3 실시예에 따른 반도체 소자의 사시도이다.
도 22는 도 21의 C 영역의 확대도이다.
도 23 내지 도 31은 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 32는 본 발명의 제 4 실시예에 따른 반도체 소자의 사시도이다.
도 33은 도 32의 E 영역의 확대도이다.
도 34 내지 도 42는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 43은 본 발명의 제 5 실시예에 따른 반도체 소자의 사시도이다.
도 44는 도 43의 F 영역의 확대도이다.
도 45 내지 도 49는 본 발명의 제 5 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 50은 본 발명의 실시예들에 따른 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 51은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 52는 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이다.
도 14는 도 13의 B 영역의 확대도이다.
도 15 내지 도 20은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 제 3 실시예에 따른 반도체 소자의 사시도이다.
도 22는 도 21의 C 영역의 확대도이다.
도 23 내지 도 31은 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 32는 본 발명의 제 4 실시예에 따른 반도체 소자의 사시도이다.
도 33은 도 32의 E 영역의 확대도이다.
도 34 내지 도 42는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 43은 본 발명의 제 5 실시예에 따른 반도체 소자의 사시도이다.
도 44는 도 43의 F 영역의 확대도이다.
도 45 내지 도 49는 본 발명의 제 5 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 50은 본 발명의 실시예들에 따른 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 51은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 52는 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 실시예에 따른 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL3)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(pillar)을 포함할 수 있다. 반도체 기둥들은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체 기둥의 상단에 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 기둥 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인(GSL)과 반도체 기둥사이 또는 스트링 선택 라인들(SSL)과 반도체 기둥 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 반도체 기둥을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥은, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2 및 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 소자가 설명된다. 도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이고, 도 3은 도 2의 A부분의 확대도이다.
도 2 및 3을 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제 1 타입 도펀트로 도핑된 구조일 수 있다. 상기 기판(100) 상에 반복적으로 번갈아 적층된 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 제공될 수 있다. 상기 제 1 물질막들은 게이트 패턴들(157U, 157m, 157, 157L)이고, 상기 제 2 물질막들은 절연 패턴들(120Ua, 120a, 120La)일 수 있다. 상기 게이트 패턴들은 하부 선택 게이트 패턴(157L), 셀 게이트 패턴(157m, 157) 및 상부 선택 게이트 패턴(157U)을 포함할 수 있다. 상기 셀 게이트 패턴은 최상층의 셀 게이트 패턴(157m) 및 그 아래의 셀 게이트 패턴(157)을 포함할 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴(157L) 사이에 버퍼 절연막(105)이 제공될 수 있다. 상기 버퍼 절연막(105)은 실리콘 산화막일 수 있다. 상기 하부 게이트 패턴 및 상기 상부 선택 게이트 패턴(157L, 157U)은 상기 셀 게이트 패턴들(157m, 157) 보다 두껍게 형성될 수 있다. 상기 절연 패턴들은 최상층 절연 패턴(120Ua), 최하층 절연 패턴(120La) 및 상기 최상층 절연 패턴(120Ua)과 상기 최하층 절연 패턴(120La) 사이의 절연 패턴(120a)을 포함할 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)은 수평방향, 예를 들면 y방향으로 연장될 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)은 각각 6개만 도시되어 있지만 이는 설명의 간략함을 위하여 생략한 것이다. 또한 상기 선택 게이트 패턴들(157U, 157L)은 각각 하나씩 도시되었으나, 복수 개 제공될 수 있다.
상기 게이트 패턴들(157U, 157m, 157, 157L)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L) 사이의 이격된 공간에 상기 절연 패턴들(120Ua, 120a, 120La)이 제공될 수 있다. 상기 절연 패턴들(120Ua, 120a, 120La)은 산화막일 수 있다.
상기 기판(100)으로부터 수직으로 연장하는 수직 채널 구조체(139)가 제공된다. 상기 수직 채널 구조체(139)는 상기 게이트 패턴들(157U, 157m, 157, 157L) 및 상기 절연 패턴들(120Ua, 120a, 120La)을 관통하는 제 1 관통 영역(125) 내에 제공될 수 있다. 상기 수직 채널 구조체(139)는 반도체 패턴(136) 및 매립 패턴(156)을 포함할 수 있다.
상기 수직 채널 구조체(139)은 제 1 채널 패턴(G1) 및 제 2 채널 패턴(G2)을 포함할 수 있다. 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(125)의 하부에 형성될 수 있고, 상기 제 2 채널 패턴(G2)은 상기 제 1 채널 패턴(G1) 상에 형성될 수 있다. 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(125)의 하부 및 내측벽의 일부 상에 제공된 제 1 반도체 영역(191) 및 상기 제 1 반도체 영역(191) 내부에 제공되는 상기 매립 패턴(156)을 포함할 수 있다. 즉, 상기 수직 채널 구조체(139)의 상기 제 1 채널 패턴(G1)은 튜브형인 상기 제 1 반도체 영역(191) 내에 상기 매립 패턴(156)이 채워진 마카로니(macaroni) 형태 또는 쉘(shell) 형태일 수 있다. 이와는 달리, 상기 제 2 채널 패턴(G2)은 상기 제 1 채널 패턴(G1)에 의하여 일부 채워진 상기 제 1 관통 영역(125)의 잔부를 완전히 채우는 제 2 반도체 영역(192)을 포함할 수 있다. 즉, 상기 수직 채널 구조체(139)의 상기 제 2 채널 패턴(G2)은 상기 매립 패턴(156)을 포함하지 않는 형태일 수 있다. 상기 제 2 반도체 영역(192)의 결정립 크기는 상기 제 1 반도체 영역(191)의 결정립 크기보다 클 수 있다.
상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2)의 경계는 상기 최상층의 셀 게이트 패턴(157m)과 상기 상부 선택 게이트 패턴(157U) 사이에 제공될 수 있다. 즉, 상기 매립 패턴(156)의 상면은 상기 최상층의 셀 게이트 패턴(157m)의 상면보다 높을 수 있다.
상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2) 사이에 제 3 채널 패턴(G3)이 제공될 수 있다. 상기 제 3 채널 패턴(G3)은 상기 제 1 반도체 영역(191)의 결정립 크기보다 크고 상기 제 2 반도체 영역(192)의 결정립의 크기보다 작은 결정립 크기를 갖는 제 3 반도체 영역(193)을 포함할 수 있다. 상기 제 1 반도체 영역 내지 상기 제 3 반도체 영역(191 내지 193)은 반도체 패턴(136)을 이룰 수 있다. 상기 반도체 패턴(136)은 진성 상태(intrinsic state)를 가질 수 있다.
상기 제 1 방향(x축 방향)으로 배열된 수직 채널 구조체(139)는 하나의 행을 이루고, 상기 제 2 방향(y축 방향)으로 배열된 수직 채널 구조체(139)는 하나의 열을 이룬다. 이하 본 명세서 전체에서 제 1 방향은 도 2의 x축 방향, 제 2 방향은 y축 방향, 제 3 방향은 z축 방향을 지칭할 수 있다. 상기 기판(100) 상에 복수의 행들 및 복수의 열들이 배열될 수 있다. 소자 분리 패턴(175)이 인접한 한쌍의 상기 열들 사이에 배치될 수 있다. 즉, 상기 소자 분리 패턴(175)은 상기 제 2 방향으로 연장할 수 있다. 상기 소자 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다. 상기 소자 분리 패턴(175)의 바닥면 아래의 기판(100) 내에 공통 소오스 영역(170)이 형성될 수 있다. 상기 공통 소오스 영역(170)은 상기 제 2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(170)은 제 2 타입의 도펀트로 도핑된 영역일 수 있다. 상기 제 2 타입은 상기 제 1 타입과 다른 도전형일 수 있다.
상기 게이트 패턴들(157U, 157m, 157, 157L)과 상기 수직 채널 구조체(139) 사이에 정보 저장막(150)이 제공될 수 있다. 상기 정보 저장막(150)은 전하를 저장하는 전하저장막(152)을 포함할 수 있다. 이에 더하여, 상기 정보 저장막(150)은 상기 전하저장막(152) 및 상기 수직 채널 구조체(139) 사이의 터널 절연막(151), 및 상기 전하저장막(152) 및 상기 게이트 패턴들(157U, 157m, 157, 157L) 사이의 블로킹막(153)을 더 포함할 수 있다. 상기 전하저장막(152)은 전하를 저장하는 트랩들을 갖는 물질로 형성될 수 있다. 일 예로, 상기 전하저장막(152)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano dots) 중에서 적어도 하나를 포함할 수 있다. 상기 블로킹막(153)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다. 상기 블로킹막(153)의 유전상수는 상기 터널 절연막(151)의 유전 상수보다 클 수 있다.
상기 상부 선택 게이트 패턴(157U) 상의 최상층 절연 패턴(120Ua)에 인접하는 상기 수직 채널 구조체(139)에 드레인 영역(D)이 제공될 수 있다. 상기 게이트 패턴들(157U, 157m, 157, 157L)과 교차하는 방향(일 예로, x 방향)으로 나란히 연장되며, 상기 드레인 영역(D)과 전기적으로 연결되는 비트라인들(BL)이 제공된다. 상기 비트라인들(BL)은 도전성 물질을 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 셀 영역의 활성 영역보다 더 넓은 활성 영역을 갖는 선택 트랜지스터 영역이 제공된다. 또한 상기 선택 트랜지스터 영역은 결정립이 큰 채널 영역을 가질 수 있다. 선택 트랜지스터 영역은 넓은 채널 영역을 확보할 수 있고 저항을 낮출 수 있다.
도 4 내지 도 12를 참조하여, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 4를 참조하여, 기판(100)이 준비된다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 등 일 수 있다. 상기 기판(100)은 제 1 타입의 도펀트로 도핑될 수 있다.
상기 기판(100) 상에 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 번갈아 그리고 반복적으로 적층될 수 있다. 상기 제 1 물질막들은 희생막들(110L, 110m, 110, 110U)일 수 있다. 상기 제 2 물질막들은 절연막들(120L, 120, 120U)일 수 있다. 상기 희생막들(110L, 110m, 110, 110U)은 상기 절연막들(120L,120, 120U)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들어, 상기 절연막들(120L, 120, 120U)은 산화물로 형성될 수 있고, 상기 희생막들(110L, 110m, 110, 110U)은 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 희생막들(110L, 110m, 110, 110U)은 서로 동일한 물질로 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 절연막들(120L, 120,120U)도 서로 동일한 물질로 형성되는 것이 바람직하다.
상기 희생막들(110L, 110m, 110, 110U)은 서로 동일한 두께로 형성될 수 있다. 이와는 다르게, 상기 희생막들(110L, 110m, 110, 110U) 중에서 상부 선택 게이트 희생막(110U) 및 하부 선택 게이트 희생막(110L)은 상기 상부 선택 게이트 희생막(110U)과 상기 하부 선택 게이트 희생막(110L) 사이의 셀 게이트 희생막들(110m, 110)에 비하여 두껍게 형성될 수 있다. 상기 상부 선택 게이트 희생막(110U)은 이하 설명될 상부 선택 게이트 패턴이 형성될 공간을 점유하고, 상기 셀 게이트 희생막들(110m, 110)은 이하 설명될 셀 게이트 패턴이 형성될 공간을 점유할 수 있다. 상기 셀 게이트 희생막은 최상층의 셀 게이트 희생막(110m) 및 그 아래의 셀 게이트 희생막(110)을 포함할 수 있다. 상기 하부 선택 게이트 희생막(110L)은 이하 설명될 하부 선택 게이트 패턴이 형성될 공간을 점유할 수 있다. 상기 절연막들(120L, 120, 120U) 중에서 최상층 절연막(120U)은 그 아래의 절연막들(120,120L)에 비하여 두껍게 형성될 수 있다.
상기 희생막들(110L, 110m, 110, 110U) 및 절연막들(120L, 120, 120U)을 형성하기 전에, 상기 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다. 상기 희생막들(110L, 110m, 110, 110U) 및 절연막들(120L, 120, 120U)은 상기 버퍼 절연막(105) 상에 형성될 수 있다. 상기 하부 선택 게이트 희생막(110L)이 상기 버퍼 절연막(105) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 절연막(105)은 상기 희생막들(110L, 110m, 110, 110U)에 대하여 식각선택비를 갖는 유전물질로 형성되는 것이 바람직하다. 예컨대, 상기 버퍼 절연막(105)은 산화물, 특히, 열산화물로 형성될 수 있다.
도 5를 참조하여, 상기 버퍼 절연막(105), 상기 절연막들(120L, 120U, 120) 및 희생막들(110U, 110m, 110, 110L)이 연속적으로 패터닝되어, 상기 기판(100)의 상부면을 노출시키는 제 1 관통 영역(125)이 형성될 수 있다. 상기 제 1 관통 영역(125)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 제 1 관통 영역(125)은 홀 형태일 수 있다. 상기 제 1 관통 영역(125)은 제 1 방향 및 상기 제 1 방향에 직교(perpendicular)한 제 2 방향을 따라 2차원적으로 배열될 수 있다. 상기 제 1 방향 및 제 2 방향은 상기 기판(100)의 상기 상부면과 평행하다. 상기 제 1 관통 영역(125)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
도 6을 참조하면, 상기 제 1 관통 영역(125)의 측벽 및 하부를 따라 제 1 예비 반도체막(131)이 형성될 수 있다. 상기 제 1 예비 반도체막(131)은 실리콘막일 수 있다. 상기 제 1 예비 반도체막(131) 상에 상기 제 1 관통 영역(125)을 채우는 매립막(155)이 형성될 수 있다. 일 예로, 상기 절연막(120U, 120, 120L)이 산화막인 경우 상기 매립막(155)은 질화막 또는 산화질화막일 수 있다. 상기 제 1 예비 반도체막(131) 및 상기 매립막(155)은 화학 기상 증착(Chemical Vapor Deposition:CVD) 또는 원자층 증착(Atomic Layer Deposition:ALD)을 통하여 형성할 수 있다. 상기 제 1 예비 반도체막(131) 및 상기 매립막(155)이 증착된 후, 평탄화 공정에 의하여 상기 최상층 절연막(120U)을 노출시킬 수 있다.
도 7을 참조하여, 상기 제 1 예비 반도체막(131)에 제 1 열처리 공정이 수행되어 제 1 반도체막(132)이 형성될 수 있다. 상기 제 1 예비 반도체막(131)은 제 1 열처리 공정에 의하여 재결정화되어 도 3의 제 1 채널 패턴(G1)과 같이 상대적으로 작은 결정립 크기를 가질 수 있다. 상기 제 1 열처리 공정은 고상 결정화(solid phase crystallization) 공정일 수 있다.
상기 매립막(155)의 일부가 제거되어 매립 패턴(156)이 형성되고, 제 2 관통 영역(126)이 형성될 수 있다. 상기 매립막(155)의 제거는 상기 매립막(155)에 대하여 식각 선택성 있는 용액으로 수행될 수 있다. 상기 제 2 관통 영역(126)의 형성시 상기 제 1 반도체막(132)의 일부가 식각될 수 있다. 상기 제 2 관통 영역(126)의 하면은 상기 최상층의 셀 게이트 희생막(110m)과 상기 상부 선택 게이트 희생막(110U) 사이에 제공될 수 있다. 상기 제 2 관통 영역(126)을 채우는 제 2 예비 반도체막(134)이 형성될 수 있다. 상기 제 2 예비 반도체막(134)은 상기 제 1 예비 반도체막(131)과 동일한 방법으로 형성될 수 있다.
도 8 및 도 3을 참조하여, 상기 제 2 예비 반도체막(134)에 제 2 열처리 공정이 수행될 수 있다. 상기 제 2 열처리 공정은 상기 제 2 관통 영역(126)의 측벽을 이루는 상기 제 1 반도체막(132)의 일부에도 수행될 수 있다. 상기 제 2 열처리 결과 도 3의 제 2 채널 패턴(G2)이 형성될 수 있다. 상기 제 2 채널 패턴(G2)은 제 2 반도체 영역(192)을 포함한다. 상기 제 1 채널 패턴(G1)은 제 1 반도체 영역(191) 및 상기 매립 패턴(156)을 포함한다. 상기 제 2 반도체 영역(192)은 제 2 열처리 공정에 의한 재결정화에 의하여 제 1 반도체 영역(191)보다 큰 결정립 크기를 가질 수 있다. 상기 제 2 열처리 공정은 레이저 열처리 공정일 수 있다. 상기 레이저 열처리 공정은 반도체막의 적어도 액상으로 용융시키는 단계를 포함할 수 있다. 따라서 재결정시 고상 결정화에 의한 반도체막 보다 큰 결정립을 갖는 반도체막을 형성할 수 있다.
상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2) 사이에 상기 제 1 반도체 영역(191)의 결정립 크기보다 크고 상기 제 2 반도체 영역(192)의 결정립 크기보다 작은 결정립 크기를 갖는 제 3 반도체 영역(193)을 포함하는 제 3 채널 패턴(G3)이 제공될 수 있다. 상기 제 3 채널 패턴(G3)은 상기 제 2 열처리 공정의 수행시, 재결정화가 일부 진행되어 형성될 수 있다. 상기 제 2 열처리 공정 전 또는 후에 평탄화 공정을 수행하여 상기 최상층 절연막(120U)을 노출시킬 수 있다. 상기 제 1 내지 제 3 반도체 영역(191 내지 193)은 반도체 패턴(136)을 이루고, 상기 반도체 패턴(136) 및 상기 매립 패턴(156)은 수직 채널 구조체(139)를 이룰 수 있다.
도 9를 참조하여, 상기 절연막들(120U, 120, 120L) 및 상기 희생막들(110U, 110m, 110, 110L)을 연속적으로 패터닝하여 제 1 트렌치(140, trench)를 형성한다. 상기 제 1 트렌치(140)는 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120La, 120a,120Ua)을 정의한다. 상기 제 1 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 제 1 트렌치(140)는 상기 제 2 방향으로 나란히 연장될 수 있다. 이로써, 상기 희생 패턴들(110La, 110m, 110a, 110Ua) 및 절연 패턴들(120La, 120a, 120Ua)도 상기 제 2 방향으로 나란히 연장된 라인 형태들일 수 있다.
상기 제 1 트렌치(140)의 측벽에 상기 희생 패턴들(110La, 110m, 110a, 110Ua) 및 절연 패턴들(120La, 120a, 120Ua)이 노출된다. 상기 제 1 트렌치(140)의 바닥에 상기 기판(100)이 노출될 수 있다. 이와는 달리, 상기 제 1 트렌치(140)의 바닥에 상기 버퍼 절연막(105)이 노출될 수 있다. 이하, 설명의 편의를 위해, 상기 제 1 트렌치(140)의 바닥면에 상기 기판(100)이 노출된 실시 예로 설명한다.
도 10을 참조하면, 선택적 식각 공정을 수행하여, 상기 제 1 트렌치(140)에 노출된 희생 패턴들(110La, 110m, 110a, 110Ua)을 제거하여, 리세스 영역들(145L, 145, 145U)이 형성될 수 있다. 상기 선택적 식각 공정은 등방성 식각인 것이 바람직하다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생 패턴들(110La, 110m, 110a, 110Ua)의 식각율은 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 반도체 패턴(136)의 식각율들보다 큰 것이 바람직하다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 수직 채널 구조체(139)가 잔존될 수 있다. 상기 리세스 영역들(145L, 145, 145U)은 상기 희생 패턴들(110La, 110m, 110a, 110Ua)과 접하던 상기 수직 채널 구조체(139)의 측벽의 일부분들을 각각 노출시키는 것이 바람직하다.
도 11 및 도 3을 참조하면, 상기 리세스 영역들(145L, 145, 145U)이 형성된 후, 상기 기판(100) 상에 정보 저장막(150)이 형성될 수 있다. 상기 정보 저장막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예컨대, CVD 또는 ALD 등)을 사용하여 형성될 수 있다. 이로써, 상기 정보 저장막(150)은 실질적으로 콘포말(conformal)하게 형성될 수 있다. 상기 정보 저장막(150)은 상기 리세스 영역들(145L,145,145U)의 내면들을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 정보 저장막(150)은 상기 리세스 영역들(145L, 145, 145U)의 일부를 채울 수 있다.
상기 정보 저장막(150)의 형성방법이 설명된다. 도 3에서 설명된 바와 같이, 상기 정보 저장막(150)을 형성하는 것은, 터널 절연막(151), 전하 저장막(152) 및 블로킹막(153)을 차례로 형성하는 것을 포함할 수 있다.
상기 터널 절연막(151)은 상기 수직 채널 구조체(139)의 측벽을 덮도록 형성될 수 있다. 상기 터널 절연막(151)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 절연막(151)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장막(152)은 상기 터널 절연막(151)에 의해 상기 수직 채널 구조체(139)와 이격될 수 있다. 상기 전하 저장막(152)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장막(152)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano dots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막(153)은 상기 전하 저장막(152)을 덮을 수 있다. 상기 블로킹막(153)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다. 상기 블로킹막(153)의 유전상수는 상기 터널 절연막(151)의 유전 상수보다 클 수 있다.
상기 정보 저장막(150)을 형성 한 후, 상기 기판(100) 상에 게이트 도전막(158)이 형성될 수 있다. 상기 게이트 도전막(158)은 상기 리세스 영역들(145L, 145, 145U)을 채울 수 있다. 상기 게이트 도전막(158)은 상기 제 1 트렌치(140)의 적어도 일부분을 채울 수 있다. 상기 게이트 도전막(158)은 상기 정보 저장막(150)에 의해 상기 수직 채널 구조체(139) 및 상기 기판(100)으로부터 전기적으로 분리될 수 있다. 상기 게이트 도전막(158)은 화학 기상 증착법(CVD), 물리 기상 증착법(Physical Vapor Depositon: PVD) 또는 원자층 화학 증착법(ALD)에 의해 형성될 수 있다. 상기 게이트 도전막(158)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질 등에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 12를 참조하면, 상기 게이트 도전막(158)의 형성 후, 상기 리세스 영역들(145L, 145, 145U)의 외부에 위치한 상기 게이트 도전막(158)을 제거하여, 상기 리세스 영역들(145L, 145, 145U) 내에 게이트 전극들(157L, 157m, 157, 157U)이 형성된다. 상기 리세스 영역들(145L, 145, 145U) 외부의 게이트 도전막(158)은 제 2 트렌치(141)를 형성하여 제거될 수 있다. 상기 제 2 트렌치(141)의 형성은 습식 식각 및/또는 건식 식각 공정에 의해 수행될 수 있다. 상기 기판(100)의 상부면으로부터 상기 제 3 방향으로 다른 층에 위치한 게이트 도전막들(157L, 157m, 157, 157U)은 서로 분리될 수 있다.
교대로 적층된 게이트 전극들(157L, 157m, 157, 157U) 및 절연 패턴들(120La, 120a, 120Ua)은 하나의 적층 구조체로 정의될 수 있다. 상기 제 2 방향으로 연장된 복수의 적층 구조체들이 상기 제 1 방향으로 서로 이격되어 상기 기판(100) 상에 배치될 수 있다.
상기 게이트 전극들(157L, 157m, 157, 157U)은 상기 리세스 영역들(145L, 145, 145U)내에 위치한 상기 게이트 도전막들(158)의 일부분들에 각각 해당한다. 상기 게이트 전극들 중 최하부의 패턴은 하부 선택 게이트 패턴(157L)이고, 최상부의 패턴은 상부 선택 게이트 패턴(157U)일 수 있다. 상기 하부 선택 게이트 패턴(157L)과 상기 상부 선택 게이트 패턴(157U) 사이에 셀 게이트 패턴들(157m, 157)이 제공될 수 있다. 상기 셀 게이트 패턴들은 최상층의 셀 게이트 패턴(157m) 및 그 아래의 셀 게이트 패턴(157)을 포함할 수 있다.
상기 제 2 트렌치(141)의 바닥면 아래의 상기 기판(100) 내에 공통 소오스 영역(170)이 형성될 수 있다. 공통 소오스 영역(170)은 상기 제 2 방향으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(170)은 제 2 타입의 도펀트로 도핑된 영역이다. 상기 공통 소오스 영역(170)은 상기 기판(100)에 제 2 타입의 도펀트 이온들을 주입하여 형성될 수 있다. 이때, 상기 최상층 절연 패턴(120Ua)이 이온 주입 마스크로 사용될 수 있다. 이 경우에, 상기 제 2 트렌치(141)의 바닥면 상에 위치한 상기 정보 저장막(150)이 이온 주입 버퍼막으로 사용될 수 있다.
상기 수직 채널 구조체(139)의 윗부분에 드레인 영역(D)이 형성될 수 있다. 상기 드레인 영역(D)은 상기 제 2 타입의 도펀트로 도핑될 수 있다. 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트 패턴(157U)의 상면보다 높을 수 있다. 이와는 달리, 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트 패턴(157U)의 상면과 근접한 높이일 수 있다. 상기 드레인 영역(D)은 상기 공통 소오스 영역(170)과 동시에 형성될 수 있다. 이와는 달리, 상기 드레인 영역(D)은 상기 공통 소오스 영역(170)을 형성하기 전에 형성될 수 있다. 이 경우에, 상기 드레인 영역(D)은 상기 제 2 트렌치(141)를 형성하기 전 및 상기 수직 채널 구조체(139)를 형성한 후에 형성될 수 있다. 이와는 달리, 상기 드레인 영역(D)은 상기 공통 소오스 영역(170)을 형성한 후에 형성될 수도 있다.
상기 제 2 트렌치(141)를 채우는 소자 분리 패턴(175)이 형성될 수 있다. 상기 소자 분리 패턴(175)을 형성하는 것은, 상기 기판(100) 상에 상기 제 2 트렌치(141)를 채우는 소자 분리막을 형성하는 것 및 상기 최상층 절연 패턴(120Ua) 상의 상기 정보 저장막(150)의 상부면을 식각 정지막으로 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 소자 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다. 상기 소자 분리 패턴(175)을 형성한 후에, 노출된 상기 정보 저장막(150)을 식각하여 상기 최상층 절연 패턴(120Ua)을 노출시킬 수 있다. 이때, 상기 드레인 영역(D)이 노출될 수 있다.
도 2를 다시 참조하여, 상기 드레인 영역(D)과 전기적으로 접속되는 비트 라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 상기 제 1 방향으로 연장될 수 있다. 상기 비트라인(BL)은 상기 최상층 절연 패턴(120Ua) 및 소자 분리 패턴(175) 상에 형성될 수 있다. 이와는 달리, 상기 최상층 절연 패턴(120Ua) 및 소자 분리 패턴(175)을 덮는 층간 유전막을 형성하고, 상기 층간 유전막 상에 상기 비트 라인(BL)을 형성할 수 있다. 이 경우에, 상기 비트 라인(BL)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(D)과 전기적으로 접속될 수 있다.
본 발명의 제 1 실시예에 따르면, 서로 다른 형태의 채널 패턴 영역을 갖는 반도체 소자를 형성할 수 있다. 또한 상기 선택 트랜지스터 영역은 결정립이 큰 채널 영역을 갖을 수 있다. 따라서 선택 트랜지스터 영역은 넓은 채널 영역을 확보할 수 있고 저항을 낮출 수 있다.
도 13 및 도 14를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 소자가 설명된다. 도 13은 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이고, 도 14는 도 13의 B부분의 확대도이다.
본 실시예의 일부 구조 및 형성 방법은 앞서 제 1 실시예의 그것과 유사하다. 따라서 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 13 및 14를 참조하면, 기판(200)이 제공된다. 상기 기판(200) 상에 반복적으로 번갈아 적층된 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 제공될 수 있다. 상기 제 1 물질막들은 게이트막들(210U, 210m, 210, 210L)이고, 상기 제 2 물질막들은 절연막들(220U, 220, 220L)일 수 있다. 상기 게이트막들은 하부 선택 게이트막(210L), 셀 게이트막들(210m, 210) 상부 선택 게이트막(210U)을 포함할 수 있다. 상기 셀 게이트막들은 최상층의 셀 게이트막(210m) 및 그 아래의 셀 게이트막(210)을 포함할 수 있다. 상기 최상층의 셀 게이트막(210m)은 더미 게이트막일 수 있다. 상기 기판(200)과 상기 하부 선택 게이트막(210L) 사이에 버퍼 절연막(205)이 제공될 수 있다. 상기 버퍼 절연막(205)은 실리콘 산화막일 수 있다. 상기 하부 및 상부 선택 게이트막(210L, 210U)은 상기 셀 게이트막들(210m, 210) 보다 두껍게 형성될 수 있다. 상기 게이트막들(210U, 210m, 210, 210L) 및 상기 절연막들(220U, 220, 220L)은 수평방향, 예를 들면 y방향으로 연장될 수 있다. 상기 게이트막들(210U, 210m, 210, 210L) 및 상기 절연막들(220U, 220, 220L)은 각각 6개만 도시되어 있지만 이는 설명의 간략함을 위하여 생략한 것이다. 또한 상기 선택 게이트막들(210U, 210L)은 각각 하나씩 도시되었으나, 복수개 제공될 수 있다.
상기 기판(200)으로부터 상기 게이트막들(210U, 210m, 210, 210L) 및 상기 절연막들(220U, 220, 220L)을 관통하여 연장되는 제 1 관통 영역(225)이 제공될 수 있다. 상기 제 1 관통 영역(225)의 측벽 상에 블로킹막(253), 전하 저장막(252) 및 터널 절연막(251)이 차례로 제공될 수 있다. 상기 제 1 관통 영역(225) 내에 상기 기판(200)으로부터 수직으로 연장하는 수직 채널 구조체(239)가 제공될 수 있다. 상기 수직 채널 구조체(239)는 반도체 패턴(246) 및 매립 패턴(256)을 포함할 수 있다.
상기 수직 채널 구조체(239)은 제 1 채널 패턴(G1) 및 제 2 채널 패턴(G2)을 포함할 수 있다. 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(225)의 하부에 형성될 수 있고, 상기 제 2 채널 패턴(G2)은 상기 제 1 채널 패턴(G1) 상에 형성될 수 있다. 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(225)의 하부 및 내측벽의 일부 상에 제공된 제 1 반도체 영역(291) 및 상기 제 1 반도체 영역(291) 내부에 제공되는 상기 매립 패턴(256)을 포함할 수 있다. 즉, 상기 수직 채널 구조체(239)의 상기 제 1 채널 패턴(G1)은 마카로니(macaroni) 형태 또는 쉘(shell) 형태일 수 있다. 이와는 달리, 상기 제 2 채널 패턴(G2)은 상기 제 1 채널 패턴(G1)에 의하여 일부 채워진 상기 제 1 관통 영역(225)의 잔부를 완전히 채우는 제 2 반도체 영역(292)을 포함할 수 있다. 즉, 상기 수직 채널 구조체(239)의 상기 제 2 채널 패턴(G2)은 상기 매립 패턴(256)을 포함하지 않는 형태일 수 있다. 상기 제 2 반도체 영역(292)의 결정립 크기는 상기 제 1 반도체 영역(291)의 결정립 크기보다 클 수 있다.
상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2)의 경계는 최상층의 셀 게이트막(210m)과 상기 상부 선택 게이트막(210U) 사이에 제공될 수 있다. 즉, 상기 매립 패턴(256)의 상면은 상기 최상층의 셀 게이트막(210m)의 상면보다 높을 수 있다.
상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2) 사이에 제 3 채널 패턴(G3)이 제공될 수 있다. 상기 제 3 채널 패턴(G3)은 상기 제 1 반도체 영역(291)의 결정립 크기보다 크고 상기 제 2 반도체 영역(292)의 결정립의 크기보다 작은 결정립 크기를 갖는 제 3 반도체 영역(293)을 포함할 수 있다. 상기 제 1 반도체 영역 내지 상기 제 3 반도체 영역(291 내지 293)은 상기 반도체 패턴(246)을 이룰 수 있다. 상기 반도체 패턴(246)은 진성 상태(intrinsic state)를 가질 수 있다.
상기 상부 선택 게이트막(210U) 상의 상기 최상층 절연막(220U)에 인접하는 상기 수직 채널 구조체(239)에 드레인 영역(D)이 제공될 수 있다. 상기 게이트막들(210U, 210m, 210, 210L)과 교차하는 방향(일 예로, 제 1 방향)으로 나란히 연장되며, 상기 드레인 영역(D)과 전기적으로 연결되는 비트라인들(BL)이 제공된다. 상기 비트라인들(BL)은 도전성 물질을 포함할 수 있다.
도 15 내지 도 20을 참조하여, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 15를 참조하여, 기판(200) 상에 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 번갈아 그리고 반복적으로 적층될 수 있다. 상기 제 1 물질막들은 게이트막들(210U, 210m, 210, 210L)일 수 있다. 상기 제 2 물질막들은 절연막들(220L, 220, 220U)일 수 있다. 상기 게이트막들(210U, 210m, 210, 210L)은 예를 들면, 불순물이 도핑된 다결정 실리콘 또는 금속성 물질로 형성될 수 있다. 상기 절연막들(220L, 220, 220U)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
상기 게이트막들(210U, 210m, 210, 210L)은 상부 선택 게이트막(210U), 하부 선택 게이트막(210L), 및 상기 상부 선택 게이트막(210U)과 상기 하부 선택 게이트막(210L) 사이의 셀 게이트막들(210m, 210)을 포함할 수 있다. 상기 셀 게이트막들은 최상층의 셀 게이트막(210m) 및 그 아래의 셀 게이트막(210)을 포함할 수 있다. 상기 게이트막들(210U, 210m, 210, 210L)은 서로 동일한 두께로 형성될 수 있다. 이와는 다르게, 상기 상부 및 하부 선택 게이트막(210U, 210L)은 셀 게이트막들(210m, 210)에 비하여 두껍게 형성될 수 있다. 상기 절연막들(220L,220, 220U) 중에서 최상층 절연막(220U)은 그 아래의 절연막들(220,220L)에 비하여 두껍게 형성될 수 있다.
상기 게이트막들(210U, 210m, 210, 210L) 및 절연막들(220L, 220, 220U)을 형성하기 전에, 상기 기판(200) 상에 버퍼 절연막(205)이 형성될 수 있다. 상기 게이트막들(210U, 210m, 210, 210L) 및 절연막들(220L, 220, 220U)은 상기 버퍼 절연막(205) 상에 형성될 수 있다. 상기 하부 선택 게이트막(210L)이 상기 버퍼 절연막(205) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 절연막(205)은 산화물, 특히, 열산화물로 형성될 수 있다.
도 16 및 도 14를 참조하여, 상기 버퍼 절연막(205), 상기 절연막들(220L, 220U, 220) 및 게이트막들(210U, 210m, 210, 210L)이 연속적으로 패터닝되어, 상기 기판(200)의 상부면을 노출시키는 제 1 관통 영역(225)이 형성될 수 있다. 상기 제 1 관통 영역(225)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 제 1 관통 영역(225)은 홀 형태일 수 있다. 상기 제 1 관통 영역(225)은 서로 이격될 수 있다.
상기 제 1 관통 영역(225)의 측벽을 덮는 정보 저장막(250)을 형성할 수 있다. 상기 정보 저장막을 형성하는 것은 상기 제 1 관통 영역(225)의 측벽 상에 도 14에서 설명된 바와 같이 블로킹막(253), 전하 저장막(252) 및 터널 절연막(251)을 차례로 형성하는 것을 포함할 수 있다. 상기 제 1 관통 영역(225)의 내벽과 상기 기판(200)을 컨포멀하게 덮는 예비 정보 저장막(미도시)을 형성하고, 상기 예비 정보 저장막의 내측벽을 덮는 스페이서(240)를 형성할 수 있다. 상기 스페이서(240)를 식각 마스크로 상기 예비 정보 저장막을 식각하여 상기 기판(200)을 노출하는 상기 정보 저장막(250)을 형성할 수 있다. 상기 기판(200)을 노출하는 식각 공정시, 상기 최상층 절연막(220U)의 상부면 상에 배치된 상기 예비 정보 저장막이 함께 식각되어 상기 최상층 절연막(220U)의 상부면이 노출될 수 있다. 상기 스페이서(240)는 비정질 또는 다결정 실리콘으로 형성될 수 있다.
도 17을 참조하여, 상기 제 1 관통 영역(225)의 측벽 및 하부를 따라 제 1 예비 반도체막(242)이 형성될 수 있다. 상기 제 1 예비 반도체막(242)은 실리콘막일 수 있다. 상기 제 1 예비 반도체막(242) 상에 상기 제 1 관통 영역(225)을 채우는 매립막(255)이 형성될 수 있다. 상기 제 1 예비 반도체막(242) 및 상기 매립막(255)은 CVD 또는 ALD을 통하여 형성할 수 있다. 상기 제 1 예비 반도체막(242) 및 상기 매립막(255)이 증착된 후, 평탄화 공정에 의하여 상기 최상층 절연막(220U)을 노출시킬 수 있다.
도 18을 참조하여, 상기 제 1 예비 반도체막(242) 및 상기 스페이서(240)에 제 1 열처리 공정이 수행되어 제 1 반도체막(244)이 형성될 수 있다. 상기 제 1 예비 반도체막(131) 및 상기 스페이서(240)는 제 1 열처리 공정에 의하여 재결정화되어 도 14의 제 1 채널 패턴(G1)과 같이 상대적으로 작은 결정립 크기를 가질 수 있다. 상기 제 1 열처리 공정은 고상 결정화 공정일 수 있다.
상기 매립막(255)의 일부가 제거되어 매립 패턴(256)이 형성되고, 제 2 관통 영역(226)이 형성될 수 있다. 상기 매립막(255)의 제거는 상기 매립막(255)에 대하여 식각 선택성 있는 용액으로 수행될 수 있다. 상기 제 2 관통 영역(226)의 형성시 상기 제 1 반도체막(244)의 일부가 식각될 수 있다. 상기 제 2 관통 영역(226)의 하면은 상기 최상층의 셀 게이트막(210m)과 상기 상부 선택 게이트막(210U) 사이에 제공될 수 있다.
도 19를 참조하여, 상기 제 2 관통 영역(226)을 채우는 제 2 예비 반도체막(245)이 형성될 수 있다. 상기 제 2 예비 반도체막(245)은 상기 제 1 예비 반도체막(242)과 동일한 방법으로 형성될 수 있다.
도 20을 참조하여, 상기 제 2 예비 반도체막(245)에 제 2 열처리 공정이 수행될 수 있다. 상기 제 2 열처리 공정은 상기 제 2 관통 영역(226)의 측벽을 이루는 상기 제 1 반도체막(244)의 일부에도 수행될 수 있다. 상기 제 2 열처리 결과 도 14의 제 2 채널 패턴(G2)이 형성될 수 있다. 상기 제 2 채널 패턴(G2)은 제 2 반도체 영역(292)을 포함한다. 상기 제 1 채널 패턴(G1)은 제 1 반도체 영역(291) 및 매립 패턴(256)을 포함한다. 상기 제 2 반도체 영역(292)은 제 2 열처리 공정에 의한 재결정화에 의하여 제 1 반도체 영역(291)보다 큰 결정립 크기를 가질 수 있다. 상기 제 2 열처리 공정은 레이저 열처리 공정일 수 있다. 상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2) 사이에 상기 제 1 반도체 영역(291)의 결정립 크기 보다 크고 상기 제 2 반도체 영역(292)의 결정립 크기보다 작은 결정립 크기를 갖는 제 3 반도체 영역(293)을 포함하는 제 3 채널 패턴(G3)이 제공될 수 있다. 상기 제 3 채널 패턴(G3)은 상기 제 2 열처리 공정의 수행시, 재결정화가 일부 진행되어 형성될 수 있다. 상기 제 1 내지 제 3 반도체 영역(291 내지 293)은 반도체 패턴(246)을 이루고, 상기 반도체 패턴(246) 및 상기 매립 패턴(256)은 수직 채널 구조체(239)를 이룰 수 있다.
상기 수직 채널 구조체(239)의 윗부분에 드레인 영역(D)이 형성될 수 있다. 상기 드레인 영역(D)은 상기 제 2 타입의 도펀트로 도핑될 수 있다. 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트막(210U)의 상면보다 높을 수 있다. 이와는 달리, 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트막(210U)의 상면과 근접한 높이일 수 있다.
도 13을 다시 참조하여, 상기 드레인 영역(D)과 전기적으로 접속되는 비트 라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 상기 제 1 방향(x축 방향)으로 연장될 수 있다. 상기 비트라인(BL)은 상기 최상층 절연막(220U) 상에 형성될 수 있다. 이와는 달리, 상기 최상층 절연막(220U)을 덮는 층간 유전막을 형성하고, 상기 층간 유전막 상에 상기 비트 라인(BL)을 형성할 수 있다. 이 경우에, 상기 비트 라인(BL)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(D)과 전기적으로 접속될 수 있다.
본 발명의 제 2 실시예에 따르면, 서로 다른 형태의 채널 패턴 영역을 갖는 반도체 소자를 형성할 수 있다. 또한 상기 선택 트랜지스터 영역은 결정립이 큰 채널 영역을 가질 수 있다. 따라서 선택 트랜지스터 영역은 넓은 채널 영역을 확보할 수 있고 저항을 낮출 수 있다.
도 21 및 도 22를 참조하여, 본 발명의 제 3 실시예에 따른 반도체 소자가 설명된다. 도 21은 본 발명의 제 3 실시예에 따른 반도체 소자의 사시도이고, 도 22는 도 21의 C부분의 확대도이다.
본 실시예의 일부 구조 및 형성 방법은 앞서 제 1 실시예의 그것과 유사하다. 따라서 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 21 및 22를 참조하면, 기판(100) 상에 반복적으로 번갈아 적층된 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 제공될 수 있다. 상기 제 1 물질막들은 게이트 패턴들(157U, 157n, 157, 157L)이고, 상기 제 2 물질막들은 절연 패턴들(120Ua, 120a, 120La)일 수 있다. 상기 게이트 패턴들은 하부 선택 게이트 패턴(157L), 셀 게이트 패턴들(157n, 157) 및 상부 선택 게이트 패턴(157U)을 포함할 수 있다. 상기 셀 게이트 패턴은 최하층의 셀 게이트 패턴(157n) 및 그 위의 셀 게이트 패턴(157)을 포함할 수 있다. 상기 절연패턴들은 최상층 절연 패턴(120Ua), 최하층 절연 패턴(120La) 및 상기 최상층 및 최하층 절연 패턴들(120Ua, 120La) 사이의 절연 패턴(120a)을 포함할 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴(157L) 사이에 버퍼 절연막(105)이 제공될 수 있다.
상기 기판(100)으로부터 수직으로 연장하는 수직 채널 구조체(139)가 제공된다. 상기 수직 채널 구조체(139)는 상기 하부 선택 게이트 패턴(157L) 및 상기 최하층 절연 패턴막(120La)을 관통하는 제 1 관통 영역(127) 내의 제 1 채널 패턴(G1)을 포함할 수 있다. 상기 수직 채널 구조체(139)는 상기 상부 선택 게이트 패턴 및 셀 게이트 패턴들(157U, 157, 157n)과 최상층 절연 패턴 및 절연 패턴(120Ua, 120a)을 관통하는 제 2 관통 영역(128) 내의 제 2 채널 패턴(G2)을 포함할 수 있다. 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(127)을 채우는 제 1 반도체막(182)을 포함할 수 있다. 상기 제 1 반도체막(182)은 이하 설명될 제 2 반도체막(184) 보다 큰 결정립 크기를 가질 수 있다. 상기 제 2 채널 패턴(G2)은 상기 제 2 관통 영역(128)의 측벽 및 하부 상에 제공되는 제 2 반도체막(184) 및 상기 제 2 관통 영역(128)을 채우는 매립 패턴(156)을 포함할 수 있다. 즉, 상기 수직 채널 구조체(139)의 상기 제 2 채널 패턴(G2)은 마카로니(macaroni) 형태 또는 쉘(shell) 형태일 수 있다. 상기 매립 패턴(156)의 하면은 상기 최하층의 셀 게이트 패턴(157n)의 하면 보다 낮을 수 있다. 이와는 달리, 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(127)을 채우는 제 2 반도체막(184)을 포함할 수 있다. 즉, 상기 수직 채널 구조체(139)의 상기 제 2 채널 패턴(G2)은 상기 매립 패턴(156)을 포함하지 않는 형태일 수 있다.
상기 제 2 반도체막(184)은 상기 제 1 반도체막(182)의 결정립 크기보다 작은 결정립 크기를 가질 수 있다. 상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2) 사이에 제 3 채널 패턴(G3)이 제공될 수 있다. 상기 제 3 채널 패턴(G3)은 상기 제 1 반도체막(182)과 상기 제 2 반도체막(184)이 중첩되는 구조일 수 있다. 상기 제 3 채널 패턴(G3)은 상기 최하층 절연 패턴(120La)에 인접하여 제공될 수 있다. 상기 제 2 채널 패턴(G2)의 하면은 상기 하부 선택 게이트 패턴(157L)과 상기 최하층의 셀 게이트 패턴(157n) 사이에 위치할 수 있다. 상기 제 1 및 제 2 반도체막(182, 184)은 진성 상태(intrinsic state)를 가질 수 있다.
상기 제 1 방향으로 배열된 수직 채널 구조체(139)는 하나의 행을 이루고, 상기 제 2 방향으로 배열된 수직 채널 구조체(139)는 하나의 열을 이룬다. 상기 기판(100) 상에 복수의 행들 및 복수의 열들이 배열될 수 있다. 소자 분리 패턴(175)이 인접한 한 쌍의 상기 열들 사이에 배치될 수 있다. 즉, 상기 소자 분리 패턴(175)은 제 2 방향으로 연장할 수 있다. 상기 소자 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 상기 소자 분리 패턴(175)의 바닥면 아래의 기판(100) 내에 공통 소오스 영역(170)이 형성될 수 있다. 상기 공통 소오스 영역(170)은 상기 제 2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(170)은 제 2 타입의 도펀트로 도핑된 영역일 수 있다.
상기 게이트 패턴들(157U, 157n, 157, 157L)과 상기 수직 채널 구조체(139) 사이에 정보 저장막(150)이 제공될 수 있다. 상기 정보 저장막(150)은 전하를 저장하는 전하저장막(152)을 포함할 수 있다. 이에 더하여, 상기 정보 저장막(150)은 상기 전하저장막(152) 및 상기 수직 채널 구조체(139) 사이의 터널 절연막(151), 및 상기 전하저장막(152) 및 상기 게이트 패턴들(157U, 157n, 157, 157L) 사이의 블로킹막(153)을 더 포함할 수 있다. 상기 전하저장막(152)은 전하를 저장하는 트랩들을 갖는 물질로 형성될 수 있다.
상기 상부 선택 게이트 패턴(157U) 상의 최상층 절연 패턴(120Ua)에 인접하는 상기 수직 채널 구조체(139)에 드레인 영역(D)이 제공될 수 있다. 상기 게이트 패턴들(157U, 157n, 157, 157L)과 교차하는 방향으로 나란히 연장되며, 상기 드레인 영역(D)과 전기적으로 연결되는 비트라인들(BL)이 제공된다. 상기 비트라인들(BL)은 도전성 물질을 포함할 수 있다.
본 발명의 제 3 실시예에 따르면, 셀 영역의 활성 영역 보다 더 넓은 활성 영역을 갖는 선택 트랜지스터 영역이 제공된다. 또한 상기 선택 트랜지스터 영역은 결정립이 큰 채널 영역을 갖을 수 있다. 따라서 선택 트랜지스터 영역은 넓은 채널 영역을 확보할 수 있고 저항을 낮출 수 있다.
도 23 내지 도 31을 참조하여, 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 23을 참조하여, 기판(100)이 준비된다. 상기 기판(100) 상에 하부 선택 게이트 희생막(110L) 및 최하층 절연막(120L)이 차례로 적층될 수 있다. 상기 하부 선택 게이트 희생막(110L)과 상기 기판(100) 사이에 버퍼 절연막(105)이 제공될 수 있다.
도 24를 참조하여, 상기 하부 선택 게이트 희생막(110L) 및 최하층 절연막(120L)에 제 1 관통 영역(127)이 형성될 수 있다. 상기 제 1 관통 영역(127)은 상부로부터 하부로 갈수록 폭이 좁아지는 형상일 수 있다. 상기 제 1 관통 영역(127)을 채우는 제 1 예비 반도체막(181)이 형성될 수 있다. 상기 제 1 예비 반도체막(181)은 실리콘막일 수 있다.
도 25를 참조하여, 상기 제 1 예비 반도체막(181)에 제 1 열처리 공정이 수행되어 제 1 반도체막(182)이 형성될 수 있다. 상기 제 1 반도체막(182)은 이하 설명될 제 2 반도체막 보다 큰 결정립 크기를 가질 수 있다. 상기 제 1 열처리 공정은 레이저 열처리일 수 있다. 상기 제 1 반도체막(182)의 일부는 도 22의 제 1 채널 패턴(G1)을 이룰 수 있다.
도 26을 참조하여, 상기 최하층 절연막(120L) 상에 희생막들(110, 110U) 및 절연막들(120, 120U)이 번갈아 그리고 반복적으로 적층될 수 있다. 상기 희생막들은 상부 선택 게이트 희생막(110U) 및 상기 하부 선택 게이트 희생막(110L)과 상기 상부 선택 게이트 희생막(110U) 사이의 희생막들(110)을 포함할 수 있다. 상기 절연막들은 최상층 절연막(120U) 및 상기 최상층 절연막(120U)과 상기 최하층 절연막(120L) 사이의 절연막(120)을 포함할 수 있다. 상기 상부 선택 게이트 희생막(110U)은 이하 설명될 상부 선택 게이트 패턴이 형성될 공간을 점유하고, 상기 희생막들(110)은 이하 설명될 셀 게이트 패턴이 형성될 공간을 점유할 수 있다. 상기 하부 선택 게이트 희생막(110L)은 이하 설명될 하부 선택 게이트 패턴이 형성될 공간을 점유할 수 있다.
상기 희생막들(110U, 110) 및 상기 절연막들(120U, 120)이 연속적으로 패터닝되어 상기 제 1 반도체막(182)의 상부를 노출시키는 제 2 관통 영역(128)이 형성될 수 있다. 상기 제 1 관통 영역(127)은 상부로부터 하부로 갈수록 폭이 좁아지는 형상일 수 있다. 상기 패터닝 시, 상기 제 1 반도체막(182)의 상부가 식각될 수 있다. 상기 제 2 관통 영역(128)의 하면은 상기 하부 선택 게이트 희생막(110L) 보다 높을 수 있다. 상기 제 2 관통 영역(128)의 하면은 상기 희생막들(110)의 하면 보다 낮을 수 있다.
도 27을 참조하여, 상기 제 2 관통 영역(128)의 하면 및 측벽 상에 제 2 예비 반도체막(183)이 형성될 수 있다. 상기 제 2 예비 반도체막(183)은 상기 제 1 예비 반도체막(181)과 동일한 방법으로 형성될 수 있다. 상기 제 2 예비 반도체막(183) 상에 상기 제 2 관통 영역(128)을 채우는 매립 패턴(156)이 형성될 수 있다.
도 22 및 28을 참조하여, 제 2 예비 반도체막(183)에 제 2 열처리 공정이 수행되어 제 2 반도체막(184)이 형성될 수 있다. 상기 제 2 반도체막(184)은 도 22에 도시된 바와 같이 상기 제 1 반도체막(182) 보다 작은 결정립 크기를 가질 수 있다. 상기 제 2 열처리 공정은 고상 재결정 일 수 있다. 상기 제 2 반도체막(184) 및 상기 매립 패턴(156)은 제 2 채널 패턴(G2)을 이룰 수 있다. 제 3 채널 패턴(G3)은 상기 제 1 반도체막(182)과 상기 제 2 반도체막(184)이 중첩되는 부분일 수 있다. 상기 제 1 및 제 2 반도체막(182, 184)과 상기 매립 패턴(156)은 수직 채널 구조체(139)를 이룰 수 있다.
상기 절연막들(120U, 120, 120L) 및 상기 희생막들(110U, 110, 110L)을 연속적으로 패터닝하여 제 1 트렌치(140)를 형성할 수 있다. 상기 제 1 트렌치(140)는 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120La, 120a,120Ua)을 정의한다. 상기 제 1 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 제 1 트렌치(140)는 상기 제 2 방향으로 연장될 수 있다. 이로써, 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120La, 120a, 120Ua)도 상기 제 2 방향으로 나란히 연장된 라인 형태들일 수 있다. 상기 제 1 트렌치(140)의 측벽에 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120La, 120a, 120Ua)이 노출된다. 상기 제 1 트렌치(140)의 바닥에 상기 기판(100)이 노출될 수 있다.
도 29를 참조하면, 선택적 식각 공정을 수행하여, 상기 제 1 트렌치(140)에 노출된 희생 패턴들(110La, 110a, 110Ua)을 제거하여, 리세스 영역들(145L, 145, 145U)이 형성될 수 있다. 상기 선택적 식각 공정은 등방성 식각인 것이 바람직하다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각 등으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생 패턴들(110La, 110a, 110Ua)의 식각율은 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 수직 채널 구조체(139)의 식각율들보다 큰 것이 바람직하다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 수직 채널 구조체(139)가 잔존될 수 있다.
도 21 및 30을 참조하여, 상기 리세스 영역들(145L, 145, 145U)이 형성된 후, 상기 기판(100) 상에 정보 저장막(150)이 형성될 수 있다. 상기 정보 저장막(150)을 형성하는 것은 터널 절연막(151), 전하 저장막(152) 및 블로킹막(153)을 차례로 형성하는 것을 포함할 수 있다. 상기 정보 저장막(150)을 형성 한 후, 상기 기판(100) 상에 게이트 도전막(158)이 형성될 수 있다. 상기 게이트 도전막(158)은 상기 리세스 영역들(145L, 145, 145U)을 채울 수 있다. 상기 게이트 도전막(158)은 상기 제 1 트렌치(140)의 적어도 일부를 채울 수 있다. 상기 게이트 도전막(158)은 상기 정보 저장막(150)에 의해 상기 수직 채널 구조체(139) 및 상기 기판(100)으로부터 전기적으로 분리될 수 있다.
도 31을 참조하여, 상기 리세스 영역들(145L, 145, 145U)의 외부에 위치한 상기 게이트 도전막(158)을 제거하여, 상기 리세스 영역들(145L, 145, 145U) 내에 게이트 전극들(157L, 157n, 157, 157U)이 형성된다. 상기 리세스 영역들(145L, 145, 145U) 외부의 게이트 도전막(158)은 제 2 트렌치(141)를 형성하여 제거될 수 있다. 상기 제 2 트렌치(141)의 형성은 습식 식각 및/또는 건식 식각 공정에 의해 수행될 수 있다. 상기 게이트 도전막들(157L, 157n, 157, 157U)은 서로 분리된 구조일 수 있다. 상기 게이트 전극들 중 최하부의 패턴은 하부 선택 게이트 패턴(157L)이고, 최상부의 패턴은 상부 선택 게이트 패턴(157U)일 수 있다. 상기 하부 선택 게이트 패턴(157L)과 상기 상부 선택 게이트 패턴(157U) 사이에 셀 게이트 패턴들(157n, 157)이 제공될 수 있다. 상기 셀 게이트 패턴은 최하층의 셀 게이트 패턴(157n) 및 그 위의 셀 게이트 패턴(157)을 포함할 수 있다.
상기 제 2 트렌치(141)의 바닥면 아래의 상기 기판(100) 내에 공통 소오스 영역(170)이 형성될 수 있다. 상기 수직 채널 구조체(139)의 윗부분에 드레인 영역(D)이 형성될 수 있다. 상기 드레인 영역(D)은 상기 제 2 타입의 도펀트로 도핑될 수 있다. 상기 제 2 트렌치(141)를 채우는 소자 분리 패턴(175)이 형성될 수 있다.
도 21을 다시 참조하여, 상기 드레인 영역(D)과 전기적으로 접속되는 비트 라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 상기 제 1 방향으로 연장될 수 있다. 상기 비트라인(BL)은 상기 최상층 절연 패턴(120Ua) 및 소자 분리 패턴(175) 상에 형성될 수 있다.
도 32 및 도 33을 참조하여, 본 발명의 제 4 실시예에 따른 반도체 소자가 설명된다. 도 32은 본 발명의 제 4 실시예에 따른 반도체 소자의 사시도이고, 도 33은 도 32의 E 부분의 확대도이다.
본 실시예의 일부 구조 및 형성 방법은 앞서 제 3 실시예의 그것과 유사하다. 따라서 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 32 및 33을 참조하면, 기판(100) 상에 반복적으로 번갈아 적층된 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 제공될 수 있다. 상기 제 1 물질막들은 게이트 패턴들(157U, 157n, 157, 157L)이고, 상기 제 2 물질막들은 절연 패턴들(120Ua, 120a, 120La)일 수 있다. 상기 게이트 패턴들은 하부 선택 게이트 패턴(157L), 셀 게이트 패턴들(157n, 157) 및 상부 선택 게이트 패턴(157U)을 포함할 수 있다. 상기 셀 게이트 패턴은 최하층의 셀 게이트 패턴(157n) 및 그 위의 셀 게이트 패턴(157)을 포함할 수 있다. 상기 절연 패턴들은 최상층 절연 패턴(120Ua), 최하층 절연 패턴(120La) 및 상기 최상층 및 최하층 절연 패턴들(120Ua, 120La) 사이의 절연 패턴(120a)을 포함할 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴(157L) 사이에 버퍼 절연막(105)이 제공될 수 있다.
상기 기판(100)으로부터 수직으로 연장하는 수직 채널 구조체(139)가 제공된다. 상기 수직 채널 구조체(139)는 상기 하부 선택 게이트 패턴(157L) 및 상기 최하층 절연막(120La)을 관통하는 제 1 관통 영역(127) 내의 제 1 채널 패턴(G1)을 포함할 수 있다. 상기 수직 채널 구조체(139)는 상기 상부 선택 게이트 패턴 및 셀 게이트 패턴들(157U, 157, 157n)과 최상층 절연 패턴 및 절연 패턴(120Ua, 120a)을 관통하는 제 2 관통 영역(128) 내의 제 2 채널 패턴(G2)을 포함할 수 있다. 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(127)을 채우는 제 1 반도체막(182)을 포함할 수 있다. 상기 제 2 채널 패턴(G2)은 상기 제 2 관통 영역(128)을 채우는 제 2 반도체막(184)을 포함할 수 있다.
상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2) 사이에 제 3 채널 패턴(G3)이 제공될 수 있다. 상기 제 3 채널 패턴(G3)은 상기 제 1 반도체막(182)과 상기 제 2 반도체막(184)이 중첩되는 구조일 수 있다. 상기 제 3 채널 패턴(G3)은 상기 최하층 절연 패턴(120La)에 인접하여 형성될 수 있다. 상기 제 2 반도체막(184)의 하면은 상기 하부 선택 게이트 패턴(157L)과 상기 최하층의 셀 게이트 패턴(157n) 사이에 위치할 수 있다. 상기 게이트 패턴들(157U, 157n, 157, 157L)과 상기 수직 채널 구조체(139) 사이에 정보 저장막(150)이 제공될 수 있다.
도 34 내지 도 42를 참조하여, 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 34를 참조하여, 기판(100)이 준비된다. 상기 기판(100) 상에 하부 선택 게이트 희생막(110L) 및 최하층 절연막(120L)이 차례로 적층될 수 있다. 상기 하부 선택 게이트 희생막(110L)과 상기 기판(100) 사이에 버퍼 절연막(105)이 제공될 수 있다.
도 35를 참조하여, 상기 하부 선택 게이트 희생막(110L) 및 최하층 절연막(120L)에 제 1 관통 영역(127)이 형성될 수 있다. 상기 제 1 관통 영역(127)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다. 상기 제 1 관통 영역(127)을 채우는 제 1 예비 반도체막(181)이 형성될 수 있다. 상기 제 1 관통 영역(127) 사이에 상기 하부 선택 게이트 희생막(110L) 및 상기 최하층 절연막(120L)을 관통하는 제 3 트렌치(143)가 형성될 수 있다. 상기 제 3 트렌치(143)는 제 2 방향으로 연장하는 형태일 수 있다. 상기 제 3 트렌치(143)는 상기 제 1 관통 영역(127)과 함께 형성될 수 있다. 상기 제 3 트렌치(143)의 하부 및 측벽 상에 트렌치 희생막(173)이 형성될 수 있다. 상기 트렌치 희생막(173)은 상기 하부 선택 게이트 희생막(110L)과 동일한 물질로 형성될 수 있다. 상기 트렌치 희생막(173) 상에 상기 제 3 트렌치(143)을 채우는 트렌치 절연막(171)이 형성될 수 있다. 상기 트렌치 절연막(171)은 상기 최하층 절연막(120L)과 동일한 물질로 형성될 수 있다.
도 36을 참조하여, 상기 제 1 예비 반도체막(181)에 제 1 열처리 공정이 수행되어 제 1 반도체막(182)이 형성될 수 있다. 상기 제 1 열처리 공정은 레이저 열처리일 수 있다.
도 37을 참조하여, 상기 최하층 절연막(120L) 상에 희생막들(110, 110U) 및 절연막들(120, 120U)이 번갈아 그리고 반복적으로 적층될 수 있다. 상기 희생막들은 상부 선택 게이트 희생막(110U) 및 상기 하부 선택 게이트 희생막(110L)과 상기 상부 선택 게이트 희생막(110U) 사이의 희생막들(110)을 포함할 수 있다. 상기 절연막들은 최상층 절연막(120U) 및 상기 최상층 절연막(120U)과 상기 최하층 절연막(120L) 사이의 절연막(120)을 포함할 수 있다.
상기 희생막들(110U, 110) 및 상기 절연막들(120U, 120)이 연속적으로 패터닝되어 상기 제 1 반도체막(182)의 상부를 노출시키는 제 2 관통 영역(128)이 형성될 수 있다. 상기 패터닝 시, 상기 제 1 반도체막(182)의 상부가 식각될 수 있다. 상기 제 2 관통 영역(128)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다. 상기 제 2 관통 영역(128)의 하면은 상기 하부 선택 게이트 희생막(110L)의 상면 보다 높을 수 있다. 상기 제 2 관통 영역(128)의 하면은 상기 희생막들(110)의 하면 보다 낮을 수 있다.
도 38을 참조하여, 상기 제 2 관통 영역(128)을 채우는 제 2 예비 반도체막(183)이 형성될 수 있다. 상기 제 2 예비 반도체막(183)은 상기 제 1 예비 반도체막(181)과 동일한 방법으로 형성될 수 있다.
도 39를 참조하여, 제 2 예비 반도체막(183)에 제 2 열처리 공정이 수행되어 제 2 반도체막(184)이 형성될 수 있다. 상기 제 2 열처리 공정은 레이저 열처리 또는 고상 결정화일 수 있다. 상기 제 1 및 제 2 반도체막(182, 184)은 수직 채널 구조체(139)를 이룰 수 있다.
상기 절연막들(120U, 120) 및 상기 희생막들(110U, 110)을 연속적으로 패터닝하여 제 1 트렌치(140)를 형성할 수 있다. 상기 제 1 트렌치(140)의 형성 공정은 상기 트렌치 절연막(171)의 제거 공정을 포함할 수 있다. 상기 트렌치 절연막(171)의 제거 공정은 습식 식각일 수 있다. 상기 제 1 트렌치(140)의 형성은 상기 제 2 관통 영역(128)의 형성과 함께 수행될 수 있다. 상기 제 1 트렌치(140)는 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120La, 120a,120Ua)을 정의한다. 상기 제 1 트렌치(140)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 제 1 트렌치(140)는 하부에 상기 트렌치 희생막(173)을 노출할 수 있다.
도 40을 참조하여, 선택적 식각 공정을 수행하여, 상기 제 1 트렌치(140)에 노출된 희생 패턴들(110La, 110a, 110Ua) 및 상기 트렌치 희생막(173)을 제거하여, 리세스 영역들(145L, 145, 145U)이 형성될 수 있다. 상기 선택적 식각 공정은 등방성 식각인 것이 바람직하다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각 등으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생 패턴들(110La, 110a, 110Ua) 및 상기 트렌치 희생막(173)의 식각율은 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 수직 채널 구조체(139)의 식각율들보다 큰 것이 바람직하다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연 패턴들(120La, 120a, 120Ua), 상기 버퍼 절연막(105) 및 상기 수직 채널 구조체(139)가 잔존될 수 있다.
도 33 및 41을 참조하여, 상기 리세스 영역들(145L, 145, 145U)이 형성된 후, 상기 기판(100) 상에 정보 저장막(150)이 형성될 수 있다. 상기 정보 저장막(150)을 형성하는 것은 터널 절연막(151), 전하 저장막(152) 및 블로킹막(153)을 차례로 형성하는 것을 포함할 수 있다. 상기 정보 저장막(150)을 형성 한 후, 상기 기판(100) 상에 게이트 도전막(158)이 형성될 수 있다. 상기 게이트 도전막(158)은 상기 정보 저장막(150)에 의해 상기 수직 채널 구조체(139) 및 상기 기판(100)으로부터 전기적으로 분리될 수 있다.
도 42를 참조하여, 상기 리세스 영역들(145L, 145, 145U)의 외부에 위치한 상기 게이트 도전막(158)을 제거하여, 상기 리세스 영역들(145L, 145, 145U) 내에 게이트 전극들(157L, 157n, 157, 157U)이 형성된다. 상기 리세스 영역들(145L, 145, 145U) 외부의 게이트 도전막(158)은 제 2 트렌치(141)를 형성하여 제거될 수 있다. 상기 제 2 트렌치(141)의 바닥면 아래의 상기 기판(100) 내에 공통 소오스 영역(170)이 형성될 수 있다. 상기 수직 채널 구조체(139)의 윗부분에 드레인 영역(D)이 형성될 수 있다. 상기 제 2 트렌치(141) 내에 소자 분리 패턴(175)이 형성될 수 있다.
도 32를 다시 참조하여, 상기 드레인 영역(D)과 전기적으로 접속되는 비트 라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 상기 제 1 방향으로 연장될 수 있다. 상기 비트라인(BL)은 상기 최상층 절연 패턴(120Ua) 및 소자 분리 패턴(175) 상에 형성될 수 있다.
도 43 및 도 44를 참조하여, 본 발명의 제 5 실시예에 따른 반도체 소자가 설명된다. 도 43은 본 발명의 제 5 실시예에 따른 반도체 소자의 사시도이고, 도 44는 도 43의 F부분의 확대도이다.
본 실시예의 일부 구조 및 형성 방법은 앞서 제 2 실시예의 그것과 유사하다. 따라서 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 43 및 44를 참조하면, 기판(200)이 제공된다. 상기 기판(200) 상에 반복적으로 번갈아 적층된 제 1 물질막들 및 상기 제 1 물질막들과 다른 물질을 포함하는 제 2 물질막들이 제공될 수 있다. 상기 제 1 물질막들은 게이트막들(210U, 210n, 210, 210L)이고, 상기 제 2 물질막들은 절연막들(220U, 220, 220L)일 수 있다. 상기 게이트 패턴들은 하부 선택 게이트막(210L), 셀 게이트막들(210n, 210) 상부 선택 게이트막(210U)을 포함할 수 있다. 상기 셀 게이트막들은 최하층의 셀 게이트막(210n) 및 그 위의 셀 게이트막(210)을 포함할 수 있다. 상기 최상층의 셀 게이트막(210n)은 더미 게이트막일 수 있다. 상기 기판(200)과 상기 하부 선택 게이트막(210L) 사이에 버퍼 절연막(205)이 제공될 수 있다.
상기 기판(200)으로부터 수직으로 연장하는 수직 채널 구조체(239)가 제공된다. 상기 수직 채널 구조체(239)는 상기 하부 선택 게이트막(210L) 및 상기 최하층 절연막(220L)을 관통하는 제 1 관통 영역(227) 내의 제 1 채널 패턴(G1)을 포함할 수 있다. 상기 제 1 채널 패턴(G1)은 상기 제 1 관통 영역(227)을 채우는 제 1 반도체막(282)을 포함할 수 있다. 상기 제 1 관통 영역(227)의 내측벽과 상기 제 1 반도체막(282) 사이에 하부 터널 절연막(254)이 제공될 수 있다. 상기 하부 터널 절연막(254)은 산화막일 수 있다.
상기 수직 채널 구조체(239)는 상기 상부 선택 게이트막 및 셀 게이트막들(210U, 210, 210n)과 최상층 절연막 및 절연막(220U, 220)을 관통하는 제 2 관통 영역(228) 내의 제 2 채널 패턴(G2)을 포함할 수 있다. 상기 제 2 채널 패턴(G2)은 상기 제 2 관통 영역(228)을 채우는 제 2 반도체막(284)을 포함할 수 있다. 상기 제 2 관통 영역(228)의 내측벽과 상기 제 2 반도체막(284) 사이에 정보 저장막(250)이 제공될 수 있다. 상기 정보 저장막(250)은 차례로 적층된 블로킹막(253), 전하 저장막(252) 및 터널 절연막(251)을 포함할 수 있다.
상기 제 1 채널 패턴(G1)과 상기 제 2 채널 패턴(G2) 사이에 제 3 채널 패턴(G3)이 제공될 수 있다. 상기 제 3 채널 패턴(G3)은 상기 제 1 반도체막(282)과 상기 제 2 반도체막(284)이 중첩되는 영역일 수 있다. 상기 제 3 채널 패턴(G3)은 상기 최하층 절연막(220L)에 인접하여 형성될 수 있다. 상기 제 2 반도체막(284)의 하면은 상기 하부 선택 게이트막(210L)과 상기 최하층의 셀 게이트막(210n) 사이에 위치할 수 있다. 편의상 상기 정보 저장막(250)과 상기 하부 터널 절연막(254)이 정렬되어있는 것으로 도시되었으나, 이와는 달리 상기 정보 저장막(250)과 상기 하부 터널 절연막(254) 사이에 상기 제 1 반도체막(282)이 제공될 수 있다.
도 45 내지 도 49를 참조하여, 본 발명의 제 5 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 45를 참조하여, 기판(200) 상에 하부 선택 게이트막(210L) 및 최하층 절연막(220L)이 차례로 적층될 수 있다. 상기 하부 선택 게이트막(210L)과 상기 기판(200) 사이에 버퍼 절연막(205)이 제공될 수 있다.
도 46을 참조하여, 상기 하부 선택 게이트막(210L)과 상기 최하층 절연막(220L)이 연속적으로 패터닝되어 제 1 관통 영역(227)이 형성될 수 있다. 상기 제 1 관통 영역(227)의 측벽 상에 하부 터널 절연막(254)이 형성될 수 있다. 상기 하부 터널 절연막(254)의 형성은 상기 제 1 관통 영역(227)에 절연막(미도시)을 형성한 후, 상기 절연막의 측벽 상에 제 1 스페이서(281)를 형성하고, 이를 식각 마스크로 상기 절연막을 식각하여 형성될 수 있다. 상기 제 1 스페이서(281)는 비정질 또는 다결정 실리콘으로 형성될 수 있다.
도 47을 참조하여, 상기 제 1 관통 영역(227)을 채우는 제 1 반도체막(282)이 형성될 수 있다. 상기 제 1 반도체막(282)의 형성은 상기 제 1 관통 영역(227)을 채우는 제 1 예비 반도체막(미도시)를 형성한 후, 상기 제 1 예비 반도체막과 상기 제 1 스페이서(281)에 제 1 열처리 공정을 수행하여 형성될 수 있다. 상기 제 1 열처리 공정은 레이저 열처리일 수 있다.
도 48을 참조하여, 상기 최하층 절연막(220L) 상에 반복적으로 번갈아 게이트막들(210n, 210, 210U) 및 절연막들(220, 220U)이 형성될 수 있다. 상기 게이트막들(210n, 210, 210U) 및 상기 절연막들(220, 220U)을 패터닝하여 상기 제 1 반도체막(282)의 상부를 노출하는 제 2 관통 영역(228)을 형성할 수 있다. 상기 제 2 관통 영역(228)의 형성시, 상기 제 1 반도체막(282)의 상부가 함께 식각될 수 있다. 상기 제 2 관통 영역(228)의 측벽 상에 정보 저장막(250)이 형성될 수 있다. 상기 정보 저장막(250)은 상기 제 2 관통 영역(228)에 예비 정보 저장막을 형성한 후, 제 2 스페이서(283)를 식각 마스크로 식각하여 형성될 수 있다. 상기 제 2 스페이서(283)는 비정질 또는 다결정 실리콘으로 형성될 수 있다.
도 49를 참조하여, 상기 제 2 관통 영역(228)을 채우는 제 2 반도체막(284)이 형성될 수 있다. 상기 제 2 반도체막(284)은 상기 제 2 관통 영역(228)을 채우는 제 2 예비 반도체막(미도시)을 형성한 후, 상기 제 2 예비 반도체막과 상기 제 2 스페이서(283)에 제 2 열처리 공정을 수행하여 형성될 수 있다. 상기 제 1 반도체막(282)과 상기 제 2 반도체막(284)는 수직 채널 구조체(239)를 이룰 수 있다. 상기 수직 채널 구조체(239)의 윗부분에 드레인 영역(D)이 형성될 수 있다.
도 50은 본 발명의 실시예들의 형성방법에 따라 형성된 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 50을 참조하면, 메모리 시스템(600)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(600)은 컨트롤러(610), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(620), 메모리(630), 인터페이스(640), 및 버스(650)를 포함한다. 메모리(630)와 인터페이스(640)는 버스(650)를 통해 상호 소통된다.
컨트롤러(610)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(630)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(620)는 메모리 시스템(600) 외부로부터 데이터 또는 신호를 입력받거나 또는 메모리 시스템(600) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(620)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(630)는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함한다. 메모리(630)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(640)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 51는 본 발명의 실시예들의 형성 방법에 따라 형성된 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 51를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(700)는 본 발명에 따른 플래시 메모리 장치(710)를 장착한다. 본 발명에 따른 메모리 카드(700)는 호스트(Host)와 플래시 메모리 장치(710) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(720)를 포함한다.
SRAM(721)은 프로세싱 유닛(722)의 동작 메모리로써 사용된다. 호스트 인터페이스(723)는 메모리 카드(700)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(724)은 멀티 비트 플래시 메모리 장치(710)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(725)는 본 발명의 플래시 메모리 장치(710)와 인터페이싱 한다. 프로세싱 유닛(722)은 메모리 컨트롤러(720)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(700)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 52는 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 52를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(810)이 장착된다. 본 발명에 따른 정보 처리 시스템(800)은 플래시 메모리 시스템(810)과 각각 시스템 버스(860)에 전기적으로 연결된 모뎀(820), 중앙처리장치(830), 램(840), 유저 인터페이스(850)를 포함한다. 플래시 메모리 시스템(810)은 플래시 메모리(811)와 상기 플래시 메모리(811)를 제어하는 메모리 컨트롤러(812)를 포함한다. 상기 플래시 메모리 시스템(810)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(810)에는 중앙처리장치(830)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(810)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(800)은 대용량의 데이터를 플래시 메모리 시스템(810)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(810)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(800)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(800)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
100, 200: 기판 105, 205: 버퍼 절연막
110: 희생막 120, 220: 절연막
139, 239: 수직 채널 구조체 157: 게이트 패턴
156, 256: 매립 패턴 175: 소자 분리 패턴
110: 희생막 120, 220: 절연막
139, 239: 수직 채널 구조체 157: 게이트 패턴
156, 256: 매립 패턴 175: 소자 분리 패턴
Claims (10)
- 기판 상에 반복적으로 번갈아 적층된 게이트 패턴들 및 절연 패턴들; 및
상기 게이트 패턴들 및 상기 절연 패턴들을 관통하는 관통 영역을 통하여 상기 기판으로부터 위로 연장되는 수직 채널 구조체를 포함하고;
상기 수직 채널 구조체는:
상기 관통 영역의 일부의 측벽 상에 제공되는 제 1 반도체 영역 및 상기 제 1 반도체 영역 내의 공간을 채우는 매립 패턴을 포함하는 제 1 채널 패턴; 및
상기 관통 영역의 잔부를 완전히 채우는 제 2 반도체 영역을 포함하는 제 2 채널 패턴을 포함하는 반도체 소자. - 제 1 항에 있어서, 상기 제 2 반도체 영역의 결정립 크기는 상기 제 1 반도체 영역의 결정립 크기보다 큰 반도체 소자.
- 제 2 항에 있어서, 상기 제 2 채널 패턴은 상기 제 1 채널 패턴 상에 제공되고,
상기 게이트 패턴들은 최상층의 셀 게이트 패턴 및 상기 최상층의 셀 게이트 패턴 상의 상부 선택 게이트 패턴을 포함하고,
상기 제 1 채널 패턴과 상기 제 2 채널 패턴의 경계는 상기 최상층의 셀 게이트 패턴과 상기 상부 선택 게이트 패턴 사이에 제공되는 반도체 소자. - 제 3 항에 있어서, 상기 제 1 채널 패턴과 상기 제 2 채널 패턴 사이에 제공되고, 상기 제 1 반도체 영역의 결정립 크기보다 크고 상기 제 2 반도체 영역의 결정립 크기보다 작은 결정립 크기를 갖는 제 3 반도체 영역을 포함하는 제 3 채널 패턴를 포함하는 반도체 소자.
- 제 2 항에 있어서, 상기 제 1 채널 패턴은 상기 제 2 채널 패턴 상에 제공되고,
상기 게이트 패턴들은 하부 선택 게이트 패턴 및 상기 하부 선택 게이트 패턴 상의 최하층의 셀 게이트 패턴을 포함하고,
상기 제 1 채널 패턴과 상기 제 2 채널 패턴의 경계는 상기 하부 선택 게이트 패턴과 상기 최하층의 셀 게이트 패턴 사이에 제공되는 반도체 소자. - 기판 상에 반복적으로 번갈아 제 1 및 제 2 물질막들을 적층하는 것;
상기 제 1 및 제 2물질막들을 패터닝하여 상기 기판을 노출하는 제 1 관통 영역을 형성하는 것;
상기 제 1 관통영역의 측벽 및 하부를 따라 제 1 반도체막을 형성하는 것;
상기 제 1 반도체막 상에 상기 제 1 관통영역을 채우는 매립막을 형성하는 것;
상기 매립막의 일부를 제거하여 제 2 관통영역을 형성하는 것; 및
상기 제 2 관통 영역 내에 제 2 반도체막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 6 항에 있어서, 상기 제 2 반도체막을 형성한 후, 상기 제 2 반도체막 및 상기 제 2 관통 영역의 측벽을 이루는 상기 제 1 반도체막에 제 2 열처리를 수행하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 제 2 열처리는 레이저 열처리인 반도체 소자의 제조 방법.
- 기판 상에 제 1 및 제 2 물질막을 차례로 적층하는 것;
상기 제 1 및 제 2 물질막을 관통하여 상기 기판으로부터 수직으로 연장되는 예비 제 1 반도체막을 형성하는 것;
상기 예비 제 1 반도체막에 레이저 열처리 공정을 수행하여 제 1 반도체막을 형성하는 것;
상기 제 2 물질막 상에 제 3 물질막 및 제 4 물질막을 교대로 반복하여 적층하는 것; 및
상기 제 3 및 제 4 물질막들을 관통하여 상기 제 1 반도체막과 연결되는 제 2 반도체막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 9 항에 있어서, 상기 제 3 및 제 4 물질막을 형성하기 전, 상기 제 1 및 제 2 물질막을 패터닝하여 상기 기판을 노출하는 제 1 트렌치를 형성하는 것;
상기 제 1 트렌치의 하부 및 측벽을 따라 트렌치 희생막을 형성하는 것; 및
상기 트렌치 희생막 상에 상기 제 1 트렌치를 채우는 트렌치 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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