KR20110129256A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20110129256A
KR20110129256A KR1020100048795A KR20100048795A KR20110129256A KR 20110129256 A KR20110129256 A KR 20110129256A KR 1020100048795 A KR1020100048795 A KR 1020100048795A KR 20100048795 A KR20100048795 A KR 20100048795A KR 20110129256 A KR20110129256 A KR 20110129256A
Authority
KR
South Korea
Prior art keywords
substrate
stacked
structures
pickup
region
Prior art date
Application number
KR1020100048795A
Other languages
English (en)
Other versions
KR101660483B1 (ko
Inventor
황성민
김한수
조원석
장재훈
심재주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100048795A priority Critical patent/KR101660483B1/ko
Priority to US13/109,230 priority patent/US9111799B2/en
Publication of KR20110129256A publication Critical patent/KR20110129256A/ko
Application granted granted Critical
Publication of KR101660483B1 publication Critical patent/KR101660483B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 제1 도전형의 도펀트로 도핑된 기판 상에 서로 이격되어 적층된 게이트 전극들을 포함하는 복수의 적층 구조체들 ,및 한 쌍의 적층 구조체 사이의 기판 내에서 제1 방향으로 연장하고, 제1 도전형의 도펀트로 도핑된 픽업 영역(pick-up region)을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 및/또는 반도체 제조 공정의 어려움등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 제1 도전형의 도펀트로 도핑된 기판, 상기 기판 상에 제1 방향으로 나란히 연장된 복수의 적층 구조체들, 상기 각 적층 구조체들은 상기 기판 상에 서로 이격되어 적층된 게이트 전극들을 포함하고, 상기 복수의 적층 구조체들은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 제1 간격(first interval)으로 이격된 한 쌍의 적층 구조체들을 포함하고, 및 상기 한 쌍의 적층 구조체 사이의 상기 기판 내에서 상기 제1 방향으로 연장하고, 상기 제1 도전형의 도펀트로 도핑된 픽업 영역(pick-up region)을 포함한다.
상기 픽업 영역의 도펀트의 농도는 상기 기판의 도펀트의 농도보다 높을 수 있다.
상기 반도체 소자는 상기 픽업 영역과 연결되고, 상기 한 쌍의 적층 구조체들 사이에서 상기 제1 방향으로 연장하는 픽업 콘택 패턴을 더 포함할 수 있다.
상기 픽업 콘택 패턴은 상기 기판의 상부면과 수직한(vertical)한 평판 형태일 수 있다.
상기 한 쌍의 적층 구조체들은 제1 및 제2 적층 구조체들을 포함하고, 상기 복수의 적층 구조체들은 상기 제2 적층 구조체에 인접하고, 상기 제2 적층 구조체로부터 상기 제2 방향으로 상기 제1 간격보다 좁은 제2 간격(second interval)으로 이격된 제3 적층 구조체를 더 포함하고, 상기 반도체 소자는 상기 제2 및 제3 적층 구조체들 사이의 상기 기판 내에서 상기 제1 방향으로 연장하는 제2 도전형의 공통 소오스 영역을 더 포함할 수 있다.
상기 반도체 소자는 상기 공통 소오스 영역과 연결되고, 상기 제2 및 제3 적층 구조체들 사이에서 상기 제1 방향으로 연장하는 소오스 콘택 패턴을 더 포함할 수 있다.
상기 소오스 콘택 패턴은 상기 기판의 상부면과 수직한(vertical) 평판 형태일 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은 제1 도전형의 도펀트로 도핑된 기판 상에 제1 방향으로 나란히 연장된 복수의 적층 구조체들을 형성하되, 상기 각 적층 구조체들은 상기 기판 상에 서로 이격되어 적층된 게이트 전극들을 포함하고, 상기 복수의 적층 구조체들은 상기 제1 방향에 수직한 제2 방향으로 제1 간격(first interval)으로 이격된 한 쌍의 적층 구조체들을 포함하는 것, 및 상기 한 쌍의 적층 구조체들 사이의 상기 기판 내에서 상기 제1 방향으로 연장하고, 상기 제1 도전형의 도펀트로 도핑된 픽업 영역을 형성하는 것을 포함한다.
상기 픽업 영역을 형성하는 것은, 상기 복수의 적층 구조체들을 마스크로 사용하여, 상기 적층 구조체들 사이의 상기 기판 내에 제2 도전형의 도펀트를 제공하여 제2 도전형의 도핑된 영역들을 형성하는 것, 및 상기 한 쌍의 적층 구조체들 사이의 상기 기판 내에 형성된 상기 제2 도전형의 도핑된 영역을 상기 제1 도전형의 도펀트로 카운터 도핑하여 상기 픽업 영역을 형성하는 것을 포함할 수 있다.
상기 한 쌍의 적층 구조체들은 제1 및 제2 적층 구조체들을 포함하고, 상기 복수의 적층 구조체들은 상기 제2 적층 구조체 옆에 위치하고, 상기 제2 적층 구조체로부터 상기 제1 간격보다 좁은 제2 간격으로 이격된 제3 적층 구조체를 포함하되, 상기 반도체 소자의 제조 방법은, 상기 카운터 도핑하기 전에, 상기 기판 상에 물질막을 형성하되, 상기 물질막은 상기 제2 및 제3 적층 구조체들 사이를 채우고, 상기 제1 및 제2 적층 구조체들 사이에 상기 물질막으로 둘러싸인 빈 공간이 정의되는 것, 및 상기 물질막을 전면 이방성 식각하는 것을 더 포함하되, 상기 카운터 도핑은 상기 전면 이방성 식각된 물질막 및 상기 복수의 적층 구조체들을 마스크로 사용하여 수행될 수 있다.
본 발명의 실시 예에 따르면, 제1 도전형의 기판 상에 서로 이격되어 적층된 게이트 전극들을 포함하는 적층 구조체들이 배치되고, 한 쌍의 적층 구조체들 사이의 상기 기판 내에 제1 도전형의 픽업 영역이 제공된다. 이로 인해, 상기 기판과 전기적으로 연결된 픽업 영역을 통해 상기 기판에 안정적으로 전압을 공급할 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 구현될 수 있다.
도 1a 및 도 1b 는 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 사시도들이다.
도 2 는 본 발명의 제1 실시 예에 따른 반도체 소자에 포함된 정보 저장막을 설명하기 위한 도 1a 의 A의 확대도이다.
도 3a 내지 도 3j 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4 는 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 5a 내지 도 5b 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 6은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 전자 시스템을 설명하기 위한 블록이다.
도 7 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 제1 실시 예에 따른 반도체 소자가 설명된다. 도 1a 및 도 1b 는 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 사시도들이다. 도 1b 는 설명의 편의를 위해 후술되는 절연 패턴들(120a, 120Ua)이 생략된 도면이다. 도 2 는 본 발명의 제1 실시 예에 따른 반도체 소자에 포함된 정보 저장막(150)을 설명하기 위한 것으로 도 1a 의 A를 확대한 도면이다.
도 1a 및 도 1b 를 참조하면, 기판(100) 상에 게이트 전극들(158L, 157. 157U) 및 절연 패턴들(120a, 120Ua)이 교대로 그리고 반복적으로 적층될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판일 수 있다. 상기 기판(100)은 제1 도전형의 도핑될 수 있다.
교대로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)은 하나의 적층 구조체를 구성할 수 있다. 복수의 적층 구조체들이 상기 기판(100) 상에 배치될 수 있다. 상기 복수의 적층 구조체들은 제1 방향으로 나란히 배열될 수 있다. 상기 제1 방향은 상기 기판(100)의 상부면과 평행할 수 있다. 상기 게이트 전극들(157 L,157,157U) 및 절연 패턴들(120a,120Ua)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 복수의 적층 구조체들은 제2 방향으로 서로 이격될 수 있다. 상기 제2 방향은 상기 기판(100)의 상부면과 평행하고, 상기 제1 방향과 수직한(perpendicular) 방향일 수 있다.
상기 절연 패턴들(120a, 120Ua)는 산화물을 포함할 수 있다. 예를 들어, 상기 절연 패턴들(120a, 120Ua)는 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극들(157L, 157, 157U)은 도전물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극들(157L, 157, 157U)은 금속(예를 들어, 텅스텐, 알루미늄, 티타늄, 탄탈륨 등), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화 탄탈륨 등), 및 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘 게르마늄 등) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 복수의 적층 구조체들은 상기 기판(100) 상에 상기 제2 방향으로 서로 이격된 제1, 2 및 3 적층 구조체들을 포함할 수 있다. 상기 제1 및 제2 적층 구조체들은 제1 간격(i1, first interval)으로 서로 이격될 수 있다. 상기 제3 적층 구조체는 상기 제2 적층 구조체에 인접할 수 있다. 상기 제3 적층 구조체는 상기 제2 적층 구조체와 제2 간격(i2, second interval)으로 이격될 수 있다. 상기 제2 간격(i2)은 상기 제1 간격(i1)보다 좁을 수 있다.
상기 제1 간격(i1)으로 서로 이격된 상기 제1 및 제2 적층 구조체들 사이의 상기 기판(100) 내에 픽업 영역(pick-up region, 176)이 배치될 수 있다. 상기 픽업 영역(176)은 상기 기판(100) 내에서 상기 제1 방향으로 연장될 수 있다. 상기 픽업 영역(176)은 상기 기판(100)이 제1 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 픽업 영역(176) 내의 상기 제1 도전형의 도펀트의 농도는 상기 기판(100)내의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다. 상기 픽업 영역(176)은 상기 기판(100)과 동일한 제1 도전형이고, 상기 픽업 영역(176) 및 상기 기판(100)은 서로 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따르면, 상기 픽업 영역(176)을 통해 상기 기판(100) 내에 안정적으로 전압이 공급될 수 있다. 상기 픽업 영역(176)은 상기 기판(100) 내에 제2 도전형의 도펀트로 도핑된 일 영역이 상기 제1 도전형의 도펀트로 카운터(counter) 도핑되어 형성될 수 있다.
상기 제1 및 제2 적층 구조체들 사이의 상기 기판(100) 내에 잔존 도핑 영역들(160a)이 배치될 수 있다. 상기 잔존 도핑 영역들(160a)은 상기 기판(100) 내에서 상기 제1 방향으로 연장하고, 상기 픽업 영역(176)의 양측에 배치될 수 있다. 상기 잔존 도핑 영역들(160a)은 상기 제1 도전형의 기판(100)이 상기 제2 도전형의 도펀트로 카운터 도핑된 영역일 수 있다. 상술된 바와 같이, 상기 픽업 영역(176)이 상기 일 영역을 카운터 도핑하여 형성된 경우, 상기 잔존 도핑 영역들(160a)은 카운터 도핑되지 않고 잔존된 상기 일 영역의 일부분일 수 있다. 도면에 도시된 바와는 달리, 상기 픽업 영역(176) 내의 상기 제1 도전형의 도펀트가 충분히 활성화되는 경우, 상기 잔존 도핑 영역들(160a)은 존재하지 않을 수도 있다.
상기 제2 간격(i2)으로 서로 이격된 상기 제2 및 제3 적층 구조체들 사이의 상기 기판(100) 내에 공통 소오스 영역(162)이 배치될 수 있다. 상기 공통 소오스 영역(162)은 상기 기판(100) 내에서 상기 제1 방향으로 연장할 수 있다. 상기 공통 소오스 영역(162)은 상기 제1 도전형의 상기 기판(100)이 상기 제2 도전형의 도펀트로 카운터 도핑된 영역일 수 있다. 상기 공통 소오스 영역(162)의 상기 제2 방향의 폭은 상기 제2 간격(i2)과 실질적으로 동일할 수 있다. 이와는 달리, 상기 공통 소오스 영역(162)의 상기 제2 방향의 폭은 상기 제2 간격(i2)보다 실질적으로 더 넓을 수 있다.
상기 픽업 영역(176) 및 상기 공통 소오스 영역(162)과 각각 연결되는 픽업 콘택 패턴(172, 180) 및 소오스 콘택 패턴(176)이 배치될 수 있다. 상기 픽업 콘택 패턴(172, 180) 및 상기 소오스 콘택 패턴(176)은 상기 기판(100)의 상부면과 교차하는 평판 형태일 수 있다. 상기 픽업 콘택 패턴(172, 180) 및 상기 소오스 콘택 패턴(176)은 상기 기판(100)의 상부면과 수직한(vertical) 핀(fin) 형태일 수 있다. 상기 픽업 콘택 패턴(172, 180) 및 상기 소오스 콘택 패턴(176)의 상부면들은 상기 최상부의 절연 패턴(120Ua) 상의 캡핑 절연 패턴(138)의 상부면과 공면을 이룰 수 있다.
상기 픽업 콘택 패턴(172, 180)은 상기 제1 간격(i1)으로 서로 이격된 상기 제1 적층 구조체 및 상기 제2 적층 구조체 사이에서 상기 제1 방향으로 연장할 수 있다. 상기 픽업 콘택 패턴(172, 180)은 서로 마주보는 상기 제1 적층 구조체의 일측 및 상기 제2 적층 구조체의 일측의 상기 기판(100) 상에 배치될 수 있다. 상기 픽업 콘택 패턴(172, 180)은 상기 픽업 영역(176)과 접촉하고, 상기 잔존 도핑 영역들(160a)과 접촉하지 않을 수 있다. 이와는 달리, 상기 픽업 콘택 패턴(172, 180)은 상기 픽업 영역(176) 및 상기 잔존 도핑 영역들(160a)과 접촉할 수 있다. 상기 제2 방향으로, 상기 픽업 콘택 패턴(172, 180)의 폭은 상기 픽업 영역(176)의 폭보다 좁을 수 있다. 이와는 달리, 상기 제2 방향으로 상기 픽업 콘택 패턴(172, 180)의 폭은 상기 픽업 영역(176)의 폭과 실질적으로 동일할 수 있다.
상기 픽업 콘택 패턴(172, 180)은 메인 콘택 부분(180) 및 보조 콘택 부분들(172)을 포함할 수 있다. 상기 보조 콘택 부분들(172)은 상기 메인 콘택 부분(180) 양측에 배치될 수 있다. 상기 메인 콘택 부분(180), 및 각 상기 보조 콘택 부분들(172)은 상기 기판(100)의 상부면과 직각으로 교차하는 평판 형태일 수 있다. 상기 메인 콘택 부분(180) 및 보조 콘택 부분들(172)은 서로 다른 공정에서 제공될 수 있다. 상기 메인 콘택 부분(180) 및 상기 보조 콘택 부분들(172) 사이의 불연속 경계면은 존재하지 않을 수 있다. 상기 각 보조 콘택 부분들(172)은 상기 제1 도전형의 도펀트로 도핑된 부분을 포함할 수 있다. 상기 보조 콘택 부분들(172)에 포함된 제1 도전형의 도펀트로 도핑된 부분 내의 상기 제1 도전형의 도펀트는 상기 픽업 영역(176)을 형성하기 위해 상기 제1 도전형의 도펀트를 상기 일 영역 내에 제공하는 과정에서 상기 보조 콘택 부분들(172)에 주입된 것일 수 있다. 상기 보조 콘택 부분들(172)은 상기 소오스 콘택 패턴(176)과 동일한 공정에서 제공될 수 있다. 이로 인해, 상기 보조 콘택 부분들(172) 및 상기 소오스 콘택 패턴(176)은 동일한 물질을 포함할 수 있다.
상기 소오스 콘택 패턴(176)은 상기 제2 간격(i2)으로 서로 이격된 상기 제2 적층 구조체 및 상기 제3 적층 구조체 사이에서 상기 제1 방향으로 연장할 수 있다. 상기 소오스 콘택 패턴(176)은 서로 마주보는 상기 제2 적층 구조체의 타측 및 상기 제3 적층 구조체의 일측의 상기 기판(100) 상에 배치될 수 있다. 상기 소오스 콘택 패턴(176)은 상기 공통 소오스 영역(162)과 접촉할 수 있다. 상기 제2 방향으로, 상기 소오스 콘택 패턴(176)의 폭은 상기 공통 소오스 영역(162) 폭과 동일할 수 있다. 이와는 달리, 상기 제2 방향으로, 상기 소오스 콘택 패턴(176)의 폭은 상기 공통 소오스 영역(162) 폭보다 좁을 수 있다. 상기 소오스 콘택 패턴(176)은 제1 도전형의 도펀트로 도핑된 부분을 포함할 수 있다. 상기 소오스 콘택 패턴(176)에 포함된 상기 제1 도전형의 도펀트로 도핑된 부분 내의 상기 제1 도전형의 도펀트는 상기 픽업 영역(176)을 형성하기 위해, 상기 제1 도전형의 도펀트를 상기 일 영역 내에 제공하는 과정에서 상기 소오스 콘택 패턴(176)에 주입된 것일 수 있다.
상기 픽업 콘택 패턴(172, 180) 및 상기 소오스 콘택 패턴(174)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 픽업 콘택 패턴(172, 180) 및 상기 소오스 콘택 패턴(174)은 금속(예를 들어, 텅스텐, 알루미늄, 티타늄, 탄탈륨 등), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화 탄탈륨 등), 및 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘 게르마늄 등) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 제1 적층 구조체와 상기 픽업 콘택 패턴(172, 180) 사이, 상기 제2 적층 구조체와 상기 픽업 콘택 패턴(172, 180) 사이, 상기 제2 적층 구조체와 상기 소오스 콘택 패턴(174) 사이 및 상기 제3 적층 구조체와 상기 소오스 콘택 패턴(174) 사이에 스페이서들(164)이 배치될 수 있다. 상기 스페이서들(164)에 의해, 상기 픽업 콘택 패턴(172, 180) 및 상기 소오스 콘택 패턴(174)은 상기 적층 구조체들에 포함된 게이트 전극들(157L, 157, 157U)과 이격될 수 있다. 상기 각 스페이서들(164)은 상기 제1, 2 및 3 적층 구조체들의 측벽들 상에 배치될 수 있다.
상기 제1 및 제2 적층 구조체들 사이의 상기 각 스페이서들(164)의 하부면들은 상기 픽업 영역(176) 및/또는 상기 잔존 도핑 영역들(160a)과 접촉할 수 있다. 상기 제2 및 제3 적층 구조체들 사이의 상기 각 스페이서들(164)의 하부면들은 상기 공통 소오스 영역(162)과 접촉할 수 있다. 상기 각 스페이서들(164)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 각 스페이서들(164)은 산화물, 질화물, 및 산질화물 중에서 어느 하나로 형성될 수 있다.
반도체 기둥(130)이 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)을 관통한다. 상기 반도체 기둥(130)은 상기 제1 및 제2 방향들에 수직한 제3 방향으로 연장될 수 있다. 상기 제3 방향은 상기 기판(100)의 상부면에 수직한(vertical) 방향이다. 상기 반도체 기둥(130)은 상기 기판(100) 상에 복수로 제공될 수 있다. 상기 복수의 상기 반도체 기둥들(130)은 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열될 수 있다. 복수의 상기 반도체 기둥들(130)이 상기 각 적층 구조체를 관통할 수 있다. 상기 각 적층 구조체를 관통하는 반도체 기둥들(130)은 상기 제2 방향으로 서로 이격될 수 있다.
상기 각 반도체 기둥들(130)은 반도체 부(132), 충진 절연체(134), 및 드레인 영역(136)을 포함할 수 있다. 상기 반도체 부(132)는 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)을 관통하는 채널 개구부(125)의 측벽을 덮을 수 있다. 상기 충진 절연체(134)는 상기 채널 개구부(125) 내에 상기 반도체 부(132)로 둘러싸인 내부 공간을 채울 수 있다. 상기 드레인 영역(136)은 상기 채널 개구부(125)의 윗 영역을 채울 수 있다. 상기 반도체 부(132) 및 상기 드레인 영역(136)은 단결정 반도체 또는 다결정 반도체 일 수 있다. 상기 드레인 영역(136)은 상기 제2 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 충진 절연체(134)는 실리콘 산화막일 수 있다. 도면에 도시된 바와는 달리, 상기 각 반도체 기둥들(130)의 반도체 부(132)는 상기 채널 개구부(125)를 완전히 채울 수 있고, 이 경우, 상기 충진 절연체(134)는 생략될 수 있다.
상기 각 반도체 기둥(130), 상기 각 반도체 기둥(130)을 둘러싸는 상기 게이트 전극들(157L, 157, 157U), 및 상기 각 반도체 기둥(130)과 상기 게이트 전극들(157L, 157, 157U) 사이에 개재된 정보 저장막(150)은 하나의 수직형 셀 스트링에 포함된다. 상기 수직형 셀 스트링은 서로 직렬로 연결되고 적층된 하부 선택 트랜지스터, 복수의 메모리 셀들 및 상부 선택 트랜지스터를 포함할 수 있다. 상기 게이트 전극들(157L, 157, 157U) 중에서 최하부의 게이트 전극(157L)은 상기 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157U)은 상기 상부 선택 트랜지스터의 게이트에 해당한다. 상기 최하부 및 최상부의 게이트 전극들(157L, 157U) 사이의 게이트 전극들(157)은 상기 메모리 셀들의 게이트들에 각각 해당한다.
상기 정보 저장막(150)은 다층막을 포함할 수 있다. 본 발명의 제1 실시 예에 따른 반도체 소자에 포함된 상기 정보 저장막(150)이 도 2 를 참조하여 설명된다.
도 2 를 참조하면, 상기 정보 저장막(150)은 터널 유전막(150a), 전하 저장막(150b) 및 블로킹막(150c)을 포함할 수 있다. 상기 터널 유전막(150a)은 상기 반도체 기둥(130)의 측벽을 덮을 수 있다. 상기 터널 유전막(150a)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막(150a)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장막(150b)은 상기 터널 유전막(150a)을 덮을 수 있다. 상기 터널 유전막(150a)은 상기 전하 저장막(150b) 및 상기 반도체 기둥(130) 사이에 개재될 수 있다. 상기 전하 저장막(150b)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장막(150b)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano123ots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막(150c)은 상기 전하 저장막(150b)을 덮을 수 있다. 상기 전하 저장막(150b)은 상기 블로킹막(150c) 및 상기 터널 유전막(150a) 사이에 배치될 수 있다. 상기 블로킹막(150c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(AP), 탄탈륨(Ta), 란탄(Pa), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다. 상기 블로킹막(150c)의 유전상수는 상기 터널 절연막(150a)의 유전 상수보다 클 수 있다.
상기 게이트 전극(157) 및 반도체 기둥(130) 사이에 위치한 정보 저장막(150)은 상기 메모리 셀의 데이터 저장 요소에 해당한다. 상기 최하부의 게이트 전극(157L) 및 반도체 기둥(130) 사이의 정보 저장막(150)은 상기 하부 선택 트랜지스터의 제1 게이트 절연막에 포함될 수 있다. 상기 최하부의 게이트 전극(157L) 및 상기 기판(100) 사이에 개재된 버퍼 유전막(102) 및 정보 저장막(150)은 상기 하부 선택 트랜지스터의 제2 게이트 절연막에 포함될 수 있다. 상기 최하부의 게이트 전극(157L)은 상기 공통 소오스 영역(162)과 상기 반도체 기둥(130)의 전기적인 연결을 제어할 수 있다. 상기 최상부의 게이트 전극(157U) 및 반도체 기둥(138) 사이의 정보 저장막(150)은 상기 상부 선택 트랜지스터의 게이트 절연막에 포함될 수 있다.
제1 도전 배선(182)이 상기 픽업 콘택 패턴(172, 180)과 전기적으로 연결된다. 상기 제1 도전 배선(182)은 상기 픽업 콘택 패턴(172, 180) 상에 배치되고, 상기 픽업 콘택 패턴(172, 180)을 따라 상기 제1 방향으로 연장할 수 있다. 제2 도전 배선(184)이 상기 소오스 콘택 패턴(174)과 전기적으로 연결된다. 상기 제2 도전 배선(184)은 상기 소오스 콘택 패턴(174) 상에 배치되고, 상기 소오스 콘택 패턴(174)을 따라, 상기 제1 방향으로 연장될 수 있다. 상기 제1 도전 배선(182) 및 상기 제2 도전 배선(184)은 서로 평행할 수 있다.
비트 라인(190)이 상기 드레인 영역(136)과 전기적으로 접속된다. 상기 최상부의 게이트 전극들(157U)은 상기 비트 라인(BL)과 상기 수직형 셀 스트링 사이의 전기적 연결을 제어할 수 있다. 상기 비트 라인(190)은 상기 제2 방향으로 연장된다. 즉, 상기 비트 라인(190)은 상기 게이트 전극들(157L, 157, 157U)을 가로지른다. 상기 기판(100) 상부에 복수의 상기 비트 라인들(190)이 배치될 수 있다. 상기 비트라인들(190)은 서로 평행할 수 있다. 하나의 상기 비트 라인(190)은 상기 제2 방향으로 배열된 하나의 열을 이루는 복수의 반도체 기둥들(130)에 각각 형성된 복수의 상기 드레인 영역들(136)과 전기적으로 각각 접속될 수 있다. 상기 비트 라인(190)은 상기 적층 구조체들 상에 배치된 캡핑 절연 패턴(138) 및 층간 절연막(186)을 관통하는 비트 라인 콘택 플러그(188)를 경유하여 상기 드레인 영역(136)과 전기적으로 접속될 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 3a 내지 도 3j 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 3a 를 참조하면, 상기 기판(100) 상에 희생막들(110L, 110, 110U) 및 절연막들(120U)이 교대로 그리고 반복적으로 적층될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 등 일 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 희생막들(110L, 110, 110U)은 상기 절연막들(120, 120U)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들어, 상기 절연막들(120, 120U)은 산화물로 형성될 수 있고, 상기 희생막들(110L, 110, 110U)은 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 희생막들(110L, 110, 110U)은 서로 동일한 물질로 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 절연막들(120,120U)도 서로 동일한 물질로 형성되는 것이 바람직하다.
상기 희생막들(110L, 110, 110U)은 서로 동일한 두께로 형성될 수 있다. 이와는 다르게, 상기 희생막들(110L, 110, 110U) 중에서 최하부의 희생막(110L) 및 최상부의 희생막(110U)은 상기 최하부 및 최상부의 희생막들(110L, 110U) 사이에 위치한 희생막들(110)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 최하부 및 최상부의 희생막들(110L, 110U) 사이의 희생막들(110)은 서로 동일한 두께로 형성될 수 있다. 상기 절연막들(120, 120U) 중에서 최상부의 절연막(120U)은 그 아래의 절연막들(120)에 비하여 두껍게 형성될 수 있다. 상기 최상부의 절연막(120U) 아래의 절연막들(120)은 서로 동일한 두께로 형성될 수 있다.
상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)을 형성하기 전에, 상기 기판(100) 상에 버퍼 유전막(102)이 형성될 수 있다. 상기 희생막들(110L, 110, 110U) 및 절연막들(120, 120U)은 상기 버퍼 유전막(102) 상에 형성될 수 있다. 상기 최하부의 희생막(110L)이 상기 버퍼 유전막(102) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 유전막(102)은 상기 희생막들(110L, 110, 110U)에 대하여 식각선택비를 갖는 유전물질로 형성되는 것이 바람직하다. 예컨대, 상기 버퍼 유전막(102)은 산화물, 특히, 열산화물로 형성될 수 있다.
도 3b 를 참조하면, 상기 절연막들(120U, 120), 상기 희생막들(110U, 110, 110L), 및 상기 버퍼 유전막(102)을 연속적으로 관통하는, 채널 개구부들(125)이 형성될 수 있다. 상기 채널 개구부(125)의 바닥면은 상기 기판(100)의 상부면의 일부분인 것이 바람직하다. 상기 채널 개구부들(125)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 채널 개구부들(125)은 홀 형태일 수 있다. 상기 채널 개구부들(125)은 서로 이격될 수 있다. 상기 채널 개구부들(125)은 제1 방향 및 상기 제1 방향에 직교(perpendicular)한 제2 방향을 따라 2차원적으로 배열될 수 있다. 상기 제1 방향 및 제2 방향은 상기 기판(100)의 상기 상부면과 평행하다. 상기 채널 개구부(125)는 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다. 상기 제1 방향으로 배열된 상기 채널 개구부들(125)은 행을 이루고, 상기 제2 방향으로 배열된 상기 채널 개구부들(125)은 열을 이룰 수 있다. 상기 열들 중에서, 서로 인접한 어느 한 쌍의 열들 사이의 간격은 서로 인접한 다른 한 쌍의 열들 사이의 간격보다 넓을 수 있다.
도 3c 를 참조하면, 상기 채널 개구부(125) 내에 반도체 기둥(130)이 형성될 수 있다. 상기 반도체 기둥(130)은 상기 채널 개구부(125)의 바닥면을 이루는 상기 기판(100)의 상부면과 접촉할 수 있다. 상기 반도체 기둥(130)은 반도체 부(132), 충진 절연체(134), 및 드레인 영역(136)을 포함할 수 있다. 상기 반도체 기둥(130)은 상기 채널 개구부(125)의 측벽을 덮는 반도체 부(132)를 형성하고, 상기 채널 개구부(125) 내에 상기 반도체 부(132)로 둘러싸인 내부 공간을 충진 절연체(132)로 채우고, 상기 채널 개구부(125)의 윗 영역 내의 충진 절연체(132)의 일부분을 제거하고, 상기 채널 개구부(125)의 윗 영역을 제2 도전형의 도펀트로 도핑된 반도체 물질로 채워 형성될 수 있다.
도 3d 를 참조하면, 상기 절연막들(120U, 120) 및 희생막들(110U, 110, 110L)을 연속적으로 패터닝하여 제1 트렌치(140) 및 제2 트렌치(142)가 형성될 수 있다. 상기 제2 방향으로, 상기 제1 트렌치(140)는 제1 폭을 가질 수 있고, 상기 제2 트렌치(142)는 제2 폭을 가질 수 있다. 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
상기 제1 및 제2 트렌치들(140, 142)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a,120Ua)을 정의한다. 상기 제1 및 제2 트렌치들(140, 142)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 제1 및 제2 트렌치들(140, 142)은 상기 제1 방향으로 나란히 연장될 수 있다. 이로써, 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)도 상기 제1 방향으로 나란히 연장된 라인 형태들일 수 있다. 교대로 그리고 반복적으로 적층된 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)은 상기 제2 방향으로 서로 이격될 수 있다.
상기 제1 방향으로 배열된 반도체 기둥들(130)은 하나의 행을 이루고, 상기 제2 방향으로 배열된 반도체 기둥들(130)은 하나의 열을 이룬다. 상기 기판(100) 상에 복수의 행들 및 복수의 열들이 배열될 수 있다. 상기 각 제1 및 제2 트렌치들(140, 142)은 인접한 한 쌍의 상기 행들 사이에 배치되는 것이 바람직하다. 상기 하나의 행에 포함된 복수의 반도체 기둥들(138)은 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)을 포함하는 하나의 적층 구조를 관통할 수 있다.
상기 제1 및 제2 트렌치들(140, 142)의 측벽들에 상기 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua)이 노출된다. 상기 제1 및 제2 트렌치들(140, 142)의 바닥들에 상기 버퍼 유전막(102)이 노출될 수 있다. 이와는 달리, 상기 제1 및 제2 트렌치들(140, 142)의 형성시에, 상기 버퍼 유전막(102)이 식각되어, 상기 제1 및 제2 트렌치들(140, 142)의 바닥들에 상기 기판(100)이 노출될 수도 있다. 이하, 설명의 편의를 위해, 상기 제1 및 제2 트렌치들(140, 142)의 바닥면들이 상기 버퍼 유전막(102)인 실시 예를 주로 설명한다.
상기 제1 및 제2 트렌치들(140, 142)을 형성하기 전에, 캡핑 절연막이 형성될 수 있다. 상기 캡핑 절연막이 상기 절연막들(120U, 120) 및 희생막들(110U, 110, 110L)과 함께 패터닝되어, 상기 교대로 그리고 반복적으로 적층된 희생 패턴들(110La, 110a, 110Ua) 및 절연 패턴들(120a, 120Ua) 상에 캡핑 절연 패턴(138)이 형성될 수 있다.
도 3e 를 참조하면, 선택적 식각 공정을 수행하여, 상기 제1 및 제2 트렌치들(140, 142)에 노출된 희생 패턴들(110La, 110a, 110Ua)을 제거하여, 리세스 영역들(145L, 145, 145U)이 형성될 수 있다. 상기 선택적 식각 공정은 등방성 식각인 것이 바람직하다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각 등으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생 패턴들(110La, 110a, 110Ua)의 식각율은 상기 선택적 식각 공정에 의한 상기 절연 패턴들(120a, 120Ua), 버퍼 유전막(102) 및 반도체 기둥(138)의 식각율들보다 큰 것이 바람직하다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연 패턴들(120a, 120Ua), 버퍼 유전막(102) 및 반도체 기둥(138)이 잔존될 수 있다. 이와는 달리, 상기 버퍼 유전막(102)은 상기 선택적 식각 공정에 의해 제거될 수 있다.
상기 리세스 영역들(145L, 145, 145U)은 상기 희생 패턴들(110La, 110a, 110Ua)과 접하던 상기 반도체 기둥(130)의 측벽의 일부분들을 각각 노출시키는 것이 바람직하다. 상기 리세스 영역들(145L, 145, 145U) 중에서 최하부의 리세스 영역(145L)은 최하부의 희생 패턴(110La)이 제거되어 형성되고, 최상부의 리세스 영역(145U)은 최상부의 희생 패턴(110Ua)이 제거되어 형성된다. 최하부 및 최상부의 빈 영역들(145L, 145U) 사이의 리세스 영역들(145)은 상기 최하부 및 최상부의 희생 패턴들(110La, 110Ua) 사이의 희생 패턴들(110a)이 제거되어 형성된다. 상기 최하부의 리세스 영역(145L)의 바닥면은 상기 버퍼 유전막(102)의 일부분으로 이루어질 수 있다.
도 3f 를 참조하면, 상기 리세스 영역들(145L, 145, 145U)이 형성된 후, 상기 기판(100) 상에 정보 저장막(150)이 형성될 수 있다. 상기 정보 저장막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예컨대, 화학 기상 증착법 또는 원자층 증착법 등)을 사용하여 형성될 수 있다. 이로써, 상기 정보 저장막(150)은 콘포말(conformal)하게 형성될 수 있다. 상기 정보 저장막(150)은 상기 리세스 영역들(145L, 145, 145U)의 내면들을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 정보 저장막(150)은 상기 빈 영역들(145L, 145, 145U)의 일부를 채울 수 있다. 상기 정보 저장막(150)은 도 2 를 참조하여 설명된 터널 유전막(150a), 전하 저장막(150b), 및 블로킹막(150c)을 차례로 형성하여, 형성될 수 있다.
상기 정보 저장막(150)을 형성 한 후, 상기 기판(100) 상에 게이트 도전막(155)이 형성될 수 있다. 상기 게이트 도전막(155)은 상기 리세스 영역들(145L, 145, 145U)을 채울 수 있다. 상기 게이트 도전막(155)은 상기 제1 및 제2 트렌치들(140, 142)의 일부분 또는 전체를 채울 수 있다. 상기 게이트 도전막(155)은 상기 정보 저장막(150)에 의해 상기 반도체 기둥(130) 및 상기 기판(100)으로부터 전기적으로 분리될 수 있다. 상기 게이트 도전막(155)은 화학 기상 증착법, 물리 기상 증착법 또는 원자층 화학 증착법에 의해 형성될 수 있다. 상기 게이트 도전막(155)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질 등에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 3g 를 참조하면, 상기 게이트 도전막(155)의 형성 후, 상기 리세스 영역들(145L, 145, 145U)의 외부에 위치한 상기 게이트 도전막(155)을 제거하여, 상기 리세스 영역들(145L, 145, 145U) 내에 게이트 전극들(157L, 157, 157U)이 형성된다. 상기 리세스 영역들(145L, 145, 145U) 외부의 게이트 도전막(155)은 습식 식각 및/또는 건식 식각 공정 등으로 제거될 수 있다.
상기 게이트 전극들(157L, 157, 157U)은 상기 리세스 영역들(145L, 145, 145U)내에 위치한 상기 게이트 도전막들(155)의 일부분들에 각각 해당한다. 상기 게이트 전극들(157L, 157, 157U) 중에서 최하부의 게이트 전극(157L)은 하부 선택 트랜지스터의 게이트에 해당하고, 최상부의 게이트 전극(157U)은 상부 선택 트랜지스터의 게이트에 해당할 수 있다. 상기 최하부 및 최상부의 게이트 전극들(157L, 157U) 사이의 게이트 전극들(157)은 메모리 셀들의 제어 게이트들에 각각 해당할 수 있다.
교대로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)은 하나의 적층 구조체로 정의될 수 있다. 상기 제1 방향으로 연장된 복수의 적층 구조체들이 상기 제2 방향으로 서로 이격되어 상기 기판(100) 상에 배치될 수 있다. 상기 복수의 적층 구조체들은 제1, 2 및 3 적층 구조체를 포함할 수 있다. 상기 제1 및 제2 적층 구조체들은 제1 간격(i1)으로 이격될 수 있다. 상기 제3 적층 구조체는 상기 제2 적층 구조체에 인접하고, 상기 제2 및 제3 적층 구조체들은 제2 간격(i2)으로 이격될 수 있다. 상기 제1 간격(i1)은 상기 제2 간격(i2)보다 클 수 있다. 상기 제1 트렌치(140) 및 상기 제2 트렌치(142)의 바닥면들은 상기 정보 저장막(150)으로 형성될 수 있다. 이와는 달리, 상기 제1 트렌치(140) 및 상기 제2 트렌치(142)의 바닥면들은 상기 기판(100)의 상부면으로 형성될 수 있다. 본 실시 예에서는 설명의 편의를 위해, 상기 제1 및 제2 트렌치들(140, 142)의 바닥면들이 상기 정보 저장막(150)으로 형성된 경우가 설명된다.
상기 적층 구조체들을 마스크로 사용하여, 상기 기판(100) 내에 제2 도전형의 도펀트가 제공될 수 있다. 상기 제1 및 제2 트렌치들(140, 142)의 바닥면들이 상기 정보 저장막(150)으로 형성된 경우, 상기 정보 저장막(150)은 상기 제2 도전형의 도펀트의 이온 주입 버퍼막으로 사용될 수 있다.
상기 제2 도전형의 도펀트가 제공되어, 상기 제1 및 제2 적층 구조체들 사이의 상기 기판(100) 내에 더미 도핑 영역(160), 및 상기 제2 및 제3 적층 구조체들 사이의 상기 기판(100) 내에 공통 소오스 영역(162)이 형성될 수 있다. 상기 더미 도핑 영역(160) 및 상기 공통 소오스 영역(162)은 상기 제1 도전형의 기판(100)이 상기 제2 도전형의 도펀트로 카운터 도핑되어 형성될 수 있다. 상기 더미 도핑 영역(160)은 상기 제1 트렌치(140) 아래의 상기 기판(100) 내에서 상기 제1 방향으로 연장할 수 있다. 상기 공통 소오스 영역(162)은 상기 제2 트렌치(142) 아래의 상기 기판(100) 내에서 상기 제1 방향으로 연장할 수 있다.
도 3h 를 참조하면, 상기 기판(100)의 상부면 및 상기 캡핑 절연 패턴(138)의 상부면을 덮는 상기 정보 저장막(150)이 제거되어, 상기 제1, 2, 및 3 적층 구조체들 사이의 상기 기판(100)의 상부면이 노출될 수 있다. 상기 제1, 2 및 3 적층 구조체들의 측벽들을 덮는 스페이서들(164)이 형성될 수 있다. 상기 스페이서들(164)은 상기 제1, 2 및 3 적층 구조체들을 갖는 기판(100) 상에 스페이서막을 콘포말하게 형성하고, 상기 스페이서막을 식각하여 형성될 수 있다. 상기 스페이서막의 두께는 상기 제2 간격(i2)의 1/2보다 작을 수 있다. 상기 스페이서막은 이방성 식각될 수 있다. 상기 스페이서막은 절연성 물질로 형성될 수 있다. 상기 제1 및 2 트렌치들(140, 142) 내에 상기 스페이서들(164) 사이의 비어있는 내부 공간들이 정의될 수 있다.
상기 스페이서들(164)이 형성된 후, 상기 기판(100) 상에 물질막이 형성될 수 있다. 상기 물질막은 제1 도전막(170)일 수 있다. 상기 제1 도전막(170)은 상기 더미 도핑 영역(160) 및 상기 공통 소오스 영역(162)과 접촉할 수 있다. 상기 제1 도전막(170)은 상기 스페이서들(164)에 의해 상기 게이트 전극들(157L, 157, 157U)과 서로 이격될 수 있다.
상기 제1 도전막(170)의 두께는 상기 제1 트렌치(140) 내의 상기 스페이서들(164) 사이의 간격의 1/2 보다 얇을 수 있다. 이로 인해, 상기 제1 도전막(170)은 상기 제1 트렌치(140) 내의 상기 스페이서들(164)로 둘러싸인 비어 있는 내부 공간을 완전히 채우지 않고, 상기 제2 트렌치(142) 내의 상기 스페이서들(164)로 둘러싸인 비어 있는 내부 공간을 완전히 채울 수 있다. 상기 제1 트렌치(140) 내에 상기 제1 도전막(170)으로 둘러싸인 비어 있는 내부 공간이 정의될 수 있다.
도 3i 를 참조하면, 상기 제1 도전막(170)이 이방성 식각되어, 상기 캡핑 절연 패턴(138)의 상부면이 노출되고, 상기 제1 트렌치(140)의 바닥면을 이루는 상기 더미 도핑 영역(160)의 상부면의 일부분이 노출될 수 있다. 식각된 상기 제1 도전막(170)은 상기 제2 트렌치(142) 내에 잔존되어, 소오스 콘택 패턴(174)을 형성할 수 있다. 상기 소오스 콘택 패턴(174)은 상기 공통 소오스 영역(162)의 상부면을 완전히 덮을 수 있다. 상기 제1 트렌치(140) 내에 잔존된 상기 식각된 제1 도전막(170)의 부분은 보조 콘택 부분들(172)을 형성할 수 있다. 상기 보조 콘택 부분들(172)은 상기 제1 트렌치(140) 내의 상기 스페이서들(164)의 일측들의 상기 기판(140) 상에 형성될 수 있다. 상기 제1 트렌치(140) 내에 상기 보조 콘택 부분들(172) 사이의 비어있는 내부 공간이 정의될 수 있다. 상기 소오스 콘택 패턴(174) 및 상기 각 보조 콘택 부분들(172)은 상기 제2 트렌치(142) 및 상기 제1 트렌치(140) 내에서 상기 제1 방향으로 연장하고, 상기 기판(100)의 상부면과 직각으로 교차하는 평판 형태일 수 있다.
상기 적층 구조체들, 상기 스페이서들(164), 상기 소오스 콘택 패턴(174), 및 상기 보조 콘택 부분(172)을 마스크로 사용하여, 상기 기판(100) 내에 제1 도전형의 도펀트가 제공될 수 있다. 이로 인해, 상기 제2 도전형의 더미 도핑 영역(160)이 제1 도전형으로 카운터 도핑되어, 픽업 영역(176)이 형성될 수 있다. 상기 픽업 영역(176)은 상기 기판(100)과 동일한 도전형을 가지고, 전기적으로 서로 연결될 수 있다. 상기 픽업 영역(176) 내의 상기 제1 도전형의 도펀트의 농도는 상기 기판(100) 내의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다. 상기 픽업 영역(176)은 상기 제1 적층 구조체 및 상기 제2 적층 구조체 사이의 상기 기판(100) 내에서 상기 제1 방향으로 연장될 수 있다.
본 발명의 실시 예에 따르면, 상기 적층 구조체들, 상기 스페이서들(164) 및 상기 소오스 콘택 패턴(174)을 마스크로 사용하여, 제1 도전형의 픽업 영역(176)이 형성될 수 있다. 이로 인해, 상기 픽업 영역들(176)을 형성하기 위한 다른 마스크를 형성하는 공정이 생략될 수 있고, 이에 따라, 반도체 소자의 제조 공정이 단순화될 수 있다.
상기 공통 소오스 영역(162)은 상기 스페이서들(164) 및 상기 소오스 콘택 패턴(174)에 의해, 상기 제1 도전형의 도펀트로 도핑되지 않을 수 있다. 상기 제1 도전형의 도펀트로 카운터 도핑되지 않고, 잔존된 상기 더미 도핑 영역(160)은 잔존 도핑 영역들(160a)을 형성할 수 있다. 상기 잔존 도핑 영역들(160a)은 상기 픽업 영역(176) 내의 상기 제1 도전형의 도펀트들이 충분히 활성화되는 경우, 존재하지 않을 수도 있다.
상기 픽업 영역(176)을 형성하기 위해, 상기 제1 도전형의 도펀트를 제공하는 과정에서, 상기 보조 콘택 부분(172)의 윗 부분 및 상기 소오스 콘택 패턴(174)의 윗 부분에 상기 제1 도전형의 도펀트가 제공될 수 있다.
도 3j 를 참조하면, 상기 제1 트렌치(140) 내의 상기 보조 콘택 부분들(172) 사이의 공간을 채우는 메인 콘택 부분(180)이 형성될 수 있다. 상기 메인 콘택 부분(180)은 상기 픽업 영역(176)과 접촉할 수 있다. 상기 메인 콘택 부분(172)은 상기 픽업 영역(176)을 형성한 후, 상기 기판(100) 상에 제2 도전막을 형성하고, 상기 캡핑 절연 패턴(138)의 상부면을 식각 정지막으로 사용하여, 상기 제2 도전막을 평탄화하여 형성될 수 있다. 상기 메인 콘택 부분(172)은 상기 제1 트렌치(140) 내에서 상기 제1 방향으로 연장할 수 있다. 상기 메인 콘택 부분(172)은 상기 기판(100)의 상부면과 직각으로 교차하는 평판 형태일 수 있다. 이로써, 상기 메인 콘택 부분(172) 및 상기 보조 콘택 부분들(172)을 포함하는 픽업 콘택 패턴(172, 180)이 형성될 수 있다. 상기 제2 도전막은 도 3h 를 참조하여 설명된 상기 제1 도전막(170)과 동일한 물질을 포함할 수 있다.
상기 픽업 영역(176) 내의 상기 제1 도전형의 도펀트가 충분히 활성화되는 경우, 도면에 도시된 바와 같이, 상기 잔존 도핑 영역들(160a)은 상기 픽업 콘택 패턴(172, 180)과 접촉하지 않을 수 있다. 이와는 달리, 상기 잔존 도핑 영역들(160a)은 상기 픽업 콘택 패턴(172, 180)과 접촉할 수 있다.
본 발명의 실시 예에 따르면, 상기 픽업 영역(176) 및 공통 소오스 영역(162)을 각각 연결하는 픽업 콘택 패턴(172, 180) 및 소오스 콘택 패턴(174)은 상기 제1 및 제2 트렌치들(140, 142)을 각각 매립하여 형성될 수 있다. 이로 인해, 상기 픽업 영역(176) 및 공통 소오스 영역(162)을 노출하는 콘택 홀들을 형성하는 공정이 생략될 수 있다. 이에 따라, 상기 콘택 홀들을 형성하는 과정에서 발생하는 오정렬 등의 문제가 최소화될 수 있고, 종횡비가 높은 상기 콘택 홀들을 매립하는 플러그들 내에 존재하는 보이드 기타 결함으로 인한 신뢰성의 문제가 개선될 수 있다.
계속해서, 도 1a 를 참조하면, 상기 픽업 콘택 패턴(172, 180) 및 상기 소오스 콘택 패턴(174)과 각각 연결된 제1 도전 배선(182) 및 제2 도전 배선(184)이 각각 형성될 수 있다. 상기 제1 및 제2 도전 배선들(182, 184) 상에 층간 절연막(186)이 형성될 수 있다. 상기 층간 절연막(186) 및 상기 캡핑 절연 패턴(138)을 관통하여, 상기 드레인 영역들(136)을 노출하는 비트 라인 콘택 홀들이 형성될 수 있다. 상기 비트 라인 콘택 홀들 내에 비트 라인 콘택 플러그들(188)이 형성되고, 상기 비트 라인 콘택 플러그들(188)을 연결하는 비트 라인들(190)이 형성될 수 있다. 이로써, 도 1a, 및 도 1b 를 참조하여 설명된 본 발명의 제1 실시 예에 따른 반도체 소자가 제공될 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자가 설명된다. 도 4 는 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 4 를 참조하면, 기판(100) 상에 도 1a 및 도 1b 를 참조하여 설명된 적층 구조체들이 배치될 수 있다. 기판(100)은 도 1a 및 도 1b 를 참조하여 설명된 기판(100)일 수 있다.
상기 적층 구조체들은 제1, 2 및 3 적층 구조체들을 포함할 수 있다. 상기 제1 및 제2 적층 구조체들은 제1 간격(i1)으로 서로 이격될 수 있다. 상기 제3 적층 구조체는 상기 제2 적층 구조체에 인접할 수 있다. 상기 제3 적층 구조체는 상기 제2 적층 구조체와 제2 간격(i2)으로 이격될 수 있다. 상기 제2 간격(i2)은 상기 제1 간격(i1)보다 좁을 수 있다.
상기 제1 간격(i1)으로 서로 이격된 상기 제1 및 제2 적층 구조체들 사이의 상기 기판(100) 내에서 제1 방향으로 연장하는 픽업 영역(pick-up region, 176)이 배치될 수 있다. 상기 제1 및 제2 적층 구조체들 사이의 상기 기판(100) 내에서 상기 제1 방향으로 연장하고, 상기 픽업 영역(176) 양측에 배치된 잔존 도핑 영역들(160a)이 배치될 수 있다. 상기 제1 방향은 상기 기판(100)의 상부면과 평행하고, 상기 각 적층 구조체들이 연장하는 방향일 수 있다. 상기 픽업 영역(176) 및 상기 잔존 도핑 영역들(160a)은 도 1a, 및 도 1b 를 참조하여 설명된 픽업 영역(176) 및 상기 잔존 도핑 영역들(160a)과 동일할 수 있다.
상기 제2 간격(i2)으로 서로 이격된 상기 제2 및 제3 적층 구조체들 사이의 상기 기판(100) 내에서 상기 제1 방향으로 연장하는 공통 소오스 영역(162)이 배치될 수 있다. 상기 공통 소오스 영역(162)은 도 1a 및 도 1b 를 참조하여 설명된 공통 소오스 영역(162)과 동일할 수 있다.
상기 제1 간격(i1)으로 이격된 상기 제1 적층 구조체와 상기 제2 적층 구조체 사이에 스페이서들(164a)이 배치될 수 있다. 상기 스페이서들(164a)은 서로 마주보는 상기 제1 적층 구조체의 일측 및 상기 제2 적층 구조체의 일측 상에 각각 형성될 수 있다. 상기 스페이서들(164a) 사이에 갭필 절연막(167)이 배치될 수 있다. 상기 제1 및 제2 적층 구조체들 사이에, 상기 갭필 절연막(167)을 관통하여 상기 픽업 영역(176)과 연결되는 픽업 콘택 패턴(181)이 배치될 수 있다. 이와는 달리, 상기 픽업 콘택 패턴(181)은 상기 갭필 절연막(167) 및 상기 스페이서들(164a)을 동시에 관통할 수 있다. 상기 픽업 콘택 패턴(181)의 상부면은 상기 최상부 절연 패턴(120a) 상의 캡핑 절연 패턴(138)의 상부면과 공면을 이룰 수 있다. 상기 픽업 콘택 패턴(181)은 도 1a, 및 도 1b 를 참조하여 설명된 픽업 콘택 패턴(172, 180)과 같이, 상기 기판(100)의 상부면과 교차하고, 상기 제1 방향으로 연장하는 평판 형태일 수 있다. 이와는 달리, 상기 픽업 콘택 패턴(181)은 상기 기판(100)의 상부면과 수직한 기둥 형태일 수 있다. 상기 픽업 콘택 패턴(181)은 상기 갭필 절연막(167) 및 상기 스페이서들(164a)에 의해, 상기 제1 및 제2 적층 구조체들에 포함된 게이트 전극들(157L, 157, 157U)과 이격될 수 있다.
상기 제2 간격(i2)으로 이격된 상기 제2 적층 구조체 및 상기 제3 적층 구조체 사이에 절연 구조체(164b)가 배치될 수 있다. 상기 절연 구조체(164b)를 관통하여 상기 공통 소오스 영역(162)과 연결되는 소오스 콘택 패턴(177)이 배치될 수 있다. 상기 소오스 콘택 패턴(177)의 상부면은 상기 캡핑 절연 패턴(138)의 상부면과 공면을 이룰 수 있다. 상기 소오스 콘택 패턴(177)은 도 1a 및 도 1b 를 참조하여 설명된 소오스 콘택 패턴(176)과 같이, 상기 기판(100)의 상부면과 교차하고, 상기 제1 방향으로 연장하는 평판 형태일 수 있다. 이와는 달리, 상기 소오스 콘택 패턴(176)은 상기 기판(100)의 상부면과 수직한 기둥 형태일 수 있다. 상기 소오스 콘택 패턴(177)은 상기 절연 구조체(164b)에 의해 상기 제2 및 제3 적층 구조체들에 포함된 게이트 전극들(157L, 157, 157U)과 이격될 수 있다.
상기 픽업 콘택 패턴(181) 및 상기 소오스 콘택 패턴(177)은 도 1a 및 도 1b 를 참조하여 설명된 픽업 콘택 패턴(172, 180) 및 소오스 콘택 패턴(172)과 동일한 물질로 형성될 수 있다.
도 1a 및 도 1b 를 참조하여 설명된 복수의 반도체 기둥들(130)이 제공될 수 있다. 상기 각 반도체 기둥들(130)은 상기 교대로 그리고 반복적으로 적층된 게이트 전극들(157L, 157, 157U) 및 절연 패턴들(120a, 120Ua)을 관통하고, 상기 기판(100)의 상부면과 수직한 제3 방향으로 연장될 수 있다. 상기 반도체 기둥(130) 상기 게이트 전극들(157L, 157, 157U) 사이에 도 1a, 도 1b 및 도 2 를 참조하여 설명된 정보 저장막(150)이 개재될 수 있다.
제1 도전 배선(183)이 상기 픽업 콘택 패턴(181)과 전기적으로 연결된다. 상기 제1 도전 배선(182)은 상기 픽업 콘택 패턴(181) 상에 배치되고, 상기 제1 방향으로 연장할 수 있다. 제2 도전 배선(185)이 상기 소오스 콘택 패턴(177)과 전기적으로 연결된다. 상기 제2 도전 배선(185)은 상기 소오스 콘택 패턴(174) 상에 배치되고, 상기 제1 방향으로 연장될 수 있다.
비트 라인(190)이 드레인 영역(136)과 전기적으로 접속된다. 상기 비트 라인(190)은 상기 최상부의 절연 패턴(120Ua) 상에 배치된 층간 절연막(187) 및 캡핑 절연 패턴(138)을 관통하는 비트 라인 콘택 플러그(188)를 경유하여 상기 드레인 영역(136)과 전기적으로 접속될 수 있다. 상기 비트 라인(190)은 도 1a 및 도 1b 를 참조하여 설명된 비트 라인(190)일 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 5a 내지 도 5b 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 5a 를 참조하면, 도 3a 및 도 3b 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 공통 소오스 영역(162) 및 더미 도핑 영역(160)이 형성된 후, 기판(100) 상에 물질막이 형성될 수 있다. 상기 물질막은 스페이서막(164) 일 수 있다. 상기 스페이서막(164)의 두께는 제1 간격(i1)의 1/2 보다 얇고, 제2 간격(i2)의 1/2 보다 두꺼울 수 있다. 상기 스페이서막(164)은 상기 제1 및 제2 적층 구조체들 사이의 제1 트렌치(140)의 측면 및 바닥면을 덮을 수 있고, 상기 2 및 제3 적층 구조체들 사이의 제2 트렌치(142)를 완전히 채울 수 있다. 상기 스페이서막(164)은 상기 제1 트렌치(140) 내에 상기 스페이서막(164)으로 둘러싸인 비어 있는 내부 공간을 정의할 수 있다.
도 5b 를 참조하면, 상기 스페이서막(164)이 이방성 식각되어, 캡핑 절연 패턴(138)의 상부면이 노출되고, 상기 제1 트렌치(140) 내의 바닥면을 이루는 상기 더미 도핑 영역(160)의 상부면의 일부분이 노출될 수 있다. 상기 제1 트렌치(140) 내에 잔존된 식각된 상기 스페이서막(164)의 부분은 스페이서(164a)를 형성할 수 있다. 상기 스페이서(164a)는 서로 마주보는 상기 제1 적층 구조체의 일측 및 상기 제2 적층 구조체의 일측을 덮을 수 있다. 상기 제2 트렌치(142) 내에 잔존된 상기 식각된 스페이서막(164)은 절연 구조체(164b)를 형성할 수 있다. 상기 절연 구조체(164b)는 상기 공통 소오스 영역(162)의 상부면을 완전히 덮을 수 있다. 상기 스페이서(164a) 및 상기 절연 구조체(164b)는 상기 제1 트렌치(140) 및 상기 제2 트렌치(142) 내애서 상기 제1 방향으로 연장될 수 있다.
상기 적층 구조체들, 상기 스페이서들(164a) 및 상기 절연 구조체들(164b)을 마스크로 사용하여, 상기 기판(100) 내에 제1 도전형의 도펀트가 제공될 수 있다. 이로 인해, 상기 제2 도전형의 더미 도핑 영역(160)이 상기 제1 도전형으로 카운터 도핑되어, 픽업 영역(176)이 형성될 수 있다. 상기 픽업 영역(176)은 상기 기판(100)과 동일한 도전형의 가지고, 전기적으로 서로 연결될 수 있다. 상기 픽업 영역(176) 내의 상기 제1 도전형의 도펀트의 농도는 상기 기판(100) 내의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다. 상기 픽업 영역(176)은 상기 제1 적층 구조체 및 상기 제2 적층 구조체 사이의 상기 기판(100) 내에서 상기 제1 방향으로 연장될 수 있다.
상기 공통 소오스 영역(162)은 상기 절연 구조체(164b)에 의해 상기 제1 도전형의 도펀트로 도핑되지 않을 수 있다. 상기 제1 도전형의 도펀트로 카운터 도핑되지 않고, 잔존된 상기 더미 도핑 영역(160)은 잔존 도핑 영역들(160a)을 형성할 수 있다. 상기 잔존 도핑 영역들(160a)은 상기 픽업 영역(176) 내의 상기 제1 도전형의 도펀트들이 충분히 활성화되는 경우 존재하지 않을 수 있다.
계속해서, 도 4 를 참조하면, 상기 제1 트렌치(140) 내의 상기 스페이서들(164a) 사이의 공간을 채우는 갭필 절연막(167)이 형성될 수 있다. 상기 갭필 절연막(167) 및 상기 절연 구조체(164b)를 관통하여, 상기 픽업 영역(176) 및 상기 공통 소오스 영역(162)을 노출하는 콘택 개구부들이 형성되고, 상기 콘택 개구부들을 매립하여 픽업 콘택 패턴(181) 및 소오스 콘택 패턴(177)이 형성될 수 있다.
상기 픽업 콘택 패턴(181) 및 상기 소오스 콘택 패턴(177)과 각각 연결된 제1 도전 배선(183) 및 제2 도전 배선(185)이 각각 형성될 수 있다. 상기 제1 및 제2 도전 배선들(183, 185) 상에 층간 절연막(187)이 형성될 수 있다. 상기 층간 절연(187) 및 상기 캡핑 절연 패턴(138)을 관통하여, 상기 드레인 영역들(136)을 노출하는 비트 라인 콘택 홀들이 형성될 수 있다. 상기 비트 라인 콘택 홀들 내에 비트 라인 콘택 플러그들(188)이 형성되고, 상기 비트 라인 콘택 플러그들(188)을 연결하는 비트 라인들(190)이 형성될 수 있다. 이로써, 도 4 를 참조하여 설명된 본 발명의 제2 실시 예에 따른 반도체 소자가 제공될 수 있다.
상술된 일 및 다른 실시 예들에 따른 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시 예들에 따른 반도체 소자들이 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 6 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 6 을 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 7 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 7 을 참조하면, 본 발명의 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
176: 픽업 영역
162: 공통 소오스 영역
172, 180: 픽업 콘택 패턴
174: 소오스 콘택 패턴

Claims (10)

  1. 제1 도전형의 도펀트로 도핑된 기판;
    상기 기판 상에 제1 방향으로 나란히 연장된 복수의 적층 구조체들, 상기 각 적층 구조체들은 상기 기판 상에 서로 이격되어 적층된 게이트 전극들을 포함하고, 상기 복수의 적층 구조체들은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 제1 간격(first interval)으로 이격된 한 쌍의 적층 구조체들을 포함하고; 및
    상기 한 쌍의 적층 구조체 사이의 상기 기판 내에서 상기 제1 방향으로 연장하고, 상기 제1 도전형의 도펀트로 도핑된 픽업 영역(pick-up region)을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 픽업 영역의 도펀트의 농도는 상기 기판의 도펀트의 농도보다 높은 반도체 소자.
  3. 제1 항에 있어서,
    상기 픽업 영역과 연결되고, 상기 한 쌍의 적층 구조체들 사이에서 상기 제1 방향으로 연장하는 픽업 콘택 패턴을 더 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 픽업 콘택 패턴은 상기 기판의 상부면과 수직한(vertical)한 평판 형태인 반도체 소자.
  5. 제4 항에 있어서,
    상기 한 쌍의 적층 구조체들은 제1 및 제2 적층 구조체들을 포함하고,
    상기 복수의 적층 구조체들은 상기 제2 적층 구조체에 인접하고, 상기 제2 적층 구조체로부터 상기 제2 방향으로 상기 제1 간격보다 좁은 제2 간격(second interval)으로 이격된 제3 적층 구조체를 더 포함하고,
    상기 제2 및 제3 적층 구조체들 사이의 상기 기판 내에서 상기 제1 방향으로 연장하는 제2 도전형의 공통 소오스 영역을 더 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 공통 소오스 영역과 연결되고, 상기 제2 및 제3 적층 구조체들 사이에서 상기 제1 방향으로 연장하는 소오스 콘택 패턴을 더 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 소오스 콘택 패턴은 상기 기판의 상부면과 수직한(vertical) 평판 형태인 반도체 소자.
  8. 제1 도전형의 도펀트로 도핑된 기판 상에 제1 방향으로 나란히 연장된 복수의 적층 구조체들을 형성하되, 상기 각 적층 구조체들은 상기 기판 상에 서로 이격되어 적층된 게이트 전극들을 포함하고, 상기 복수의 적층 구조체들은 상기 제1 방향에 수직한 제2 방향으로 제1 간격(first interval)으로 이격된 한 쌍의 적층 구조체들을 포함하는 것; 및
    상기 한 쌍의 적층 구조체들 사이의 상기 기판 내에서 상기 제1 방향으로 연장하고, 상기 제1 도전형의 도펀트로 도핑된 픽업 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 픽업 영역을 형성하는 것은,
    상기 복수의 적층 구조체들을 마스크로 사용하여, 상기 적층 구조체들 사이의 상기 기판 내에 제2 도전형의 도펀트를 제공하여 제2 도전형의 도핑된 영역들을 형성하는 것; 및
    상기 한 쌍의 적층 구조체들 사이의 상기 기판 내에 형성된 상기 제2 도전형의 도핑된 영역을 상기 제1 도전형의 도펀트로 카운터 도핑하여 상기 픽업 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 한 쌍의 적층 구조체들은 제1 및 제2 적층 구조체들을 포함하고,
    상기 복수의 적층 구조체들은 상기 제2 적층 구조체 옆에 위치하고, 상기 제2 적층 구조체로부터 상기 제1 간격보다 좁은 제2 간격으로 이격된 제3 적층 구조체를 포함하되,
    상기 카운터 도핑하기 전에,
    상기 기판 상에 물질막을 형성하되, 상기 물질막은 상기 제2 및 제3 적층 구조체들 사이를 채우고, 상기 제1 및 제2 적층 구조체들 사이에 상기 물질막으로 둘러싸인 빈 공간이 정의되는 것; 및
    상기 물질막을 전면 이방성 식각하는 것을 더 포함하되,
    상기 카운터 도핑은 상기 전면 이방성 식각된 물질막 및 상기 복수의 적층 구조체들을 마스크로 사용하여 수행되는 반도체 소자의 제조 방법.
KR1020100048795A 2010-05-25 2010-05-25 반도체 소자 및 그 제조 방법 KR101660483B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100048795A KR101660483B1 (ko) 2010-05-25 2010-05-25 반도체 소자 및 그 제조 방법
US13/109,230 US9111799B2 (en) 2010-05-25 2011-05-17 Semiconductor device with a pick-up region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100048795A KR101660483B1 (ko) 2010-05-25 2010-05-25 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110129256A true KR20110129256A (ko) 2011-12-01
KR101660483B1 KR101660483B1 (ko) 2016-09-28

Family

ID=45498513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100048795A KR101660483B1 (ko) 2010-05-25 2010-05-25 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101660483B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130080260A (ko) * 2012-01-04 2013-07-12 삼성전자주식회사 반도체 소자
KR20130133566A (ko) * 2012-05-29 2013-12-09 삼성전자주식회사 반도체 소자
KR20170018246A (ko) * 2015-08-07 2017-02-16 삼성전자주식회사 반도체 소자
KR20170039789A (ko) * 2015-10-01 2017-04-12 삼성전자주식회사 반도체 메모리 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090072229A (ko) * 2007-12-28 2009-07-02 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090072229A (ko) * 2007-12-28 2009-07-02 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130080260A (ko) * 2012-01-04 2013-07-12 삼성전자주식회사 반도체 소자
KR20130133566A (ko) * 2012-05-29 2013-12-09 삼성전자주식회사 반도체 소자
KR20170018246A (ko) * 2015-08-07 2017-02-16 삼성전자주식회사 반도체 소자
KR20170039789A (ko) * 2015-10-01 2017-04-12 삼성전자주식회사 반도체 메모리 소자

Also Published As

Publication number Publication date
KR101660483B1 (ko) 2016-09-28

Similar Documents

Publication Publication Date Title
US9899411B2 (en) Three-dimensional semiconductor memory device and method for fabricating the same
US8592912B2 (en) Semiconductor device and method of fabricating the same
US9111799B2 (en) Semiconductor device with a pick-up region
KR101559958B1 (ko) 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR102154784B1 (ko) 반도체 장치 및 그 제조방법
KR101763420B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법
KR101584113B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR101807254B1 (ko) 반도체 기억 소자의 형성 방법
KR20110138951A (ko) 3차원 반도체 장치의 형성 방법
KR20140024632A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120002832A (ko) 반도체 메모리 소자 및 그의 형성방법
KR20120029889A (ko) 3차원 반도체 장치
KR20120048415A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20110086405A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20130027154A (ko) 3차원 반도체 장치 및 그 제조 방법
KR102031179B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110070142A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20120017966A (ko) 3차원 반도체 장치
KR20120038810A (ko) 반도체 소자 및 그 제조 방법
KR20110008563A (ko) 반도체 소자 및 그 형성방법
KR102082321B1 (ko) 반도체 장치 및 그 제조방법
KR20130010641A (ko) 반도체 소자 및 그 제조 방법
KR20130130480A (ko) 3차원 반도체 메모리 장치 및 그 형성 방법
KR101818675B1 (ko) 반도체 메모리 소자 및 그의 형성방법
KR101660483B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant