KR101763420B1 - 3차원 반도체 기억 소자 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 기억 소자 및 그 제조 방법을 제공한다. 이 소자에 따르면, 기판의 웰 영역 내에 공통 소오스 영역이 배치될 수 있으며, 공통 소오스 영역 상에 적층된 게이트 패턴들을 포함하는 적층-구조체가 배치될 수 있다. 수직형 활성 패턴들이 적층-구조체를 관통할 수 있다. 수직형 활성 패턴은 그 아래의 기판 내에 형성된 리세스 영역으로 인하여 공통 소오스 영역을 관통하는 전기적 통로(electrical path)를 경유하여 웰 영역과 연결될 수 있다.

Description

3차원 반도체 기억 소자 및 그 제조 방법{THERR DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 3차원 반도체 기억 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초 고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다.
이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들이 발생되어 신뢰성이 저하되는 것 등의 문제점들이 야기될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 높은 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 일 실시예에 따른 3차원 반도체 기억 소자는 기판 내에 배치되고, 제1 도전형의 도펀트로 도핑된 웰 영역; 상기 웰 영역 내에 배치되고, 제2 도전형의 도펀트로 도핑된 공통 소오스 영역; 상기 공통 소오스 영역 상에 배치되고, 교대로 그리고 반복적으로 적층된 절연 패턴들 및 게이트 패턴들을 포함하는 적층-구조체, 상기 적층-구조체 내 최하위의 게이트 패턴은 접지 선택 게이트이고; 상기 적층-구조체를 관통하는 수직형 활성 패턴; 및 상기 각 게이트 패턴 및 상기 수직형 활성 패턴의 측벽 사이에 개재된 게이트 유전막을 포함할 수 있다. 상기 수직형 활성 패턴은 그 아래의 상기 공통 소오스 영역 내에 형성된 리세스 영역 내로 연장되어, 상기 리세스 영역 아래의 상기 웰 영역에 연결된다.
일 실시예에 따르면, 상기 리세스 영역은 상기 공통 소오스 영역을 수직적으로 관통하여, 상기 리세스 영역의 바닥면은 상기 공통 소오스 영역의 바닥면 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 리세스 영역의 바닥면 바로 아래의 상기 웰 영역의 일부분은 상기 웰 영역의 다른 부분에 비하여 높은 상기 제1 도전형의 도펀트 농도를 가질 수 있다.
일 실시예에 따르면, 상기 최하위의 게이트 패턴의 하부면의 전체가 상기 공통 소오스 영역과 실질적으로 중첩될 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은, 상기 수직형 활성 패턴의 측벽에 인접한 터널 유전막; 상기 게이트 패턴에 인접한 블로킹 유전막; 및 상기 터널 유전막 및 블로킹 유전막 사이에 개재된 전하저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 연장되어, 상기 게이트 패턴의 하부면 및 상부면을 덮을 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 제1 서브막(first sub layer) 및 제2 서브막을 포함할 수 있다. 이 경우에, 상기 제1 서브막은 실질적으로 수직으로 연장되어 상기 수직형 활성 패턴의 측벽 및 상기 절연 패턴 사이에 개재될 수 있으며, 상기 제2 서브막은 실질적으로 수평으로 연장되어 상기 각 게이트 패턴의 하부면 및 상부면을 덮을 수 있다. 상기 제1 서브막은 적어도 상기 터널 유전막의 일부분을 포함할 수 있으며, 상기 제2 서브막은 적어도 상기 블로킹 유전막의 일부분을 포함할 수 있다. 상기 제1 및 제2 서브막들 중에서 어느 하나는 상기 전하저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 실질적으로 수직으로 연장되어, 상기 수직형 활성 패턴의 측벽 및 절연 패턴 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 절연 패턴 및 상기 수직형 활성 패턴 사이, 및 상기 리세스 영역의 내측벽 및 상기 수직형 활성 패턴 사이에 개재된 보호 유전 패턴들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 리세스 영역의 바닥면은 상기 공통 소오스 영역의 바닥면 보다 높은 레벨에 위치할 수 있다. 이 경우에, 상기 소자는 상기 리세스 영역의 바닥면 및 상기 웰 영역 사이에 개재되고, 상기 제1 도전형의 도펀트로 카운트 도핑된 영역을 더 포함할 수 있다. 상기 카운트 도핑된 영역은 상기 수직형 활성 패턴 및 상기 웰 영역에 접촉될 수 있다.
다른 실시예에 따른 3차원 반도체 기억 소자는, 기판 내에 배치되고, 제1 도전형의 도펀트로 도핑된 웰 영역; 상기 웰 영역 상에 교대로 그리고 반복적으로 적층된 절연 패턴들 및 게이트 패턴들을 포함하는 적층-구조체; 및 상기 적층-구조체를 관통하고, 차례로 적층된 하부 활성 패턴 및 상부 활성 패턴을 포함하는 수직형 활성 패턴을 포함할 수 있다. 상기 하부 활성 패턴은 그 아래의 기판에 형성된 리세스 영역을 채우고 상기 웰 영역과 접촉된다.
일 실시예에 따르면, 상기 하부 활성 패턴은 단결정 반도체를 포함할 수 있으며, 상기 상부 활성 패턴은 다결정 반도체를 포함할 수 있다.
일 실시예에 따르면, 상기 하부 활성 패턴은 필라 형태일 수 있으며, 상기 상부 활성 패턴은 충전 유전 패턴으로 내부가 채워진 파이프 형태일 수 있다.
일 실시예에 따르면, 상기 소자는 상기 적층-구조체 아래의 상기 웰 영역 내에 형성되고, 제2 도전형의 도펀트로 도핑된 공통 소오스 영역을 더 포함할 수 있다. 이 경우에, 상기 리세스 영역은 상기 공통 소오스 영역을 관통하여, 상기 리세스 영역의 바닥면은 상기 공통 소오스 영역의 하부면 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 적어도 상기 하부 활성 패턴의 상부면의 가장자리는 상기 적층-구조체 내 최하위의 게이트 패턴의 상부면 보다 높을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 상부 활성 패턴의 측벽, 및 상기 최하위의 게이트 패턴 보다 높게 위치한 게이트 패턴 사이에 개재된 제1 게이트 유전막; 및 상기 하부 활성 패턴의 측벽 및 상기 최하위의 게이트 패턴 사이에 개재된 제2 게이트 유전막을 더 포함할 수 있다. 상기 제1 게이트 유전막은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있으며, 상기 제2 게이트 유전막은 상기 하부 활성 패턴의 측벽이 산화되어 형성된 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 활성 패턴의 상부면의 중앙부는 가장자리에 비하여 낮은 레벨에 위치할 수 있다. 상기 상부 활성 패턴은 상기 하부 활성 패턴의 상부면의 중앙부와 접촉될 수 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자의 제조 방법을 제공한다. 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법은 기판 내에 제1 도전형의 도펀트로 도핑된 웰 영역을 형성하는 것; 상기 웰 영역 내에 제2 도전형의 도펀트로 도핑된 공통 소오스 영역을 형성하는 것; 상기 공통 소오스 영역 상에 교대로 그리고 반복적으로 적층된 제1 물질막들 및 제2 물질막들을 형성하는 것; 상기 제2 물질막들, 제1 물질막들 및 기판을 연속적으로 패터닝하여 상기 제2 물질막들 및 제1 물질막들을 관통하는 개구부, 및 상기 개구부에 자기정렬되고 상기 공통 소오스 영역 내에 형성된 리세스 영역을 형성하는 것; 및 상기 개구부 및 리세스 영역 내에 수직형 활성 패턴을 형성하는 것을 포함할 수 있다. 상기 수직형 활성 패턴은 그 아래의 상기 웰 영역과 연결될 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 상기 공통 소오스 영역을 관통하여, 상기 리세스 영역의 바닥면은 상기 공통 소오스 영역의 하부면 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제2 물질막들 및 제1 물질막들을 연속적으로 패터닝하여 교대로 그리고 반복적으로 적층된 제1 물질 패턴들 및 제2 물질 패턴들과, 트렌치를 형성하는 것; 상기 트렌치에 노출된 제2 물질 패턴들을 제거하여 빈 영역들을 형성하는 것; 상기 빈 영역들 내에 각각 게이트 패턴들을 형성하는 것; 및 상기 수직형 활성 패턴 및 상기 각 게이트 패턴 사이에 게이트 유전막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 제1 물질막은 절연 물질을 포함할 수 있으며, 상기 제2 물질막은 상기 제1 물질막에 대하여 식각선택비를 갖는 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 상기 수직형 활성 패턴을 형성하기 전에, 상기 개구부의 측벽 상에 형성될 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 상기 게이트 패턴들을 형성하기 전에, 상기 빈 영역들의 내면들 상에 콘포말하게 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 수직형 활성 패턴을 형성하기 전에, 상기 개구부의 측벽 상에 보호 유전막을 형성하는 것을 더 포함할 수 있다. 상기 보호 유전막은 상기 제2 물질 패턴들에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 이 경우에, 상기 빈 영역들을 형성하는 것은, 상기 제2 물질 패턴들을 제거하여 상기 보호 유전막의 일부분들을 각각 노출시키는 빈 영역들을 형성하는 것; 및 상기 빈 영역들에 노출된 상기 보호 유전막의 일부분들을 제거하여 상기 수직형 활성 패턴의 측벽의 일부분들을 노출시키되, 상기 수직형 활성 패턴과 상기 절연 패턴들 사이, 및 상기 수직형 활성 패턴과 상기 리세스 영역의 내측벽 사이에 상기 보호 유전막의 일 부분들이 잔존되는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 제1 서브막 및 제2 서브막을 포함할 수 있다. 이 경우에, 상기 게이트 유전막을 형성하는 것은, 상기 수직형 활성 패턴을 형성하기 전에, 상기 개구부의 측벽 상에 상기 제1 서브막을 형성하는 것; 및 상기 게이트 패턴들을 형성하기 전에, 상기 빈 영역의 내면 상에 상기 제2 서브막을 콘포말하게 형성하는 것을 포함할 수 있다. 상기 제1 서브막은 적어도 터널 유전막의 일부분을 포함할 수 있으며, 상기 제2 서브막은 적어도 블로킹 유전막의 일부분을 포함할 수 있다. 상기 제1 서브막 및 제2 서브막 중에서 어느 하나는 전하저장막을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 물질막들은 절연 물질을 포함할 수 있으며, 상기 제2 물질막들은 도전 물질을 포함할 수 있다. 이 경우에, 상기 방법은 상기 수직형 활성 패턴을 형성하기 전에, 상기 개구부의 측벽 상에 게이트 유전막을 형성하는 것을 더 포함할 수 있다.
다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법은 기판 내에 제1 도전형의 도펀트로 도핑된 웰 영역을 형성하는 것; 상기 웰 영역 상에 교대로 그리고 반복적으로 적층된 절연막들 및 희생막들을 형성하는 것; 상기 희생막들 및 절연막들과, 상기 기판을 연속적으로 패터닝하여, 상기 희생막들 및 절연막들을 관통하는 개구부, 및 상기 개구부에 자기정렬되고 상기 기판 내에 형성된 리세스 영역을 형성하는 것; 상기 리세스 영역을 채우는 하부 활성 패턴을 형성하는 것; 및 상기 하부 활성 패턴 상 및 상기 개구부 내에 상부 활성 패턴을 형성하는 것을 포함할 수 있다. 상기 하부 활성 패턴은 상기 웰 영역과 접촉될 수 있다.
일 실시예에 따르면, 상기 하부 활성 패턴은 상기 리세스 영역에 노출된 기판을 시드층으로 사용하는 선택적 에피택시얼 성장 공정으로 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 절연막들 및 희생막들을 형성하기 전에, 상기 웰 영역 내에 제2 도전형의 도펀트를 제공하여 공통 소오스 영역을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 개구부 및 리세스 영역을 형성하는 것은, 상기 절연막들, 희생막들, 및 상기 공통 소오스 영역을 연속적으로 패터닝하여, 상기 개구부 및 상기 리세스 영역을 형성하는 것을 포함할 수 있다. 상기 리세스 영역은 상기 공통 소오스 영역을 관통하여, 상기 리세스 영역의 바닥면은 상기 공통 소오스 영역의 하부면 보다 낮은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 상부 활성 패턴을 형성한 후에, 상기 방법은 상기 절연막들 및 희생막들을 연속적으로 패터닝하여, 교대로 그리고 반복적으로 적층된 절연 패턴들 및 희생 패턴들과, 트렌치를 형성하는 것; 상기 트렌치에 노출된 상기 희생 패턴들을 제거하여 빈 영역들을 형성하되, 적어도 최하위의 빈 영역은 상기 하부 활성 패턴의 측벽을 노출시키는 것; 상기 하부 활성 패턴의 노출된 측벽에 산화 공정을 수행하여 산화막을 형성하는 것; 상기 빈 영역들 내에 각각 게이트 패턴들을 형성하는 것; 및 상기 상부 활성 패턴과, 상기 상부 활성 패턴 옆의 게이트 패턴 사이에 게이트 유전막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 제1 서브막 및 제2 서브막을 포함할 수 있다. 이 경우에, 상기 게이트 유전막을 형성하는 것 및 상기 상부 활성 패턴을 형성하는 것은, 상기 하부 활성 패턴의 상부면 및 상기 개구부의 측벽을 포함한 기판 상에 상기 제1 서브막을 콘포말하게 형성하는 것; 상기 제1 서브막 상에 제1 반도체막을 콘포말하게 형성하는 것; 상기 하부 활성 패턴의 상부면의 중앙부 상 및 상기 개구부 외부의 제1 반도체막 및 제1 서브막을 제거하여, 상기 개구부 측벽 상에 차례로 적층된 상기 제1 서브막 및 제1 반도체막을 잔존시키고, 상기 하부 활성 패턴의 상부면의 중앙부를 노출시키는 것; 상기 개구부 측벽 상에 잔존된 제1 반도체막 및 상기 하부 활성 패턴의 상부면의 중앙부와 접촉하는 제2 반도체막을 콘포말하게 형성하는 것; 상기 개구부 외부의 상기 제2 반도체막을 제거하는 것; 및 상기 게이트 패턴들을 형성하기 전에, 상기 빈 영역들의 내면들 상에 상기 제2 서브막을 콘포말하게 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 활성 패턴의 상부면의 상기 노출된 중앙부는 상기 하부 활성 패턴의 상부면의 가장자리 보다 낮게 리세스될 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 수직형 활성 패턴은 상기 공통 소오스 영역 내의 리세스 영역 내에 배치되어, 상기 웰 영역에 연결될 수 있다. 이에 따라, 상기 수직형 활성 패턴 및 상기 공통 소오스 영역 간의 거리를 최소화할 수 있으며, 또한, 상기 수직형 활성 패턴은 상기 웰 영역과 연결될 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 1b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 1c는 도 1b의 A 부분을 확대한 도면.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 2b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 3b는 도 3a의 B 부분을 확대한 도면.
도 3c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 3a의 B 부분을 확대한 도면.
도 3d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 3a의 B 부분을 확대한 도면.
도 4a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도.
도 4b는 도 4a의 C 부분을 확대한 도면.
도 5a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도.
도 5b는 도 5a의 II-II'을 따라 취해진 단면도.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들.
도 10a 내지 10c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위하여 도 4a의 II-II'을 따라 취해진 단면도들.
도 11은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도.
도 12a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도.
도 12b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도.
도 12c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 12d는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 12e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 12f는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 13a 내지 13e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도.
도 15a 내지 15f는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들.
도 16a 및 도 16b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도들.
도 17은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 18은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 1b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이며, 도 1c는 도 1b의 A 부분을 확대한 도면이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100, 이하 기판 이라 함) 내에 제1 도전형의 도펀트로 도핑된 웰 영역(102, well region)이 배치될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 웰 영역(102) 내에 제2 도전형의 도펀트로 도핑된 공통 소오스 영역(105)이 형성될 수 있다. 상기 공통 소오스 영역(105)의 상부면은 상기 기판(100) 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 공통 소오스 영역(105)의 하부면은 상기 웰 영역(102)의 하부면 보다 높은 레벨에 위치할 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다. 예컨대, 상기 웰 영역(102)은 p형 도펀트로 도핑될 수 있으며, 상기 공통 소오스 영역(105)은 n형 도펀트로 도핑될 수 있다.
상기 공통 소오스 영역(105) 상에 교대로 그리고 반복적으로 적층된 절연 패턴들(110a) 및 게이트 패턴들(155L, 155a1, 155a, 155U)을 포함하는 적층-구조체가 배치될 수 있다. 상기 공통 소오스 영역(105) 상에 복수의 상기 적층-구조체들이 배치될 수 있다. 도 1a에 개시된 바와 같이, 상기 적층-구조체들은 제1 방향으로 나란히 연장될 수 있다. 상기 적층-구조체들은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 서로 이격될 수 있다. 상기 제1 및 제2 방향들은 상기 기판(100)의 상부면과 평행할 수 있다.
수직형 활성 패턴(130, vertical active pattern)이 상기 적층-구조체를 관통할 수 있다. 상기 수직형 활성 패턴(130)은 그 아래의 상기 공통 소오스 영역(105) 내에 형성된 리세스 영역(120) 내로 연장될 수 있다. 이로써, 상기 수직형 활성 패턴(130)은 그 아래의 상기 웰 영역(102)과 연결될 수 있다. 도 1b에 개시된 바와 같이, 상기 리세스 영역(120)은 상기 공통 소오스 영역(105)을 수직적으로(vertically)으로 관통할 수 있다. 상기 리세스 영역(120)의 바닥면은 상기 공통 소오스 영역(105)의 하부면 보다 낮은 레벨에 위치할 수 있다. 상기 수직형 활성 패턴(130)은 상기 리세스 영역(120)의 바닥면과 접촉될 수 있다. 이로써, 상기 수직형 활성 패턴(130)은 상기 웰 영역(102)과 접촉될 수 있다. 또한, 상기 수직형 활성 패턴(130)은 상기 리세스 영역(120)의 측벽과 접촉될 수 있다. 이로써, 상기 수직형 활성 패턴(130)은 상기 공통 소오스 영역(105)과 직접 접촉 될 수 있다.
일 실시예에 따르면, 상기 리세스 영역(120)의 바닥면 바로 아래의 상기 웰 영역(102)의 일부분(122)은 고농도 도펀트 농도를 가질 수 있다. 다시 말해서, 상기 웰 영역(102)의 상기 일부분(122)의 상기 제1 도전형의 도펀트 농도는 상기 웰 영역(102)의 다른 부분의 상기 제1 도전형의 도펀트 농도 보다 높을 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴(130)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상기 수직형 활성 패턴(130)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 수직형 활성 패턴(130)의 내부는 충전 유전 패턴(132)에 의해 채워질 수 있다.
게이트 유전막(150)이 상기 수직형 활성 패턴(130)의 측벽과 상기 각 게이트 패턴(155L, 155a1, 155a 또는 155U) 사이에 배치될 수 있다. 일 실시예에 따르면, 도 1b에 개시된 바와 같이, 상기 게이트 유전막(150)은 연장되어 상기 각 게이트 패턴(155L, 155a1, 155a 또는 155U)의 하부면 및 상부면을 덮을 수 있다. 즉, 상기 게이트 유전막(150)의 연장된 부분은 상기 각 게이트 패턴(155L, 155a1, 155a 또는 155U) 및 상기 각 게이트 패턴(155L, 155a1, 155a 또는 155U)에 인접한 절연 패턴(110a) 사이에 개재될 수 있다. 상기 게이트 유전막(150)의 연장된 부분은 아래위로 이웃한 게이트 유전막(150)의 유전막과 이어질 수 있다.
도 1c를 참조하여 상기 게이트 유전막(150)을 좀더 구체적으로 설명한다.
도 1c를 참조하면, 일 실시예에 따르면, 상기 게이트 유전막(150)은 터널 유전막(141), 전하저장막(142) 및 블로킹 유전막(143)을 포함할 수 있다. 상기 터널 유전막(141)은 상기 수직형 활성 패턴(130)의 측벽에 인접하고, 상기 블로킹 유전막(143)은 상기 게이트 패턴(155L, 155a1, 155a 또는 155U)에 인접할 수 있다. 상기 전하저장막(142)은 상기 터널 유전막(141) 및 블로킹 유전막(143) 사이에 개재될 수 있다. 일 실시예에 따르면, 도 1c에 개시된 바와 같이, 상기 게이트 유전막(150)의 전체(즉, 터널 유전막(141), 전하저장막(142) 및 블로킹 유전막(143))가 연장되어 상기 게이트 패턴(155L, 155a1, 155a 또는 155U)의 하부면 및 상부면을 덮을 수 있다.
상기 터널 유전막(141)은 산화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 터널 유전막(141)은 단일층(single layered) 또는 다층(multi-layered)일 수 있다. 상기 전하저장막(142)은 전하를 저장할 수 있는 트랩들을 갖는 유전 물질, 예컨대, 질화물 및/또는 금속 산화물 등을 포함할 수 있다. 상기 블로킹 유전막(143)은 상기 터널 유전막(141) 보다 높은 유전상수를 갖는 고유전막(ex, 산화알루미늄 또는 산화하프늄 등과 같은 금속 산화물 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막(143)은 장벽 유전막을 더 포함할 수 있다. 상기 장벽 유전막은 상기 블로킹 유전막(143) 내 상기 고유전막 보다 밴드 갭이 큰 유전 물질을 포함할 수 있다. 예컨대, 상기 장벽 유전막은 산화물을 포함할 수 있다. 상기 장벽 유전막은 상기 고유전막 및 상기 전하저장막(142) 사이에 개재될 수 있다.
상기 적층-구조체 내 최하위의 게이트 패턴(155L)은 접지 선택 게이트에 해당할 수 있다. 상기 최하위의 게이트 패턴(155L)을 포함하는 접지 선택 트랜지스터는 상기 수직형 활성 패턴(130)의 측벽에 정의된 수직형 채널 영역을 포함할 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 상기 최하위의 게이트 패턴(155L)의 하부면의 전체가 상기 공통 소오스 영역(105)과 실질적으로 중첩될 수 있다.
상기 적층-구조체 내 최상위의 게이트 패턴(155U)은 스트링 선택 게이트에 해당할 수 있다. 상기 최하위 및 최상위 게이트 패턴들(155L, 155U) 사이의 게이트 패턴들(155a1, 155a)은 셀 게이트들에 해당할 수 있다. 상기 최상위의 게이트 패턴(155U)을 포함하는 스트링 선택 트랜지스터, 및 상기 셀 게이트들을 포함하는 셀 트랜지스터들도 상기 수직형 활성 패턴(130a)의 측벽에 정의된 수직형 채널 영역들을 포함할 수 있다. 상기 수직형 활성 패턴(130)에 하나의 셀 스트링(cell string)을 구성하는 접지 선택, 셀, 스트링 선택 트랜지스터들의 수직형 채널 영역들이 정의될 수 있다.
일 실시예에 따르면, 상기 셀 게이트들로 사용되는 게이트 패턴들 중에서 상기 최하위의 게이트 패턴(155L)에 가장 인접한 게이트 패턴은 더미 셀 게이트에 해당할 수 있다. 예컨대, 상기 최하위의 게이트 패턴(155L) 바로 위에 배치된 게이트 패턴(155a1)이 더미 셀 게이트일 수 있다. 다시 말해서, 상기 기판(100)으로부터 2번째로 적층된 게이트 패턴(155a1)이 더미 셀 게이트일 수 있다. 물론, 상기 최하위의 게이트 패턴(155L)과 2번째로 적층된 게이트 패턴(155a1) 사이에는 상기 절연 패턴(110)이 배치된다. 예컨대, 상기 2번째로 적층된 게이트 패턴(155a1)을 포함하는 더미 셀 트랜지스터는 데이터를 저장하는 셀 트랜지스터와 동일한 형태를 가지는 반면에, 셀 트랜지스터로서의 기능을 수행하지 않을 수 있다. 예컨대, 상기 셀 스트링의 동작 시에, 상기 더미 셀 트랜지스터는 온 오프 기능만을 수행할 수 있다. 이와는 다르게, 상기 2번째로 적층된 게이트 패턴(155a1)는 제2 접지 선택 게이트일 수도 있다. 이 경우에, 상기 셀 스트링은 복수의 접지 선택 트랜지스터들을 포함할 수 있다.
복수의 상기 수직형 활성 패턴들(130)이 상기 각 적층-구조체를 관통할 수 있다. 도 1a에 도시된 바와 같이, 상기 각 적층-구조체를 관통하는 상기 수직형 활성 패턴들(130)은 상기 제1 방향으로 배열되어 하나의 열을 이룰 수 있다. 이와는 다르게, 상기 각 적층-구조체를 관통하는 수직형 활성 패턴들(130)은 상기 제1 방향으로 지그재그 형태로 배열될 수도 있다.
상기 수직형 활성 패턴(130)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 수직형 활성 패턴(130)은 상기 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 상기 수직형 활성 패턴(130)은 언도프트 상태(undoped state)이거나, 상기 제1 도전형의 도펀트로 도핑될 수 있다. 상기 수직형 활성 패턴(130)은 다결정 상태 또는 단결정 상태일 수 있다. 상기 게이트 패턴들(155L, 155a1, 155a, 155U)은 도전 물질을 포함한다. 예컨대, 상기 게이트 패턴들(155L, 155a1, 155a, 155U)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 구리 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 또는 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다. 상기 절연 패턴들(110a)은 산화물을 포함할 수 있다.
상기 적층-구조체들 사이에 소자분리 패턴(160a)이 배치될 수 있다. 상기 소자분리 패턴(160a)의 상부면은 상기 적층-구조체의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 기판(100) 상에 층간 유전막(165)이 배치될 수 있다. 상기 콘택 플러그(167)가 상기 층간 유전막(165)을 관통하여 상기 수직형 활성 패턴(130)의 상단에 접속될 수 있다. 상기 수직형 활성 패턴(130)의 윗부분 내에 상기 제2 도전형의 도펀트로 도핑된 드레인이 형성될 수 있다. 상기 드레인의 하부면은 상기 최상위의 게이트 패턴(155U)의 상부면에 근접한 레벨에 위치할 수 있다. 비트 라인(170)이 상기 층간 유전막(165) 상에 배치되어, 상기 콘택 플러그(167)에 접속될 수 있다. 상기 비트 라인(170)은 상기 제2 방향으로 연장되어 상기 적층-구조체와 교차할 수 있다. 상기 층간 유전막(165)을 산화물을 포함할 수 있다. 상기 콘택 플러그(167)는 도전 물질을 포함한다. 예컨대, 상기 콘택 플러그(167)는 텅스텐 등을 포함할 수 있다. 상기 비트 라인(170)도 도전 물질을 포함한다. 예컨대, 상기 비트 라인(170)은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 수직형 활성 패턴(130)은 상기 공통 소오스 영역(105)을 관통하는 리세스 영역(120) 내에 배치되어, 상기 웰 영역(102)에 연결될 수 있다. 또한, 상기 공통 소오스 영역(105)은 상기 최하위의 게이트 패턴(155L) 아래에 배치될 수 있다. 이에 따라, 상기 수직형 활성 패턴(130)은 상기 공통 소오스 영역(105) 간의 거리를 최소화할 수 있으며, 또한, 상기 수직형 활성 패턴(130)은 상기 웰 영역(102)과 연결될 수 있다. 그 결과, 상기 수직형 활성 패턴(130)을 통하여 흐르는 전류는 상기 공통 소오스 영역(105)으로 신속히 흐를 수 있다. 따라서, 셀 트랜지스터의 전류량의 감소를 최소화할 수 있다. 또한, 상기 수직형 활성 패턴(130)이 상기 웰 영역(102)와 연결됨으로써, 셀 트랜지스터들의 소거 동작이 매우 용이하다. 결과적으로, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 실시예에 따른 3차원 반도체 기억 소자의 변형예들을 도면들을 참조하여 설명한다. 변형예들에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위하여 생략한다.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 2a를 참조하면, 본 변형예에 따르면, 보호 유전 패턴들(173a)이 절연 패턴들(110a) 및 수직형 활성 패턴(130) 사이, 및 리세스 영역(120)의 내측벽 및 수직형 활성 패턴(130) 사이에 개재될 수 있다. 상기 보호 유전 패턴(173a)은 제조 공정 시에 상기 수직형 활성 패턴(130)을 보호할 수 있는 유전 물질을 포함할 수 있다. 예컨대, 상기 보호 유전 패턴(173a)은 산화물을 포함할 수 있다. 본 변형예에 따르면, 캐핑 반도체 패턴(175)이 상기 수직형 활성 패턴(130) 상에 배치될 수 있다. 상기 캐핑 반도체 패턴(175)는 최상위의 절연 패턴(110a) 및 수직형 활성 패턴(130) 사이에 위치한 보호 유전 패턴(173a) 상에도 배치될 수 있다. 상기 수직형 활성 패턴(130)의 상단은 상기 최상위의 절연 패턴(110a)의 상부면 보다 낮은 레벨에 위치할 수 있다. 상기 캐핑 반도체 패턴(175)의 상부면이 상기 최상위의 절연 패턴(110a)의 상부면과 공면을 이룰 수 있다. 상기 캐핑 반도체 패턴(175)는 상기 수직형 활성 패턴(130)과 동일한 반도체 물질을 포함할 수 있다. 상기 캐핑 반도체 패턴(175)는 상기 제2 도전형의 도펀트로 도핑될 수 있다. 콘택 플러그(167)는 상기 캐핑 반도체 패턴(175)에 접속될 수 있다.
도 2b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이다.
도 2b를 참조하면, 본 변형예에 따르면, 리세스 영역(120)의 바닥면은 상기 공통 소오스 영역(105)의 하부면 보다 높은 레벨에 위치할 수 있다. 이 경우에, 상기 리세스 영역(120)의 바닥면 아래에 상기 제1 도전형의 도펀트로 카운트(counter) 도핑된 영역(122a)이 배치될 수 있다. 상기 카운트 도핑된 영역(122a)은 상기 수직형 활성 패턴(130) 및 상기 웰 영역(102)과 접촉될 수 있다. 이에 따라, 상기 수직형 활성 패턴(130)은 상기 제1 도전형의 카운트 도핑된 영역(122a)을 통하여 상기 웰 영역(102)과 연결될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이고, 도 3b는 도 3a의 B 부분을 확대한 도면이다.
도 3a를 참조하면, 본 변형예에 따른 게이트 유전막(150a)은 수직형 활성 패턴(130a) 및 각 게이트 패턴(155L, 155a1, 155a 또는 155U) 사이에 개재될 수 있다. 상기 게이트 유전막(150a)은 제1 서브막(147, fist sub layer) 및 제2 서브막(149, second sub layer)을 포함할 수 있다. 상기 제1 서브막(147)은 실질적으로 수직적으로 연장되어, 상기 수직형 활성 패턴(130a) 및 절연 패턴(110a) 사이에 개재될 수 있다. 상기 제2 서브막(149)은 실질적으로 수평적으로 연장되어, 상기 게이트 패턴(155L, 155a1, 155a, 155U)의 하부면 및 상부면을 덮을 수 있다. 상기 게이트 유전막(150a)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 이때, 상기 제1 서브막(147)은 적어도 상기 터널 유전막의 일부분을 포함할 수 있으며, 상기 제2 서브막(149)은 적어도 상기 블로킹 유전막의 일부분을 포함할 수 있다. 이때, 상기 제1 및 제2 서브막들(147, 149) 중에서 어느 하나는 상기 전하저장막을 포함할 수 있다. 다시 말해서, 상기 터널 유전막, 전하저장막 및 블로킹 유전막을 포함하는 게이트 유전막(150a)의 일부분은 수직적으로 연장될 수 있으며, 다른 부분은 수평적으로 연장될 수 있다.
상기 수직형 활성 패턴(130a)은 제1 반도체 패턴(123) 및 제2 반도체 패턴(124)을 포함할 수 있다. 상기 제1 반도체 패턴(123)은 상기 제2 반도체 패턴(124) 및 상기 제1 서브막(147) 사이에 개재될 수 있다. 상기 제1 반도체 패턴(123)은 상기 제1 서브막(147)에 접촉될 수 있다. 일 실시예에 따르면, 상기 제1 반도체 패턴(123)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 반도체 패턴(123)은 리세스 영역(120)의 내면과 접촉되지 않을 수 있다. 상기 제2 반도체 패턴(124)은 상기 제1 반도체 패턴(123) 및 상기 리세스 영역(120)의 내면과 접촉될 수 있다. 상기 제2 반도체 패턴(124)은 하단이 닫힌 상태인 파이프 형태 또는 마카로니 형태일 수 있다. 충전 유전 패턴(132)은 상기 제2 반도체 패턴(124)의 내부를 채울 수 있다. 상기 제1 및 제2 반도체 패턴들(123, 124)은 언도프트 상태이거나, 웰 영역(102)과 동일한 타입의 도펀트(즉, 상기 제1 도전형의 도펀트)로 도핑될 수 있다.
일 실시예에 따르면, 도 3b에 도시된 바와 같이, 상기 게이트 유전막(150a)의 제1 서브막(147)은 터널 유전막(141), 전하저장막(142) 및 장벽 유전막(144)을 포함할 수 있다. 이 경우에, 상기 제2 서브막(149)은 상기 터널 유전막(141)에 비하여 높은 유전상수를 갖는 고유전막(ex, 알루미늄 산화막, 또는 하프늄 산화막 등과 같은 금속성 산화막 등)을 포함할 수 있다. 상기 장벽 유전막(144)은 상기 고유전 물질의 밴드갭 보다 큰 밴드갭을 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 장벽 유전막(144)은 산화물을 포함할 수 있다. 상기 전하저장막(142) 및 상기 게이트 패턴(155L, 155a1, 155a 또는 155U) 사이에 위치한 상기 장벽 유전막(144) 및 고유전 물질을 포함한 제2 서브막(149)은 상기 블로킹 유전막에 해당할 수 있다. 다시 말해서, 상기 제1 서브막(147)은 터널 유전막(141), 전하저장막(142) 및 블로킹 유전막의 일부분(즉, 장벽 유전막(144))을 포함할 수 있으며, 상기 제2 서브막(149)은 상기 블로킹 유전막의 다른 부분(즉, 상기 고유전막)을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 서브막 및 제2 서브막은 다르게 조합될 수도 있다.
도 3c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 3a의 B 부분을 확대한 도면이다.
도 3c를 참조하면, 본 변형예에 따른 게이트 유전막(150b)의 제1 서브막(147a)은 터널 유전막(141) 및 전하저장막(142)을 포함할 수 있으며, 제2 서브막(149a)은 장벽 유전막(144) 및 고유전막(146)을 포함할 수 있다. 상기 고유전막은 도 3b에서 설명한 고유전막과 동일한 물질로 형성될 수 있다. 본 변형예에 따르면, 상기 제2 서브막(149a)은 블로킹 유전막에 해당할 수 있다. 다시 말해서, 본 변형예에 따르면, 상기 제1 서브막(147a)이 터널 유전막(141) 및 전하저장막(142)을 포함하고, 상기 제2 서브막(149a)이 블로킹 유전막을 포함할 수 있다.
도 3d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 3a의 B 부분을 확대한 도면이다.
도 3d를 참조하면, 본 변형예에 따르면, 게이트 유전막(150c)의 제1 서브막(147b)이 터널 유전막을 포함할 수 있으며, 제2 서브막(149b)은 전하저장막(142) 및 블로킹 유전막(143)을 포함할 수 있다. 다시 말해서, 본 변형예에 따르면, 상기 터널 유전막이 수직적으로 연장되어 수직형 활성 패턴(130a) 및 절연 패턴(110a) 사이에 개재될 수 있으며, 상기 전하저장막(142) 및 블로킹 유전막(143)이 수평적으로 연장되어 상기 게이트 패턴(155L, 155a1, 155a 또는 155U)의 상부면 및 하부면을 덮을 수 있다.
본 발명의 일 실시예에 따른 게이트 유전막의 제1 및 제2 서브막들은 상술된 도 3b, 도 3c 및 도 3d에 개시된 변형예들에 한정되지 않는다. 상기 제1 및 제2 서브막들은 또 다른 조합으로 구성될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도이고, 도 4b는 도 4a의 C 부분을 확대한 도면이다.
도 4a 및 도 4b를 참조하면, 본 변형예에 따르면, 본 변형예에 따르면, 수직형 활성 패턴(130a) 및 게이트 패턴(155L, 155a1, 155a 또는 155U) 사이의 게이트 유전막(150d)의 전체가 실질적으로 수직으로 연장될 수 있다. 즉, 상기 게이트 유전막(150d) 내 터널 유전막(141), 전하저장막(142) 및 블로킹 유전막(143) 모두가 실질적으로 수직으로 연장될 수 있다. 상기 게이트 유전막(150d)의 연장부는 상기 수직형 활성 패턴(130a) 및 절연 패턴(110a) 사이에 개재될 수 있다.
도 1a 및 도 1b의 적층-구조체는 상기 제1 방향으로 연장된 라인 형태일 수 있다. 이와는 다르게, 적층-구조체는 평판 형태의 게이트 패턴들을 포함할 수 있다. 이를 도면들을 참조하여 설명한다.
도 5a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도이고, 도 5b는 도 5a의 II-II'을 따라 취해진 단면도이다.
도 5a 및 도 5b를 참조하면, 본 변형예에 따른 적층-구조체는 교대로 그리고 반복적으로 적층된 절연 패턴들(210, 210U) 및 게이트 패턴들(220L, 220a, 220, 220U)을 포함할 수 있다. 최하위의 게이트 패턴(220L)은 접지 선택 게이트일 수 있으며, 최상위의 게이트 패턴(220U)은 스트링 선택 게이트일 수 있다. 상기 최하위의 게이트 패턴(220L) 바로 위의 게이트 패턴(220a)은 셀 게이트, 더미 셀 게이트 또는 제2 접지 선택 게이트로 이용될 수 있다.
스트링 선택 게이트 아래의 게이트 패턴들(220L, 220a, 220)은 도 5a 및 도 5b에 개시된 바와 같이, 평판 형태일 수 있다. 상기 스트링 선택 게이트에 해당하는 상기 최상위의 게이트 패턴(220U)은 제1 방향으로 연장된 라인 형태일 수 있다. 상기 최상위의 게이트 패턴(220U)은 복수로 제공될 수 있으며, 상기 최상위의 게이트 패턴들(220U)은 상기 제1 방향으로 나란히 연장될 수 있다. 비트라인(170)이 제2 방향으로 연장되어 상기 최상위의 게이트 패턴(220U)을 가로지를 수 있다. 상기 최상위의 게이트 패턴(220U) 상에 위치한 최상위의 절연 패턴(210U)도 상기 최상위의 게이트 패턴(220U)과 마찬가지로 상기 제1 방향으로 연장될 수 있다.
수직형 활성 패턴(130a)이 상기 적층-구조체를 관통하고, 그 아래의 리세스 영역(120)내로 연장될 수 있다. 상기 접지 선택 게이트에 해당하는 상기 최하위의 게이트 패턴(220L)은 기판(100) 내 공통 소오스 영역(102) 상에 배치될 수 있다. 상기 최하위의 게이트 패턴(220L)의 하부면의 전체가 상기 공통 소오스 영역(105)과 실질적으로 중첩될 수 있다. 본 변형예에 따르면, 게이트 유전막(150d)은 상기 적층-구조체를 관통하는 개구부(115)의 내측벽과 상기 수직형 활성 패턴(130a) 사이에 개재될 수 있다. 상기 게이트 유전막(150d)은 실질적으로 수직으로 연장될 수 있다. 상기 개구부(115) 및 리세스 영역(120)은 서로 자기정렬될 수 있다. 상기 게이트 유전막(150d)은 상기 리세스 영역(120) 내로 아래로 연장될 수 있다. 일 실시예에 따르면, 상기 리세스 영역(120) 내 상기 게이트 유전막(150d)의 하단은 상기 리세스 영역(120)의 하부면 보다 높은 레벨에 위치할 수 있다.
하부 층간 유전막(163)이 상기 최상위의 게이트 패턴들(220U) 사이에 배치될 수 있다. 상기 하부 층간 유전막(163)은 상기 최상위의 절연 패턴(210U)의 상부면과 공면을 이룰 수 있다. 상부 층간 유전막(165)이 상기 하부 층간 유전막(163) 및 최상위의 게이트 패턴들(220U) 상에 배치될 수 있다. 상기 절연 패턴들(210)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 게이트 패턴들(220L, 220a, 220, 220U)은 도핑된 반도체(ex, 도핑된 실리콘), 금속(ex, 텅스텐 등), 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
상술된 변형예들의 구성요소들은 서로 조합되거나, 대체될 수 있다. 예컨대, 도 2a의 캐핑 반도체 패턴(175)은 도 1b, 도 3a, 4a 또는 5b에 개시된 수직형 활성 패턴(130 또는 130a) 상에 배치될 수 있다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들이다.
도 6a를 참조하면, 기판(100) 내에 제1 도전형의 도펀트를 제공하여 웰 영역(102)을 형성할 수 있다. 상기 웰 영역(102)의 윗부분에 제2 도전형의 도펀트를 제공하여 공통 소오스 영역(105)을 형성할 수 있다.
상기 공통 소오스 영역(105) 상에 절연막들(110) 및 희생막들(112)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 절연막들(110)은 산화막들로 형성될 수 있다. 상기 희생막들(112)은 상기 절연막들(112)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 희생막들(112)은 질화막들로 형성될 수 있다.
도 6b를 참조하면, 상기 적층된 절연막들(110) 및 희생막들(112)과, 상기 기판(100)을 연속적으로 패터닝하여 개구부(115) 및 리세스 영역(120)을 형성할 수 있다. 상기 개구부(115)는 상기 적층된 절연막들(110) 및 희생막들(112)을 관통하고, 상기 리세스 영역(120)은 상기 개구부(115) 아래의 공통 소오스 영역(102) 내(즉, 기판(100)의 일부분 내)에 형성될 수 있다. 상기 절연막들 및 희생막들(112)과 상기 공통 소오스 영역(105)을 연속적으로 패터닝함으로써, 상기 리세스 영역(120)은 상기 개구부(115)에 자기정렬된다. 상기 리세스 영역(120)은 상기 공통 소오스 영역(105)을 관통하여, 상기 리세스 영역(120)의 바닥면은 상기 공통 소오스 영역(105)의 하부면 보다 낮은 레벨에 위치할 수 있다. 이에 따라, 상기 리세스 영역(120)의 바닥면에는 상기 웰 영역(102)이 노출되며, 상기 리세스 영역(120)의 내측벽에는 상기 공통 소오스 영역(105)이 노출될 수 있다.
상기 리세스 영역(120)의 바닥면을 통하여 상기 제1 도전형의 도펀트를 제공하여, 고농도 영역(122)을 형성할 수 있다. 상기 고농도 영역(122)의 제1 도전형의 도펀트 농도는 상기 웰 영역(102)의 다른 부분에 비하여 높을 수 있다. 즉, 상기 고농도 영역(122)으로 인하여, 상기 웰 영역(102)은 부분적으로 높은 도펀트 농도를 가질 수 있다.
도 6c를 참조하면, 상기 개구부(115) 및 리세스 영역(120)을 갖는 기판(100) 상에 반도체막을 콘포말하게 형성할 수 있다. 이로써, 상기 반도체막은 상기 개구부(115) 및 리세스 영역(120)의 내면 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 반도체막은 상기 리세스 영역(120)의 내면(즉, 내측벽 및 바닥면)과 접촉될 수 있다. 상기 반도체막은 화학기상 증착 공정 및/또는 원자층 증착 공정 등으로 형성될 수 있다. 상기 반도체막 상에 상기 개구부(115)를 채우는 충전 유전막을 형성할 수 있다. 예컨대, 상기 충전 유전막은 산화막으로 형성될 수 있다.
상기 충전 유전막 및 상기 반도체막을 최상위의 절연막(110)이 노출될 때까지 평탄화시키어, 상기 연통하는 개구부(115) 및 리세스 영역(120) 내에 수직형 활성 패턴(130) 및 충전 유전 패턴(132)을 형성할 수 있다.
도 6d를 참조하면, 상기 적층된 절연막들(110) 및 희생막들(112)을 연속적으로 패터닝하여 트렌치(135)를 형성할 수 있다. 상기 트렌치(135) 옆에 교대로 그리고 반복적으로 적층된 절연 패턴들(110a) 및 희생 패턴들(112a)이 형성될 수 있다. 상기 적층된 절연 패턴들(110a) 및 희생 패턴들(112a)은 상기 개구부(115)를 포함할 수 있다. 즉, 상기 수직형 활성 패턴들(130)은 상기 절연 패턴들(110a) 및 희생 패턴들(112a)을 연속적으로 관통할 수 있다. 상기 절연 패턴들(110a) 및 희생 패턴들(112a)의 측벽들은 상기 트렌치(135)에 노출된다.
도 6e를 참조하면, 상기 트렌치(135)에 노출된 상기 희생 패턴들(112a)를 제거하여 빈 영역들(140)을 형성할 수 있다. 상기 각 빈 영역(140)은 상기 각 희생 패턴(112a)이 제거된 영역에 해당한다. 상기 빈 영역들(140)은 상기 수직형 활성 패턴(130)의 측벽의 일부분들을 각각 노출시킬 수 있다.
도 6f를 참조하면, 상기 빈 영역들(140)을 갖는 기판(100) 상에 게이트 유전막(150)을 콘포말하게 형성할 수 있다. 이에 따라, 상기 게이트 유전막(150)은 상기 빈 영역들(140)의 내면들 상에 콘포말하게 형성될 수 있다. 상기 게이트 유전막(150)은 도 1b 및 도 1c를 참조하여 설명한 바와 같이, 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다.
상기 게이트 유전막(150)을 갖는 기판(100) 상에 상기 빈 영역들(140)을 채우는 게이트 도전막(155)을 형성할 수 있다. 상기 게이트 도전막(155)은 상기 트렌치(135)의 내부에도 형성될 수 있다. 이때, 상기 게이트 도전막(155)은 상기 트렌치(135)를 부분적으로 채울 수 있다. 이에 따라, 상기 트렌치(135) 내에 상기 게이트 도전막(155)으로 둘러싸인 공간이 형성될 수 있다. 상기 공간의 바닥면은 최하위의 빈 영역(140)의 내 상부면 보다 낮을 수 있다.
도 6g를 참조하면, 상기 게이트 도전막(155)을 식각하여 상기 빈 영역들(140)을 각각 채우는 게이트 패턴들(155L, 155a1, 155a, 155U)을 형성할 수 있다. 상기 게이트 도전막(155)의 식각 공정에 의하여 상기 게이트 패턴들(155L, 155a1, 155a, 155U)은 서로 분리된다. 일 실시예에 따르면, 상기 게이트 도전막(155)의 식각 공정은 등방성 식각 공정으로 수행할 수 있다. 상기 게이트 패턴들(155L, 155a1, 155a, 155U)의 형성으로 인하여, 상기 기판(100) 상에 교대로 그리고 반복적으로 적층된 절연 패턴들(110a) 및 게이트 패턴들(155L, 155a1, 155a, 155u)을 포함하는 적층-구조체가 구현될 수 있다. 이어서, 상기 트렌치를 채우는 소자분리 절연막(160)을 형성할 수 있다.
도 6h를 참조하면, 상기 소자분리 절연막(160) 및 상기 게이트 유전막(150)을 상기 절연 패턴들(110a) 중에서 최상위 절연 패턴이 노출될 때까지 평탄화시킬 수 있다. 이에 따라, 상기 적층-구조체들 사이에 소자분리 패턴(160a)이 형성될 수 있다.
이어서, 기판(100) 상에 도 1b의 층간 유전막(165), 콘택 플러그(167) 및 비트 라인(170)을 형성하여 도 1a, 도 1b 및 도 1c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 절연막들(110) 및 희생막들(112)과, 상기 공통 소오스 영역(105)을 연속적으로 패터닝함으로써, 상기 개구부(115) 및 리세스 영역(120)은 자기정렬적으로 형성될 수 있다. 이에 따라, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 2a에 개시된 3차원 반도체 기억 소자의 제조 방법을 도면을 참조하여 설명한다. 이 방법은 도 6a 및 도 6b를 참조하여 설명한 방법들을 포함할 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들이다.
도 6b 및 도 7a를 참조하면, 개구부(115) 및 리세스 영역(120)을 갖는 기판(100) 상에 보호 유전막(173)을 콘포말하게 형성하고, 상기 보호 유전막(173)을 상기 리세스 영역(120)의 바닥면이 노출될 때까지 전면 이방성 식각 할 수 있다. 이에 따라, 도 7a에 도시된 바와 같이, 상기 보호 유전막(173)은 상기 개구부(115) 및 리세스 영역(120)의 측벽 상에 한정적으로 형성될 수 있다. 상기 보호 유전막(173)은 상기 희생막(112)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 보호 유전막(173)은 산화물로 형성될 수 있다.
이어서, 반도체막을 콘포말하게 형성하고, 상기 반도체막 상에 충전 유전막을 형성하고, 상기 충전 유전막 및 반도체막을 평탄화할 수 있다. 이에 따라, 상기 개구부(115) 및 리세스 영역(120) 내에 수직형 활성 패턴(130) 및 충전 유전 패턴(132)이 형성될 수 있다. 상기 수직형 활성 패턴(130)은 상기 리세스 영역(120)의 바닥면과 접촉될 수 있다. 상기 보호 유전막(173)은 상기 수직형 활성 패턴(130)과, 상기 개구부(115) 및 리세스 영역(120)의 내측벽들 사이에 개재될 수 있다.
도 7b를 참조하면, 상기 수직형 활성 패턴(130), 충전 유전 패턴(132) 및 보호 유전막(175)의 상단들을 최상위의 절연막(110)의 상부면 보다 낮게 리세스할 수 있다. 이어서, 상기 개구부(110)를 채우는 캐핑 반도체막을 기판(100) 상에 형성할 수 있으며, 상기 캐핑 반도체막을 상기 최상위의 절연막(110)이 노출될 때까지 평탄화시키어 캐핑 반도체 패턴(175)을 형성할 수 있다. 상기 캐핑 반도체 패턴(175)은 상기 리세스된 수직형 활성 패턴(130), 충전 유전 패턴(132) 및 보호 유전막(175)의 상단을 덮을 수 있다.
이어서, 상기 절연막들(110) 및 희생막들(112)을 연속적으로 패터닝하여 트렌치(135)를 할 수 있다. 이때, 상술된 바와 같이, 트렌치(135) 옆에 교대로 그리고 반복적으로 적층된 절연 패턴들(110a) 및 희생 패턴들(112a)이 형성될 수 있다.
도 7c를 참조하면, 상기 트렌치(135)에 노출된 희생 패턴들(112a)를 제거할 수 있다. 이에 따라, 상기 희생 패턴들(112a) 및 상기 수직형 활성 패턴(130) 상에 개재된 상기 보호 유전막(173)의 일부분들을 각각 노출시키는 빈 영역들(140)을 형성할 수 있다. 상술된 바와 같이, 상기 보호 유전막(173)은 상기 희생 패턴들(112a)과 식각선택비를 가짐으로써, 상기 보호 유전막(173)은 상기 희생 패턴들(112a)을 제거하는 공정으로부터 상기 수직형 활성 패턴(130)을 보호할 수 있다. 상기 보호 유전막(173)은 상기 희생 패턴들(112a)의 제거 공정 시에 식각 정지층으로 사용될 수 있다. 이어서, 상기 보호 유전막(173)의 노출된 일부분들을 제거할 수 있다. 이에 따라, 상기 빈 영역들(140)은 상기 수직형 활성 패턴(130)의 측벽의 일부분들을 각각 노출시킬 수 있다. 상기 보호 유전막(173)의 노출된 부분들을 제거할 때, 보호 유전 패턴들(173a)이 상기 수직형 활성 패턴(130) 및 절연 패턴들(110a) 사이, 및 상기 수직형 활성 패턴(130) 및 리세스 영역(120)의 내측벽 사이에 각각 형성될 수 있다. 상기 보호 유전 패턴들(173a)은 상기 보호 유전막(173)의 잔존된 부분들에 해당한다.
도 7d를 참조하면, 상기 빈 영역들(140)을 갖는 기판(100) 상에 게이트 유전막(150)을 콘포말하게 형성하고, 상기 빈 영역들(140)를 각각 채우는 게이트 패턴들(155L, 155a1, 155a, 155U)을 형성할 수 있다. 이 후에, 상기 트렌치를 채우는 소자분리 패턴(160a)을 형성할 수 있다. 이어서, 도 2a의 층간 유전막(165), 콘택 플러그(167) 및 비트 라인(170)을 형성하여, 도 2a의 3차원 반도체 기억 소자를 구현할 수 있다.
도 2b에 개시된 3차원 반도체 기억 소자의 제조 방법의 특징적인 것은, 리세스 영역(120)의 하부면이 공통 소오스 영역(105)의 하부면 보다 높게 형성하는 것, 및 리세스 영역(120)의 바다면 아래의 공통 소오스 영역(105)을 상기 제1 도전형의 도펀트로 카운트 도핑하여, 카운트 도핑된 영역(122a)을 형성하는 것일 수 있다. 이외의 공정들은 도 7a 내지 도 7d를 참조하여 설명한 것과 동일할 수 있다.
다음으로, 도 3a에 도시된 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다. 이 방법도 도 6a 및 도 6b를 참조하여 설명한 방법들을 포함할 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들이다.
도 6b 및 도 8a를 참조하면, 개구부(115) 및 리세스 영역(120)을 갖는 기판(100) 상에 제1 서브막(147)을 콘포말하게 형성할 수 있다. 상기 제1 서브막(147)은 상기 개구부(115)의 내측벽, 및 상기 리세스 영역(120)의 내면 상에 콘포말하게 형성될 수 있다. 상기 제1 서브막(147)을 갖는 기판(100) 상에 제1 반도체막(121)을 콘포말하게 형성할 수 있다.
도 8b를 참조하면, 상기 리세스 영역(120)의 바닥면 상에 위치한 제1 반도체막(121) 및 제1 서브막(147)을 제거할 수 있다. 이때, 상기 개구부(115) 외부에 위치한 제1 반도체막(121) 및 제1 서브막(147)도 제거될 수 있다. 이에 따라, 상기 리세스 영역(120) 및 개구부(115)의 측벽들 상에 차례로 적층된 제1 서브막(147) 및 제1 반도체 패턴(123)이 형성될 수 있다. 상기 제1 반도체막(121)의 일부분에 해당한다. 일 실시예에 따르면, 상기 제1 반도체막(121) 및 제1 서브막(147)을 상기 리세스 영역(120)의 바닥면이 노출될 때까지 전면 이방성 식각하여, 상기 제1 반도체 패턴(123)을 형성할 수 있다. 상기 제1 반도체 패턴(123)은 상기 제1 서브막(147)에 의하여 상기 리세스 영역(120)의 내면과 접촉되지 않을 수 있다.
도 8c를 참조하면, 이어서, 상기 제1 서브막(147)을 등방성 식각하여 상기 리세스 영역(120)의 내측벽의 적어도 일부분을 노출시킬 수 있다. 이때, 상기 리세스 영역(120) 내 상기 제1 반도체 패턴(123)의 일부분도 식각될 수 있다.
도 8d를 참조하면, 이어서, 상기 기판(100) 상에 제2 반도체막을 콘포말하게 형성하고, 상기 제2 반도체막 상에 상기 개구부(115)를 채우는 충전 유전막을 형성할 수 있다. 상기 제2 반도체막은 상기 제1 반도체 패턴(123)과 접촉되며, 또한, 상기 리세스 영역(120)의 바닥면 및 노출된 내측벽과 접촉될 수 있다.
상기 제2 반도체막 및 충전 유전막을 평탄화시키어, 상기 개구부(115) 및 리세스 영역(120) 내에 제2 반도체 패턴(124) 및 충전 유전 패턴(132)을 형성할 수 있다. 상기 제2 반도체 패턴(124)은 상기 제1 반도체 패턴(123) 및 상기 리세스 영역(120)의 바닥면 및 내측벽의 적어도 일부분과 접촉될 수 있다. 상기 제1 및 제2 반도체 패턴들(123, 124)은 수직형 활성 패턴(130a)을 구성할 수 있다.
도 8e를 참조하면, 이어서, 상기 절연막들(110) 및 희생막들(112)을 연속적으로 패터닝하여, 트렌치(135), 절연 패턴들(110a) 및 희생 패턴들(112)을 형성할 수 있다. 상기 희생 패턴들(112)을 제거하여 빈 영역들(140)을 형성할 수 있다. 이때, 상기 빈 영역들(140)은 상기 제1 서브막(147)의 일부분들을 각각 노출시킬 수 있다.
도 8f를 참조하면, 상기 빈 영역들(140)을 갖는 기판(100) 상에 제2 서브막(149)을 콘포말하게 형성할 수 있다. 상기 제2 서브막(149)은 상기 빈 영역들(140)의 내면들 상에 콘포말하게 형성될 수 있다. 상기 제2 서브막(149)은 상기 빈 영역들(140)에 노출된 제1 서브막(147)과 접촉될 수 있다. 상기 제1 및 제2 서브막들(147, 149)은 게이트 유전막(150a)에 포함될 수 있다. 상기 제1 서브막(147)은 적어도 터널 유전막의 일부분을 포함할 수 있으며, 상기 제2 서브막(149)은 적어도 블로킹 유전막의 일부분을 포함할 수 있다. 이때, 상기 제1 및 제2 서브막들(147, 149) 중에서 어느 하나는 전하저장막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 서브막들(147, 149)은 도 3b를 참조하여 설명한 것과 동일할 수 있다. 이와는 달리, 상기 제1 및 제2 서브막들(147, 149)은 도 3c의 제1 서브막(147a) 및 제2 서브막(149a)으로 구현될 수 있다. 이와는 또 다르게, 상기 제1 및 제2 서브막들(147, 149)은 도 3d의 제1 및 제2 서브막들(149b, 149c)로 구현될 수도 있다.
이어서, 상기 빈 영역들(140)을 각각 채우는 게이트 패턴들(155L, 155a1, 155a, 155U)을 형성하고, 상기 트렌치를 채우는 소자분리 패턴(160a)을 형성할 수 있다. 이어서, 도 3a에 개시된 층간 유전막(165), 콘택 플러그(167) 및 비트 라인(170)을 형성할 수 있다.
다음으로, 도 4a 및 도 4b에 개시된 3차원 반도체 기억 소자의 제조 방법을 설명한다. 이 방법도 도 6a 및 도 6b를 참조하여 설명한 방법들을 포함할 수 있다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위하여 도 1a의 I-I'을 따라 취해진 단면도들이다.
도 6b 및 도 9a를 참조하면, 개구부(115) 및 리세스 영역(120)을 갖는 기판(100) 상에 게이트 유전막(150d)을 콘포말하게 형성할 수 있다. 상기 게이트 유전막(150d) 상에 제1 반도체막을 콘포말하게 형성할 수 있다. 이어서, 상기 제1 반도체막 및 게이트 유전막(150d)을 상기 리세스 영역(120)의 바닥면이 노출될 때까지 평탄화시키어, 상기 개구부(115) 및 리세스 영역(120) 내에 제1 반도체 패턴(123)을 형성할 수 있다. 이때, 상기 게이트 유전막(150d)도 개구부(115) 및 리세스 영역(120) 내에 한정적으로 배치될 수 있다. 상기 제1 반도체 패턴(123)은 상기 게이트 유전막(150d)에 의하여 상기 개구부(115)의 측벽 및 리세스 영역(120)의 내면과 접촉되지 않을 수 있다.
도 9b를 참조하면, 이어서, 상기 기판(100) 전면 상에 제2 반도체막을 콘포말하게 형성하고, 상기 제2 반도체막 상에 충전 유전막을 형성할 수 있다. 상기 충전 유전막 및 제2 반도체막을 평탄화시키어, 상기 개구부(115) 및 리세스 영역(120) 내에 제2 반도체 패턴(124) 및 충전 유전 패턴(132)을 형성할 수 있다. 상기 제1 및 제2 반도체 패턴들(123, 124)은 수직형 활성 패턴(130a)을 구성할 수 있다. 이어서, 상기 절연막들(110) 및 희생막들(112)을 연속적으로 패터닝하여, 트렌치(135), 절연 패턴들(110a) 및 희생 패턴들(112a)을 형성할 수 있다. 본 변형예에 따르면, 상기 트렌치(135)의 아래에 상기 절연막들(110) 중에서 최하위의 절연막(110)의 일부분이 잔존될 수 있다.
도 9c를 참조하면, 상기 희생 패턴들(112a)을 제거하여 빈 영역들(140)을 형성할 수 있다. 상기 빈 영역들(140)은 상기 게이트 유전막(150d)을 노출시킬 수 있다. 특히, 상기 게이트 유전막(150d) 내 블로킹 유전막(도 4b의 143)을 노출시킬 수 있다.
이어서, 상기 기판(100) 상에 상기 빈 영역들(140)을 채우는 게이트 도전막(155)을 형성할 수 있다.
도 9d를 참조하면, 상기 빈 영역들(140) 외부의 게이트 도전막(155)을 제거하여, 상기 빈 영역들(140)을 각각 채우는 게이트 패턴들(155L, 155a1, 155a, 155U)을 형성할 수 있다. 이어서, 상기 트렌치를 채우는 소자분리 패턴(160a)을 형성할 수 있다. 이어서, 도 4a의 층간 유전막(165), 콘택 플러그(167) 및 비트 라인(170)을 형성할 수 있다. 이로써, 도 4a 및 도 4b의 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 5a 및 도 5b의 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 10a 내지 10c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위하여 도 4a의 II-II'을 따라 취해진 단면도들이다.
도 10a를 참조하면, 기판(100) 내 공통 소오스 영역(105) 상에 절연막들(210) 및 게이트막들(220)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 절연막들(210) 및 게이트막들(220L, 220a, 220)은 평판 형태일 수 있다.
도 10b를 참조하면, 최상위의 절연막 및 게이트막을 패터닝하여 최상위 게이트 패턴(220U) 및 최상위 절연 패턴(210U)을 형성할 수 있다. 상기 최상위 게이트 및 절연 패턴들(220U, 210U)은 도 5a에 개시된 바와 같이 일 방향으로 연장된 라인 형태일 수 있다. 하부 층간 유전막(163)을 기판(100) 상에 형성하고, 상기 하부 층간 유전막(163)을 평탄화할 수 있다.
상기 절연막들(210), 게이트막들(220L, 220a, 220) 및 최상위 게이트 및 절연 패턴들(220U, 210)과, 상기 공통 소오스 영역(105)을 연속적으로 패터닝하여 개구부(115) 및 리세스 영역(120)을 형성할 수 있다. 상기 리세스 영역(120)은 상기 개구부(115)에 자기 정렬적으로 형성될 수 있다. 상기 리세스 영역(120)의 바닥면을 통하여 제1 도전형의 도펀트를 제공하여, 고농도 영역(122)을 형성할 수 있다.
이어서, 상기 기판(100) 전면 상에 게이트 유전막(150d)을 콘포말하게 형성하고, 게이트 유전막(150d) 상에 제1 반도체막을 콘포말하게 형성할 수 있다. 상기 제1 반도체막 및 게이트 유전막(150d)을 상기 리세스 영역(120)의 바닥면이 노출될 때까지 전면 이방성 식각하여 상기 개구부(115) 및 리세스 영역(120) 내에 제1 반도체 패턴(123)을 형성할 수 있다.
도 10c를 참조하면, 이어서, 상기 기판(100) 전면 상에 제2 반도체막을 콘포말하게 형성하고, 제2 반도체막 상에 충전 유전막을 형성할 수 있다. 상기 충전 유전막 및 제2 반도체막을 평탄화시키어, 상기 개구부(115) 및 리세스 영역(120)내에 제2 반도체 패턴(124) 및 충전 유전 패턴(132)을 형성할 수 있다. 상기 제1 및 제2 반도체 패턴들(123, 124)은 수직형 활성 패턴(130a)을 구성할 수 있다.
이어서, 도 5b의 상부 유전막(165), 콘택 플러그(167) 및 비트 라인(170)을 형성할 수 있다. 이로써, 도 5a 및 도 5b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술한 방법에 따르면, 상기 최상위의 게이트 패턴(220U)을 형성한 후에, 상기 수직형 활성 패턴(130a)을 형성할 수 있다. 이와는 달리, 상기 개구부(120) 및 리세스 영역(120)과, 상기 수직형 활성 패턴(130a)을 형성한 후에, 상기 촤상위의 게이트 패턴(220U)을 형성할 수도 있다.
한편, 상기 최상위의 게이트 패턴(220U)을 형성할 때, 상기 최상위의 게이트 패턴(220U) 아래의 게이트막들(220, 220a, 220L) 및 절연막들(110)을 연속적으로 패터닝하여 라인 형태의 적층-구조체를 형성할 수 있다. 이 경우에, 도 4a 및 도 4b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다. 다시 말해서, 도 4a 및 도 4b의 3차원 반도체 기억 소자는 도 9a 내지 도 9d를 참조하여 설명한 방법 또는 현재 문단에서 설명하는 도 10a 내지 도 10c의 제조 방법의 일부를 변형하는 방법으로 구현될 수 있다.
(제2 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용한다.
도 11은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 단면도이다.
도 11을 참조하면, 기판(100) 내에 제1 도전형의 도펀트로 도핑된 웰 영역(102)이 배치될 수 있다. 상기 웰 영역(102) 상에 적층-구조체가 배치될 수 있다. 상기 적층-구조체는 교대로 그리고 반복적으로 적층된 절연 패턴들(110a) 및 게이트 패턴들(155L, 155a1, 155a, 155U)을 포함한다. 상기 웰 영역(102) 상에 복수의 상기 적층-구조체들이 배치될 수 있다. 상기 적층-구조체들은 옆으로 서로 이격된다. 상기 적층-구조체들은 도 1a에 개시된 바와 같이 평행하게 연장될 수 있다.
수직형 활성 패턴(280)이 상기 적층-구조체를 관통한다. 또한, 상기 수직형 활성 패턴(280)은 그 아래의 기판(100)에 형성된 리세스 영역(120) 내로 연장될 수 있다. 상기 수직형 활성 패턴(280)은 차례로 적층된 하부 활성 패턴(250) 및 상부 활성 패턴(270)을 포함할 수 있다. 상기 하부 활성 패턴(250)은 상기 리세스 영역(120)을 채울 수 있다. 상기 하부 활성 패턴(250)은 상기 리세스 영역(120)의 내면(즉, 내측벽 및 바닥면)과 접촉될 수 있다. 상기 하부 활성 패턴(250)은 상기 리세스 영역(120) 내에 배치되어, 상기 웰 영역(102)과 접촉된다. 상기 하부 활성 패턴(250)의 상부면은 상기 기판(100)의 상부면 보다 높은 레벨에 위치할 수 있다. 일 실시예에 따르면, 도 11에 개시된 바와 같이, 상기 하부 활성 패턴(250)의 상부면은 최하위의 게이트 패턴(155L)의 하부면 보다 높고 상기 최하위의 게이트 패턴(155L)의 상부면 보다 낮을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 상부 활성 패턴(270)은 상기 하부 활성 패턴(250)의 상부면과 접촉된다. 일 실시예에 따르면, 상기 하부 활성 패턴(250)은 필라 형태일 수 있고, 상기 상부 활성 패턴(270)은 파이프 형태 또는 마카로니 형태일 수 있다. 이 경우에, 상기 상부 활성 패턴(270)의 내부는 충전 유전 패턴(132)에 의하여 채워질 수 있다. 상기 하부 및 상부 활성 패턴들(250, 270)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 하부 및 상부 활성 패턴들(250, 270)은 상기 기판(100)의 반도체 물질과 동일한 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 하부 및 상부 활성 패턴들(250, 270)은 실리콘을 포함할 수 있다. 일 실시예에 따르면, 상기 하부 활성 패턴(250)은 단결정 상태일 수 있다. 상기 상부 활성 패턴(270)은 다결정 상태일 수 있다. 상기 하부 활성 패턴(250)은 상기 웰 영역(102)과 동일한 타입의 도펀트로 도핑될 수 있다. 상기 상부 활성 패턴(250)은 상 웰 영역(102)과 동일한 타입의 도펀트로 도핑되거나, 언도프트 상태(undoped state)일 수 있다.
상기 리세스 영역(120)의 바닥면 아래에 고농도 영역(122)이 배치될 수 있다. 상기 고농도 영역(122)은 상기 웰 영역(102)의 일부분에 해당할 수 있으며, 상기 웰 영역(102)의 다른 부분에 비하여 높은 도펀트 농도를 가질 수 있다. 상기 각 게이트 패턴(155L, 155a1, 155a 또는 155U)과 상기 수직형 활성 패턴(280)의 측벽 사이에 게이트 유전막(150)이 배치될 수 있다. 제1 실시예에 설명한 것과 같이, 상기 게이트 유전막(150)은 수평적으로 연장되어 상기 각 게이트 패턴(155L, 155a1, 155a 또는 155U)의 상부면 및 하부면을 덮을 수 있다.
일 실시예에 따르면, 상기 적층-구조체 양측의 상기 기판(100) 내에 공통 소오스 영역(105a)이 배치될 수 있다. 상기 공통 소오스 영역(105a)은 상기 하부 활성 패턴(250)으로부터 옆으로 이격될 수 있다. 상기 공통 소오스 영역(105a)은 제2 도전형의 도펀트로 도핑된다. 상기 적층-구조체들 사이에 소자분리 패턴(160a)이 배치될 수 있다. 상기 공통 소오스 영역(105a)은 상기 소자분리 패턴(160a) 아래에 배치될 수 있다. 3차원 반도체 기억 소자의 동작 시에, 상기 최하위의 게이트 패턴(155L) 아래의 웰 영역(102)에 채널이 형성될 수 있다. 상기 채널에 의하여 상기 수직형 활성 패턴(280)에 생성되는 채널들과 상기 공통 소오스 영역(105a)이 전기적으로 접속될 수 있다.
층간 유전막(165)을 관통하는 콘택 플러그(167)는 상기 상부 활성 패턴(270)의 상단에 접속될 수 있다. 상기 상부 활성 패턴(270)의 윗부분 내에 상기 제2 도전형의 도펀트로 도핑된 드레인이 배치될 수 있다. 상기 드레인의 하부면은 상기 적층-구조체 내 최상위의 게이트 패턴(155U)의 상부면에 근접한 레벨에 위치할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 수직형 활성 패턴(280)에 포함된 상기 하부 활성 패턴(250)이 상기 리세스 영역(120)을 채워 상기 웰 영역(102)과 접촉된다. 이로써, 수직형 셀 스트링의 동작들의 신뢰성이 향상될 수 있다. 특히, 셀 트랜지스터들의 소거 동작의 신뢰성이 향상될 수 있다. 또한, 상기 수직형 활성 패턴(280)은 상기 하부 활성 패턴(250) 및 상부 활성 패턴(270)으로 구분될 수 있다. 이에 따라, 상기 하부 활성 패턴(250)에 독립적인 추가 공정을 수행할 수 있다. 예컨대, 상기 하부 활성 패턴(250)에 도펀트 농도를 조절할 수 있다. 이에 따라, 상기 3차원 반도체 기억 소자의 특성 조절이 매우 용이해 질 수 있다. 결과적으로, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 실시예의 변형예들을 도면들을 참조하여 설명한다.
도 12a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 단면도이다.
도 12a를 참조하면, 본 변형예에 따르면, 공통 소오스 영역(105)은 상기 적층 구조체들 아래로 연장될 수 있다. 예컨대, 상기 최하위의 게이트 패턴(155L)의 하부면의 전체가 상기 공통 소오스 영역(105)과 실질적으로 중첩될 수 있다. 이 경우에, 상기 리세스 영역(120)은 상기 공통 소오스 영역(105)을 관통하여, 상기 리세스 영역(120)의 바닥면은 상기 공통 소오스 영역(105)의 하부면 보다 낮은 레벨에 위치할 수 있다. 상기 공통 소오스 영역(105)은 상기 하부 활성 패턴(250)의 측벽과 접촉될 수 있다.
도 12b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 12b를 참조하면, 본 변형예에 따르면, 수직형 활성 패턴(280a)은 차례로 적층된 하부 활성 패턴(250) 및 상부 활성 패턴(270a)을 포함할 수 있다. 상기 상부 활성 패턴(270a)과 그 옆의 각 게이트 패턴(150a1, 155a 또는 155U) 사이에 개재된 게이트 유전막(150a)은 제1 서브막(147) 및 제2 서브막(149)을 포함할 수 있다. 제1 실시예에서 설명한 바와 같이, 상기 제1 서브막(147)은 수직으로 연장되어, 상기 상부 활성 패턴(270a) 및 절연 패턴(110a) 사이에 개재될 수 있다. 상기 제2 서브막(149)은 수평으로 연장되어 상기 각 게이트 패턴(150a1, 150a 또는 155U)의 하부면 및 상부면을 덮을 수 있다.
상기 하부 활성 패턴(250)의 상부면이 상기 최하위의 게이트 패턴(155L)의 하부면의 레벨 및 상부면의 레벨 사이의 레벨에 위치하는 경우에, 상기 하부 활성 패턴(250) 및 상기 최하위의 게이트 패턴(155L) 사이에는 상기 제1 서브막(147)이 존재하지 않을 수 있다.
상기 상부 활성 패턴(270a)은 제1 반도체 패턴(265) 및 제2 반도체 패턴(267)을 포함할 수 있다. 상기 제1 반도체 패턴(265)은 상기 제1 서브막(147) 및 제2 반도체 패턴(267) 사이에 개재될 수 있다. 상기 제1 반도체 패턴(265)은 상기 제1 서브막(147)의 일부분에 의하여 상기 하부 활성 패턴(250)의 상부면으로부터 이격될 수 있다. 상기 제2 반도체 패턴(267)은 상기 제1 반도체 패턴(265)과 접촉된다. 또한, 상기 제2 반도체 패턴(267)은 상기 하부 활성 패턴(250)의 상부면과 접촉될 수 있다.
상기 하부 활성 패턴(250)의 상부면은 상기 제2 반도체 패턴(267)과 접촉된 중앙부(252c) 및 상기 제1 서브막(147)과 접촉된 가장자리(252e)로 구분될 수 있다. 이때, 상기 하부 활성 패턴(250)의 상부면의 중앙부(252c)는 가장자리(252e) 보다 낮은 레벨에 위치할 수 있다.
상기 제1 및 제2 반도체 패턴들(265, 267)를 포함하는 상부 활성 패턴(270a)은 파이프 형태 또는 마카로니 형태일 수 있다. 이때, 상기 상부 활성 패턴(270a)의 내부는 충전 유전 패턴(132)으로 채워질 수 있다. 상기 제1 및 제2 반도체 패턴들(265, 267)은 다결정 상태일 수 있다.
본 변형예에서, 상기 제1 및 제2 서브막들(147, 149)은 도 3c의 제1 및 제2 서브막들(147a, 149a) 또는 도 3d의 제1 및 제2 서브막들(147b, 149b)과 대체될 수 있다. 이와는 다르게, 상술한 제1 실시예에 설명한 것과 같이, 상기 제1 및 제2 서브막들(147, 149)은 터널 유전막, 전하저장막 및 블로킹 유전막의 다른 조합으로 구성될 수도 있다.
도 12c는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 12c를 참조하면, 본 변형예에 따르면, 상기 하부 활성 패턴(250)의 상부면의 적어도 가장자리는 상기 최하위의 게이트 패턴(155L)의 상부면 보다 높은 레벨에 위치할 수 있다. 이 경우에, 상기 하부 활성 패턴(250)의 측벽과 상기 최하위의 게이트 패턴(155L) 사이에는 산화막(255)이 배치될 수 있다. 상기 산화막(255)은 상기 하부 활성 패턴(250)의 측벽이 산화되어 형성된 산화막일 수 있다. 이로써, 상기 산화막(255) 옆에 위치한 상기 하부 활성 패턴(250)의 제1 부분의 폭은 상기 리세스 영역(120) 내에 배치된 상기 하부 활성 패턴(250)의 제2 부분의 폭 보다 작을 수 있다.
상기 게이트 유전막(150a)이 상기 제1 및 제2 서브막들(147, 149)을 포함하는 경우에, 상기 산화막(255) 및 상기 제2 서브막(149)이 상기 하부 활성 패턴(250)의 측벽 및 최하위의 게이트 패턴(155L) 사이에 개재될 수 있다. 다시 말해서, 상기 하부 활성 패턴(250)의 측벽과 상기 최하위의 게이트 패턴(155L) 사이에는 상기 제1 서브막(147)이 존재하지 않을 수 있다. 일 실시예에 따르면, 상기 제1 서브막(147)이 전하저장막을 포함하는 경우에, 상기 하부 활성 패턴(250)의 측벽과 상기 최하위의 게이트 패턴(155L) 사이에는 상기 전하저장막이 존재하지 않을 수 있다. 이에 따라, 상기 최하부의 게이트 패턴(155L)을 포함하는 접지 선택 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 상기 하부 활성 패턴(250)은 단결정 상태일 수 있다. 이에 따라, 상기 접지 선택 트랜지스터의 신뢰성은 더욱 향상될 수 있다.
도 12d는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 12d를 참조하면, 본 변형예에 따르면, 하부 활성 패턴(250)의 상부면의 가장자리는 상기 기판(100)으로부터 2번째로 적층된 게이트 패턴(155a1)의 상부면 보다 높은 레벨에 위치하고, 3번째로 적층된 게이트 패턴의 하부면 보다 낮은 레벨에 위치할 수 있다. 상기 2번째 적층된 게이트 패턴(155a1) 및 제3 번째로 적층된 게이트 패턴은 상기 최하위의 게이트 패턴(155L) 상부에 배치된다. 이 경우에, 상기 2번째로 적층된 게이트 패턴(155a1)과 상기 하부 활성 패턴(250)의 측벽 사이에도, 산화막(255)이 배치될 수 있다.
본 변형예에 따르면, 상기 2번째로 적층된 게이트 패턴(155a1)을 포함하는 트랜지스터는 더미 트랜지스터 또는 제2 접지 선택 트랜지스터로 사용될 수 있다. 이 경우에, 예컨대, 상기 게이트 유전막(150a) 옆에 배치되고 셀 트랜지스터들의 게이트들로 사용되는 게이트 패턴들(155a) 중에서, 상기 2번째로 적층된 게이트 패턴(155a1)에 가장 인접한 게이트 패턴(예컨대, 3번째로 적층된 게이트 패턴)은 더미 셀 게이트에 해당할 수 있다. 상술된 바와 같이, 상기 더미 셀 게이트를 포함하는 더미 셀 트랜지스터는 데이터를 저장하는 셀 트랜지스터와 동일한 형태를 가지는 반면에, 셀 트랜지스터로서의 기능을 수행하지 않을 수 있다. 예컨대, 상기 셀 스트링의 동작 시에, 상기 더미 셀 트랜지스터는 온오프 기능만을 수행할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 3번째로 적층된 게이트 패턴은 셀 트랜지스터로 사용될 수도 있다.
도 12e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 12e를 참조하면, 본 변형예에 따르면, 상부 활성 패턴(270a)의 측벽과 게이트 패턴(155a1, 155a 또는 155U) 사이의 게이트 유전막(150d)의 전체가 실질적으로 수직으로 연장되어, 상부 활성 패턴(270a) 및 절연 패턴(110a) 사이에 개재될 수 있다. 이 경우에, 상기 하부 활성 패턴(250)과 상기 최하위의 게이트 패턴(155L) 사이에는 산화막(255) 만이 배치될 수 있다.
도 12f는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 12f를 참조하면, 본 변형예에 따르면, 보호 유전 패턴(173a)이 상부 활성 패턴(270a) 및 절연 패턴(110a) 사이에 개재될 수 있다. 상기 보호 유전 패턴(173a)은 제조 공정 시에, 상기 상부 활성 패턴(270)을 보호할 수 있는 유전 물질을 포함할 수 있다. 본 변형예에 따르면, 상기 하부 활성 패턴(250)과 상기 리세스 영역(120)의 내측벽 사이에는 상기 보호 유전 패턴(173a)이 존재하지 않을 수 있다.
상술된 변형예들의 구성 요소들은 상충되지 않는 한에서 서로 조합되거나, 대체될 수 있다. 예컨대, 도 11의 공통 소오스 영역(105a)은 도 12b 내지 도 12f의 공통 소오스 영역(105)과 대체될 수 있다. 예컨대, 상기 도 11 및 도 12a 내지 12f의 3차원 반도체 기억 소자들에서 상기 하부 활성 패턴들(250)의 상부면의 높이는 서로 대체될 수 있다.
도 13a 내지 13e는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13a를 참조하면, 기판(100)에 제1 도전형의 도펀트를 제공하여 웰 영역(102)을 형성할 수 있다. 상기 웰 영역(102) 상에 교대로 그리고 반복적으로 적층된 절연막들(110) 및 희생막들(112)을 형성할 수 있다.
상기 절연막들(110), 희생막들(112) 및 기판(100)을 연속적으로 패터닝하여 차례로 적층된 리세스 영역(120) 및 개구부(115)를 형성할 수 있다. 상기 개구부(115)는 상기 절연막들(110) 및 희생막들(112)을 관통하고, 상기 리세스 영역(120)은 상기 개구부(115)에 자기 정렬되고, 상기 기판(100) 내에 형성될 수 있다. 상기 리세스 영역(120)은 상기 웰 영역(102)을 노출시킬 수 있다.
도 13b를 참조하면, 상기 리세스 영역(120)의 바닥면을 통하여 상기 제1 도전형의 도펀트를 제공하여 고농도 영역(122)을 형성할 수 있다.
상기 리세스 영역(120)을 채우는 하부 활성 패턴(250)을 형성할 수 있다. 상기 하부 활성 패턴(250)의 상부면은 상기 기판(100)의 상부면 보다 높을 수 있다. 이로써, 상기 하부 활성 패턴(250)의 일부분은 상기 개구부(115)의 아랫부분을 채울 수 있다. 상기 하부 활성 패턴(250)은 상기 웰 영역(102)과 접촉된다.
상기 하부 활성 패턴(250)은 상기 리세스 영역(120)에 기판(100)을 시드층(seed layer)으로 사용하는 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 이에 따라, 상기 하부 활성 패턴(250)은 단결정 상태로 형성될 수 있다. 상기 하부 활성 패턴(250)은 필라 형태로 형성될 수 있다. 상기 하부 활성 패턴(250)은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 하부 활성 패턴(250)은 상기 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ) 방식으로 형성될 수 있다. 이와는 다르게, 상기 하부 활성 패턴(250)은 이온 주입 방식으로 도핑될 수도 있다.
도 13c를 참조하면, 상기 하부 활성 패턴(250)을 갖는 기판(100) 상에 반도체막을 콘포말하게 형성하고, 상기 반도체막 상에 상기 개구부(115)를 채우는 충전 유전막을 형성할 수 있다. 상기 반도체막은 상기 개구부의 내측벽 및 상기 하부 활성 패턴(250)의 상부면 상에 콘포말하게 형성될 수 있다. 상기 반도체막은 상기 하부 활성 패턴(250)과 접촉된다. 상기 반도체막은 화학기상 증착 공정 및/또는 원자층 증착법으로 형성될 수 있다. 이에 따라, 상기 반도체막은 다결정 상태로 형성될 수 있다.
상기 충전 유전막 및 반도체막을 평탄화시키어, 상기 개구부(115) 내에 상부 활성 패턴(270) 및 충전 유전 패턴(132을 형성할 수 있다. 상기 하부 및 상부 활성 패턴들(250, 270)은 수직형 활성 패턴(280)을 구성할 수 있다.
이어서, 상기 절연막들(110) 및 희생막들(112)을 연속적으로 패터닝하여, 트랜치(135), 절연 패턴들(110a) 및 희생 패턴들(112a)을 형성할 수 있다. 상기 수직형 활성 패턴(280)은 상기 절연 패턴들(110a) 및 희생 패턴들(112a)을 관통한다.
이어서, 상기 트렌치(135) 아래의 상기 웰 영역(102) 내에 제2 도전형의 도펀트를 제공하여 공통 소오스 영역(105a)을 형성할 수 있다.
도 13d를 참조하면, 상기 트렌치(135)에 노출된 희생 패턴들(112a)을 제거하여 빈 영역들(140)을 형성할 수 있다. 일 실시예에 따르면, 상기 빈 영역들(140) 중에서 적어도 최하위의 것은 상기 하부 활성 패턴(250)의 측벽을 노출시킬 수 있다.
상기 빈 영역들(140)을 갖는 기판(100) 상에 게이트 유전막(150)을 콘포말하게 형성하고, 상기 빈 영역들(140)을 채우는 게이트 도전막(155)을 형성할 수 있다.
도 13e를 참조하면, 상기 게이트 도전막(155)을 식각하여 상기 빈 영역들(140) 내에 각각 배치된 게이트 패턴들(155L, 155a1, 155a, 155U)을 형성할 수 있다. 이어서, 상기 트렌치를 채우는 소자분리 패턴(160a)을 형성할 수 있다. 이어서, 도 11의 층간 유전막(165), 콘택 플러그(167) 및 비트 라인(170)을 형성하여, 도 11의 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기어 소자에 따르면, 상기 개구부(115) 및 리세스 영역(120)은 자기정렬적으로 형성되고, 상기 하부 활성 패턴(250)은 상기 리세스 영역(120)을 채워 상기 웰 영역(102)과 접촉된다. 상기 하부 활성 패턴(250)을 형성한 후에, 상기 상부 활성 패턴(270)이 형성될 수 있다. 이에 따라, 상기 하부 활성 패턴(250)은 독립적으로 도핑 농도를 조절할 수 있다. 그 결과, 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 구현할 수 있다.
도 12a에 도시된 3차원 반도체 기억 소자의 제조 방법의 특징적인 부분을 도 14를 참조하여 설명한다.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 14를 참조하면, 웰 영역(102)을 갖는 기판(100)에 제2 도전형의 도펀트를 주입하여 공통 소오스 영역(105)을 형성할 수 있다. 상기 공통 소오스 영역(105) 상에 교대로 그리고 반복적으로 적층된 절연막들(110) 및 희생막들(112)을 형성할 수 있다.
상기 절연막들(110), 희생막들(112) 및 기판(100)을 연속적으로 패터닝하여 개구부(115) 및 리세스 영역(120)을 형성할 수 있다. 상기 리세스 영역(120)은 상기 공통 소오스 영역(105)을 관통하여, 상기 리세스 영역(120)의 바닥면은 상기 공통 소오스 영역(105)의 하부면 보다 낮을 수 있다. 상기 리세스 영역(120)의 바닥면은 상기 웰 영역(102)을 노출시킬 수 있으며, 상기 리세스 영역(120)의 내측벽은 상기 공통 소오스 영역(105)을 노출시킬 수 있다. 이 후의 공정들은 도 13b 내지 도 13e를 참조하여 설명한 것과 동일하게 수행할 수 있다. 다만, 도 13c를 참조하여 설명한 공통 소오스 영역(105a)의 형성 방법은 생략될 수 있다.
도 15a 내지 15f는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다. 본 변형예에 따른 제조 방법은 도 14를 참조하여 설명한 방법을 포함할 수 있다.
도 14 및 도 15a를 참조하면, 개구부(115) 및 리세스 영역(120)을 갖는 기판(100)에 상기 리세스 영역(120)을 채우는 하부 활성 패턴(250)을 형성할 수 있다. 상기 하부 활성 패턴(250)은 도 13b를 참조하여 설명한 것과 동일하게 형성할 수 있다. 상기 하부 활성 패턴(250)의 상부면의 레벨은 조절될 수 있다. 도 15a에서는, 상기 하부 활성 패턴(250)의 상부면이 최하위의 희생막의 상부면의 레벨 보다 높고 상기 최하위의 희생막 바로 위의 희생막의 하부면의 레벨 보다 낮게 도시하였다.
상기 하부 활성 패턴(250)을 갖는 기판(100) 상에 제1 서브막(147)을 콘포말하게 형성할 수 있다. 상기 제1 서브막(147) 상에 제1 반도체막(264)을 콘포말하게 형성할 수 있다. 상기 제1 반도체막(264)은 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 상기 제1 반도체막(264)은 다결정 상태로 형성될 수 있다.
도 15b를 참조하면, 상기 제1 반도체막(264) 및 제1 서브막(147)을 하부 활성 패턴(250)의 상부면이 노출될 때까지 전면 이방성 식각할 수 있다. 이에 따라, 상기 개구부(115) 내에 제1 반도체 패턴(265)이 형성될 수 있다. 일 실시예에 따르면, 상기 하부 활성 패턴(250)의 노출된 상부면의 중앙부는, 상기 하부 활성 패턴(250)의 상부면의 가장자리 보다 낮게 리세스 될 수 있다.
도 15c를 참조하면, 상기 제1 반도체 패턴(265)을 갖는 기판(100) 상에 제2 반도체막을 콘포말하게 형성하고, 상기 제2 반도체막 상에 충전 유전막을 형성할 수 있다. 상기 제2 반도체막은 상기 제1 반도체 패턴(265) 및 상기 하부 활성 패턴(250)의 상부면의 중앙부와 접촉될 수 있다.
상기 충전 유전막 및 제2 반도체막을 평탄화시키어, 상기 개구부(115) 내에 제2 반도체 패턴(267) 및 충전 유전 패턴(132)을 형성할 수 있다. 상기 제1 및 제2 반도체 패턴들(265, 267)은 상부 활성 패턴(270a)을 구성할 수 있으며, 상기 하부 및 상부 활성 패턴들(250, 270a)은 수직형 활성 패턴(280a)을 구성할 수 있다.
이어서, 상기 절연막들(110) 및 희생막들(112)을 연속적으로 패터닝하여, 트렌치(135), 절연 패턴들(110a) 및 희생 패턴들(112a)을 형성할 수 있다.
도 15d를 참조하면, 상기 희생 패턴들(112a)을 제거하여 빈 영역들(140)을 형성할 수 있다. 일 실시예에 따르면, 상기 빈 영역들(140) 중에서 최하위의 빈 영역은 상기 하부 활성 패턴(250)의 측벽을 노출시킬 수 있으며, 그 위의 빈 영역들은 상기 제1 서브막(147)을 노출시킬 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 하부 활성 패턴(250)의 상부면의 가장자리의 높이에 따라, 상기 하부 활성 패턴(250)의 측벽을 노출시키는 빈 영역의 개수는 달라질 수 있다.
도 15e를 참조하면, 상기 하부 활성 패턴(250)의 노출된 측벽에 산화 공정을 수행하여 산화막(255)을 형성할 수 있다. 상기 하부 활성 패턴(250)이 실리콘으로 형성되는 경우에, 상기 산화막(255)은 실리콘 산화물로 형성될 수 있다. 상기 제1 서브막(147)에 의하여, 상기 상부 활성 패턴(270a)의 측벽은 산화되지 않을 수 있다.
도 15f를 참조하면, 이어서, 상기 기판(100) 전면 상에 제2 서브막(149)을 콘포말하게 형성하고, 상기 빈 영역들(140)을 각각 채우는 게이트 패턴들(155L, 155a1, 155a, 155U)을 형성할 수 있다. 이어서, 소자분리 패턴(160a), 층간 유전막(165), 콘택 플러그(167) 및 비트 라인(170)을 형성할 수 있다. 이로써, 도 12c에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 15a 내지 도 15f의 제조 방법에서, 하부 활성 패턴(250)의 상부면의 레벨이 기판(100)의 상부면으로부터 2번째 적층된 희생막의 상부면의 레벨 보다 높고, 3번째 적층된 희생막의 하부면의 레벨 보다 낮을 수 있다. 이 경우에, 도 12d의 3차원 반도체 기억 소자가 구현될 수 있다.
도 15a 내지 도 15f의 제조 방법에서, 하부 활성 패턴(250)의 상부면의 레벨이 최하위의 희생막의 상부면의 레벨 및 하부면 레벨 사이에 위치하고 상기 산화 공정을 생략하는 경우에, 도 12b의 3차원 반도체 기억 소자가 구현될 수 있다.
도 15a 내지 도 15f의 제조 방법에서, 제1 서브막(147)을 게이트 유전막(150d)으로 형성하고, 제2 서브막(149)의 형성을 생략하는 경우에, 도 12e에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 12f에 도시된 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다. 이 방법은 도 14를 참조하여 설명한 방법을 포함할 수 있다.
도 16a 및 도 16b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도들이다.
도 14 및 도 16a를 참조하면, 하부 활성 패턴(250)을 형성한 후에, 상기 기판(100) 상에 보호 유전막을 콘포말하게 형성할 수 있다. 상기 보호 유전막을 상기 하부 활성 패턴(250)의 상부면이 노출될 때까지 전면 이방성 식각할 수 있다. 이에 따라, 상기 개구부(115)의 측벽 사에 스페이서 형태의 보호 유전막(173)이 형성될 수 있다. 이어서, 반도체막을 콘포말하게 형성하고, 충전 유전막을 형성할 수 있다. 상기 충전 유전막 및 반도체막을 평탄화시키어, 상기 개구부(115) 내에 상부 활성 패턴(270) 및 충전 유전 패턴(132)을 형성할 수 있다.
이어서, 상기 보호 유전막(173), 상부 활성 패턴(270) 및 충전 유전 패턴들(132)의 상단들을 리세스하고, 캐핑 반도체 패턴(175)을 형성할 수 있다. 상기 캐핑 반도체 패턴(175)는 도 7b를 참조하여 설명한 것과 동일한 방법으로 형성할 수 있다.
도 16b를 참조하면, 절연막들(110) 및 희생막들(112)을 연속적으로 패터닝하여 트렌치(135), 절연 패턴들(110a) 및 희생 패턴들(112a)을 형성할 수 있다. 상기 희생 패턴들(112a)을 제거하여 빈 영역들(140)을 형성할 수 있다. 이때, 상기 보호 유전막(173)은 식각 정지층으로 사용될 수 있다. 이어서, 상기 빈 영역들(140)에 노출된 상기 보호 유전막(173)의 일부분들을 제거하여, 상기 상부 활성 패턴(270)의 측벽의 일부분들을 노출시킬 수 있다. 이어서, 도 13d 및 도 13e를 참조하여 설명한 방법을 수행하여 도 12f의 3차원 반도체 기억 소자를 구현할 수 있다. 일 실시예에 따르면, 도 16b의 빈 영역들(140)을 형성한 후 및 게이트 유전막을 형성하기 전에, 노출된 하부 활성 패턴(250)의 측벽에 산화 공정을 수행할 수도 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 기억 소자가 실장된 패키지는 다른 기능을 수행하는 적어도 하나의 다른 반도체 소자(ex, 컨트롤러, 기억 소자, 및/또는 하이브리드 소자 등)등을 더 포함할 수도 있다.
도 17은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 도전형의 웰 영역을 갖는 기판;
    상기 기판 내에서 상기 웰 영역으로 연장되는 리세스;
    상기 리세스 내의 반도체 플러그로서, 상기 반도체 플러그는 상기 기판의 표면보다 융기된 상부면을 갖는 것;
    상기 기판 상에 수직 적층된 비휘발성 메모리 셀들로서, 상기 수직 적층된 메모리 셀들은,
    상기 기판 상에 이격되어 수직 적층된 게이트 전극들;
    상기 반도체 플러그와 연결되며 상기 게이트 전극들의 측벽들 상의 수직 활성 영역; 및
    상기 수직 활성 영역과 각각의 상기 게이트 전극들 사이로 연장되는 게이트 유전막들을 포함하는 것; 및
    상기 기판과 상기 비휘발성 메모리 셀들 사이로 연장되는 제 1 선택 트랜지스터로서, 상기 제 1 선택 트랜지스터는 상기 반도체 플러그의 측면에 대향하여 연장되는 게이트 전극을 갖는 비휘발성 메모리 장치
  2. 제 1 항에 있어서,
    상기 수직 적층된 메모리 셀들의 상기 게이트 유전막들은 상기 제 1 선택 트랜지스터의 게이트 유전막과 다른 물질로 이루어진 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 게이트 유전막들 각각은 터널 절연막, 상기 터널 절연막 상의 전하 저장막, 상기 전하 저장막 상의 배리어 유전막, 및 상기 배리어 유전막 상의 블록킹 절연막 의 조합을 포함하되,
    상기 배리어 유전막은 상기 블록킹 절연막보다 큰 밴드갭을 갖는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 기판은 상기 웰 영역 상에 제 2 도전형의 공통 소오스 영역을 포함하되,
    상기 리세스는 상기 공통 소오스 영역을 관통하여 상기 웰 영역으로 연장되는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터와 상기 수직 적층된 메모리 셀들 사이로 연장되는 제 2 선택 트랜지스터를 더 포함하되,
    상기 제 2 선택 트랜지스터는 상기 반도체 플러그의 상기 측벽에 대향하여 연장되는 게이트 전극들 갖는 비휘발성 메모리 장치.
  6. 기판 상의 하부 게이트 패턴 및 상기 하부 게이트 패턴을 관통하며, 상기 기판과 전기적으로 연결되는 하부 활성 패턴을 포함하는 하부 구조체; 및
    상기 하부 구조체 상에 적층된 상부 게이트 패턴들, 상기 상부 게이트 패턴들을 관통하며, 상기 하부 활성 패턴과 전기적으로 연결되는 상부 활성 패턴, 및 상기 상부 게이트 패턴들과 상기 상부 활성 패턴 사이에 배치된 수직 절연체를 포함하는 상부 구조체를 포함하되,
    상기 하부 활성 패턴은 비평탄한(non-planar) 상부면을 갖는 단결정 반도체 물질로 이루어진 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 수직 절연체는 상기 하부 활성 패턴의 상기 상부면의 일부와 접촉하는 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 수직 절연체는 상기 하부 활성 패턴의 상기 상부면의 일부를 덮는 바닥부 및 상기 바닥부로부터 연장되며 상기 상부 활성 패턴의 측벽을 덮는 측벽부를 포함하는 비휘발성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 기판은 제 1 도전형의 웰 영역과 상기 웰 영역 내에 제 2 도전형의 공통 소오스 영역을 포함하되,
    상기 하부 활성 패턴은 상기 웰 영역 및 상기 공통 소오스 영역과 접촉하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 하부 활성 패턴의 바닥면은 상기 웰 영역과 접촉하고, 상기 하부 활성 패턴의 측벽의 일부는 상기 공통 소오스 영역과 접촉하는 비휘발성 메모리 장치.
  11. 제 1 도전형의 웰 영역 및 상기 웰 영역 내에 제 2 도전형의 공통 소오스 영역을 포함하는 기판;
    상기 기판 상에 번갈아 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하며, 순차적으로 적층된 하부 활성 패턴 및 상부 활성 패턴을 포함하는 수직 활성 패턴을 포함하되,
    상기 하부 활성 패턴은 상기 기판 내에 형성된 리세스를 채우며 상기 웰 영역과 접촉하며,
    상기 기판의 상면 위에서 비평탄한(non-planar) 상부면을 갖고,
    상기 하부 활성 패턴과 상기 상부 활성 패턴은 서로 다른 결정 구조의 반도체 물질로 이루어진 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 하부 활성 패턴은 상기 공통 소오스 영역을 관통하며, 상기 공통 소오스 영역의 바닥면보다 아래에 위치하는 바닥면을 갖는 비휘발성 메모리 장치.
  13. 제 11 항에 있어서,
    상기 하부 활성 패턴은 상기 기판의 상부면보다 위에 위치하는 비평탄한 상부면을 갖는 비휘발성 메모리 장치.
  14. 제 11 항에 있어서,
    상기 하부 활성 패턴은 상기 웰 영역과 동일한 타입을 갖는 도펀트로 도핑된 비휘발성 메모리 장치.
  15. 제 11 항에 있어서,
    상기 상부 활성 패턴과 상기 적층 구조체 사이에 배치되며 수직적으로 연장되는 수직 절연체를 더 포함하는 비휘발성 메모리 장치.
  16. 기판 상에 번갈아 배열된 복수 개의 희생막들 및 복수 개의 절연막들을 포함하는 수직 적층체를 형성하는 것;
    상기 수직 적층체를 선택적 식각하여 상기 수직 적층체를 관통하는 제 1 오프닝과 상기 기판 내의 리세스(recess)를 정의하는 것;
    에피택시얼 성장 공정을 수행하여 상기 기판 내의 웰 영역과 전기적으로 연결되는 하부 활성 패턴을 상기 리세스 내에 채우되, 상기 하부 활성 패턴의 상면이 상기 기판의 상면보다 위에 위치하는 것;
    상기 하부 활성 패턴 상에서 상기 제 1 오프닝의 측벽을 제 1 수직 활성층으로 라이닝(lining)하여, 상기 하부 활성 패턴은 비평탄한 상부면을 갖는 것;
    상기 수직 적층체를 선택적 식각하여 상기 수직 적층체를 관통하여 상기 기판을 노출시키는 제 2 오프닝을 정의하는 것; 및
    상기 수직 적층체에서 상기 복수 개의 절연막들 사이의 상기 희생막들을 게이트 전극들로 대체하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 오프닝의 상기 측벽을 라이닝하는 것은, 상기 하부 활성 패턴의 상부면과 접촉하는 상기 제 1 수직 활성층으로 상기 제 1 오프닝의 측벽을 라이닝하는 것인 비휘발성 메모리 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 하부 활성 패턴을 상기 리세스 내에 채우는 것은, 상기 기판의 표면 위에 상부면을 갖는 활성 패턴을 상기 리세스 내에 채우는 것인 비휘발성 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 기판은 제 1 도전형의 웰 영역 및 상기 웰 영역 내에서 제 2 도전형의 공통 소오스 영역을 포함하되,
    상기 하부 활성 패턴은 상기 공통 소오스 영역으로부터 이격된 비휘발성 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 1 오프닝의 측벽을 상기 제 1 수직 활성층으로 라이닝하는 것은, 상기 제 1 오프닝의 측벽을 상기 활성 패턴의 상부면과 접촉하는 제 1 전기적 서브 절연층으로 라이닝하는 단계 후에 수행되는 비휘발성 메모리 장치의 제조 방법.

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