KR100842730B1 - 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 - Google Patents
멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100842730B1 KR100842730B1 KR1020070004672A KR20070004672A KR100842730B1 KR 100842730 B1 KR100842730 B1 KR 100842730B1 KR 1020070004672 A KR1020070004672 A KR 1020070004672A KR 20070004672 A KR20070004672 A KR 20070004672A KR 100842730 B1 KR100842730 B1 KR 100842730B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- word line
- bit line
- lower word
- electrode
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 58
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 230000005684 electric field Effects 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 149
- 239000011229 interlayer Substances 0.000 claims description 97
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000001312 dry etching Methods 0.000 claims description 19
- 239000007789 gas Substances 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 11
- 229910052719 titanium Inorganic materials 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 11
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 9
- 239000002041 carbon nanotube Substances 0.000 claims description 9
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- 239000011148 porous material Substances 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 239000012495 reaction gas Substances 0.000 claims description 4
- 239000000243 solution Substances 0.000 claims description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 239000008367 deionised water Substances 0.000 claims description 2
- 229910021641 deionized water Inorganic materials 0.000 claims description 2
- 239000011259 mixed solution Substances 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims 1
- 229910052799 carbon Inorganic materials 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 11
- 239000011159 matrix material Substances 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 83
- 239000011800 void material Substances 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 229910052715 tantalum Inorganic materials 0.000 description 10
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- HSFWRNGVRCDJHI-UHFFFAOYSA-N Acetylene Chemical compound C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
- G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C23/00—Digital stores characterised by movement of mechanical parts to effect storage, e.g. using balls; Storage elements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/10—Resistive cells; Technology aspects
- G11C2213/16—Memory cell being a nanotube, e.g. suspended nanotube
Abstract
본 발명은 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 개시한다. 그의 소자는 소정의 평탄면을 갖는 기판; 상기 기판 상에서 제 1 방향으로 형성된 하부 비트 라인; 상기 하부 비트 라인에 절연되고 교차되는 제 2 방향으로 형성된 하부 워드 라인 및 트랩 사이트; 상기 하부 워드 라인 및 상기 트랩 사이트 측벽에서 절연되고 상기 하부 비트 라인에 연결되도록 형성된 패드 전극; 상기 트랩 사이트의 상부에서 하부 공극을 갖고 상기 제 1 방향으로 부양되면서 상기 패드 전극에 연결되고, 상기 하부 워드 라인에 인가되는 전하에서 유도되는 전기장에 의해 상기 트랩 사이트에 접촉되도록 제 3의 방향으로 굴곡되는 캔틸레버 전극; 및 상기 상부 비트 라인의 상부에서 상부 공극을 갖고 상기 제 2 방향으로 형성된 상부 워드 라인을 포함하여 이루어진다.
워드 라인(word line), 비트 라인(bit line), 트랩 사이트(trap site), 공극, 트렌치(trench)
Description
도 1은 종래 기술에 따른 메모리 소자를 개략적으로 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자를 나타내는 사시도.
도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도.
도 4는 도 3의 멀티 비트 전기 기계적 메모리 소자가 적층된 구조를 나타낸 단면도.
도 5A 내지 도 6B는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 정보 기록 또는 정보 독출 동작을 설명하기 위해 나타낸 단면도들.
도 7은 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 비트 라인 및 하부 워드 라인을 통해 인가되는 전압과 캔틸레버 전극의 굴절 거리간의 관계를 나타낸 그래프.
도 8A 내지 도 18B는 본 발명의 제 1 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 20 : 비트 라인
30 : 하부 워드 라인 40 : 상부 워드 라인
50 : 캔틸레버 전극 60 : 제 1 희생막
70 : 제 2 희생막 80 : 트랩 사이트
100 : 트렌치
본 발명은 메모리 소자 및 그의 제조방법에 관한 것으로서, 상세하게는 트렌치(trench)를 중심으로 대칭적으로 형성된 복수개의 캔틸레버 전극의 스위칭 동작에 의해 소정의 정보(data)가 기록(program) 및 독출(read)되는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 정보를 저장하기 위해 사용되는 메모리 소자들은 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 메모리 소자에 있어서, 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)등으로 대표되는 휘발성 메모리 소자는 정보(data)의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 정보를 소실하는 특성이 있는 반면에, EPROM(Erasable Programmable Read Only Memory)이나 EEPROM(Electrically Erasable Programmable Read Only Memory)등으로 대표되는 비휘발성 메모리 반도체소자는 정보(data)의 입 출력 동작은 느리지만 전원 공급이 중단되더라도 저장된 정보(data)가 그대로 유지되는 특성이 있다.
한편, 이와 같은 종래 기술에 따른 메모리 소자는 MOS(Metal Oxide Semiconductor)기술을 근간으로 하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 기본적으로 채용하여 이루어져 왔다. 예컨대, 실리콘 재질의 반도체 기판 상에서 적층되는 구조를 갖는 스택 게이트형 트랜지스터 메모리 소자와, 상기 반도체 기판의 내부로 매립되는 구조를 갖는 트렌치 게이트형 트렌지스터 메모리 소자가 개발되고 있다. 그러나, 상기 MOSFET은 단채널 효과를 방지토록 하기 위해 채널의 폭과 길이를 일정 이상 길이 이상으로 가져가야만 하고, 상기 채널 상단의 게이트 전극과 상기 반도체 기판사이에 형성되는 게이트 절연막의 두께가 극도로 얇아져야 하는 근본적인 문제점 때문에 나노급 초미세 구조의 메모리 소자 구현이 어려운 점이 있다.
이러한 이유로 MOSFET를 대체할 만한 구조를 갖는 메모리 소자의 연구가 활발히 이루어지고 있다. 최근 서스펜드 브릿지 메모리(Suspend Bridge Memory : SBM)에 응용되는 마이크로 전기 기계 시스템(Micro Electro-Mechanical System : MEMS) 기술 및 나노 전기 기계 시스템(Nano Electro-Mechanical System : NEMS) 기술이 대두되고 있다. 이중에서 마이크로 전기 기계 시스템 기술을 사용한 비휘발성 메모리 소자가 미국특허 제6,054,745호에 개시되어 있다.
이하, 도면을 참조하여 종래 기술에 따른 메모리 소자를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 메모리 소자를 개략적으로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 메모리 소자는 기판(222) 상의 소자분리막(Shallow Trench Isolation : STI, 224) 상부에 FET(Field Effect Transistor) 감지부(221)와, 끌림 전극부(223)와, 캔틸레버 전극지지부(225)가 각각 구분되도록 형성되어 있다. 또한, 상기 캔틸레버 전극지지부(225)에 일측이 지지되면서 전기적으로 연결되고 상기 끌림 전극부(223)와 상기 FET 감지부(221)로부터 소정의 높이로 이격되는 캔틸레버 전극(240)이 형성되어 있다. 여기서, 상기 캔틸레버 전극(240)은 상기 끌림 전극부(223)에서 유도되는 전기장에 의해 상기 끌림 전극(232)의 방향으로 굴곡되도록 형성되어 있다. 이후 상기 끌림 전극부(223)에서 유도되는 전기장이 제거되더라도 상기 FET 감지부(221)의 폴리 실리콘 게이트 전극(230)에 구속된 포획 전자로부터 유도되는 전기장에 의해 상기 캔틸레버 전극(240)이 굴곡된 상태를 유지시킬 수 있다. 예컨대, 상기 폴리 실리콘 게이트 전극(230)은 상기 FET 감지부(221)의 소스-드레인 영역(227)의 상부에 형성되는 유전체로 이루어지는 터널 산화막을 통해 터널링되는 전자를 포획하는 플래쉬 메모리 소자의 플로팅 전극에 대응된다. 또한, 상기 끌림 전극부(223) 및 상기 캔틸레버 전극 지지부(225)는 상기 폴리 실리콘 게이트 전극(230)과 동일한 폴리 실리콘 재질로 이루어진다. 마찬가지로, 상기 캔틸레버 전극(240)은 상기 캔틸레버 전극 지지부(225)에서 폴리 실리콘 재질로 이루어진다.
따라서, 종래의 메모리 소자는 소정의 높이로 부양되는 캔틸레버 전극(240)의 하부에서 상기 캔틸레버 전극(240)을 정전기력으로 굴곡시키는 끌림 전극(232) 과, 상기 캔틸레버 전극(240)을 굴곡된 상태로 유지시키도록 형성된 FET 감지부(221)를 구비하여 비휘발성 메모리 소자를 구현할 수 있다.
하지만, 종래 기술에 따른 메모리 소자는 다음과 같은 문제점이 있었다.
첫째, 종래의 메모리 소자는 FET 감지부와 교차되는 방향으로 형성된 캔틸레버 전극이 구간마다 단선되거나, 상기 캔틸레버 전극을 지지하는 캔틸레버 전극 지지부와, 상기 FET 감지부가 동일한 선상을 갖고 나란한 방향을 갖도록 형성됨으로 메트릭스 형태의 셀 어레이를 구성하기가 난이하기 때문에 메모리 소자의 집적도가 떨어지는 단점이 있었다.
둘째, 종래의 메모리 소자는 수평 상태를 갖는 캔틸레버 전극(240)을 굴곡시키는 끌림 전극부(223)와, 상기 끌림 전극부(223)에 의해 굴곡되는 상기 캔틸레버 전극(240)의 굴곡된 상태를 지속시키기는 FET 감지부(221)가 동일 평면에서 각각 개별적으로 구성되어야 하고, 상기 끌림 전극(223)부 및 상기 FET 감지부(221)의 상부를 덮도록 상기 캔틸레버 전극(240)이 길게 형성되어야만 하기 때문에 메모리 소자의 집적도가 떨어지는 문제점이 있었다.
셋째, 종래의 메모리 소자는 캔틸레버 전극(240)과, 끌림 전극(232) 및 FET 감지부(221)로 이루어지는 하나의 단위 셀 당 1 비트의 데이터만을 기록 또는 독출토록 형성되어 있기 때문에 멀티 비트 데이터를 저장토록 형성되기가 난이하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 캔틸레버 전극과 상 기 캔틸레버 전극에 전하를 인가하는 비트 라인이 동일한 방향을 갖도록 형성하고, 매트릭스 형태의 셀 어레이를 구성토록 하여 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 캔틸레버 전극(240)의 길이를 줄이고, 상기 캔틸레버 전극(240)이 접촉되는 끌림 전극(232) 및 FET 감지부(221)를 단일화하여 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
그리고, 본 발명의 또 다른 목적은, 하나의 단위 셀당 2비트 이상의 데이터를 입출력토록 할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 메모리 소자는, 소정의 평탄면을 갖는 기판; 상기 기판 상에서 제 1 방향으로 형성된 하부 비트 라인; 상기 하부 비트 라인에 절연되고 교차되는 제 2 방향으로 형성된 하부 워드 라인 및 트랩 사이트; 상기 하부 워드 라인 및 상기 트랩 사이트 측벽에서 절연되고 상기 하부 비트 라인에 연결되도록 형성된 패드 전극; 상기 트랩 사이트의 상부에서 하부 공극을 갖고 상기 제 1 방향으로 부양되면서 상기 패드 전극에 연결되고, 상기 하부 워드 라인에 인가되는 전하에서 유도되는 전기장에 의해 상기 트랩 사이트에 접촉되도록 제 3의 방향으로 굴곡되는 캔틸레버 전극; 및 상기 상부 비트 라인의 상부에서 상부 공극을 갖고 상기 제 2 방향으로 형성된 상부 워드 라인을 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 소정의 평탄면을 갖는 기판; 상기 기판 상에서 제 1 방향으로 형성된 비트 라인; 상기 비트 라인의 상부에 형성된 제 1 층간 절연막; 상기 제 1 층간 절연막 상에서 상기 비트 라인과 교차되는 제 2 방향으로 형성되고 상기 제 2 방향으로 형성된 트렌치에 의해 양측으로 각각 분리되는 제 1 및 제 2 하부 워드 라인과, 제 1 및 제 2 트랩 사이트; 상기 트렌치에 대향되는 상기 제 1 및 제 2 하부 워드 라인과 상기 제 1 및 제 2 트랩 사이트의 양측을 매립시키도록 형성된 제 2 층간 절연막; 상기 제 1 및 제 2 하부 워드 라인과 상기 제 1 및 제 2 트랩 사이트 양측의 상기 제 2 층간 절연막 및 제 2 층간 절연막이 제거되어 상기 비트 라인이 노출되는 콘택홀 내에 형성된 패드 전극; 상기 패드 전극의 상부에서 상기 제 1 방향으로 상기 제 2 층간 절연막에 의해 지지되고, 상기 제 1 및 제 2 하부 워드 라인의 상부에서 제 1 및 제 2 하부 공극을 갖고 부양되며 상기 트렌치에 의해 양측으로 분리되고, 상기 제 1 및 제 2 하부 워드 라인에 인가되는 전하에서 유도되는 전기장에 의해 상기 제 1 및 제 2 트랩 사이트에 접촉되도록 제 3의 방향으로 굴곡되는 제 1 및 제 2 캔틸레버 전극; 상기 패드 전극에 대응되는 상기 캔틸레버 전극 상에 형성된 제 3 층간 절연막; 및 상기 제 3 층간 절연막에 지지되며 상기 제 1 및 제 2 캔틸레버 전극의 상부에서 제 1 및 제 2 상부 공극을 갖고 상기 제 2 방향으로 형성된 제 1 및 제 2 상부 워드 라인을 포함하는 멀티 비 트 전기 기계적 메모리 소자이다.
그리고, 본 발명의 또 다른 양태는, 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인에 교차되는 제 2 방향으로 제 1 층간 절연막, 하부 워드 라인, 트랩 사이트, 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계; 상기 스택의 측벽을 매립시키고 상기 스택의 측벽에서 상기 비트 라인을 노출시키는 콘택홀이 형성된 제 2 층간 절연막을 형성하는 단계; 상기 콘택홀의 내부에 패드 전극을 형성하는 단계; 상기 패드 전극 및 상기 제 2 층간 절연막에서 상기 제 1 방향으로 상기 제 1 희생막의 상부에 연결되는 캔틸레버 전극을 형성하는 단계; 상기 캔틸레버 전극 및 상기 제 2 층간 절연막 상의 상기 스택의 상부에서 제 2 방향으로 제 2 희생막 및 상부 워드 라인을 형성하는 단계; 상기 제 2 희생막 및 상기 상부 워드 라인의 측벽을 둘러싸는 제 3 층간 절연막을 형성하는 단계; 상기 상부 워드 라인, 상기 제 2 희생막, 상기 캔틸레버 전극, 상기 제 1 희생막, 상기 트랩 사이트, 및 상기 하부 워드 라인을 상기 제 2 방향으로 제거하여 상기 제 1 층간 절연막이 바닥에서 노출되는 트렌치를 형성하는 단계; 및 상기 트렌치에 의해 노출되는 상기 제 1 희생막 및 상기 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 공극을 형성하는 단계를 포함하는 멀티 비트 전기 기계적 메모리 소자의 제조방법이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 '상'에 존재한다고 기술될 때 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다.
도 2는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자를 나타내는 사시도이고, 도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 소정의 평탄면을 갖는 기판(10) 상에 제 1 방향으로 복수개의 비트 라인(20)이 형성되어 있다. 예컨대, 상기 기판(10)은 가요성이 우수한 절연 기판 또는 반도체 기판을 포함하여 이루어진다. 또한, 상기 복수개의 비트 라인(20)은 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질과, 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질 중 적어도 하나이상을 포함하여 이루어진다. 상기 복수개의 비트 라인(20) 상에 제 1 층간 절연막(22)이 형성되어 있다. 예컨대, 상기 제 1 층간 절연막(22)은 상기 비트 라인(20)을 전기적으로 절연시키는 유전체로서, 실리콘 산화막 또는 실리콘 산질화막 을 포함하여 이루어진다.
상기 제 1 층간 절연막(22) 상에서 상기 제 2 방향으로 트렌치(100)에 의해 분리되어 서로 평행한 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)과 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)가 형성되어 있다. 여기서, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)은 상기 제 1 층간 절연막(22)에 의해 상기 기판(10) 및 상기 복수개의 비트 라인(20)으로부터 절연되어 있기 때문에 상기 비트 라인(20)으로부터 자유롭게 전기적인 신호가 인가될 수 있다. 예컨대, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)은 상기 비트 라인(20)과 마찬가지로, 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어질 수 있다. 상기 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)는 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)을 통해 인가되는 소정 전하량 이상의 전하를 소정 박막의 내부로 터널링시켜 트랩되도록 하고, 외부에서 공급되는 전하가 없을 경우에도 트랩(trap)된 전하를 항시 구속(속박)시킬 수 있도록 형성된다. 예컨대, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)는 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B) 상에 형성된 제 1 실리콘 산화막(82), 실리콘 질화막(84), 및 제 2 실리콘 산화막(86)이 적층된 ‘ONO(Oxide-Nitride-Oxide)'구조를 갖는 박막을 포함하여 이루어진다.
또한, 상기 트렌치(100)에 의해 노출되는 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)과, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)의 내측벽에 대향되는 외측벽에는 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)과, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)를 전기적으로 절연시키는 제 2 층간 절연막(24) 또는 스페이서(도시되지 않음)가 제 2 방향으로 형성되어 있다. 여기서, 상기 제 2 층간 절연막(24)은 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)와 동일 또는 유사한 높이를 갖도록 상기 1 하부 워드 라인(30) 및 상기 제 2 하부 워드 라인(30B)과 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)의 측벽을 매립시키도록 형성될 수 있다. 또한, 상기 스페이서는 상기 1 하부 워드 라인(30) 및 상기 제 2 하부 워드 라인(30B)과 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)의 측벽에 선택적으로 형성될 수 있다. 따라서, 상기 1 하부 워드 라인(30) 및 상기 제 2 하부 워드 라인(30B)과 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)의 측벽에 선택적으로 상기 스페이서가 형성되더라도 후속에서 설명되는 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 형성을 용이하게 하기 위해 상기 스페이서에 의해 노출되는 상기 비트 라인(20) 및 기판(10)의 상부에 상기 제 2 층간 절연막(24)이 형성되어야만 한다. 예컨대, 상기 제 2 층간 절연막(24) 또는 스페이서는 실리콘 질화막 또는 실리콘 산질화막을 포함하여 이루어진다. 이때, 상기 제 2 층간 절연막(24) 또는 상기 스페이서는 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)의 레벨보다 높게 돌출되는 모양을 갖도록 형성되어 있다. 또한, 상기 1 하부 워드 라인(30) 및 제 1 트랩 사이트(80A)의 외측벽과, 상기 제 2 하부 워드 라인(30B) 및 상기 제 2 트랩 사이트(80B)의 외측벽사이의 중심에서 상기 비트 라인(20)이 노출되도록 상기 제 2 층간 절연막(24) 또는 상기 스페이서(도시되지 않음)가 제거되어 콘택홀(도 11의 54)이 형성되도록 할 수 있다. 여기서, 상기 콘택홀(54)의 내부에는 상기 비트 라인(20)과 전기적으로 연결되는 패 드 전극(52)이 형성되어 있다. 여기서, 상기 콘택홀(54)은 제 2 방향으로 형성된 상기 제 2 층간 절연막(24) 또는 스페이서와, 제 1 방향으로 형성된 상기 비트 라인(20)이 서로 교차되는 부분에서 상기 비트 라인(20) 상부의 상기 제 2 층간 절연막(24)가 선택적으로 제거되어 형성될 수 있다. 상기 패드 전극(52)은 상기 제 2 층간 절연막(24) 또는 상기 스페이서에 의해 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)와 절연되면서 상기 제 2 층간 절연막(24) 또는 상기 스페이서와 동일 또는 유사한 높이를 갖도록 형성된다. 예컨대, 상기 패드 전극(52)은 상기 비트 라인(20)과 마찬가지로 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질과, 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질 중 적어도 하나이상을 포함하여 이루어진다.
상기 패드 전극(52)을 중심에 두고 양측의 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)의 상부에서 제 1 하부 공극(90A) 및 제 2 하부 공극(90B)을 갖고 부양되는 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)이 제 1 방향(예를 들어, X축 방향)으로 형성되어 있다. 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)은 상기 패드 전극(52)과, 상기 패드 전극(52) 양측의 상기 제 2 층간 절연막(24) 또는 스페이서에 의해 지지된다. 따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 제 1 방향으로 형성된 비트 라인(20)의 상부에서 상기 비트 라인(20)과 교차되는 제 2 방향으로 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)을 형성하고, 상기 비트 라인(20)과 서로 동일한 제 1 방향으로 캔틸레버 전극(50)을 형성하여 매트릭스 형태의 셀 어레이를 구성토록 할 수 있기 때문에 집적도를 증대 또는 극대화할 수 있다. 또한, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)은 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B) 내에서 유도되는 전기장에서 기인되는 정전기력에 의해 상기 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)의 방향으로 굴곡될 수 있다. 예컨대, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)과, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)사이에 서로 다른 극성을 갖는 소정의 전하량을 갖는 전하가 인가되면 인력에 대응되는 정전기력에 의해 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 접촉되도록 제 3의 방향(예를 들어, Z축 방향)으로 굴곡될 수 있다. 이때, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)에 인가되는 상기 전하는 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 터널링되어 포획될 수 있다. 또한, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)에 인가되는 전하가 제거되더라도 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 포획된 전하에 의해 유도되는 전기장에 의해 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)의 굴곡된 상태가 그대로 유지되도록 할 수 있다. 왜냐하면, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)의 말단에 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 포획된 전하에 반대는 극성을 갖는 전하가 유도됨으로서 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 굴곡된 상태를 유지시킬 수 있기 때문이다.
제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)을 통해 인가되는 전하를 터널링시키고 포획하는 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)를 이용하여 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)에 인가되는 전하를 제거하여도 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)의 굴곡된 상태를 유지시킬 수 있기 때문에 비휘발성 메모리 소자가 구현될 수 있다.
또한, 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)을 제 3 의 방향으로 굴곡시키고 지속시키기 위한 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과, 상기 제 1 트랩 사이트(80A) 및 제 2 트랩 사이트(80B)가 적층된 구조를 갖도록 형성되어 종래에 비해 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 길이가 줄어들고, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 전기적으로 접촉되는 부분과 끌어당기는 부분을 종래와 같이 개별적으로 제작하지 않아도 되기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
반면, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)에 전하가 인가되지 않거나, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)과, 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B) 사이에 동일한 극 성을 갖는 전하가 인가되면 측력에 대응되는 정전기력에 의해 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 상기 제 1 트랩 사이트(80A) 및 상기 제 2 트랩 사이트(80B)로부터 분리될 수 있다. 예컨대, 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)은 티타늄, 질화 티타늄, 또는 탄소 나노튜브 재질로 이루어진다. 상기 티타늄 및 상기 질화 티타늄은 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B)으로 공기중에 노출되더라도 쉽게 산화되지 않고, 일정 수준의 만곡을 갖도록 굴곡되더라도 변형되지 않고 소성 탄성 계수 이상의 탄성력을 갖는 도전성 금속물질이다. 또한, 상기 탄소 나노튜브는, 탄소원자 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루고 있고, 상기 관의 지름이 수∼수십 나노미터에 불과하여 탄소 나노튜브라고 일컬어진다. 또한, 상기 탄소 나노튜브는, 전기 전도도가 구리와 비슷하고, 열전도율은 자연계에서 가장 뛰어난 다이아몬드와 같으며, 강도는 철강보다 100배나 뛰어나고, 탄소섬유가 1％만 변형시켜도 끊어지는 반면 탄소 나노튜브는 15％가 변형되어도 견딜 수 있는 복원력을 갖는다.
상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 상부에서 제 1 상부 공극(92A) 및 제 2 상부 공극(92B)에 의해 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)으로부터 소정의 높이로 부양되는 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)이 형성되어 있다. 여기서, 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)은 상기 트렌치(100)에 의해 서로 분리되어 있으며, 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)의 상 부에서 제 2 방향으로 형성되어 있다. 또한, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B) 외곽의 상기 제 2 층간 절연막(24) 또는 상기 스페이서의 상부에서 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)을 지지하면서 절연시키는 제 3 층간 절연막(28)이 형성되어 있다. 예컨대, 상기 제 3 층간 절연막(28)은 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)과, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)을 전기적으로 절연시키는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함하여 이루어진다.
도시되지는 않았지만, 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B)과, 상기 제 1 상부 공극(92A) 및 상기 제 2 상부 공극(92B)은 상기 트렌치(100)에 의해 노출되는 제 1 희생막(도 9A의 60)과 제 2 희생막(도 14A의 70)이 각각 제거되어 형성되는 공간으로서 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B) 각각의 말단이 상기 기판(10)으로부터 수직하는 제 3의 방향(예를 들어, Z축 방향)으로 이동되는 공간이 될 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 상기 트렌치(100)를 중심으로 각각 분리되어 형성되는 제 1 메모리 유닛(102A)과, 제 2 메모리 유닛(102B)으로 이루어지거나, 상기 패드 전극(52)을 중심으로 양측으로 분리되어 형성되는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)으로 이루어지는 단위 셀(104)을 갖는다. 이때, 제 1 방향(예를 들어, X축 방향)으로 서로 이웃하는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)은 하나의 비트 라인(20) 을 전기적으로 서로 공유한다. 제 2 방향(예를 들어, Y축 방향)으로 서로 이웃하는 단위 셀(104) 각각의 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)은 각기 제 1 하부 워드 라인(30A) 또는 제 2 하부 워드 라인(30B)을 전기적으로 공유하고, 제 1 상부 워드 라인(40A) 또는 제 2 상부 워드 라인(40B)을 전기적으로 공유할 수 있다.
또한, 트렌치(100) 또는 패드 전극(52)을 중심으로 양측에서 분리된 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)이 각각 개별적으로 스위칭동작되는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)으로 구분되는 단위 셀(104)을 포함하여 이루어지기 때문에 하나의 단위 셀(104)당 2비트 이상의 데이터를 입출력토록 할 수 있다.
상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)을 스위칭시키기 위해 전기적인 신호가 인가되는 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)이 종래의 폴리 실리콘 재질에 비해 저항이 낮은 도전성 금속 재질로 구성될 수 있음으로 전력소모를 줄일 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
도 4는 도 3의 멀티 비트 전기 기계적 메모리 소자가 적층된 구조를 나타낸 단면도로서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 제 1 단위 셀(104A) 상단에 형성된 제 4 층간 절연막(110)을 중심으로 상기 제 1 단위 셀(104A)과 제 2 단위 셀(104B)이 적층된 구조를 갖도록 형성될 수 있다. 여기서, 상기 제 1 단위 셀(104A) 및 상기 제 2 단위 셀(104B)의 트렌치(100) 내부는 캔틸 레버 전극(50)이 상하로 이동될 수 있도록 비어 있는 진공 상태를 갖거나, 질소 가스 또는 아르곤 가스와 같은 비 반응성 가스로 충만되어도 무방하다. 또한, 상기 제 4 층간 절연막(110)은 상기 제 1 단위 셀(104A)과 상기 제 2 단위 셀(104B)을 구분시키기 위해 상기 제 1 단위 셀(104A)의 상단을 덮도록 형성되어 있다. 이때, 상기 제 4 층간 절연막(110)이 상기 트렌치(100)를 통해 공극 내부에 유입되지 않도록 형성되어 있어야만 한다. 예컨대, 상기 제 4 층간 절연막(110)은 상기 트렌치(100) 상단의 제 3 층간 절연막(28)의 상부에 형성된 폴리머 재질을 포함하여 이루어진다. 도시되지는 않았지만, 상기 제 1 단위 셀(104A)의 비트 라인(20)과 상기 제 2 단위 셀(104B)의 비트 라인(20)이 서로 다른 방향을 갖도록 형성되거나, 상기 제 1 단위 셀(104A)의 트렌치(100)와, 상기 제 2 단위 셀(104B)의 트렌치(100)가 서로 어긋나도록 형성될 수도 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 기판(10) 상부에 형성되는 제 1 단위 셀(104A) 상의 제 4 층간 절연막(110) 상부에서 제 2 단위 셀(104B)이 적층되는 구조를 갖도록 형성될 수 있기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 동작방법을 설명하면 다음과 같다. 여기서, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)과, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)은 각각 하부 워드 라인(30)과, 캔틸레버 전극(50)과, 상부 워드 라인(40) 로 설명될 수 있고, 그 부호 또한 혼용되어 사용될 수 있다. 또한, 상기 제 1 하부 공극(90A), 제 2 하부 공극(90B)은 하부 공극(90) 제 1 상부 공극(92A), 또는 제 2 상부 공극(92B)은 상부 공극(92)으로, 그리고, 하부 공극(90) 및 상부 공극(92)은 모두 공극(94) 설명되고 그 부호는 변경되어 설명된다.
본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 캔틸레버 전극(50)의 위치에 따라 소정의 정보가 프로그램, 삭제, 기록, 및 독출될 수 있다. 예컨대, 공극(94) 내에서 유도되는 전기장에 의해 상기 캔틸레버 전극(50)의 말단이 상기 기판(10)에 수직하는 제 3의 방향으로 굴곡됨으로서 상기 하부 워드 라인(30) 또는 상기 상부 워드 라인(40)에 접촉될 수 있다. 또한, 상기 캔틸레버 전극(50)의 말단이 상기 하부 워드 라인(30) 또는 상기 상부 워드 라인(40)사이의 상기 공극(94) 내에서 수평 상태를 갖고 상기 제 2 층간 절연막(24)과 동일 또는 유사한 높이로 지지될 수 있다.
따라서, 상기 비트 라인(20), 상기 하부 워드 라인(30), 및 상기 상부 워드 라인(40) 각각에 인가되는 전압차를 제어함에 따라 단위 셀(104)을 구성하는 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B) 각각의 프로그램, 삭제, 기록, 및 독출이 실행될 수 있다. 예컨대, 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)에 독립적으로 소정의 전압이 인가되고, 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)에 각각 독립적으로 소정의 전압이 인가됨에 의해 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)의 상태는 동일한 시간에 각각 "1" 또는 "0"으로 서로 동일하게 프로그램될 수 있고, "1" 상태와 "0"으로 각 각 서로 다르게 프로그램될 수 있다. 따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 단위 셀(104)은 상기 제 1 메모리 유닛(102A)과, 상기 제 2 메모리 유닛(102B) 각각에서 입출력될 수 있는 정보가 조합(combination)되도록 할 수 있다. 이때, 상기 제 1 메모리 유닛(102A) 및 상기 제 2 메모리 유닛(102B)은 하나의 비트 라인(20)을 전기적으로 공유하고 있기 때문에 각각의 상태의 기록 동작과 독출 동작이 동시에 수행될 수 없으며, 상기 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B) 중 어느 하나는 주어진 시간에 전기적으로 비트 라인(20)을 점유해야만 한다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 트렌치(100) 또는 패드 전극(52)을 중심으로 양측에 대칭적으로 각각 서로 동일한 상태 또는 서로 다른 상태를 갖도록 프로그램되는 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B)으로 이루어진 단일 셀에 2비트의 데이터를 입출력토록 할 수 있다.
상술한 바와 같이, 상기 캔틸레버 전극(50)은 상기 하부 워드 라인(30) 및 트랩 사이트(80)에 인가되는 전하와 반대되는 극성을 갖는 전하가 인가되면 인력으로 작용되는 정전기력에 의해 상기 트랩 사이트(80)에 접촉되도록 굴곡되고, 상기 하부 워드 라인(30) 및 상기 트랩 사이트(80)에 인가되는 전하와 동일한 극성을 갖는 전하가 인가되면 측력으로 작용되는 정전기력에 의해 상기 트랩 사이트(80)에서 분리될 수 있다. 상기 캔틸레버 전극(50)은 상기 트랩사이트에 접촉되도록 굴곡될 경우, 소정 세기의 탄성력 또는 복원력을 극복해야만 한다. 상기 탄성력 또는 복원 력은 일반적으로 이동거리에 비례하는 훅크의 법칙(hook's law)에 의존하고, 정전기력은 이동 거리의 제곱에 비례하는 쿨롱의 힘에 따른다. 따라서, 상기 캔틸레버 전극(50)은 상기 하부 워드 라인(30) 및 트랩 사이트(80)에 인가되는 전하의 극성 및 전하량에 의존하여 발생되는 정전기력에 의해 이동방향이 결정될 수 있다.
도 5A 내지 도 6B는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 정보 기록 또는 정보 독출 동작을 설명하기 위해 나타낸 단면도들이다.
도 5A 및 5B에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 "0"에 대응되는 정보를 기록고자 할 경우, 하부 워드 라인(30) 및 비트 라인(20)사이에 소정의 제 1 전압(예를 들어, Vpull-in)을 인가하여 상기 캔틸레버 전극(50)이 제 3 방향으로 상기 트랩 사이트(80)에 접촉되도록 굴곡시킨다. 이때, 상기 "0"에 대응되는 정보를 기록하는 것은 "0" 프로그램이라 칭하여 질 수 있다. 따라서, 비트 라인(20)과 하부 워드 라인(30)사이에 소정 세기의 제 1 전압을 인가하여 캔틸레버 전극(50)이 상기 트랩 사이트(80)에 접촉되도록 굴곡시켜 "0"에 대응되는 정보를 기록시킬 수 있다. 또한, 상기 비트 라인(20)과 상기 하부 워드 라인(30)간에 유도되는 제 2 전압과 상기 비트 라인(20)과 상기 상부 워드 라인(40)간에 유도되는 제 3 전압을 비교하여 상기 제 2 전압에 비해 상기 제 3 전압이 클 경우, "O"에 대응되는 정보를 독출할 수 있다. 왜냐하면, 상기 비트 라인(20)과 전기적으로 연결되는 캔틸레버 전극(50)과 상기 하부 워드 라인(30)간의 거리가 상기 캔틸레버 전극(50)과 상기 상부 워드 라인(40)간의 거리에 비해 작 아 거리의 역수에 전압이 비례하기 때문이다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 비트 라인(20)에 전기적으로 연결되는 캔틸레버 전극(50)과 하부 워드 라인(30)에 소정 세기의 제 1 전압을 인가하여 상기 캔틸레버 전극(50)이 트랩 사이트(80)에 접촉되도록 굴곡시켜 "0"에 대응되는 정보를 기록하고, 상기 비트 라인(20)과 하부 워드 라인(30)간에 유도되는 제 2 전압과, 상기 비트 라인(20)과 상부 워드 라인(40)간에 유도되는 제 3 전압을 비교하여 상기 제 2 전압이 클 경우 "0"에 대응되는 정보를 독출토록 할 수 있다.
도 6A 및 도 6B에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 "1"에 대응되는 정보를 기록하고자 할 경우, 하부 워드 라인(30) 및 비트 라인(20) 사이에 소정의 제 4 전압(예를 들어, Vpull-out)을 인가하여 트랩 사이트(80)로부터 상기 캔틸레버 전극(50)을 분리시킨다. 여기서, 상기 트랩 사이트(80)와 상기 캔틸레버 전극(50)이 이미 분리되어 있을 경우, 상기 제 4 전압이 인가되지 않아도 무방하다. 상기 "1"에 대응되는 정보를 기록하는 것은 "1" 프로그램이라 칭하여 질 수 있다. 또한, 상기 비트 라인(20)과 상기 하부 워드 라인(30)간에 유도되는 제 2 전압과 상기 비트 라인(20)과 상기 상부 워드 라인(40)간에 유도되는 제 3 전압을 비교하여 상기 제 3 전압에 비해 상기 제 2 전압이 클 경우, "1"에 대응되는 정보를 독출할 수 있다. 상기 "1"에 대응되는 정보를 독출할 경우, 상기 캔틸레버 전극(50)은 상기 하부 워드 라인(30)에 비해 상기 상부 워드 라인(40)에 가깝게 위치되기 때문에 상기 캔틸레버 전극(50)과 상기 상부 워드 라인(40) 사이에 인력으로서 작용되는 정전기력에 의해 상기 상부 워드 라인(40)에 전기적으로 접촉되도록 굴곡될 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 캔틸레버 전극(50)이 트랩 사이트(80)에 접촉되는 굴곡된 상태 또는 분리된 상태에 대응하여 "0" 또는 "1"의 정보가 기록될 수 있고, 상기 캔틸레버 전극(50)이 상부 워드 라인(40)으로 접촉되어 굴곡되거나 상기 트랩 사이트(80)에 골곡된 상태에 대응하여 "0" 또는 "1"의 정보가 독출될 수 있다.
도 7은 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 비트 라인(20) 및 하부 워드 라인(30)을 통해 인가되는 전압과 캔틸레버 전극(50)의 굴절 거리간의 관계를 나타낸 그래프로서, 상기 비트 라인(20)과 상기 하부 워드 라인(30)사이에 양의 값을 갖는 "Vpull-in" 의 전압이 인가되면 상기 캔틸레버 전극(50)이 상기 트랩 사이트(80)에 접촉되도록 굴곡되어 "0"에 대응되는 정보가 기록되고, 상기 비트 라인(20)과 상기 하부 워드 라인(30)간에 음의 값을 갖는 "Vpull-out"의 전압이 인가되면 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)이 서로 멀어져 "1"에 대응되는 정보가 기록될 수 있다. 여기서, 가로축은 전압의 크기를 나타내고, 세로축은 상기 트랩 사이트(80)의 표면으로부터 상부 워드 라인(40)까지 캔틸레버 전극(50)이 이동된 거리(Tgap)를 나타낸다. 따라서, 상기 비트 라인(20)에 연결되는 캔틸레버 전극(50)과 하부 워드 라인(30)에 양의 값을 갖는 "Vpull-in"의 전압 이 인가되거나, 음의 값을 갖는 "Vpull-out"의 전압이 인가되면 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30) 상의 트랩 사이트(80)에 접촉되거나 이격되어 "0" 또는 "1"의 값을 갖는 1비트(bit)에 대응되는 디지털 정보가 기록될 수 있다.
이때, 상기 "Vpull-in"의 전압과 상기 "Vpull-out"의 전압은 다음 수식에 의해 결정될 수 있다.
(수식)
V = VB/L - VWWL
여기서, 상기 "V"는 "Vpull-in"의 전압 또는 "Vpull-out"의 전압을 나타내며, "VB/L"은 상기 비트 라인(20)에 인가되는 전압이고, "VWWL"은 상기 하부 워드 라인(30)에 인가되는 전압이다. 이때, 상기 "Vpull-in"의 전압은 양의 값을 갖고, 상기 "Vpull-out"의 전압은 음의 값을 갖는다. 예컨대, 상기 "Vpull-in"의 전압과 "Vpull-out"의 전압 절대값이 서로 동일 또는 유사하면, "0"의 값에 대응되는 정보를 기록하고자 할 경우, 1/2"Vpull-in"의 전압을 상기 비트 라인(20)에 인가하고, 1/2"Vpull-out"의 전압을 하부 워드 라인(30)에 인가하여 캔틸레버 전극(50)과 하부 워드 라인(30)을 전기적으로 접촉시킬 수 있다.
또한, "1"에 대응되는 정보를 기록하고자 할 경우, 1/2"Vpull-out"의 전압을 비트 라인(20)에 인가하고 1/2"Vpull-in"의 전압을 인가하여 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)을 서로 이격토록 할 수 있다. 도시되지는 않았지만, 상기 "Vpull-in"의 전압 또는 "Vpull-out"의 전압이 인가되지 않는 비트 라인(20), 하부 워드 라인(30), 상부 워드 라인(40)은 접지된 상태를 갖도록 설정될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 8A 내지 도 18B는 본 발명의 제 1 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다. 여기서, 도 8A 내지 도 18A의 공정 단면도는 도 2의 Ⅰ∼Ⅰ' 선을 따라 절취되어 순차적으로 나타내어지고, 도 8B 내지 도 18B는 도 2의 Ⅱ∼Ⅱ' 선을 따라 절취되어 순차적으로 나타내어진다.
도 8A 및 도 8B에 도시된 바와 같이, 먼저, 수평 상태의 기판(10) 상에 제 1 방향으로 소정 두께를 갖는 비트 라인(20)을 형성한다. 여기서, 상기 비트 라인(20)은 상기 기판(10)상에서 복수개가 상기 제 1 방향으로 평행하게 형성된다. 예컨대, 상기 비트 라인(20)은 물리기상증착방법, 화학기상증착방법으로 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막, 도전성 불순물이 도핑된 결정 실리콘막 또는 폴리 실리콘막을 포함하여 이루어진다. 도시되지는 않았지만, 상기 비트 라인(20)은 상기 기판(10)의 전면에 소정 두께를 갖도록 형성되는 상기 도전성 금속층, 또는 폴리 실리콘막 상에서 소정의 선폭을 갖도록 차폐시키는 포토레지스트 패턴 또는 제 1 하드 마스크막을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성될 수 있다. 예컨대, 상기 도전성 금속막 또는 폴리 실리콘막의 상기 건식식각방법에 사용되는 반응 가스는 황산 및 질산이 혼합된 강산 가스를 포함하여 이루어진다. 또한, 상기 비트 라인(20)은 약 200Å정도의 두께와, 약 50Å정도의 선폭을 갖도록 형성된다.
도 9A 및 9B에 도시된 바와 같이, 상기 비트 라인(20)이 교차되는 제 2 방향으로 소정의 선폭을 갖는 제 1 층간 절연막(22)과, 하부 워드 라인(30), 트랩 사이트(80) 및 제 1 희생막(60)을 형성한다. 여기서, 상기 제 1 층간 절연막(22)은, 하부 워드 라인(30), 및 제 1 희생막(60)은 각각 소정의 두께를 갖고 적층되어 형성되고, 상기 제 1 희생막(60) 상에 형성되는 제 2 하드 마스크막 및 포토레지스트 패턴을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성되는 스택이다. 상기 제 2 하드 마스크막 및 포토레지스트 패턴은 제거된다. 예컨대, 상기 제 1 층간 절연막(22)은 화학기상증착방법으로 약 150Å 내지 약 200Å 정도의 두께를 갖도록 형성된 실리콘 산화막 또는 실리콘 질화막을 포함하여 이루어진다. 이때, 상기 제 1 층간 절연막(22)은 후속에서 상기 하부 워드 라인(30)을 길이 방향으로 분리시키는 트렌치(100)의 형성공정에서 식각 정지막으로서의 기능을 수행할 수도 있다. 또한, 상기 하부 워드 라인(30)은 도전성이 우수한 물리기상증착방법 또는 화학기상증착방법으로 약 200Å정도의 두께를 갖도록 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막을 포함하여 이루어진다. 상기 트랩 사이 트(80)는 화학기상증착방법으로 각각 100Å, 200Å, 및 100Å정도의 두께를 갖도록 형성된 제 1 실리콘 산화막(82), 실리콘 질화막(84), 및 제 2 실리콘 산화막(86)을 포함하여 이루어진다. 상기 제 1 희생막(60)은 원자층증착방법 또는 화학기상증착방법으로 약 30Å 내지 약 50Å정도의 두께를 갖도록 형성된 폴리 실리콘막을 포함하여 이루어진다. 상기 제 1 희생막(60), 상기 하부 워드 라인(30), 및 상기 제 1 층간 절연막(22)은 약 50Å정도의 선폭을 갖도록 형성되며, 상기 제 1 희생막(60), 상기 하부 워드 라인(30), 및 상기 제 1 층간 절연막(22)을 패터닝 하기 위해 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스로 이루어질 수 있다.
도 10A 및 도 10B에 도시된 바와 같이, 상기 제 1 층간 절연막(22), 하부 워드 라인(30), 트랩 사이트(80), 및 제 1 희생막(60)을 포함하여 이루어지는 스택의 측벽을 매립시키는 제 2 층간 절연막(24)을 형성한다. 여기서, 상기 제 2 층간 절연막(24)은 상기 제 1 층간 절연막(22), 상기 트랩 사이트(80), 및 상기 제 1 희생막(60)을 포함하는 단위 셀(104)에 인접하는 또 다른 단위 셀(104)을 전기적으로 절연시키도록 형성된다. 예컨대, 상기 제 2 층간 절연막(24)은 상기 스택이 형성된 기판(10)의 전면에 화학기상증착방법으로 상기 스택을 매립시키는 실리콘 산화막을 형성하고, 상기 제 1희생막이 노출되도록 상기 실리콘 산화막을 평탄하게 제거하여 형성될 수 있다.
도시되지는 않았지만, 상기 제 2 층간 절연막(24)을 형성하기 전에 상기 제 1 층간 절연막(22), 하부 워드 라인(30), 트랩 사이트(80), 및 제 1 희생막(60)을 포함하여 이루어지는 스택의 측벽에 스페이서를 형성할 수도 있다. 여기서, 상기 스페이서는 상기 스택의 측벽을 마감하고 후속의 패드 전극(52)을 형성하기 위한 콘택홀(54)이 용이하게 형성되도록 할 수 있다. 예컨대, 상기 스페이서는 상기 제 1 층간 절연막(22), 상기 하부 워드 라인(30), 상기 트랩 사이트(80), 및 상기 제 1 희생막(60)을 포함하는 스택이 형성된 기판(10)의 전면에 소정두께의 실리콘 질화막을 형성하고, 비등방성의 수직 식각특성이 우수한 건식식각방법으로 상기 실리콘 질화막을 제거하여 상기 스택의 측벽에서 선택적으로 형성될 수 있다. 이후, 상기 스페이서가 형성된 기판(10)의 전면에 제 2 층간 절연막(24)을 형성할 수 있다. 마찬가지로, 상기 제 2 층간 절연막(24)은 상기 스택이 형성된 기판(10)의 전면에 화학기상증착방법으로 상기 스택을 매립시키는 실리콘 산화막을 형성하고, 상기 제 1희생막이 노출되도록 상기 실리콘 산화막을 평탄하게 제거하여 형성될 수 있다.
도 11A 및 도 11B에 도시된 바와 같이, 상기 비트 라인(20) 상부의 상기 제 2 층간 절연막(24)을 제거하여 콘택홀(54)을 형성한다. 여기서, 상기 콘택홀(54)은 서로 인접하는 단위 셀(104)간의 상기 제 1 층간 절연막(22), 하부 워드 라인(30), 트랩 사이트(80), 및 제 1 희생막(60)의 측벽을 노출시키지 않도록 형성되어야 한다. 왜냐하면, 후속에서 상기 콘택홀(54) 내부에 형성되는 패드 전극(52)은 상기 트랩 사이트(80) 및 상기 하부 워드 라인(30)에 인가되는 전하와 독립적으로 상기 비트 라인(20)을 통해 인가되는 전하를 인가시켜야 하기 때문이다. 예컨대, 상기 콘택홀(54)은 약 20Å 내지 80Å정도의 반경을 갖도록 형성된다.
도 12A 및 도 12B에 도시된 바와 같이, 상기 콘택홀(54) 내부에 매립되는 패드 전극(52)을 형성한다. 여기서, 상기 패드 전극(52)은 상기 콘택홀(54)을 통해 노출되는 상기 비트 라인(20)과 전기적으로 연결되도록 형성된다. 도시되지는 않았지만, 상기 비트 라인(20)과 상기 패드 전극(52)사이에 오믹 접촉을 만들기 위한 적어도 하나이상의 도전층이 더 추가적으로 형성될 수도 있다. 예컨대, 상기 패드 전극(52)은 물리기상증착방법 또는 화학기상증착방법으로 소정 두께의 상기 콘택홀(54)을 매립시키는 도전성 불순물로 도핑된 폴리 실리콘 또는 도전성 금속을 형성하고, 상기 제 2 층간 절연막(24) 및 제 1 희생막(60)이 노출되도록 상기 폴리 실리콘 또는 상기 도전성 금속을 평탄하게 제거하여 형성될 수 있다. 따라서, 상기 패드 전극(52)은 상기 제 2 층간 절연막(24) 및 상기 제 1 희생막(60)과 동일 또는 유사한 높이를 갖도록 형성된다. 상기 패드 전극(52)을 형성하기 전에 상기 콘택홀(54)을 통해 노출되는 상기 비트 라인(20)의 표면에 형성된 산화막을 제거하는 산화막 제거 공정 또는 식각 공정이 추가적으로 수행될 수 있다.
도 13A 및 도 13B에 도시된 바와 같이, 상기 패드 전극(52)의 상부에서 상기 제 1 희생막(60), 상기 트랩 사이트(80), 상기 하부 워드 라인(30), 및 상기 제 1 층간 절연막(22)을 포함하여 이루어지는 스택의 상부를 제 1 방향으로 가로지르는 캔틸레버 전극(50)을 형성한다. 여기서, 상기 캔틸레버 전극(50)은 상기 스택 및 상기 패드 전극(52) 상에서 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖고 상기 비트 라인(20)과 평행한 상기 제 1 방향으로 형성되기 때문에 상부 비트 라인이라 칭하여 질 수 있다. 이때, 상기 상부 비트 라인은 후속의 트렌치(100)에 의해 노드가 분리되는 캔틸레버 전극(50)으로 형성될 수 있다. 예컨대, 상기 캔틸레버 전극(50)은 티타늄, 질화 티타늄, 또는 탄소나노튜브가 물리기상증착방법, 화학기상증착방법, 또는 전기방전방법에 의해 약 30Å 내지 약 50Å정도의 두께를 갖고 형성된 후, 상기 비트 라인(20) 상부의 상기 티타늄, 질화 티타늄, 또는 탄소나노튜브를 차폐하는 포토레지스트 패턴 또는 제 2 하드 마스크막을 식각 마스크로 사용한 건식식각방법으로 패터닝되어 형성될 수 있다. 이때, 상기 제 2 하드 마스크막은 상기 캔틸레버 전극(50)의 패터닝 시 제거되거나, 상기 캔틸레버 전극(50) 상에 잔류하여 형성되어도 무방하다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은 기판(10) 상에서 제 1 방향으로 형성된 비트 라인(20)과 전기적으로 연결되는 패드 전극(52)의 상부에서 상기 제 1 방향으로 캔틸레버 전극(50)을 형성토록 할 수 있기 때문에 소자의 집적도를 증대 또는 극대화할 수 있다.
도 14A 및 도 14B에 도시된 바와 같이, 상기 제 1 희생막(60), 상기 트랩 사이트(80), 및 상기 하부 워드 라인(30) 상부의 상기 캔틸레버 전극(50) 및 상기 제 1 희생막(60)의 상에서 상기 제 1 희생막(60), 상기 트랩 사이트(80), 및 상기 하부 워드 라인(30)과 평행한 제 2 방향으로 제 2 희생막(70), 및 상부 워드 라인(40)을 형성한다. 여기서, 상기 제 2 희생막(70), 및 상부 워드 라인(40)은 상기 캔틸레버 전극(50)을 사이에 두고 상기 제 1 희생막(60), 상기 트랩 사이트(80) 및 상기 하부 워드 라인(30)에 대칭적으로 형성된다. 예컨대, 상기 제 2 희생막(70)은 상기 제 1 희생막(60)과 마찬가지로 원자층증착방법 또는 화학기상증착방법으로 형 성된 폴리 실리콘재질로 이루어지며, 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된다. 또한, 상기 상부 워드 라인(40)은 약 200Å정도의 두께를 갖도록 형성된다. 그리고, 상기 제 2 희생막(70) 및 상기 상부 워드 라인(40)은 각각 약 50Å 정도의 선폭을 갖도록 형성된다. 이때, 상기 제 2 희생막(70) 및 상부 워드 라인(40)은 다음과 같이 형성될 수 있다. 먼저, 상기 제 2 층간 절연막(24), 상기 제 1 희생막(60), 및 상기 캔틸레버 전극(50)의 상부에 화학기상증착방법으로 소정의 두께를 갖는 폴리 실리콘막, 도전성 금속막, 및 제 3 하드 마스크막(42)을 적층시킨다. 다음, 상기 제 1 희생막(60), 상기 트랩 사이트(80), 및 상기 하부 워드 라인(30) 상부의 상기 제 3 하드 마스크막(42)을 차폐하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법 또는 습식식각방법으로 상기 제 3 하드 마스크막(42)을 제거한 후, 상기 포토레지스트 패턴을 에싱공정으로 제거한다. 마지막으로, 제 3 하드 마스크막(42)을 식각 마스크로 사용되는 건식식각방법 또는 습식식각방법으로 상기 폴리 실리콘막, 도전성 금속막을 비등방석 식각시켜 상기 제 2 희생막(70), 및 상부 워드 라인(40)을 형성할 수 있다.
도 15A 및 도 15B에 도시된 바와 같이, 제 3 하드 마스크막(42) 및 상기 제 2 층간 절연막(24) 상에 소정 두께의 제 3 층간 절연막(28)을 형성하고, 상기 제 3 하드 마스크막(42)이 노출되도록 상기 제 3 층간 절연막(28)을 평탄화한다. 여기서, 상기 제 3 층간 절연막(28)은 상기 제 2 희생막(70) 및 상기 상부 워드 라인(40)이상의 두께를 갖도록 형성된다. 따라서, 상기 제 3 층간 절연막(28)은 후속에서 상기 제 2 희생막(70)이 제거되면 상기 상부 워드 라인(40)의 측면을 지지하 여 상기 캔틸레버 전극(50)으로부터 상기 상부 워드 라인(40)을 부양시키도록 할 수 있다. 예컨대, 상기 제 3 층간 절연막(28)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막을 포함하여 이루어진다. 또한, 상기 제 3 층간 절연막(28)은 화학적 기계적 연마방법에 의해 평탄화될 수 있다. 이때, 상기 상부 워드 라인(40)을 식각 정지막으로 사용하여 상기 제 3 층간 절연막(28)을 평탄화할 경우, 도전성 금속막으로 이루어진 상기 상부 워드 라인(40)이 손상될 수 있기 때문에 상기 제 3 하드 마스크막(42)을 식각 정지막으로 사용하여야만 한다.
도 16A 및 도 16B에 도시된 바와 같이, 상기 상부 워드 라인(40) 상부의 상기 제 3 하드 마스크막(42)의 중심을 상기 제 2 방향으로 노출시키는 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법으로 상기 제 3 하드 마스크막(42)을 식각한 후 상기 포토레지스트 패턴을 제거하고, 상기 제 3 하드 마스크막(42)을 식각 마스크로 사용하는 건식식각방법으로 상기 상부 워드 라인(40), 제 2 희생막(70), 캔틸레버 전극(50), 및 제 1 희생막(60)을 제거하여 상기 트랩 사이트(80)가 바닥에서 노출되는 더미 트렌치(101)를 형성한다. 여기서, 상기 더미 트렌치(101)는 상기 상부 워드 라인(40)을 제 2 방향으로 분리시키고, 상기 캔틸레버 전극(50)의 노드를 분리시킬 뿐만 아니라, 상기 제 3 하드 마스크막(42) 및 상부 워드 라인(40) 하부의 상기 제 1 희생막(60), 및 상기 제 2 희생막(70)을 용이하게 제거할 수 있도록 형성되다. 예컨대, 상기 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스들로 이루어진다. 따라서, 더미 트렌치(101)는 상부 워드 라인(40), 제 2 희생막(70), 캔틸레버 전극(50), 및 제 1 희생막(60)을 제 1 방향에 대하여 서로 대칭적으로 분리시키기 위해 소정의 선폭을 갖고, 후속에서 상기 트랩 사이트(80) 상부의 상기 제 1 희생막(60), 및 상기 제 2 희생막(70)을 등방적으로 제거시키기 위한 식각 용액 또는 반응 가스가 용이하게 유입되도록 할 수 있다. 이때, 상기 트렌치(100)는 약 30Å 내지 800Å정도의 선폭을 갖도록 형성된다.
도 17A 및 도 17B에 도시된 바와 같이, 상기 더미 트렌치(101)에 의해 노출되는 상기 제 1 희생막(60), 및 상기 제 2 희생막(70)을 제거하여 상기 하부 워드 라인(30)과 상기 상부 워드 라인(40) 사이에서 상기 캔틸레버 전극(50)이 부양되는 소정의 공극(94)을 형성한다. 예컨대, 상기 제 1 희생막(60)과 상기 제 2 희생막(70)은 습식식각방법 또는 건식식각방법에 의해 상기 트렌치(100)(82)의 측벽에서 노출된 면에서부터 측면으로 등방성 식각되어 제거될 수 있다. 폴리 실리콘 재질로 이루어진 상기 제 1 희생막(60)과, 상기 제 2 희생막(70)의 습식식각방법에 사용되는 식각 용액은 상기 질산, 불산, 및 초산과 같은 강산에 탈이온수가 소정의 농도로 혼합된 혼합 용액으로 이루어진다. 또한, 상기 제 1 희생막(60)과, 상기 제 2 희생막(70)의 건식식각방법에 사용되는 반응 가스는 CF4, CHF3,등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 습식식각방법 또는 건식식각방법에서 사용되는 식각 용액 또는 반응 가스는 상기 트렌치(100)의 측벽에서 노출되는 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 수평방향으로 제거시키면서 상기 상부 워드 라인(40)과 상기 하부 워드 라인(30) 사이에 상기 공극(94)을 형성토록 할 수 있 다.
도 18A 및 도 18B에 도시된 바와 같이, 상기 공극 상부의 상기 제 3 하드 마스크막(42), 상부 워드 라인(40), 및 캔틸레버 전극(50)을 식각 마스크로 사용한 건식식각방법으로 상기 트랩 사이트(80) 및 상기 하부 워드 라인(30)을 제 2 방향으로 비등방성 식각하여 상기 제 1 층간 절연막(22)이 바닥에서 노출되는 트렌치(100)를 형성한다. 여기서, 상기 트렌치(100)는 상기 노드가 분리되는 상기 캔틸레버 전극(50)의 하부에서 상기 제 1 방향으로 상기 트랩 사이트(80) 및 상기 하부 워드 라인(30)이 분리되도록 제 2 방향을 갖도록 형성되어 있다. 또한, 상기 제 1 층간 절연막(22)은 상기 건식식각방법에 의해 상기 트랩 사이트(80) 및 상기 하부 워드 라인(30)이 분리되는 트렌치(100)의 형성 시 식각정지막으로서 사용될 수 있다. 그리고, 상기 더미 트렌치(101), 상기 공극, 및 트렌치(100)는 모두 하나의 식각 챔버 내에서 비등방성 및 등방성을 갖는 건식식각방법으로 인시츄(in-situ)로 처리되어 형성될 수 있다.
도시되지는 않았지만, 상기 트렌치(100)의 상단을 덮는 제 4 층간 절연막(110)을 형성하여 상기 트렌치(100) 내부를 밀봉시킨다. 이때, 상기 트렌치(100) 내부의 공극(94)은 대기중의 질소 또는 아르곤과 같은 비 반응성 가스로 충만될 수 있으며, 상기 캔틸레버 전극(50)의 굴절 속도를 증가시기 위해 진공 상태를 갖도록 설정되어 있어도 무방하다. 예컨대, 상기 제 4 층간 절연막(110)은 상기 트렌치(100) 내부로 유입되지 않고 상기 트렌치(100) 상단의 제 3 층간 절연막(28) 또는 상기 상부 워드 라인(40) 상부를 커버링하는 폴리머 재질로 형성된다. 또한, 상 기 제 4 층간 절연막(110)이 형성된 상기 기판(10)의 상단에 또 다른 비트 라인(20), 하부 워드 라인(30), 캔틸레버 전극(50), 및 상부 워드 라인(40)을 순차적으로 형성하여 다층 구조를 갖는 메모리 소자를 제작할 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은 기판(10) 상에 제 1 방향으로 형성된 비트 라인(20)의 상부에서 교차되는 제 2 방향으로 형성된 트렌치(100)를 이용하여 복수개의 하부 워드 라인(30), 트랩 사이트(80), 캔틸레버 전극(50), 및 상부 워드 라인(40)을 대칭적으로 형성할 수 있기 때문에 소자의 집적도를 향상시킬 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 제 1 방향으로 형성된 비트 라인의 상부에서 상기 비트 라인과 교차되는 제 2 방향으로 제 1 하부 워드 라인 및 제 2 하부 워드 라인을 형성하고, 상기 비트 라인과 서로 동일한 제 1 방향으로 캔틸레버 전극을 형성하여 매트릭스 형태의 셀 어레이를 구성토록 할 수 있기 때문에 집적도를 증대 또는 극대화할 수 있는 효과가 있다.
또한, 제 1 캔틸레버 전극 및 제 2 캔틸레버 전극을 제 3 의 방향으로 굴곡시키고 지속시키기 위한 제 1 하부 워드 라인 및 상기 제 2 하부 워드 라인과, 상기 제 1 트랩 사이트 및 제 2 트랩 사이트가 적층된 구조를 갖도록 형성되어 종래에 비해 상기 제 1 캔틸레버 전극 및 제 2 캔틸레버 전극의 길이가 줄어들고, 상기 제 1 캔틸레버 전극 및 상기 제 2 캔틸레버 전극이 전기적으로 접촉되는 부분과 끌어당기는 부분을 종래와 같이 개별적으로 제작하지 않아도 되기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 효과가 있다.
그리고, 트렌치 또는 패드 전극을 중심으로 양측에서 분리된 제 1 캔틸레버 전극 및 제 2 캔틸레버 전극이 각각 개별적으로 스위칭동작되는 제 1 메모리 유닛과 제 2 메모리 유닛으로 구분되는 단위 셀을 포함하여 이루어지기 때문에 하나의 단위 셀당 2비트 이상의 데이터를 입출력토록 할 수 있는 효과가 있다.
Claims (20)
- 소정의 평탄면을 갖는 기판;상기 기판 상에서 제 1 방향으로 형성된 하부 비트 라인;상기 하부 비트 라인에 절연되고 교차되는 제 2 방향으로 형성된 하부 워드 라인 및 트랩 사이트;상기 하부 워드 라인 및 상기 트랩 사이트 측벽에서 절연되고 상기 하부 비트 라인에 연결되도록 형성된 패드 전극;상기 트랩 사이트의 상부에서 하부 공극을 갖고 상기 제 1 방향으로 부양되면서 상기 패드 전극에 연결되고, 상기 하부 워드 라인에 인가되는 전하에서 유도되는 전기장에 의해 상기 트랩 사이트에 접촉되도록 제 3의 방향으로 굴곡되는 캔틸레버 전극; 및상기 상부 비트 라인의 상부에서 상부 공극을 갖고 상기 제 2 방향으로 형성된 상부 워드 라인을 포함함을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 패드 전극은 상기 하부 워드 라인 및 상기 트랩 사이트의 측벽에서 상기 비트 라인을 선택적으로 노출시키는 콘택홀이 형성된 제 2 층간 절연막에 의해 상기 하부 워드 라인 및 상기 트랩 사이트에 전기적으로 절연되는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 트랩 사이트는 상기 하부 워드 라인상에서 적층되는 제 1 실리콘 산화막, 실리콘 질화막, 제 2 실리콘 산화막을 포함함을 특징으로 하는 메모리 소자.
- 소정의 평탄면을 갖는 기판;상기 기판 상에서 제 1 방향으로 형성된 비트 라인;상기 비트 라인의 상부에 형성된 제 1 층간 절연막;상기 제 1 층간 절연막 상에서 상기 비트 라인과 교차되는 제 2 방향으로 형성되고 상기 제 2 방향으로 형성된 트렌치에 의해 양측으로 각각 분리되는 제 1 및 제 2 하부 워드 라인과, 제 1 및 제 2 트랩 사이트;상기 트렌치에 대향되는 상기 제 1 및 제 2 하부 워드 라인과 상기 제 1 및 제 2 트랩 사이트의 양측을 매립시키도록 형성된 제 2 층간 절연막;상기 제 1 및 제 2 하부 워드 라인과 상기 제 1 및 제 2 트랩 사이트 양측의 상기 제 2 층간 절연막 및 제 2 층간 절연막이 제거되어 상기 비트 라인이 노출되는 콘택홀 내에 형성된 패드 전극;상기 패드 전극의 상부에서 상기 제 1 방향으로 상기 제 2 층간 절연막에 의 해 지지되고, 상기 제 1 및 제 2 하부 워드 라인의 상부에서 제 1 및 제 2 하부 공극을 갖고 부양되며 상기 트렌치에 의해 양측으로 분리되고, 상기 제 1 및 제 2 하부 워드 라인에 인가되는 전하에서 유도되는 전기장에 의해 상기 제 1 및 제 2 트랩 사이트에 접촉되도록 제 3의 방향으로 굴곡되는 제 1 및 제 2 캔틸레버 전극;상기 패드 전극에 대응되는 상기 캔틸레버 전극 상에 형성된 제 3 층간 절연막; 및상기 제 3 층간 절연막에 지지되며 상기 제 1 및 제 2 캔틸레버 전극의 상부에서 제 1 및 제 2 상부 공극을 갖고 상기 제 2 방향으로 형성된 제 1 및 제 2 상부 워드 라인을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 4 항에 있어서,상기 패드 전극은 상기 제 1 방향의 양측으로 상기 제 1 및 제 2 캔틸레버 전극에 전기적으로 연결함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 4 항에 있어서,상기 제 1 및 제 2 트랩 사이트는 상기 제 1 및 제 2 하부 워드 라인에 인가되는 전하를 터널링 시키고, 상기 제 1 및 제 2 하부 워드 라인에 인가되는 전하를 제거하여도 상기 전하를 포획하여 상기 제 1 및 제 2 캔틸레버 전극이 굴곡되어 상 기 제 1 및 제 2 트랩 사이트에 접촉된 상태를 지속토록 하는 것을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 4 항에 있어서,상기 제 1 및 제 2 캔틸레버 전극은 티타늄, 질화 티타늄, 또는 탄소나노튜브 중 어느 하나를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 4 항에 있어서,상기 트렌치에 대향되는 상기 제 1 및 제 2 하부 워드 라인과 상기 제 1 및 제 2 트랩 사이트의 양측에서 제 2 방향으로 형성된 제 1 및 제 2 스페이서를 더 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 8 항에 있어서,상기 제 1 및 제 2 스페이서는 상기 비트 라인의 상부에서 상기 콘택홀에 의해 노출되고, 상기 비트 라인의 상부를 제외한 부분에서 상기 제 2 층간 절연막에 의해 매립되는 것을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 4 항에 있어서,상기 트렌치는 상기 비트 라인에 교차되는 제 2 방향을 갖고 상기 제 1 층간 절연막의 상부를 노출시키는 것을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 10 항에 있어서,상기 트렌치의 상단에서 상기 트렌치 내부를 밀봉시키도록 형성된 제 4 층간 절연막을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계;상기 비트 라인에 교차되는 제 2 방향으로 제 1 층간 절연막, 하부 워드 라인, 트랩 사이트, 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계;상기 스택의 측벽을 매립시키고 상기 스택의 측벽에서 상기 비트 라인을 노출시키는 콘택홀이 형성된 제 2 층간 절연막을 형성하는 단계;상기 콘택홀의 내부에 패드 전극을 형성하는 단계;상기 패드 전극 및 상기 제 2 층간 절연막에서 상기 제 1 방향으로 상기 제 1 희생막의 상부에 연결되는 캔틸레버 전극을 형성하는 단계;상기 캔틸레버 전극 및 상기 제 2 층간 절연막 상의 상기 스택의 상부에서 제 2 방향으로 제 2 희생막 및 상부 워드 라인을 형성하는 단계;상기 제 2 희생막 및 상기 상부 워드 라인의 측벽을 둘러싸는 제 3 층간 절연막을 형성하는 단계;상기 상부 워드 라인, 상기 제 2 희생막, 상기 캔틸레버 전극, 상기 제 1 희생막, 상기 트랩 사이트, 및 상기 하부 워드 라인을 상기 제 2 방향으로 제거하여 상기 제 1 층간 절연막이 바닥에서 노출되는 트렌치를 형성하는 단계; 및상기 트렌치에 의해 노출되는 상기 제 1 희생막 및 상기 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 공극을 형성하는 단계를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 제 2 층간 절연막을 형성하기 전에 상기 스택의 측벽에 스페이서를 형성하는 단계를 더 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 제 2 층간 절연막은 상기 스택을 매립시키는 실리콘 산화막을 형성하고 상기 제 1 희생막이 노출되도록 상기 실리콘 산화막을 평탄하게 제거하고, 상기 스택사이의 상기 비트 라인 상부의 상기 실리콘 산화막을 제거하여 상기 스택의 양측에서 상기 비트 라인이 선택적으로 노출되는 상기 콘택홀을 갖도록 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 패드 전극은 상기 콘택홀을 매립시키는 도전성 금속 또는 폴리 실리콘을 형성하고, 상기 제 1 희생막 및 상기 제 2 층간 절연막이 노출되도록 상기 도전성 금속 또는 폴리 실리콘을 평탄하게 제거하여 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 패드 전극, 상기 제 2 층간 절연막, 및 상기 제 1 희생막 상부에 형성되는 상기 캔틸레버 전극은 상기 비트 라인과 동일 또는 유사한 선폭을 갖고 상기 비트 라인의 상부에 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 제 1 희생막 및 상기 제 2 희생막은 폴리 실리콘 재질로 이루어질 경우, 상기 폴리 실리콘을 습식식각방법 또는 건식식각방법으로 등방성 식각하여 제거함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 17 항에 있어서,상기 습식식각방법에 사용되는 등방성 식각 용액은 질산, 불산, 및 초산에 탈이온수가 소정의 농도로 혼합된 혼합 용액을 포함하고, 상기 건식식각방법에 사용되는 등방성 반응 가스는 CF4 또는 CHF3로 이루어지는 불화 탄소계 가스를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 상부 워드 라인, 상기 제 2 희생막, 상기 캔틸레버 전극, 및 상기 제 1 희생막을 제거하여 상기 트랩 사이트를 바닥으로 노출시키는 더미 트렌치를 형성하는 단계와, 상기 더미 트렌치에 의해 측벽이 노출되는 상기 제 1 희생막 및 상기 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 공극을 형성하는 단계와, 상기 더미 트렌치 바닥의 상기 트랩 사이트 및 상기 하부 워드 라인을 제거하여 상기 제 1 층간 절연막을 바닥으로 노출시키는 상기 트렌치를 형성하는 단계를 포함 함을 특징으로 하는 멀티 전기 기계적 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 트렌치 내부를 밀봉시키기 위해 상기 트렌치의 상단을 차폐하는 제 4 층간 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070004672A KR100842730B1 (ko) | 2007-01-16 | 2007-01-16 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| US12/007,819 US7790494B2 (en) | 2007-01-16 | 2008-01-16 | Method of fabricating a multi-bit electro-mechanical memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070004672A KR100842730B1 (ko) | 2007-01-16 | 2007-01-16 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100842730B1 true KR100842730B1 (ko) | 2008-07-01 |
Family
ID=39675427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070004672A KR100842730B1 (ko) | 2007-01-16 | 2007-01-16 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7790494B2 (ko) |
| KR (1) | KR100842730B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100827705B1 (ko) * | 2006-10-23 | 2008-05-07 | 삼성전자주식회사 | 비 휘발성 메모리 소자 및 그의 제조방법 |
| KR100799722B1 (ko) * | 2006-12-12 | 2008-02-01 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법 |
| KR100814390B1 (ko) * | 2007-02-15 | 2008-03-18 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법. |
| KR100850273B1 (ko) * | 2007-03-08 | 2008-08-04 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| KR100876088B1 (ko) * | 2007-05-23 | 2008-12-26 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| KR100936810B1 (ko) * | 2007-05-23 | 2010-01-14 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| KR100876948B1 (ko) * | 2007-05-23 | 2009-01-09 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| US8030112B2 (en) * | 2010-01-22 | 2011-10-04 | Solid State System Co., Ltd. | Method for fabricating MEMS device |
| KR20120003351A (ko) * | 2010-07-02 | 2012-01-10 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치 및 그 동작방법 |
| KR101763420B1 (ko) | 2010-09-16 | 2017-08-01 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990008052A (ko) * | 1995-04-25 | 1999-01-25 | 마이클 피 노바 | 기억 장치를 갖는 원격적으로 프로그램 가능한 매트릭스 및 이의 용도 |
| KR20040058683A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 캐패시터 및 그를 구비하는 비휘발 소자의 제조 방법 |
| KR20060044673A (ko) * | 2004-03-24 | 2006-05-16 | 롬 앤드 하스 캄파니 | 전계 프로그램 가능 필름에 기초한 메모리 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495905B2 (en) | 2000-11-09 | 2002-12-17 | Texas Instruments Incorporated | Nanomechanical switches and circuits |
| US6611033B2 (en) | 2001-04-12 | 2003-08-26 | Ibm Corporation | Micromachined electromechanical (MEM) random access memory array and method of making same |
| US6924538B2 (en) | 2001-07-25 | 2005-08-02 | Nantero, Inc. | Devices having vertically-disposed nanofabric articles and methods of making the same |
| US6919592B2 (en) * | 2001-07-25 | 2005-07-19 | Nantero, Inc. | Electromechanical memory array using nanotube ribbons and method for making same |
| US6911682B2 (en) | 2001-12-28 | 2005-06-28 | Nantero, Inc. | Electromechanical three-trace junction devices |
| US6784028B2 (en) * | 2001-12-28 | 2004-08-31 | Nantero, Inc. | Methods of making electromechanical three-trace junction devices |
| US6621392B1 (en) | 2002-04-25 | 2003-09-16 | International Business Machines Corporation | Micro electromechanical switch having self-aligned spacers |
| US7289357B2 (en) * | 2003-08-13 | 2007-10-30 | Nantero, Inc. | Isolation structure for deflectable nanotube elements |
| JP4561072B2 (ja) | 2003-09-30 | 2010-10-13 | 株式会社日立製作所 | Ｍｅｍｓスイッチを有する半導体装置 |
| US7355258B2 (en) * | 2005-08-02 | 2008-04-08 | President And Fellows Of Harvard College | Method and apparatus for bending electrostatic switch |
| KR100723412B1 (ko) * | 2005-11-10 | 2007-05-30 | 삼성전자주식회사 | 나노튜브를 이용하는 비휘발성 메모리 소자 |
| KR100807222B1 (ko) * | 2006-08-22 | 2008-02-28 | 삼성전자주식회사 | 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법. |
| KR100800378B1 (ko) * | 2006-08-24 | 2008-02-01 | 삼성전자주식회사 | 메모리 소자 및 그의 제조방법 |
-
2007
- 2007-01-16 KR KR1020070004672A patent/KR100842730B1/ko active IP Right Grant
-
2008
- 2008-01-16 US US12/007,819 patent/US7790494B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990008052A (ko) * | 1995-04-25 | 1999-01-25 | 마이클 피 노바 | 기억 장치를 갖는 원격적으로 프로그램 가능한 매트릭스 및 이의 용도 |
| KR20040058683A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 캐패시터 및 그를 구비하는 비휘발 소자의 제조 방법 |
| KR20060044673A (ko) * | 2004-03-24 | 2006-05-16 | 롬 앤드 하스 캄파니 | 전계 프로그램 가능 필름에 기초한 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080185668A1 (en) | 2008-08-07 |
| US7790494B2 (en) | 2010-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100842730B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100876088B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100936810B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100834829B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100876948B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100800378B1 (ko) | 메모리 소자 및 그의 제조방법 | |
| KR100850273B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR101177105B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| JP5313462B2 (ja) | 非揮発性メモリ素子及びその製造方法 | |
| JP2007158332A (ja) | メモリ構造体およびメモリ構造体動作方法 | |
| US8188554B2 (en) | Memory device having movable electrode and method of manufacturing the memory device | |
| KR100814390B1 (ko) | 메모리 소자 및 그 제조 방법. | |
| KR100827705B1 (ko) | 비 휘발성 메모리 소자 및 그의 제조방법 | |
| KR100819101B1 (ko) | 메모리 소자 및 그의 제조방법 | |
| KR100781972B1 (ko) | 메모리 소자 및 그의 제조방법 | |
| KR20080082715A (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR20080051793A (ko) | 듀얼 비트 메모리 소자 및 그의 제조방법 | |
| KR20080046787A (ko) | 메모리 소자 및 그의 제조방법 | |
| KR20140013416A (ko) | Ｈ셀 구조를 갖는 수평 구동형 전기기계 메모리 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140530 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150601 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160531 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190530 Year of fee payment: 12 |