KR100814390B1 - 메모리 소자 및 그 제조 방법. - Google Patents

메모리 소자 및 그 제조 방법. Download PDF

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Abstract

메모리 소자 및 그 제조 방법에서, 메모리 소자는 기판 상에 형성된 비트 라인과, 상기 비트 라인 상에 상기 비트 라인과 절연되도록 형성되는 읽기 워드 라인과, 상기 읽기 워드 라인들 사이에 위치하고, 상기 읽기 워드 라인보다 낮은 상부면을 갖고, 상기 비트 라인과 접속하는 비트 라인 콘택과, 상기 비트 라인 콘택의 상부면과 접속하고 상기 읽기 워드 라인과 이격되면서 상기 읽기 워드 라인의 상부면과 대향하도록 연장되고, 전위차에 의해 굴곡되는 물질로 이루어지는 전극 패턴과, 상기 전극 패턴과 이격되도록 형성되고, 상기 읽기 워드 라인 및 전극 패턴과 서로 대향하도록 위치하는 쓰기 워드 라인 및 상기 전극 패턴의 양단부에 형성되고, 상기 읽기 워드 라인 및 쓰기 워드 라인으로 향하도록 돌출된 접촉 침(tip)을 포함한다. 상기 메모리 소자는 저전압으로도 안정된 동작이 가능하다.

Description

메모리 소자 및 그 제조 방법.{Memory device and method for manufacturing the same}
도 1 및 2는 본 발명의 일 실시예에 따른 메모리 소자를 나타내는 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 메모리 소자를 나타내는 평면도이다.
도 4a 내지 도 20b는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 나타내는 단면도들이다.
본 발명은 메모리 소자 및 그 제조방법에 관한 것으로서, 상세하게는 전위차에 의해 굴곡되는 도전 물질을 포함하는 기계적-전기적 메모리 소자 및 그의 제조방법에 관한 것이다.
모바일 디바이스 및 멀티미디어의 발달로 고용량의 메모리 소자의 수요는 폭발적으로 증가되고 있다. 기존의 메모리 소자는 MOS 구조의 반도체 소자를 이용하여 제작되었으나, 고용량을 갖도록 하기 위하여 반도체 소자의 디자인룰이 매우 축소됨에 따라 단채널 효과, 저항 성분 및 기생 커패시턴스의 증가 등으로 인하여 만 족스러운 동작 특성을 갖기가 어려워지고 있다. 특히, MOS 트랜지스터의 경우에는 반도체 성질을 갖고 있는 실리콘 단결정 기판 상에 형성될 수 있기 때문에 메모리 소자를 복수로 적층시키는 것이 용이하지 않다.
이러한 이유로 MOS 트랜지스터를 포함하지 않는 구조를 갖는 메모리 소자의 연구가 활발히 이루어지고 있다. 최근 반도체 기술이 응용되어 발전되고 있는 마이크로 전기 기계 시스템(Micro Electro-Mechanical System : MEMS) 기술 및 나노 전기 기계 시스템(Nano Electro-Mechanical System : NEMS) 기술이 대두되고 있다. 이중에서 탄소 나노튜브가 채용되는 메모리 소자가 미국공개특허 제2004/0181630호 및 2006/128049호 등에 개시되어 있다. 상기 메모리 소자는 나노 튜브 조각(nanotube feblic)을 하부 전극 또는 상부 전극으로 접촉시킴으로써 데이터를 쓰고 읽을 수 있다.
상기 메모리 소자는 나노 튜브 조각을 하부 전극 또는 상부 전극으로 기계적으로 이동시킴으로써 데이터를 저장하기 때문에 반도체 물질이 아닌 어떠한 물질을 기판으로 사용하여도 무방하다. 그러므로, 상기 메모리 소자를 용이하게 복수로 적층시킬 수 있어 메모리 장치의 용량을 용이하게 증가시킬 수 있다.
하지만, 종래 기술에 따른 메모리 소자는 다음과 같은 문제점이 있다. 상기 메모리 소자는 하부 전극에 나노튜브 조각을 접촉시키고자 할 경우, 제1 층간 절연막 상에서 질화막에 의해 양측으로 지지되는 상기 나노튜브 조각의 장력을 극복하도록 하기 위해 상기 나노튜브 조각과 상기 하부 전극간에 고전압이 인가되어야 하기 때문에 전력소모가 증가된다.
또한, 상기 전력소모를 감소시키기 위하여 하부 및 상부 전극과 나노 튜브 간에 간격을 나노 단위로 작게 유지시키는 경우 분자들 간에 작용하는 반데르 발스 힘의 영향을 크게 받게 된다. 때문에, 상기 하부 및 상부 전극과 나노 튜브가 서로 접촉된 이 후에 인력이 작용하여 이들을 서로 분리시키기가 매우 어려워지게 되고, 이로 인해 상기 나노튜브 조각이 기계적 동작을 반복적으로 수행할 수 없게 된다.
또한, 상기 나노튜브 조각의 크기를 축소시키는 경우 상기 나노튜브 조각을 이동시키는 것이 용이하지 않다. 때문에, 상기 나노튜브 조각의 크기를 증가시켜야 하며 이로 인해 단위 셀의 크기를 축소시키는데에는 한계가 있다.
따라서, 본 발명의 목적은 저전압 하에서 안정된 동작이 가능하고 단위셀의 크기가 감소되는 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 메모리 소자를 형성하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 소자는, 기판 상에 형성된 비트 라인과, 상기 비트 라인 상에 상기 비트 라인과 절연되도록 형성되는 읽기 워드 라인과, 상기 읽기 워드 라인들 사이에 위치하고, 상기 읽기 워드 라인보다 낮은 상부면을 갖고, 상기 비트 라인과 접속하는 비트 라인 콘택과, 상기 비트 라인 콘택의 상부면과 접속하고 상기 읽기 워드 라인과 이격되면서 상기 읽기 워드 라인의 상부면과 대향하도록 연장되고, 탄성을 가짐으로써 전위차에 의해 굴곡되는 물질로 이루어지는 전극 패턴과, 상기 전극 패턴 상에 상기 전극 패턴과 이격되도록 형성되고, 상기 읽기 워드 라인 및 전극 패턴과 서로 대향하도록 위치하는 쓰기 워드 라인 및 상기 전극 패턴의 양단부에 형성되고, 상기 읽기 워드 라인 및 쓰기 워드 라인과 이격되면서 상기 읽기 워드 라인 및 쓰기 워드 라인으로 향하도록 돌출된 접촉 침(tip)을 포함한다.
상기 비트 라인과 상기 읽기 워드 라인 사이에 상기 읽기 워드 라인을 지지하는 제1 층간 절연막 패턴이 구비될 수 있다.
상기 제1 층간 절연막 패턴들 사이에 상기 읽기 워드 라인보다 낮은 상부면을 갖는 제2 층간 절연막 패턴이 구비될 수 있다.
상기 비트 라인 콘택 상부면과 접촉하는 상기 전극 패턴 상에 절연막 패턴이 구비될 수 있다.
상기 쓰기 워드 라인이 상기 절연막 패턴에 의해 지지되도록 상기 쓰기 워드 라인의 일측벽이 상기 절연막 패턴의 측벽에 접촉될 수 있다.
상기 쓰기 워드 라인의 저면 아래에는 산화막 패턴, 전하 트랩막 패턴 및 유전막 패턴으로 이루어지는 전하 트랩 구조물을 더 포함될 수 있다.
상기 전하 트랩 구조물의 저면은 상기 전극 패턴과 이격되어 있다. 상기 전하 트랩막 패턴 내에는 전하들이 트랩되어 있다.
상기 비트 라인은 제1 방향으로 연장되고, 상기 읽기 및 쓰기 워드 라인은 상기 제1 방향과 수직한 제2 방향으로 연장되어 있다.
상기 전극 패턴 및 접촉 침은 티타늄, 티타늄 질화막 또는 탄소나노 튜브를 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 소자의 제조 방법으로, 기판 상에 비트 라인을 형성한다. 상기 비트 라인 상에 상기 비트 라인과 절연되도록 예비 읽기 워드 라인을 형성한다. 상기 예비 읽기 워드 라인들 사이에 위치하고, 상기 읽기 워드 라인보다 낮은 상부면을 갖고, 상기 비트 라인과 접속하는 비트 라인 콘택을 형성한다. 상기 예비 읽기 워드 라인과 이격되면서 상기 예비 읽기 워드 라인의 중심 부위에 예비 접촉침을 형성한다. 상기 비트 라인 콘택 및 상기 예비 접촉침 상부면과 접촉되고, 상기 예비 읽기 워드 라인과 이격되면서 상기 읽기 워드 라인의 상부면과 대향하는 라인 형상을 갖고, 탄성을 가짐으로써 전위차에 따라 굴곡되는 물질로 이루어지는 예비 전극 패턴을 형성한다. 상기 예비 전극 패턴 상에 상기 예비 접촉침과 이격되고, 상기 예비 읽기 워드 라인 및 전극 패턴과 대향하도록 위치하는 예비 쓰기 워드 라인을 형성한다. 상기 예비 쓰기 워드 라인, 예비 접촉침, 예비 전극 패턴 및 예비 읽기 워드 라인의 중심부를 순차적으로 식각하여 읽기 워드 라인, 접촉침, 전극 패턴 및 쓰기 워드 라인을 형성한다.
상기 비트 라인을 형성한 이 후에, 상기 비트 라인을 덮도록 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상에 제1 희생막 및 제1 하드 마스크막을 형성하는 단계와, 상기 제1 하드 마스크막, 제1 희생막 및 제1 층간 절연막을 패터닝하여, 상기 예비 읽기 워드 라인을 지지하는 제1 층간 절연막 패턴, 제1 희생막 패턴, 제1 하드 마스크 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제1 층간 절연막 패턴 사이의 기판 상에 상기 예비 읽기 워드 라인의 상부면보다 낮은 상부면을 갖는 제2 층간 절연막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 예비 읽기 워드 라인 및 제1 희생막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 비트 라인 콘택을 형성하기 위하여, 상기 제2 층간 절연막 패턴, 스페이서 및 제1 희생막 패턴 상에 포토레지스트 패턴을 형성하는 단계와, 상기 제1 하드 마스크 패턴, 스페이서 및 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간 절연막 패턴을 식각함으로써 상기 비트 라인을 노출하는 개구부를 형성하는 단계와, 상기 개구부 내부를 채우도록 도전막을 형성하는 단계 및 상기 도전막의 일부를 제거하여 상기 개구부 내부에 상기 예비 읽기 워드 라인보다 낮은 상부면을 갖는 비트 라인 콘택을 형성하는 단계를 수행할 수 있다.
상기 도전막의 일부를 제거하기 위하여, 상기 제1 하드 마스크 패턴의 표면이 노출되도록 상기 도전막을 연마하여 분리된 예비 콘택을 형성하는 단계와, 상기 분리된 예비 콘택의 상부면이 상기 예비 읽기 워드 라인보다 낮아지도록 상기 예비 콘택을 에치백하는 단계를 수행할 수 있다.
상기 비트 라인 콘택을 형성한 이 후에, 상기 제1 하드 마스크 패턴을 제거하는 단계를 더 포함할 수 있다.
상기 예비 접촉침을 형성하기 위하여, 상기 제1 하드 마스크 패턴을 제거하는 단계와, 상기 제1 희생막 패턴의 중심 부위를 부분적으로 식각하여 상기 접촉침 의 하부를 생성시키기 위한 홈을 형성하는 단계 및 상기 홈 내부를 채우면서 상기 제1 희생막 패턴 표면 위로 돌출되도록 도전막 패턴을 형성하는 단계를 수행할 수 있다.
상기 비트 라인은 제1 방향으로 연장되고, 상기 예비 읽기 워드 라인은 상기 제1 방향과 수직한 제2 방향으로 연장된다.
상기 예비 전극 패턴과 이격되면서 상기 예비 읽기 워드 라인의 저면에 산화막 패턴, 전하 트랩막 패턴 및 유전막 패턴으로 이루어지는 전하 트랩 구조물을 형성하는 단계를 더 포함할 수 있다.
상기 전하 트랩막 패턴에 전하를 트랩시키는 단계를 더 포함할 수 있다.
상기 예비 전극 패턴 상에 제2 희생막을 형성하는 단계를 더 포함할 수 있다.
상기 예비 쓰기 워드 라인을 형성하기 위하여, 상기 제2 희생막 상에 도전막을 증착하는 단계와, 상기 도전막 상에 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제2 하드 마스크 패턴을 이용하여 상기 비트 라인 상에 형성되어 있는 전극 패턴의 상부면이 노출되는 개구부를 생성하도록 상기 도전막 및 제2 희생막을 식각하는 단계를 수행할 수 있다.
상기 식각 공정을 수행한 이 후에, 상기 식각에 의해 생성된 개구부 내부를 채우도록 절연막을 형성하는 단계 및 상기 절연막을 연마하여 상기 개구부 내부에 절연막 패턴을 형성하는 단계를 더 수행할 수 있다.
상기 읽기 워드 라인, 접촉침, 전극 패턴 및 쓰기 워드 라인을 형성한 이 후 에, 상기 읽기 워드 라인과 접촉침, 상기 읽기 워드 라인과 전극 패턴, 상기 쓰기 워드 라인과 접촉침 및 상기 쓰기 워드 라인의 전극 패턴 사이에 개재된 막들을 제거하는 단계를 더 수행할 수 있다.
상기 전극 패턴 및 접촉침은 티타늄, 티타늄 질화막 또는 탄소나노 튜브를 포함할 수 있다.
본 실시예에 따른 메모리 소자는 전극 패턴이 상기 읽기 워드 라인 상으로 연장되는 길이가 종래에 비해 길다. 때문에, 상기 비트 라인과 쓰기 워드 라인 간의 풀 인 전압이 감소된다. 이로 인해, 낮은 전압으로도 쓰기 동작이 가능해진다.
또한, 전극 패턴의 단부에 접촉 침이 구비됨으로써, 상기 전극 패턴과 쓰기 및 읽기 워드 라인 간의 간격을 넓힐 수 있으며, 이로 인해, 상기 전극 패턴과 워드 라인들 사이의 갭 부위에 불필요한 막들이 잔류하는 것을 감소시킬 수 있다. 그러므로, 상기 잔류물에 의해 발생되는 누설 전류를 감소시킬 수 있다.
또한, 고전압이 인가되는 비트 라인과 쓰기 워드 라인 간의 거리가 증가됨으로써, 라인들 간의 상호 간섭(cross talk)을 감소시켜 동작 특성이 향상된다.
이하에서는, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 및 2는 본 발명의 일 실시예에 따른 메모리 소자를 나타내는 단면도들이다. 도 3은 본 발명의 일 실시예에 따른 메모리 소자를 나타내는 평면도이다.
도 1은 비트 라인 방향(제1 방향)으로 절단한 단면도이고, 도 2는 워드 라인 방향(제2 방향)으로 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 평탄면을 갖는 기판(100)이 구비된다. 상기 기판은 반도체 물질로 이루어지지 않아도 되며, 상부면이 절연 물질로 이루어진 것이면 가능하다. 즉, 상기 기판(100)은 전체가 절연성을 갖는 물질로 이루어지거나, 금속 물질 또는 반도체 물질로 이루어지는 평판 상에 절연 물질이 증착되어 있는 형태를 가질 수 있다.
상기 기판(100) 상에는 제1 방향으로 연장되는 비트 라인(102)들이 구비된다. 상기 비트 라인(102)은 전기 전도도가 우수한 재질로 이루어진다. 상기 비트 라인(102)으로 사용될 수 있는 물질의 예로는 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드, 금, 은, 구리과 같은 금속 물질과, 불순물이 도핑된 폴리실리콘 등을 들 수 있다.
상기 비트 라인(102)들 사이의 공간을 채우면서 상기 비트 라인(102)을 덮는 제1 및 제2 층간 절연막 패턴(104a, 118)이 구비된다.
상기 제1 층간 절연막 패턴(104a)은 실리콘 산화물로 이루어질 수 있다. 상기 제1 층간 절연막 패턴(104a)은 평탄한 상부면을 갖는다. 상기 제2 층간 절연막 패턴(118)은 상기 제1 층간 절연막 패턴(104a)들 사이에 위치하며 상기 제1 층간 절연막 패턴(104a)에 비해 높은 상부면을 갖는다.
상기 제1 층간 절연막 패턴(104a) 상에는 데이터를 읽기 위한 워드 라인인 읽기 워드 라인(106b)들이 구비된다. 도시된 것과 같이, 고립된 하나의 제1 층간 절연막 패턴(104a) 상에는 2개의 읽기 워드 라인(106b)이 서로 나란하게 배치된다. 상기 읽기 워드 라인(106b)은 상기 제1 방향과 수직하는 제2 방향으로 연장된다. 그러므로, 상기 읽기 워드 라인(106b)은 상기 비트 라인(102)과 절연되면서 상기 비트 라인(102)과 서로 교차하도록 배치된다.
상기 읽기 워드 라인(106b)으로 사용될 수 있는 물질의 예로는 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드, 금, 은, 구리과 같은 금속 물질과, 불순물이 도핑된 폴리실리콘 등을 들 수 있다.
상기 제2 층간 절연막 패턴(118)에는 상기 비트 라인(102) 상부면을 노출시키는 비트 라인 콘택홀이 형성되어 있다. 구체적으로, 상기 비트 라인 콘택홀은 2개의 읽기 워드 라인(106b)들 사이에 1개씩 구비되어 있다. 그러므로, 상기 읽기 워드 라인(106b)의 제1 측벽과 대향하는 부위에는 비트 라인 콘택홀이 구비되고, 상기 읽기 워드 라인(106b)에서 제1 측벽과 대향하는 제2 측벽과 대향하는 부위에는 이웃하는 읽기 워드 라인(106b)이 구비된다.
상기 비트 라인 콘택홀 내에는 상기 비트 라인(102)과 접속하는 비트 라인 콘택(132)이 구비된다. 상기 비트 라인 콘택(132)은 상기 읽기 워드 라인(106b)과는 절연되면서 상기 읽기 워드 라인(106b)들 사이에 구비된다. 상기 비트 라인 콘택(132)은 상기 읽기 워드 라인(106b)보다 낮은 상부면을 갖는 것이 바람직하다. 상기 비트 라인 콘택(132)으로 사용될 수 있는 물질의 예로는 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드, 금, 은, 구리과 같은 금속 물질과, 불순물이 도핑된 폴리 실리콘 등을 들 수 있다.
상기 비트 라인 콘택(132), 제2 층간 절연막 패턴(118) 상에 상기 비트 라인(102)과 수직한 방향으로 연장되는 라인 형상의 절연막 패턴(152a)이 구비된다. 구체적으로, 상기 절연막 패턴(152a)은 상기 비트 라인 콘택(132)의 중심 부위 상에 형성된다.
상기 비트 라인 콘택(132)과 접촉하면서 상기 읽기 워드 라인(106b)과 이격되도록 위치하는 전극 패턴(160)이 구비된다. 상기 전극 패턴(160)은 비트 라인 콘택(132)의 상부면과 접촉하면서 상기 비트 라인 콘택(132) 양측의 읽기 워드 라인(106b)으로 연장되는 형상을 갖는다.
상기 전극 패턴(160)은 탄성을 가짐으로써 상기 전극 패턴(160) 양단의 전위차에 의해 방향성을 갖고 굴곡될 수 있는 도전 물질로 이루어진다. 상기 전극 패턴(160)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화막, 탄소 나노튜브 재질 등을 들 수 있다. 여기서, 상기 탄소 나노튜브는, 탄소원자 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루고 있고, 상기 관의 지름이 수∼수십 나노미터에 불과하다. 또한, 상기 탄소 나노튜브는, 전기 전도도가 구리와 비슷하고, 열전도율은 다이아몬드와 유사하며, 강도는 철강보다 100배 정도 뛰어나고, 탄소섬유가 1％정도만 변형시켜도 끊어지는 반면 탄소 나노튜브는 15％정도가 변형되어도 견딜 수 있는 높은 복원력을 갖는다.
상기 전극 패턴(160)은 전위차에 의해 상기 읽기 워드 라인(106b) 방향 또는 그 반대 방향으로 굴곡될 수 있도록 상기 비트 라인 콘택(132)의 상부면으로부터 측방으로 돌출된 외팔보 타입(cantilever type)을 갖는다. 그러므로, 상기 전극 패턴(160)은 상기 읽기 워드 라인(106a)의 상부면과 이격되면서 상기 읽기 워드 라인(106b)의 상부면과 평행하게 위치하여야 한다. 그런데, 상기 비트 라인 콘 택(132)의 상부면이 상기 읽기 워드 라인(106a)의 상부면에 비해 낮게 위치하기 때문에, 상기 전극 패턴(160)은 상기 읽기 워드 라인(106a)의 측벽과 대향하는 부위에서 수직 방향으로 연장되면서 굴곡되어, 상기 읽기 워드 라인(106b)의 상부면과 평행하게 형성되어야 한다. .
상기와 같이 전극 패턴(160)이 굴곡을 갖기 때문에 상기 비트 라인 콘택(132)으로부터 연장되는 상기 전극 패턴(160)의 길이가 종래에 비해 길어지게 된다.
한편, 상기 전극 패턴(160)의 길이가 감소되면 상기 전극 패턴(160)이 이동하는데 필요한 전위차가 높아지게 된다. 특히, 상기 전극 패턴(160)의 길이가 감소되면 상기 읽기 워드 라인(106b)과 이격되도록 하는데 필요한 풀 인 전압이 높아지게 된다. 그러나, 본 실시예의 메모리 소자의 경우에는 전극 패턴(160)의 길이가 길어서 상기 풀 인 전압이 낮다. 또한, 상기 전극 패턴(160)의 길이를 증가시키더라도 상기 기판(100)의 수평 면적이 증가되지 않는다. 때문에, 상기 메모리 소자의 집적도를 향상시킬 수 있다.
상기 절연막 패턴(152a)의 측부로부터 연장되고, 상기 전극 패턴(160)과 이격되는 쓰기 워드 라인(148b)이 구비된다. 상기 쓰기 워드 라인(148b)은 상기 읽기 워드 라인(106b)과 서로 평행하게 위치하고 상기 제2 방향으로 연장되는 형상을 갖는다.
상기 쓰기 워드 라인(148b)은 금, 은 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 금속 물질로 이 루어질 수 있다.
상기 쓰기 워드 라인(148b) 및 절연막 패턴(152a) 상에는 마스크 패턴(156)이 구비된다. 상기 마스크 패턴(156)은 실리콘 질화물을 포함할 수 있다.
상기 쓰기 워드 라인(148b)의 저면에는 전하 트랩 구조물이 구비된다. 상기 전하 트랩 구조물은 상기 절연막 패턴(152)의 측부로부터 연장되고 상기 전극 패턴(160)과 이격된다.
상기 전하 트랩 구조물은 실리콘 산화막 패턴(142b), 전하 트랩막 패턴 (144b) 및 유전막 패턴(146b)이 적층된 구조를 가질 수 있다. 구체적으로 상기 전하 트랩 구조물은 실리콘 산화막/실리콘 질화막/실리콘 산화막이 적층된 구조를 가질 수 있다. 상기 전하 트랩막 패턴(144b) 내에는 전하가 트랩되어 있으며, 상기 전하들은 상기 전하 트랩막 패턴(144b)을 빠져나오지 않는다. 따라서, 외부에서 계속적으로 전압이 인가되지 않더라도 상기 전하 트랩막 패턴(144b)에 트랩되어 있는 전하에 의해 상기 접촉침(162)과 상기 전하 트랩막 구조물이 접촉된 상태가 유지될 수 있다.
상기 전극 패턴(160) 양단부에는 상기 읽기 워드 라인(106b) 및 전하 트랩 구조물과 이격되면서 상기 읽기 워드 라인(106b) 및 전하 트랩 구조물을 향하여 돌출된 접촉침(162, tip)이 구비된다. 또한, 상기 접촉침(162)은 상기 읽기 워드 라인(106b)의 단부 및 전하 트랩 구조물의 단부와 각각 대향하도록 위치한다.
상기 접촉침(162)은 탄성을 가짐으로써 전위차에 의해 방향성을 갖고 굴곡될 수 있는 도전 물질로 이루어진다. 상기 접촉침(162)은 상기 전극 패턴(160)과 동일 한 물질로 이루어지는 것이 바람직하다. 상기 접촉침(162)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화막, 탄소 나노튜브 재질 등을 들 수 있다.
상기 전극 패턴(160)이 전위차에 의해 읽기 워드 라인(106b) 또는 쓰기 워드 라인(148b) 방향으로 굴곡되면, 상기 접촉침(162)이 상기 읽기 워드 라인(106b) 또는 전하 트랩 구조물과 접촉하게 된다.
그런데, 상기 접촉침(162)은 상기 읽기 워드 라인(106b) 및 전하 트랩 구조물로 향하는 방향으로 각각 돌출된 형상을 갖고 있다. 때문에, 상기 전극 패턴(160)과 상기 읽기 워드 라인(106b) 사이의 간격보다 상기 접촉침(162)과 상기 읽기 워드 라인(106b) 사이의 간격이 더 좁다. 또한, 상기 전극 패턴(160)과 상기 전하 트랩 구조물 사이의 간격보다 상기 접촉침(162)과 상기 전하 트랩 구조물 사이의 간격이 더 좁다. 따라서, 낮은 풀 아웃 전압 및 풀 인 전압으로도 상기 접촉침(162)을 상기 읽기 워드 라인(106b) 또는 전하 트랩 구조물로 굴절시킬 수 있다.
상기 비트 라인 콘택(132)으로부터 연장되는 전극 패턴(160)과 상기 접촉침의 상, 하부에는 막이 형성되지 않은 빈 공간이 마련된다. 이는, 상기 전극 패턴(160) 및 접촉침(162)이 용이하게 이동될 수 있도록 하기 위한 공간이다.
도시되지는 않았지만, 상기 전극 패턴(160)과 상기 접촉침(162)의 상, 하부의 공간에는 질소와 같은 비활성 가스가 충진될 수 있다. 이 경우, 상기 전극 패턴(160)과 상기 접촉침(162)의 상, 하부의 공간을 유지하면서, 상기 쓰기 워드 라인(148b)들 사이 부위를 덮는 층간 절연막(도시안됨)이 구비될 수 있다.
상기 설명한 것과 같이, 본 실시예에 따른 메모리 소자는 상기 전하 트랩막 패턴(144b) 내에 전하가 트랩되어 있으므로, 상기 쓰기 워드 라인(148b)에 계속하여 전하를 인가시키지 않더라도 상기 전하 트랩막 패턴(144b) 내에 구속된 전하를 이용하여 전극 패턴(160)이 상기 쓰기 워드 라인(148b) 방향으로 굴곡된 상태를 유지할 수 있다. 그러므로, 상기 메모리 소자는 비휘발성 메모리 소자로서 기능할 수 있다.
또한, 설명한 것과 같이, 상기 전극 패턴(160)은 상기 비트 라인 콘택(132)으로부터 상기 읽기 워드 라인(106b) 상으로 연장되는 길이가 종래에 비해 길어지게 된다. 상기와 같이 전극 패턴(160)의 길이가 길어지는 경우, 상기 비트 라인(102)과 쓰기 워드 라인(148b) 간의 풀 인 전압을 감소시킬 수 있다. 따라서, 낮은 전압으로도 쓰기 동작이 가능해진다.
본 실시예에 따른 메모리 소자는 상기 전극 패턴(160)의 양단에 상하로 돌출된 접촉침(162)이 구비된다. 때문에, 상기 접촉침(162)과 읽기 및 쓰기 워드 라인(106b, 148b) 사이의 거리가 감소되어 쓰기 워드 라인(148b)과 접촉침(162)이 접촉되는데 요구되는 전압(풀 인 전압)을 감소시킬 수 있다.
반면에, 상기 전극 패턴(160)과 읽기 워드 라인(106a) 사이의 간격 및 상기 전극 패턴(160)과 쓰기 워드 라인(148b) 사이의 간격은 충분히 넓게 유지된다. 때문에, 상기 간격이 좁아짐에 따라 발생되는 반데르 바알스 힘에 의한 접촉 전극간의 인력을 감소시킬 수 있다. 그러므로, 상기 접촉 전극 간의 인력에 의해 상기 반도체 소자가 기계적 동작을 반복하지 못하는 등의 문제를 해소할 수 있다.
또한, 상기 간격이 넓어짐으로써 상기 전극 패턴(160)과 워드 라인들 사이의 갭 부위에 불필요한 막들이 잔류하는 것이 감소되며, 이로 인해 상기 잔류물에 의해 발생되는 누설 전류를 감소시킬 수 있다.
본 실시예에 따른 메모리 소자는 상기 전극 패턴(160)의 아래에 읽기 워드 라인(106b)이 구비되고, 상기 전극 패턴(160) 상에 쓰기 워드 라인(148b)이 구비된다. 따라서, 고전압이 인가되는 비트 라인(102)과 쓰기 워드 라인(148b) 간의 거리가 멀어지게 됨으로써 상기 라인들 간의 상호 간섭(cross talk)을 감소시킬 수 있다.
이하에서는, 본 실시예에 따른 메모리 소자의 동작 관계에 대해 간단하게 설명한다.
상기 비트 라인(102)과 상기 쓰기 워드 라인(148b) 사이에 양의 값을 갖는 전압이 인가되면 상기 비트 라인(102)과 쓰기 워드 라인(148b) 사이에 인력이 발생하게 되고, 이로 인해 상기 접촉침(162)이 상기 전하 트랩 구조물 쪽으로 이동하게 된다. 그러므로, 상기 비트 라인(102)과 상기 쓰기 워드 라인(148b) 사이에 풀 인 전압(Vpull-in) 이상이 인가되면, 상기 접촉침(162)과 상기 전하 트랩 구조물이 접촉되어 데이터 0이 기록된다. 여기서, 상기 접촉침(162)과 상기 전하 트랩 구조물이 접촉되는데 요구되는 최소 전압을 풀 인 전압(Vpull-in)이라 한다.
한편, 상기 쓰기 워드 라인(148b) 사이에 음의 값을 갖는 전압이 인가되면 상기 비트 라인(102)과 쓰기 워드 라인(148b) 사이에 척력이 발생하게 된다. 그러 므로, 상기 비트 라인(102)과 상기 쓰기 워드 라인(148b) 사이에 음의 값을 갖는 풀 아웃 전압(Vpull-out)이 인가되면, 상기 접촉침(162)과 상기 전하 트랩 구조물이 서로 이격되어 데이터 1이 기록된다. 여기서, 상기 접촉침(162)과 상기 전하 트랩 구조물이 이격되는데 요구되는 전압을 풀 아웃 전압(Vpull-out)이라 한다.
여기서, 상기 풀 인 전압 및 풀 아웃 전압은 각각 비트 라인(102)에 인가되는 전압과 쓰기 워드 라인(148b)에 인가되는 전압의 차가 된다.
도 4a 내지 도 20b는 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 나타내는 단면도들이다.
각 a 도는 메모리 소자를 비트 라인 방향으로 절단한 단면도들이고, 각 b 도는 메모리 소자를 워드 라인 방향으로 절단한 단면도들이다.
도 4a 및 4b을 참조하면, 적어도 상부 표면이 절연성을 갖는 기판(100)을 마련한다. 상기 기판(100) 상에 비트 라인으로 형성되기 위한 제1 도전막(도시안됨)을 증착한다. 상기 제1 도전막은 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 금속 물질, 또는 도전성 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다. 또한, 상기 제1 도전막은 물리기상증착법 또는 화학기상증착법으로 증착시킬 수 있다.
상기 제1 도전막 상에 식각 마스크 패턴(도시안됨)을 형성하고, 상기 식각 마스크 패턴를 이용하여 상기 제1 도전막을 식각함으로써 비트 라인(102)을 형성한다. 상기 제1 도전막은 이방성 식각 공정을 통해 식각되는 것이 바람직하다. 이 때, 상기 비트 라인(102)은 제1 방향으로 연장되는 라인 형상을 갖도록 형성된다.
이 후, 상기 식각 마스크 패턴을 제거한다.
도 5a 및 도 5b를 참조하면, 상기 비트 라인(102) 사이의 공간을 매립하면서 상기 비트 라인(102) 상부를 덮는 절연막(도시안됨)을 형성한다. 상기 절연막은 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적으로, 상기 절연막은 TEOS, USG, SOG 또는 HDP 산화물을 증착함으로서 형성될 수 있다.
다음에, 상기 절연막을 부분적으로 연마(partial CMP)하여 상부면이 평탄한 제1 층간 절연막(104)을 형성한다. 상기 연마 공정을 수행하여 형성된 상기 제1 층간 절연막(104)은 상기 비트 라인 상부를 완전히 덮어야 한다. 그러므로, 상기 비트 라인(102)의 상부면이 노출되기 이 전에 상기 절연막의 연마 공정이 종료되어야 한다.
상기 제1 층간 절연막 (104) 상에 읽기 워드 라인으로 제공되기 위한 제1 워드 라인막(106)을 형성한다. 상기 제1 워드 라인막(106)은 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 금속 물질을 증착시켜 형성할 수 있다. 상기 제1 워드 라인막(106)은 물리기상증착방법 또는 화학기상증착방법으로 증착될 수 있다.
상기 제1 워드 라인막(106) 상에 제1 희생막(108)을 형성한다. 상기 제1 희생막(108)은 후속 공정을 통해 제거되어 접촉침과 제1 워드 라인 사이에 공간을 생성시키는 역할을 한다. 그러므로, 상기 제1 희생막(108)은 습식 식각 공정을 통해 쉽게 제거될 수 있는 물질로 이루어지는 것이 바람직하다. 예를 들어, 상기 제1 희 생막(108)은 폴리실리콘을 증착시켜 형성할 수 있다.
상기 제1 희생막(108)은 후속 공정을 통해 제거되어 읽기 워드 라인과 전극 패턴의 상부면 사이의 공간을 생성시킨다. 그러므로, 상기 제1 희생막(108)은 상기 읽기 워드 라인과 상기 전극 패턴이 서로 이격되어야 하는 거리와 동일한 두께로 형성되는 것이 바람직하다.
상기 제1 희생막(108) 상에 제1 하드 마스크막(110)을 형성한다. 상기 제1 하드 마스크막(110)은 실리콘 질화물을 화학기상증착방법을 통해 증착시켜 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 하드 마스크막(110)을 사진 식각 공정을 통해 패터닝함으로써 제1 하드 마스크 패턴(112)을 형성한다. 상기 제1 하드 마스크 패턴(112)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 제1 하드 마스크 패턴(112)의 노출 부위는 비트 라인 콘택이 형성되어야 할 부위를 모두 포함하면서 상기 비트 라인 콘택 형성 부위보다 넓어야 한다.
상기 제1 하드 마스크 패턴(112)을 식각 마스크로 사용하여 상기 제1 희생막(108), 제1 워드 라인막(106) 및 제1 층간 절연막(104)을 순차적으로 식각한다. 상기 식각 공정을 수행하면, 상기 비트 라인(102)의 상부면 및 기판(100) 상부면의 일부를 노출시키고 제2 방향으로 연장되는 제1 트렌치(114)가 형성된다. 또한, 상기 비트 라인(102) 및 기판(100) 상에는 제1 층간 절연막 패턴(104a), 예비 읽기 워드 라인(106a), 제1 희생막 패턴(108a)이 형성된다. 이 때, 상기 식각 공정은 이 방성 식각 공정으로 수행되는 것이 바람직하다.
도 7a 및 도 7b를 참조하면, 상기 제1 트렌치(114) 내부를 매립하면서 상기 제1 하드 마스크 패턴(112)을 덮는 제2 층간 절연막(116)을 형성한다. 상기 제2 층간 절연막(116)은 실리콘 산화물을 포함한다. 상기 제2 층간 절연막(116)은 TEOS, USG, SOG 또는 HDP 산화물을 증착함으로서 형성될 수 있다.
다음에, 연마 공정을 통해 상기 제2 층간 절연막(116)의 상부면을 평탄화한다.
도시하지는 않았지만, 상기 제1 하드 마스크 패턴(112)의 상부면이 노출되도록 상기 제2 층간 절연막(116)을 연마하는 것이 바람직하다.
상기 제1 하드 마스크 패턴(112)의 상부면이 노출되도록 연마하는 경우, 남아있는 제2 층간 절연막(116)의 상부면과 상기 제1 하드 마스크 패턴(112)의 상부면이 동일한 평면상에 위치하게 된다. 따라서, 남아있는 제2 층간 절연막(116)의 두께를 알 수 있으며, 이로 인해 후속의 식각 공정을 통해 형성되는 제2 층간 절연막 패턴의 두께를 용이하게 제어할 수 있다.
그러나, 도시된 것과 같이, 상기 제1 하드 마스크 패턴(112)의 상부면이 노출되지 않도록 평탄화 공정을 수행할 수도 있다. 또한, 공정의 단순화를 위하여 상기 제2 층간 절연막(116)을 평탄화하는 공정을 생략할 수도 있다.
도 8a 및 도 8b를 참조하면, 상기 제2 층간 절연막(116)을 이방성으로 식각하여 상기 예비 읽기 워드 라인(106a)의 상부면보다 낮은 상부면을 갖는 제2 층간 절연막 패턴(118)을 형성한다. 또한, 상기 제2 층간 절연막 패턴(118)의 상부면은 상기 예비 읽기 워드 라인(106a)의 저면보다는 높게 위치하도록 형성되는 것이 바람직하다.
상기 제2 층간 절연막 패턴(118)을 형성하면, 상기 예비 읽기 워드 라인(106a)들 사이에는 제2 트렌치(120)가 생성된다.
도 9a 및 도 9b를 참조하면, 상기 제2 트렌치(120)의 측벽 및 저면, 상기 제1 하드 마스크 패턴(112)의 표면을 따라 스페이서막(122)을 형성한다. 상기 스페이서막(122)은 상기 제1 희생막 패턴(108a)과 동일한 물질을 증착시켜 형성한다. 본 실시예에서는, 상기 스페이서막(122)을 폴리실리콘을 증착시켜 형성한다.
상기 스페이서막(122)은 후속 공정을 통해 제거되어 읽기 워드 라인의 측벽과 전극 패턴 사이의 공간을 생성시킨다. 그러므로, 상기 스페이서막(122)은 상기 읽기 워드 라인과 전극 패턴이 서로 이격되어야 하는 간격과 동일한 두께로 형성되는 것이 바람직하다.
도 10a 및 도 10b를 참조하면, 상기 제1 하드 마스크 패턴(112)상에 형성되어 있는 스페이서막(122)이 모두 제거되도록 상기 스페이서막(122)을 이방성 식각 공정을 통해 제거시켜 상기 제2 트렌치(120)의 측벽에 스페이서(126)를 형성한다.
후속 공정에서, 상기 스페이서(126)의 표면 및 상기 제1 희생막 패턴(108a)의 상부 표면을 따라 전극 패턴이 형성된다. 그러므로, 상기 스페이서(126)의 표면과 상기 제1 희생막 패턴(108a)의 상부 표면이 연결되는 부위에서 상기 전극 패턴이 돌출되지 않도록 하는 것이 바람직하다. 이를 위하여, 상기 스페이서(126)는 상기 예비 읽기 워드 라인(106a)의 측벽 부위 및 상기 제1 희생막 패턴(108a)의 측벽 부위에 형성되고, 상기 제1 하드 마스크 패턴(112)의 측벽 부위에는 형성되지 않는 것이 바람직하다.
도 11a 및 도 11b를 참조하면, 상기 제2 층간 절연막 패턴, 스페이서 및 제1 하드 마스크 패턴 상에 콘택을 형성하기 위한 마스크로 사용되는 포토레지스트 패턴을 형성한다. 이 때, 상기 포토레지스트 패턴은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
이 후, 상기 포토레지스트 패턴, 제1 하드 마스크 패턴 및 스페이서를 식각 마스크로 하여, 노출되어 있는 제2 층간 절연막 패턴(118)을 이방성으로 식각한다. 상기 공정을 수행하면, 상기 비트 라인(102)을 노출하는 비트 라인 콘택홀이 형성된다.
다음에, 상기 비트 라인 콘택홀을 매립하면서 상기 제1 하드 마스크 패턴(112)을 덮도록 제1 도전막(130)을 증착한다. 상기 제1 도전막(130)은 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 금속 물질 또는 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 상기 제1 도전막(130)은 물리기상증착방법 또는 화학기상증착방법으로 증착될 수 있다. 상기 제1 도전막(130)은 상기 비트 라인(102)과 동일한 물질로 이루어지는 것이 바람직하다.
도 12a 및 도 12b를 참조하면, 상기 제1 도전막(130)을 화학기계적 연마 공정을 통해 상기 제1 하드 마스크 패턴(112)이 노출되도록 연마한다. 상기 연마 공정을 수행하면, 상기 비트 라인 콘택홀 내부에만 제1 도전막(130)이 남게되어 상기 제1 도전막(130)은 서로 분리된다.
상기 연마 공정을 수행한 이 후에, 남아있는 제1 하드 마스크 패턴(112)을 제거한다.
다음에, 상기 스페이서(126)의 측벽이 외부에 노출되도록 상기 제1 도전막(130)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 비트 라인 콘택홀 내부에 비트 라인 콘택(132)이 형성된다.
상기 노출된 제1 희생막 패턴(108a)의 중심 부위를 사진 식각 공정을 통해 일부 제거하여 홈(134, dimple)을 형성한다. 여기서, 상기 홈(134)은 서로 대향하고 있는 2개의 접촉침을 생성시키는 몰드 패턴으로 제공된다. 그러므로, 상기 홈(134)은 후속 공정에서 형성되는 전극 패턴의 단부에 위치하도록 형성되는 것이 바람직하다.
이 때, 상기 홈(134) 아래에 남아있는 제1 희생막 패턴(108a)의 두께는 접촉침과 읽기 워드 라인의 간격이 된다. 그러므로, 상기 홈(134)을 형성할 시에 상기 홈(134) 아래에 남아있는 제1 희생막 패턴(108a)의 두께를 조절하여야 한다.
도 13a 및 도 13b를 참조하면, 상기 홈(134) 내부를 채우면서 상기 비트 라인 콘택(132), 스페이서(126) 및 제1 희생막 패턴(108a) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 후속 공정을 통해 접촉침으로 제공된다.
상기 제2 도전막은 탄성을 가짐으로써 양단의 전위차에 의해 굴곡될 수 있는 도전 물질을 증착시켜 형성한다. 구체적으로, 상기 제2 도전막은 티타늄, 티타늄 실리사이드와 같은 금속막 또는 탄소 나노 튜브로 형성될 수 있다. 상기 금속막은 물리기상증착방법 또는 화학기상증착방법을 사용하여 형성할 수 있으며, 상기 산소 나노 튜브는 전기방전방법으로 형성할 수 있다.
상기 제2 도전막 상에 상기 홈(134)과 대향하는 부위를 선택적으로 덮는 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴을 이용하여 상기 제1 희생막 패턴(108a)이 노출되도록 상기 제2 도전막을 식각함으로써 예비 접촉침(136)을 형성한다. 상기 예비 접촉침(136)은 상기 홈 내부를 채우면서 상기 제1 희생막 패턴(108a)의 상부면에 비해 돌출된 형상을 갖게 된다.
도 14a 및 도 14b를 참조하면, 상기 예비 접촉침(136), 제1 희생막 패턴(108a), 스페이서(126) 및 비트 라인 콘택(132) 상에 제3 도전막(도시안됨)을 형성한다. 상기 제3 도전막은 상기 예비 접촉침(136)이 형성되어 있는 부위가 부분적으로 돌출된 형상을 갖게 된다.
상기 제3 도전막은 탄성을 가짐으로써 양단의 전위차에 의해 굴곡될 수 있는 도전 물질을 증착시켜 형성한다. 구체적으로, 상기 제3 도전막은 티타늄, 티타늄 실리사이드와 같은 금속막 또는 탄소 나노 튜브로 형성될 수 있다. 상기 금속막은 물리기상증착방법 또는 화학기상증착방법을 사용하여 형성할 수 있으며, 상기 산소 나노 튜브는 전기방전방법으로 형성할 수 있다. 바람직하게는, 상기 제3 도전막은 상기 제2 도전막과 동일한 물질로 증착한다.
이 후, 상기 제3 도전막 상에 상기 비트 라인(102)과 대향하는 라인 형상의 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴을 사용하여 상기 도전막을 식각함으로써 예비 전극 패턴(138)을 형성한다. 상기 예비 전극 패 턴(138)은 상기 비트 라인(102)과 서로 대향하면서 제1 방향으로 연장되는 라인 형상을 갖게 된다.
도 15a 및 도 15b를 참조하면, 상기 예비 전극 패턴(138) 및 제1 희생막 패턴(108a)상에 상기 제1 희생막 패턴(108a)과 동일한 물질로 이루어지는 제2 희생막(140)을 형성한다. 본 실시예에서 상기 제1 희생막 패턴(108a)이 폴리실리콘으로 형성되었으므로 상기 제2 희생막(140)도 역시 폴리실리콘으로 형성한다.
후속 공정에서, 상기 제2 희생막(140)을 제거함으로써 전극 패턴과 쓰기 워드 라인 사이의 공간이 마련된다. 따라서, 상기 제2 희생막(140)은 상기 전극 패턴과 쓰기 워드 라인 사이의 간격에 해당하는 두께로 형성된다.
도 16a 및 도 16b를 참조하면, 상기 제2 희생막(140) 상에 제1 예비 전하 트랩 구조물을 형성한다. 상기 제1 예비 전하 트랩 구조물은 실리콘 산화막(142), 전하 트랩막(144) 및 유전막 패턴(146)이 적층된 구조를 가질 수 있다.
구체적으로, 상기 제1 예비 전하 트랩 구조물은 실리콘 산화막/실리콘 질화막/실리콘 산화막이 적층된 구조를 가질 수 있다.
상기 제1 예비 전하 트랩 구조물 상에 쓰기 워드 라인용 도전막(148)을 형성한다. 상기 쓰기 워드 라인용 도전막(148)으로 사용될 수 있는 물질의 예로는 금, 은 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 쓰기 워드 라인용 도전막(148) 상에 제2 하드 마스크막(150)을 형성한다. 상기 제2 하드 마스크막(150)은 실리콘 질화물을 증착시켜 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 비트 라인 콘택(132) 상에 위치하는 제2 하드 마스크막(150)을 사진 식각 공정을 통해 식각하여 제2 하드 마스크 패턴(150a)을 형성한다.
다음에, 상기 제2 하드 마스크 패턴(150a)을 식각 마스크로 사용하여 상기 쓰기 워드 라인용 도전막(148), 제1 예비 전하 트랩 구조물, 제2 희생막(140)을 순차적으로 식각하여 상기 비트 라인 콘택(132)의 중심 부위를 노출하는 개구부를 형성한다. 이 때, 상기 개구부는 상기 제2 방향으로 연장되는 형상을 갖는다.
상기 개구부가 형성됨으로써, 상기 쓰기 워드 라인용 도전막(148), 제1 예비 전하 트랩 구조물 및 제2 희생막(140)이 각각 분리되어 예비 쓰기 워드 라인(148a), 제2 예비 전하 트랩 구조물(142a, 144a, 146a) 및 제2 희생막 패턴(140a)이 된다.
다음에, 상기 개구부 내부를 채우면서 상기 제2 하드 마스크 패턴(150a) 상에 절연막(152)을 증착한다. 상기 절연막(152)은 실리콘 산화물을 증착시켜 형성한다.
도 18a 및 도 18b를 참조하면, 상기 제2 하드 마스크 패턴(150a)의 상부면이 노출되도록 상기 절연막(152)을 연마하여 상기 개구부 내부에 절연막 패턴(152a)을 형성한다. 상기 연마는 화학기계적 연마 공정을 통해 이루어질 수 있다. 상기 연마 시에 상기 제2 하드 마스크 패턴(150a)도 일부 제거되어 두께가 감소된다.
도 19a 및 도 19b를 참조하면, 상기 제2 하드 마스크 패턴(150a) 상에 제3 하드 마스크막(도시안됨)을 형성한다. 상기 제3 하드 마스크막은 상기 제2 하드 마 스크 패턴(150a)과 동일한 물질을 증착시켜 형성한다. 본 실시예에서, 상기 제3 하드 마스크막은 실리콘 질화물로 이루어진다.
상기 제3 하드 마스크막에 의해 쓰기 워드 라인이 지지된다. 따라서, 상기 제3 하드 마스크막을 형성함으로써 상기 후속 공정에서 전극 패턴과 쓰기 워드 라인 및 전극 패턴과 읽기 워드 라인 사이의 갭을 형성할 때 상기 쓰기 워드 라인이 하방으로 내려앉는 것을 방지할 수 있다.
다음에, 상기 제3 하드 마스크막 및 상기 제2 하드 마스크 패턴(150a)을 사진 식각하여, 식각된 제2 하드 마스크 패턴(150a)과 제3 하드 마스크 패턴(154)이 적층된 마스크 패턴(156)을 형성한다. 상기 마스크 패턴(156)은 상기 예비 쓰기 워드 라인(148a), 제2 예비 전하 트랩 구조물(142a, 144a, 146a), 예비 접촉침(136), 및 예비 읽기 워드 라인(106a)을 각각 2개로 분리하기 위한 식각 마스크로 제공된다. 따라서, 상기 마스크 패턴(156)은 상기 예비 쓰기 워드 라인(148a)의 중심부위를 노출하는 형상을 갖는다.
상기 마스크 패턴(156)을 식각 마스크로 사용하여 상기 예비 쓰기 워드 라인(148a), 제2 예비 전하 트랩 구조물(142a, 144a, 146a), 제2 희생막 패턴(140a), 예비 접촉침(136), 제1 희생막 패턴(108a) 및 예비 읽기 워드 라인(106a)을 순차적으로 식각하여 각각 분리시킨다.
상기 공정을 수행하면, 상기 예비 쓰기 워드 라인(148a)이 식각되어 제2 방향으로 연장되는 2개의 쓰기 워드 라인(148b)이 생성된다. 상기 쓰기 워드 라인의 저면 아래에는 전하 트랩 구조물(142b, 144b, 146b)이 형성된다. 상기 예비 전극 패턴(138) 및 예비 접촉침(136)이 서로 분리됨으로 전극 패턴(160) 및 접촉침(162)이 생성된다. 또한, 상기 예비 읽기 워드 라인(106a)이 식각되어 제2 방향으로 연장되는 2개의 읽기 워드 라인(106b)이 생성된다.
상기 전극 패턴(160)은 상기 비트 라인 콘택(132)과 접촉하고, 상기 읽기 워드 라인(106b)의 측벽 및 상부면과 대향하도록 굴곡을 가지면서 연장되어 있다. 상기 접촉침(162)은 상기 전극 패턴(160)의 양단부에 구비되고 상기 읽기 및 쓰기 워드 라인(106b, 148b)을 향하여 돌출된 형상을 갖는다.
도 20a 및 도 20b를 참조하면, 상기 쓰기 워드 라인(148b) 사이에 생성된 개구를 통해 노출되는 제1 및 제2 희생막 패턴(108a, 140a)을 습식 식각 공정을 통해 제거한다. 상기 제1 및 제2 희생막 패턴(108a, 140a)이 제거됨으로써 상기 전극 패턴(160)과 읽기 및 쓰기 워드 라인(106b, 148b)의 사이에 공간이 생기게 된다. 때문에, 상기 전극 패턴(160)이 상기 읽기 워드 라인 또는 쓰기 워드 라인(106b, 148b)으로 굴곡될 수 있어서 상기 전극 패턴(160)의 단부에 형성되는 접촉침(162)이 상기 읽기 워드 라인 또는 쓰기 워드 라인(106b, 148b)과 접촉할 수 있게 된다.
다음에, 상기 쓰기 워드 라인(148b)과 비트 라인(102) 양단에 전위차를 조절함으로써, 상기 접촉침(162)이 상기 쓰기 워드 라인(148b)과 접촉되도록 한다. 이 후, 상기 접촉침(162)에 전압을 인가함으로서 상기 전하 트랩막 패턴(144b)에 전하들을 주입한다. 상기 전하 트랩막 패턴(144b) 내에 전하들이 충분히 주입되면, 상기 쓰기 워드 라인(148b)과 비트 라인(102) 양단에 전위차를 조절함으로서 상기 접촉침(162)이 상기 쓰기 워드 라인(148b)과 이격되도록 한다.
상기 공정을 수행함으로서, 전하 트랩 구조물을 포함하는 메모리 소자가 완성된다.
도시되지는 않았지만, 상기 전극 패턴(160)과 읽기 워드 라인 및 쓰기 워드 라인(106b, 148b)의 사이에 생성된 공간 내에 질소 또는 아르곤과 같은 비반응성 가스를 충진시킬 수 있다. 또는, 상기 공간 내부가 진공 상태를 갖도록 할 수 있다.
이 후, 상기 마스크 패턴(156)들 사이의 부위에 제4 층간 절연막(도시안됨)을 형성한다. 이 때, 상기 제4 층간 절연막의 저면이 상기 전하 트랩 구조물의 저면보다 낮게 위치하면 상기 접촉침(162)과 상기 쓰기 워드 라인(148b)의 접촉이 다소 어려울 수 있다. 때문에, 상기 제4 층간 절연막의 저면은 상기 전하 트랩 구조물의 저면보다는 높게 위치하도록 형성되는 것이 바람직하다. 상기 제4 층간 절연막이 형성됨으로써, 상기 읽기 및 쓰기 워드 라인(106b, 148b) 사이의 공간이 외부 공간과 차단된다.
상술한 바와 같이 본 발명에 의한 메모리 장치는 낮은 전압으로도 쓰기 동작이 가능하다. 그리고, 전극 패턴과 워드 라인들 사이의 갭 부위에 불필요한 잔류물이 쉽게 제거될 수 있어, 누설 전류가 감소된다. 또한, 고전압이 인가되는 비트 라인과 쓰기 워드 라인 간의 거리가 증가됨으로써, 라인들 간의 상호 간섭(cross talk)이 감소되어 동작 특성이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 기판 상에 형성된 비트 라인;
    상기 비트 라인 상에 상기 비트 라인과 절연되도록 형성되는 읽기 워드 라인;
    상기 읽기 워드 라인들 사이에 위치하고, 상기 읽기 워드 라인보다 낮은 상부면을 갖고, 상기 비트 라인과 접속하는 비트 라인 콘택;
    상기 비트 라인 콘택의 상부면과 접속하고 상기 읽기 워드 라인과 이격되면서 상기 읽기 워드 라인의 상부면과 대향하도록 연장되고, 탄성을 가짐으로써 전위차에 의해 굴곡되는 물질로 이루어지는 전극 패턴;
    상기 전극 패턴 상에 상기 전극 패턴과 이격되도록 형성되고, 상기 읽기 워드 라인 및 전극 패턴과 서로 대향하도록 위치하는 쓰기 워드 라인; 및
    상기 전극 패턴의 양단부에 형성되고, 상기 읽기 워드 라인 및 쓰기 워드 라인과 이격되면서 상기 읽기 워드 라인 및 쓰기 워드 라인으로 향하도록 돌출된 접촉 침(tip)을 포함하는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 비트 라인과 상기 읽기 워드 라인 사이에 상기 읽기 워드 라인을 지지하는 제1 층간 절연막 패턴이 구비되는 것을 특징으로 하는 메모리 소자.
  3. 제2항에 있어서, 상기 제1 층간 절연막 패턴들 사이에 상기 읽기 워드 라인보다 낮은 상부면을 갖는 제2 층간 절연막 패턴이 구비되는 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서, 상기 비트 라인 콘택 상부면과 접촉하는 상기 전극 패턴 상에 절연막 패턴이 구비되는 것을 특징으로 하는 메모리 소자.
  5. 제4항에 있어서, 상기 쓰기 워드 라인이 상기 절연막 패턴에 의해 지지되도록 상기 쓰기 워드 라인의 일측벽이 상기 절연막 패턴의 측벽에 접촉된 것을 특징으로 하는 메모리 소자.
  6. 제1항에 있어서, 상기 쓰기 워드 라인의 저면 아래에는 산화막 패턴, 전하 트랩막 패턴 및 유전막 패턴으로 이루어지는 전하 트랩 구조물을 더 포함하는 것을 특징으로 하는 메모리 소자.
  7. 제6항에 있어서, 상기 전하 트랩 구조물의 저면은 상기 전극 패턴과 이격되는 것을 특징으로 하는 메모리 소자.
  8. 제6항에 있어서, 상기 전하 트랩막 패턴 내에는 전하들이 트랩되어 있는 것을 특징으로 하는 메모리 소자.
  9. 제1항에 있어서, 상기 비트 라인은 제1 방향으로 연장되고, 상기 읽기 및 쓰기 워드 라인은 상기 제1 방향과 수직한 제2 방향으로 연장되는 것을 특징으로 하는 메모리 소자.
  10. 제1항에 있어서, 상기 전극 패턴 및 접촉 침은 티타늄, 티타늄 질화막 또는 탄소나노 튜브를 포함하는 것을 특징으로 하는 메모리 소자.
  11. 기판 상에 비트 라인을 형성하는 단계;
    상기 비트 라인 상에 상기 비트 라인과 절연되도록 예비 읽기 워드 라인을 형성하는 단계;
    상기 예비 읽기 워드 라인들 사이에 위치하고, 상기 읽기 워드 라인보다 낮은 상부면을 갖고, 상기 비트 라인과 접속하는 비트 라인 콘택을 형성하는 단계;
    상기 예비 읽기 워드 라인과 이격되면서 상기 예비 읽기 워드 라인의 중심 부위에 예비 접촉침을 형성하는 단계;
    상기 비트 라인 콘택 및 상기 예비 접촉침 상부면과 접촉되고, 상기 예비 읽기 워드 라인과 이격되면서 상기 읽기 워드 라인의 상부면과 대향하는 라인 형상을 갖고, 탄성을 가짐으로써 전위차에 따라 굴곡되는 물질로 이루어지는 예비 전극 패턴을 형성하는 단계;
    상기 예비 전극 패턴 상에 상기 예비 접촉침과 이격되고, 상기 예비 읽기 워 드 라인 및 전극 패턴과 대향하도록 위치하는 예비 쓰기 워드 라인을 형성하는 단계; 및
    상기 예비 쓰기 워드 라인, 예비 접촉침, 예비 전극 패턴 및 예비 읽기 워드 라인의 중심부를 순차적으로 식각하여 읽기 워드 라인, 접촉침, 전극 패턴 및 쓰기 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  12. 제11항에 있어서, 상기 비트 라인을 형성한 이 후에,
    상기 비트 라인을 덮도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제1 희생막 및 제1 하드 마스크막을 형성하는 단계;
    상기 제1 하드 마스크막, 제1 희생막 및 제1 층간 절연막을 패터닝하여, 상기 예비 읽기 워드 라인을 지지하는 제1 층간 절연막 패턴, 제1 희생막 패턴, 제1 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  13. 제12항에 있어서, 상기 제1 층간 절연막 패턴 사이의 기판 상에 상기 예비 읽기 워드 라인의 상부면보다 낮은 상부면을 갖는 제2 층간 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  14. 제13항에 있어서, 상기 예비 읽기 워드 라인 및 제1 희생막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  15. 제14항에 있어서, 상기 비트 라인 콘택을 형성하는 단계는,
    상기 제2 층간 절연막 패턴, 스페이서 및 제1 희생막 패턴 상에 포토레지스트 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴, 스페이서 및 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간 절연막 패턴을 식각함으로써 상기 비트 라인을 노출하는 개구부를 형성하는 단계;
    상기 개구부 내부를 채우도록 도전막을 형성하는 단계; 및
    상기 도전막의 일부를 제거하여 상기 개구부 내부에 상기 예비 읽기 워드 라인보다 낮은 상부면을 갖는 비트 라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  16. 제15항에 있어서, 상기 도전막의 일부를 제거하는 공정은,
    상기 제1 하드 마스크 패턴의 표면이 노출되도록 상기 도전막을 연마하여 분리된 예비 콘택을 형성하는 단계;
    상기 분리된 예비 콘택의 상부면이 상기 예비 읽기 워드 라인보다 낮아지도록 상기 예비 콘택을 에치백하는 단계를 포함하는 것을 특징으로 하는 메모리 소자 의 제조 방법.
  17. 제15항에 있어서, 상기 비트 라인 콘택을 형성한 이 후에, 상기 제1 하드 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  18. 제11항에 있어서, 상기 예비 접촉침을 형성하는 단계는,
    상기 제1 하드 마스크 패턴을 제거하는 단계;
    상기 제1 희생막 패턴의 중심 부위를 부분적으로 식각하여 상기 접촉침의 하부를 생성시키기 위한 홈을 형성하는 단계; 및
    상기 홈 내부를 채우면서 상기 제1 희생막 패턴 표면 위로 돌출되도록 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  19. 제11항에 있어서, 상기 비트 라인은 제1 방향으로 연장되고, 상기 예비 읽기 워드 라인은 상기 제1 방향과 수직한 제2 방향으로 연장되는 것을 특징으로 하는 메모리 소자의 제조 방법.
  20. 제11항에 있어서, 상기 예비 전극 패턴과 이격되면서 상기 예비 읽기 워드 라인의 저면에 산화막 패턴, 전하 트랩막 패턴 및 유전막 패턴으로 이루어지는 전 하 트랩 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  21. 제20항에 있어서, 상기 전하 트랩막 패턴에 전하를 트랩시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  22. 제11항에 있어서, 상기 예비 전극 패턴 상에 제2 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  23. 제22항에 있어서, 상기 예비 쓰기 워드 라인을 형성하는 단계는,
    상기 제2 희생막 상에 도전막을 증착하는 단계;
    상기 도전막 상에 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 이용하여 상기 비트 라인 상에 형성되어 있는 전극 패턴의 상부면이 노출되는 개구부를 생성하도록 상기 도전막 및 제2 희생막 을 식각하는 단계를 포함하는 것을 특징으로 하는 메모리 소자 형성 방법.
  24. 제23항에 있어서,
    상기 식각에 의해 생성된 개구부 내부를 채우도록 절연막을 형성하는 단계; 및
    상기 절연막을 연마하여 상기 개구부 내부에 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  25. 제11항에 있어서, 상기 읽기 워드 라인, 접촉침, 전극 패턴 및 쓰기 워드 라인을 형성한 이 후에,
    상기 읽기 워드 라인과 접촉침, 상기 읽기 워드 라인과 전극 패턴, 상기 쓰기 워드 라인과 접촉침 및 상기 쓰기 워드 라인의 전극 패턴 사이에 개재된 막들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  26. 제11항에 있어서, 상기 전극 패턴 및 접촉침은 티타늄, 티타늄 질화막 또는 탄소나노 튜브를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100799722B1 (ko) * 2006-12-12 2008-02-01 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR100814390B1 (ko) 2007-02-15 2008-03-18 삼성전자주식회사 메모리 소자 및 그 제조 방법.
KR100850273B1 (ko) * 2007-03-08 2008-08-04 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876088B1 (ko) * 2007-05-23 2008-12-26 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876948B1 (ko) * 2007-05-23 2009-01-09 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100936810B1 (ko) * 2007-05-23 2010-01-14 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR101177105B1 (ko) * 2007-11-06 2012-08-24 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR20110095694A (ko) * 2010-02-19 2011-08-25 삼성전자주식회사 패턴 구조물의 형성 방법
US20130113810A1 (en) * 2011-11-04 2013-05-09 Qualcomm Mems Technologies, Inc. Sidewall spacers along conductive lines
US11426649B2 (en) 2018-04-19 2022-08-30 Ags Llc System and method for verifying the integrity of a deck of playing cards
USD903771S1 (en) 2019-08-02 2020-12-01 Ags Llc Hand forming shuffler

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300622B1 (ko) 1993-01-29 2001-11-22 사와무라 시코 반도체 기억장치
KR20020046036A (ko) * 2000-12-12 2002-06-20 박종섭 반도체소자의 제조방법
JP2003347515A (ja) 2002-05-29 2003-12-05 Umk Technology Kk カーボンナノチューブを用いた大容量磁性メモリ

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100109A (en) 1994-11-02 2000-08-08 Siemens Aktiengesellschaft Method for producing a memory device
DE59509883D1 (de) 1995-08-09 2002-01-10 Infineon Technologies Ag Speichervorrichtung und Herstellungsverfahren
US6123819A (en) 1997-11-12 2000-09-26 Protiveris, Inc. Nanoelectrode arrays
US7057658B1 (en) * 1998-03-16 2006-06-06 Sanyo Electric Co., Ltd. Digital camera capable of forming a smaller motion image frame
JP2000031397A (ja) 1998-07-10 2000-01-28 Toshiba Corp 半導体装置
US5991066A (en) 1998-10-15 1999-11-23 Memsolutions, Inc. Membrane-actuated charge controlled mirror
US6054745A (en) 1999-01-04 2000-04-25 International Business Machines Corporation Nonvolatile memory cell using microelectromechanical device
US6473361B1 (en) 2000-11-10 2002-10-29 Xerox Corporation Electromechanical memory cell
US6625047B2 (en) 2000-12-31 2003-09-23 Texas Instruments Incorporated Micromechanical memory element
KR100434369B1 (ko) 2001-05-04 2004-06-04 엘지전자 주식회사 탄소 나노튜브를 이용한 비휘발성 메모리 소자
KR100853131B1 (ko) 2001-07-10 2008-08-20 이리다임 디스플레이 코포레이션 전자 기기 구동 방법 및 장치
US7259410B2 (en) 2001-07-25 2007-08-21 Nantero, Inc. Devices having horizontally-disposed nanofabric articles and methods of making the same
TW554601B (en) 2001-07-26 2003-09-21 Matsushita Electric Ind Co Ltd Semiconductor laser device and method for fabricating the same
US6784028B2 (en) * 2001-12-28 2004-08-31 Nantero, Inc. Methods of making electromechanical three-trace junction devices
JP2004063605A (ja) 2002-07-26 2004-02-26 Renesas Technology Corp 半導体装置
KR100485787B1 (ko) 2002-08-20 2005-04-28 삼성전자주식회사 마이크로 스위치
KR100492004B1 (ko) 2002-11-01 2005-05-30 한국전자통신연구원 미세전자기계적 시스템 기술을 이용한 고주파 소자
WO2005017967A2 (en) 2003-08-13 2005-02-24 Nantero, Inc. Nanotube device structure and methods of fabrication
US7462512B2 (en) 2004-01-12 2008-12-09 Polytechnic University Floating gate field effect transistors for chemical and/or biological sensing
US7652342B2 (en) * 2004-06-18 2010-01-26 Nantero, Inc. Nanotube-based transfer devices and related circuits
KR100692593B1 (ko) 2005-01-24 2007-03-13 삼성전자주식회사 Ｍｅｍｓ 구조체, 외팔보 형태의 ｍｅｍｓ 구조체 및밀봉된 유체채널의 제조 방법.
KR100621827B1 (ko) 2005-08-08 2006-09-11 한국과학기술원 비휘발성 미케니컬 메모리
GB0522471D0 (en) * 2005-11-03 2005-12-14 Cavendish Kinetics Ltd Memory element fabricated using atomic layer deposition
KR100800378B1 (ko) 2006-08-24 2008-02-01 삼성전자주식회사 메모리 소자 및 그의 제조방법
KR100799722B1 (ko) * 2006-12-12 2008-02-01 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR100834829B1 (ko) 2006-12-19 2008-06-03 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100842730B1 (ko) * 2007-01-16 2008-07-01 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100814390B1 (ko) 2007-02-15 2008-03-18 삼성전자주식회사 메모리 소자 및 그 제조 방법.
KR100850273B1 (ko) 2007-03-08 2008-08-04 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876088B1 (ko) 2007-05-23 2008-12-26 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100876948B1 (ko) 2007-05-23 2009-01-09 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100936810B1 (ko) 2007-05-23 2010-01-14 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR101177105B1 (ko) 2007-11-06 2012-08-24 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300622B1 (ko) 1993-01-29 2001-11-22 사와무라 시코 반도체 기억장치
KR20020046036A (ko) * 2000-12-12 2002-06-20 박종섭 반도체소자의 제조방법
JP2003347515A (ja) 2002-05-29 2003-12-05 Umk Technology Kk カーボンナノチューブを用いた大容量磁性メモリ

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