JP2004063605A - 半導体装置 - Google Patents
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Abstract
【課題】フラッシュメモリのような高電圧や、強誘電体メモリのようなシリコンＬＳＩプロセスに対する異種材料を必要としない不揮発メモリが必要である。
【解決手段】フローティングゲートに電荷を蓄積する不揮発メモリにおいて、メモリセル内に配置した機械的なスイッチによりフローティングゲートへの電荷の書き込みを行う。
【効果】半導体基板中に集積された機械的なスイッチはオン電流とオフ電流の比が非常に大きく、高速書き込みと十分なリテンション時間を実現できる。また低電圧動作が可能であり、異種材料を必要としない。このため、本スイッチを用いた不揮発メモリにおいては消費電力が低減されると同時に、シリコンＬＳＩプロセスとの整合性が高いためにプロセスコストの低減が可能である。
【選択図】図１
【解決手段】フローティングゲートに電荷を蓄積する不揮発メモリにおいて、メモリセル内に配置した機械的なスイッチによりフローティングゲートへの電荷の書き込みを行う。
【効果】半導体基板中に集積された機械的なスイッチはオン電流とオフ電流の比が非常に大きく、高速書き込みと十分なリテンション時間を実現できる。また低電圧動作が可能であり、異種材料を必要としない。このため、本スイッチを用いた不揮発メモリにおいては消費電力が低減されると同時に、シリコンＬＳＩプロセスとの整合性が高いためにプロセスコストの低減が可能である。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にメモリーセルに機械的なスイッチとフローティングゲートを有する半導体不揮発メモリに関する。
【０００２】
【従来の技術】
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。［文献１］：アイ・イー・イー・イー・ジャーナル・オブ・マイクロエレクトロメカニカル・システムズ、第６巻、第１号、第３頁から第９頁、１９９７年 （ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＭＩＣＲＯＥＬＥＣＴＲＯＭＥＣＨＡＮＩＣＡＬ ＳＹＳＴＥＭＳ， ＶＯＬ． ６，ＮＯ． １， ｐｐ． ３−８， ＭＡＲＣＨ １９９７）、［文献２］：プロシーディングス・オブ・アイ・イー・イー・イー・インターナショナル・コンファレンス・オン・マイクロ・エレクトロ・メカニカル・システム、２００２年、第６４５頁から第６４８頁 （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ， ２００２， ｐｐ．６４５−６４８）。
［文献１］には、半導体基板上に集積化された機械的なスイッチの例が記載されている。この機械的なスイッチは静電力でレバーを動かすタイプのスイッチであり、オン電流は５ｍＡ以上、オフ電流はソース・ドレイン間に１００Ｖ印加した状態で測定限界（２０ｆＡ）以下を実現している。したがって、ソースドレイン間に１Ｖ程度の低電圧が印加された状態では容易に上記のオン電流とオフ電流の比を実現できることが期待される。［文献２］には、他の例として金属の熱膨張を用いた機械的スイッチが記載されている。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って不揮発メモリーのリテンション時間についいて検討をおこなった。情報を電荷の形で保持する不揮発メモリーにおいては、リテンション時間すなわちデータの保持時間を十分長く保つために、電荷を保持するフローティングゲートのリーク電流は非常に小さく保つ必要がある。一例としては、フローティングゲートの容量を０．１ｆＦ、保持電圧を１Ｖとするとリテンションを１０年間とするために許容されるリーク電流値は情報１０の−２５乗以下である。一方で情報の書き込み時間を高速化するためには、フローティングゲートに十分な大きさの電流を流し込む必要がある。一例として上記のフローティングゲートに１Ｖを１００ｎｓで書き込みを行うためには１ｎＡの電流が必要になる。したがって、上記の２条件をフローティングゲートに対するスイッチとして考えるとオン電流とオフ電流の比が１０の１６乗必要ということになる。以上のような条件を満たすために、フラッシュメモリではリークの小さい酸化膜の両端にライト時には１０Ｖ近くの高い電圧をかけることによりオン電流とオフ電流の比を大きくしている。
フラッシュメモリのようにフローティングゲートに電荷を蓄積して情報を保持する不揮発メモリーは、強誘電体メモリＦＥＲＡＭや強磁性体メモリＭＲＡＭとは違って、シリコンＬＳＩプロセスに対して異種材料を必要としないという利点がある。しかしながら、上記のようなリテンション時間とデータ書き込み時間とのトレードオフのために、高い書き込み電圧を必要とする。
本発明の課題は、機械的なスイッチを用いることにより、フラッシュメモリのような高い電圧を必要とせずに、また強誘電体メモリのようなシリコンＬＳＩプロセスに対する異種材料を必要とせずに不揮発メモリを実現することである。
【０００４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、本発明の半導体装置は、複数の不揮発メモリーセルと複数のリードワード線と、複数のライトワード線と、複数のリードビット線と、複数のライトビット線と、複数のソース線とを有し、上記複数不揮発メモリーセルのそれぞれは、１個のフローティングゲートＭＯＳトランジスタと１個の機械的スイッチを有し、上記フローティングゲートＭＯＳトランジスタのソース又はドレイン一つが上記リードビット線に接続され、そのソース又はドレインの残る一つが上記ソース線に接続され、そのフローティングゲートが上記機械的スイッチのドレインに接続され、その制御ゲートが上記リードワード線に接続され、上記機械的スイッチのソースはライトビット線に接続され、そのゲートは上記ライトワード線に接続されるよう構成する。
【０００５】
【発明の実施の形態】
＜実施の形態１＞
図１に本発明の不揮発メモリーセルＭＣとメモリーアレーＡＲＹを示す。本メモリーセルの動作方法を説明するために図２（ａ）に本発明の不揮発メモリーコアＮＶＣの構成を示す。メモリーコアＮＶＣは全体を大きく制御回路ＣＮＴＬ、入出力回路ＤＱＣ、メモリーブロックＢＬＫに分けられる。制御回路にはクロック、アドレス、制御信号がチップ外から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力回路は入出力バッファを備え、チップ外部からライトデータが入力され、チップ外部へリードデータを出力する。
メモリーブロックＢＬＫの構成を図２（ｂ）に示す。メモリーブロックには複数のアレー上に配置されたメモリーアレーＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。またブロックの外周ではセンスアンプ列と平行に列デコーダＹＤＥＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列と平行に行デコーダＸＤＥＣ、アレー制御回路ＡＣＣが配置される。
図１は１個のメモリーアレーとセンスアンプ列、サブワードドライバ列を示したものである。メモリーアレーは複数のメモリーセルＭＣからなる。不揮発メモリーセルＭＣは１個のフローティングゲートＭＯＳトランジスタＭＦおよび１個の機械的スイッチＳＷで構成される。
ここで機械的スイッチは図３（ａ）に示す記号で表される３端子素子である。図３（ｂ）に平面図、（ｃ）、（ｄ）にそのＡ−Ａ’での断面図を示す。ゲート端子Ｇ、ドレイン端子Ｄ、ソース端子Ｓは絶縁膜ＳｉＯ２上に置かれた金属端子であり、配線層を用いて形成されている。レバー部ＬＶも金属であり、上層の配線層を用いて形成されている。接続孔ＴＨ２も金属であり、それらの配線層間を電気的および機械的に接続している。
ゲート端子Ｇ−ソース端子Ｓ間に正のしきい値以下の電圧が加わっている状態では（ｃ）に示したように、スイッチのレバー部ＬＶはドレイン端子Ｄに接触せず、ソース−ドレイン間は電気的に非導通状態にある。ゲート端子−ソース端子間に正のしきい値電圧以上の電圧を加えることにより（ｄ）に示したように、静電力でレバー部がドレイン端子に接触し、ソース−ドレイン間を電気的に導通状態にすることができる。本スイッチは機械的に金属端子を接触させているため、オン抵抗が非常に小さく、また切断時にはオフ抵抗が非常に大きいという利点を有している。不揮発メモリーを実現するためにはスイッチの特性が、一例としてオン電流が１ｎＡ以上、オフ電流が１０の−２５乗以下であることが必要だが、機械的スイッチを用いることによりこの特性を実現可能である。また、機械的スイッチのしきい値電圧はゲートおよびドレーン端子とレバーとの距離を０．１ｕｍ以下に近づけることにより３Ｖ程度まで下げることが可能である。
以上では駆動力として静電力を用いた機械的スイッチの例を説明したが、本発明に用いる機械的スイッチはこれに特定されず、異なる原理で動作するもので有っても良い。例えば、［文献２］に記載されているような金属の熱膨張を用いたスイッチも使用可能である。
図１の不揮発メモリーセルＭＣにおいては、フローティングゲートＭＯＳトランジスタＭＦの一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、フローティングゲートＦＧが機械的スイッチのドレインに接続され、制御ゲートがリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。リードビット線、ライトビット線、ソース線はセンスアンプＳＡに接続され、リードワード線、ライトワード線はサブワードドライバＳＷＤに接続される。センスアンプが複数配置されて、センスアンプ列ＳＡＡを形成し、サブワードドライバが複数配置されて、サブワードドライバＷＤＡを形成する。
本セルにおいては情報はフローティングゲートに蓄積される電荷として記憶される。フローティングゲートに正の電荷が蓄積されている場合は、電荷が蓄積されていない場合に比べてフローティングゲートＭＯＳトランジスタのしきい値が下がる。これを検出して、蓄積された情報を読み出すことができる。本セル動作に必要な電圧は機械的スイッチのしきい値電圧ＶＴＭであり、これは３Ｖ以下に下げることができる。したがって、本メモリーセルは通常のフラッシュメモリのような高電圧を必要とせず、低電圧・低電力の不揮発メモリを実現できる特長を有する。また機械的スイッチはシリコンＭＯＳ−ＬＳＩに用いられる材料のみで作成することができるため、強誘電体メモリのような特殊材料を用いずに不揮発メモリを実現できる特長を有する。
図４に示す本発明のセンスアンプＳＡはマルチプレクサＭＵＸ、プリチャージ回路ＰＣＣ、リストア用アンプＣＣ、ＹゲートＹＧからなる。マルチプレクサはリード信号ＴＲが活性化された時にセンスアンプＳＡ内の一方のノードＡＴとリードビット線ＲＢＬを接続し、ライト信号ＴＷが活性化された時にセンスアンプ内の他方のノードＡＢとライトビット線ＷＢＬを接続し、参照電圧発生信号ＲＳが活性化されたときにＡＢに参照電圧ＶＲＥＦを入力する回路である。プリチャージ回路はプリチャージ信号ＰＣが活性化されたときにＡＴとＡＢ間をイコライズしリードビット線およびライトビット線をプリチャージレベルにプリチャージする。ビット線プリチャージレベルはビット線高電位ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）とする。リストア用アンプはリードビット線上にメモリーセルからの微小な読出し信号が発生した後に、Ｐ側共通ソース線ＣＳＰをＶＤＬに駆動し、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動して、センスアンプ内ノードＡＴとＡＢのうち電圧の高い方をＶＤＬに電圧の低い方をＶＳＳに増幅する回路である。Ｙゲートは列選択線ＹＳが活性化されたときにローカルＩＯ線ＬＩＯ／ＬＩＯＢとセンスアンプ内のノードＡＴ／ＡＢを接続する回路である。本センスアンプではＭＵＸ内のＭＯＳを全て同じサイズにすることにより、ＲＳ、ＴＲ、ＴＷからのカップリング電圧がＡＴ、ＡＢに等しく加わるようにして、読出し感度を高めることができる。
図５にサブワードドライバＳＷＤ及びこれを複数配置して構成されるサブワードドライバアレーＳＷＤＡの回路図を示す。サブワードドライバはＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成される。一方のＮチャネルＭＯＳトランジスタはゲートにメインワード線ＭＷＬＢが接続され、ドレインにライトワード線ＷＷＬまたはリードワード線ＲＷＬが接続され、ソースに接地電位ＶＳＳが接続される。他方のＮチャネルＭＯＳトランジスタはゲートに相補ライトワードドライバ選択線ＦＸＷＢまたは相補リードワードドライバ選択線ＦＸＲＢ、ドレインにＷＷＬまたはＲＷＬが接続され、ソースに接地電位ＶＳＳが接続される。ＰチャネルＭＯＳトランジスタはゲートにメインワード線ＭＷＬＢが接続され、ドレインにＲＷＬまたはＷＷＬが接続され、ソースにライトワードドライバ選択線ＦＸＷまたはリードワードドライバ選択線ＦＸＲが接続される。図のように一つのＳＷＤＡ上に４組のＦＸが配線され、一本のＭＷＬＢで選択される４個のＳＷＤのうちいずれか１個を選択して１本のＷＬが活性化される。またサブワードドライバ列上部または隣接した領域にメインＩＯ線対ＭＩＯ／ＭＩＯＢを配線する。
本サブワードドライバではＲＷＬとＷＷＬ用のワードドライバを同じ回路とし、ＦＸのＨ側レベルのみを換えているため、回路の規則性が高くレイアウトが容易になる特長がある。
図６の動作波形を用いてリード動作を示す。チップ外部からリードコマンドＲＤが入力されるとアドレスで指定されたセンスアンプ列ＳＡＡにおいてプリチャージ信号ＰＣとライト信号ＴＷが非活性化される。ここで、ＰＣの高電位は周辺回路電圧ＶＣＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）であり、ＴＷの高電位はライトワード線の高電位ＶＰＰ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを昇圧したレベルで機械的スイッチのしきい値ＶＴＭより大きい）とする。
行デコーダにおいてメインワード線ＭＷＬＢがＶＰＰからＶＳＳに活性化され、リードワードドライバ選択線ＦＸＲがＶＳＳからリードワード線電圧ＶＲＷに充電されると、リードワード線ＲＷＬがＶＲＷに活性化される。ここで、ＲＷＬによって選択されたメモリーセルのフローティングゲートＦＧにＶＰＰ−ＶＴＭが書き込まれていたとするとフローティングゲートトランジスタＭＦのしきい値は低い状態にあり、この場合を状態“０”と定義する。このときＭＦは導通し、ＶＤＬにプリチャージされたリードビット線ＲＢＬからソース線へ電流がながれ、ＲＢＬに信号ＶＳＩＧが発生する。ここでＦＧがＶＳＳに書き込まれていた場合にはＭＦのしきい値は高い状態にあり、この場合を状態“１”と定義する。このときＭＦは導通せず、ＲＢＬはＶＤＬに保たれ、信号は発生しない。
これと同時に参照電圧発生信号ＲＳが活性化されて、センスアンプ内端子ＡＢがＶＲＥＦに充電される。ＶＲＥＦはセンスアンプを活性化する時点でＶＤＬとＶＤＬ−ＶＳＩＧの中間の値となるように設定する。信号が十分に発生した時点でＴＲ、ＲＳが非活性化され、センスアンプとビット線が切り離される。このときにＦＸＲが非活性化されてＲＷＬもＶＳＳへ復帰する。
センスアンプ内ではＮ側共通ソース線ＣＳＮがＶＤＬからＶＳＳに駆動されると、リストア用アンプＣＣがＡＴ／ＡＢのうち電圧の高い方をＶＤＬへ、低い方をＶＳＳへと増幅する。ＡＴ／ＡＢが十分に増幅された後に列選択線ＹＳが活性化され、リードデータがローカルＩＯ線ＬＩＯ、ＬＩＯＢへ読み出される。リードデータはメインＩＯ線ＭＩＯ、ＭＩＯＢを介して入出力回路へ伝えられＤＱに出力される。最後に列選択線ＹＳ、メインワード線ＭＷＬＢが非活性化され、センスアンプではＣＳＮ、ＴＲがＶＤＬに復帰し、ＴＷがＶＰＰに復帰し、ＰＣがＶＤＬに活性化され、リードビット線、ライトビット線、センスアンプ内ノードがＶＤＬにプリチャージされてリードサイクルが終了する。
このようにして、本セルはＦＧのデータを破壊することなく読出しが可能であるため、本センスアンプを用いると、センスアンプと容量の大きいビット線とを切り離したままセンスアンプの増幅とＬＩＯへの出力を行うことができ、読出し動作の高速化が可能である。
図７の動作波形を用いてライト動作を示す。本セルにおいては一本のライトワード線を活性化すると、そのライトワード線に接続されるセルのデータが壊れてしまうため、全てのライトビット線に対して個々にセンスアンプを接続し、ライト動作の前にリード動作を行い、まずメモリーセルのデータをセンスアンプに読み出してから、必要なビットに対してセンスアンプ内のデータを書きかえた後、これらのデータをメモリーセルへリストアする必要がある。
チップ外部からリードコマンドＷＴが入力されるとアドレスで指定されたセンスアンプ列ＳＡＡにおいてプリチャージ信号ＰＣとライト信号ＴＷが非活性化される。行デコーダにおいてメインワード線ＭＷＬＢがＶＰＰからＶＳＳに活性化され、リードワードドライバ選択線ＦＸＲがＶＳＳからリードワード線電圧ＶＲＷに充電されると、リードワード線ＲＷＬがＶＲＷに活性化される。ここで、ＲＷＬによって選択されたメモリーセルのフローティングゲートＦＧにＶＰＰ−ＶＴＭが書き込まれていたとするとＲＢＬに信号ＶＳＩＧが発生する。これと同時に参照電圧発生信号ＲＳが活性化されて、センスアンプ内端子ＡＢがＶＲＥＦに充電される。信号が十分に発生した時点でＴＲ、ＲＳが非活性化され、センスアンプとビット線が切り離される。このときにＦＸＲが非活性化されてＲＷＬもＶＳＳへ復帰する。
センスアンプ内ではＮ側共通ソース線ＣＳＮがＶＤＬからＶＳＳに駆動されると、リストア用アンプＣＣがＡＴ／ＡＢのうち電圧の高い方をＶＤＬへ、低い方をＶＳＳへと増幅する。ＡＴ／ＡＢが十分に増幅された後に列選択線ＹＳが活性化され、ライトデータがローカルＩＯ線ＬＩＯ、ＬＩＯＢから選択されたセンスアンプへ書き込まれる。このライトデータはＤＱ端子から入力され、入出力回路、メインＩＯ線ＭＩＯ、ＭＩＯＢを介してローカルＩＯ線まで伝えられたものである。
これと同時にライト信号がＶＰＰに活性化され、ライトワードドライバ選択線ＦＸＷがＶＳＳからＶＰＰに充電され、ライトワード線ＷＷＬがＶＰＰに活性化される。機会的スイッチＳＷのしきい値電圧ＶＴＭはＶＰＰ以下に設定されているので、メモリーセル内の機械的スイッチのソース・ドレイン間が導通し、センスアンプ内端子ＡＢのデータがライトビット線を介してメモリーセルのフローティングゲートＦＧに書き込まれる。すなわちＭＦのしきい値が低い“０”状態に対してはＶＰＰ−ＶＴＨが書き込まれ、ＭＦのしきい値が高い“１”状態に対してはＶＳＳが書き込まれる。ここでもしＶＰＰ−ＶＴＭ＞ＶＤＬならば“０”状態に対してＶＤＬが書き込まれる。
最後に列選択線ＹＳ、メインワード線ＭＷＬＢが非活性化され、ＦＸＷがＶＳＳに復帰し、センスアンプではＣＳＮ、ＴＲがＶＤＬに復帰し、ＰＣがＶＤＬに活性化され、リードビット線、ライトビット線、センスアンプ内ノードがＶＤＬにプリチャージされてライトサイクルが終了する。
このようにして、本センスアンプを用いると、リードデータを一度センスアンプに読み出してから必要なビットだけを書きかえることができるため、書き込みの単位が小さく、書き込みサイクルの短縮、消費電力の低減が可能であるという利点がある。なお、一本のライトワード線上のメモリーセルを同時に書きかえるならば、上記のようなライト動作の前のリード動作が不要になり、センスアンプの制御が容易化される利点がある。
図８（ａ）にメモリーセルＭＣのビット線以下のレイアウト、（ｂ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルはＰウェルＰＷ中に形成されたＮチャネルフローティングゲートＭＯＳトランジスタとビット線ＢＬの上部に設けられた機械的スイッチを有している。ＭＯＳトランジスタの活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、第二ポリシリコン層ＳＧで形成されたリードワード線をＲＷＬ、Ｎ型拡散層領域をＮで示している。活性領域は絶縁物ＳｉＯ２によって分離される。一方の拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。
図９（ａ）にメモリーセルＭＣのビット線以上のレイアウト、（ｂ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。Ｍ１のＦＧ端子上部に接続孔ＴＨ１を設けて第二金属配線層Ｍ２へ持ち上げて、ＦＧ’とする。ライトワード線ＷＷＬをＲＷＬと平行にＭ２で配線する。ライトビット線上部にもＴＨ１、Ｍ２を設けてＭ２まで持ち上げＷＢＬ’とする。ＷＢＬ’の上部に接続孔ＴＨ２と第三金属配線層Ｍ３で形成したカンチレバーＬＶを配置する。本レイアウトではＷＢＬ’をソース、ＷＷＬをゲート、ＦＧ’をドレインとして機械的スイッチを形成する。
本セルにおいてはＦＧゲートに対して機械的スイッチＳＷを介してデータの書き込みを行っている。ＳＷは導通時のオン電流が大きく、非導通時のオフ電流を十分小さくできるためデータのリテンション時間を非常に長くできる利点がある。不揮発メモリーを実現するためにはスイッチの特性が、一例としてオン電流が１ｎＡ以上、オフ電流が１０の−２５乗以下であることが必要だが、機械的スイッチを用いることによりこの特性を実現可能である。また、機械的スイッチのしきい値電圧ＶＴＭを３Ｖ以下にすることができるため、チップ全体を低電圧化することが可能になり、低消費電力化が可能になる。また、高耐圧ＭＯＳが不用になるために、チップの製造プロセスを容易化できる。
また、機械的スイッチをフローティングゲートＭＯＳトランジスタの上部におくことにより、メモリーセルのサイズを小さくできる。また、カンチレバーを接続孔ＴＨ２とＭ３で形成することで、通常のロジックチップの配線形成プロセスとの整合性を高めることができる。
＜実施の形態２＞
図１０に本発明の行デコーダ回路ＸＤＥＣを示す。本回路では通常動作時には行アドレスプリデコード信号ＡＸ０＜０＞からＡＸ０＜１５＞とマット選択信号ＭＳとのＡＮＤがとられて、非選択時にはＶＰＰであるＭＷＬＢ＜０＞からＭＷＬＢ＜１５＞のうちいずれかがＶＳＳに活性化される。ここで、行アドレスプリデコード信号およびマット選択信号はＶＤＬ振幅であるので、レベル変換回路ＬＣによりＶＰＰ振幅にレベル変換される。
本発明の行デコーダでは最終段のＮＭＯＳのソースが共通に接続され行デコーダ共通ソース線ＣＸＳを形成する。ＣＸＳはサブスレッショルドリーク低減回路ＣＲの中で機械的スイッチＳＷのドレインに入力され、機械的スイッチのソースはＶＳＳに、ゲートはディープスタンバイモード信号ＳＢＢに接続される。ＳＢＢは通常動作時にはＶＰＰが印加され、機械的スイッチのソース・ドレイン間が導通されており、ＣＸＳにＶＳＳが供給される。ＭＷＬＢがＶＰＰにある非選択時には最終段のＮＭＯＳのゲートにはＶＳＳが印加され、ＮＭＯＳは非導通状態にあるが、実際にはサブスレッショルドリーク電流がＶＰＰに印加されたドレインから、ＶＳＳに印加されたソースに向かってわずかに流れている。このリーク電流はＭＷＬＢ一本分で見るとわずかな量であるが、メモリーコア全体では数千本のＭＷＬＢが存在するために問題となる。
そこで、本メモリコアではディープスタンバイモードに入った時にはＳＢＢがＶＳＳに活性化され、機械的スイッチのソース・ドレイン間が非導通になり、ＣＸＳがフローティング状態となる。デコーダ最終段のＮＭＯＳにリーク電流が流れると、ＣＸＳの電位が上昇し、最終段ＮＭＯＳのゲート・ソース間電位が負になるために、リーク電流が減少する。ＣＸＳがＶＰＰになれば完全に０になる。このとき機械的スイッチＳＷのリーク電流は非常に小さいのでＣＸＳからＶＳＳへのリーク電流は無視できる。すなわち、機械的スイッチを用いた行デコーダ回路はディープスタンバイ状態におけるサブスレッショルドリーク電流を大幅に低減することが可能である。
なお、通常時にはＯＰをＶＤＬ、ＬＳをＶＢＢ（ＶＢＢはＶＳＳより低い負電圧）として最終段ＮＭＯＳの基板ＣＸＢにＶＳＳを供給してこれらのＭＯＳのＶＴを下げて動作を高速化し、浅いスタンバイモード時にはＯＰをＶＳＳ、ＬＳをＶＤＬとしてＣＸＢにＶＢＢを供給してこれらのＭＯＳのＶＴを上げて、上記のサブスレッショルドリーク電流を低減しても良い。
ＣＸＢの充放電はＣＸＳの充放電よりも高速であるため、浅いスタンバイモードから通常動作までの復帰時間はディープスタンバイモードからの復帰時間よりも短いという利点があり、ディープスタンバイモードと浅いスタンバイモードを使い分けることにより、きめ細かい消費電力制御が可能になる。
図１１に本発明の列デコーダ回路ＹＤＥＣを示す。本回路では通常動作時には列アドレスプリデコード信号ＡＹ０＜０＞からＡＹ０＜１５＞とＡＹ３とのＡＮＤがとられて、非選択時にはＶＳＳであるＹＳ＜０＞からＹＳ＜１５＞のうちいずれかがＶＤＬに活性化される。
本発明の列デコーダでは最終段のＰＭＯＳのソースが共通に接続され列デコーダ共通ソース線ＣＹＳを形成する。ＣＹＳはサブスレッショルドリーク低減回路ＣＲの中で機械的スイッチＳＷのドレインに入力され、機械的スイッチのソースはＶＣＬに、ゲートはディープスタンバイモード信号ＳＢＢに接続される。ＳＢＢは通常動作時にはＶＰＰＹ（ＶＣＬ＋ＶＴＭよりも高い電圧）が印加され、機械的スイッチのソース・ドレイン間が導通されており、ＣＹＳにＶＣＬが供給される。ＹＳがＶＳＳにある非選択時には最終段のＰＭＯＳのゲートにはＶＣＬが印加され、ＰＭＯＳは非導通状態にあるが、実際にはサブスレッショルドリーク電流がＶＣＬに印加されたソースからＶＳＳに印加されたドレインからに向かってわずかに流れている。このリーク電流はＹＳ一本分で見るとわずかな量であるが、メモリーコア全体では数千本のＹＳが存在するために問題となる。
そこで、本メモリコアではディープスタンバイモードに入った時にはＳＢＢがＶＳＳに活性化され、機械的スイッチのソース・ドレイン間が非導通になり、ＣＹＳがフローティング状態となる。デコーダ最終段のＰＭＯＳにリーク電流が流れると、ＣＹＳの電位が下降し、最終段ＰＭＯＳのゲート・ソース間電位が正になるために、リーク電流が減少する。ＣＹＳがＶＳＳになれば完全に０になる。このとき機械的スイッチＳＷのリーク電流は非常に小さいのでＶＣＬからＣＹＳへのリーク電流は無視できる。すなわち機械的スイッチを用いた列デコーダ回路はディープスタンバイ状態におけるサブスレッショルドリーク電流を大幅に低減することが可能である。
なお、通常時にはＯＰＢをＶＳＳ、ＬＳＢをＶＰＰとして最終段ＰＭＯＳの基板ＣＹＢにＶＣＬを供給してこれらのＭＯＳのＶＴを下げて動作を高速化し、浅いスタンバイモード時にはＯＰＢをＶＣＬ、ＬＳＢをＶＳＳとしてＣＹＢにＶＰＰを供給してこれらのＭＯＳのＶＴを上げて、上記のサブスレッショルドリーク電流を低減しても良い。
ＣＹＢの充放電はＣＹＳの充放電よりも高速であるため、浅いスタンバイモードから通常動作までの復帰時間はディープスタンバイモードからの復帰時間よりも短いという利点があり、ディープスタンバイモードと浅いスタンバイモードを使い分けることにより、きめ細かい消費電力制御が可能になる。
なお、ここでは行デコーダと列デコーダを例にとって説明を行ったが、メモリーコアのロジック回路部分、またはロジックチップに対しても同様の機械的スイッチを用いたサブスレッショルドリーク電流低減回路を用いることができる。
＜実施の形態３＞
図１２（ａ）に本発明の第二の不揮発メモリーセルＭＣを示す。本実施例においては図１に示したフローティングゲートＭＯＳトランジスタＭＦの変わりにＮチャネルＭＯＳの読出しトランジスタＭＮとＰチャネルＭＯＳのカップリング容量ＭＰを用いたものである。ＭＮの一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、ゲートＦＧが機械的スイッチのドレインおよびＭＰのゲートに接続される。ＭＰのソース・ドレイン・基板はリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。
【０００６】
図１２（ｂ）に本発明の第二のメモリーセルＭＣのビット線以下のレイアウト、（ｃ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルは基板ＰＷ中に形成されたＮチャネルＭＯＳトランジスタＭＮとＮＷＥＬ中に形成されたＰチャネルＭＯＳトランジスタＭＰ、およびビット線ＢＬの上部に設けられた機械的スイッチを有している。ＮチャネルＭＯＳトランジスタの活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、ＮＷで形成されたリードワード線をＲＷＬ、Ｎ型拡散層領域をＮ、Ｐ型拡散層をＰで示している。ＮＷとＰはメモリーアレーの外側の領域で金属配線またはコンタクトにより互いに接続している。Ｐを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物ＳｉＯ２によって分離される。一方のＮ型拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。スイッチ部のレイアウト及び断面は図９（ａ）、（ｂ）に示したものと同様である。
本セルの動作は図１、図９のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図１、図９のセルと同様な利点を有する。本例のＰチャネルＭＯＳを利用したカップリング容量はフローティングゲートがＲＷＬよりも低い電圧の場合にはＰ型のチャネルができて、Ｐ型拡散層領域とＦＧの間でカップリング容量ができる。フローティングゲートがＲＷＬよりも高い電圧の場合にはＮ型の蓄積層ができて、ＮＷとＦＧの間でカップリング容量ができる。本例ではフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。
図１３（ａ）に本発明の第三の不揮発メモリーセルＭＣを示す。本実施例においては図１に示したフローティングゲートＭＯＳトランジスタＭＦの変わりにＮチャネルＭＯＳの読出しトランジスタＭＮ０とＮチャネルＭＯＳのカップリング容量ＭＮ１を用いたものである。ＭＮ０の一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、ゲートＦＧが機械的スイッチのドレインおよびＭＮ１のゲートに接続される。ＭＮ１のソース・ドレインはリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。
図１３（ｂ）に本発明の第三のメモリーセルＭＣのビット線以下のレイアウト、（ｃ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルは基板ＰＷ中に形成されたＮチャネルＭＯＳトランジスタＭＮ０、ＭＮ１、およびビット線ＢＬの上部に設けられた機械的スイッチを有している。ＭＮ１の活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、ＭＮ１のＮ型拡散層Ｎで形成されたリードワード線をＲＷＬで示している。Ｎを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物ＳｉＯ２によって分離される。一方のＮ型拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。スイッチ部のレイアウト及び断面は図９（ａ）、（ｂ）に示したものと同様である。
本セルの動作は図１、図９のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図１、図９のセルと同様な利点を有する。本例のＮチャネルＭＯＳを利用したカップリング容量はフローティングゲートがＲＷＬよりも低い電圧の場合にはＮ型のチャネルができず、Ｎ型拡散層領域とＦＧの間のカップリング容量が小さい。したがってＲＷＬを駆動してもＭＮ０が導通しにくく、ＲＷＬからみてしきい値が高くなる。一方、フローティングゲートがＲＷＬよりも高い電圧の場合にはＮ型のチャネルができて、ＲＷＬとＦＧの間でカップリング容量が大きくなり、ＲＷＬから見たしきい値が下がる。本例ではフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。またメモリーセルにＮＭＯＳだけを用いているためウェル分離領域が不用でセルサイズを低減可能である。
＜実施の形態４＞
図１４に本発明の第四の不揮発メモリーセルＭＣを示す。本実施例の不揮発メモリーセルは通常動作時はＳＲＡＭとして動作し、電源が遮断されたときにはメモリーセルの情報をフローティングゲートに蓄積して、不揮発記憶を行うシャドーＲＡＭである。
本メモリーセルにおいてはＮチャネルフローティングＭＯＳトランジスタＭＦ０とＰチャネルＭＯＳトランジスタＭＰ０からなるインバータと、ＮチャネルフローティングＭＯＳトランジスタＭＦ１とＰチャネルＭＯＳトランジスタＭＰ１からなるインバータとの入出力をクロスカップル接続し、その入出力点とビット線ＢＬ、ＢＬＢの間にＮチャネルＭＯＳトランジスタＭＮ０、ＭＮ１を接続したものである。ＭＮ０、ＭＮ１のゲートはワード線ＷＬに接続される。ここで、それぞれのフローティングゲートトランジスタのフローティングゲートＦＧと制御ゲートは機械的スイッチのソース・ドレインに接続されている。機械的スイッチのゲートは動作信号ＯＰに接続される。ＯＰは通常動作時にはＶＣＣ＋ＶＴＭの電圧が印加されており、機械的スイッチのソース・ドレイン間は導通している。すなわち、ＭＦ０、ＭＦ１は通常のＮＭＯＳトランジスタとして動作し、ＭＣは通常のＳＲＡＭとして動作する。例えば、ＢＬにＨ、ＢＬＢにＬを書き込んだ場合にはＦＧ０にはＬが加わってＭＦ０は非導通になるとともに、高しきい値状態になり、ＦＧ１にはＨが加わってＭＦ１は導通するとともに、低しきい値状態になる。
電源をオフするときには、ＶＣＣをＶＳＳに落とす前に、ＯＰをＶＳＳに落とし、ＭＦ０、ＭＦ１を非導通状態にする。このようにするとＳＲＡＭとしての情報は失われてしまうが、フローティングゲートには電荷が蓄えられており不揮発記憶が可能である。再度電源を加えるときには、ＯＰに電圧を印加するまえにＶＣＣに電圧を印加してＭＦ０、ＭＦ１のしきい値の高低にしたがってデータをラッチした後ＯＰにＶＣＣ＋ＶＴＭを印加する。本実施例のセルでは通常動作時に機械的スイッチをオン・オフしないので、リード・ライト動作ともに高速化できる。また、機械的スイッチの寿命を長くしたり、スイッチ部の充放電による消費電力を低減できる。
以上述べた不揮発メモリーコアやリーク電流低減回路は不揮発メモリ単体チップだけでなく不揮発メモリをその一部として組み込んだＡＳＩＣやシステムＬＳＩにおいても消費電力および製造コストを低減できるという効果がある。
【０００７】
【発明の効果】
本メモリーセルは低電圧で動作可能な機械的スイッチを用いており、そのスイッチのオン電流は１ｎＡ以上、オフ電流が１０の−２５乗以下とすることができるため、通常のフラッシュメモリのような高電圧を必要とせず、低電圧・低電力の不揮発メモリを実現できる。また機械的スイッチはシリコンＭＯＳ−ＬＳＩに用いられる材料のみで作成することができるため、強誘電体メモリのような異種材料を用いずに不揮発メモリを実現できる。また、本発明の機械的スイッチを用いたサブスレッショルドリーク低減回路はデコーダ回路やロジック回路におけるディープスタンバイモードでのリーク電流を大幅に低減できる。さらに、本発明の第二、第三のメモリーセルはフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、上記のような利点と同時にロジックチップとの製造プロセスの整合性を高めることができる。最後に、本発明の第四のメモリーセルはライト動作のときに毎回機械的スイッチをオン・オフする必要がないので、ライト動作を高速化すると同時に、機械的スイッチの寿命を長くすることができる。
【図面の簡単な説明】
【図１】本発明の第一のメモリーセルである。
【図２】本発明の半導体記憶装置の構成、およびメモリーブロックの構成である。
【図３】機械的スイッチの記号、レイアウトおよびその断面図である。
【図４】センスアンプの回路図である。
【図５】サブワードドライバの回路図である。
【図６】リード時の動作波形である。
【図７】ライト時の動作波形である。
【図８】本発明の第一のメモリーセルにおけるビット線より下の部分のレイアウトおよびその断面図である。
【図９】本発明の第一のメモリーセルにおけるビット線より上の部分のレイアウトおよびその断面図である。
【図１０】本発明の行デコーダの回路図である。
【図１１】本発明の列デコーダの回路図である。
【図１２】本発明の第二のメモリーセルにおける回路図、ビット線より下の部分のレイアウトおよびその断面図である
【図１３】本発明の第三のメモリーセルにおける回路図、ビット線より下の部分のレイアウトおよびその断面図である
【図１４】第四のメモリーセルの回路図である。
【符号の説明】
ＳＷ…機械的スイッチ、ＦＧ…フローティングゲート、ＭＦ…フローティングゲートＭＯＳトランジスタ、ＭＣ…不揮発メモリーセル、ＲＷＬ…リードワード線、ＷＷＬ…ライトワード線、ＲＢＬ…リードビット線、ＷＢＬ…ライトビット線、ＳＬ…ソース線、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｄ…ドレイン端子、Ｓ…ソース端子、Ｇ…ゲート端子、ＬＶ…レバー部、ＴＨ…接続孔、ＰＷ…Ｐウェル、ＳＧ…第二ポリシリコン層、Ｎ…Ｎ型拡散層、ＣＴ…コンタクト、Ｍ１…第一金属配線層、Ｍ２…第二金属配線層、Ｍ３…第三金属配線層。
【発明の属する技術分野】
本発明は半導体装置に関し、特にメモリーセルに機械的なスイッチとフローティングゲートを有する半導体不揮発メモリに関する。
【０００２】
【従来の技術】
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。［文献１］：アイ・イー・イー・イー・ジャーナル・オブ・マイクロエレクトロメカニカル・システムズ、第６巻、第１号、第３頁から第９頁、１９９７年 （ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＭＩＣＲＯＥＬＥＣＴＲＯＭＥＣＨＡＮＩＣＡＬ ＳＹＳＴＥＭＳ， ＶＯＬ． ６，ＮＯ． １， ｐｐ． ３−８， ＭＡＲＣＨ １９９７）、［文献２］：プロシーディングス・オブ・アイ・イー・イー・イー・インターナショナル・コンファレンス・オン・マイクロ・エレクトロ・メカニカル・システム、２００２年、第６４５頁から第６４８頁 （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ， ２００２， ｐｐ．６４５−６４８）。
［文献１］には、半導体基板上に集積化された機械的なスイッチの例が記載されている。この機械的なスイッチは静電力でレバーを動かすタイプのスイッチであり、オン電流は５ｍＡ以上、オフ電流はソース・ドレイン間に１００Ｖ印加した状態で測定限界（２０ｆＡ）以下を実現している。したがって、ソースドレイン間に１Ｖ程度の低電圧が印加された状態では容易に上記のオン電流とオフ電流の比を実現できることが期待される。［文献２］には、他の例として金属の熱膨張を用いた機械的スイッチが記載されている。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って不揮発メモリーのリテンション時間についいて検討をおこなった。情報を電荷の形で保持する不揮発メモリーにおいては、リテンション時間すなわちデータの保持時間を十分長く保つために、電荷を保持するフローティングゲートのリーク電流は非常に小さく保つ必要がある。一例としては、フローティングゲートの容量を０．１ｆＦ、保持電圧を１Ｖとするとリテンションを１０年間とするために許容されるリーク電流値は情報１０の−２５乗以下である。一方で情報の書き込み時間を高速化するためには、フローティングゲートに十分な大きさの電流を流し込む必要がある。一例として上記のフローティングゲートに１Ｖを１００ｎｓで書き込みを行うためには１ｎＡの電流が必要になる。したがって、上記の２条件をフローティングゲートに対するスイッチとして考えるとオン電流とオフ電流の比が１０の１６乗必要ということになる。以上のような条件を満たすために、フラッシュメモリではリークの小さい酸化膜の両端にライト時には１０Ｖ近くの高い電圧をかけることによりオン電流とオフ電流の比を大きくしている。
フラッシュメモリのようにフローティングゲートに電荷を蓄積して情報を保持する不揮発メモリーは、強誘電体メモリＦＥＲＡＭや強磁性体メモリＭＲＡＭとは違って、シリコンＬＳＩプロセスに対して異種材料を必要としないという利点がある。しかしながら、上記のようなリテンション時間とデータ書き込み時間とのトレードオフのために、高い書き込み電圧を必要とする。
本発明の課題は、機械的なスイッチを用いることにより、フラッシュメモリのような高い電圧を必要とせずに、また強誘電体メモリのようなシリコンＬＳＩプロセスに対する異種材料を必要とせずに不揮発メモリを実現することである。
【０００４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、本発明の半導体装置は、複数の不揮発メモリーセルと複数のリードワード線と、複数のライトワード線と、複数のリードビット線と、複数のライトビット線と、複数のソース線とを有し、上記複数不揮発メモリーセルのそれぞれは、１個のフローティングゲートＭＯＳトランジスタと１個の機械的スイッチを有し、上記フローティングゲートＭＯＳトランジスタのソース又はドレイン一つが上記リードビット線に接続され、そのソース又はドレインの残る一つが上記ソース線に接続され、そのフローティングゲートが上記機械的スイッチのドレインに接続され、その制御ゲートが上記リードワード線に接続され、上記機械的スイッチのソースはライトビット線に接続され、そのゲートは上記ライトワード線に接続されるよう構成する。
【０００５】
【発明の実施の形態】
＜実施の形態１＞
図１に本発明の不揮発メモリーセルＭＣとメモリーアレーＡＲＹを示す。本メモリーセルの動作方法を説明するために図２（ａ）に本発明の不揮発メモリーコアＮＶＣの構成を示す。メモリーコアＮＶＣは全体を大きく制御回路ＣＮＴＬ、入出力回路ＤＱＣ、メモリーブロックＢＬＫに分けられる。制御回路にはクロック、アドレス、制御信号がチップ外から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力回路は入出力バッファを備え、チップ外部からライトデータが入力され、チップ外部へリードデータを出力する。
メモリーブロックＢＬＫの構成を図２（ｂ）に示す。メモリーブロックには複数のアレー上に配置されたメモリーアレーＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。またブロックの外周ではセンスアンプ列と平行に列デコーダＹＤＥＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列と平行に行デコーダＸＤＥＣ、アレー制御回路ＡＣＣが配置される。
図１は１個のメモリーアレーとセンスアンプ列、サブワードドライバ列を示したものである。メモリーアレーは複数のメモリーセルＭＣからなる。不揮発メモリーセルＭＣは１個のフローティングゲートＭＯＳトランジスタＭＦおよび１個の機械的スイッチＳＷで構成される。
ここで機械的スイッチは図３（ａ）に示す記号で表される３端子素子である。図３（ｂ）に平面図、（ｃ）、（ｄ）にそのＡ−Ａ’での断面図を示す。ゲート端子Ｇ、ドレイン端子Ｄ、ソース端子Ｓは絶縁膜ＳｉＯ２上に置かれた金属端子であり、配線層を用いて形成されている。レバー部ＬＶも金属であり、上層の配線層を用いて形成されている。接続孔ＴＨ２も金属であり、それらの配線層間を電気的および機械的に接続している。
ゲート端子Ｇ−ソース端子Ｓ間に正のしきい値以下の電圧が加わっている状態では（ｃ）に示したように、スイッチのレバー部ＬＶはドレイン端子Ｄに接触せず、ソース−ドレイン間は電気的に非導通状態にある。ゲート端子−ソース端子間に正のしきい値電圧以上の電圧を加えることにより（ｄ）に示したように、静電力でレバー部がドレイン端子に接触し、ソース−ドレイン間を電気的に導通状態にすることができる。本スイッチは機械的に金属端子を接触させているため、オン抵抗が非常に小さく、また切断時にはオフ抵抗が非常に大きいという利点を有している。不揮発メモリーを実現するためにはスイッチの特性が、一例としてオン電流が１ｎＡ以上、オフ電流が１０の−２５乗以下であることが必要だが、機械的スイッチを用いることによりこの特性を実現可能である。また、機械的スイッチのしきい値電圧はゲートおよびドレーン端子とレバーとの距離を０．１ｕｍ以下に近づけることにより３Ｖ程度まで下げることが可能である。
以上では駆動力として静電力を用いた機械的スイッチの例を説明したが、本発明に用いる機械的スイッチはこれに特定されず、異なる原理で動作するもので有っても良い。例えば、［文献２］に記載されているような金属の熱膨張を用いたスイッチも使用可能である。
図１の不揮発メモリーセルＭＣにおいては、フローティングゲートＭＯＳトランジスタＭＦの一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、フローティングゲートＦＧが機械的スイッチのドレインに接続され、制御ゲートがリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。リードビット線、ライトビット線、ソース線はセンスアンプＳＡに接続され、リードワード線、ライトワード線はサブワードドライバＳＷＤに接続される。センスアンプが複数配置されて、センスアンプ列ＳＡＡを形成し、サブワードドライバが複数配置されて、サブワードドライバＷＤＡを形成する。
本セルにおいては情報はフローティングゲートに蓄積される電荷として記憶される。フローティングゲートに正の電荷が蓄積されている場合は、電荷が蓄積されていない場合に比べてフローティングゲートＭＯＳトランジスタのしきい値が下がる。これを検出して、蓄積された情報を読み出すことができる。本セル動作に必要な電圧は機械的スイッチのしきい値電圧ＶＴＭであり、これは３Ｖ以下に下げることができる。したがって、本メモリーセルは通常のフラッシュメモリのような高電圧を必要とせず、低電圧・低電力の不揮発メモリを実現できる特長を有する。また機械的スイッチはシリコンＭＯＳ−ＬＳＩに用いられる材料のみで作成することができるため、強誘電体メモリのような特殊材料を用いずに不揮発メモリを実現できる特長を有する。
図４に示す本発明のセンスアンプＳＡはマルチプレクサＭＵＸ、プリチャージ回路ＰＣＣ、リストア用アンプＣＣ、ＹゲートＹＧからなる。マルチプレクサはリード信号ＴＲが活性化された時にセンスアンプＳＡ内の一方のノードＡＴとリードビット線ＲＢＬを接続し、ライト信号ＴＷが活性化された時にセンスアンプ内の他方のノードＡＢとライトビット線ＷＢＬを接続し、参照電圧発生信号ＲＳが活性化されたときにＡＢに参照電圧ＶＲＥＦを入力する回路である。プリチャージ回路はプリチャージ信号ＰＣが活性化されたときにＡＴとＡＢ間をイコライズしリードビット線およびライトビット線をプリチャージレベルにプリチャージする。ビット線プリチャージレベルはビット線高電位ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）とする。リストア用アンプはリードビット線上にメモリーセルからの微小な読出し信号が発生した後に、Ｐ側共通ソース線ＣＳＰをＶＤＬに駆動し、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動して、センスアンプ内ノードＡＴとＡＢのうち電圧の高い方をＶＤＬに電圧の低い方をＶＳＳに増幅する回路である。Ｙゲートは列選択線ＹＳが活性化されたときにローカルＩＯ線ＬＩＯ／ＬＩＯＢとセンスアンプ内のノードＡＴ／ＡＢを接続する回路である。本センスアンプではＭＵＸ内のＭＯＳを全て同じサイズにすることにより、ＲＳ、ＴＲ、ＴＷからのカップリング電圧がＡＴ、ＡＢに等しく加わるようにして、読出し感度を高めることができる。
図５にサブワードドライバＳＷＤ及びこれを複数配置して構成されるサブワードドライバアレーＳＷＤＡの回路図を示す。サブワードドライバはＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成される。一方のＮチャネルＭＯＳトランジスタはゲートにメインワード線ＭＷＬＢが接続され、ドレインにライトワード線ＷＷＬまたはリードワード線ＲＷＬが接続され、ソースに接地電位ＶＳＳが接続される。他方のＮチャネルＭＯＳトランジスタはゲートに相補ライトワードドライバ選択線ＦＸＷＢまたは相補リードワードドライバ選択線ＦＸＲＢ、ドレインにＷＷＬまたはＲＷＬが接続され、ソースに接地電位ＶＳＳが接続される。ＰチャネルＭＯＳトランジスタはゲートにメインワード線ＭＷＬＢが接続され、ドレインにＲＷＬまたはＷＷＬが接続され、ソースにライトワードドライバ選択線ＦＸＷまたはリードワードドライバ選択線ＦＸＲが接続される。図のように一つのＳＷＤＡ上に４組のＦＸが配線され、一本のＭＷＬＢで選択される４個のＳＷＤのうちいずれか１個を選択して１本のＷＬが活性化される。またサブワードドライバ列上部または隣接した領域にメインＩＯ線対ＭＩＯ／ＭＩＯＢを配線する。
本サブワードドライバではＲＷＬとＷＷＬ用のワードドライバを同じ回路とし、ＦＸのＨ側レベルのみを換えているため、回路の規則性が高くレイアウトが容易になる特長がある。
図６の動作波形を用いてリード動作を示す。チップ外部からリードコマンドＲＤが入力されるとアドレスで指定されたセンスアンプ列ＳＡＡにおいてプリチャージ信号ＰＣとライト信号ＴＷが非活性化される。ここで、ＰＣの高電位は周辺回路電圧ＶＣＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）であり、ＴＷの高電位はライトワード線の高電位ＶＰＰ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを昇圧したレベルで機械的スイッチのしきい値ＶＴＭより大きい）とする。
行デコーダにおいてメインワード線ＭＷＬＢがＶＰＰからＶＳＳに活性化され、リードワードドライバ選択線ＦＸＲがＶＳＳからリードワード線電圧ＶＲＷに充電されると、リードワード線ＲＷＬがＶＲＷに活性化される。ここで、ＲＷＬによって選択されたメモリーセルのフローティングゲートＦＧにＶＰＰ−ＶＴＭが書き込まれていたとするとフローティングゲートトランジスタＭＦのしきい値は低い状態にあり、この場合を状態“０”と定義する。このときＭＦは導通し、ＶＤＬにプリチャージされたリードビット線ＲＢＬからソース線へ電流がながれ、ＲＢＬに信号ＶＳＩＧが発生する。ここでＦＧがＶＳＳに書き込まれていた場合にはＭＦのしきい値は高い状態にあり、この場合を状態“１”と定義する。このときＭＦは導通せず、ＲＢＬはＶＤＬに保たれ、信号は発生しない。
これと同時に参照電圧発生信号ＲＳが活性化されて、センスアンプ内端子ＡＢがＶＲＥＦに充電される。ＶＲＥＦはセンスアンプを活性化する時点でＶＤＬとＶＤＬ−ＶＳＩＧの中間の値となるように設定する。信号が十分に発生した時点でＴＲ、ＲＳが非活性化され、センスアンプとビット線が切り離される。このときにＦＸＲが非活性化されてＲＷＬもＶＳＳへ復帰する。
センスアンプ内ではＮ側共通ソース線ＣＳＮがＶＤＬからＶＳＳに駆動されると、リストア用アンプＣＣがＡＴ／ＡＢのうち電圧の高い方をＶＤＬへ、低い方をＶＳＳへと増幅する。ＡＴ／ＡＢが十分に増幅された後に列選択線ＹＳが活性化され、リードデータがローカルＩＯ線ＬＩＯ、ＬＩＯＢへ読み出される。リードデータはメインＩＯ線ＭＩＯ、ＭＩＯＢを介して入出力回路へ伝えられＤＱに出力される。最後に列選択線ＹＳ、メインワード線ＭＷＬＢが非活性化され、センスアンプではＣＳＮ、ＴＲがＶＤＬに復帰し、ＴＷがＶＰＰに復帰し、ＰＣがＶＤＬに活性化され、リードビット線、ライトビット線、センスアンプ内ノードがＶＤＬにプリチャージされてリードサイクルが終了する。
このようにして、本セルはＦＧのデータを破壊することなく読出しが可能であるため、本センスアンプを用いると、センスアンプと容量の大きいビット線とを切り離したままセンスアンプの増幅とＬＩＯへの出力を行うことができ、読出し動作の高速化が可能である。
図７の動作波形を用いてライト動作を示す。本セルにおいては一本のライトワード線を活性化すると、そのライトワード線に接続されるセルのデータが壊れてしまうため、全てのライトビット線に対して個々にセンスアンプを接続し、ライト動作の前にリード動作を行い、まずメモリーセルのデータをセンスアンプに読み出してから、必要なビットに対してセンスアンプ内のデータを書きかえた後、これらのデータをメモリーセルへリストアする必要がある。
チップ外部からリードコマンドＷＴが入力されるとアドレスで指定されたセンスアンプ列ＳＡＡにおいてプリチャージ信号ＰＣとライト信号ＴＷが非活性化される。行デコーダにおいてメインワード線ＭＷＬＢがＶＰＰからＶＳＳに活性化され、リードワードドライバ選択線ＦＸＲがＶＳＳからリードワード線電圧ＶＲＷに充電されると、リードワード線ＲＷＬがＶＲＷに活性化される。ここで、ＲＷＬによって選択されたメモリーセルのフローティングゲートＦＧにＶＰＰ−ＶＴＭが書き込まれていたとするとＲＢＬに信号ＶＳＩＧが発生する。これと同時に参照電圧発生信号ＲＳが活性化されて、センスアンプ内端子ＡＢがＶＲＥＦに充電される。信号が十分に発生した時点でＴＲ、ＲＳが非活性化され、センスアンプとビット線が切り離される。このときにＦＸＲが非活性化されてＲＷＬもＶＳＳへ復帰する。
センスアンプ内ではＮ側共通ソース線ＣＳＮがＶＤＬからＶＳＳに駆動されると、リストア用アンプＣＣがＡＴ／ＡＢのうち電圧の高い方をＶＤＬへ、低い方をＶＳＳへと増幅する。ＡＴ／ＡＢが十分に増幅された後に列選択線ＹＳが活性化され、ライトデータがローカルＩＯ線ＬＩＯ、ＬＩＯＢから選択されたセンスアンプへ書き込まれる。このライトデータはＤＱ端子から入力され、入出力回路、メインＩＯ線ＭＩＯ、ＭＩＯＢを介してローカルＩＯ線まで伝えられたものである。
これと同時にライト信号がＶＰＰに活性化され、ライトワードドライバ選択線ＦＸＷがＶＳＳからＶＰＰに充電され、ライトワード線ＷＷＬがＶＰＰに活性化される。機会的スイッチＳＷのしきい値電圧ＶＴＭはＶＰＰ以下に設定されているので、メモリーセル内の機械的スイッチのソース・ドレイン間が導通し、センスアンプ内端子ＡＢのデータがライトビット線を介してメモリーセルのフローティングゲートＦＧに書き込まれる。すなわちＭＦのしきい値が低い“０”状態に対してはＶＰＰ−ＶＴＨが書き込まれ、ＭＦのしきい値が高い“１”状態に対してはＶＳＳが書き込まれる。ここでもしＶＰＰ−ＶＴＭ＞ＶＤＬならば“０”状態に対してＶＤＬが書き込まれる。
最後に列選択線ＹＳ、メインワード線ＭＷＬＢが非活性化され、ＦＸＷがＶＳＳに復帰し、センスアンプではＣＳＮ、ＴＲがＶＤＬに復帰し、ＰＣがＶＤＬに活性化され、リードビット線、ライトビット線、センスアンプ内ノードがＶＤＬにプリチャージされてライトサイクルが終了する。
このようにして、本センスアンプを用いると、リードデータを一度センスアンプに読み出してから必要なビットだけを書きかえることができるため、書き込みの単位が小さく、書き込みサイクルの短縮、消費電力の低減が可能であるという利点がある。なお、一本のライトワード線上のメモリーセルを同時に書きかえるならば、上記のようなライト動作の前のリード動作が不要になり、センスアンプの制御が容易化される利点がある。
図８（ａ）にメモリーセルＭＣのビット線以下のレイアウト、（ｂ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルはＰウェルＰＷ中に形成されたＮチャネルフローティングゲートＭＯＳトランジスタとビット線ＢＬの上部に設けられた機械的スイッチを有している。ＭＯＳトランジスタの活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、第二ポリシリコン層ＳＧで形成されたリードワード線をＲＷＬ、Ｎ型拡散層領域をＮで示している。活性領域は絶縁物ＳｉＯ２によって分離される。一方の拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。
図９（ａ）にメモリーセルＭＣのビット線以上のレイアウト、（ｂ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。Ｍ１のＦＧ端子上部に接続孔ＴＨ１を設けて第二金属配線層Ｍ２へ持ち上げて、ＦＧ’とする。ライトワード線ＷＷＬをＲＷＬと平行にＭ２で配線する。ライトビット線上部にもＴＨ１、Ｍ２を設けてＭ２まで持ち上げＷＢＬ’とする。ＷＢＬ’の上部に接続孔ＴＨ２と第三金属配線層Ｍ３で形成したカンチレバーＬＶを配置する。本レイアウトではＷＢＬ’をソース、ＷＷＬをゲート、ＦＧ’をドレインとして機械的スイッチを形成する。
本セルにおいてはＦＧゲートに対して機械的スイッチＳＷを介してデータの書き込みを行っている。ＳＷは導通時のオン電流が大きく、非導通時のオフ電流を十分小さくできるためデータのリテンション時間を非常に長くできる利点がある。不揮発メモリーを実現するためにはスイッチの特性が、一例としてオン電流が１ｎＡ以上、オフ電流が１０の−２５乗以下であることが必要だが、機械的スイッチを用いることによりこの特性を実現可能である。また、機械的スイッチのしきい値電圧ＶＴＭを３Ｖ以下にすることができるため、チップ全体を低電圧化することが可能になり、低消費電力化が可能になる。また、高耐圧ＭＯＳが不用になるために、チップの製造プロセスを容易化できる。
また、機械的スイッチをフローティングゲートＭＯＳトランジスタの上部におくことにより、メモリーセルのサイズを小さくできる。また、カンチレバーを接続孔ＴＨ２とＭ３で形成することで、通常のロジックチップの配線形成プロセスとの整合性を高めることができる。
＜実施の形態２＞
図１０に本発明の行デコーダ回路ＸＤＥＣを示す。本回路では通常動作時には行アドレスプリデコード信号ＡＸ０＜０＞からＡＸ０＜１５＞とマット選択信号ＭＳとのＡＮＤがとられて、非選択時にはＶＰＰであるＭＷＬＢ＜０＞からＭＷＬＢ＜１５＞のうちいずれかがＶＳＳに活性化される。ここで、行アドレスプリデコード信号およびマット選択信号はＶＤＬ振幅であるので、レベル変換回路ＬＣによりＶＰＰ振幅にレベル変換される。
本発明の行デコーダでは最終段のＮＭＯＳのソースが共通に接続され行デコーダ共通ソース線ＣＸＳを形成する。ＣＸＳはサブスレッショルドリーク低減回路ＣＲの中で機械的スイッチＳＷのドレインに入力され、機械的スイッチのソースはＶＳＳに、ゲートはディープスタンバイモード信号ＳＢＢに接続される。ＳＢＢは通常動作時にはＶＰＰが印加され、機械的スイッチのソース・ドレイン間が導通されており、ＣＸＳにＶＳＳが供給される。ＭＷＬＢがＶＰＰにある非選択時には最終段のＮＭＯＳのゲートにはＶＳＳが印加され、ＮＭＯＳは非導通状態にあるが、実際にはサブスレッショルドリーク電流がＶＰＰに印加されたドレインから、ＶＳＳに印加されたソースに向かってわずかに流れている。このリーク電流はＭＷＬＢ一本分で見るとわずかな量であるが、メモリーコア全体では数千本のＭＷＬＢが存在するために問題となる。
そこで、本メモリコアではディープスタンバイモードに入った時にはＳＢＢがＶＳＳに活性化され、機械的スイッチのソース・ドレイン間が非導通になり、ＣＸＳがフローティング状態となる。デコーダ最終段のＮＭＯＳにリーク電流が流れると、ＣＸＳの電位が上昇し、最終段ＮＭＯＳのゲート・ソース間電位が負になるために、リーク電流が減少する。ＣＸＳがＶＰＰになれば完全に０になる。このとき機械的スイッチＳＷのリーク電流は非常に小さいのでＣＸＳからＶＳＳへのリーク電流は無視できる。すなわち、機械的スイッチを用いた行デコーダ回路はディープスタンバイ状態におけるサブスレッショルドリーク電流を大幅に低減することが可能である。
なお、通常時にはＯＰをＶＤＬ、ＬＳをＶＢＢ（ＶＢＢはＶＳＳより低い負電圧）として最終段ＮＭＯＳの基板ＣＸＢにＶＳＳを供給してこれらのＭＯＳのＶＴを下げて動作を高速化し、浅いスタンバイモード時にはＯＰをＶＳＳ、ＬＳをＶＤＬとしてＣＸＢにＶＢＢを供給してこれらのＭＯＳのＶＴを上げて、上記のサブスレッショルドリーク電流を低減しても良い。
ＣＸＢの充放電はＣＸＳの充放電よりも高速であるため、浅いスタンバイモードから通常動作までの復帰時間はディープスタンバイモードからの復帰時間よりも短いという利点があり、ディープスタンバイモードと浅いスタンバイモードを使い分けることにより、きめ細かい消費電力制御が可能になる。
図１１に本発明の列デコーダ回路ＹＤＥＣを示す。本回路では通常動作時には列アドレスプリデコード信号ＡＹ０＜０＞からＡＹ０＜１５＞とＡＹ３とのＡＮＤがとられて、非選択時にはＶＳＳであるＹＳ＜０＞からＹＳ＜１５＞のうちいずれかがＶＤＬに活性化される。
本発明の列デコーダでは最終段のＰＭＯＳのソースが共通に接続され列デコーダ共通ソース線ＣＹＳを形成する。ＣＹＳはサブスレッショルドリーク低減回路ＣＲの中で機械的スイッチＳＷのドレインに入力され、機械的スイッチのソースはＶＣＬに、ゲートはディープスタンバイモード信号ＳＢＢに接続される。ＳＢＢは通常動作時にはＶＰＰＹ（ＶＣＬ＋ＶＴＭよりも高い電圧）が印加され、機械的スイッチのソース・ドレイン間が導通されており、ＣＹＳにＶＣＬが供給される。ＹＳがＶＳＳにある非選択時には最終段のＰＭＯＳのゲートにはＶＣＬが印加され、ＰＭＯＳは非導通状態にあるが、実際にはサブスレッショルドリーク電流がＶＣＬに印加されたソースからＶＳＳに印加されたドレインからに向かってわずかに流れている。このリーク電流はＹＳ一本分で見るとわずかな量であるが、メモリーコア全体では数千本のＹＳが存在するために問題となる。
そこで、本メモリコアではディープスタンバイモードに入った時にはＳＢＢがＶＳＳに活性化され、機械的スイッチのソース・ドレイン間が非導通になり、ＣＹＳがフローティング状態となる。デコーダ最終段のＰＭＯＳにリーク電流が流れると、ＣＹＳの電位が下降し、最終段ＰＭＯＳのゲート・ソース間電位が正になるために、リーク電流が減少する。ＣＹＳがＶＳＳになれば完全に０になる。このとき機械的スイッチＳＷのリーク電流は非常に小さいのでＶＣＬからＣＹＳへのリーク電流は無視できる。すなわち機械的スイッチを用いた列デコーダ回路はディープスタンバイ状態におけるサブスレッショルドリーク電流を大幅に低減することが可能である。
なお、通常時にはＯＰＢをＶＳＳ、ＬＳＢをＶＰＰとして最終段ＰＭＯＳの基板ＣＹＢにＶＣＬを供給してこれらのＭＯＳのＶＴを下げて動作を高速化し、浅いスタンバイモード時にはＯＰＢをＶＣＬ、ＬＳＢをＶＳＳとしてＣＹＢにＶＰＰを供給してこれらのＭＯＳのＶＴを上げて、上記のサブスレッショルドリーク電流を低減しても良い。
ＣＹＢの充放電はＣＹＳの充放電よりも高速であるため、浅いスタンバイモードから通常動作までの復帰時間はディープスタンバイモードからの復帰時間よりも短いという利点があり、ディープスタンバイモードと浅いスタンバイモードを使い分けることにより、きめ細かい消費電力制御が可能になる。
なお、ここでは行デコーダと列デコーダを例にとって説明を行ったが、メモリーコアのロジック回路部分、またはロジックチップに対しても同様の機械的スイッチを用いたサブスレッショルドリーク電流低減回路を用いることができる。
＜実施の形態３＞
図１２（ａ）に本発明の第二の不揮発メモリーセルＭＣを示す。本実施例においては図１に示したフローティングゲートＭＯＳトランジスタＭＦの変わりにＮチャネルＭＯＳの読出しトランジスタＭＮとＰチャネルＭＯＳのカップリング容量ＭＰを用いたものである。ＭＮの一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、ゲートＦＧが機械的スイッチのドレインおよびＭＰのゲートに接続される。ＭＰのソース・ドレイン・基板はリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。
【０００６】
図１２（ｂ）に本発明の第二のメモリーセルＭＣのビット線以下のレイアウト、（ｃ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルは基板ＰＷ中に形成されたＮチャネルＭＯＳトランジスタＭＮとＮＷＥＬ中に形成されたＰチャネルＭＯＳトランジスタＭＰ、およびビット線ＢＬの上部に設けられた機械的スイッチを有している。ＮチャネルＭＯＳトランジスタの活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、ＮＷで形成されたリードワード線をＲＷＬ、Ｎ型拡散層領域をＮ、Ｐ型拡散層をＰで示している。ＮＷとＰはメモリーアレーの外側の領域で金属配線またはコンタクトにより互いに接続している。Ｐを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物ＳｉＯ２によって分離される。一方のＮ型拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。スイッチ部のレイアウト及び断面は図９（ａ）、（ｂ）に示したものと同様である。
本セルの動作は図１、図９のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図１、図９のセルと同様な利点を有する。本例のＰチャネルＭＯＳを利用したカップリング容量はフローティングゲートがＲＷＬよりも低い電圧の場合にはＰ型のチャネルができて、Ｐ型拡散層領域とＦＧの間でカップリング容量ができる。フローティングゲートがＲＷＬよりも高い電圧の場合にはＮ型の蓄積層ができて、ＮＷとＦＧの間でカップリング容量ができる。本例ではフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。
図１３（ａ）に本発明の第三の不揮発メモリーセルＭＣを示す。本実施例においては図１に示したフローティングゲートＭＯＳトランジスタＭＦの変わりにＮチャネルＭＯＳの読出しトランジスタＭＮ０とＮチャネルＭＯＳのカップリング容量ＭＮ１を用いたものである。ＭＮ０の一方のソース又はドレインがリードビット線ＲＢＬに接続され、他方のソース又はドレインがソース線ＳＬに接続され、ゲートＦＧが機械的スイッチのドレインおよびＭＮ１のゲートに接続される。ＭＮ１のソース・ドレインはリードワード線ＲＷＬに接続される。機械的スイッチＳＷのソースはライトビット線ＷＢＬに接続され、ゲートはライトワード線ＷＷＬに接続される。
図１３（ｂ）に本発明の第三のメモリーセルＭＣのビット線以下のレイアウト、（ｃ）にそのＡ−Ａ’およびＢ−Ｂ’における断面図を示す。メモリーセルは基板ＰＷ中に形成されたＮチャネルＭＯＳトランジスタＭＮ０、ＭＮ１、およびビット線ＢＬの上部に設けられた機械的スイッチを有している。ＭＮ１の活性領域をＡＣＴ、第一ポリシリコン層で形成されたフローティングゲートをＦＧ、ＭＮ１のＮ型拡散層Ｎで形成されたリードワード線をＲＷＬで示している。Ｎを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物ＳｉＯ２によって分離される。一方のＮ型拡散層の上部にコンタクトＣＴを配置し、その上部に第一金属配線層Ｍ１で形成されたリードビット線ＲＢＬをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にＭ１で形成されたソース線ＳＬをＲＢＬと平行に配置する。ＲＢＬの横にはライトビット線ＷＢＬをＭ１で平行に配線する。ＦＧにもコンタクトＣＴを接続しＭ１まで持ち上げる。スイッチ部のレイアウト及び断面は図９（ａ）、（ｂ）に示したものと同様である。
本セルの動作は図１、図９のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図１、図９のセルと同様な利点を有する。本例のＮチャネルＭＯＳを利用したカップリング容量はフローティングゲートがＲＷＬよりも低い電圧の場合にはＮ型のチャネルができず、Ｎ型拡散層領域とＦＧの間のカップリング容量が小さい。したがってＲＷＬを駆動してもＭＮ０が導通しにくく、ＲＷＬからみてしきい値が高くなる。一方、フローティングゲートがＲＷＬよりも高い電圧の場合にはＮ型のチャネルができて、ＲＷＬとＦＧの間でカップリング容量が大きくなり、ＲＷＬから見たしきい値が下がる。本例ではフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。またメモリーセルにＮＭＯＳだけを用いているためウェル分離領域が不用でセルサイズを低減可能である。
＜実施の形態４＞
図１４に本発明の第四の不揮発メモリーセルＭＣを示す。本実施例の不揮発メモリーセルは通常動作時はＳＲＡＭとして動作し、電源が遮断されたときにはメモリーセルの情報をフローティングゲートに蓄積して、不揮発記憶を行うシャドーＲＡＭである。
本メモリーセルにおいてはＮチャネルフローティングＭＯＳトランジスタＭＦ０とＰチャネルＭＯＳトランジスタＭＰ０からなるインバータと、ＮチャネルフローティングＭＯＳトランジスタＭＦ１とＰチャネルＭＯＳトランジスタＭＰ１からなるインバータとの入出力をクロスカップル接続し、その入出力点とビット線ＢＬ、ＢＬＢの間にＮチャネルＭＯＳトランジスタＭＮ０、ＭＮ１を接続したものである。ＭＮ０、ＭＮ１のゲートはワード線ＷＬに接続される。ここで、それぞれのフローティングゲートトランジスタのフローティングゲートＦＧと制御ゲートは機械的スイッチのソース・ドレインに接続されている。機械的スイッチのゲートは動作信号ＯＰに接続される。ＯＰは通常動作時にはＶＣＣ＋ＶＴＭの電圧が印加されており、機械的スイッチのソース・ドレイン間は導通している。すなわち、ＭＦ０、ＭＦ１は通常のＮＭＯＳトランジスタとして動作し、ＭＣは通常のＳＲＡＭとして動作する。例えば、ＢＬにＨ、ＢＬＢにＬを書き込んだ場合にはＦＧ０にはＬが加わってＭＦ０は非導通になるとともに、高しきい値状態になり、ＦＧ１にはＨが加わってＭＦ１は導通するとともに、低しきい値状態になる。
電源をオフするときには、ＶＣＣをＶＳＳに落とす前に、ＯＰをＶＳＳに落とし、ＭＦ０、ＭＦ１を非導通状態にする。このようにするとＳＲＡＭとしての情報は失われてしまうが、フローティングゲートには電荷が蓄えられており不揮発記憶が可能である。再度電源を加えるときには、ＯＰに電圧を印加するまえにＶＣＣに電圧を印加してＭＦ０、ＭＦ１のしきい値の高低にしたがってデータをラッチした後ＯＰにＶＣＣ＋ＶＴＭを印加する。本実施例のセルでは通常動作時に機械的スイッチをオン・オフしないので、リード・ライト動作ともに高速化できる。また、機械的スイッチの寿命を長くしたり、スイッチ部の充放電による消費電力を低減できる。
以上述べた不揮発メモリーコアやリーク電流低減回路は不揮発メモリ単体チップだけでなく不揮発メモリをその一部として組み込んだＡＳＩＣやシステムＬＳＩにおいても消費電力および製造コストを低減できるという効果がある。
【０００７】
【発明の効果】
本メモリーセルは低電圧で動作可能な機械的スイッチを用いており、そのスイッチのオン電流は１ｎＡ以上、オフ電流が１０の−２５乗以下とすることができるため、通常のフラッシュメモリのような高電圧を必要とせず、低電圧・低電力の不揮発メモリを実現できる。また機械的スイッチはシリコンＭＯＳ−ＬＳＩに用いられる材料のみで作成することができるため、強誘電体メモリのような異種材料を用いずに不揮発メモリを実現できる。また、本発明の機械的スイッチを用いたサブスレッショルドリーク低減回路はデコーダ回路やロジック回路におけるディープスタンバイモードでのリーク電流を大幅に低減できる。さらに、本発明の第二、第三のメモリーセルはフローティングゲートＭＯＳを用いずに通常のＭＯＳだけを用いているため、上記のような利点と同時にロジックチップとの製造プロセスの整合性を高めることができる。最後に、本発明の第四のメモリーセルはライト動作のときに毎回機械的スイッチをオン・オフする必要がないので、ライト動作を高速化すると同時に、機械的スイッチの寿命を長くすることができる。
【図面の簡単な説明】
【図１】本発明の第一のメモリーセルである。
【図２】本発明の半導体記憶装置の構成、およびメモリーブロックの構成である。
【図３】機械的スイッチの記号、レイアウトおよびその断面図である。
【図４】センスアンプの回路図である。
【図５】サブワードドライバの回路図である。
【図６】リード時の動作波形である。
【図７】ライト時の動作波形である。
【図８】本発明の第一のメモリーセルにおけるビット線より下の部分のレイアウトおよびその断面図である。
【図９】本発明の第一のメモリーセルにおけるビット線より上の部分のレイアウトおよびその断面図である。
【図１０】本発明の行デコーダの回路図である。
【図１１】本発明の列デコーダの回路図である。
【図１２】本発明の第二のメモリーセルにおける回路図、ビット線より下の部分のレイアウトおよびその断面図である
【図１３】本発明の第三のメモリーセルにおける回路図、ビット線より下の部分のレイアウトおよびその断面図である
【図１４】第四のメモリーセルの回路図である。
【符号の説明】
ＳＷ…機械的スイッチ、ＦＧ…フローティングゲート、ＭＦ…フローティングゲートＭＯＳトランジスタ、ＭＣ…不揮発メモリーセル、ＲＷＬ…リードワード線、ＷＷＬ…ライトワード線、ＲＢＬ…リードビット線、ＷＢＬ…ライトビット線、ＳＬ…ソース線、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｄ…ドレイン端子、Ｓ…ソース端子、Ｇ…ゲート端子、ＬＶ…レバー部、ＴＨ…接続孔、ＰＷ…Ｐウェル、ＳＧ…第二ポリシリコン層、Ｎ…Ｎ型拡散層、ＣＴ…コンタクト、Ｍ１…第一金属配線層、Ｍ２…第二金属配線層、Ｍ３…第三金属配線層。
Claims (15)
- 複数の不揮発メモリーセルと、複数のリードワード線と、複数のライトワード線と、複数のリードビット線と、複数のライトビット線と、複数のソース線とを有し、
上記複数不揮発メモリーセルのそれぞれは、１個のフローティングゲートＭＯＳトランジスタと１個の機械的スイッチを有し、
上記フローティングゲートＭＯＳトランジスタのソース又はドレイン一つが上記リードビット線に接続され、そのソース又はドレインの残る一つが上記ソース線に接続され、そのフローティングゲートが上記機械的スイッチのドレインに接続され、その制御ゲートが上記リードワード線に接続され、
上記機械的スイッチのソースはライトビット線に接続され、そのゲートは上記ライトワード線に接続される半導体装置。 - 請求項１に記載される半導体装置は、複数のサブワードドライバと、複数のセンスアンプを更に有し、
上記リードワード線と上記ライトワード線は互いに平行に配線され、
上記リードワード線と上記ライトワード線は上記サブワードドライバに入力され、
上記リードビット線は上記リードワード線と交差する方向に配線され、
上記ライトビット線は上記リードビット線と互いに平行に配線され、
上記リードビット線と上記ライトビット線は上記センスアンプに入力される半導体装置。 - 請求項２に記載される半導体装置において、
上記センスアンプはマルチプレクサ、プリチャージ回路、リストア用アンプ、Ｙゲートからなり、
上記マルチプレクサはリード信号が活性化された時にセンスアンプ内の第１のノードと上記リードビット線を接続し、ライト信号が活性化された時にセンスアンプ内の第２のノードと上記ライトビット線を接続し、参照電圧発生信号が活性化されたときに上記第２のノードに参照電圧を入力する回路であり、
上記プリチャージ回路はプリチャージ信号が活性化されたときに上記第１、第２のノード間をイコライズし上記リードビット線および上記ライトビット線をプリチャージレベルにプリチャージし、
上記リストア用アンプは上記リードビット線上に上記不揮発メモリーセルからの微小な読出し信号が発生した後に、Ｐ側共通ソース線を第１の電圧に駆動し、Ｎ側共通ソース線ＣＳＮを接地電圧に駆動して、上記第１、第２のノードのうち、電圧の高い方を第１の電圧に、低い方を接地電圧に増幅する回路であり、
上記Ｙゲート回路は列選択線が活性化されたときに第１、第２のローカルＩＯ線とセンスアンプ内の第１、第２のノードを接続する回路である半導体装置。 - 請求項３に記載される半導体装置において、
上記マルチプレクサは第１から第４のＮチャネルＭＯＳトランジスタを含み、
上記第１のＮチャネルトランジスタは、ドレインが上記センスアンプ内の第１のノードに接続され、ソースがリードビット線に接続され、ゲートがリード信号に接続され、
上記第２のＮチャネルトランジスタは、ドレインが上記センスアンプ内の第２のノードに接続され、ソースが参照電圧に接続され、ゲートが参照電圧発生信号に接続され、
上記第３のＮチャネルトランジスタは、ドレインが上記センスアンプ内の第１のノードに接続され、ゲートがライト信号に接続され、
上記第４のＮチャネルトランジスタは、ドレインが上記センスアンプ内の第２のノードに接続され、ソースがライトビット線に接続され、ゲートがライト信号に接続される
半導体装置。 - 請求項２に記載される半導体装置において、
上記サブワードドライバは第１から第４のＮチャネルＭＯＳトランジスタ及び第１から第２のＰチャネルＭＯＳトランジスタを含み、
第１のＮチャネルＭＯＳトランジスタはゲートにメインワード線が接続され、ドレインに上記ライトワード線が接続され、ソースに接地電位が接続され、
第２のＮチャネルＭＯＳトランジスタはゲートに相補ライトワードドライバ選択線が接続され、ドレインに上記ライトワード線が接続され、ソースに接地電位が接続され、
第１のＰチャネルＭＯＳトランジスタはゲートにメインワード線が接続され、ドレインにライトワード線が接続され、ソースにライトワードドライバ選択線が接続され、
第３のＮチャネルＭＯＳトランジスタはゲートにメインワード線が接続され、ドレインに上記リードワード線が接続され、ソースに接地電位が接続され、
第４のＮチャネルＭＯＳトランジスタはゲートに相補リードワードドライバ選択線が接続され、ドレインに上記リードワード線が接続され、ソースに接地電位が接続され、
第２のＰチャネルＭＯＳトランジスタはゲートにメインワード線が接続され、ドレインにリードワード線が接続され、ソースにリードワードドライバ選択線が接続される
半導体装置。 - 請求項２に記載される半導体装置において、
一本のライトワード線に接続される全ての不揮発メモリーセルのライトビット線は
独立なセンスアンプに接続され、
ライト動作に先だって上記不揮発メモリーセルのリード動作が行われる
半導体装置。 - 複数の不揮発メモリーセルと、複数のリードワード線と、複数のライトワード線と、複数のリードビット線と、複数のライトビット線と、複数のソース線とを有し、
上記複数の不揮発メモリーセルのそれぞれは、１個のフローティングゲートＭＯＳトランジスタと１個の機械的スイッチとを有し、
上記フローティングゲートＭＯＳトランジスタはシリコン基板上に形成され、
上記機械的スイッチがフローティングゲートよりも上層の配線層を用いて形成される半導体装置。 - 請求項７に記載される半導体装置において、
上記機械的スイッチのソース端子、ドレイン端子、ゲート端子が同じ金属配線層からなり、レバー部がそれらと異なる金属配線層からなり、
上記ソース端子と上記レバー部が配線層間を接続する接続孔により電気的に接続される半導体装置。 - 複数のＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタと機械的スイッチを含む回路ブロックを有し、
上記回路ブロックは、スタンバイモードと動作モードを有し、
上記スタンバイモードにおいてオフ状態にあるＮチャネルＭＯＳのソース端子を共通ソース線に接続し、
上記共通ソース線と接地電圧との間に上記機械的スイッチが接続されており、
上記動作モードにおいては上記機械的スイッチが導通し、上記共通ソース線と接地電圧が短絡され、
上記スタンバイモードにおいては上記機械的スイッチが非導通となり、上記共通ソース線と接地電圧が電気的に遮断される半導体装置。 - 上記請求項９に記載される半導体装置において、
上記回路ブロックがさらに浅いスタンバイモードを有し、
上記スタンバイモードにおいてオフ状態にあるＮチャネルＭＯＳの基板端子を共通基板線に接続し、
上記動作モードにおいては上記共通基板線が接地電圧に接続され、
上記浅いスタンバイモードにおいては上記共通基板線が接地電圧よりも低い負の電圧に接続される半導体装置。 - 複数のＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタと機械的スイッチを含む回路ブロックを有し、
上記回路ブロックは、スタンバイモードと動作モードを有し、
上記スタンバイモードにおいてオフ状態にあるＰチャネルＭＯＳのソース端子を共通ソース線に接続し、
上記共通ソース線と第１の電源電圧との間に上記機械的スイッチが接続されており、
上記動作モードにおいては上記機械的スイッチが導通し、上記共通ソース線と第１の電源電圧が短絡され、
上記スタンバイモードにおいては上記機械的スイッチが非導通となり、上記共通ソース線と第１の電源電圧が電気的に遮断される半導体装置。 - 上記請求項１１に記載される半導体装置において、
上記回路ブロックがさらに浅いスタンバイモードを有し、
上記スタンバイモードにおいてオフ状態にあるＰチャネルＭＯＳの基板端子を共通基板線に接続し、
上記動作モードにおいては上記共通基板線が第１の電源電圧に接続され、
上記浅いスタンバイモードにおいては上記共通基板線が第１の電源電圧よりも高い第２の電源電圧に接続される半導体装置。 - 複数の不揮発メモリーセルと、複数のリードワード線と、複数のライトワード線と、複数のリードビット線と、複数のライトビット線と、複数のソース線とを有し、
上記複数の不揮発メモリーセルのそれぞれは、１個のＮチャネルＭＯＳトランジスタと１個のＰチャネルＭＯＳトランジスタと１個の機械的スイッチを有し、
上記ＮチャネルＭＯＳトランジスタの一方のソース又はドレインがリードビット線に接続され、他方のソース又はドレインがソース線に接続され、ゲートが上記機械的スイッチのドレインに接続され、
上記ＰチャネルＭＯＳトランジスタのソース、ドレイン、基板端子がリードワード線に接続され、ゲートが上記機械的スイッチのドレインに接続され、
上記機械的スイッチのソースはライトビット線に接続され、ゲートはライトワード線に接続される半導体装置。 - 複数の不揮発メモリーセルと、複数のリードワード線と、複数のライトワード線と、複数のリードビット線と、複数のライトビット線と、複数のソース線とを有し、
上記複数の不揮発メモリーセルのそれぞれは、第１及び第２のＮチャネルＭＯＳトランジスタと１個の機械的スイッチを有し、
上記第１のＮチャネルＭＯＳトランジスタの一方のソース又はドレインがリードビット線に接続され、他方のソース又はドレインがソース線に接続され、ゲートが上記機械的スイッチのドレインに接続され、
上記第２のＮチャネルＭＯＳトランジスタのソース、ドレインがリードワード線に接続され、ゲートが上記機械的スイッチのドレインに接続され、
上記機械的スイッチのソースはライトビット線に接続され、ゲートはライトワード線に接続される半導体装置。 - 複数の不揮発メモリーセルと、複数のワード線と、複数のビット線と、複数の相補ビット線とを有し、
上記複数の不揮発メモリーセルのそれぞれは、第１及び第２のＮチャネルフローティングゲートＭＯＳトランジスタと、第１及び第２のＮチャネルＭＯＳトランジスタと、第１及び第２のＰチャネルＭＯＳトランジスタと、第１及び第２の機械的スイッチを有し、
上記第１のＮチャネルフローティングゲートＭＯＳトランジスタのドレインが第１のストレージノードに接続され、ソースが接地電圧に接続され、フローティングゲートが第１の機械的スイッチのソースに接続され、制御ゲートが第２のストレージノードに接続され、
上記第２のＮチャネルフローティングゲートＭＯＳトランジスタのドレインが第２のストレージノードに接続され、ソースが接地電圧に接続され、フローティングゲートが第２の機械的スイッチのソースに接続され、制御ゲートが第１のストレージノードに接続され、
上記第１のＮチャネルＭＯＳトランジスタのドレインがビット線に接続され、ソースが第１のストレージノードに接続され、ゲートがワード線に接続され、
上記第２のＮチャネルＭＯＳトランジスタのドレインが相補ビット線に接続され、ソースが第２のストレージノードに接続され、ゲートがワード線に接続され、
上記第１のＰチャネルＭＯＳトランジスタのドレインが第１のストレージノードに接続され、ソースが電源電圧に接続され、ゲートが第２のストレージノードに接続され、
上記第２のＰチャネルＭＯＳトランジスタのドレインが第２のストレージノードに接続され、ソースが電源電圧に接続され、ゲートが第１のストレージノードに接続され、
上記第１の機械的スイッチのドレインは第２のストレージノードに接続され、ゲートは動作モード信号に接続され、
上記第２の機械的スイッチのドレインは第１のストレージノードに接続され、ゲートは動作モード信号に接続される半導体装置。
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