JP2010176728A

JP2010176728A - 半導体記憶装置

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Publication number: JP2010176728A
Application number: JP2009015700A
Authority: JP
Inventors: Masahiro Yoshihara; 正浩吉原; Katsumi Abe; 克巳阿部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-01-27
Filing date: 2009-01-27
Publication date: 2010-08-12
Anticipated expiration: 2029-01-27
Also published as: US20100188913A1; JP5197406B2; US8228744B2

Abstract

【課題】センスアンプからデータを読み出す時間が増大する。
【解決手段】本発明の例に係わる半導体記憶装置は、複数のメモリセルが配置され、複数のページを有するメモリセルアレイ１１と、メモリセルアレイ１１に隣接して形成され、複数のメモリセルから読み出したページデータを一時的に保持する複数のセンスアンプ１９からなるページバッファ１２と、ページバッファ１２の第１の方向に延びるデータ線対２０と、データ線対２０の電位差を増幅する差動増幅回路と、データ線対２０を所定の電圧にプリチャージするプリチャージ回路と、データ線対２０と互いに電気的に接続するイコライズ回路とを具備し、差動増幅回路、プリチャージ回路及びイコライズ回路のうち少なくとも１つがページバッファ１２内に形成され、データ線対２０と互いに電気的に接続される。
【選択図】図８

Description

本発明は、半導体記憶装置におけるセンスアンプのデータ入出力に関する技術である。

半導体記憶装置の１つの例として、ＮＡＮＤ型フラッシュメモリがある。このＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。このＮＡＮＤ型フラッシュメモリにおいて、メモリ容量の増大を図るため、世代毎にメモリセルのサイズを縮小（Shrink）している。

メモリセルのサイズが縮小されると、ビット線ピッチも縮小する。そのため、ビット線ピッチに対してサイズが決まり、ページバッファ内に形成されるセンスアンプも縮小される（例えば、特許文献１参照）。その結果、センスアンプのデータ線駆動能力は、下がってしまうため、データ線を全振幅させるために長い時間が掛かる。

そこで、センスアンプからデータを読み出す時、周辺領域に配置される差動増幅回路でデータ線に読み出されたデータを増幅した後、リードデータ線に増幅結果が転送されている。

更に、次の読み出しに備えるため、プリチャージ及びイコライズを行っているが、これらを行うプリチャージ回路及びイコライズ回路も周辺回路に形成されている。

つまり、データの読み出し時に使用される差動増幅回路、プリチャージ回路及びイコライズ回路は、周辺回路に形成されている。そのため、データ線を周辺領域まで延ばし、これらの回路とデータ線とを互いに電気的に接続している。

これらの回路が周辺回路に形成されていることに起因して、これらの回路の効果がデータ線に伝播するまでの時間的な遅延が生じる。その結果、センスアンプからデータを読み出す時間が増大している。

センスアンプからデータを読み出す時間は、データの入出力に掛かる時間の中で大きな割合を占めている。そのため、センスアンプからデータを読み出す時間の増大は、メモリセルに要求される高速化に対して大きな問題となる。

特開２００７−２１３８０６号公報

本発明は、センスアンプからデータを読み出す時間が短縮される技術を提案する。

本発明の例に係る半導体記憶装置は、複数のメモリセルが配置され、複数のページを有するメモリセルアレイと、前記メモリセルアレイに隣接して形成され、前記複数のメモリセルから読み出したページデータを一時的に保持する複数のセンスアンプからなるページバッファと、前記ページバッファの第１の方向に延びるデータ線対と、前記データ線対の電位差を増幅する差動増幅回路と、前記データ線対を所定の電圧にプリチャージするプリチャージ回路と、前記データ線対を互いに電気的に接続するイコライズ回路とを具備し、前記差動増幅回路、プリチャージ回路及びイコライズ回路のうち少なくとも１つが前記ページバッファ内に形成され、前記データ線対と互いに電気的に接続される。

本発明によれば、センスアンプからのデータを読み出し時間が短縮される。

ＮＡＮＤ型フラッシュメモリ全体を示すブロック図。メモリセルアレイとページバッファのレイアウト図。セルアレイ領域の等価回路図。ページバッファ、メモリセルアレイ及び周辺回路の構成図。データ線周辺の構成図。センスアンプからのデータの読み出し動作時におけるタイミングチャート図。データ線対の寄生抵抗・寄生容量が読み出しサイクル時間に与える影響を示す図。ページバッファ、メモリセルアレイ及び周辺回路の構成図。第１データ線対のタイミングチャート図。第１データ線対のタイミングチャート図。ページバッファ、メモリセルアレイ及び周辺回路の構成図。ページバッファ、メモリセルアレイ及び周辺回路の構成図。データ線対のタイミングチャート図。データ線対のタイミングチャート図。ページバッファ、メモリセルアレイ及び周辺回路の構成図。ページバッファ、メモリセルアレイ及び周辺回路の構成図。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例において、周辺回路に配置される差動増幅回路、プリチャージ回路及びイコライズ回路と、ページバッファに形成されているデータ線との距離の遅延を軽減し、センスアンプからのデータ読み出し時間を短縮する。そのため、差動増幅回路、プリチャージ回路及びイコライズ回路の少なくとも１つをページバッファのシャント延長領域に形成し、データ線対と互いに電気的に接続する。

具体的な例として、シャント延長領域ごとにプリチャージ回路を形成し、プリチャージを行うとき、全てのプリチャージ回路が駆動するように制御する。その結果、センスアンプからデータを読み出す際のプリチャージに掛かる時間が短縮される。

２．実施形態
以下、ＮＡＮＤ型フラッシュメモリを例に実施形態について説明する。

(1) 全体図
図１は、ＮＡＮＤ型フラッシュメモリの全体を示すブロック図である。

メモリセルアレイ１１は、複数のブロックを有し、複数のブロックそれぞれは、複数のメモリセルからなるページを複数個有している。

ページバッファ１２は、１ページ分の複数のセンスアンプから構成され、メモリセルから読み出されたページデータをセンスする。

周辺回路１３は、制御回路、基板電圧制御回路、電圧発生回路、Ｉ／Ｏバッファ、アドレスバッファなどのランダムな回路が配置された領域である。

(2) メモリセルアレイとページバッファ
図２は、メモリセルアレイ及びページバッファのレイアウト図を示している。

メモリセルアレイ１１内において、セルアレイ領域１４がロウ方向に沿って配置される。

セルアレイ領域１４のロウ方向に延びるソース線ＳＬが一定の間隔で配置され、ソース線ＳＬの間には二つのブロックが形成される。

また、カラム方向に延びるシャント領域１５がセルアレイ領域１４の間に、例えば、一定の間隔で配置される。

ここで、シャント領域１５とは、半導体基板内の領域、例えば、ウェル領域、ソース領域などとコンタクトを取るために形成された領域のことである。

また、メモリセルアレイ１１のカラム方向の端部にページバッファ１２が形成される。

シャント領域１５それぞれをカラム方向に沿ってページバッファ１２まで延ばした領域に、シャント延長領域１６がそれぞれ形成される。

セルアレイ領域は、例えば、図３に示すようなレイアウトで構成される。

セルアレイ領域１４には、ロウ方向に延びる複数のワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤが配置される。このワード線ＷＬとビット線の交点にメモリセルＭＣが配置される。更に、ビット線ＢＬと選択ゲート線ＳＧＳ，ＳＧＤの交点に選択ゲートトランジスタＳＴが形成される。

カラム方向に沿って複数のメモリセルＭＣが配置され、このメモリセルＭＣとメモリセルＭＣを挟む選択ゲートトランジスタで１つのセルユニット１７を形成する。

セルユニット１７は、ロウ方向に一定の間隔で複数個配置される。更に、セルユニット１７の一端は、各々ソース線ＳＬと接続され、他端はビット線ＢＬと接続される。

また、あるワード線ＷＬと共通に接続され、同一のロウアドレスで同時に選択される複数のメモリセルＭＣを１ページ１８とし、データの読み出し及び書き込みの処理単位は、ページ毎に一度に行う。

図４は、ページバッファとメモリセルアレイ及び周辺回路の一部を示した構成の例を示している。

ページバッファ１２は、１ページに含まれるメモリセルの個数と同数のセンスアンプ１９を有し、センスアンプ１９を介してメモリセルアレイ１１から延びるビット線ＢＬと第１データ線対２０を互いに電気的に接続している。

センスアンプ１９には、ビット線上のデータを増幅して保持する回路が含まれる。更に、カラムデコーダから送られてくる信号に基づいてセンスアンプ１９をデータ線対に接続する転送回路も含まれる。

第１データ線対２０は、データ入出力線ＩＯ／ＩＯｎから構成される。

周辺回路１３に形成される回路群２１は、ページバッファ１２のデータ線対に読み出されたデータを増幅するための差動増幅回路、差動増幅回路で増幅されたデータを出力するリードデータ線、データ線対を所定の電位にプリチャージするプリチャージ回路、データ線対を互いに電気的に接続するイコライズ回路を有する。

第２データ線対２２は、ページバッファ１２のシャント延長領域１６で第１データ線対２０と互いに電気的に接続されている。更に、第２データ線対２２は、周辺回路１３の回路群２１において、差動増幅回路、イコライズ回路及びプリチャージ回路から構成される回路群２１と互いに電気的に接続されている。

ここで、センスアンプからのデータの読み出し動作に関して図５及び図６を参照して説明する。

図５は、カラムデコーダ、ページバッファ内のセンスアンプ、データ線対、プリチャージ回路、差動増幅回路及び差動増幅回路を制御する差動増幅回路の制御回路の構成図を示している。

図６は、センスアンプからのデータの読み出し動作時におけるタイミングチャートを示している。

まず、カラムアドレス信号に基づいて複数のビット線のうちの１つを選択するカラムデコーダ２３及び差動増幅回路２４を制御する差動増幅回路の制御回路２５に基準となる信号ＣＳＬＥが送られることで、プリチャージ回路２６に送られているプリチャージ信号ＰＲＥを“Ｈ”レベルにする。プリチャージ信号ＰＲＥが“Ｈ”レベルになると、プリチャージ回路はオフ状態になる。

その後、カラムデコーダ２３によってデコードされた信号ＣＳＬｊ（ｊは、ｊ＝０，１，・・・，Ｎ−１を満たす。但し、Ｎは１ページ分のメモリセルの個数である）を“Ｈ”レベルにして、ページバッファ内の同一のビット線に接続されているセンスアンプ１９を選択することで、センスアンプ１９のデータをそれぞれのデータ線対に読み出してくる。

次に、信号ＣＳＬＥを送ってからデータ線対に所望の電位差が現れる程度の遅延をもって差動増幅回路の制御回路２５から差動増幅回路２４に活性化信号ＩＯＳＥＮを送る。例えば、データ線対に１００ｍＶの電位差がついたところで活性化信号ＩＯＳＥＮを送り、作動増幅回路でＭＯＳレベルまで増幅、その結果をリードデータ線ＲＤに出力する。

その後、信号ＣＳＬを“Ｌ”レベルにし、更にプリチャージ信号ＰＲＥを“Ｌ”レベルにすることでプリチャージ回路２６をオン状態にし、データ線対の電位が所望の電位になるまでプリチャージを行う。

この時、カラムデコーダ２３によってデコードされた信号ＣＳＬが“Ｈ”になってデータ線対に１００ｍＶの電位差がつくまでの時間をデータ抽出時間ｔｄ、差動増幅回路の活性化信号ＩＯＳＥＮが“Ｈ”である期間をセンス時間ｔｓ、プリチャージ信号ＰＲＥが“Ｌ”である期間をプリチャージ時間ｔｐと定義する。

データ抽出時間ｔｄ、センス時間ｔｓおよびプリチャージ時間ｔｐの和は、読み出しサイクル時間ｔＲＣ以下である必要がある。

なぜなら、プリチャージが不完全なまま次のサイクルの信号ＣＳＬが送られてくると、データ線対に履歴が残ってしまい、正しいデータがセンス出来なくなるためである。

図７は、データ線対の寄生抵抗・寄生容量が、読み出しサイクル時間ｔＲＣに与える影響を説明するもので、ここではデータの極性が“Ｌ”である場合について説明する。

信号ＣＳＬが“Ｈ”になるとセンスアンプ近傍のデータ線ＩＯ（ＳＡ）は放電を開始するが、配線遅延の影響により差動増幅回路近傍のデータ線ＩＯ（ＤＡ）はそれよりも緩い傾きでしか放電されない。差動増幅回路の活性化タイミングを電位差１００ｍＶで規定する時、もし配線遅延が存在しなければΔｔｄだけデータ抽出時間ｔｄを短縮することができる。

更にプリチャージ信号ＰＲＥが“Ｌ”になると、データ線対はプリチャージを開始するが、プリチャージ回路２６が差動増幅回路２４の近くに配置されているため、データ線ＩＯ（ＤＡ）が先にプリチャージされ、データ線ＩＯ（ＳＡ）のプリチャージは配線遅延の影響により更に時間がかかる。もし配線遅延が存在しなければΔｔｐだけプリチャージ時間ｔｐを短縮する事ができる。

近年のＮＡＮＤ型フラッシュメモリにおいては、ページサイズが増大して第1データ線対の長さが長くなってきている。またビット線ピッチがshrinkされる事でページバッファを縦に積み上げてレイアウトするため、シャント延長領域に配線される第２データ線対の長さも同時に長くなってきている、したがってデータ線全体の配線遅延は増大する傾向にある。

以上の様に、配線遅延の影響によってデータ抽出時間、プリチャージ時間が共に伸びており、読み出しサイクル時間ｔＲＰを短縮することが難しいといった問題があった。

(3) 第１の実施形態
図８は、第１の実施形態におけるページバッファとメモリセルアレイ及び周辺回路の一部を示す構成図の例である。

第１の実施形態の特徴は、差動増幅回路、プリチャージ回路及びイコライズ回路の少なくとも１つをページバッファのシャント延長領域１６の回路形成部２７に形成し、第１データ線対２０と互いに電気的に接続する点にある。つまり、回路群２１に形成していた差動増幅回路、プリチャージ回路及びイコライズ回路を必要に応じて回路形成部２７に形成する。

差動増幅回路、プリチャージ回路及びイコライズ回路と第１データ線対２０との距離が短くなるため、信号の増幅やプリチャージが第１データ線対２０に伝播する時間の遅延を抑えることが出来る。

また、シャント延長領域１６に第２データ線対２２を形成する場合、第１データ線対２０に抵抗の低い素材を用いるよう形成しているため、抵抗の高い素材を用いなければならない。更に、シャント延長領域１６の幅が狭いため、配線を細くする必要がある。その結果、第２データ線対２２の抵抗が高くなる。

しかしながら、第１の実施形態において、シャント延長領域１６の回路形成部２７に差動増幅回路、プリチャージ回路及びイコライズ回路を形成し、直接第１データ線対２０と互いに電気的に接続するため、第２データ線対２２の抵抗に対する影響を軽減することが出来るという特徴も有する。

差動増幅回路、プリチャージ回路及びイコライズ回路の少なくとも１つをページバッファのシャント延長領域１６の回路形成部２７に形成し、第１データ線対２０と互いに電気的に接続する結果、センスアンプ１９からのデータの読み出し動作が高速化され、読み出しサイクル時間ｔＲＣ内でセンスアンプ１９からデータを読み出し及びデータ線対のプリチャージを行うことができる。

以下、回路形成部のレイアウトに対する具体例について説明する。

(A) 第１例
第１例として、全てのシャント延長領域の回路形成部にプリチャージ回路を形成し、それぞれ第１データ線対と互いに電気的に接続し、その他の回路は周辺領域の回路群に形成した場合について説明する。

図９（ａ）は、回路群にプリチャージ回路を形成した場合、（ｂ）は、ページバッファの全てのシャント延長領域の回路形成部にプリチャージ回路を形成した場合、それぞれの第１データ線対に対するタイミングチャートを示している。

回路群にプリチャージ回路を形成する場合と比較して、回路形成部にプリチャージ回路を形成する場合、プリチャージ時間ｔｐがΔｔだけ短縮していることを示している。

このとき、イコライズ回路が“Ｌ”レベルになると同時に、シャント延長領域に形成された全てのプリチャージ回路がオン状態になるように第２の増幅回路の制御回路で制御する。こうすることで、一つのプリチャージ回路でデータ線対をプリチャージするよりも早くプリチャージすることができる。

更に、シャント延長領域ごとにプリチャージ回路が形成され、全てがオン状態になるため、第１データ線対の位置による電位のばらつきも抑えることが出来る。

また、ページバッファ内にプリチャージ回路を設けると共に、周辺回路にもプリチャージ回路を設けても良い。周辺回路にプリチャージ回路を設けることで、第２データ線対の抵抗の影響を更に軽減することができ、プリチャージ時間を更に短縮することが出来る。

(B) 第２例
第２例として、全てのシャント延長領域の回路形成部に差動増幅回路を形成し、それぞれ第１データ線対と互いに電気的に接続し、その他の回路を周辺領域の回路群に形成した場合について説明する。

図１０（ａ）は、回路群に差動増幅回路を形成した場合、（ｂ）は、ページバッファのシャント延長領域の回路形成部に差動増幅回路を形成した場合、それぞれに対する第１データ線対に対するタイミングチャートを示している。

回路群に差動増幅回路を形成する場合と比較して、回路形成部に差動増幅回路を形成する場合、データ抽出時間ｔｄおよびセンス時間ｔｓがΔｔだけ短縮していることを示している。

また、回路形成部は回路群に比べて第1データ線対に近いため、データ線対ＩＯ／ＩＯｎの電位差は図１０(ａ）よりも早いタイミングで所望の値に達する。これによって差動増幅回路活性化信号ＩＯＳＥＮのタイミングを早める事ができデータ抽出時間ｔｄを短縮する事が可能となる。更に増幅期間中のデータ線の傾きも図１０(ａ）に比べて早いので、センス時間ｔｓも同時に短縮される。

このとき、イコライズ回路が“Ｈ”レベルになると同時に、シャント延長領域の回路形成部に形成された全ての差動増幅回路がオン状態になるよう第２の増幅回路の制御回路で制御する。こうすることで、一つの差動増幅回路でデータ線対を増幅するよりも早く増幅することができる。

(c) 第３例
第３例として、図１１に示すように、一組の第１データ線対に対してシャント延長領域の回路形成部にプリチャージ回路、差動増幅回路又はイコライズ回路が１つだけ形成される場合について説明する。

本発明の特徴は、周辺回路１３の回路群２１に設けられていた差動増幅回路、プリチャージ回路又はイコライズ回路をページバッファ１２のシャント延長領域１６の回路形成部２７に形成することである。

そのため、１組の第１データ線対２０に対してシャント延長領域１６に形成される差動増幅回路、プリチャージ回路及びイコライズ回路が１つだけでも読み出しサイクル時間ｔＲＣが短縮される。

(d) まとめ
その他の例として、異なる種類の回路をシャント延長領域の回路形成部に形成しても良い。例えば、差動増幅回路とプリチャージ回路とをシャント延長領域ごとに交互に形成する。この場合、センス時間及びプリチャージ時間の両方が短縮することが出来る。

第１の実施形態に係る例において、周辺回路の回路群に設けられていた差動増幅回路、プリチャージ回路及びイコライズ回路をページバッファのシャント延長領域の回路形成部に少なくとも１つ形成し、第１データ線対と互いに電気的に接続する。その結果、差動増幅回路、プリチャージ回路及びイコライズ回路と第１データ線対との距離が短くなる。従って、信号の増幅やプリチャージが第１データ線対に伝播する時間の遅延を抑えることが出来るため、センスアンプからのデータの読み出しサイクル時間が短縮される。

(3) 第２の実施形態
図１２は、第２の実施形態におけるページバッファの全体図とメモリセルアレイ及び周辺回路の一部を示す構成図の例である。

第２の実施形態において、周辺回路１３の回路群２１に形成していた差動増幅回路、プリチャージ回路及びイコライズ回路の少なくとも１つをページバッファ１２のシャント延長領域１６の回路形成部２７に形成するという点において第１の実施形態と同じである。

第２の実施形態が第１の実施形態と異なる点は、シャント延長領域１６の回路形成部２７に形成された差動増幅回路、プリチャージ回路及びイコライズ回路が第２データ線対２２と互いに電気的に接続するという点である。

この場合においても、回路群２１に形成されていた差動増幅回路、プリチャージ回路及びイコライズ回路を回路形成部２７に形成しているため、第１データ線対２０との距離が短くなる。そのため、データの増幅やプリチャージが第１データ線対２０に伝播する時間の遅延を抑えることが出来る。

また、第１の実施形態と同様に、第２の実施形態において、シャント延長領域１６の回路形成部２７に差動増幅回路、プリチャージ回路及びイコライズ回路を形成し、第２データ線対２２と互いに電気的に接続しているため、第２データ線対２２の抵抗に対する影響を軽減することが出来る。

シャント延長領域１６の回路形成部２７に形成された差動増幅回路、プリチャージ回路及びイコライズ回路が第２データ線対２２と互いに電気的に接続する結果、センスアンプ１９のデータを読み出し動作が高速化され、読み出しサイクル時間ｔＲＣ内でセンスアンプ１９からデータを読み出すことができる。

(A) 第１例
第１例として、全てのシャント延長領域の回路形成部にプリチャージ回路を形成し、それぞれ第２データ線対と互いに電気的に接続し、その他の回路を周辺領域の回路群に形成した場合について説明する。

図１３（ａ）は、周辺回路の回路群にプリチャージ回路を形成した場合、（ｂ）は、ページバッファの全てのシャント延長領域の回路形成部にプリチャージ回路を形成した場合、それぞれの第１データ線対に対するタイミングチャートを示している。

回路群にプリチャージ回路を形成する場合と比較して、回路形成部にプリチャージ回路を形成する場合は、プリチャージ時間ｔｐがΔｔだけ短縮していることを示している。

このとき、イコライズ回路が“Ｌ”レベルになると同時に、シャント延長領域に形成された全プリチャージ回路がオン状態になるように第２の増幅回路の制御回路で制御する。こうすることで、一つのプリチャージ回路でデータ線対をプリチャージするよりも早くプリチャージすることができる。

図１４（ａ）は、周辺回路の回路群に差動増幅回路を形成した場合、（ｂ）は、ページバッファのシャント延長領域の回路形成部に差動増幅回路を形成した場合、それぞれにおいて第１データ線対に対するタイミングチャートを示している。

回路群に差動増幅回路を形成する場合と比較して、回路形成部に差動増幅回路を形成する場合は、データ抽出時間ｔｄおよびセンス時間ｔｓがΔｔだけ短縮していることを示している。

また、回路形成部は回路群に比べて第1データ線対に近いため、データ線対ＩＯ／ＩＯｎの電位差は図１４(ａ）よりも早いタイミングで所望の値に達する。これによって差動増幅回路活性化信号ＩＯＳＥＮのタイミングを早める事ができデータ抽出時間ｔｄを短縮する事が可能となる。更に増幅期間中のデータ線の傾きも図１４(ａ）に比べて早いので、センス時間ｔｓも同時に短縮される。

このとき、イコライズ回路が“Ｈ”レベルになると同時に、シャント延長領域の回路形成部に形成された全差動増幅回路がオン状態になるように第２の増幅回路の制御回路で制御する。こうすることで、一つの差動増幅回路でデータ線対を増幅するよりも早く増幅することができる。

(c) 第３例
第３例として、図１５に示すように、一組の第１データ線対に対してシャント延長領域の回路形成部に形成されるプリチャージ回路、差動増幅回路又はイコライズ回路が１つの場合について説明する。

そのため、１組の第１データ線対２０に対して回路形成部に形成される差動増幅回路、プリチャージ回路、イコライズ回路が１つのみでも読み出しサイクル時間ｔＲＣが短縮される。

(d) まとめ
その他の例として、異なる種類の回路をシャント延長領域の回路形成部に形成しても良い。例えば、差動増幅回路とプリチャージ回路をシャント延長領域ごとに交互に形成する。この場合、センス時間及びプリチャージ時間の両方が短縮することが出来る。

第２の実施形態に係る例において、周辺回路の回路群に設けられていた差動増幅回路、プリチャージ回路及びイコライズ回路をページバッファのシャント延長領域の回路形成部に少なくとも１つ形成し第２データ線対と互いに電気的に接続する。その結果、差動増幅回路、プリチャージ回路及びイコライズ回路と第１データ線対との距離が短くなる。従って、信号の増幅やプリチャージが第１データ線対に伝播する時間の遅延を抑えることが出来るため、センスアンプからのデータの読み出しサイクル時間が短縮される。

３．適用例
上記実施形態において、図１６（ａ）に示すようにメモリセルアレイ１１に対し１つのページバッファ（センスアンプ）１２を形成しても良いし、図１６（ｂ）に示すようにメモリセルアレイ１１を挟むように２つのページバッファ（センスアンプ）１２を形成しても良い。

４．むすび
本発明によれば、センスアンプからのデータ読み出し時間が短縮される。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

１１：メモリセルアレイ、１２：ページバッファ、１３：周辺回路、１４：セルアレイ領域、１５：シャント領域、１６：シャント延長領域、１７：セルアレイ、１８：１ページ、１９：センスアンプ、２０：第１データ線対、２１：回路群、２２：第２データ線対、２３：カラムデコーダ、２４：差動増幅回路、２５：差動増幅回路の制御回路、２６：プリチャージ回路、２７：回路形成部、２８：ロウデコーダ。

Claims

複数のメモリセルが配置され、複数のページを有するメモリセルアレイと、前記メモリセルアレイに隣接して形成され、前記複数のメモリセルから読み出したページデータを一時的に保持する複数のセンスアンプからなるページバッファと、前記ページバッファの第１の方向に延びるデータ線対と、前記データ線対の電位差を増幅する差動増幅回路と、前記データ線対を所定の電位にプリチャージするプリチャージ回路と、前記データ線対を互いに電気的に接続するイコライズ回路とを具備し、
前記差動増幅回路、プリチャージ回路及びイコライズ回路のうち少なくとも１つが前記ページバッファ内に形成され、前記データ線対と互いに電気的に接続されることを特徴とする半導体記憶装置。
前記メモリセルアレイの前記第１の方向に沿って一定の間隔で配置され、前記第１の方向と交差する第２の方向に延びる複数のシャント領域と、前記複数のシャント領域それぞれを前記第２の方向に延ばして前記ページバッファ内に形成される複数のシャント延長領域とを更に具備し、
前記差動増幅回路、プリチャージ回路及びイコライズ回路のうち少なくとも１つが前記複数のシャント延長領域のうち１つに形成され、前記データ線対と互いに電気的に接続されることを特徴とする請求項１に記載の半導体記憶装置。
前記差動増幅回路、プリチャージ回路及びイコライズ回路のうち少なくとも１つが前記複数のシャント延長領域それぞれで形成され、前記データ線対と互いに電気的に接続されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
前記差動増幅回路、プリチャージ回路及びイコライズ回路のうち少なくとも１つが前記シャント延長領域で前記第２の方向に延びる接続線を介して前記データ線対と互いに電気的に接続されることを特徴とする請求項１又は２に記載の半導体記憶装置。
前記ページバッファ内の前記センスアンプに保持されたデータを読み出す時、前記複数のシャント延長領域に形成された前記差動増幅回路、プリチャージ回路及びイコライズ回路が同時に駆動されることを特徴とする請求項１乃至４いずれか１項に記載の半導体記憶装置。