JP2004186501A - 半導体装置 - Google Patents
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Abstract
【課題】プログラム開発段階から量産段階への移行が低コストで実現できる半導体装置を提供する。
【解決手段】開発段階においては、半導体装置の内蔵メモリのすべてをＲＡＭとして作製する。一方、量産段階においては、プログラムを収納する領域を配線工程以降のマスク変更によりＲＯＭに変更する。ＲＯＭに変更する際には、ＤＲＡＭのキャパシタのストレージノードであった電極プレートをメモリセルアレイ単位で接続し、これを固定電位に結合する。アクセストランジスタを固定電位に結合するか否かは、ＤＲＡＭのキャパシタを内壁に形成する絶縁膜の開口部を設けるか否かで行なう。開発用チップと量産用チップを途中工程まで共通に作ることができ、量産用チップを迅速に供給することができる。
【選択図】 図２
【解決手段】開発段階においては、半導体装置の内蔵メモリのすべてをＲＡＭとして作製する。一方、量産段階においては、プログラムを収納する領域を配線工程以降のマスク変更によりＲＯＭに変更する。ＲＯＭに変更する際には、ＤＲＡＭのキャパシタのストレージノードであった電極プレートをメモリセルアレイ単位で接続し、これを固定電位に結合する。アクセストランジスタを固定電位に結合するか否かは、ＤＲＡＭのキャパシタを内壁に形成する絶縁膜の開口部を設けるか否かで行なう。開発用チップと量産用チップを途中工程まで共通に作ることができ、量産用チップを迅速に供給することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、より特定的には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の少なくとも一部分を、工程変更により読出専用メモリ（ＲＯＭ）としたメモリを備える半導体装置に関する。
【０００２】
【従来の技術】
電気製品に組込まれる組込用マイクロコンピュータなどでは、システムプログラムの初期開発時にはフラッシュメモリが混載されたマイクロコンピュータが使用されるのが一般的である。フラッシュメモリが混載されたマイクロコンピュータはシステムプログラムを容易に変更できる。このため、製品に搭載した状態でもプログラムを何度も書換えて動作確認をしつつプログラム開発ができる。
【０００３】
一方、プログラム開発が終了し、プログラムの内容が固定された後の量産時においては、ＲＯＭ搭載マイクロコンピュータを使用することが一般的に行なわれてきた。量産時にフラッシュメモリをＲＯＭに置き換えるのは、フラッシュメモリを搭載するマイクロコンピュータに比べＲＯＭを搭載するマイクロコンピュータはチップ面積が小さいため価格が安いからである。
【０００４】
【特許文献１】
特開平５−３１４７７６号公報
【０００５】
【特許文献２】
特開平５−１８９９８８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、このような場合には、開発時と量産時で２種類のチップを用意しなければならないという問題点があった。また、最先端の微細化プロセスには、フラッシュメモリを混載することが製造上困難となりつつあることも問題点となっている。
【０００７】
このように２種類のチップを用意する場合の開発期間の短縮のために、マスタスライス方式を適用することが考えられる。マスタスライス方式とは、トランジスタを配置した標準チップを予め準備するマスタ工程と、要求機能によってトランジスタ間の電気接続を変更するスライス工程からなる製造手法である。マスタ工程がすでに施され、ウェルの形成から始まりトランジスタの形成までが完了しているマスタスライスを作り溜めておくことにより、要求機能が確定した時点からすぐにスライス工程を行なうことができ開発期間が短縮される。
【０００８】
具体的には、マイクロコンピュータチップに搭載されるメモリをすべてランダムアクセスメモリ（ＲＡＭ）として内蔵しておき、開発時には外部からこのＲＡＭにプログラムをロードして動作させる。そして、量産時には、スライス工程のスライスマスクを改定することによってプログラム領域のＲＡＭをプログラムコードが記憶されたＲＯＭに変更することができればよい。これにより、開発時と量産時のＬＳＩを１つのマスタスライスで実現することができ、また、ＲＡＭ領域とＲＯＭ領域の容量比率を自由に変更できるという利点も生まれる。
【０００９】
このような目的を実現するために、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）をＲＯＭに変更することも可能である。このような検討が特許文献１（特開平５−３１４７７６号公報）に記載されている。しかしながら、ＳＲＡＭは、ＲＯＭに比べて約５倍以上の面積を有しているため、量産時のチップ面積が大きくなってしまう。したがって、ＳＲＡＭを使用することはコスト的に困難である。
【００１０】
ＳＲＡＭよりも面積が小さいＤＲＡＭをＲＯＭに変更することもたとえば特許文献１（特開平５−３１４７７６号公報）や特許文献２（特開平５−１８９９８８号公報）に開示されている。しかしながら、特許文献２では、ＤＲＡＭセルをＲＯＭに変更する場合には、メモリセルのアクセストランジスタのストレージノードを固定電位に接続するのであるが、この固定電位はハイレベルまたはローレベルのいずれか一方となっている。そして、固定電位の逆データを記憶するためには、ストレージノードを固定電位に接続することはせずにスタートアップ時に固定電位と逆データをＤＲＡＭセルに書込むことによって記憶する。この技術では、スタートアップ時には固定データと反対のデータを全面書込してキャパシタにデータを書込む必要があり、さらに動作中はリフレッシュ動作が必要になるため完全な不揮発性メモリとはならない。
【００１１】
また、この技術にはＤＲＡＭのメモリセルに含まれるキャパシタのストレージノードの対極であるセルプレートを固定電位とし、キャパシタの絶縁膜を選択的にエッチングするような工程が必要となる。この場合は工程が追加となるし、キャパシタの絶縁膜は非常に薄いので、選択的にこの絶縁膜だけをエッチングするのは非常に困難である。たとえば下地のキャパシタ電極や層間絶縁膜とともに絶縁膜を孔あけするのは容易であるが、特定のメモリセルのみに絶縁膜を付加して、他のメモリセルを絶縁膜無しにするのはレジスト除去時に絶縁膜自身にダメージを与えるおそれがある。
【００１２】
また、特許文献１（特開平５−３１４７７６号公報）に記載されたＤＲＡＭセルのレイアウトでは、メモリセルのストレージノードを接地電位および電源電位の２種類の固定電位の両方に接続可能とする必要がある。このような２種類の固定電位をストレージノードに選択的に供給するためには、ワード線に匹敵するピッチで２種類の電源配線を配置する必要があり歩留りの低下が懸念される。
【００１３】
この発明はＲＡＭとしては通常のＲＯＭと同等以下のメモリ面積を実現できるＤＲＡＭセルを使用しつつ、読出のための周辺回路レイアウトをほとんど変更することなく、ＤＲＡＭセルをスライスマスク（トランジスタ形成以降の主として配線工程のマスク）の改定によりＲＯＭに変更できる半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明は要約すれば、半導体装置であって、第１の領域に配置され、揮発的に情報の記憶を行なう第１のメモリセルアレイを備える。第１のメモリセルアレイは、第１の固定電位が与えられる第１の電極プレートと、第１の電極プレートと絶縁膜を介して対向して配置される複数の第２の電極プレートと、複数の第１のビット線と、複数の第１のワード線と、複数の第２の電極プレートにそれぞれ一方端が接続される複数の第１のアクセストランジスタとを含む。複数の第１のアクセストランジスタの各々は、複数の第１のビット線のうちの対応するビット線に他方端が接続され、複数の第１のワード線のうちの対応するワード線に制御電極が接続される。半導体装置は、第２の領域に配置され、不揮発的に情報の記憶を行なう第２のメモリセルアレイをさらに備える。第２のメモリセルアレイは、第２の固定電位が与えられ、複数の第２の電極プレートと同一工程で形成される第３の電極プレートと、複数の第２のビット線と、複数の第２のワード線と、複数の第２のアクセストランジスタとを含む。複数の第２のアクセストランジスタの各々は、制御電極が複数の第２のワード線のうちの対応するワード線に接続され、一方端が複数の第２のビット線のうちの対応するビット線に接続され、他方端が第３の電極プレートに接続されるか否かが保持情報に応じて決定される。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１６】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００１７】
図１を参照して、半導体記憶装置１は、中央処理装置（ＣＰＵ）２からアドレス信号ＡＤＲを受けるロウ／コラムデコーダ６と、ＣＰＵ２からコマンド信号ＣＭＤを受ける制御回路４と、メモリセルアレイ２２〜２８と、センスアンプ帯３０〜３８と、プリアンプ＆ライトドライバ４０と、切替スイッチ１２〜１８とを含む。
【００１８】
メモリセルアレイ２２〜２８の各々は、行列状に配列されるメモリセルＭＣと、メモリセルＭＣの列に対応して設けられるビット線ＢＬと、メモリセルＭＣの行に対応して設けられるワード線ＷＬとを含む。図１においては、メモリセルアレイ２６のメモリセルＭＣ，ビット線ＢＬおよびワード線ＷＬが代表的に１つずつ示されている。
【００１９】
ロウ／コラムデコーダ６は、ＣＰＵ２からアドレス信号ＡＤＲを受取り、メモリセルアレイ２６のワード線ＷＬを選択する。また同時にセンスアンプ帯に選択信号を出力しビット線の選択を行なう。
【００２０】
制御回路４は、ＣＰＵ２から与えられたコマンド信号ＣＭＤに応じて読出動作や書込動作の指示をチップの全体に対して行なう。センスアンプ帯は、ビット線から読出されたメモリセルＭＣのデータを増幅してプリアンプに出力する。プリアンプはデータバスＤＢにデータ出力信号ＤＯを出力する。またライトドライバはデータバスＤＢから受けたデータ入力信号ＤＩを増幅してセンスアンプ帯に出力する。センスアンプ帯において選択されたビット線を経由してメモリセルにこのデータ入力信号が伝達される。
【００２１】
切替スイッチ１２〜１８は、マスタスライス工程以降で各メモリセルアレイについてＲＯＭとＲＡＭの切換が指定されるスイッチである。切替スイッチ１２〜１８は、メモリセルアレイ２２〜２８に対応してそれぞれ設けられている。
【００２２】
図２は、図１におけるセンスアンプ帯とメモリセルアレイの説明をするための回路図である。
【００２３】
図２を参照して、メモリセルアレイ２２および２４がセンスアンプ帯３２を共有している。メモリセルアレイ２２は、図１の切替スイッチ１２がＲＡＭ動作の選択をしているので、ＲＡＭセルアレイとして動作する。このようにＲＡＭ動作を行なうメモリセルアレイをこの明細書ではＲＡＭ部とも呼ぶことにする。一方、メモリセルアレイ２４は、図１の切替スイッチ１４がＲＯＭ動作の選択をしているのでＲＯＭセルアレイとして動作する。このようにＲＯＭ動作を行なうメモリセルアレイをこの明細書ではＲＯＭ部とも呼ぶことにする。
【００２４】
メモリセルアレイ２２は、メモリセルユニットＵ００Ｌ〜Ｕ３１Ｌを含む。メモリセルユニットＵ００Ｌ〜Ｕ３１Ｌは、各々が２つのトランジスタおよび２つのキャパシタを含む、いわゆるツインメモリセルである。
【００２５】
メモリセルユニットＵ００Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ００と、キャパシタＣ００の他方端とビット線ＢＬ０Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ００と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ０１と、キャパシタＣ０１の他方端とビット線／ＢＬ０Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ０１とを含む。ＮチャネルＭＯＳトランジスタＴ００，Ｔ０１のゲートはともにワード線ＷＬ０＿Ｌに接続される。
【００２６】
メモリセルユニットＵ０１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ０２と、キャパシタＣ０２の他方端とビット線ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ０２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ０３と、キャパシタＣ０３の他方端とビット線／ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ０３とを含む。ＮチャネルＭＯＳトランジスタＴ０２，Ｔ０３のゲートはともにワード線ＷＬ０＿Ｌに接続される。
【００２７】
メモリセルユニットＵ１０Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１０と、キャパシタＣ１０の他方端とビット線ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１０と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１１と、キャパシタＣ１１の他方端とビット線／ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１１とを含む。ＮチャネルＭＯＳトランジスタＴ１０，Ｔ１１のゲートはともにワード線ＷＬ１＿Ｌに接続される。
【００２８】
メモリセルユニットＵ１１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１２と、キャパシタＣ１２の他方端とビット線ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１３と、キャパシタＣ１３の他方端とビット線／ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１３とを含む。ＮチャネルＭＯＳトランジスタＴ１２，Ｔ１３のゲートはともにワード線ＷＬ１＿Ｌに接続される。
【００２９】
メモリセルユニットＵ２０Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２０と、キャパシタＣ２０の他方端とビット線ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２０と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２１と、キャパシタＣ２１の他方端とビット線／ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２１とを含む。ＮチャネルＭＯＳトランジスタＴ２０，Ｔ２１のゲートはともにワード線ＷＬ２＿Ｌに接続される。
【００３０】
メモリセルユニットＵ２１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２２と、キャパシタＣ２２の他方端とビット線ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２３と、キャパシタＣ２３の他方端とビット線／ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２３とを含む。ＮチャネルＭＯＳトランジスタＴ２２，Ｔ２３のゲートはともにワード線ＷＬ２＿Ｌに接続される。
【００３１】
メモリセルユニットＵ３０Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３０と、キャパシタＣ３０の他方端とビット線ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３０と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３１と、キャパシタＣ３１の他方端とビット線／ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３１とを含む。ＮチャネルＭＯＳトランジスタＴ３０，Ｔ３１のゲートはともにワード線ＷＬ３＿Ｌに接続される。
【００３２】
メモリセルユニットＵ３１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３２と、キャパシタＣ３２の他方端とビット線ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３３と、キャパシタＣ３３の他方端とビット線／ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３３とを含む。ＮチャネルＭＯＳトランジスタＴ３２，Ｔ３３のゲートはともにワード線ＷＬ３＿Ｌに接続される。
【００３３】
ビット線ＢＬ０Ａ，／ＢＬ０Ａ，ＢＬ１Ａ，／ＢＬ１Ａは、センスアンプ帯３２に接続される。一方、ビット線ＢＬ０Ｂ，／ＢＬ０Ｂ，ＢＬ１Ｂ，／ＢＬ１Ｂはセンスアンプ帯３０に接続される。
【００３４】
メモリセルアレイ２４は、ＲＡＭ部であればキャパシタのストレージノードに相当する部分が、後に説明するように、接続された１つのプレートとなっている。メモリセルアレイ２４のこのプレートには接地電位が供給される。本明細書では、このプレートを固定電位プレートと呼ぶこととする。
【００３５】
メモリセルアレイ２４は、各々がデータ１ビットを不揮発的に記憶するメモリセルユニットＵ００Ｒ〜Ｕ３１Ｒを含む。
【００３６】
メモリセルユニットＵ００Ｒは、一方端がビット線ＢＬ０Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ０＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ４０と、ビット線／ＢＬ０Ｄと固定電位プレートとの間に接続されゲートがワード線ＷＬ０＿Ｒに接続されるＮチャネルＭＯＳトランジスタＴ４１とを含む。
【００３７】
メモリセルユニットＵ０１Ｒは、一方端がビット線ＢＬ１Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ０＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ４２と、ビット線／ＢＬ１Ｄと固定電位プレートとの間に接続されゲートがワード線ＷＬ０＿Ｒに接続されるＮチャネルＭＯＳトランジスタＴ４３とを含む。
【００３８】
メモリセルユニットＵ１０Ｒは、ビット線／ＢＬ０Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５０と、一方端がビット線／ＢＬ０Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５１とを含む。
【００３９】
メモリセルユニットＵ１１Ｒは、一方端がビット線ＢＬ１Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５２と、ビット線ＢＬ１Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５３とを含む。
【００４０】
メモリセルユニットＵ２０Ｒは、一方端がビット線ＢＬ０Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６０と、ビット線／ＢＬ０Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６１とを含む。
【００４１】
メモリセルユニットＵ２１Ｒは、ビット線ＢＬ１Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６２と、一方端がビット線／ＢＬ１Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６３とを含む。
【００４２】
メモリセルユニットＵ３０Ｒは、一方端がビット線ＢＬ０Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７０と、ビット線／ＢＬ０Ｄと固定電位プレートとの間に接続されゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７１とを含む。
【００４３】
メモリセルユニットＵ３１Ｒは、一方端がビット線ＢＬ１Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７２と、ビット線／ＢＬ１Ｄと固定電位プレートとの間に接続されゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７３とを含む。
【００４４】
ビット線ＢＬ０Ｃ，／ＢＬ０Ｃ，ＢＬ１Ｃ，／ＢＬ１Ｃは、センスアンプ帯３４に接続される。一方ビット線ＢＬ０Ｄ，／ＢＬ０Ｄ，ＢＬ１Ｄ，／ＢＬ１Ｄはセンスアンプ帯３２に接続される。
【００４５】
図３は、図２におけるセンスアンプ帯３２の構成を示した回路図である。
図３を参照して、センスアンプ帯３２は、ビット線ＢＬ０Ａと／ＢＬ０Ａとをイコライズ電位ＶＢＬに設定するためのイコライズ回路５２と、ビット線ＢＬ０Ａ，／ＢＬ０Ａを信号ＢＬＩ＿Ｌに応じてそれぞれビット線ＢＬ０，／ＢＬ０に接続する接続回路５４と、イネーブル信号ＳＡＥ，／ＳＡＥに応じてビット線ＢＬ０，／ＢＬ０の間に生ずる電位差を増幅するセンスアンプＳＡ０とを含む。
【００４６】
センスアンプ帯３２は、さらに、コラム選択線ＣＳＬ０の活性化に応じてビット線ＢＬ０，／ＢＬ０をそれぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続する選択ゲート５６と、信号ＢＬＩ＿Ｒに応じてビット線ＢＬ０Ｄ，／ＢＬ０Ｄをそれぞれビット線ＢＬ０，／ＢＬ０と接続する接続回路５８と、イコライズ信号ＢＬＥＱ＿Ｒに応じてビット線ＢＬ０Ｄ，／ＢＬ０Ｄをイコライズ電位ＶＢＬにイコライズするイコライズ回路６０とを含む。
【００４７】
センスアンプ帯３２は、さらに、ビット線ＢＬ１Ａと／ＢＬ１Ａとをイコライズ電位ＶＢＬに設定するためのイコライズ回路１５２と、ビット線ＢＬ１Ａ，／ＢＬ１Ａを信号ＢＬＩ＿Ｌに応じてそれぞれビット線ＢＬ１，／ＢＬ１に接続する接続回路１５４と、イネーブル信号ＳＡＥ，／ＳＡＥに応じてビット線ＢＬ１，／ＢＬ１の間に生ずる電位差を増幅するセンスアンプＳＡ１とを含む。
【００４８】
センスアンプ帯３２は、さらに、コラム選択線ＣＳＬ１の活性化に応じてビット線ＢＬ１，／ＢＬ１をそれぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続する選択ゲート１５６と、信号ＢＬＩ＿Ｒに応じてビット線ＢＬ１Ｄ，／ＢＬ１Ｄをそれぞれビット線ＢＬ１，／ＢＬ１と接続する接続回路１５８と、イコライズ信号ＢＬＥＱ＿Ｒに応じてビット線ＢＬ１Ｄ，／ＢＬ１Ｄをイコライズ電位ＶＢＬに設定するためのイコライズ回路１６０とを含む。
【００４９】
イコライズ回路５２は、ビット線ＢＬ０Ａとビット線／ＢＬ０Ａとの間に接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ０Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ０Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７６とを含む。
【００５０】
接続回路５４は、ビット線ＢＬ０Ａとビット線ＢＬ０との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７８と、ビット線／ＢＬ０Ａとビット線／ＢＬ０との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ８０とを含む。
【００５１】
センスアンプＳＡ０は、ソースが電源電位ＶｄｄＬに結合されゲートにイネーブル信号／ＳＡＥを受けるＰチャネルＭＯＳトランジスタ８２と、ＰチャネルＭＯＳトランジスタ８２のドレインとビット線ＢＬ０との間に接続されゲートにビット線／ＢＬ０が接続されるＰチャネルＭＯＳトランジスタ８４と、ＰチャネルＭＯＳトランジスタ８２のドレインとビット線／ＢＬ０との間に接続されゲートにビット線ＢＬ０が接続されるＰチャネルＭＯＳトランジスタ８８とを含む。
【００５２】
センスアンプＳＡ０は、さらに、ソースが接地電位に結合されゲートにイネーブル信号ＳＡＥを受けるＮチャネルＭＯＳトランジスタ９２と、ビット線ＢＬ０とＮチャネルＭＯＳトランジスタ９２のドレインとの間に接続されゲートにビット線／ＢＬ０が接続されるＮチャネルＭＯＳトランジスタ８６と、ビット線／ＢＬ０とＮチャネルＭＯＳトランジスタ９２のドレインとの間に接続されゲートにビット線ＢＬ０が接続されるＮチャネルＭＯＳトランジスタ９０とを含む。
【００５３】
選択ゲート５６は、ビット線ＢＬ０とグローバルＩＯ線ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ０が接続されるＮチャネルＭＯＳトランジスタ９４と、ビット線／ＢＬ０とグローバルＩＯ線／ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ０が接続されるＮチャネルＭＯＳトランジスタ９６とを含む。
【００５４】
接続回路５８は、ビット線ＢＬ０とビット線ＢＬ０Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ９８と、ビット線／ＢＬ０とビット線／ＢＬ０Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１００とを含む。
【００５５】
イコライズ回路６０は、ビット線ＢＬ０Ｄとビット線／ＢＬ０Ｄとの間に接続されゲートにイコライズ信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１０２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ０Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１０４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線／ＢＬ０Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１０６とを含む。
【００５６】
イコライズ回路１５２は、ビット線ＢＬ１Ａとビット線／ＢＬ１Ａとの間に接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ１Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ１Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７６とを含む。
【００５７】
接続回路１５４は、ビット線ＢＬ１Ａとビット線ＢＬ１との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７８と、ビット線／ＢＬ１Ａとビット線／ＢＬ１との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１８０とを含む。
【００５８】
センスアンプＳＡ１は、ソースが電源電位ＶｄｄＬに結合されゲートにイネーブル信号／ＳＡＥを受けるＰチャネルＭＯＳトランジスタ１８２と、ＰチャネルＭＯＳトランジスタ１８２のドレインとビット線ＢＬ１との間に接続されゲートにビット線／ＢＬ１が接続されるＰチャネルＭＯＳトランジスタ１８４と、ＰチャネルＭＯＳトランジスタ１８２のドレインとビット線／ＢＬ１との間に接続されゲートにビット線ＢＬ１が接続されるＰチャネルＭＯＳトランジスタ１８８とを含む。
【００５９】
センスアンプＳＡ１は、さらに、ソースが接地電位に結合されゲートにイネーブル信号ＳＡＥを受けるＮチャネルＭＯＳトランジスタ１９２と、ビット線ＢＬ１とＮチャネルＭＯＳトランジスタ１９２のドレインとの間に接続されゲートにビット線／ＢＬ１が接続されるＮチャネルＭＯＳトランジスタ１８６と、ビット線／ＢＬ１とＮチャネルＭＯＳトランジスタ１９２のドレインとの間に接続されゲートにビット線ＢＬ１が接続されるＮチャネルＭＯＳトランジスタ１９０とを含む。
【００６０】
選択ゲート１５６は、ビット線ＢＬ１とグローバルＩＯ線ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ１が接続されるＮチャネルＭＯＳトランジスタ１９４と、ビット線／ＢＬ１とグローバルＩＯ線／ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ１が接続されるＮチャネルＭＯＳトランジスタ１９６とを含む。
【００６１】
接続回路１５８は、ビット線ＢＬ１とビット線ＢＬ１Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１９８と、ビット線／ＢＬ１とビット線／ＢＬ１Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２００とを含む。
【００６２】
イコライズ回路１６０は、ビット線ＢＬ１Ｄとビット線／ＢＬ１Ｄとの間に接続されゲートにイコライズ信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２０２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ１Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２０４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線／ＢＬ１Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２０６とを含む。
【００６３】
図４（ａ）〜図４（ｃ）は、ＲＡＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【００６４】
図４（ａ）〜図４（ｂ）を参照して、メモリセルアレイがＲＡＭとして使用される場合のスタック型ＤＲＡＭセルについて説明する。図４（ａ）は、図２におけるメモリセルユニットＵ１０Ｌ，Ｕ２０Ｌの回路を、配置に対応させて抽出して示したものである。接続関係については、図２で説明しているので説明は繰返さない。
【００６５】
図４（ｂ）は、図４（ａ）のビット線ＢＬ０Ａに接続されるトランジスタＴ１０，Ｔ２０とキャパシタＣ１０，Ｃ２０について示した平面図である。キャパシタＣ１０の中心がワード線ＷＬ０＿Ｌとワード線ＷＬ１＿Ｌとの間に配置されている。またキャパシタＣ２０の中心がワード線ＷＬ２＿Ｌとワード線ＷＬ３＿Ｌとの間に配置されている。そしてキャパシタＣ１０，Ｃ２０の上にワード線と直交するようにビット線ＢＬ０Ａが配置され、ワード線ＷＬ１＿Ｌとワード線ＷＬ２＿Ｌとの間においてコンタクトホールによってトランジスタのソース／ドレインに接続されている。
【００６６】
図４（ｃ）は図４（ｂ）のＩ−Ｉ断面における断面図である。図４（ｂ）、図４（ｃ）を参照して、ｐ型基板３０２の主表面上に素子分離領域３０４，３０６が形成され、素子分離領域３０４，３０６の間の領域にｎ型不純物領域３０８，３１０，３１２が形成されている。素子分離領域３０４の上部にはワード線ＷＬ０＿Ｌに相当する配線３１４が形成される。またｎ型不純物領域３０８，３１０の間の領域の上部にはワード線ＷＬ１＿Ｌに相当する配線３１６が形成される。ｎ型不純物領域３１０，３１２の間の領域の上部にはワード線ＷＬ２＿Ｌに相当する配線３１８が形成される。素子分離領域３０６の上部にはワード線ＷＬ３＿Ｌに相当する配線３２０が形成される。なお配線３１４〜３２０はたとえば多結晶シリコンで形成されている。
【００６７】
ｎ型不純物領域３０８，３１０，３１２の上部には絶縁膜にコンタクトホール３２２，３２４，３２６が設けられその中には導電性のプラグが形成される。コンタクトホール３２２，３２６の上部には、それぞれ導電膜３２８，３３０が形成される。導電膜３２８，３３０は、キャパシタＣ１０，Ｃ２０のストレージノード側電極となる。導電膜３２８，３３０の上部には、薄い絶縁膜３３２が形成される。絶縁膜３３２の上部にはセルプレート電極となる導電膜３３４が形成される。
【００６８】
そして、コンタクトホール３２４の上部にコンタクトホール３３６が設けられ、導電性のプラグがその内部に形成され、そしてその上部にビット線ＢＬ０Ａに相当する導電膜３３８が形成される。
【００６９】
図５は、図２におけるＲＯＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【００７０】
図５（ａ）は、図２のメモリセルユニットＵ１０Ｒ，Ｕ２０Ｒ，Ｕ５０Ｒ，Ｕ６０Ｒを実際のメモリセルの配置に対応させて描いた回路図である。素子の接続関係については、図２で説明しているので説明は繰返さない。
【００７１】
図５（ｂ）は、ビット線ＢＬ０Ｃに接続される図５（ａ）に示されたトランジスタＴ５０，Ｔ６０，Ｔ９０，Ｔ１００に対応する配置を説明するための平面図である。ワード線ＷＬＧ，ＷＬ０＿Ｒ〜ＷＬ７＿Ｒに直交するようにビット線ＢＬ０Ｃが配置されている。
【００７２】
図５（ｃ）は、図５（ｂ）におけるＩＩ−ＩＩ断面の断面図である。
図５（ｂ），図５（ｃ）を参照して、ｐ型基板３０２の上部には、素子分離領域３５２，３５４，３５６が形成され、素子分離領域３５２，３５４の間の領域には、ｎ型不純物領域３５８，３６０，３６２が形成される。また素子分離領域３５４，３５６の間の領域にはｎ型不純物領域３６４，３６６，３６８が形成される。素子分離領域３５２の上部には配線３７０，３７１，３７２が形成される。またｎ型不純物領域３５８，３６０の間の領域の上部には配線３７３が形成される。同様にｎ型不純物領域３６０，３６２の間の領域の上部には配線３７４が形成される。
【００７３】
また、素子分離領域３５４の上部には配線３７５，３７６が形成される。ｎ型不純物領域３６４，３６６の間の領域の上部には配線３７７が形成される。ｎ型不純物領域３６６，３６８の間の領域の上部には配線３７８が形成される。素子分離領域３５６の上部には配線３７９が形成される。
【００７４】
たとえば配線３７０〜３７９は多結晶シリコンで形成される。配線３７０は、図５（ｂ）のワード線ＷＬＧに相当し、配線３７２〜３７９は、それぞれワード線ＷＬ０＿Ｒ〜ＷＬ７＿Ｒに相当する。配線３７０に接続するためにコンタクトホール３８０が設けられその中に導電性のプラグが形成される。
【００７５】
ｎ型不純物領域３５８の上部にはコンタクトホール３８２が設けられコンタクトホール３８２の内部には導電性のプラグが形成される。ｎ型不純物領域３６０の上部にはコンタクトホール３８４が設けられその内部に導電性のプラグが形成される。ｎ型不純物領域３６２の上部にはコンタクトホール３８６が設けられ、その内部に導電性のプラグが形成される。
【００７６】
ｎ型不純物領域３６４，３６６，３６８の上部にはそれぞれコンタクトホール３８８，３９０，３９２が設けられ、これらの内部には各々導電性のプラグが形成される。
【００７７】
次にＲＡＭセルアレイからＲＯＭセルアレイに変更する際に大きく異なる部分について説明する。コンタクトホール３８０，３８２，３９２の上部にはＤＲＡＭであればキャパシタ形成用の開口部に相当する開口部３９０，３９１，３９３がそれぞれ設けられる。図５（ａ）において各トランジスタのビット線に結合される一方端と異なる他方端が、この開口部を形成するか否かで、接地電位に結合されるか否かが決定される。
【００７８】
開口部３９０，３９１，３９３の内部には導電膜３９４が形成されている。この導電膜３９４には配線３７０およびコンタクトホール３８０内の導電性プラグを介して接地電位が供給されている。不純物領域３５８の上部にコンタクトホール３８２が存在し、かつ、開口部３４４が存在することにより、不純物領域３５８は、導電膜３９４に接続されこれにより接地電位に結合されることになる。
【００７９】
一方、不純物領域３６２の上部にはコンタクトホール３８６が設けられているが、その上の絶縁膜には開口部３４４に対応する開口部は設けられていない。したがって、不純物領域３６２は導電膜３９４から分離されているので、図５（ａ）に示すように、トランジスタＴ６０のビット線に接続される一方端と異なる他方端は接地電位から分離されることになる。
【００８０】
導電膜３９４の上部には、ＤＲＡＭセルアレイのキャパシタの電極間絶縁膜に相当する薄い絶縁膜３９６が形成され、さらにその上にＤＲＡＭセルアレイのセルプレートに相当する導電膜３９８が形成される。この導電膜３９８は、セルプレート電位とは分離されており、フローティング状態か、または、固定電位プレートである導電膜３９４と等しい接地電位に結合される。
【００８１】
そしてコンタクトホール３８４，３９０の上部にビット線を接続するためのコンタクトホール４００，４０１がそれぞれ設けられ、その中に導電性のプラグが形成される。そしてコンタクトホール４００，４０１が設けられた絶縁膜の上部にビット線ＢＬ０Ｃに対応する配線４０２が設けられる。
【００８２】
図６〜図１３は、図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための図である。
【００８３】
図６（ａ），図６（ｂ）を参照して、活性領域上にワード線となる配線３１６，３１８が配置され、交差部にメモリセルトランジスタが形成される。すなわちｐ型基板３０２の活性領域以外の部分には素子分離領域３０４，３０６が形成され、配線３１４，３１６，３１８，３２０がその上に形成され、ｎ型不純物が注入されることにより、ｎ型不純物領域３０８，３１０，３１２が形成される。すなわち、配線３１６をゲート電極とするトランジスタと、配線３１８をゲート電極とするトランジスタとが形成される。
【００８４】
図７（ａ），図７（ｂ）を参照して、ゲート配線上に絶縁膜が成膜された後に、メモリセルトランジスタのソースドレインコンタクト３２２，３２４，３２６が形成される。
【００８５】
図８（ａ），図８（ｂ）を参照して、再び絶縁膜が成膜された後に、ＤＲＡＭにおいて記憶情報である電荷を蓄積するためのキャパシタを形成するための開口部３２７，３２９が設けられる。
【００８６】
図９（ａ），図９（ｂ）を参照して、ＤＲＡＭセルのキャパシタのストレージノードとなる導電膜３３１が、絶縁膜上部と開口部３２７，３２９の内壁に沿って形成される。
【００８７】
図１０（ａ），図１０（ｂ）を参照して、レジストを全面塗布した後に、フォトマスクによって開口部を除いた部分を露光し、露光部のレジストを除去する。その後エッチバックすることで、開口部３２７，３２９の内部にのみ導電膜３２８，３３０を残存させる。そしてキャパシタ電極間の絶縁膜である３３２を成膜する。
【００８８】
図１１（ａ），図１１（ｂ）を参照して、メモリセルキャパシタの対向電極、つまりセルプレートとなる導電膜３３４を全面に形成する。その後領域３３３の内部のみ、ビット線コンタクトホールを形成するために導電膜３３４を除去する。
【００８９】
図１２（ａ），図１２（ｂ）を参照して、キャパシタ対向電極、すなわちセルプレートとなる導電膜３３４上に再度絶縁膜を形成し、その後ビット線コンタクトホール３３６をコンタクトホール３２４内の導電体に接続するために開口する。
【００９０】
図１３（ａ），図１３（ｂ）を参照して、ビット線コンタクトホール３３６の内部に導電体を埋込んだ後に導電膜３３８を形成する。導電膜３３８は、ビット線配線部分を残してエッチングされる。
【００９１】
図１４〜図２１は、図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための図である。
【００９２】
図１４（ａ），図１４（ｂ）を参照して、ｐ型基板３０２の表面上に素子分離領域３５２，３５４，３５６が形成される。そして配線３７０〜３７９が形成される。これらの配線のうち、配線３７１〜３７９はワード線となる。ｎ型不純物が配線３７０〜３７９の上部から注入されるとｎ型不純物領域３５８，３６０，３６２，３６４，３６６，３６８が活性領域に形成される。このようにして配線３７３，３７４，３７７，３７８をゲート電極とするＮチャネルＭＯＳトランジスタが形成される。
【００９３】
図１５（ａ），図１５（ｂ）を参照して、ゲート配線上に絶縁膜が成膜された後にメモリセルトランジスタのソースドレインコンタクトホール３８２，３８４，３８６，３８８，３９０，３９２および接地電位に設定される配線３７０へのコンタクトホール３８０が設けられる。
【００９４】
図１６（ａ），図１６（ｂ）を参照して、再び絶縁膜が成膜された後にＲＯＭ部においてセルデータプログラミング用の開口部３９１，３９３が選択的に設けられる。この選択は、ＲＯＭ部の各メモリセルに記憶するデータの極性に応じて決定される。具体的には、データに対応する転写用マスクを作成し、このマスクを用いて開口部を設けることでプログラミングが行なわれる。
【００９５】
図１７（ａ），図１７（ｂ）を参照して、ＲＯＭ部においては接地電位が与えられた配線層となる導電膜３９４が形成される。この導電膜３９４は、ＲＡＭ部でのストレージノードつまり、図９（ｂ）の導電膜３３１と同時に形成される。
【００９６】
図１８（ａ），図１８（ｂ）を参照して、レジストを全面塗布した後に露光して開口部３９５，３９７のレジストを除去する。その後エッチングを行ない開口部３９５，３９７の導電膜３９４を除去する。ＲＡＭ部においては導電膜３３１は、絶縁膜の開口部の内部のみに残存し、ストレージノードとしてキャパシタ毎に導電膜３２８，３３０に分離されていた。これに対し、ＲＯＭ部においては、導電膜３９４は開口部３９５，３９７以外の部分は、導電膜３９４は１つの固定電極プレートとして残存する。導電膜３９４は、配線３７０と接続されている。配線３７０を経由して固定電位が導電膜３９４に与えられる。
【００９７】
そして、図１０（ｂ）に示したＲＡＭ部におけるキャパシタの電極間の絶縁膜３３２と同時に、絶縁膜３９６が形成される。
【００９８】
図１９（ａ），図１９（ｂ）を参照して、絶縁膜３９６の上部に導電膜３９８が形成されビット線コンタクトホールを設けるため、開口部３９５の導電膜３９８が除去される。この導電膜３９８は、ＲＡＭ部であればセルプレートつまりキャパシタ対向電極となる導電膜３３４に対応する。
【００９９】
図２０（ａ），図２０（ｂ）を参照して、導電膜３９８の上部に絶縁膜が形成された後にビット線用のコンタクトホール４００，４０１が設けられる。
【０１００】
図２１（ａ），図２１（ｂ）を参照して、ビット線用のコンタクトホール４００，４０１の内部に導電体が埋込まれた後に、ビット線として配線４０２が形成される。
【０１０１】
図２２（ａ），図２２（ｂ）は、ＲＡＭ部の記憶動作を説明するための図である。図２２（ａ）は、模式的な平面図である。図２２（ｂ）は図２２（ａ）の平面図に対応する等価回路図である。
【０１０２】
図２２（ａ），図２２（ｂ）を参照して、ＲＡＭ部においては、ワード線が１本活性化された際に相補なビット線に同時に接続される２つのキャパシタで、１ビットの記憶を行なう。すなわち、キャパシタ５０１，５０２の１ペアは、ワード線ＷＬｎによって同時に選択され、１ビットの記憶を行なう。またキャパシタ５０３，５０４の１ペアは、ワード線ＷＬｎ＋１によって同時に選択され、１ビットの記憶を行なう。さらにキャパシタ５０５，５０６の１ペアは、ワード線ＷＬｎ＋２によって同時に選択され、１ビットの記憶を行なう。同様にキャパシタ５０７，５０８の１ペアは、ワード線ＷＬｎ＋３によって同時に選択され、１ビットの記憶を行なう。
【０１０３】
なお、図中５１２，５１４，５１６，５１８，５２０，５２２は活性領域を示し、コンタクトホール５３２，５３４，５４０，５４２はトランジスタと対応のビット線とを接続するためのビット線コンタクトホールを示す。また図２２（ａ）は、キャパシタやコンタクトホールなどが見やすいようにビット線は表示されていない。コンタクトホール５３２，５４０はビット線ＢＬＡに接続するためのコンタクトホールである。コンタクトホール５３６はビット線ＢＬＢに接続するためのコンタクトホールである。コンタクトホール５３４，５４２はビット線／ＢＬＡに接続するためのコンタクトホールである。またコンタクトホール５３８はビット線／ＢＬＢに接続するためのコンタクトホールである。
【０１０４】
図示しないが、ビット線ＢＬＤ，／ＢＬＤおよびビット線ＢＬＣ，／ＢＬＣは、図３で説明したような相補信号を受けて動作するクロスカップル型センスアンプに接続されている。
【０１０５】
センスアンプが活性化されると、片方のビット線は電源電位ＶｄｄＬとなり、他方のビット線は接地電位に設定される。ＲＡＭ部においては、書込時にキャパシタ５０１，５０２の一方のストレージノードがセンスアンプによって電源電位に保持され、他方のストレージノードが接地電位が保持される。例えば、電源電位ＶｄｄＬとして、０．８〜２．５Ｖ程度の電位が使用される。他のキャパシタの対に関しても一方のストレージノードが電源電位に保持され、他方のストレージノードが接地電位に保持される。
【０１０６】
読出時においては、ビット線対にメモリセルキャパシタからの電荷が相補的に読出される。これによってビット線対に生じた電位の変化がセンスアンプによって増幅されることにより、データが読出される。
【０１０７】
図２３（ａ），図２３（ｂ）は、ＲＯＭ部のデータ記憶と読出時について説明するための図である。
【０１０８】
図２３（ａ），図２３（ｂ）を参照して、絶縁膜の開口部６０１〜６０８は記憶すべきデータに応じて選択的に設けられる。図２３（ａ）に示すように、開口部６０１，６０４，６０６，６０７は破線で示されており、開口部６０２，６０３，６０５，６０８は実線で示されている。これは、図２３（ｂ）に示すように、一方端がビット線に接続されるトランジスタの他方端に相当するソース／ドレイン領域を接地電位に結合する場合には図２３（ａ）中では実線であらわし開口部を設けることを示し、この他方端を接地電位に結合しない場合には破線であらわし開口部は設けないということを示している。
【０１０９】
なお、図２３（ａ）は、活性領域やコンタクトホールなどが見やすいようにビット線は表示されていない。活性領域６１２，６２０にはそれぞれビット線に接続するためのコンタクトホール６３２，６４０が設けられているが、これはビット線ＢＬＣに接続するためのコンタクトホールである。また活性領域６１６にはビット線コンタクトホール６３６が設けられているがこれはビット線ＢＬＤに接続するためのコンタクトホールである。同様に活性領域６１４，６２２にはそれぞれビット線コンタクトホール６３４，６４２が設けられているが、これはビット線／ＢＬＣに接続するためのコンタクトホールである。また活性領域６１８にはビット線コンタクトホール６３８が設けられているが、これはビット線／ＢＬＤに接続するためのコンタクトホールである。
【０１１０】
図２４（ａ）〜図２４（Ｃ）は、ＲＡＭ部の読出動作を説明するための図である。
【０１１１】
図２４（ａ），図２４（ｂ）を参照して、メモリセルユニット６５１からデータが読出される場合について説明する。まずワード線の電圧としては、アレイ電圧より高い電源電位ＶｄｄＨが使用される。例えば、電源電位ＶｄｄＨとしては、２．５Ｖの電位が使用される。また、ストレージノードの対向電極であるセルプレート電位Ｖｃｐは、アレイ電圧の２分の１すなわちＶｄｄＬ／２が適用される。このように２つのメモリセルキャパシタに相補的にデータを記憶させる方法をツインセル方式と呼んでいる。
【０１１２】
時刻ｔ１において、ワード線ＷＬ０の活性化に応じてビット線ＢＬＢにはＨに対応して僅かに電位が上昇し、一方ビット線／ＢＬＢにおいてはデータＬｏに対応して僅かに電位が下降する。そして時刻ｔ２において、センスアンプのイネーブル信号ＳＡＥの活性化に応じてビット線の電位差が増幅され、ビット線ＢＬＢの電位は電源電位ＶｄｄＬに上昇し、ビット線／ＢＬＢの電位は接地電位まで下がる。
【０１１３】
図２４（ａ）、図２４（ｃ）を参照して、メモリセルユニット６５２からデータが読出される場合について説明する。まず時刻ｔ１においてワード線ＷＬ１の活性化に応じてデータＬｏに応じてビット線ＢＬＡの電位は僅かに下降する。またビット線／ＢＬＡの電位はデータＨｉに対応して僅かに上昇する。
【０１１４】
そして時刻ｔ２においてセンスアンプイネーブル信号ＳＡＥの活性化に応じてビット線ＢＬＡの電位は接地電位に下がり、ビット線／ＢＬＡの電位は電源電位ＶｄｄＬに上昇する。
【０１１５】
図２５（ａ）〜図２５（ｃ）は、ＲＯＭ部の読出動作を説明するための図である。
【０１１６】
図２５（ａ），図２５（ｂ）を参照して、メモリセルユニット６５６からの読出動作を説明する。時刻ｔ１においてワード線ＷＬ０が活性化されると、ビット線／ＢＬＤはアクセストランジスタを介して接地電位に接続される。一方ビット線ＢＬＤは、開口部が設けられていないことによりアクセストランジスタが導通しても接地電位には接続されないので、その電位は電位ＶｄｄＬ／２のままである。
【０１１７】
時刻ｔ２においてセンスアンプイネーブル信号ＳＡＥが電源電位ＶｄｄＬに活性化されると、ビット線ＢＬＤ，／ＢＬＤの間に生じた電位差が拡大される。そしてビット線ＢＬＤの電位は電源電位ＶｄｄＬに上昇し、ビット線／ＢＬＤの電位は接地電位に下がる。
【０１１８】
図２５（ａ），図２５（ｃ）を参照して、メモリセルユニット６５７からの読出動作について説明する。
【０１１９】
時刻ｔ１において、ワード線ＷＬ１の活性化に応じて、ビット線ＢＬＣがアクセストランジスタを介して接地電位に結合される。一方、ビット線／ＢＬＣの電位は、開口部が設けられていないことにより、アクセストランジスタの導通時においてもそのまま電位ＶｄｄＬ／２を維持する。
【０１２０】
そして時刻ｔ２においてセンスアンプイネーブル信号ＳＡＥの活性化に応じてセンスアンプが活性化され、ビット線ＢＬＣ，／ＢＬＣの間の電位差が増幅される。これによりビット線／ＢＬＣの電位は電源電位ＶｄｄＬに上昇し、ビット線ＢＬＣの電位は接地電位に下がる。
【０１２１】
以上説明したように、実施の形態１の半導体記憶装置においては、図２に示したようにＲＡＭ部とＲＯＭ部で全く同じセンスアンプ回路を使用しており、その結果ＲＡＭ回路のキャパシタのストレージノード電極のマスク変更と、メモリセルキャパシタ開口のマスクプログラミングによりＲＡＭ部をＲＯＭ部に変更することができる。すなわち、ＤＲＡＭセルをスライスマスク改訂によりＲＯＭ化できる。
【０１２２】
［実施の形態２］
実施の形態１においては、いわゆるツインセル方式のＤＲＡＭをツインセル方式のＲＯＭに変更できることを示した。これに対し、１つのメモリセルに１つのトランジスタとキャパシタを含むシングルセル方式のＤＲＡＭに対しても予め共通回路としてＤＲＡＭダミーセル領域を用意しておくことでＲＯＭに変更することができる。
【０１２３】
図２６は、実施の形態２の半導体記憶装置の主要部６８０のＲＡＭ部を示した回路図である。ＲＡＭ部は、センスアンプ帯６８６の右側に配置されている。
【０１２４】
図２７は、実施の形態２の半導体記憶装置の主要部６８０のＲＯＭ部を示した回路図である。ＲＯＭ部は、センスアンプ帯６８６の左側に配置されている。
【０１２５】
図２６、図２７を参照して、主要部６８０は、ＤＲＡＭとして動作するメモリセルアレイ６８２と、ＲＯＭとして動作するメモリセルアレイ６８４と、メモリセルアレイ６８２および６８４に共有されるセンスアンプ帯６８６と、メモリセルアレイ６８２に対応して設けられるロウデコード回路８９０と、ロウデコード回路８９０の出力に応じてワード線を駆動するワード線ドライバ８９４と、メモリセルアレイ６８４に対応して設けられるロウデコード回路８９２と、ロウデコード回路８９２の出力に応じてワード線を駆動するワード線ドライバ８９６とを含む。
【０１２６】
主要部６８０は、さらに、ロウデコード回路８９０，８９２の制御をＲＡＭ動作を行なわせるかＲＯＭ動作を行なわせるかによって切換えるための切替スイッチ８９８，８９９を含む。
【０１２７】
メモリセルアレイ６８２は、通常のシングルセル方式のＤＲＡＭと同様のメモリセル７００〜７３３と、リファレンスセル８００とを含む。
【０１２８】
メモリセル７０１，７０２はビット線ＢＬ０Ａに接続される。メモリセル７００，７０３はビット線／ＢＬ０Ａに接続される。メモリセル７１１，７１２はビット線ＢＬ０Ｂに接続される。メモリセル７１０，７１３はビット線／ＢＬ０Ｂに接続される。
【０１２９】
メモリセル７２１，７２２はビット線ＢＬ１Ａに接続される。メモリセル７２０，７２３はビット線／ＢＬ１Ａに接続される。メモリセル７３１，７３２はビット線ＢＬ１Ｂに接続される。メモリセル７３０，７３３はビット線／ＢＬ１Ｂに接続される。
【０１３０】
次にメモリセルとワード線の接続について説明する。メモリセル７００，７１０，７２０，７３０はワード線ＷＬ０＿Ｌに接続される。メモリセル７０１，７１１，７２１，７３１はワード線ＷＬ１＿Ｌに接続される。メモリセル７０２，７１２，７２２，７３２はワード線ＷＬ２＿Ｌに接続される。メモリセル７０３，７１３，７２３，７３３はワード線ＷＬ３＿Ｌに接続される。
【０１３１】
メモリセル７００〜７３３の各々は、接続されるビット線とセルプレートとの間に直列に接続されるアクセストランジスタとキャパシタとを含む。アクセストランジスタのゲートはメモリセルに接続されるワード線に接続されている。
【０１３２】
リファレンスセル８００は、ビット線ＢＬ０Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｌ，ＰＷＬ０３Ｌに接続されるＮチャネルＭＯＳトランジスタ８１８，８１２と、ＮチャネルＭＯＳトランジスタ８１８，８１２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８１４，８１６とを含む。
【０１３３】
リファレンスセル８００は、さらに、ビット線／ＢＬ０Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｌ，ＰＷＬ１２Ｌに接続されるＮチャネルＭＯＳトランジスタ８２８，８２２と、ＮチャネルＭＯＳトランジスタ８２８，８２２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８２６，８２４とを含む。
【０１３４】
リファレンスセル８００は、さらに、ビット線ＢＬ１Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｌ，ＰＷＬ０３Ｌに接続されるＮチャネルＭＯＳトランジスタ８３８，８３２と、ＮチャネルＭＯＳトランジスタ８３８，８３２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８３６，８３４とを含む。
【０１３５】
リファレンスセル８００は、さらに、ビット線／ＢＬ１Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｌ，ＰＷＬ１２Ｌに接続されるＮチャネルＭＯＳトランジスタ８４８，８４２と、ＮチャネルＭＯＳトランジスタ８４８，８４２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８４６，８４４とを含む。
【０１３６】
切替スイッチ８９８は、メモリセルアレイ６８２が通常のＤＲＡＭ動作をするために接地電位を選択するように設定されている。ロウデコード回路８９０は、信号ＲＸＴ，ＳＤ＜０＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１０と、信号ＲＸＴ，ＳＤ＜１＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１２と、信号ＲＸＴ，ＳＤ＜２＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１４と、信号ＲＸＴ，ＳＤ＜３＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１６とを含む。
【０１３７】
ロウデコード回路８９０は、さらに、信号ＳＤ＜０＞，ＳＤ＜３＞を受けるＯＲ回路９０２と、ＯＲ回路９０２の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が接地電位に結合されたＡＮＤ回路９０４と、信号ＳＤ＜１＞，ＳＤ＜２＞を受けるＯＲ回路９０６と、ＯＲ回路９０６の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が接地電位に結合されているＡＮＤ回路９０８とを含む。
【０１３８】
ワード線ドライバ８９４は、ＡＮＤ回路９１０の出力に応じてワード線ＷＬ０＿Ｌを駆動するバッファ回路９４０と、ＡＮＤ回路９１２の出力に応じてワード線ＷＬ１＿Ｌを駆動するバッファ回路９４１と、ＡＮＤ回路９１４の出力に応じてワード線ＷＬ２＿Ｌを駆動するバッファ回路９４２と、ＡＮＤ回路９１６の出力に応じてワード線ＷＬ３＿Ｌを駆動するバッファ回路９４３とを含む。
【０１３９】
ワード線ドライバ８９４は、さらに、ＡＮＤ回路９０４の出力を受けてワード線ＰＷＬ０３Ｌを駆動するインバータ９４４と、ＡＮＤ回路９０４の出力に応じてワード線ＲＷＬ０３Ｌを駆動するバッファ回路９４５と、ＡＮＤ回路９０８の出力に応じてワード線ＰＷＬ１２Ｌを駆動するインバータ９４６と、ＡＮＤ回路９０８の出力に応じてワード線ＲＷＬ１２Ｌを駆動するバッファ回路９４７とを含む。
【０１４０】
メモリセルアレイ６８４は、各々が１ビットの記憶単位に相当し不揮発的にデータ保持を行なうメモリセル７５０〜７８３と、リファレンスセル８０２とを含む。
【０１４１】
メモリセル７５１，７５２はビット線ＢＬ０Ｃに接続される。メモリセル７５０，７５３はビット線／ＢＬ０Ｃに接続される。メモリセル７６１，７６２はビット線ＢＬ０Ｄに接続される。メモリセル７６０，７６３はビット線／ＢＬ０Ｄに接続される。
【０１４２】
メモリセル７７１，７７２はビット線ＢＬ１Ｃに接続される。メモリセル７７０，７７８はビット線／ＢＬ１Ｃに接続される。メモリセル７８１，７８２はビット線ＢＬ１Ｄに接続される。メモリセル７８０，７８３はビット線／ＢＬ１Ｄに接続される。
【０１４３】
次にメモリセルとワード線の接続について説明する。メモリセル７５０，７６０，７７０，７８０はワード線ＷＬ０＿Ｒに接続される。メモリセル７５１，７６１，７７１，７８１はワード線ＷＬ１＿Ｒに接続される。メモリセル７５２，７６２，７７２，７８２はワード線ＷＬ２＿Ｒに接続される。メモリセル７５３，７６３，７７８，７８３はワード線ＷＬ３＿Ｒに接続される。
【０１４４】
メモリセル７５０〜７８３の各々は、対応するビット線に一方端が接続され対応するワード線にゲートが接続されるアクセストランジスタを含む。各メモリセルには保持するデータに対応してアクセストランジスタの他方端が接地電位に結合されるか否かが決定されている。
【０１４５】
具体的には、メモリセル７５０，７５３，７６１，７６２，７７０，７７１，７７３，７８２においてはアクセストランジスタの他方端は接地電位とは分離されフローティング状態となっている。そしてメモリセル７５１，７５２，７６０，７６３，７７２，７８０，７８１，７８３においては、アクセストランジスタの他方端は接地電位に結合されている。
【０１４６】
リファレンスセル８０２は、ビット線ＢＬ０Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｒ，ＰＷＬ０３Ｒに接続されるＮチャネルＭＯＳトランジスタ８５８，８５２と、ＮチャネルＭＯＳトランジスタ８５８，８５２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８５４，８５６とを含む。
【０１４７】
リファレンスセル８０２は、さらに、ビット線／ＢＬ０Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｒ，ＰＷＬ１２Ｒに接続されるＮチャネルＭＯＳトランジスタ８６８，８６２と、ＮチャネルＭＯＳトランジスタ８６８，８６２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８６６，８６４とを含む。
【０１４８】
リファレンスセル８０２は、さらに、ビット線ＢＬ１Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｒ，ＰＷＬ０３Ｒに接続されるＮチャネルＭＯＳトランジスタ８７８，８７２と、ＮチャネルＭＯＳトランジスタ８７８，８７２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８７６，８７４とを含む。
【０１４９】
リファレンスセル８０２は、さらに、ビット線／ＢＬ１Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｒ，ＰＷＬ１２Ｒに接続されるＮチャネルＭＯＳトランジスタ８８８，８８２と、ＮチャネルＭＯＳトランジスタ８８８，８８２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８８６，８８４とを含む。
【０１５０】
切替スイッチ８９９は、メモリセルアレイ６８４がＲＯＭ動作をするために電源電位を選択するように設定されている。ロウデコード回路８９２は、信号ＲＸＴ，ＳＤ＜０＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３０と、信号ＲＸＴ，ＳＤ＜１＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３２と、信号ＲＸＴ，ＳＤ＜２＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３４と、信号ＲＸＴ，ＳＤ＜３＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３６とを含む。
【０１５１】
ロウデコード回路８９０は、さらに、信号ＳＤ＜０＞，ＳＤ＜３＞を受けるＯＲ回路９２２と、ＯＲ回路９２２の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が電源電位に結合されたＡＮＤ回路９２４と、信号ＳＤ＜１＞，ＳＤ＜２＞を受けるＯＲ回路９２６と、ＯＲ回路９２６の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が電源電位に結合されているＡＮＤ回路９２８とを含む。
【０１５２】
ワード線ドライバ８９６は、ＡＮＤ回路９３０の出力に応じてワード線ＷＬ０＿Ｒを駆動するバッファ回路９５０と、ＡＮＤ回路９３２の出力に応じてワード線ＷＬ１＿Ｒを駆動するバッファ回路９５１と、ＡＮＤ回路９３４の出力に応じてワード線ＷＬ２＿Ｒを駆動するバッファ回路９５２と、ＡＮＤ回路９３６の出力に応じてワード線ＷＬ３＿Ｒを駆動するバッファ回路９５３とを含む。
【０１５３】
ワード線ドライバ８９６は、さらに、ＡＮＤ回路９２４の出力を受けてワード線ＰＷＬ０３Ｒを駆動するインバータ９５４と、ＡＮＤ回路９２４の出力に応じてワード線ＲＷＬ０３Ｒを駆動するバッファ回路９５５と、ＡＮＤ回路９２８の出力に応じてワード線ＰＷＬ１２Ｒを駆動するインバータ９５６と、ＡＮＤ回路９２８の出力に応じてワード線ＲＷＬ１２Ｒを駆動するバッファ回路９５７とを含む。
【０１５４】
センスアンプ帯６８６の構成については、図３で説明したセンスアンプ帯３２と同様であるので説明は繰返さない。
【０１５５】
次にＲＡＭとして動作するＲＡＭ部の動作について説明する。
図２８（ａ）〜図２８（ｃ）は、実施の形態２のＲＡＭ部の動作を説明するための図である。
【０１５６】
図２８（ａ），図２８（ｂ）を参照して、メモリセル９６１のストレージノードの電位がＨｉレベルに対応する電位ＶｄｄＬに保持されているとする。
【０１５７】
時刻ｔ１において、メモリセル９６１のキャパシタに保持されていた電荷が、ワード線ＷＬ０の活性化に応じてビット線ＢＬＲに放出され、ビット線ＢＬＲの電位はわずかに上昇する。一方、ビット線／ＢＬＲの電位は電位ＶｄｄＬ／２を維持する。
【０１５８】
時刻ｔ２において、信号ＳＡＥの活性化に応じてセンスアンプが動作を行ない、ビット線ＢＬＲ，／ＢＬＲの間の電位差を増幅する。その結果、ビット線ＢＬＲの電位は電源電位ＶｄｄＬに上昇する。一方、ビット線／ＢＬＲの電位は接地電位に下がる。
【０１５９】
図２８（ａ），図２８（ｃ）を参照して、メモリセル９６２のストレージノードの電位は、Ｌｏレベルに対応する接地電位に保持されている。
【０１６０】
時刻ｔ１において、ワード線ＷＬ３の活性化に応じて、接地電位となっているメモリセル９６２のストレージノードに、ビット線ＢＬＲから電荷が流れ込むので、ビット線ＢＬＲの電位はわずかに下降する。一方、ビット線／ＢＬＲの電位は電位ＶｄｄＬ／２を維持する。
【０１６１】
時刻ｔ２において、信号ＳＡＥの活性化に応じてセンスアンプが動作し、ビット線ＢＬＲ，／ＢＬＲの電位差を増幅する。つまりセンスアンプにおいて、メモリセルに向けて電荷が流出したビット線ＢＬＲの比較対照となるのは、電位ＶｄｄＬ／２にプリチャージされたビット線／ＢＬＲである。これに応じてビット線／ＢＬＲの電位は電源電圧ＶｄｄＬに上昇する。一方、ビット線ＢＬＲの電位は接地電位に下がる。
【０１６２】
図２９（ａ）〜図２９（ｃ）は、実施の形態２のＲＯＭ部の読出動作を説明するための図である。
【０１６３】
図２９（ａ），図２９（ｂ）を参照して、メモリセル９７１においては、メモリセルキャパシタに相当する開口部が設けられていないので、アクセストランジスタが導通してもビット線の電位は変化しない。したがって、ＲＡＭ部のように比較対照ノードを電位ＶｄｄＬ／２にしておくと、電位差が生じない。そこで、センスアンプの比較対照ノードの電位を接地電位と電位ＶｄｄＬ／２の中間の電位にする。このために、データ読出前すなわち時刻ｔ１より前のプリチャージ期間中に接地電位に相当するデータをリファレンスセル９８０に書込んでおく。その後、読出し対象であるメモリセル９７１が接続されるビット線ＢＬＲと対をなしているビット線／ＢＬＲにリファレンスセル９８０を接続する。このようにして、接地電位と電位ＶｄｄＬ／２の中間の電位を発生させる。
【０１６４】
具体的には、時刻ｔ１以前においてはワード線ＰＷＬ０３が電源電位ＶｄｄＨに設定されることによってキャパシタ９８４，９８６のストレージノードに接地電位が与えられる。
【０１６５】
そして、時刻ｔ１においてワード線ＲＷＬ０３が電源電位ＶｄｄＨに活性化されることによってアクセストランジスタ９８８が導通し、電位ＶｄｄＬ／２にプリチャージされていたビット線／ＢＬＲからキャパシタ９８４，９８６のストレージノードに向けて電荷が流入する。したがってビット線／ＢＬＲの電位はわずかに下降する。
【０１６６】
これに対し時刻ｔ１においてワード線ＷＬ０が活性化されても、メモリセル９７１のアクセストランジスタの他方端は接地ノードに結合されておらずフローティング状態であるのでビット線ＢＬＲの電位はプリチャージされた電位である電位ＶｄｄＬ／２を維持する。
【０１６７】
時刻ｔ２において、信号ＳＡＥが電源電位ＶｄｄＬに活性化されると、センスアンプが動作し、ビット線ＢＬＲ，／ＢＬＲの電位差が増幅される。その結果、ビット線／ＢＬＲは接地電位に設定され、ビット線ＢＬＲの電位は電源電位ＶｄｄＬに設定される。
【０１６８】
図２９（ａ），図２９（ｃ）を参照して、メモリセル９７２からのデータの読出について説明する。メモリセル９７２においては、メモリセル９７１の場合と異なり、アクセストランジスタの一方端がビット線ＢＬＲに接続され、アクセストランジスタの他方端は接地電位に結合されている。これは、ＤＲＡＭの場合においてメモリセルキャパシタの開口部が設けられていることに対応する。
【０１６９】
時刻ｔ１までの動作は、図２９（ｂ）で説明した場合と同様であるので説明は繰返さない。
【０１７０】
時刻ｔ１において、ワード線ＲＷＬ０３が活性化されると、図２９（ｂ）で示した場合と同様にビット線／ＢＬＲの電位はわずかに下降する。これに対して、メモリセル９７２においては、ワード線ＷＬ３が活性化されるとアクセストランジスタが導通しビット線ＢＬＲがアクセストランジスタを介して接地ノードに結合される。この場合はビット線ＢＬＲの電位はビット線／ＢＬＲの電位よりもさらに接地電位側に変化する。
【０１７１】
時刻ｔ２において信号ＳＡＥの活性化に応じてセンスアンプが動作すると、ビット線ＢＬＲ，／ＢＬＲの間の電位差が増幅される。これに応じてビット線ＢＬＲは接地電位に設定され、ビット線／ＢＬＲの電位は電源電位ＶｄｄＬに変化する。
【０１７２】
なお、図２９（ａ）に示すように、リファレンスセルには、通常のメモリセルキャパシタ２個を並列に接続したものを使用することができる。ワード線ＷＬ０，ＷＬ３が活性化されるときには、２系統のダミーワード線ＰＷＬ０３，ＲＷＬ０３を動作させワード線ＷＬ１，ＷＬ２が活性化されるときにはダミーワード線ＰＷＬ１２，ＲＷＬ１２を動作させる。
【０１７３】
［実施の形態３］
実施の形態３では、実施の形態１，実施の形態２で説明したような、スライスマスクの変更によってＲＯＭ部に置換可能なＲＡＭ部をマイクロコンピュータに適用したときの応用例について説明する。
【０１７４】
マイクロコンピュータを使用した電子回路において、プログラムの初期開発時には、通常フラッシュメモリ混載マイクロコンピュータが使用される。そして量産時つまりプログラムコードが固定されたときには、ＲＯＭ内蔵のマイクロコンピュータを使用されることが行なわれる。
【０１７５】
図３０は、プログラム開発用およびプログラム固定後のマイクロコンピュータについて説明するための図である。
【０１７６】
図３０（ａ）を参照して、プログラム開発用のマイクロコンピュータは、不揮発データの書換えが電気的に可能なフラッシュメモリと、主記憶メモリ等の作業用メモリであるスタティックランダムアクセスメモリ（ＳＲＡＭ）と、中央処理装置ＣＰＵとを含む。フラッシュメモリにＣＰＵのプログラムコードを記憶させておけば、プログラム開発者は、プログラムの改善を行ないながらその効果を確かめることを迅速に行なうことができる。
【０１７７】
これに対してプログラム固定後に使用されるマイクロコンピュータ９９９は、書換えが不可能なＲＯＭと、ＳＲＡＭと、ＣＰＵとを含む。フラッシュメモリに対してＲＯＭは面積が小さいので、量産時のコストを安くすることができる。
【０１７８】
図３１は、本発明の半導体記憶装置を内蔵するマイクロコンピュータを用いて開発を行なう場合を説明するための図である。
【０１７９】
図３１（ａ）を参照して、開発用マイクロコンピュータ１０００は、マイクロコンピュータチップ１００１ｂと、同じパッケージ内に収納される外付けのフラッシュメモリチップ１００１ａとを含む。マイクロコンピュータチップ１００１ｂは、ＣＰＵとメモリ領域がすべてＲＡＭであるＤＲＡＭとを含む。開発時には、外付けのフラッシュメモリチップ１００１ａからプログラムをＤＲＡＭにロードしてＣＰＵを動作させる。
【０１８０】
図３１（ｂ）を参照して、量産時には、スライスマスク変更によって、開発用チップのプログラム領域のＲＡＭに相当する部分をＲＯＭに変えることが可能となる。量産用のマイクロコンピュータチップ１００１ｃは、ＤＲＡＭと、もともとＤＲＡＭであった部分であって変更されたＲＯＭ部と、ＣＰＵとを含む。マイクロコンピュータチップ１００１ｃは、図３１（ａ）のマイクロコンピュータチップ１００１ｂとトランジスタ形成までの工程が同一マスクで作成される。したがって同一のチップサイズである。フラッシュメモリチップ１００１ａが必要ない分、開発コストを安くすることができる。また、トランジスタ形成工程を完了させて保持していたマイクロコンピュータチップ１００１ｂのマスタスライスをそのままマイクロコンピュータチップ１００１ｃの生産に使用できるので、量産チップを迅速にユーザに供給することが可能である。
【０１８１】
図３２は、図３１（ａ）で説明した開発用のマイクロコンピュータがパッケージに収納されている構造の一例を示した図である。
【０１８２】
図３２を参照して、フラッシュメモリチップ１００１ａはダイパッド１００５の上面に配置される。一方、マイクロコンピュータチップ１００１ｂは、ダイパッド１００５の下面に配置される。フラッシュメモリチップ１００１ａの入出力パッド１００２はボンディングワイヤ１００３によってリード１００４に接続される。たとえばアドレス信号を入力するパッドについては同じリード１００４からフラッシュメモリチップ１００１ａのパッド１００２に対してもマイクロコンピュータチップ１００１ｂのパッド１００２に対しても接続がされる。他のパッドについては必要に応じて必要なチップがリード１００４に接続される。
【０１８３】
このようにすれば、図３０（ａ）に示した場合において必要となったフラッシュ混載プロセスの開発や、フラッシュ版、ＲＯＭ版という２種類のコンピュータの開発が不要となる。また、従来の方式では、ＲＡＭ領域とＲＯＭ領域のメモリ容量比率が異なる場合にはやはり別のＬＳＩチップを開発しなければならなかったが、本方式では、同じマスタスライスを容量比率が異なる２つのＬＳＩに用いることができるという利点もある。
【０１８４】
図３１（ｂ）のＤＲＡＭ部は、図３０（ｂ）の従来のＳＲＡＭ部の役割を担う。ＳＲＡＭを用いていた部分をＤＲＡＭで構成するため、同じ記憶容量でもサイズを小さく形成できる。図３１（ｂ）のＤＲＡＭとＲＯＭの容量比は、品種の用途に応じて決定される。
【０１８５】
以上の実施の形態で説明したように、開発段階においては、半導体装置の内蔵メモリのすべてをＲＡＭとして作製する。一方、量産段階においては、プログラムを収納する領域を配線工程以降のマスク変更によりＲＯＭに変更する。ＲＯＭに変更する際には、ＤＲＡＭのキャパシタのストレージノードであった電極プレートをメモリセルアレイ単位で接続し、これを固定電位に結合する。アクセストランジスタを固定電位に結合するか否かは、ＤＲＡＭのキャパシタを内壁に形成する絶縁膜の開口部を設けるか否かで行なう。
【０１８６】
このようにすれば、開発用チップと量産用チップを途中工程まで共通に作ることができ、量産用チップを迅速に供給することができる。したがって、プログラム開発段階から量産段階への移行が低コストで実現できる半導体装置を提供することができる。
【０１８７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８８】
【発明の効果】
本発明によれば、開発用チップと量産用チップを途中工程まで共通に作ることができ、量産用チップを迅速に供給することができる。したがって、プログラム開発段階から量産段階への移行が低コストで実現できる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】図１におけるセンスアンプ帯とメモリセルアレイの説明をするための回路図である。
【図３】図２におけるセンスアンプ帯３２の構成を示した回路図である。
【図４】図２におけるＲＡＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【図５】図２におけるＲＯＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【図６】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第１の図である。
【図７】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第２の図である。
【図８】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第３の図である。
【図９】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第４の図である。
【図１０】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第５の図である。
【図１１】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第６の図である。
【図１２】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第７の図である。
【図１３】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第８の図である。
【図１４】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第１の図である。
【図１５】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第２の図である。
【図１６】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第３の図である。
【図１７】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第４の図である。
【図１８】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第５の図である。
【図１９】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第６の図である。
【図２０】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第７の図である。
【図２１】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第８の図である。
【図２２】ＲＡＭ部の記憶動作を説明するための図である。
【図２３】ＲＯＭ部のデータ記憶と読出時について説明するための図である。
【図２４】ＲＡＭ部の読出動作を説明するための図である。
【図２５】ＲＯＭ部の読出動作を説明するための図である。
【図２６】実施の形態２の半導体記憶装置の主要部６８０のＲＡＭ部を示した回路図である。
【図２７】実施の形態２の半導体記憶装置の主要部６８０のＲＯＭ部を示した回路図である。
【図２８】実施の形態２のＲＡＭ部の動作を説明するための図である。
【図２９】実施の形態２のＲＯＭ部の読出動作を説明するための図である。
【図３０】プログラム開発用およびプログラム固定後のマイクロコンピュータについて説明するための図である。
【図３１】本発明の半導体記憶装置を内蔵するマイクロコンピュータを用いて開発を行なう場合を説明するための図である。
【図３２】図３１（ａ）で説明した開発用のマイクロコンピュータがパッケージに収納されている構造の一例を示した図である。
【符号の説明】
１ 半導体記憶装置、２ ＣＰＵ、４ 制御回路、６ ロウ／コラムデコーダ、１２，１４ 切替スイッチ、２２〜２８，６８２，６８４ メモリセルアレイ、３０〜３８，６８６ センスアンプ帯、４０ プリアンプ＆ライトドライバ、５２，６０，１５２，１６０ イコライズ回路、５４，５８，１５４，１５８ 接続回路、５６，１５６ 選択ゲート、３０２ ｐ型基板、３０４，３０６，３５２〜３５６ 素子分離領域、３１４〜３２０，３７０〜３７９，４０２ 配線、３２２〜３２６，３３６，３８０〜３９２，４００，４０１，５３２〜５４２，６３２〜６４２ コンタクトホール、３２８，３３０，３３１，３３４，３３８，３９４，３９８ 導電膜、３３２，３９６ 絶縁膜、３３３ 領域、３２７，３２９，３９０〜３９３，３９５，３９７，６０１〜６０８ 開口部、３０８〜３１２，３５８〜３６８ ｎ型不純物領域、６１２〜６２２ 活性領域、６５１，６５２，６５６，６５７，Ｕ００Ｌ〜Ｕ３１Ｌ，Ｕ００Ｒ〜Ｕ３１Ｒ メモリセルユニット、６８０ 主要部、８００，８０２，９８０ リファレンスセル、８９０，８９２ ロウデコード回路、８９４，８９６ ワード線ドライバ、８９８，８９９ 切替スイッチ、７００〜７３３，７５０〜７８３，ＭＣ，９６１，９６２，９７１，９７２ メモリセル、９８８ アクセストランジスタ、９９９ マイクロコンピュータ、１０００ 開発用マイクロコンピュータ、１００１ａ フラッシュメモリチップ、１００１ｂ，１００１ｃ マイクロコンピュータチップ、１００２ パッド、１００３ ボンディングワイヤ、１００４ リード、１００５ ダイパッド、５０１〜５０８，８１４，８１６，８２６，８２４，８３６，８３４，８５４，８５６，８６６，８６４，８７６，８７４，８８６，８８４，９８４，９８６，Ｃ００〜Ｃ３３ キャパシタ、ＢＬ，ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ０Ａ，／ＢＬ０Ａ，ＢＬ１Ａ，／ＢＬ１Ａ，ＢＬ０Ｂ，／ＢＬ０Ｂ，ＢＬ１Ｂ，／ＢＬ１Ｂ，ＢＬ０Ｃ，／ＢＬ０Ｃ，ＢＬ１Ｃ，／ＢＬ１Ｃ，ＢＬ０Ｄ，／ＢＬ０Ｄ，ＢＬ１Ｄ，／ＢＬ１Ｄ，ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ，ＢＬＣ，／ＢＬＣ，ＢＬＤ，／ＢＬＤ，ＢＬＲ，／ＢＬＲ ビット線、ＣＳＬ０，ＣＳＬ１ コラム選択線、ＤＢ データバス、ＧＩＯ，／ＧＩＯ グローバルＩＯ線、ＳＡ０，ＳＡ１ センスアンプ、Ｔ００〜Ｔ１００トランジスタ、ＷＬ，ＷＬ０〜ＷＬｎ，ＷＬ０＿Ｌ〜ＷＬ３＿Ｌ，ＷＬ０＿Ｒ〜ＷＬ３＿Ｒ，ＷＬＧ，ＲＷＬ０３Ｌ，ＰＷＬ０３Ｌ，ＲＷＬ０３Ｒ，ＰＷＬ０３Ｒ，ＲＷＬ１２Ｌ，ＰＷＬ１２Ｌ，ＲＷＬ１２Ｒ，ＰＷＬ１２Ｒ ワード線。
【発明の属する技術分野】
この発明は半導体装置に関し、より特定的には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の少なくとも一部分を、工程変更により読出専用メモリ（ＲＯＭ）としたメモリを備える半導体装置に関する。
【０００２】
【従来の技術】
電気製品に組込まれる組込用マイクロコンピュータなどでは、システムプログラムの初期開発時にはフラッシュメモリが混載されたマイクロコンピュータが使用されるのが一般的である。フラッシュメモリが混載されたマイクロコンピュータはシステムプログラムを容易に変更できる。このため、製品に搭載した状態でもプログラムを何度も書換えて動作確認をしつつプログラム開発ができる。
【０００３】
一方、プログラム開発が終了し、プログラムの内容が固定された後の量産時においては、ＲＯＭ搭載マイクロコンピュータを使用することが一般的に行なわれてきた。量産時にフラッシュメモリをＲＯＭに置き換えるのは、フラッシュメモリを搭載するマイクロコンピュータに比べＲＯＭを搭載するマイクロコンピュータはチップ面積が小さいため価格が安いからである。
【０００４】
【特許文献１】
特開平５−３１４７７６号公報
【０００５】
【特許文献２】
特開平５−１８９９８８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、このような場合には、開発時と量産時で２種類のチップを用意しなければならないという問題点があった。また、最先端の微細化プロセスには、フラッシュメモリを混載することが製造上困難となりつつあることも問題点となっている。
【０００７】
このように２種類のチップを用意する場合の開発期間の短縮のために、マスタスライス方式を適用することが考えられる。マスタスライス方式とは、トランジスタを配置した標準チップを予め準備するマスタ工程と、要求機能によってトランジスタ間の電気接続を変更するスライス工程からなる製造手法である。マスタ工程がすでに施され、ウェルの形成から始まりトランジスタの形成までが完了しているマスタスライスを作り溜めておくことにより、要求機能が確定した時点からすぐにスライス工程を行なうことができ開発期間が短縮される。
【０００８】
具体的には、マイクロコンピュータチップに搭載されるメモリをすべてランダムアクセスメモリ（ＲＡＭ）として内蔵しておき、開発時には外部からこのＲＡＭにプログラムをロードして動作させる。そして、量産時には、スライス工程のスライスマスクを改定することによってプログラム領域のＲＡＭをプログラムコードが記憶されたＲＯＭに変更することができればよい。これにより、開発時と量産時のＬＳＩを１つのマスタスライスで実現することができ、また、ＲＡＭ領域とＲＯＭ領域の容量比率を自由に変更できるという利点も生まれる。
【０００９】
このような目的を実現するために、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）をＲＯＭに変更することも可能である。このような検討が特許文献１（特開平５−３１４７７６号公報）に記載されている。しかしながら、ＳＲＡＭは、ＲＯＭに比べて約５倍以上の面積を有しているため、量産時のチップ面積が大きくなってしまう。したがって、ＳＲＡＭを使用することはコスト的に困難である。
【００１０】
ＳＲＡＭよりも面積が小さいＤＲＡＭをＲＯＭに変更することもたとえば特許文献１（特開平５−３１４７７６号公報）や特許文献２（特開平５−１８９９８８号公報）に開示されている。しかしながら、特許文献２では、ＤＲＡＭセルをＲＯＭに変更する場合には、メモリセルのアクセストランジスタのストレージノードを固定電位に接続するのであるが、この固定電位はハイレベルまたはローレベルのいずれか一方となっている。そして、固定電位の逆データを記憶するためには、ストレージノードを固定電位に接続することはせずにスタートアップ時に固定電位と逆データをＤＲＡＭセルに書込むことによって記憶する。この技術では、スタートアップ時には固定データと反対のデータを全面書込してキャパシタにデータを書込む必要があり、さらに動作中はリフレッシュ動作が必要になるため完全な不揮発性メモリとはならない。
【００１１】
また、この技術にはＤＲＡＭのメモリセルに含まれるキャパシタのストレージノードの対極であるセルプレートを固定電位とし、キャパシタの絶縁膜を選択的にエッチングするような工程が必要となる。この場合は工程が追加となるし、キャパシタの絶縁膜は非常に薄いので、選択的にこの絶縁膜だけをエッチングするのは非常に困難である。たとえば下地のキャパシタ電極や層間絶縁膜とともに絶縁膜を孔あけするのは容易であるが、特定のメモリセルのみに絶縁膜を付加して、他のメモリセルを絶縁膜無しにするのはレジスト除去時に絶縁膜自身にダメージを与えるおそれがある。
【００１２】
また、特許文献１（特開平５−３１４７７６号公報）に記載されたＤＲＡＭセルのレイアウトでは、メモリセルのストレージノードを接地電位および電源電位の２種類の固定電位の両方に接続可能とする必要がある。このような２種類の固定電位をストレージノードに選択的に供給するためには、ワード線に匹敵するピッチで２種類の電源配線を配置する必要があり歩留りの低下が懸念される。
【００１３】
この発明はＲＡＭとしては通常のＲＯＭと同等以下のメモリ面積を実現できるＤＲＡＭセルを使用しつつ、読出のための周辺回路レイアウトをほとんど変更することなく、ＤＲＡＭセルをスライスマスク（トランジスタ形成以降の主として配線工程のマスク）の改定によりＲＯＭに変更できる半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明は要約すれば、半導体装置であって、第１の領域に配置され、揮発的に情報の記憶を行なう第１のメモリセルアレイを備える。第１のメモリセルアレイは、第１の固定電位が与えられる第１の電極プレートと、第１の電極プレートと絶縁膜を介して対向して配置される複数の第２の電極プレートと、複数の第１のビット線と、複数の第１のワード線と、複数の第２の電極プレートにそれぞれ一方端が接続される複数の第１のアクセストランジスタとを含む。複数の第１のアクセストランジスタの各々は、複数の第１のビット線のうちの対応するビット線に他方端が接続され、複数の第１のワード線のうちの対応するワード線に制御電極が接続される。半導体装置は、第２の領域に配置され、不揮発的に情報の記憶を行なう第２のメモリセルアレイをさらに備える。第２のメモリセルアレイは、第２の固定電位が与えられ、複数の第２の電極プレートと同一工程で形成される第３の電極プレートと、複数の第２のビット線と、複数の第２のワード線と、複数の第２のアクセストランジスタとを含む。複数の第２のアクセストランジスタの各々は、制御電極が複数の第２のワード線のうちの対応するワード線に接続され、一方端が複数の第２のビット線のうちの対応するビット線に接続され、他方端が第３の電極プレートに接続されるか否かが保持情報に応じて決定される。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１６】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００１７】
図１を参照して、半導体記憶装置１は、中央処理装置（ＣＰＵ）２からアドレス信号ＡＤＲを受けるロウ／コラムデコーダ６と、ＣＰＵ２からコマンド信号ＣＭＤを受ける制御回路４と、メモリセルアレイ２２〜２８と、センスアンプ帯３０〜３８と、プリアンプ＆ライトドライバ４０と、切替スイッチ１２〜１８とを含む。
【００１８】
メモリセルアレイ２２〜２８の各々は、行列状に配列されるメモリセルＭＣと、メモリセルＭＣの列に対応して設けられるビット線ＢＬと、メモリセルＭＣの行に対応して設けられるワード線ＷＬとを含む。図１においては、メモリセルアレイ２６のメモリセルＭＣ，ビット線ＢＬおよびワード線ＷＬが代表的に１つずつ示されている。
【００１９】
ロウ／コラムデコーダ６は、ＣＰＵ２からアドレス信号ＡＤＲを受取り、メモリセルアレイ２６のワード線ＷＬを選択する。また同時にセンスアンプ帯に選択信号を出力しビット線の選択を行なう。
【００２０】
制御回路４は、ＣＰＵ２から与えられたコマンド信号ＣＭＤに応じて読出動作や書込動作の指示をチップの全体に対して行なう。センスアンプ帯は、ビット線から読出されたメモリセルＭＣのデータを増幅してプリアンプに出力する。プリアンプはデータバスＤＢにデータ出力信号ＤＯを出力する。またライトドライバはデータバスＤＢから受けたデータ入力信号ＤＩを増幅してセンスアンプ帯に出力する。センスアンプ帯において選択されたビット線を経由してメモリセルにこのデータ入力信号が伝達される。
【００２１】
切替スイッチ１２〜１８は、マスタスライス工程以降で各メモリセルアレイについてＲＯＭとＲＡＭの切換が指定されるスイッチである。切替スイッチ１２〜１８は、メモリセルアレイ２２〜２８に対応してそれぞれ設けられている。
【００２２】
図２は、図１におけるセンスアンプ帯とメモリセルアレイの説明をするための回路図である。
【００２３】
図２を参照して、メモリセルアレイ２２および２４がセンスアンプ帯３２を共有している。メモリセルアレイ２２は、図１の切替スイッチ１２がＲＡＭ動作の選択をしているので、ＲＡＭセルアレイとして動作する。このようにＲＡＭ動作を行なうメモリセルアレイをこの明細書ではＲＡＭ部とも呼ぶことにする。一方、メモリセルアレイ２４は、図１の切替スイッチ１４がＲＯＭ動作の選択をしているのでＲＯＭセルアレイとして動作する。このようにＲＯＭ動作を行なうメモリセルアレイをこの明細書ではＲＯＭ部とも呼ぶことにする。
【００２４】
メモリセルアレイ２２は、メモリセルユニットＵ００Ｌ〜Ｕ３１Ｌを含む。メモリセルユニットＵ００Ｌ〜Ｕ３１Ｌは、各々が２つのトランジスタおよび２つのキャパシタを含む、いわゆるツインメモリセルである。
【００２５】
メモリセルユニットＵ００Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ００と、キャパシタＣ００の他方端とビット線ＢＬ０Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ００と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ０１と、キャパシタＣ０１の他方端とビット線／ＢＬ０Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ０１とを含む。ＮチャネルＭＯＳトランジスタＴ００，Ｔ０１のゲートはともにワード線ＷＬ０＿Ｌに接続される。
【００２６】
メモリセルユニットＵ０１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ０２と、キャパシタＣ０２の他方端とビット線ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ０２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ０３と、キャパシタＣ０３の他方端とビット線／ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ０３とを含む。ＮチャネルＭＯＳトランジスタＴ０２，Ｔ０３のゲートはともにワード線ＷＬ０＿Ｌに接続される。
【００２７】
メモリセルユニットＵ１０Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１０と、キャパシタＣ１０の他方端とビット線ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１０と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１１と、キャパシタＣ１１の他方端とビット線／ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１１とを含む。ＮチャネルＭＯＳトランジスタＴ１０，Ｔ１１のゲートはともにワード線ＷＬ１＿Ｌに接続される。
【００２８】
メモリセルユニットＵ１１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１２と、キャパシタＣ１２の他方端とビット線ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ１３と、キャパシタＣ１３の他方端とビット線／ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ１３とを含む。ＮチャネルＭＯＳトランジスタＴ１２，Ｔ１３のゲートはともにワード線ＷＬ１＿Ｌに接続される。
【００２９】
メモリセルユニットＵ２０Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２０と、キャパシタＣ２０の他方端とビット線ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２０と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２１と、キャパシタＣ２１の他方端とビット線／ＢＬ０Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２１とを含む。ＮチャネルＭＯＳトランジスタＴ２０，Ｔ２１のゲートはともにワード線ＷＬ２＿Ｌに接続される。
【００３０】
メモリセルユニットＵ２１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２２と、キャパシタＣ２２の他方端とビット線ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ２３と、キャパシタＣ２３の他方端とビット線／ＢＬ１Ａとの間に接続されるＮチャネルＭＯＳトランジスタＴ２３とを含む。ＮチャネルＭＯＳトランジスタＴ２２，Ｔ２３のゲートはともにワード線ＷＬ２＿Ｌに接続される。
【００３１】
メモリセルユニットＵ３０Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３０と、キャパシタＣ３０の他方端とビット線ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３０と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３１と、キャパシタＣ３１の他方端とビット線／ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３１とを含む。ＮチャネルＭＯＳトランジスタＴ３０，Ｔ３１のゲートはともにワード線ＷＬ３＿Ｌに接続される。
【００３２】
メモリセルユニットＵ３１Ｌは、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３２と、キャパシタＣ３２の他方端とビット線ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３２と、一方端がセルプレート電位ＶＣＰに結合されるキャパシタＣ３３と、キャパシタＣ３３の他方端とビット線／ＢＬ１Ｂとの間に接続されるＮチャネルＭＯＳトランジスタＴ３３とを含む。ＮチャネルＭＯＳトランジスタＴ３２，Ｔ３３のゲートはともにワード線ＷＬ３＿Ｌに接続される。
【００３３】
ビット線ＢＬ０Ａ，／ＢＬ０Ａ，ＢＬ１Ａ，／ＢＬ１Ａは、センスアンプ帯３２に接続される。一方、ビット線ＢＬ０Ｂ，／ＢＬ０Ｂ，ＢＬ１Ｂ，／ＢＬ１Ｂはセンスアンプ帯３０に接続される。
【００３４】
メモリセルアレイ２４は、ＲＡＭ部であればキャパシタのストレージノードに相当する部分が、後に説明するように、接続された１つのプレートとなっている。メモリセルアレイ２４のこのプレートには接地電位が供給される。本明細書では、このプレートを固定電位プレートと呼ぶこととする。
【００３５】
メモリセルアレイ２４は、各々がデータ１ビットを不揮発的に記憶するメモリセルユニットＵ００Ｒ〜Ｕ３１Ｒを含む。
【００３６】
メモリセルユニットＵ００Ｒは、一方端がビット線ＢＬ０Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ０＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ４０と、ビット線／ＢＬ０Ｄと固定電位プレートとの間に接続されゲートがワード線ＷＬ０＿Ｒに接続されるＮチャネルＭＯＳトランジスタＴ４１とを含む。
【００３７】
メモリセルユニットＵ０１Ｒは、一方端がビット線ＢＬ１Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ０＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ４２と、ビット線／ＢＬ１Ｄと固定電位プレートとの間に接続されゲートがワード線ＷＬ０＿Ｒに接続されるＮチャネルＭＯＳトランジスタＴ４３とを含む。
【００３８】
メモリセルユニットＵ１０Ｒは、ビット線／ＢＬ０Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５０と、一方端がビット線／ＢＬ０Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５１とを含む。
【００３９】
メモリセルユニットＵ１１Ｒは、一方端がビット線ＢＬ１Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５２と、ビット線ＢＬ１Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ１＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ５３とを含む。
【００４０】
メモリセルユニットＵ２０Ｒは、一方端がビット線ＢＬ０Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６０と、ビット線／ＢＬ０Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６１とを含む。
【００４１】
メモリセルユニットＵ２１Ｒは、ビット線ＢＬ１Ｃと固定電位プレートとの間に接続されゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６２と、一方端がビット線／ＢＬ１Ｃと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ２＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ６３とを含む。
【００４２】
メモリセルユニットＵ３０Ｒは、一方端がビット線ＢＬ０Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７０と、ビット線／ＢＬ０Ｄと固定電位プレートとの間に接続されゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７１とを含む。
【００４３】
メモリセルユニットＵ３１Ｒは、一方端がビット線ＢＬ１Ｄと接続され他方端が固定電位プレートと分離されてフローティング状態とされ、ゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７２と、ビット線／ＢＬ１Ｄと固定電位プレートとの間に接続されゲートにワード線ＷＬ３＿Ｒが接続されるＮチャネルＭＯＳトランジスタＴ７３とを含む。
【００４４】
ビット線ＢＬ０Ｃ，／ＢＬ０Ｃ，ＢＬ１Ｃ，／ＢＬ１Ｃは、センスアンプ帯３４に接続される。一方ビット線ＢＬ０Ｄ，／ＢＬ０Ｄ，ＢＬ１Ｄ，／ＢＬ１Ｄはセンスアンプ帯３２に接続される。
【００４５】
図３は、図２におけるセンスアンプ帯３２の構成を示した回路図である。
図３を参照して、センスアンプ帯３２は、ビット線ＢＬ０Ａと／ＢＬ０Ａとをイコライズ電位ＶＢＬに設定するためのイコライズ回路５２と、ビット線ＢＬ０Ａ，／ＢＬ０Ａを信号ＢＬＩ＿Ｌに応じてそれぞれビット線ＢＬ０，／ＢＬ０に接続する接続回路５４と、イネーブル信号ＳＡＥ，／ＳＡＥに応じてビット線ＢＬ０，／ＢＬ０の間に生ずる電位差を増幅するセンスアンプＳＡ０とを含む。
【００４６】
センスアンプ帯３２は、さらに、コラム選択線ＣＳＬ０の活性化に応じてビット線ＢＬ０，／ＢＬ０をそれぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続する選択ゲート５６と、信号ＢＬＩ＿Ｒに応じてビット線ＢＬ０Ｄ，／ＢＬ０Ｄをそれぞれビット線ＢＬ０，／ＢＬ０と接続する接続回路５８と、イコライズ信号ＢＬＥＱ＿Ｒに応じてビット線ＢＬ０Ｄ，／ＢＬ０Ｄをイコライズ電位ＶＢＬにイコライズするイコライズ回路６０とを含む。
【００４７】
センスアンプ帯３２は、さらに、ビット線ＢＬ１Ａと／ＢＬ１Ａとをイコライズ電位ＶＢＬに設定するためのイコライズ回路１５２と、ビット線ＢＬ１Ａ，／ＢＬ１Ａを信号ＢＬＩ＿Ｌに応じてそれぞれビット線ＢＬ１，／ＢＬ１に接続する接続回路１５４と、イネーブル信号ＳＡＥ，／ＳＡＥに応じてビット線ＢＬ１，／ＢＬ１の間に生ずる電位差を増幅するセンスアンプＳＡ１とを含む。
【００４８】
センスアンプ帯３２は、さらに、コラム選択線ＣＳＬ１の活性化に応じてビット線ＢＬ１，／ＢＬ１をそれぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続する選択ゲート１５６と、信号ＢＬＩ＿Ｒに応じてビット線ＢＬ１Ｄ，／ＢＬ１Ｄをそれぞれビット線ＢＬ１，／ＢＬ１と接続する接続回路１５８と、イコライズ信号ＢＬＥＱ＿Ｒに応じてビット線ＢＬ１Ｄ，／ＢＬ１Ｄをイコライズ電位ＶＢＬに設定するためのイコライズ回路１６０とを含む。
【００４９】
イコライズ回路５２は、ビット線ＢＬ０Ａとビット線／ＢＬ０Ａとの間に接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ０Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ０Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７６とを含む。
【００５０】
接続回路５４は、ビット線ＢＬ０Ａとビット線ＢＬ０との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ７８と、ビット線／ＢＬ０Ａとビット線／ＢＬ０との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ８０とを含む。
【００５１】
センスアンプＳＡ０は、ソースが電源電位ＶｄｄＬに結合されゲートにイネーブル信号／ＳＡＥを受けるＰチャネルＭＯＳトランジスタ８２と、ＰチャネルＭＯＳトランジスタ８２のドレインとビット線ＢＬ０との間に接続されゲートにビット線／ＢＬ０が接続されるＰチャネルＭＯＳトランジスタ８４と、ＰチャネルＭＯＳトランジスタ８２のドレインとビット線／ＢＬ０との間に接続されゲートにビット線ＢＬ０が接続されるＰチャネルＭＯＳトランジスタ８８とを含む。
【００５２】
センスアンプＳＡ０は、さらに、ソースが接地電位に結合されゲートにイネーブル信号ＳＡＥを受けるＮチャネルＭＯＳトランジスタ９２と、ビット線ＢＬ０とＮチャネルＭＯＳトランジスタ９２のドレインとの間に接続されゲートにビット線／ＢＬ０が接続されるＮチャネルＭＯＳトランジスタ８６と、ビット線／ＢＬ０とＮチャネルＭＯＳトランジスタ９２のドレインとの間に接続されゲートにビット線ＢＬ０が接続されるＮチャネルＭＯＳトランジスタ９０とを含む。
【００５３】
選択ゲート５６は、ビット線ＢＬ０とグローバルＩＯ線ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ０が接続されるＮチャネルＭＯＳトランジスタ９４と、ビット線／ＢＬ０とグローバルＩＯ線／ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ０が接続されるＮチャネルＭＯＳトランジスタ９６とを含む。
【００５４】
接続回路５８は、ビット線ＢＬ０とビット線ＢＬ０Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ９８と、ビット線／ＢＬ０とビット線／ＢＬ０Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１００とを含む。
【００５５】
イコライズ回路６０は、ビット線ＢＬ０Ｄとビット線／ＢＬ０Ｄとの間に接続されゲートにイコライズ信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１０２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ０Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１０４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線／ＢＬ０Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１０６とを含む。
【００５６】
イコライズ回路１５２は、ビット線ＢＬ１Ａとビット線／ＢＬ１Ａとの間に接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ１Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ１Ａに接続されゲートに信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７６とを含む。
【００５７】
接続回路１５４は、ビット線ＢＬ１Ａとビット線ＢＬ１との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１７８と、ビット線／ＢＬ１Ａとビット線／ＢＬ１との間に接続されゲートに信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジスタ１８０とを含む。
【００５８】
センスアンプＳＡ１は、ソースが電源電位ＶｄｄＬに結合されゲートにイネーブル信号／ＳＡＥを受けるＰチャネルＭＯＳトランジスタ１８２と、ＰチャネルＭＯＳトランジスタ１８２のドレインとビット線ＢＬ１との間に接続されゲートにビット線／ＢＬ１が接続されるＰチャネルＭＯＳトランジスタ１８４と、ＰチャネルＭＯＳトランジスタ１８２のドレインとビット線／ＢＬ１との間に接続されゲートにビット線ＢＬ１が接続されるＰチャネルＭＯＳトランジスタ１８８とを含む。
【００５９】
センスアンプＳＡ１は、さらに、ソースが接地電位に結合されゲートにイネーブル信号ＳＡＥを受けるＮチャネルＭＯＳトランジスタ１９２と、ビット線ＢＬ１とＮチャネルＭＯＳトランジスタ１９２のドレインとの間に接続されゲートにビット線／ＢＬ１が接続されるＮチャネルＭＯＳトランジスタ１８６と、ビット線／ＢＬ１とＮチャネルＭＯＳトランジスタ１９２のドレインとの間に接続されゲートにビット線ＢＬ１が接続されるＮチャネルＭＯＳトランジスタ１９０とを含む。
【００６０】
選択ゲート１５６は、ビット線ＢＬ１とグローバルＩＯ線ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ１が接続されるＮチャネルＭＯＳトランジスタ１９４と、ビット線／ＢＬ１とグローバルＩＯ線／ＧＩＯとの間に接続されゲートにコラム選択線ＣＳＬ１が接続されるＮチャネルＭＯＳトランジスタ１９６とを含む。
【００６１】
接続回路１５８は、ビット線ＢＬ１とビット線ＢＬ１Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ１９８と、ビット線／ＢＬ１とビット線／ＢＬ１Ｄとの間に接続されゲートに信号ＢＬＩ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２００とを含む。
【００６２】
イコライズ回路１６０は、ビット線ＢＬ１Ｄとビット線／ＢＬ１Ｄとの間に接続されゲートにイコライズ信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２０２と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線ＢＬ１Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２０４と、一方端がイコライズ電位ＶＢＬに結合され他方端がビット線／ＢＬ１Ｄに接続されゲートに信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタ２０６とを含む。
【００６３】
図４（ａ）〜図４（ｃ）は、ＲＡＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【００６４】
図４（ａ）〜図４（ｂ）を参照して、メモリセルアレイがＲＡＭとして使用される場合のスタック型ＤＲＡＭセルについて説明する。図４（ａ）は、図２におけるメモリセルユニットＵ１０Ｌ，Ｕ２０Ｌの回路を、配置に対応させて抽出して示したものである。接続関係については、図２で説明しているので説明は繰返さない。
【００６５】
図４（ｂ）は、図４（ａ）のビット線ＢＬ０Ａに接続されるトランジスタＴ１０，Ｔ２０とキャパシタＣ１０，Ｃ２０について示した平面図である。キャパシタＣ１０の中心がワード線ＷＬ０＿Ｌとワード線ＷＬ１＿Ｌとの間に配置されている。またキャパシタＣ２０の中心がワード線ＷＬ２＿Ｌとワード線ＷＬ３＿Ｌとの間に配置されている。そしてキャパシタＣ１０，Ｃ２０の上にワード線と直交するようにビット線ＢＬ０Ａが配置され、ワード線ＷＬ１＿Ｌとワード線ＷＬ２＿Ｌとの間においてコンタクトホールによってトランジスタのソース／ドレインに接続されている。
【００６６】
図４（ｃ）は図４（ｂ）のＩ−Ｉ断面における断面図である。図４（ｂ）、図４（ｃ）を参照して、ｐ型基板３０２の主表面上に素子分離領域３０４，３０６が形成され、素子分離領域３０４，３０６の間の領域にｎ型不純物領域３０８，３１０，３１２が形成されている。素子分離領域３０４の上部にはワード線ＷＬ０＿Ｌに相当する配線３１４が形成される。またｎ型不純物領域３０８，３１０の間の領域の上部にはワード線ＷＬ１＿Ｌに相当する配線３１６が形成される。ｎ型不純物領域３１０，３１２の間の領域の上部にはワード線ＷＬ２＿Ｌに相当する配線３１８が形成される。素子分離領域３０６の上部にはワード線ＷＬ３＿Ｌに相当する配線３２０が形成される。なお配線３１４〜３２０はたとえば多結晶シリコンで形成されている。
【００６７】
ｎ型不純物領域３０８，３１０，３１２の上部には絶縁膜にコンタクトホール３２２，３２４，３２６が設けられその中には導電性のプラグが形成される。コンタクトホール３２２，３２６の上部には、それぞれ導電膜３２８，３３０が形成される。導電膜３２８，３３０は、キャパシタＣ１０，Ｃ２０のストレージノード側電極となる。導電膜３２８，３３０の上部には、薄い絶縁膜３３２が形成される。絶縁膜３３２の上部にはセルプレート電極となる導電膜３３４が形成される。
【００６８】
そして、コンタクトホール３２４の上部にコンタクトホール３３６が設けられ、導電性のプラグがその内部に形成され、そしてその上部にビット線ＢＬ０Ａに相当する導電膜３３８が形成される。
【００６９】
図５は、図２におけるＲＯＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【００７０】
図５（ａ）は、図２のメモリセルユニットＵ１０Ｒ，Ｕ２０Ｒ，Ｕ５０Ｒ，Ｕ６０Ｒを実際のメモリセルの配置に対応させて描いた回路図である。素子の接続関係については、図２で説明しているので説明は繰返さない。
【００７１】
図５（ｂ）は、ビット線ＢＬ０Ｃに接続される図５（ａ）に示されたトランジスタＴ５０，Ｔ６０，Ｔ９０，Ｔ１００に対応する配置を説明するための平面図である。ワード線ＷＬＧ，ＷＬ０＿Ｒ〜ＷＬ７＿Ｒに直交するようにビット線ＢＬ０Ｃが配置されている。
【００７２】
図５（ｃ）は、図５（ｂ）におけるＩＩ−ＩＩ断面の断面図である。
図５（ｂ），図５（ｃ）を参照して、ｐ型基板３０２の上部には、素子分離領域３５２，３５４，３５６が形成され、素子分離領域３５２，３５４の間の領域には、ｎ型不純物領域３５８，３６０，３６２が形成される。また素子分離領域３５４，３５６の間の領域にはｎ型不純物領域３６４，３６６，３６８が形成される。素子分離領域３５２の上部には配線３７０，３７１，３７２が形成される。またｎ型不純物領域３５８，３６０の間の領域の上部には配線３７３が形成される。同様にｎ型不純物領域３６０，３６２の間の領域の上部には配線３７４が形成される。
【００７３】
また、素子分離領域３５４の上部には配線３７５，３７６が形成される。ｎ型不純物領域３６４，３６６の間の領域の上部には配線３７７が形成される。ｎ型不純物領域３６６，３６８の間の領域の上部には配線３７８が形成される。素子分離領域３５６の上部には配線３７９が形成される。
【００７４】
たとえば配線３７０〜３７９は多結晶シリコンで形成される。配線３７０は、図５（ｂ）のワード線ＷＬＧに相当し、配線３７２〜３７９は、それぞれワード線ＷＬ０＿Ｒ〜ＷＬ７＿Ｒに相当する。配線３７０に接続するためにコンタクトホール３８０が設けられその中に導電性のプラグが形成される。
【００７５】
ｎ型不純物領域３５８の上部にはコンタクトホール３８２が設けられコンタクトホール３８２の内部には導電性のプラグが形成される。ｎ型不純物領域３６０の上部にはコンタクトホール３８４が設けられその内部に導電性のプラグが形成される。ｎ型不純物領域３６２の上部にはコンタクトホール３８６が設けられ、その内部に導電性のプラグが形成される。
【００７６】
ｎ型不純物領域３６４，３６６，３６８の上部にはそれぞれコンタクトホール３８８，３９０，３９２が設けられ、これらの内部には各々導電性のプラグが形成される。
【００７７】
次にＲＡＭセルアレイからＲＯＭセルアレイに変更する際に大きく異なる部分について説明する。コンタクトホール３８０，３８２，３９２の上部にはＤＲＡＭであればキャパシタ形成用の開口部に相当する開口部３９０，３９１，３９３がそれぞれ設けられる。図５（ａ）において各トランジスタのビット線に結合される一方端と異なる他方端が、この開口部を形成するか否かで、接地電位に結合されるか否かが決定される。
【００７８】
開口部３９０，３９１，３９３の内部には導電膜３９４が形成されている。この導電膜３９４には配線３７０およびコンタクトホール３８０内の導電性プラグを介して接地電位が供給されている。不純物領域３５８の上部にコンタクトホール３８２が存在し、かつ、開口部３４４が存在することにより、不純物領域３５８は、導電膜３９４に接続されこれにより接地電位に結合されることになる。
【００７９】
一方、不純物領域３６２の上部にはコンタクトホール３８６が設けられているが、その上の絶縁膜には開口部３４４に対応する開口部は設けられていない。したがって、不純物領域３６２は導電膜３９４から分離されているので、図５（ａ）に示すように、トランジスタＴ６０のビット線に接続される一方端と異なる他方端は接地電位から分離されることになる。
【００８０】
導電膜３９４の上部には、ＤＲＡＭセルアレイのキャパシタの電極間絶縁膜に相当する薄い絶縁膜３９６が形成され、さらにその上にＤＲＡＭセルアレイのセルプレートに相当する導電膜３９８が形成される。この導電膜３９８は、セルプレート電位とは分離されており、フローティング状態か、または、固定電位プレートである導電膜３９４と等しい接地電位に結合される。
【００８１】
そしてコンタクトホール３８４，３９０の上部にビット線を接続するためのコンタクトホール４００，４０１がそれぞれ設けられ、その中に導電性のプラグが形成される。そしてコンタクトホール４００，４０１が設けられた絶縁膜の上部にビット線ＢＬ０Ｃに対応する配線４０２が設けられる。
【００８２】
図６〜図１３は、図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための図である。
【００８３】
図６（ａ），図６（ｂ）を参照して、活性領域上にワード線となる配線３１６，３１８が配置され、交差部にメモリセルトランジスタが形成される。すなわちｐ型基板３０２の活性領域以外の部分には素子分離領域３０４，３０６が形成され、配線３１４，３１６，３１８，３２０がその上に形成され、ｎ型不純物が注入されることにより、ｎ型不純物領域３０８，３１０，３１２が形成される。すなわち、配線３１６をゲート電極とするトランジスタと、配線３１８をゲート電極とするトランジスタとが形成される。
【００８４】
図７（ａ），図７（ｂ）を参照して、ゲート配線上に絶縁膜が成膜された後に、メモリセルトランジスタのソースドレインコンタクト３２２，３２４，３２６が形成される。
【００８５】
図８（ａ），図８（ｂ）を参照して、再び絶縁膜が成膜された後に、ＤＲＡＭにおいて記憶情報である電荷を蓄積するためのキャパシタを形成するための開口部３２７，３２９が設けられる。
【００８６】
図９（ａ），図９（ｂ）を参照して、ＤＲＡＭセルのキャパシタのストレージノードとなる導電膜３３１が、絶縁膜上部と開口部３２７，３２９の内壁に沿って形成される。
【００８７】
図１０（ａ），図１０（ｂ）を参照して、レジストを全面塗布した後に、フォトマスクによって開口部を除いた部分を露光し、露光部のレジストを除去する。その後エッチバックすることで、開口部３２７，３２９の内部にのみ導電膜３２８，３３０を残存させる。そしてキャパシタ電極間の絶縁膜である３３２を成膜する。
【００８８】
図１１（ａ），図１１（ｂ）を参照して、メモリセルキャパシタの対向電極、つまりセルプレートとなる導電膜３３４を全面に形成する。その後領域３３３の内部のみ、ビット線コンタクトホールを形成するために導電膜３３４を除去する。
【００８９】
図１２（ａ），図１２（ｂ）を参照して、キャパシタ対向電極、すなわちセルプレートとなる導電膜３３４上に再度絶縁膜を形成し、その後ビット線コンタクトホール３３６をコンタクトホール３２４内の導電体に接続するために開口する。
【００９０】
図１３（ａ），図１３（ｂ）を参照して、ビット線コンタクトホール３３６の内部に導電体を埋込んだ後に導電膜３３８を形成する。導電膜３３８は、ビット線配線部分を残してエッチングされる。
【００９１】
図１４〜図２１は、図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための図である。
【００９２】
図１４（ａ），図１４（ｂ）を参照して、ｐ型基板３０２の表面上に素子分離領域３５２，３５４，３５６が形成される。そして配線３７０〜３７９が形成される。これらの配線のうち、配線３７１〜３７９はワード線となる。ｎ型不純物が配線３７０〜３７９の上部から注入されるとｎ型不純物領域３５８，３６０，３６２，３６４，３６６，３６８が活性領域に形成される。このようにして配線３７３，３７４，３７７，３７８をゲート電極とするＮチャネルＭＯＳトランジスタが形成される。
【００９３】
図１５（ａ），図１５（ｂ）を参照して、ゲート配線上に絶縁膜が成膜された後にメモリセルトランジスタのソースドレインコンタクトホール３８２，３８４，３８６，３８８，３９０，３９２および接地電位に設定される配線３７０へのコンタクトホール３８０が設けられる。
【００９４】
図１６（ａ），図１６（ｂ）を参照して、再び絶縁膜が成膜された後にＲＯＭ部においてセルデータプログラミング用の開口部３９１，３９３が選択的に設けられる。この選択は、ＲＯＭ部の各メモリセルに記憶するデータの極性に応じて決定される。具体的には、データに対応する転写用マスクを作成し、このマスクを用いて開口部を設けることでプログラミングが行なわれる。
【００９５】
図１７（ａ），図１７（ｂ）を参照して、ＲＯＭ部においては接地電位が与えられた配線層となる導電膜３９４が形成される。この導電膜３９４は、ＲＡＭ部でのストレージノードつまり、図９（ｂ）の導電膜３３１と同時に形成される。
【００９６】
図１８（ａ），図１８（ｂ）を参照して、レジストを全面塗布した後に露光して開口部３９５，３９７のレジストを除去する。その後エッチングを行ない開口部３９５，３９７の導電膜３９４を除去する。ＲＡＭ部においては導電膜３３１は、絶縁膜の開口部の内部のみに残存し、ストレージノードとしてキャパシタ毎に導電膜３２８，３３０に分離されていた。これに対し、ＲＯＭ部においては、導電膜３９４は開口部３９５，３９７以外の部分は、導電膜３９４は１つの固定電極プレートとして残存する。導電膜３９４は、配線３７０と接続されている。配線３７０を経由して固定電位が導電膜３９４に与えられる。
【００９７】
そして、図１０（ｂ）に示したＲＡＭ部におけるキャパシタの電極間の絶縁膜３３２と同時に、絶縁膜３９６が形成される。
【００９８】
図１９（ａ），図１９（ｂ）を参照して、絶縁膜３９６の上部に導電膜３９８が形成されビット線コンタクトホールを設けるため、開口部３９５の導電膜３９８が除去される。この導電膜３９８は、ＲＡＭ部であればセルプレートつまりキャパシタ対向電極となる導電膜３３４に対応する。
【００９９】
図２０（ａ），図２０（ｂ）を参照して、導電膜３９８の上部に絶縁膜が形成された後にビット線用のコンタクトホール４００，４０１が設けられる。
【０１００】
図２１（ａ），図２１（ｂ）を参照して、ビット線用のコンタクトホール４００，４０１の内部に導電体が埋込まれた後に、ビット線として配線４０２が形成される。
【０１０１】
図２２（ａ），図２２（ｂ）は、ＲＡＭ部の記憶動作を説明するための図である。図２２（ａ）は、模式的な平面図である。図２２（ｂ）は図２２（ａ）の平面図に対応する等価回路図である。
【０１０２】
図２２（ａ），図２２（ｂ）を参照して、ＲＡＭ部においては、ワード線が１本活性化された際に相補なビット線に同時に接続される２つのキャパシタで、１ビットの記憶を行なう。すなわち、キャパシタ５０１，５０２の１ペアは、ワード線ＷＬｎによって同時に選択され、１ビットの記憶を行なう。またキャパシタ５０３，５０４の１ペアは、ワード線ＷＬｎ＋１によって同時に選択され、１ビットの記憶を行なう。さらにキャパシタ５０５，５０６の１ペアは、ワード線ＷＬｎ＋２によって同時に選択され、１ビットの記憶を行なう。同様にキャパシタ５０７，５０８の１ペアは、ワード線ＷＬｎ＋３によって同時に選択され、１ビットの記憶を行なう。
【０１０３】
なお、図中５１２，５１４，５１６，５１８，５２０，５２２は活性領域を示し、コンタクトホール５３２，５３４，５４０，５４２はトランジスタと対応のビット線とを接続するためのビット線コンタクトホールを示す。また図２２（ａ）は、キャパシタやコンタクトホールなどが見やすいようにビット線は表示されていない。コンタクトホール５３２，５４０はビット線ＢＬＡに接続するためのコンタクトホールである。コンタクトホール５３６はビット線ＢＬＢに接続するためのコンタクトホールである。コンタクトホール５３４，５４２はビット線／ＢＬＡに接続するためのコンタクトホールである。またコンタクトホール５３８はビット線／ＢＬＢに接続するためのコンタクトホールである。
【０１０４】
図示しないが、ビット線ＢＬＤ，／ＢＬＤおよびビット線ＢＬＣ，／ＢＬＣは、図３で説明したような相補信号を受けて動作するクロスカップル型センスアンプに接続されている。
【０１０５】
センスアンプが活性化されると、片方のビット線は電源電位ＶｄｄＬとなり、他方のビット線は接地電位に設定される。ＲＡＭ部においては、書込時にキャパシタ５０１，５０２の一方のストレージノードがセンスアンプによって電源電位に保持され、他方のストレージノードが接地電位が保持される。例えば、電源電位ＶｄｄＬとして、０．８〜２．５Ｖ程度の電位が使用される。他のキャパシタの対に関しても一方のストレージノードが電源電位に保持され、他方のストレージノードが接地電位に保持される。
【０１０６】
読出時においては、ビット線対にメモリセルキャパシタからの電荷が相補的に読出される。これによってビット線対に生じた電位の変化がセンスアンプによって増幅されることにより、データが読出される。
【０１０７】
図２３（ａ），図２３（ｂ）は、ＲＯＭ部のデータ記憶と読出時について説明するための図である。
【０１０８】
図２３（ａ），図２３（ｂ）を参照して、絶縁膜の開口部６０１〜６０８は記憶すべきデータに応じて選択的に設けられる。図２３（ａ）に示すように、開口部６０１，６０４，６０６，６０７は破線で示されており、開口部６０２，６０３，６０５，６０８は実線で示されている。これは、図２３（ｂ）に示すように、一方端がビット線に接続されるトランジスタの他方端に相当するソース／ドレイン領域を接地電位に結合する場合には図２３（ａ）中では実線であらわし開口部を設けることを示し、この他方端を接地電位に結合しない場合には破線であらわし開口部は設けないということを示している。
【０１０９】
なお、図２３（ａ）は、活性領域やコンタクトホールなどが見やすいようにビット線は表示されていない。活性領域６１２，６２０にはそれぞれビット線に接続するためのコンタクトホール６３２，６４０が設けられているが、これはビット線ＢＬＣに接続するためのコンタクトホールである。また活性領域６１６にはビット線コンタクトホール６３６が設けられているがこれはビット線ＢＬＤに接続するためのコンタクトホールである。同様に活性領域６１４，６２２にはそれぞれビット線コンタクトホール６３４，６４２が設けられているが、これはビット線／ＢＬＣに接続するためのコンタクトホールである。また活性領域６１８にはビット線コンタクトホール６３８が設けられているが、これはビット線／ＢＬＤに接続するためのコンタクトホールである。
【０１１０】
図２４（ａ）〜図２４（Ｃ）は、ＲＡＭ部の読出動作を説明するための図である。
【０１１１】
図２４（ａ），図２４（ｂ）を参照して、メモリセルユニット６５１からデータが読出される場合について説明する。まずワード線の電圧としては、アレイ電圧より高い電源電位ＶｄｄＨが使用される。例えば、電源電位ＶｄｄＨとしては、２．５Ｖの電位が使用される。また、ストレージノードの対向電極であるセルプレート電位Ｖｃｐは、アレイ電圧の２分の１すなわちＶｄｄＬ／２が適用される。このように２つのメモリセルキャパシタに相補的にデータを記憶させる方法をツインセル方式と呼んでいる。
【０１１２】
時刻ｔ１において、ワード線ＷＬ０の活性化に応じてビット線ＢＬＢにはＨに対応して僅かに電位が上昇し、一方ビット線／ＢＬＢにおいてはデータＬｏに対応して僅かに電位が下降する。そして時刻ｔ２において、センスアンプのイネーブル信号ＳＡＥの活性化に応じてビット線の電位差が増幅され、ビット線ＢＬＢの電位は電源電位ＶｄｄＬに上昇し、ビット線／ＢＬＢの電位は接地電位まで下がる。
【０１１３】
図２４（ａ）、図２４（ｃ）を参照して、メモリセルユニット６５２からデータが読出される場合について説明する。まず時刻ｔ１においてワード線ＷＬ１の活性化に応じてデータＬｏに応じてビット線ＢＬＡの電位は僅かに下降する。またビット線／ＢＬＡの電位はデータＨｉに対応して僅かに上昇する。
【０１１４】
そして時刻ｔ２においてセンスアンプイネーブル信号ＳＡＥの活性化に応じてビット線ＢＬＡの電位は接地電位に下がり、ビット線／ＢＬＡの電位は電源電位ＶｄｄＬに上昇する。
【０１１５】
図２５（ａ）〜図２５（ｃ）は、ＲＯＭ部の読出動作を説明するための図である。
【０１１６】
図２５（ａ），図２５（ｂ）を参照して、メモリセルユニット６５６からの読出動作を説明する。時刻ｔ１においてワード線ＷＬ０が活性化されると、ビット線／ＢＬＤはアクセストランジスタを介して接地電位に接続される。一方ビット線ＢＬＤは、開口部が設けられていないことによりアクセストランジスタが導通しても接地電位には接続されないので、その電位は電位ＶｄｄＬ／２のままである。
【０１１７】
時刻ｔ２においてセンスアンプイネーブル信号ＳＡＥが電源電位ＶｄｄＬに活性化されると、ビット線ＢＬＤ，／ＢＬＤの間に生じた電位差が拡大される。そしてビット線ＢＬＤの電位は電源電位ＶｄｄＬに上昇し、ビット線／ＢＬＤの電位は接地電位に下がる。
【０１１８】
図２５（ａ），図２５（ｃ）を参照して、メモリセルユニット６５７からの読出動作について説明する。
【０１１９】
時刻ｔ１において、ワード線ＷＬ１の活性化に応じて、ビット線ＢＬＣがアクセストランジスタを介して接地電位に結合される。一方、ビット線／ＢＬＣの電位は、開口部が設けられていないことにより、アクセストランジスタの導通時においてもそのまま電位ＶｄｄＬ／２を維持する。
【０１２０】
そして時刻ｔ２においてセンスアンプイネーブル信号ＳＡＥの活性化に応じてセンスアンプが活性化され、ビット線ＢＬＣ，／ＢＬＣの間の電位差が増幅される。これによりビット線／ＢＬＣの電位は電源電位ＶｄｄＬに上昇し、ビット線ＢＬＣの電位は接地電位に下がる。
【０１２１】
以上説明したように、実施の形態１の半導体記憶装置においては、図２に示したようにＲＡＭ部とＲＯＭ部で全く同じセンスアンプ回路を使用しており、その結果ＲＡＭ回路のキャパシタのストレージノード電極のマスク変更と、メモリセルキャパシタ開口のマスクプログラミングによりＲＡＭ部をＲＯＭ部に変更することができる。すなわち、ＤＲＡＭセルをスライスマスク改訂によりＲＯＭ化できる。
【０１２２】
［実施の形態２］
実施の形態１においては、いわゆるツインセル方式のＤＲＡＭをツインセル方式のＲＯＭに変更できることを示した。これに対し、１つのメモリセルに１つのトランジスタとキャパシタを含むシングルセル方式のＤＲＡＭに対しても予め共通回路としてＤＲＡＭダミーセル領域を用意しておくことでＲＯＭに変更することができる。
【０１２３】
図２６は、実施の形態２の半導体記憶装置の主要部６８０のＲＡＭ部を示した回路図である。ＲＡＭ部は、センスアンプ帯６８６の右側に配置されている。
【０１２４】
図２７は、実施の形態２の半導体記憶装置の主要部６８０のＲＯＭ部を示した回路図である。ＲＯＭ部は、センスアンプ帯６８６の左側に配置されている。
【０１２５】
図２６、図２７を参照して、主要部６８０は、ＤＲＡＭとして動作するメモリセルアレイ６８２と、ＲＯＭとして動作するメモリセルアレイ６８４と、メモリセルアレイ６８２および６８４に共有されるセンスアンプ帯６８６と、メモリセルアレイ６８２に対応して設けられるロウデコード回路８９０と、ロウデコード回路８９０の出力に応じてワード線を駆動するワード線ドライバ８９４と、メモリセルアレイ６８４に対応して設けられるロウデコード回路８９２と、ロウデコード回路８９２の出力に応じてワード線を駆動するワード線ドライバ８９６とを含む。
【０１２６】
主要部６８０は、さらに、ロウデコード回路８９０，８９２の制御をＲＡＭ動作を行なわせるかＲＯＭ動作を行なわせるかによって切換えるための切替スイッチ８９８，８９９を含む。
【０１２７】
メモリセルアレイ６８２は、通常のシングルセル方式のＤＲＡＭと同様のメモリセル７００〜７３３と、リファレンスセル８００とを含む。
【０１２８】
メモリセル７０１，７０２はビット線ＢＬ０Ａに接続される。メモリセル７００，７０３はビット線／ＢＬ０Ａに接続される。メモリセル７１１，７１２はビット線ＢＬ０Ｂに接続される。メモリセル７１０，７１３はビット線／ＢＬ０Ｂに接続される。
【０１２９】
メモリセル７２１，７２２はビット線ＢＬ１Ａに接続される。メモリセル７２０，７２３はビット線／ＢＬ１Ａに接続される。メモリセル７３１，７３２はビット線ＢＬ１Ｂに接続される。メモリセル７３０，７３３はビット線／ＢＬ１Ｂに接続される。
【０１３０】
次にメモリセルとワード線の接続について説明する。メモリセル７００，７１０，７２０，７３０はワード線ＷＬ０＿Ｌに接続される。メモリセル７０１，７１１，７２１，７３１はワード線ＷＬ１＿Ｌに接続される。メモリセル７０２，７１２，７２２，７３２はワード線ＷＬ２＿Ｌに接続される。メモリセル７０３，７１３，７２３，７３３はワード線ＷＬ３＿Ｌに接続される。
【０１３１】
メモリセル７００〜７３３の各々は、接続されるビット線とセルプレートとの間に直列に接続されるアクセストランジスタとキャパシタとを含む。アクセストランジスタのゲートはメモリセルに接続されるワード線に接続されている。
【０１３２】
リファレンスセル８００は、ビット線ＢＬ０Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｌ，ＰＷＬ０３Ｌに接続されるＮチャネルＭＯＳトランジスタ８１８，８１２と、ＮチャネルＭＯＳトランジスタ８１８，８１２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８１４，８１６とを含む。
【０１３３】
リファレンスセル８００は、さらに、ビット線／ＢＬ０Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｌ，ＰＷＬ１２Ｌに接続されるＮチャネルＭＯＳトランジスタ８２８，８２２と、ＮチャネルＭＯＳトランジスタ８２８，８２２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８２６，８２４とを含む。
【０１３４】
リファレンスセル８００は、さらに、ビット線ＢＬ１Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｌ，ＰＷＬ０３Ｌに接続されるＮチャネルＭＯＳトランジスタ８３８，８３２と、ＮチャネルＭＯＳトランジスタ８３８，８３２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８３６，８３４とを含む。
【０１３５】
リファレンスセル８００は、さらに、ビット線／ＢＬ１Ａと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｌ，ＰＷＬ１２Ｌに接続されるＮチャネルＭＯＳトランジスタ８４８，８４２と、ＮチャネルＭＯＳトランジスタ８４８，８４２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８４６，８４４とを含む。
【０１３６】
切替スイッチ８９８は、メモリセルアレイ６８２が通常のＤＲＡＭ動作をするために接地電位を選択するように設定されている。ロウデコード回路８９０は、信号ＲＸＴ，ＳＤ＜０＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１０と、信号ＲＸＴ，ＳＤ＜１＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１２と、信号ＲＸＴ，ＳＤ＜２＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１４と、信号ＲＸＴ，ＳＤ＜３＞，およびメインデコード信号ＭＡＩＮＤＥＣＬを入力に受けるＡＮＤ回路９１６とを含む。
【０１３７】
ロウデコード回路８９０は、さらに、信号ＳＤ＜０＞，ＳＤ＜３＞を受けるＯＲ回路９０２と、ＯＲ回路９０２の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が接地電位に結合されたＡＮＤ回路９０４と、信号ＳＤ＜１＞，ＳＤ＜２＞を受けるＯＲ回路９０６と、ＯＲ回路９０６の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が接地電位に結合されているＡＮＤ回路９０８とを含む。
【０１３８】
ワード線ドライバ８９４は、ＡＮＤ回路９１０の出力に応じてワード線ＷＬ０＿Ｌを駆動するバッファ回路９４０と、ＡＮＤ回路９１２の出力に応じてワード線ＷＬ１＿Ｌを駆動するバッファ回路９４１と、ＡＮＤ回路９１４の出力に応じてワード線ＷＬ２＿Ｌを駆動するバッファ回路９４２と、ＡＮＤ回路９１６の出力に応じてワード線ＷＬ３＿Ｌを駆動するバッファ回路９４３とを含む。
【０１３９】
ワード線ドライバ８９４は、さらに、ＡＮＤ回路９０４の出力を受けてワード線ＰＷＬ０３Ｌを駆動するインバータ９４４と、ＡＮＤ回路９０４の出力に応じてワード線ＲＷＬ０３Ｌを駆動するバッファ回路９４５と、ＡＮＤ回路９０８の出力に応じてワード線ＰＷＬ１２Ｌを駆動するインバータ９４６と、ＡＮＤ回路９０８の出力に応じてワード線ＲＷＬ１２Ｌを駆動するバッファ回路９４７とを含む。
【０１４０】
メモリセルアレイ６８４は、各々が１ビットの記憶単位に相当し不揮発的にデータ保持を行なうメモリセル７５０〜７８３と、リファレンスセル８０２とを含む。
【０１４１】
メモリセル７５１，７５２はビット線ＢＬ０Ｃに接続される。メモリセル７５０，７５３はビット線／ＢＬ０Ｃに接続される。メモリセル７６１，７６２はビット線ＢＬ０Ｄに接続される。メモリセル７６０，７６３はビット線／ＢＬ０Ｄに接続される。
【０１４２】
メモリセル７７１，７７２はビット線ＢＬ１Ｃに接続される。メモリセル７７０，７７８はビット線／ＢＬ１Ｃに接続される。メモリセル７８１，７８２はビット線ＢＬ１Ｄに接続される。メモリセル７８０，７８３はビット線／ＢＬ１Ｄに接続される。
【０１４３】
次にメモリセルとワード線の接続について説明する。メモリセル７５０，７６０，７７０，７８０はワード線ＷＬ０＿Ｒに接続される。メモリセル７５１，７６１，７７１，７８１はワード線ＷＬ１＿Ｒに接続される。メモリセル７５２，７６２，７７２，７８２はワード線ＷＬ２＿Ｒに接続される。メモリセル７５３，７６３，７７８，７８３はワード線ＷＬ３＿Ｒに接続される。
【０１４４】
メモリセル７５０〜７８３の各々は、対応するビット線に一方端が接続され対応するワード線にゲートが接続されるアクセストランジスタを含む。各メモリセルには保持するデータに対応してアクセストランジスタの他方端が接地電位に結合されるか否かが決定されている。
【０１４５】
具体的には、メモリセル７５０，７５３，７６１，７６２，７７０，７７１，７７３，７８２においてはアクセストランジスタの他方端は接地電位とは分離されフローティング状態となっている。そしてメモリセル７５１，７５２，７６０，７６３，７７２，７８０，７８１，７８３においては、アクセストランジスタの他方端は接地電位に結合されている。
【０１４６】
リファレンスセル８０２は、ビット線ＢＬ０Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｒ，ＰＷＬ０３Ｒに接続されるＮチャネルＭＯＳトランジスタ８５８，８５２と、ＮチャネルＭＯＳトランジスタ８５８，８５２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８５４，８５６とを含む。
【０１４７】
リファレンスセル８０２は、さらに、ビット線／ＢＬ０Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｒ，ＰＷＬ１２Ｒに接続されるＮチャネルＭＯＳトランジスタ８６８，８６２と、ＮチャネルＭＯＳトランジスタ８６８，８６２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８６６，８６４とを含む。
【０１４８】
リファレンスセル８０２は、さらに、ビット線ＢＬ１Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ０３Ｒ，ＰＷＬ０３Ｒに接続されるＮチャネルＭＯＳトランジスタ８７８，８７２と、ＮチャネルＭＯＳトランジスタ８７８，８７２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８７６，８７４とを含む。
【０１４９】
リファレンスセル８０２は、さらに、ビット線／ＢＬ１Ｄと接地ノードとの間に直列に接続されゲートがそれぞれワード線ＲＷＬ１２Ｒ，ＰＷＬ１２Ｒに接続されるＮチャネルＭＯＳトランジスタ８８８，８８２と、ＮチャネルＭＯＳトランジスタ８８８，８８２の接続ノードと接地ノードとの間に並列に接続される２つのキャパシタ８８６，８８４とを含む。
【０１５０】
切替スイッチ８９９は、メモリセルアレイ６８４がＲＯＭ動作をするために電源電位を選択するように設定されている。ロウデコード回路８９２は、信号ＲＸＴ，ＳＤ＜０＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３０と、信号ＲＸＴ，ＳＤ＜１＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３２と、信号ＲＸＴ，ＳＤ＜２＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３４と、信号ＲＸＴ，ＳＤ＜３＞，およびメインデコード信号ＭＡＩＮＤＥＣＲを入力に受けるＡＮＤ回路９３６とを含む。
【０１５１】
ロウデコード回路８９０は、さらに、信号ＳＤ＜０＞，ＳＤ＜３＞を受けるＯＲ回路９２２と、ＯＲ回路９２２の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が電源電位に結合されたＡＮＤ回路９２４と、信号ＳＤ＜１＞，ＳＤ＜２＞を受けるＯＲ回路９２６と、ＯＲ回路９２６の出力と信号ＲＸＴとを第１、第２の入力にそれぞれ受け第３の入力が電源電位に結合されているＡＮＤ回路９２８とを含む。
【０１５２】
ワード線ドライバ８９６は、ＡＮＤ回路９３０の出力に応じてワード線ＷＬ０＿Ｒを駆動するバッファ回路９５０と、ＡＮＤ回路９３２の出力に応じてワード線ＷＬ１＿Ｒを駆動するバッファ回路９５１と、ＡＮＤ回路９３４の出力に応じてワード線ＷＬ２＿Ｒを駆動するバッファ回路９５２と、ＡＮＤ回路９３６の出力に応じてワード線ＷＬ３＿Ｒを駆動するバッファ回路９５３とを含む。
【０１５３】
ワード線ドライバ８９６は、さらに、ＡＮＤ回路９２４の出力を受けてワード線ＰＷＬ０３Ｒを駆動するインバータ９５４と、ＡＮＤ回路９２４の出力に応じてワード線ＲＷＬ０３Ｒを駆動するバッファ回路９５５と、ＡＮＤ回路９２８の出力に応じてワード線ＰＷＬ１２Ｒを駆動するインバータ９５６と、ＡＮＤ回路９２８の出力に応じてワード線ＲＷＬ１２Ｒを駆動するバッファ回路９５７とを含む。
【０１５４】
センスアンプ帯６８６の構成については、図３で説明したセンスアンプ帯３２と同様であるので説明は繰返さない。
【０１５５】
次にＲＡＭとして動作するＲＡＭ部の動作について説明する。
図２８（ａ）〜図２８（ｃ）は、実施の形態２のＲＡＭ部の動作を説明するための図である。
【０１５６】
図２８（ａ），図２８（ｂ）を参照して、メモリセル９６１のストレージノードの電位がＨｉレベルに対応する電位ＶｄｄＬに保持されているとする。
【０１５７】
時刻ｔ１において、メモリセル９６１のキャパシタに保持されていた電荷が、ワード線ＷＬ０の活性化に応じてビット線ＢＬＲに放出され、ビット線ＢＬＲの電位はわずかに上昇する。一方、ビット線／ＢＬＲの電位は電位ＶｄｄＬ／２を維持する。
【０１５８】
時刻ｔ２において、信号ＳＡＥの活性化に応じてセンスアンプが動作を行ない、ビット線ＢＬＲ，／ＢＬＲの間の電位差を増幅する。その結果、ビット線ＢＬＲの電位は電源電位ＶｄｄＬに上昇する。一方、ビット線／ＢＬＲの電位は接地電位に下がる。
【０１５９】
図２８（ａ），図２８（ｃ）を参照して、メモリセル９６２のストレージノードの電位は、Ｌｏレベルに対応する接地電位に保持されている。
【０１６０】
時刻ｔ１において、ワード線ＷＬ３の活性化に応じて、接地電位となっているメモリセル９６２のストレージノードに、ビット線ＢＬＲから電荷が流れ込むので、ビット線ＢＬＲの電位はわずかに下降する。一方、ビット線／ＢＬＲの電位は電位ＶｄｄＬ／２を維持する。
【０１６１】
時刻ｔ２において、信号ＳＡＥの活性化に応じてセンスアンプが動作し、ビット線ＢＬＲ，／ＢＬＲの電位差を増幅する。つまりセンスアンプにおいて、メモリセルに向けて電荷が流出したビット線ＢＬＲの比較対照となるのは、電位ＶｄｄＬ／２にプリチャージされたビット線／ＢＬＲである。これに応じてビット線／ＢＬＲの電位は電源電圧ＶｄｄＬに上昇する。一方、ビット線ＢＬＲの電位は接地電位に下がる。
【０１６２】
図２９（ａ）〜図２９（ｃ）は、実施の形態２のＲＯＭ部の読出動作を説明するための図である。
【０１６３】
図２９（ａ），図２９（ｂ）を参照して、メモリセル９７１においては、メモリセルキャパシタに相当する開口部が設けられていないので、アクセストランジスタが導通してもビット線の電位は変化しない。したがって、ＲＡＭ部のように比較対照ノードを電位ＶｄｄＬ／２にしておくと、電位差が生じない。そこで、センスアンプの比較対照ノードの電位を接地電位と電位ＶｄｄＬ／２の中間の電位にする。このために、データ読出前すなわち時刻ｔ１より前のプリチャージ期間中に接地電位に相当するデータをリファレンスセル９８０に書込んでおく。その後、読出し対象であるメモリセル９７１が接続されるビット線ＢＬＲと対をなしているビット線／ＢＬＲにリファレンスセル９８０を接続する。このようにして、接地電位と電位ＶｄｄＬ／２の中間の電位を発生させる。
【０１６４】
具体的には、時刻ｔ１以前においてはワード線ＰＷＬ０３が電源電位ＶｄｄＨに設定されることによってキャパシタ９８４，９８６のストレージノードに接地電位が与えられる。
【０１６５】
そして、時刻ｔ１においてワード線ＲＷＬ０３が電源電位ＶｄｄＨに活性化されることによってアクセストランジスタ９８８が導通し、電位ＶｄｄＬ／２にプリチャージされていたビット線／ＢＬＲからキャパシタ９８４，９８６のストレージノードに向けて電荷が流入する。したがってビット線／ＢＬＲの電位はわずかに下降する。
【０１６６】
これに対し時刻ｔ１においてワード線ＷＬ０が活性化されても、メモリセル９７１のアクセストランジスタの他方端は接地ノードに結合されておらずフローティング状態であるのでビット線ＢＬＲの電位はプリチャージされた電位である電位ＶｄｄＬ／２を維持する。
【０１６７】
時刻ｔ２において、信号ＳＡＥが電源電位ＶｄｄＬに活性化されると、センスアンプが動作し、ビット線ＢＬＲ，／ＢＬＲの電位差が増幅される。その結果、ビット線／ＢＬＲは接地電位に設定され、ビット線ＢＬＲの電位は電源電位ＶｄｄＬに設定される。
【０１６８】
図２９（ａ），図２９（ｃ）を参照して、メモリセル９７２からのデータの読出について説明する。メモリセル９７２においては、メモリセル９７１の場合と異なり、アクセストランジスタの一方端がビット線ＢＬＲに接続され、アクセストランジスタの他方端は接地電位に結合されている。これは、ＤＲＡＭの場合においてメモリセルキャパシタの開口部が設けられていることに対応する。
【０１６９】
時刻ｔ１までの動作は、図２９（ｂ）で説明した場合と同様であるので説明は繰返さない。
【０１７０】
時刻ｔ１において、ワード線ＲＷＬ０３が活性化されると、図２９（ｂ）で示した場合と同様にビット線／ＢＬＲの電位はわずかに下降する。これに対して、メモリセル９７２においては、ワード線ＷＬ３が活性化されるとアクセストランジスタが導通しビット線ＢＬＲがアクセストランジスタを介して接地ノードに結合される。この場合はビット線ＢＬＲの電位はビット線／ＢＬＲの電位よりもさらに接地電位側に変化する。
【０１７１】
時刻ｔ２において信号ＳＡＥの活性化に応じてセンスアンプが動作すると、ビット線ＢＬＲ，／ＢＬＲの間の電位差が増幅される。これに応じてビット線ＢＬＲは接地電位に設定され、ビット線／ＢＬＲの電位は電源電位ＶｄｄＬに変化する。
【０１７２】
なお、図２９（ａ）に示すように、リファレンスセルには、通常のメモリセルキャパシタ２個を並列に接続したものを使用することができる。ワード線ＷＬ０，ＷＬ３が活性化されるときには、２系統のダミーワード線ＰＷＬ０３，ＲＷＬ０３を動作させワード線ＷＬ１，ＷＬ２が活性化されるときにはダミーワード線ＰＷＬ１２，ＲＷＬ１２を動作させる。
【０１７３】
［実施の形態３］
実施の形態３では、実施の形態１，実施の形態２で説明したような、スライスマスクの変更によってＲＯＭ部に置換可能なＲＡＭ部をマイクロコンピュータに適用したときの応用例について説明する。
【０１７４】
マイクロコンピュータを使用した電子回路において、プログラムの初期開発時には、通常フラッシュメモリ混載マイクロコンピュータが使用される。そして量産時つまりプログラムコードが固定されたときには、ＲＯＭ内蔵のマイクロコンピュータを使用されることが行なわれる。
【０１７５】
図３０は、プログラム開発用およびプログラム固定後のマイクロコンピュータについて説明するための図である。
【０１７６】
図３０（ａ）を参照して、プログラム開発用のマイクロコンピュータは、不揮発データの書換えが電気的に可能なフラッシュメモリと、主記憶メモリ等の作業用メモリであるスタティックランダムアクセスメモリ（ＳＲＡＭ）と、中央処理装置ＣＰＵとを含む。フラッシュメモリにＣＰＵのプログラムコードを記憶させておけば、プログラム開発者は、プログラムの改善を行ないながらその効果を確かめることを迅速に行なうことができる。
【０１７７】
これに対してプログラム固定後に使用されるマイクロコンピュータ９９９は、書換えが不可能なＲＯＭと、ＳＲＡＭと、ＣＰＵとを含む。フラッシュメモリに対してＲＯＭは面積が小さいので、量産時のコストを安くすることができる。
【０１７８】
図３１は、本発明の半導体記憶装置を内蔵するマイクロコンピュータを用いて開発を行なう場合を説明するための図である。
【０１７９】
図３１（ａ）を参照して、開発用マイクロコンピュータ１０００は、マイクロコンピュータチップ１００１ｂと、同じパッケージ内に収納される外付けのフラッシュメモリチップ１００１ａとを含む。マイクロコンピュータチップ１００１ｂは、ＣＰＵとメモリ領域がすべてＲＡＭであるＤＲＡＭとを含む。開発時には、外付けのフラッシュメモリチップ１００１ａからプログラムをＤＲＡＭにロードしてＣＰＵを動作させる。
【０１８０】
図３１（ｂ）を参照して、量産時には、スライスマスク変更によって、開発用チップのプログラム領域のＲＡＭに相当する部分をＲＯＭに変えることが可能となる。量産用のマイクロコンピュータチップ１００１ｃは、ＤＲＡＭと、もともとＤＲＡＭであった部分であって変更されたＲＯＭ部と、ＣＰＵとを含む。マイクロコンピュータチップ１００１ｃは、図３１（ａ）のマイクロコンピュータチップ１００１ｂとトランジスタ形成までの工程が同一マスクで作成される。したがって同一のチップサイズである。フラッシュメモリチップ１００１ａが必要ない分、開発コストを安くすることができる。また、トランジスタ形成工程を完了させて保持していたマイクロコンピュータチップ１００１ｂのマスタスライスをそのままマイクロコンピュータチップ１００１ｃの生産に使用できるので、量産チップを迅速にユーザに供給することが可能である。
【０１８１】
図３２は、図３１（ａ）で説明した開発用のマイクロコンピュータがパッケージに収納されている構造の一例を示した図である。
【０１８２】
図３２を参照して、フラッシュメモリチップ１００１ａはダイパッド１００５の上面に配置される。一方、マイクロコンピュータチップ１００１ｂは、ダイパッド１００５の下面に配置される。フラッシュメモリチップ１００１ａの入出力パッド１００２はボンディングワイヤ１００３によってリード１００４に接続される。たとえばアドレス信号を入力するパッドについては同じリード１００４からフラッシュメモリチップ１００１ａのパッド１００２に対してもマイクロコンピュータチップ１００１ｂのパッド１００２に対しても接続がされる。他のパッドについては必要に応じて必要なチップがリード１００４に接続される。
【０１８３】
このようにすれば、図３０（ａ）に示した場合において必要となったフラッシュ混載プロセスの開発や、フラッシュ版、ＲＯＭ版という２種類のコンピュータの開発が不要となる。また、従来の方式では、ＲＡＭ領域とＲＯＭ領域のメモリ容量比率が異なる場合にはやはり別のＬＳＩチップを開発しなければならなかったが、本方式では、同じマスタスライスを容量比率が異なる２つのＬＳＩに用いることができるという利点もある。
【０１８４】
図３１（ｂ）のＤＲＡＭ部は、図３０（ｂ）の従来のＳＲＡＭ部の役割を担う。ＳＲＡＭを用いていた部分をＤＲＡＭで構成するため、同じ記憶容量でもサイズを小さく形成できる。図３１（ｂ）のＤＲＡＭとＲＯＭの容量比は、品種の用途に応じて決定される。
【０１８５】
以上の実施の形態で説明したように、開発段階においては、半導体装置の内蔵メモリのすべてをＲＡＭとして作製する。一方、量産段階においては、プログラムを収納する領域を配線工程以降のマスク変更によりＲＯＭに変更する。ＲＯＭに変更する際には、ＤＲＡＭのキャパシタのストレージノードであった電極プレートをメモリセルアレイ単位で接続し、これを固定電位に結合する。アクセストランジスタを固定電位に結合するか否かは、ＤＲＡＭのキャパシタを内壁に形成する絶縁膜の開口部を設けるか否かで行なう。
【０１８６】
このようにすれば、開発用チップと量産用チップを途中工程まで共通に作ることができ、量産用チップを迅速に供給することができる。したがって、プログラム開発段階から量産段階への移行が低コストで実現できる半導体装置を提供することができる。
【０１８７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８８】
【発明の効果】
本発明によれば、開発用チップと量産用チップを途中工程まで共通に作ることができ、量産用チップを迅速に供給することができる。したがって、プログラム開発段階から量産段階への移行が低コストで実現できる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】図１におけるセンスアンプ帯とメモリセルアレイの説明をするための回路図である。
【図３】図２におけるセンスアンプ帯３２の構成を示した回路図である。
【図４】図２におけるＲＡＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【図５】図２におけるＲＯＭセルアレイに配置されるメモリセルの配置や構造と回路図との関係を説明するための図である。
【図６】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第１の図である。
【図７】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第２の図である。
【図８】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第３の図である。
【図９】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第４の図である。
【図１０】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第５の図である。
【図１１】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第６の図である。
【図１２】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第７の図である。
【図１３】図２におけるメモリセルアレイ２２のＤＲＡＭセルを形成する製造工程を説明するための第８の図である。
【図１４】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第１の図である。
【図１５】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第２の図である。
【図１６】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第３の図である。
【図１７】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第４の図である。
【図１８】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第５の図である。
【図１９】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第６の図である。
【図２０】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第７の図である。
【図２１】図２におけるメモリセルアレイ２４のＲＯＭセルを形成する製造工程を説明するための第８の図である。
【図２２】ＲＡＭ部の記憶動作を説明するための図である。
【図２３】ＲＯＭ部のデータ記憶と読出時について説明するための図である。
【図２４】ＲＡＭ部の読出動作を説明するための図である。
【図２５】ＲＯＭ部の読出動作を説明するための図である。
【図２６】実施の形態２の半導体記憶装置の主要部６８０のＲＡＭ部を示した回路図である。
【図２７】実施の形態２の半導体記憶装置の主要部６８０のＲＯＭ部を示した回路図である。
【図２８】実施の形態２のＲＡＭ部の動作を説明するための図である。
【図２９】実施の形態２のＲＯＭ部の読出動作を説明するための図である。
【図３０】プログラム開発用およびプログラム固定後のマイクロコンピュータについて説明するための図である。
【図３１】本発明の半導体記憶装置を内蔵するマイクロコンピュータを用いて開発を行なう場合を説明するための図である。
【図３２】図３１（ａ）で説明した開発用のマイクロコンピュータがパッケージに収納されている構造の一例を示した図である。
【符号の説明】
１ 半導体記憶装置、２ ＣＰＵ、４ 制御回路、６ ロウ／コラムデコーダ、１２，１４ 切替スイッチ、２２〜２８，６８２，６８４ メモリセルアレイ、３０〜３８，６８６ センスアンプ帯、４０ プリアンプ＆ライトドライバ、５２，６０，１５２，１６０ イコライズ回路、５４，５８，１５４，１５８ 接続回路、５６，１５６ 選択ゲート、３０２ ｐ型基板、３０４，３０６，３５２〜３５６ 素子分離領域、３１４〜３２０，３７０〜３７９，４０２ 配線、３２２〜３２６，３３６，３８０〜３９２，４００，４０１，５３２〜５４２，６３２〜６４２ コンタクトホール、３２８，３３０，３３１，３３４，３３８，３９４，３９８ 導電膜、３３２，３９６ 絶縁膜、３３３ 領域、３２７，３２９，３９０〜３９３，３９５，３９７，６０１〜６０８ 開口部、３０８〜３１２，３５８〜３６８ ｎ型不純物領域、６１２〜６２２ 活性領域、６５１，６５２，６５６，６５７，Ｕ００Ｌ〜Ｕ３１Ｌ，Ｕ００Ｒ〜Ｕ３１Ｒ メモリセルユニット、６８０ 主要部、８００，８０２，９８０ リファレンスセル、８９０，８９２ ロウデコード回路、８９４，８９６ ワード線ドライバ、８９８，８９９ 切替スイッチ、７００〜７３３，７５０〜７８３，ＭＣ，９６１，９６２，９７１，９７２ メモリセル、９８８ アクセストランジスタ、９９９ マイクロコンピュータ、１０００ 開発用マイクロコンピュータ、１００１ａ フラッシュメモリチップ、１００１ｂ，１００１ｃ マイクロコンピュータチップ、１００２ パッド、１００３ ボンディングワイヤ、１００４ リード、１００５ ダイパッド、５０１〜５０８，８１４，８１６，８２６，８２４，８３６，８３４，８５４，８５６，８６６，８６４，８７６，８７４，８８６，８８４，９８４，９８６，Ｃ００〜Ｃ３３ キャパシタ、ＢＬ，ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ０Ａ，／ＢＬ０Ａ，ＢＬ１Ａ，／ＢＬ１Ａ，ＢＬ０Ｂ，／ＢＬ０Ｂ，ＢＬ１Ｂ，／ＢＬ１Ｂ，ＢＬ０Ｃ，／ＢＬ０Ｃ，ＢＬ１Ｃ，／ＢＬ１Ｃ，ＢＬ０Ｄ，／ＢＬ０Ｄ，ＢＬ１Ｄ，／ＢＬ１Ｄ，ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ，ＢＬＣ，／ＢＬＣ，ＢＬＤ，／ＢＬＤ，ＢＬＲ，／ＢＬＲ ビット線、ＣＳＬ０，ＣＳＬ１ コラム選択線、ＤＢ データバス、ＧＩＯ，／ＧＩＯ グローバルＩＯ線、ＳＡ０，ＳＡ１ センスアンプ、Ｔ００〜Ｔ１００トランジスタ、ＷＬ，ＷＬ０〜ＷＬｎ，ＷＬ０＿Ｌ〜ＷＬ３＿Ｌ，ＷＬ０＿Ｒ〜ＷＬ３＿Ｒ，ＷＬＧ，ＲＷＬ０３Ｌ，ＰＷＬ０３Ｌ，ＲＷＬ０３Ｒ，ＰＷＬ０３Ｒ，ＲＷＬ１２Ｌ，ＰＷＬ１２Ｌ，ＲＷＬ１２Ｒ，ＰＷＬ１２Ｒ ワード線。
Claims (9)
- 半導体装置であって、
第１の領域に配置され、揮発的に情報の記憶を行なう第１のメモリセルアレイを備え、
前記第１のメモリセルアレイは、
第１の固定電位が与えられる第１の電極プレートと、
前記第１の電極プレートと絶縁膜を介して対向して配置される複数の第２の電極プレートと、
複数の第１のビット線と、
複数の第１のワード線と、
前記複数の第２の電極プレートにそれぞれ一方端が接続される複数の第１のアクセストランジスタとを含み、
前記複数の第１のアクセストランジスタの各々は、前記複数の第１のビット線のうちの対応するビット線に他方端が接続され、前記複数の第１のワード線のうちの対応するワード線に制御電極が接続され、
前記半導体装置は、
第２の領域に配置され、不揮発的に情報の記憶を行なう第２のメモリセルアレイをさらに備え、
前記第２のメモリセルアレイは、
第２の固定電位が与えられ、前記複数の第２の電極プレートと同一工程で形成される第３の電極プレートと、
複数の第２のビット線と、
複数の第２のワード線と、
複数の第２のアクセストランジスタとを含み、
前記複数の第２のアクセストランジスタの各々は、制御電極が前記複数の第２のワード線のうちの対応するワード線に接続され、一方端が前記複数の第２のビット線のうちの対応するビット線に接続され、他方端が前記第３の電極プレートに接続されるか否かが保持情報に応じて決定される、半導体装置。 - 前記複数の第１、第２のアクセストランジスタが形成される半導体基板をさらに備え、
前記第１の電極プレートおよび前記複数の第２の電極プレートは、前記第１のアクセストランジスタの上部に層間絶縁膜を介して積層して形成される、請求項１に記載の半導体装置。 - 前記第１、第２のメモリセルアレイに共用して用いられるセンスアンプ帯をさらに備える、請求項１に記載の半導体装置。
- 前記センスアンプ帯は、
各々が、アドレス信号に応じて前記複数の第１のビット線の１つと前記複数の第２のビット線の１つのいずれか一方に選択的に接続状態となる複数のセンスアンプ回路を含む、請求項３に記載の半導体装置。 - 前記複数の第１のアクセストランジスタは、１ビットの情報読出しに対して相補な対をなす２つが同時に導通状態になり、
前記複数の第２のアクセストランジスタは、１ビットの情報読出しに対して相補な対をなす２つが同時に導通状態になる、請求項１に記載の半導体装置。 - 前記複数の第１のアクセストランジスタのうちの相補な対をなす２つのアクセストランジスタは、前記複数の第１のビット線のうちの相補な対をなす２つのビット線にそれぞれ接続され、
前記複数の第２のアクセストランジスタのうちの相補な対をなす２つのアクセストランジスタは、前記複数の第２のビット線のうちの相補な対をなす２つのビット線にそれぞれ接続される、請求項５に記載の半導体装置。 - 前記複数の第１のアクセストランジスタは、１ビットの情報読出しに対して１つが選択的に導通状態になり、
前記複数の第２のアクセストランジスタは、１ビットの情報読出しに対して１つが選択的に導通状態になる、請求項１に記載の半導体装置。 - 前記複数の第２のアクセストランジスタの選択時に同時に選択される参照メモリセルと、
前記複数の第２のアクセストランジスタのうちの選択されたトランジスタが接続される前記複数の第２のビット線のうちの所定のビット線と前記参照メモリセルとに接続されるセンスアンプ回路とをさらに備える、請求項７に記載の半導体装置。 - 前記第１、第２のメモリセルアレイからデータの受信を行なう中央演算処理装置をさらに備える、請求項１に記載の半導体装置。
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