JPH08329672A - 半導体集積回路および半導体装置 - Google Patents
半導体集積回路および半導体装置Info
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- JPH08329672A JPH08329672A JP7130350A JP13035095A JPH08329672A JP H08329672 A JPH08329672 A JP H08329672A JP 7130350 A JP7130350 A JP 7130350A JP 13035095 A JP13035095 A JP 13035095A JP H08329672 A JPH08329672 A JP H08329672A
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Abstract
(57)【要約】
【目的】ＲＡＭとＲＯＭを同じチップ内で作り分けるこ
とができる半導体集積回路と半導体装置を提供する。 【構成】センス母線ＢＬ１，ＢＬ１′に接続されたトラ
ンジスタＱ２，Ｑ４および容量素子Ｃ２，Ｃ４からなる
第１のメモリセルと、センス母線ＢＬ１，ＢＬ１′に接
続されたトランジスタＱ１，Ｑ３および容量素子Ｃ１，
Ｃ３からなる第２のメモリセルと、センス母線ＢＬ１，
ＢＬ１′に接続されたトランジスタＱ７，Ｑ９および容
量素子Ｃ７，Ｃ９からなるダミーセルと、プリチャージ
回路１と、センスアンプ回路２と、書込み回路３とを備
え、トランジスタＱ１，Ｑ３と容量素子Ｃ１，Ｃ３との
接続が開放されている。
とができる半導体集積回路と半導体装置を提供する。 【構成】センス母線ＢＬ１，ＢＬ１′に接続されたトラ
ンジスタＱ２，Ｑ４および容量素子Ｃ２，Ｃ４からなる
第１のメモリセルと、センス母線ＢＬ１，ＢＬ１′に接
続されたトランジスタＱ１，Ｑ３および容量素子Ｃ１，
Ｃ３からなる第２のメモリセルと、センス母線ＢＬ１，
ＢＬ１′に接続されたトランジスタＱ７，Ｑ９および容
量素子Ｃ７，Ｃ９からなるダミーセルと、プリチャージ
回路１と、センスアンプ回路２と、書込み回路３とを備
え、トランジスタＱ１，Ｑ３と容量素子Ｃ１，Ｃ３との
接続が開放されている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路およ
び半導体装置に関するものである。特に読み出し専用メ
モリ（以下「ＲＯＭ」と称す。）としても、書き込み読
み出し可能メモリ（以下「ＲＡＭ」と称す。）としても
使用することができるメモリセルを備えた半導体集積回
路および半導体装置を提供する。
び半導体装置に関するものである。特に読み出し専用メ
モリ（以下「ＲＯＭ」と称す。）としても、書き込み読
み出し可能メモリ（以下「ＲＡＭ」と称す。）としても
使用することができるメモリセルを備えた半導体集積回
路および半導体装置を提供する。
【０００２】
【従来の技術】近年、携帯用機器の普及により、セット
機器の小型化への要望が強くなった。このため、半導体
装置に対しても小型化や部品点数の削減が要望され、Ｒ
ＡＭとＲＯＭを一つの半導体チップ上に形成することが
求められるようになった。以下に、従来の技術について
図面を参照しながら説明する。図１２は、第１の従来例
の半導体集積回路の一例であって、ダイナミック型ＲＡ
Ｍ（以下「ＤＲＡＭ」と称す。）の主要部（１カラム分
に対応）を示している。
機器の小型化への要望が強くなった。このため、半導体
装置に対しても小型化や部品点数の削減が要望され、Ｒ
ＡＭとＲＯＭを一つの半導体チップ上に形成することが
求められるようになった。以下に、従来の技術について
図面を参照しながら説明する。図１２は、第１の従来例
の半導体集積回路の一例であって、ダイナミック型ＲＡ
Ｍ（以下「ＤＲＡＭ」と称す。）の主要部（１カラム分
に対応）を示している。
【０００３】図１２において、Ｑ１，Ｑ２はメモリセル
を構成するＭＯＳトランジスタであり、そのドレイン電
極はセンス母線ＢＬ１に、ゲート電極はそれぞれ選択母
線ＷＬ１，ＷＬ２に接続されている。Ｃ１，Ｃ２はメモ
リセルを構成する容量素子である蓄積キャパシタであ
り、その蓄積キャパシタＣ１の一端子はＭＯＳトランジ
スタＱ１のソース電極に接続され、蓄積キャパシタＣ１
の他端子は接地されている。蓄積キャパシタＣ２につい
ても同様に、一端子はＭＯＳトランジスタＱ２のソース
電極に接続され、他端子は接地されている。
を構成するＭＯＳトランジスタであり、そのドレイン電
極はセンス母線ＢＬ１に、ゲート電極はそれぞれ選択母
線ＷＬ１，ＷＬ２に接続されている。Ｃ１，Ｃ２はメモ
リセルを構成する容量素子である蓄積キャパシタであ
り、その蓄積キャパシタＣ１の一端子はＭＯＳトランジ
スタＱ１のソース電極に接続され、蓄積キャパシタＣ１
の他端子は接地されている。蓄積キャパシタＣ２につい
ても同様に、一端子はＭＯＳトランジスタＱ２のソース
電極に接続され、他端子は接地されている。
【０００４】Ｑ７はダミーセルを構成するＭＯＳトラン
ジスタであり、そのドレイン電極はセンス母線ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ１に接続され
ている。Ｃ７はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ７の一端子はダミーセルト
ランジスタＱ７のソース電極に接続され、蓄積キャパシ
タＣ７の他端子は接地されている。Ｑ８は蓄積キャパシ
タＣ７の電荷放電用のＭＯＳトランジスタで、ドレイン
電極がダミーセルトランジスタＱ７のソース電極に、ゲ
ート電極はダミーセルリセット母線ＲＬ１に、ソース電
極は接地電位にそれぞれ接続されている。
ジスタであり、そのドレイン電極はセンス母線ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ１に接続され
ている。Ｃ７はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ７の一端子はダミーセルト
ランジスタＱ７のソース電極に接続され、蓄積キャパシ
タＣ７の他端子は接地されている。Ｑ８は蓄積キャパシ
タＣ７の電荷放電用のＭＯＳトランジスタで、ドレイン
電極がダミーセルトランジスタＱ７のソース電極に、ゲ
ート電極はダミーセルリセット母線ＲＬ１に、ソース電
極は接地電位にそれぞれ接続されている。
【０００５】Ｑ３，Ｑ４はメモリセルを構成するＭＯＳ
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４はメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ３の一端子はＭＯＳトランジ
スタＱ３のソース電極に接続され、蓄積キャパシタＣ３
の他端子は接地されている。キャパシタＣ４についても
同様に、一端子はＭＯＳトランジスタＱ４のソース電極
に接続され、他端子は接地されている。
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４はメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ３の一端子はＭＯＳトランジ
スタＱ３のソース電極に接続され、蓄積キャパシタＣ３
の他端子は接地されている。キャパシタＣ４についても
同様に、一端子はＭＯＳトランジスタＱ４のソース電極
に接続され、他端子は接地されている。
【０００６】Ｑ９はダミーセルを構成するＭＯＳトラン
ジスタであり、そのドレイン電極はセンス母線／ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ２に接続され
ている。Ｃ９はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ９の一端子はダミーセルト
ランジスタＱ９のソース電極に接続され、蓄積キャパシ
タＣ９の他端子は接地されている。Ｑ１０は蓄積キャパ
シタＣ９の電荷放電用のＭＯＳトランジスタで、ドレイ
ン電極がダミーセルトランジスタＱ９のソース電極に、
ゲート電極はダミーセルリセット母線ＲＬ２に、ソース
電極は接地電位にそれぞれ接続されている。
ジスタであり、そのドレイン電極はセンス母線／ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ２に接続され
ている。Ｃ９はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ９の一端子はダミーセルト
ランジスタＱ９のソース電極に接続され、蓄積キャパシ
タＣ９の他端子は接地されている。Ｑ１０は蓄積キャパ
シタＣ９の電荷放電用のＭＯＳトランジスタで、ドレイ
ン電極がダミーセルトランジスタＱ９のソース電極に、
ゲート電極はダミーセルリセット母線ＲＬ２に、ソース
電極は接地電位にそれぞれ接続されている。
【０００７】ダミーセルリセット母線ＲＬ１，ＲＬ２は
次の読み出しサイクルが始まる前にハイレベルとなり、
ＭＯＳトランジスタＱ８，Ｑ１０をオン状態とすること
で、蓄積キャパシタＣ７，Ｃ９の電荷の放電を行い、次
の読み出しのための準備を行うものである。ダミーセル
を構成するトランジスタＱ７，Ｑ８および蓄積キャパシ
タＣ７または、トランジスタＱ９，Ｑ１０および蓄積キ
ャパシタＣ９は各センス母線ＢＬ１，／ＢＬ１に一つず
つ接続されており、蓄積キャパシタＣ７，Ｃ９の静電容
量はメモリセルの蓄積キャパシタＣ１〜Ｃ４の静電容量
に比べて小さく設定されている。Ｑ５，Ｑ６はカラム選
択用トランジスタであり、そのドレイン電極はそれぞれ
センス母線ＢＬ１，／ＢＬ１に接続され、ゲート電極は
カラム選択母線ＣＬ１に接続され、ソース電極はそれぞ
れデータ線ＤＱ，／ＤＱに接続されている。
次の読み出しサイクルが始まる前にハイレベルとなり、
ＭＯＳトランジスタＱ８，Ｑ１０をオン状態とすること
で、蓄積キャパシタＣ７，Ｃ９の電荷の放電を行い、次
の読み出しのための準備を行うものである。ダミーセル
を構成するトランジスタＱ７，Ｑ８および蓄積キャパシ
タＣ７または、トランジスタＱ９，Ｑ１０および蓄積キ
ャパシタＣ９は各センス母線ＢＬ１，／ＢＬ１に一つず
つ接続されており、蓄積キャパシタＣ７，Ｃ９の静電容
量はメモリセルの蓄積キャパシタＣ１〜Ｃ４の静電容量
に比べて小さく設定されている。Ｑ５，Ｑ６はカラム選
択用トランジスタであり、そのドレイン電極はそれぞれ
センス母線ＢＬ１，／ＢＬ１に接続され、ゲート電極は
カラム選択母線ＣＬ１に接続され、ソース電極はそれぞ
れデータ線ＤＱ，／ＤＱに接続されている。
【０００８】１はメモリセルのデータを読み出す前にセ
ンス母線ＢＬ１，／ＢＬ１を任意の等しい電位（ここで
は電源電圧）までプリチャージするプリチャージ回路、
２はセンス母線ＢＬ１，／ＢＬ１の電位差を検出し増幅
するセンスアンプ回路、３は外部からのデータをメモリ
セルに書き込みを行う書き込み回路である。いま、トラ
ンジスタＱ２と蓄積キャパシタＣ２で構成されるメモリ
セルにデータの“０”を書き込む場合を例にとり書き込
みの動作について説明する。カラム選択母線ＣＬ１と選
択母線ＷＬ２がハイレベルとなり、選択母線ＷＬ１，Ｗ
Ｌ３，ＷＬ４とダミーセル選択母線ＤＬ１，ＤＬ２はロ
ウレベルとなることにより、トランジスタＱ５，Ｑ６そ
れにトランジスタＱ２がオン状態となる。書き込み回路
３がデータ線ＤＱをハイ、データ線／ＤＱをロウレベル
とするため、センス母線ＢＬ１はハイレベルとなり、セ
ンス母線／ＢＬ１はロウレベルとなる。このセンス母線
ＢＬ１のハイレベルがトランジスタＱ２を経て蓄積キャ
パシタＣ２の一端子に伝わり、他端子の接地電位との電
位差分の電荷を蓄える。この後、カラム選択母線ＣＬ１
と選択母線ＷＬ２がロウレベルとなって、トランジスタ
Ｑ２と蓄積キャパシタＣ２により構成されるメモリセル
への書き込みが完了する。
ンス母線ＢＬ１，／ＢＬ１を任意の等しい電位（ここで
は電源電圧）までプリチャージするプリチャージ回路、
２はセンス母線ＢＬ１，／ＢＬ１の電位差を検出し増幅
するセンスアンプ回路、３は外部からのデータをメモリ
セルに書き込みを行う書き込み回路である。いま、トラ
ンジスタＱ２と蓄積キャパシタＣ２で構成されるメモリ
セルにデータの“０”を書き込む場合を例にとり書き込
みの動作について説明する。カラム選択母線ＣＬ１と選
択母線ＷＬ２がハイレベルとなり、選択母線ＷＬ１，Ｗ
Ｌ３，ＷＬ４とダミーセル選択母線ＤＬ１，ＤＬ２はロ
ウレベルとなることにより、トランジスタＱ５，Ｑ６そ
れにトランジスタＱ２がオン状態となる。書き込み回路
３がデータ線ＤＱをハイ、データ線／ＤＱをロウレベル
とするため、センス母線ＢＬ１はハイレベルとなり、セ
ンス母線／ＢＬ１はロウレベルとなる。このセンス母線
ＢＬ１のハイレベルがトランジスタＱ２を経て蓄積キャ
パシタＣ２の一端子に伝わり、他端子の接地電位との電
位差分の電荷を蓄える。この後、カラム選択母線ＣＬ１
と選択母線ＷＬ２がロウレベルとなって、トランジスタ
Ｑ２と蓄積キャパシタＣ２により構成されるメモリセル
への書き込みが完了する。
【０００９】データ“１”を書き込む場合も同じ様にす
るが、書き込み回路３がデータ線ＤＱをロウレベルと
し、データ線／ＤＱをハイレベルとしてキャパシタＣ２
の電荷をほぼ０とすることで行う。次に、トランジスタ
Ｑ４と蓄積キャパシタＣ４で構成されるメモリセルにデ
ータの“０”を書き込む場合を例にとり書き込みの動作
について説明する。カラム選択母線ＣＬ１と選択母線Ｗ
Ｌ４がハイレベル、選択母線ＷＬ１からＷＬ３とダミー
セル選択母線ＤＬ１，ＤＬ２はロウレベルとなりことに
より、トランジスタＱ５，Ｑ６それにトランジスタＱ４
がオン状態となる。書き込み回路３がデータ線ＤＱをハ
イレベルとし、データ線／ＤＱをロウレベルとするた
め、センス母線ＢＬ１はハイレベルとなり、センス母線
／ＢＬ１はロウレベルとなる。今回は、センス母線／Ｂ
Ｌ１のロウレベルがトランジスタＱ４を経て蓄積キャパ
シタＣ４の一端子に伝わり、キャパシタＣ４の電荷をほ
ぼ０とすることでデータを記憶する。この後、カラム選
択母線ＣＬ１と選択母線ＷＬ４がロウレベルとなって、
メモリセルＱ４とＣ４への書き込みが完了する。
るが、書き込み回路３がデータ線ＤＱをロウレベルと
し、データ線／ＤＱをハイレベルとしてキャパシタＣ２
の電荷をほぼ０とすることで行う。次に、トランジスタ
Ｑ４と蓄積キャパシタＣ４で構成されるメモリセルにデ
ータの“０”を書き込む場合を例にとり書き込みの動作
について説明する。カラム選択母線ＣＬ１と選択母線Ｗ
Ｌ４がハイレベル、選択母線ＷＬ１からＷＬ３とダミー
セル選択母線ＤＬ１，ＤＬ２はロウレベルとなりことに
より、トランジスタＱ５，Ｑ６それにトランジスタＱ４
がオン状態となる。書き込み回路３がデータ線ＤＱをハ
イレベルとし、データ線／ＤＱをロウレベルとするた
め、センス母線ＢＬ１はハイレベルとなり、センス母線
／ＢＬ１はロウレベルとなる。今回は、センス母線／Ｂ
Ｌ１のロウレベルがトランジスタＱ４を経て蓄積キャパ
シタＣ４の一端子に伝わり、キャパシタＣ４の電荷をほ
ぼ０とすることでデータを記憶する。この後、カラム選
択母線ＣＬ１と選択母線ＷＬ４がロウレベルとなって、
メモリセルＱ４とＣ４への書き込みが完了する。
【００１０】同じ様にして、データ“１”を書き込む場
合は、書き込み回路３がデータ線ＤＱをロウレベルと
し、データ線／ＤＱをハイレベルとして蓄積キャパシタ
Ｃ４に他端子の接地電位との電位差分の電荷を蓄えさせ
る。さて、Ｑ２とＣ２で構成されるメモリセルから、書
き込まれているデータ“０”を読み出す場合を例にとり
読み出しの動作について説明する。この時には、選択母
線ＷＬ２がハイレベル、ＷＬ１，ＷＬ３，ＷＬ４がロウ
レベル、ダミーセル選択母線ＤＬ１はロウレベル、ＤＬ
２はハイレベルという状態となり、メモリセルトランジ
スタＱ２とダミーセルトランジスタＱ９がオン状態にな
る。メモリセルトランジスタＱ２がオン状態になったと
き、蓄積キャパシタＣ２に蓄えられていた電荷は、セン
ス母線ＢＬ１との間で再配分されるが、いまは、センス
母線ＢＬ１，／ＢＬ１が、この読み出しサイクルの前に
はプリチャージ回路１によりほぼ電源電位までプリチャ
ージを完了していることと、蓄積キャパシタＣ２のデー
タ“０”がセンス母線ＢＬ１をハイレベルにすることに
よって書き込まれたことから、センス母線ＢＬ１の電位
は読み出しによってはほとんど変化しない。一方、ダミ
ーセルトランジスタＱ９がオン状態になったとき、セン
ス母線ＢＬ１に蓄えられていた電荷は、電荷を蓄えてい
なかった蓄積キャパシタＣ９との間で再配分される。セ
ンス母線ＢＬ１は、この読み出しサイクルの前にはほぼ
電源電位までプリチャージを完了しているので、この読
み出しにより、センス母線ＢＬ１の電位は電源電位から
下がる。このセンス母線ＢＬ１，／ＢＬ１の電位差をセ
ンスアンプ回路２によって増幅し、センス母線ＢＬ１が
ハイレベルとなり、センス母線／ＢＬ１がロウレベルと
なる。こうして、カラム選択母線ＣＬ１がハイレベルに
なることによって、データＤＱがハイレベル、データ線
／ＤＱがロウレベルという所望のデータ“０”をこのデ
ータ線対から取り出すことができる。また、このとき、
増幅後のセンス母線ＢＬ１の電位がキャパシタＣ２に伝
えられることにより、メモリセルへの再書き込み（リフ
レッシュ動作）がおこなわれる。
合は、書き込み回路３がデータ線ＤＱをロウレベルと
し、データ線／ＤＱをハイレベルとして蓄積キャパシタ
Ｃ４に他端子の接地電位との電位差分の電荷を蓄えさせ
る。さて、Ｑ２とＣ２で構成されるメモリセルから、書
き込まれているデータ“０”を読み出す場合を例にとり
読み出しの動作について説明する。この時には、選択母
線ＷＬ２がハイレベル、ＷＬ１，ＷＬ３，ＷＬ４がロウ
レベル、ダミーセル選択母線ＤＬ１はロウレベル、ＤＬ
２はハイレベルという状態となり、メモリセルトランジ
スタＱ２とダミーセルトランジスタＱ９がオン状態にな
る。メモリセルトランジスタＱ２がオン状態になったと
き、蓄積キャパシタＣ２に蓄えられていた電荷は、セン
ス母線ＢＬ１との間で再配分されるが、いまは、センス
母線ＢＬ１，／ＢＬ１が、この読み出しサイクルの前に
はプリチャージ回路１によりほぼ電源電位までプリチャ
ージを完了していることと、蓄積キャパシタＣ２のデー
タ“０”がセンス母線ＢＬ１をハイレベルにすることに
よって書き込まれたことから、センス母線ＢＬ１の電位
は読み出しによってはほとんど変化しない。一方、ダミ
ーセルトランジスタＱ９がオン状態になったとき、セン
ス母線ＢＬ１に蓄えられていた電荷は、電荷を蓄えてい
なかった蓄積キャパシタＣ９との間で再配分される。セ
ンス母線ＢＬ１は、この読み出しサイクルの前にはほぼ
電源電位までプリチャージを完了しているので、この読
み出しにより、センス母線ＢＬ１の電位は電源電位から
下がる。このセンス母線ＢＬ１，／ＢＬ１の電位差をセ
ンスアンプ回路２によって増幅し、センス母線ＢＬ１が
ハイレベルとなり、センス母線／ＢＬ１がロウレベルと
なる。こうして、カラム選択母線ＣＬ１がハイレベルに
なることによって、データＤＱがハイレベル、データ線
／ＤＱがロウレベルという所望のデータ“０”をこのデ
ータ線対から取り出すことができる。また、このとき、
増幅後のセンス母線ＢＬ１の電位がキャパシタＣ２に伝
えられることにより、メモリセルへの再書き込み（リフ
レッシュ動作）がおこなわれる。
【００１１】さて、同じ様にＱ４とＣ４で構成されるメ
モリセルから、書き込まれているデータの“０”を読み
出す場合を例にとり読み出しの動作について説明する。
この時には、選択母線ＷＬ４がハイレベル、ＷＬ１から
ＷＬ３がロウレベル、ダミーセル選択母線ＤＬ１はハイ
レベル、ＤＬ２はロウレベルという状態となり、メモリ
セルトランジスタＱ４とダミーセルトランジスタＱ７が
オン状態になる。メモリセルトランジスタＱ４がオン状
態になったとき、蓄積キャパシタＣ４に蓄えられていた
電荷は、センス母線ＢＬ１との間で再配分されるが、い
まは、センス母線ＢＬ１，ＢＬ１が、この読み出しサイ
クルの前にはほぼ電源電位までプリチャージを完了して
いることと、キャパシタＣ４の電荷量がほぼ０であるこ
とから、センス母線／ＢＬ１の電位は読み出しによって
下がる。
モリセルから、書き込まれているデータの“０”を読み
出す場合を例にとり読み出しの動作について説明する。
この時には、選択母線ＷＬ４がハイレベル、ＷＬ１から
ＷＬ３がロウレベル、ダミーセル選択母線ＤＬ１はハイ
レベル、ＤＬ２はロウレベルという状態となり、メモリ
セルトランジスタＱ４とダミーセルトランジスタＱ７が
オン状態になる。メモリセルトランジスタＱ４がオン状
態になったとき、蓄積キャパシタＣ４に蓄えられていた
電荷は、センス母線ＢＬ１との間で再配分されるが、い
まは、センス母線ＢＬ１，ＢＬ１が、この読み出しサイ
クルの前にはほぼ電源電位までプリチャージを完了して
いることと、キャパシタＣ４の電荷量がほぼ０であるこ
とから、センス母線／ＢＬ１の電位は読み出しによって
下がる。
【００１２】一方、ダミーセルトランジスタＱ７がオン
状態になったとき、センス母線ＢＬ１に蓄えられていた
電荷は、電荷を蓄えていなかった蓄積キャパシタＣ７と
の間で再配分される。センス母線ＢＬ１は、この読み出
しサイクルの前にはほぼ電源電位までプリチャージを完
了しているので、この読み出しにより、センス母線ＢＬ
１の電位も電源電位から下がる。ところで、センス母線
ＢＬ１，／ＢＬ１はその容量がほとんど同じであるこ
と、そして蓄積キャパシタＣ４，Ｃ７の容量においてＣ
４＞Ｃ７の関係があることから、読み出し動作によっ
て、センス母線／ＢＬ１の電位はＢＬ１の電位より低く
なる。このセンス母線ＢＬ１，／ＢＬ１の電位差をセン
スアンプ回路２によって増幅し、センス母線ＢＬ１がハ
イレベルとなり、センス母線／ＢＬ１がロウレベルとな
る。こうして、カラム選択母線ＣＬ１がハイレベルにな
ることによって、データ線ＤＱがハイレベル、データ線
／ＤＱがロウレベルという所望のデータ“０”をこのデ
ータ線対から取り出すことができる。また、このとき、
増幅後のセンス母線／ＢＬ１の電位が蓄積キャパシタＣ
４に伝えられることにより、メモリセルへの再書き込み
（リフレッシュ動作）がおこなわれる。
状態になったとき、センス母線ＢＬ１に蓄えられていた
電荷は、電荷を蓄えていなかった蓄積キャパシタＣ７と
の間で再配分される。センス母線ＢＬ１は、この読み出
しサイクルの前にはほぼ電源電位までプリチャージを完
了しているので、この読み出しにより、センス母線ＢＬ
１の電位も電源電位から下がる。ところで、センス母線
ＢＬ１，／ＢＬ１はその容量がほとんど同じであるこ
と、そして蓄積キャパシタＣ４，Ｃ７の容量においてＣ
４＞Ｃ７の関係があることから、読み出し動作によっ
て、センス母線／ＢＬ１の電位はＢＬ１の電位より低く
なる。このセンス母線ＢＬ１，／ＢＬ１の電位差をセン
スアンプ回路２によって増幅し、センス母線ＢＬ１がハ
イレベルとなり、センス母線／ＢＬ１がロウレベルとな
る。こうして、カラム選択母線ＣＬ１がハイレベルにな
ることによって、データ線ＤＱがハイレベル、データ線
／ＤＱがロウレベルという所望のデータ“０”をこのデ
ータ線対から取り出すことができる。また、このとき、
増幅後のセンス母線／ＢＬ１の電位が蓄積キャパシタＣ
４に伝えられることにより、メモリセルへの再書き込み
（リフレッシュ動作）がおこなわれる。
【００１３】データ“１”を読み出す場合にも同様の動
作が行われる。図１３は、第２の従来例の半導体集積回
路の一例であって、ＤＲＡＭの主要部（１カラム分に対
応）を示している。この第２の従来例は第１の従来例の
ダミーセルがない場合である。すなわち、図１３におい
て、Ｑ１，Ｑ２はメモリセルを構成するＭＯＳトランジ
スタであり、そのドレイン電極はセンス母線ＢＬ１に、
ゲート電極はそれぞれ選択母線ＷＬ１，ＷＬ２に接続さ
れている。Ｃ１，Ｃ２はメモリセルを構成する蓄積キャ
パシタであり、その蓄積キャパシタＣ１の一端子はＭＯ
ＳトランジスタＱ１のソース電極に接続され、蓄積キャ
パシタＣ１の他端子は接地されている。蓄積キャパシタ
Ｃ２についても同様に、一端子はＭＯＳトランジスタＱ
２のソース電極に接続され、他端子は接地されている。
作が行われる。図１３は、第２の従来例の半導体集積回
路の一例であって、ＤＲＡＭの主要部（１カラム分に対
応）を示している。この第２の従来例は第１の従来例の
ダミーセルがない場合である。すなわち、図１３におい
て、Ｑ１，Ｑ２はメモリセルを構成するＭＯＳトランジ
スタであり、そのドレイン電極はセンス母線ＢＬ１に、
ゲート電極はそれぞれ選択母線ＷＬ１，ＷＬ２に接続さ
れている。Ｃ１，Ｃ２はメモリセルを構成する蓄積キャ
パシタであり、その蓄積キャパシタＣ１の一端子はＭＯ
ＳトランジスタＱ１のソース電極に接続され、蓄積キャ
パシタＣ１の他端子は接地されている。蓄積キャパシタ
Ｃ２についても同様に、一端子はＭＯＳトランジスタＱ
２のソース電極に接続され、他端子は接地されている。
【００１４】Ｑ３，Ｑ４もメモリセルを構成するＭＯＳ
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４もメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ３の一端子はＭＯＳトランジ
スタＱ３のソース電極に接続され、Ｃ３の他端子は接地
されている。キャパシタＣ４についても同様に、一端子
はＭＯＳトランジスタＱ４のソース電極に接続され、他
端子は接地されている。
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４もメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ３の一端子はＭＯＳトランジ
スタＱ３のソース電極に接続され、Ｃ３の他端子は接地
されている。キャパシタＣ４についても同様に、一端子
はＭＯＳトランジスタＱ４のソース電極に接続され、他
端子は接地されている。
【００１５】Ｑ５，Ｑ６はカラム選択用トランジスタで
あり、そのドレイン電極はそれぞれセンス母線ＢＬ１，
／ＢＬ１に、ゲート電極はカラム選択母線ＣＬ１に、ソ
ース電極はそれぞれデータ線ＤＱ，／ＤＱに接続されて
いる。１はメモリセルのデータを読み出す前にセンス母
線対ＢＬ１，／ＢＬ１を一定の等しい電位までプリチャ
ージするプリチャージ回路、２はセンス母線ＢＬ１，／
ＢＬ１の電位差を検出し増幅するセンスアンプ回路、３
は外部からのデータをメモリセルに書き込みを行う書き
込み回路である。
あり、そのドレイン電極はそれぞれセンス母線ＢＬ１，
／ＢＬ１に、ゲート電極はカラム選択母線ＣＬ１に、ソ
ース電極はそれぞれデータ線ＤＱ，／ＤＱに接続されて
いる。１はメモリセルのデータを読み出す前にセンス母
線対ＢＬ１，／ＢＬ１を一定の等しい電位までプリチャ
ージするプリチャージ回路、２はセンス母線ＢＬ１，／
ＢＬ１の電位差を検出し増幅するセンスアンプ回路、３
は外部からのデータをメモリセルに書き込みを行う書き
込み回路である。
【００１６】書き込みの動作については先の図１２の従
来例と全く同じであるのでここでは省略する。今回も、
トランジスタＱ２と蓄積キャパシタＣ２で構成されるメ
モリセルから、書き込まれているデータ“０”を読み出
す場合を例にとり読み出しの動作について説明する。こ
の時には、選択母線ＷＬ２がハイレベル、ＷＬ１，ＷＬ
３，ＷＬ４がロウレベルとなり、メモリセルトランジス
タＱ２がオン状態になる。メモリセルトランジスタＱ２
がオン状態になったとき、蓄積キャパシタＣ２に蓄えら
れていた電荷は、センス母線ＢＬ１との間で再配分され
るが、いまは、センス母線ＢＬ１，／ＢＬ１が、この読
み出しサイクルの前にはほぼ電源電位の半分までプリチ
ャージを完了していることと、蓄積キャパシタＣ２のデ
ータ“０”がセンス母線ＢＬ１をハイレベルにすること
によって書き込まれたことから、センス母線ＢＬ１の電
位は読み出しによって上昇する。一方、センス母線／Ｂ
Ｌ１は選択される選択母線がないため、オン状態になる
トランジスタも存在していない。したがって、センス母
線ＢＬ１は、プリチャージ電位である電源電位の半分の
電位から変化しない。このセンス母線ＢＬ１，／ＢＬ１
の電位差をセンスアンプ回路２によって増幅し、センス
母線ＢＬ１がハイレベル、センス母線／ＢＬ１がロウレ
ベルとなる。こうして、カラム選択母線ＣＬ１がハイレ
ベルになることによって、データ線ＤＱがハイレベル、
データ線／ＤＱがロウレベルという所望のデータ“０”
をデータ線対から取り出すことができる。また、このと
き、増幅後のセンス母線ＢＬ１の電位がキャパシタＣ２
に伝えられることにより、メモリセルへの再書き込み
（リフレッシュ動作）がおこなわれる。
来例と全く同じであるのでここでは省略する。今回も、
トランジスタＱ２と蓄積キャパシタＣ２で構成されるメ
モリセルから、書き込まれているデータ“０”を読み出
す場合を例にとり読み出しの動作について説明する。こ
の時には、選択母線ＷＬ２がハイレベル、ＷＬ１，ＷＬ
３，ＷＬ４がロウレベルとなり、メモリセルトランジス
タＱ２がオン状態になる。メモリセルトランジスタＱ２
がオン状態になったとき、蓄積キャパシタＣ２に蓄えら
れていた電荷は、センス母線ＢＬ１との間で再配分され
るが、いまは、センス母線ＢＬ１，／ＢＬ１が、この読
み出しサイクルの前にはほぼ電源電位の半分までプリチ
ャージを完了していることと、蓄積キャパシタＣ２のデ
ータ“０”がセンス母線ＢＬ１をハイレベルにすること
によって書き込まれたことから、センス母線ＢＬ１の電
位は読み出しによって上昇する。一方、センス母線／Ｂ
Ｌ１は選択される選択母線がないため、オン状態になる
トランジスタも存在していない。したがって、センス母
線ＢＬ１は、プリチャージ電位である電源電位の半分の
電位から変化しない。このセンス母線ＢＬ１，／ＢＬ１
の電位差をセンスアンプ回路２によって増幅し、センス
母線ＢＬ１がハイレベル、センス母線／ＢＬ１がロウレ
ベルとなる。こうして、カラム選択母線ＣＬ１がハイレ
ベルになることによって、データ線ＤＱがハイレベル、
データ線／ＤＱがロウレベルという所望のデータ“０”
をデータ線対から取り出すことができる。また、このと
き、増幅後のセンス母線ＢＬ１の電位がキャパシタＣ２
に伝えられることにより、メモリセルへの再書き込み
（リフレッシュ動作）がおこなわれる。
【００１７】さて、同じ様にＱ４とＣ４で構成されるメ
モリセルから、書き込まれているデータの“０”を読み
出す場合を例にとり読み出しの動作について説明する。
この時には、選択母線ＷＬ４がハイレベル、選択母線Ｗ
Ｌ１からＷＬ３がロウレベルとなり、メモリセルトラン
ジスタＱ４がオン状態になる。メモリセルトランジスタ
Ｑ４がオン状態になったとき、蓄積キャパシタＣ４に蓄
えられていた電荷は、センス母線／ＢＬ１との間で再配
分されるが、いまは、センス母線ＢＬ１，／ＢＬ１が、
この読み出しサイクルの前にはほぼ電源電位の半分の電
位までプリチャージを完了していることと、キャパシタ
Ｃ４の電荷量がほぼ０であることから、センス母線／Ｂ
Ｌ１の電位は読み出しによってプリチャージ電位から下
がる。
モリセルから、書き込まれているデータの“０”を読み
出す場合を例にとり読み出しの動作について説明する。
この時には、選択母線ＷＬ４がハイレベル、選択母線Ｗ
Ｌ１からＷＬ３がロウレベルとなり、メモリセルトラン
ジスタＱ４がオン状態になる。メモリセルトランジスタ
Ｑ４がオン状態になったとき、蓄積キャパシタＣ４に蓄
えられていた電荷は、センス母線／ＢＬ１との間で再配
分されるが、いまは、センス母線ＢＬ１，／ＢＬ１が、
この読み出しサイクルの前にはほぼ電源電位の半分の電
位までプリチャージを完了していることと、キャパシタ
Ｃ４の電荷量がほぼ０であることから、センス母線／Ｂ
Ｌ１の電位は読み出しによってプリチャージ電位から下
がる。
【００１８】一方、センス母線ＢＬ１は選択される選択
母線がないため、オン状態になるトランジスタも存在し
ていない。したがって、センス母線ＢＬ１は、プリチャ
ージ電位である電源電位の半分の電位から変化しない。
このセンス母線ＢＬ１，／ＢＬ１の電位差をセンスアン
プ回路２によって増幅し、センス母線ＢＬ１がハイレベ
ル、センス母線／ＢＬ１がロウレベルとなる。こうし
て、カラム選択母線ＣＬ１がハイレベルになることによ
って、データ線ＤＱがハイレベル、データ線／ＤＱがロ
ウレベルという所望のデータ“０”をデータ線対から取
り出すことができる。また、このとき、増幅後のセンス
母線ＢＬ１の電位が蓄積キャパシタＣ４に伝えられるこ
とにより、メモリセルへの再書き込み（リフレッシュ動
作）がおこなわれる。
母線がないため、オン状態になるトランジスタも存在し
ていない。したがって、センス母線ＢＬ１は、プリチャ
ージ電位である電源電位の半分の電位から変化しない。
このセンス母線ＢＬ１，／ＢＬ１の電位差をセンスアン
プ回路２によって増幅し、センス母線ＢＬ１がハイレベ
ル、センス母線／ＢＬ１がロウレベルとなる。こうし
て、カラム選択母線ＣＬ１がハイレベルになることによ
って、データ線ＤＱがハイレベル、データ線／ＤＱがロ
ウレベルという所望のデータ“０”をデータ線対から取
り出すことができる。また、このとき、増幅後のセンス
母線ＢＬ１の電位が蓄積キャパシタＣ４に伝えられるこ
とにより、メモリセルへの再書き込み（リフレッシュ動
作）がおこなわれる。
【００１９】データ“１”を読み出す場合にも同様の動
作が行われる。図１４は、第３の従来例の半導体集積回
路の一例であって、マスクプログラム型ＲＯＭ（以下
「マスクＲＯＭ」と称す。）の主要部を示している。こ
の例では、コンタクトホール形成用マスクによるプログ
ラム方式のマスクＲＯＭを示す。図１４において、Ｑ１
１からＱ１４、Ｑ２１からＱ２４はメモリセルとなるＭ
ＯＳトランジスタであり、そのソース電極は接地されて
いる。ＢＬ１１、ＢＬ１２はセンス母線であり、メモリ
セルトランジスタのドレイン電極をこのセンス母線ＢＬ
１１、ＢＬ１２に接続するか否かでデータ“１”と
“０”の記憶を行う。この例では、メモリセルトランジ
スタＱ１１，Ｑ１４のドレイン電極がセンス母線ＢＬ１
１に接続され、同じくメモリセルトランジスタＱ２２，
Ｑ２４のドレイン電極がセンス母線ＢＬ１２に接続され
ている。ＷＬ１１からＷＬ１４は選択母線であり、それ
ぞれがメモリセルトランジスタＱ１１〜Ｑ１４，Ｑ２１
〜２４のゲート電極に接続されている。
作が行われる。図１４は、第３の従来例の半導体集積回
路の一例であって、マスクプログラム型ＲＯＭ（以下
「マスクＲＯＭ」と称す。）の主要部を示している。こ
の例では、コンタクトホール形成用マスクによるプログ
ラム方式のマスクＲＯＭを示す。図１４において、Ｑ１
１からＱ１４、Ｑ２１からＱ２４はメモリセルとなるＭ
ＯＳトランジスタであり、そのソース電極は接地されて
いる。ＢＬ１１、ＢＬ１２はセンス母線であり、メモリ
セルトランジスタのドレイン電極をこのセンス母線ＢＬ
１１、ＢＬ１２に接続するか否かでデータ“１”と
“０”の記憶を行う。この例では、メモリセルトランジ
スタＱ１１，Ｑ１４のドレイン電極がセンス母線ＢＬ１
１に接続され、同じくメモリセルトランジスタＱ２２，
Ｑ２４のドレイン電極がセンス母線ＢＬ１２に接続され
ている。ＷＬ１１からＷＬ１４は選択母線であり、それ
ぞれがメモリセルトランジスタＱ１１〜Ｑ１４，Ｑ２１
〜２４のゲート電極に接続されている。
【００２０】Ｑ３１，Ｑ３２はカラム選択用トランジス
タであり、そのドレイン電極はそれぞれセンス母線ＢＬ
１１，ＢＬ１２に接続され、ゲート電極はカラム選択母
線ＣＬ１１，ＣＬ１２に接続され、ソース電極は接続さ
れてセンスアンプ回路４の入力となる。センスアンプ回
路４の出力はデータ線ＤＱ，／ＤＱになる。さて、メモ
リセルＱ１１からデータ“１”を読み出す場合について
説明する。選択母線ＷＬ１１がハイレベルとなり、選択
母線ＷＬ１２からＷＬ１４がロウレベルとなってメモリ
セルＱ１１，Ｑ２１が選択される。ＭＯＳトランジスタ
Ｑ１１がオン状態になることでセンス母線ＢＬ１１の電
位はメモリセルＱ１１を通って接地電位近くまで降下す
る。次にカラム選択母線ＣＬ１１がハイレベルになるこ
とでセンス母線ＢＬ１１の電位がセンスアンプ回路４に
伝達され増幅されてデータ線ＤＱにハイレベル、データ
線／ＤＱにロウレベルがあらわれる。
タであり、そのドレイン電極はそれぞれセンス母線ＢＬ
１１，ＢＬ１２に接続され、ゲート電極はカラム選択母
線ＣＬ１１，ＣＬ１２に接続され、ソース電極は接続さ
れてセンスアンプ回路４の入力となる。センスアンプ回
路４の出力はデータ線ＤＱ，／ＤＱになる。さて、メモ
リセルＱ１１からデータ“１”を読み出す場合について
説明する。選択母線ＷＬ１１がハイレベルとなり、選択
母線ＷＬ１２からＷＬ１４がロウレベルとなってメモリ
セルＱ１１，Ｑ２１が選択される。ＭＯＳトランジスタ
Ｑ１１がオン状態になることでセンス母線ＢＬ１１の電
位はメモリセルＱ１１を通って接地電位近くまで降下す
る。次にカラム選択母線ＣＬ１１がハイレベルになるこ
とでセンス母線ＢＬ１１の電位がセンスアンプ回路４に
伝達され増幅されてデータ線ＤＱにハイレベル、データ
線／ＤＱにロウレベルがあらわれる。
【００２１】次に、メモリセルＱ２３からデータ“０”
を読み出す場合について説明する。選択母線ＷＬ１３が
ハイレベルとなり、選択母線ＷＬ１１，ＷＬ１２，ＷＬ
１４がロウレベルとなってメモリセルＱ１３，Ｑ２３が
選択される。ＭＯＳトランジスタＱ２３がオン状態とな
るがメモリセルＱ２３のドレイン電極はセンス母線ＢＬ
１２には接続されていない、このため、センス母線ＢＬ
１２の電位はメモリセルＱ２３を選択する前の状態のま
まである。カラム選択母線ＣＬ１２がハイレベルになる
ことでセンス母線ＢＬ１２の電位はセンスアンプ回路４
中の所定の電源電位となり、これが増幅されてデータ線
ＤＱにロウレベルがあらわれ、データ線／ＤＱにハイレ
ベルがあらわれる。
を読み出す場合について説明する。選択母線ＷＬ１３が
ハイレベルとなり、選択母線ＷＬ１１，ＷＬ１２，ＷＬ
１４がロウレベルとなってメモリセルＱ１３，Ｑ２３が
選択される。ＭＯＳトランジスタＱ２３がオン状態とな
るがメモリセルＱ２３のドレイン電極はセンス母線ＢＬ
１２には接続されていない、このため、センス母線ＢＬ
１２の電位はメモリセルＱ２３を選択する前の状態のま
まである。カラム選択母線ＣＬ１２がハイレベルになる
ことでセンス母線ＢＬ１２の電位はセンスアンプ回路４
中の所定の電源電位となり、これが増幅されてデータ線
ＤＱにロウレベルがあらわれ、データ線／ＤＱにハイレ
ベルがあらわれる。
【００２２】図１５は第４の従来例の半導体装置であっ
て、ＤＲＡＭのメモリセル部分の断面図である。１０１
はたとえばＰ型シリコン基板、１０２はＰウェル拡散
層、１０３はフィールド酸化膜、１０４はメモリセルト
ランジスタのドレイン電極となるＮ型拡散層、１０５と
１２５はメモリセルトランジスタのソース電極となるＮ
型拡散層、１０６，１２６はメモリセルトランジスタの
ゲート電極であり、選択母線でもある多結晶シリコン配
線層、１０７はゲート酸化膜、１０８はメモリセルの蓄
積キャパシタの一電極となる多結晶シリコン層、１０９
は蓄積キャパシタの絶縁膜、１１０はメモリセルの蓄積
キャパシタの他方の電極となる多結晶シリコン層で接地
電位を与える配線層、１１１はセンス母線となる金属あ
るいはポリサイド配線層、１１２はセンス母線１１１と
メモリセルトランジスタのドレイン電極１０４とを接続
するコンタクトホール、１１３はメモリセルトランジス
タのソース電極１０５とメモリセルの蓄積キャパシタの
一電極１０８を接続するコンタクトホール、１１４は金
属配線層、１１５はセンス母線となる金属あるいはポリ
サイド配線層１１１と金属配線層１１４間の層間絶縁
膜、１１６は表面保護膜、１１７は多結晶シリコン配線
層１０６，１０８間の層間絶縁膜、１１８は多結晶シリ
コン配線層１１０とセンス母線１１１間の層間絶縁膜で
ある。
て、ＤＲＡＭのメモリセル部分の断面図である。１０１
はたとえばＰ型シリコン基板、１０２はＰウェル拡散
層、１０３はフィールド酸化膜、１０４はメモリセルト
ランジスタのドレイン電極となるＮ型拡散層、１０５と
１２５はメモリセルトランジスタのソース電極となるＮ
型拡散層、１０６，１２６はメモリセルトランジスタの
ゲート電極であり、選択母線でもある多結晶シリコン配
線層、１０７はゲート酸化膜、１０８はメモリセルの蓄
積キャパシタの一電極となる多結晶シリコン層、１０９
は蓄積キャパシタの絶縁膜、１１０はメモリセルの蓄積
キャパシタの他方の電極となる多結晶シリコン層で接地
電位を与える配線層、１１１はセンス母線となる金属あ
るいはポリサイド配線層、１１２はセンス母線１１１と
メモリセルトランジスタのドレイン電極１０４とを接続
するコンタクトホール、１１３はメモリセルトランジス
タのソース電極１０５とメモリセルの蓄積キャパシタの
一電極１０８を接続するコンタクトホール、１１４は金
属配線層、１１５はセンス母線となる金属あるいはポリ
サイド配線層１１１と金属配線層１１４間の層間絶縁
膜、１１６は表面保護膜、１１７は多結晶シリコン配線
層１０６，１０８間の層間絶縁膜、１１８は多結晶シリ
コン配線層１１０とセンス母線１１１間の層間絶縁膜で
ある。
【００２３】このような従来の半導体装置の構成では、
メモリセルへのデータの書き込みは、センス母線１１１
にデータが電位として与えられ、メモリセルトランジス
タのゲート電極１０６をハイレベルにすることによっ
て、その電位はコンタクトホール１１２、ドレイン電極
１０４、ソース電極１０５、コンタクトホール１１３を
へて蓄積キャパシタの一電極１０８に伝えられ、他電極
１１０との間に電荷として蓄えられることで行われる。
メモリセルへのデータの書き込みは、センス母線１１１
にデータが電位として与えられ、メモリセルトランジス
タのゲート電極１０６をハイレベルにすることによっ
て、その電位はコンタクトホール１１２、ドレイン電極
１０４、ソース電極１０５、コンタクトホール１１３を
へて蓄積キャパシタの一電極１０８に伝えられ、他電極
１１０との間に電荷として蓄えられることで行われる。
【００２４】次にメモリセルからの読み出しは、メモリ
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が１０８〜１１０で
形成されるメモリセルの蓄積キャパシタにコンタクトホ
ール１１２、ドレイン電極１０４、ソース電極１０５、
およびコンタクトホール１１３を経て流れ込むか、ある
いは、その逆にメモリセルの蓄積キャパシタの電荷がセ
ンス母線１１１に、コンタクトホール１１３、ソース電
極１０５、ドレイン電極１０４、およびコンタクトホー
ル１１２を経て流れ込み、前者の場合はセンス母線１１
１の電位はわずかに下がるし、後者の場合はセンス母線
１１１の電位はわずかに上がる。そこで前記したセンス
アンプ回路によりセンス母線１１１とその対となるセン
ス母線との電位差を検出し、増幅することで読み出しが
行われる。
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が１０８〜１１０で
形成されるメモリセルの蓄積キャパシタにコンタクトホ
ール１１２、ドレイン電極１０４、ソース電極１０５、
およびコンタクトホール１１３を経て流れ込むか、ある
いは、その逆にメモリセルの蓄積キャパシタの電荷がセ
ンス母線１１１に、コンタクトホール１１３、ソース電
極１０５、ドレイン電極１０４、およびコンタクトホー
ル１１２を経て流れ込み、前者の場合はセンス母線１１
１の電位はわずかに下がるし、後者の場合はセンス母線
１１１の電位はわずかに上がる。そこで前記したセンス
アンプ回路によりセンス母線１１１とその対となるセン
ス母線との電位差を検出し、増幅することで読み出しが
行われる。
【００２５】図１６は第５の従来例の半導体装置であっ
て、マスクＲＯＭのメモリセル部分の断面図である。こ
の例は、コンタクトホール形成用マスクによるプログラ
ム方式のマスクＲＯＭを示している。１５１はたとえば
Ｐ型シリコン基板、１５２はＰウェル拡散層、１５３は
フィールド酸化膜、１５４，１７４はメモリセルトラン
ジスタのドレイン電極となるＮ型拡散層、１５５はメモ
リセルトランジスタのソース電極となるＮ型拡散層で接
地電位、１５６，１７６はメモリセルトランジスタのゲ
ート電極であり、選択母線でもある多結晶シリコン配線
層、１５７はゲート酸化膜、１６１はセンス母線となる
金属あるいはポリサイド配線層、１６２はセンス母線１
６１とメモリセルトランジスタのドレイン電極１５４と
を接続するコンタクトホール、１６６は表面保護膜、１
６７は多結晶シリコン配線層１５６とセンス母線１６１
間の層間絶縁膜である。
て、マスクＲＯＭのメモリセル部分の断面図である。こ
の例は、コンタクトホール形成用マスクによるプログラ
ム方式のマスクＲＯＭを示している。１５１はたとえば
Ｐ型シリコン基板、１５２はＰウェル拡散層、１５３は
フィールド酸化膜、１５４，１７４はメモリセルトラン
ジスタのドレイン電極となるＮ型拡散層、１５５はメモ
リセルトランジスタのソース電極となるＮ型拡散層で接
地電位、１５６，１７６はメモリセルトランジスタのゲ
ート電極であり、選択母線でもある多結晶シリコン配線
層、１５７はゲート酸化膜、１６１はセンス母線となる
金属あるいはポリサイド配線層、１６２はセンス母線１
６１とメモリセルトランジスタのドレイン電極１５４と
を接続するコンタクトホール、１６６は表面保護膜、１
６７は多結晶シリコン配線層１５６とセンス母線１６１
間の層間絶縁膜である。
【００２６】このような第５の従来例の半導体装置の構
成では、メモリセルからの読み出しは、次のように行わ
れる。メモリセルトランジスタのゲート電極１５６をハ
イレベルにすることで、センス母線１６１、コンタクト
ホール１６２、メモリセルトランジスタのドレイン電極
１５４、メモリセルトランジスタのソース電極１５５
（接地電位）という電流パスができ、センス母線１６１
の電位は接地電位近くまで引き下げられる。一方、メモ
リセルトランジスタのゲート電極１７６をハイレベルに
したときには、メモリセルトランジスタはオンして、ド
レイン電極１７４とソース電極１５５（接地電位）は接
続されるが、ドレイン電極１７４とセンス母線１６１を
接続するためのコンタクトホールが形成されていない。
したがって、センス母線１６１から接地電位への電流経
路が形成されず、センス母線１６１はハイレベルを保
つ。そこで前記したようにセンスアンプ回路により、セ
ンス母線１６１の電位を検出し、増幅することで、読み
出しが行われる。
成では、メモリセルからの読み出しは、次のように行わ
れる。メモリセルトランジスタのゲート電極１５６をハ
イレベルにすることで、センス母線１６１、コンタクト
ホール１６２、メモリセルトランジスタのドレイン電極
１５４、メモリセルトランジスタのソース電極１５５
（接地電位）という電流パスができ、センス母線１６１
の電位は接地電位近くまで引き下げられる。一方、メモ
リセルトランジスタのゲート電極１７６をハイレベルに
したときには、メモリセルトランジスタはオンして、ド
レイン電極１７４とソース電極１５５（接地電位）は接
続されるが、ドレイン電極１７４とセンス母線１６１を
接続するためのコンタクトホールが形成されていない。
したがって、センス母線１６１から接地電位への電流経
路が形成されず、センス母線１６１はハイレベルを保
つ。そこで前記したようにセンスアンプ回路により、セ
ンス母線１６１の電位を検出し、増幅することで、読み
出しが行われる。
【００２７】
【発明が解決しようとする課題】しかしながら、これら
の半導体集積回路および半導体装置は、同一の半導体基
板上にＲＡＭとＲＯＭをつくる場合、ＲＡＭのメモリセ
ルおよびその回路と、ＲＯＭのメモリセルおよびその回
路を別々に用意しなければならず、チップ面積の増大を
招く。
の半導体集積回路および半導体装置は、同一の半導体基
板上にＲＡＭとＲＯＭをつくる場合、ＲＡＭのメモリセ
ルおよびその回路と、ＲＯＭのメモリセルおよびその回
路を別々に用意しなければならず、チップ面積の増大を
招く。
【００２８】また、ＲＡＭ用のメモリセルとＲＯＭ用の
メモリセルは構造および動作がまったく異なるため、お
互いに取り替えることができない。そのため、実際にそ
の半導体チップを使用する際にはＲＡＭおよびＲＯＭと
もに大きなメモリ容量を持つチップを使用しなければな
らず、メモリ領域に無駄が生じて効率が悪くなる。ま
た、セット機器中にＤＲＡＭとマスクＲＯＭの双方を組
み込む場合も、ＤＲＡＭのチップとマスクＲＯＭのチッ
プを別々に用意しなければならない。
メモリセルは構造および動作がまったく異なるため、お
互いに取り替えることができない。そのため、実際にそ
の半導体チップを使用する際にはＲＡＭおよびＲＯＭと
もに大きなメモリ容量を持つチップを使用しなければな
らず、メモリ領域に無駄が生じて効率が悪くなる。ま
た、セット機器中にＤＲＡＭとマスクＲＯＭの双方を組
み込む場合も、ＤＲＡＭのチップとマスクＲＯＭのチッ
プを別々に用意しなければならない。
【００２９】さらに、ＤＲＡＭは通常アドレスをマルチ
プレックスとして入力するが、マスクＲＯＭは全アドレ
スを一度に入力するなどしなければならず、それぞれの
メモリを制御する制御回路が複雑になるという課題があ
る。したがって、この発明の目的は、ＲＡＭとＲＯＭを
同じチップ内で作り分け、全メモリ領域に占めるＲＡＭ
とＲＯＭの領域の大きさを自由に分割して、必要なだけ
のＲＡＭとＲＯＭの領域を確保でき、メモリ領域の無駄
を省くことができるとともに、ＲＡＭとＲＯＭを同一チ
ップ内に形成でき、セット機器のメモリ部品の点数を削
減し、ＲＡＭとＲＯＭの制御用回路を共通化でき、回路
の簡潔化を達成できるという半導体集積回路と半導体装
置を提供する。
プレックスとして入力するが、マスクＲＯＭは全アドレ
スを一度に入力するなどしなければならず、それぞれの
メモリを制御する制御回路が複雑になるという課題があ
る。したがって、この発明の目的は、ＲＡＭとＲＯＭを
同じチップ内で作り分け、全メモリ領域に占めるＲＡＭ
とＲＯＭの領域の大きさを自由に分割して、必要なだけ
のＲＡＭとＲＯＭの領域を確保でき、メモリ領域の無駄
を省くことができるとともに、ＲＡＭとＲＯＭを同一チ
ップ内に形成でき、セット機器のメモリ部品の点数を削
減し、ＲＡＭとＲＯＭの制御用回路を共通化でき、回路
の簡潔化を達成できるという半導体集積回路と半導体装
置を提供する。
【００３０】
【課題を解決するための手段】請求項１の半導体集積回
路は、一対のセンス母線と、ドレイン電極、ソース電極
およびゲート電極を有する第１のＭＩＳトランジスタと
第１の容量素子からなるセルであって、第１のＭＩＳト
ランジスタのドレイン電極を一対のセンス母線のいずれ
かに接続し、ゲート電極を選択母線に接続し、さらにソ
ース電極を第１の容量素子の第１の電極に接続し、第１
の容量素子の第２の電極を電流供給母線に接続した第１
のメモリセルと、ドレイン電極、ソース電極およびゲー
ト電極を有する第２のＭＩＳトランジスタと第２の容量
素子からなるセルであって、第２のＭＩＳトランジスタ
のドレイン電極を一対のセンス母線のいずれかに接続
し、ゲート電極を選択母線に接続し、ソース電極を開放
し、第２の容量素子の第１の電極を開放し、第２の容量
素子の第２の電極を電流供給母線に接続した第２のメモ
リセルと、ドレイン電極、ソース電極およびゲート電極
を有する第３のＭＩＳトランジスタと、第１の容量素子
に対して容量が異なる第３の容量素子とからなる一対の
セルであって、各々の第３のＭＩＳトランジスタのドレ
イン電極を一対のセンス母線に別々に接続し、ゲート電
極を選択母線に接続し、さらにソース電極を第３の容量
素子の第１の電極に接続し、第３の容量素子の第２の電
極を電流供給母線に接続した一対のダミーセルと、書き
込みデータを一対のセンス母線に伝送する書き込み回路
と、読み出し時に一対のセンス母線をあらかじめ一定の
同一レベルにプリチャージするプリチャージ回路と、一
対のセンス母線に誘起される電圧の差を比較増幅するセ
ンスアンプ回路と、このセンスアンプ回路により増幅さ
れた一対のセンス母線のデータをデータ線に読み出す手
段とを備えたものである。
路は、一対のセンス母線と、ドレイン電極、ソース電極
およびゲート電極を有する第１のＭＩＳトランジスタと
第１の容量素子からなるセルであって、第１のＭＩＳト
ランジスタのドレイン電極を一対のセンス母線のいずれ
かに接続し、ゲート電極を選択母線に接続し、さらにソ
ース電極を第１の容量素子の第１の電極に接続し、第１
の容量素子の第２の電極を電流供給母線に接続した第１
のメモリセルと、ドレイン電極、ソース電極およびゲー
ト電極を有する第２のＭＩＳトランジスタと第２の容量
素子からなるセルであって、第２のＭＩＳトランジスタ
のドレイン電極を一対のセンス母線のいずれかに接続
し、ゲート電極を選択母線に接続し、ソース電極を開放
し、第２の容量素子の第１の電極を開放し、第２の容量
素子の第２の電極を電流供給母線に接続した第２のメモ
リセルと、ドレイン電極、ソース電極およびゲート電極
を有する第３のＭＩＳトランジスタと、第１の容量素子
に対して容量が異なる第３の容量素子とからなる一対の
セルであって、各々の第３のＭＩＳトランジスタのドレ
イン電極を一対のセンス母線に別々に接続し、ゲート電
極を選択母線に接続し、さらにソース電極を第３の容量
素子の第１の電極に接続し、第３の容量素子の第２の電
極を電流供給母線に接続した一対のダミーセルと、書き
込みデータを一対のセンス母線に伝送する書き込み回路
と、読み出し時に一対のセンス母線をあらかじめ一定の
同一レベルにプリチャージするプリチャージ回路と、一
対のセンス母線に誘起される電圧の差を比較増幅するセ
ンスアンプ回路と、このセンスアンプ回路により増幅さ
れた一対のセンス母線のデータをデータ線に読み出す手
段とを備えたものである。
【００３１】請求項２の半導体集積回路は、請求項１の
第２のメモリセルに代えて、ドレイン電極、ソース電極
およびゲート電極を有する第２のＭＩＳトランジスタと
第２の容量素子からなるセルであって、第２のＭＩＳト
ランジスタのドレイン電極を一対のセンス母線のいずれ
かに接続し、ゲート電極を選択母線に接続し、ソース電
極を第２の容量素子の第１の電極に接続し、第２の容量
素子の第２の電極を開放した第２のメモリセルを有する
ものである。
第２のメモリセルに代えて、ドレイン電極、ソース電極
およびゲート電極を有する第２のＭＩＳトランジスタと
第２の容量素子からなるセルであって、第２のＭＩＳト
ランジスタのドレイン電極を一対のセンス母線のいずれ
かに接続し、ゲート電極を選択母線に接続し、ソース電
極を第２の容量素子の第１の電極に接続し、第２の容量
素子の第２の電極を開放した第２のメモリセルを有する
ものである。
【００３２】請求項３の半導体集積回路は、一対のセン
ス母線と、ドレイン電極、ソース電極およびゲート電極
を有する第１のＭＩＳトランジスタと第１の容量素子よ
りなり、第１のＭＩＳトランジスタのドレイン電極をセ
ンス母線の一方に接続し、ゲート電極を選択母線に接続
し、さらにソース電極を第１の容量素子の第１の電極に
接続し、第１の容量素子の第２の電極を電流供給母線に
接続した第１のメモリセルと、ドレイン電極、ソース電
極およびゲート電極を有する第２のＭＩＳトランジスタ
と第２の容量素子よりなり、第２のＭＩＳトランジスタ
のドレイン電極をセンス母線の一方に接続し、ゲート電
極を選択母線に接続し、ソース電極を開放し、第２の容
量素子の第１の電極を開放し、第２の容量素子の第２の
電極を電流供給母線に接続した第２のメモリセルと、書
き込みデータをセンス母線に伝送する書き込み回路と、
読み出し時に一対のセンス母線をあらかじめ一定の同一
レベルにプリチャージするプリチャージ回路と、一対の
センス母線がほぼ同電位のとき、あらかじめ決められた
一方のセンス母線をハイレベルにしかつ他方のセンス母
線をロウレベルにする増幅手段を有して、一対のセンス
母線に現れる電圧の差を比較し増幅するセンスアンプ回
路と、このセンスアンプ回路により増幅されたセンス母
線の情報をデータ線に読み出す読み出し手段とを備えた
ものである。
ス母線と、ドレイン電極、ソース電極およびゲート電極
を有する第１のＭＩＳトランジスタと第１の容量素子よ
りなり、第１のＭＩＳトランジスタのドレイン電極をセ
ンス母線の一方に接続し、ゲート電極を選択母線に接続
し、さらにソース電極を第１の容量素子の第１の電極に
接続し、第１の容量素子の第２の電極を電流供給母線に
接続した第１のメモリセルと、ドレイン電極、ソース電
極およびゲート電極を有する第２のＭＩＳトランジスタ
と第２の容量素子よりなり、第２のＭＩＳトランジスタ
のドレイン電極をセンス母線の一方に接続し、ゲート電
極を選択母線に接続し、ソース電極を開放し、第２の容
量素子の第１の電極を開放し、第２の容量素子の第２の
電極を電流供給母線に接続した第２のメモリセルと、書
き込みデータをセンス母線に伝送する書き込み回路と、
読み出し時に一対のセンス母線をあらかじめ一定の同一
レベルにプリチャージするプリチャージ回路と、一対の
センス母線がほぼ同電位のとき、あらかじめ決められた
一方のセンス母線をハイレベルにしかつ他方のセンス母
線をロウレベルにする増幅手段を有して、一対のセンス
母線に現れる電圧の差を比較し増幅するセンスアンプ回
路と、このセンスアンプ回路により増幅されたセンス母
線の情報をデータ線に読み出す読み出し手段とを備えた
ものである。
【００３３】請求項４の半導体集積回路は、請求項３の
第２のメモリセルに代えて、ドレイン電極、ソース電極
およびゲート電極を有する第２のＭＩＳトランジスタと
第２の容量素子よりなり、第２のＭＩＳトランジスタの
ドレイン電極をセンス母線の一方に、ゲート電極を選択
母線に接続し、ソース電極を第２の容量素子の第１の電
極に接続し、第２の容量素子の第２の電極を開放した第
２のメモリセルを有するものである。
第２のメモリセルに代えて、ドレイン電極、ソース電極
およびゲート電極を有する第２のＭＩＳトランジスタと
第２の容量素子よりなり、第２のＭＩＳトランジスタの
ドレイン電極をセンス母線の一方に、ゲート電極を選択
母線に接続し、ソース電極を第２の容量素子の第１の電
極に接続し、第２の容量素子の第２の電極を開放した第
２のメモリセルを有するものである。
【００３４】請求項５の半導体集積回路は、一対のセン
ス母線と、ドレイン電極、ソース電極およびゲート電極
を有する第１のＭＩＳトランジスタと第１の容量素子か
らなるセルであって、第１のＭＩＳトランジスタのドレ
イン電極を一対のセンス母線のいずれかに接続し、ゲー
ト電極を選択母線に接続し、さらにソース電極を第１の
容量素子の第１の電極に接続し、第１の容量素子の第２
の電極を電流供給母線に接続した第１のメモリセルと、
ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子からなるセル
であって、第２のＭＩＳトランジスタのドレイン電極を
一対のセンス母線のいずれかに接続し、ゲート電極を選
択母線に接続し、ソース電極を開放し、第２の容量素子
の第１の電極を開放し、第２の容量素子の第２の電極を
電流供給母線に接続した第２のメモリセルと、書き込み
データを前記一対のセンス母線に伝送する書き込み回路
と、読み出し時に一対のセンス母線をあらかじめ一定の
同一レベルにプリチャージするプリチャージ回路と、一
対のセンス母線がほぼ同電位のときあらかじめ決められ
た一方のセンス母線をハイレベルにし他方のセンス母線
をロウレベルにする増幅手段を有して、一対のセンス母
線に誘起される電圧の差を比較し増幅するセンスアンプ
回路と、このセンスアンプ回路により増幅された前記一
対のセンス母線の情報をデータ線に読み出す手段とを備
えたものである。
ス母線と、ドレイン電極、ソース電極およびゲート電極
を有する第１のＭＩＳトランジスタと第１の容量素子か
らなるセルであって、第１のＭＩＳトランジスタのドレ
イン電極を一対のセンス母線のいずれかに接続し、ゲー
ト電極を選択母線に接続し、さらにソース電極を第１の
容量素子の第１の電極に接続し、第１の容量素子の第２
の電極を電流供給母線に接続した第１のメモリセルと、
ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子からなるセル
であって、第２のＭＩＳトランジスタのドレイン電極を
一対のセンス母線のいずれかに接続し、ゲート電極を選
択母線に接続し、ソース電極を開放し、第２の容量素子
の第１の電極を開放し、第２の容量素子の第２の電極を
電流供給母線に接続した第２のメモリセルと、書き込み
データを前記一対のセンス母線に伝送する書き込み回路
と、読み出し時に一対のセンス母線をあらかじめ一定の
同一レベルにプリチャージするプリチャージ回路と、一
対のセンス母線がほぼ同電位のときあらかじめ決められ
た一方のセンス母線をハイレベルにし他方のセンス母線
をロウレベルにする増幅手段を有して、一対のセンス母
線に誘起される電圧の差を比較し増幅するセンスアンプ
回路と、このセンスアンプ回路により増幅された前記一
対のセンス母線の情報をデータ線に読み出す手段とを備
えたものである。
【００３５】請求項６の半導体集積回路は、請求項１の
第２のメモリセルに代えて、ドレイン電極、ソース電極
およびゲート電極を有する第２のＭＩＳトランジスタと
第２の容量素子からなるセルであって、第２のＭＩＳト
ランジスタのドレイン電極を一対のセンス母線のいずれ
かに接続し、ゲート電極を選択母線に接続し、ソース電
極を第２の容量素子の第１の電極に接続し、第２の容量
素子の第２の電極を開放した第２のメモリセルを有する
ものである。
第２のメモリセルに代えて、ドレイン電極、ソース電極
およびゲート電極を有する第２のＭＩＳトランジスタと
第２の容量素子からなるセルであって、第２のＭＩＳト
ランジスタのドレイン電極を一対のセンス母線のいずれ
かに接続し、ゲート電極を選択母線に接続し、ソース電
極を第２の容量素子の第１の電極に接続し、第２の容量
素子の第２の電極を開放した第２のメモリセルを有する
ものである。
【００３６】請求項７の半導体装置は、一導電型の半導
体基板上に形成された第１のＭＩＳトランジスタと第１
の容量素子よりなる第１のメモリセルと、半導体基板上
に形成された第２のＭＩＳトランジスタと第２の容量素
子よりなる第２のメモリセルとを備え、第１のメモリセ
ルは、選択母線であって第１のＭＩＳトランジスタのゲ
ート電極である多結晶シリコン配線層と、コンタクトホ
ールを通してセンス母線となる配線層に接続され、半導
体基板と反対の導電型をもつ第１のＭＩＳトランジスタ
のドレイン電極となる拡散層と、コンタクトホールを通
して第１の容量素子の第１の電極である多結晶シリコン
層と接続され、半導体基板と反対の導電型をもつ第１の
ＭＩＳトランジスタのソース電極となる拡散層と、第１
の容量素子の第１の電極である多結晶シリコン層とは第
１の容量素子の絶縁膜を介して存在し、電源配線に接続
される第１の容量素子の第２の電極となる多結晶シリコ
ン層からなる構成を有し、第２のメモリセルは、選択母
線であって第２のＭＩＳトランジスタのゲート電極であ
る多結晶シリコン配線と、コンタクトホールを通してセ
ンス母線となる配線層に接続され、半導体基盤と反対の
導電型をもつ第２のＭＩＳトランジスタのドレイン電極
となる拡散層と、第２の容量素子の第１の電極である多
結晶シリコン層と絶縁膜を介して存在し、半導体基板と
反対の導電型をもつ第２のＭＩＳトランジスタのソース
電極となる拡散層と、第２の容量素子の第１の電極であ
る多結晶シリコン層とは第２の容量素子の絶縁膜を介し
て存在し、電源配線に接続される第２の容量素子の第２
の電極となる多結晶シリコン層からなる構成を有するこ
とを特徴とするものである。
体基板上に形成された第１のＭＩＳトランジスタと第１
の容量素子よりなる第１のメモリセルと、半導体基板上
に形成された第２のＭＩＳトランジスタと第２の容量素
子よりなる第２のメモリセルとを備え、第１のメモリセ
ルは、選択母線であって第１のＭＩＳトランジスタのゲ
ート電極である多結晶シリコン配線層と、コンタクトホ
ールを通してセンス母線となる配線層に接続され、半導
体基板と反対の導電型をもつ第１のＭＩＳトランジスタ
のドレイン電極となる拡散層と、コンタクトホールを通
して第１の容量素子の第１の電極である多結晶シリコン
層と接続され、半導体基板と反対の導電型をもつ第１の
ＭＩＳトランジスタのソース電極となる拡散層と、第１
の容量素子の第１の電極である多結晶シリコン層とは第
１の容量素子の絶縁膜を介して存在し、電源配線に接続
される第１の容量素子の第２の電極となる多結晶シリコ
ン層からなる構成を有し、第２のメモリセルは、選択母
線であって第２のＭＩＳトランジスタのゲート電極であ
る多結晶シリコン配線と、コンタクトホールを通してセ
ンス母線となる配線層に接続され、半導体基盤と反対の
導電型をもつ第２のＭＩＳトランジスタのドレイン電極
となる拡散層と、第２の容量素子の第１の電極である多
結晶シリコン層と絶縁膜を介して存在し、半導体基板と
反対の導電型をもつ第２のＭＩＳトランジスタのソース
電極となる拡散層と、第２の容量素子の第１の電極であ
る多結晶シリコン層とは第２の容量素子の絶縁膜を介し
て存在し、電源配線に接続される第２の容量素子の第２
の電極となる多結晶シリコン層からなる構成を有するこ
とを特徴とするものである。
【００３７】請求項８の半導体装置は、一導電型の半導
体基板上に形成された第１のＭＩＳトランジスタと容量
素子よりなる第１のメモリセルと、半導体基板上に形成
された第２のＭＩＳトランジスタよりなる第２のメモリ
セルとを備え、第１のメモリセルは、選択母線であって
第１のＭＩＳトランジスタのゲート電極である多結晶シ
リコン配線と、コンタクトホールを通してセンス母線と
なる配線層に接続され、半導体基板と反対の導電型をも
つ第１のＭＩＳトランジスタのドレイン電極となる拡散
層と、コンタクトホールを通して容量素子の第１の電極
である多結晶シリコン層と接続され、半導体基盤と反対
の導電型をもつ第１のＭＩＳトランジスタのソース電極
となる拡散層と、容量素子の第１の電極である多結晶シ
リコン層とは容量素子の絶縁膜を介して存在し、電源配
線に接続される容量素子の第２の電極となる多結晶シリ
コン層からなる構成を有し、第２のメモリセルは、選択
母線であって第２のＭＩＳトランジスタのゲート電極で
ある多結晶シリコン配線と、コンタクトホールを通して
センス母線となる配線層に接続され、半導体基板と反対
の導電型をもつ第２のＭＩＳトランジスタのドレイン電
極となる拡散層と、半導体基板と反対の導電型をもち、
第２のＭＩＳトランジスタのソース電極となる拡散層
と、第２のＭＩＳトランジスタのソース電極となる拡散
層とは容量素子の絶縁膜を介して存在し、電源配線に接
続される多結晶シリコン層からなる構成を有することを
特徴とするものである。
体基板上に形成された第１のＭＩＳトランジスタと容量
素子よりなる第１のメモリセルと、半導体基板上に形成
された第２のＭＩＳトランジスタよりなる第２のメモリ
セルとを備え、第１のメモリセルは、選択母線であって
第１のＭＩＳトランジスタのゲート電極である多結晶シ
リコン配線と、コンタクトホールを通してセンス母線と
なる配線層に接続され、半導体基板と反対の導電型をも
つ第１のＭＩＳトランジスタのドレイン電極となる拡散
層と、コンタクトホールを通して容量素子の第１の電極
である多結晶シリコン層と接続され、半導体基盤と反対
の導電型をもつ第１のＭＩＳトランジスタのソース電極
となる拡散層と、容量素子の第１の電極である多結晶シ
リコン層とは容量素子の絶縁膜を介して存在し、電源配
線に接続される容量素子の第２の電極となる多結晶シリ
コン層からなる構成を有し、第２のメモリセルは、選択
母線であって第２のＭＩＳトランジスタのゲート電極で
ある多結晶シリコン配線と、コンタクトホールを通して
センス母線となる配線層に接続され、半導体基板と反対
の導電型をもつ第２のＭＩＳトランジスタのドレイン電
極となる拡散層と、半導体基板と反対の導電型をもち、
第２のＭＩＳトランジスタのソース電極となる拡散層
と、第２のＭＩＳトランジスタのソース電極となる拡散
層とは容量素子の絶縁膜を介して存在し、電源配線に接
続される多結晶シリコン層からなる構成を有することを
特徴とするものである。
【００３８】請求項９の半導体装置は、請求項８の第２
のメモリセルに代えて、第２のメモリセルは、選択母線
であって第２のＭＩＳトランジスタのゲート電極である
多結晶シリコン配線と、コンタクトホールを通してセン
ス母線となる配線層に接続され、半導体基板と反対の導
電型をもつ第２のＭＩＳトランジスタのドレイン電極と
なる拡散層と、コンタクトホールを通して容量素子の第
１の電極と同時に形成された多結晶シリコン層と接続さ
れ、半導体基板と反対の導電型をもつ第２のＭＩＳトラ
ンジスタのソース電極となる拡散層とを有するものであ
る。
のメモリセルに代えて、第２のメモリセルは、選択母線
であって第２のＭＩＳトランジスタのゲート電極である
多結晶シリコン配線と、コンタクトホールを通してセン
ス母線となる配線層に接続され、半導体基板と反対の導
電型をもつ第２のＭＩＳトランジスタのドレイン電極と
なる拡散層と、コンタクトホールを通して容量素子の第
１の電極と同時に形成された多結晶シリコン層と接続さ
れ、半導体基板と反対の導電型をもつ第２のＭＩＳトラ
ンジスタのソース電極となる拡散層とを有するものであ
る。
【００３９】
【作用】請求項１の半導体集積回路によれば、一対のセ
ンス母線の一方に接続された第１のメモリセルおよび第
２のメモリセルの一方のゲート電極の選択母線に選択信
号を入力し、これによって一対のセンス母線の一方に誘
起される電圧と、一対のセンス母線の他方に接続された
ダミーセルのゲート電極の選択母線に選択信号を入力
し、これによって一対のセンス母線の他方に誘起される
電圧との差を、センスアンプ回路により比較増幅し、読
み出し手段により読み出すことにより、ＲＯＭとしての
読み出しが可能となる。
ンス母線の一方に接続された第１のメモリセルおよび第
２のメモリセルの一方のゲート電極の選択母線に選択信
号を入力し、これによって一対のセンス母線の一方に誘
起される電圧と、一対のセンス母線の他方に接続された
ダミーセルのゲート電極の選択母線に選択信号を入力
し、これによって一対のセンス母線の他方に誘起される
電圧との差を、センスアンプ回路により比較増幅し、読
み出し手段により読み出すことにより、ＲＯＭとしての
読み出しが可能となる。
【００４０】この場合、ＲＡＭの回路の第２のメモリセ
ルのトランジスタのソース電極と第２の容量素子とを開
放することにより、ＲＡＭと同じ回路を用いてＲＯＭの
回路を実現することができる。したがって、たとえば製
造の途中でフォトマスクを使うことによって、ＲＡＭと
ＲＯＭを同じチップ内で作り分け、全メモリ領域に占め
るＲＡＭとＲＯＭの領域の大きさを自由に分割して、必
要なだけのＲＡＭとＲＯＭの領域を確保できるので、全
メモリ容量の中から最適のＲＡＭとＲＯＭの容量を設定
でき、不要なメモリセル形成する必要がなくメモリ領域
の無駄を省くことができ、チップ面積を低減することが
できる。また、読み出し手段が同じであるため、ＲＡＭ
からのデータとＲＯＭからのデータを同じアクセスタイ
ムで取り出すことができる。さらに、ＲＡＭとＲＯＭを
同一の半導体チップ内に形成できるため、セット内にＲ
ＡＭとＲＯＭのチップを別々に搭載する場合に比べ、メ
モリチップが一つで済むので、メモリの制御回路が簡単
にでき、セット機器のメモリ部品の点数を削減でき、さ
らにＲＡＭとＲＯＭの制御用回路を共通化でき、回路の
簡潔化を達成できることから、セット機器の開発費用
や、開発時間の削減にも効果がある。
ルのトランジスタのソース電極と第２の容量素子とを開
放することにより、ＲＡＭと同じ回路を用いてＲＯＭの
回路を実現することができる。したがって、たとえば製
造の途中でフォトマスクを使うことによって、ＲＡＭと
ＲＯＭを同じチップ内で作り分け、全メモリ領域に占め
るＲＡＭとＲＯＭの領域の大きさを自由に分割して、必
要なだけのＲＡＭとＲＯＭの領域を確保できるので、全
メモリ容量の中から最適のＲＡＭとＲＯＭの容量を設定
でき、不要なメモリセル形成する必要がなくメモリ領域
の無駄を省くことができ、チップ面積を低減することが
できる。また、読み出し手段が同じであるため、ＲＡＭ
からのデータとＲＯＭからのデータを同じアクセスタイ
ムで取り出すことができる。さらに、ＲＡＭとＲＯＭを
同一の半導体チップ内に形成できるため、セット内にＲ
ＡＭとＲＯＭのチップを別々に搭載する場合に比べ、メ
モリチップが一つで済むので、メモリの制御回路が簡単
にでき、セット機器のメモリ部品の点数を削減でき、さ
らにＲＡＭとＲＯＭの制御用回路を共通化でき、回路の
簡潔化を達成できることから、セット機器の開発費用
や、開発時間の削減にも効果がある。
【００４１】請求項２の半導体集積回路によれば、請求
項１の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項１と同作用がある。請求項３の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項１と同作用のほか、ダミーセルを形成
する必要がなく、チップ面積をさらに低減できる。
項１の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項１と同作用がある。請求項３の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項１と同作用のほか、ダミーセルを形成
する必要がなく、チップ面積をさらに低減できる。
【００４２】請求項４の半導体集積回路によれば、請求
項３の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項３と同作用がある。請求項５の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項３と同作用のほか、一本のセンス母線
の長さを短くできるため、メモリセルの負荷が低下しア
クセスタイムを短くできる。
項３の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項３と同作用がある。請求項５の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項３と同作用のほか、一本のセンス母線
の長さを短くできるため、メモリセルの負荷が低下しア
クセスタイムを短くできる。
【００４３】請求項６の半導体集積回路によれば、請求
項５の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項５と同作用がある。請求項７の
半導体装置によれば、第２のＭＩＳトランジスタのソー
ス電極と第２の容量素子の第１の電極とを接続するコン
タクトホールを選択的に形成しないことにより、第１の
電極とソース電極との間に絶縁膜を介在することができ
るのでＲＯＭを形成でき、このためＲＡＭとＲＯＭのメ
モリセルを半導体チップの製造途中で作り分けることが
できる。したがって、請求項１と同作用がある。
項５の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項５と同作用がある。請求項７の
半導体装置によれば、第２のＭＩＳトランジスタのソー
ス電極と第２の容量素子の第１の電極とを接続するコン
タクトホールを選択的に形成しないことにより、第１の
電極とソース電極との間に絶縁膜を介在することができ
るのでＲＯＭを形成でき、このためＲＡＭとＲＯＭのメ
モリセルを半導体チップの製造途中で作り分けることが
できる。したがって、請求項１と同作用がある。
【００４４】請求項８の半導体装置によれば、第２のＭ
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極を選択的に形成しないことにより、ソース電極
に接続される容量素子が形成されなくなるのでＲＯＭを
形成でき、このためＲＡＭとＲＯＭのメモリセルを半導
体チップの製造途中で作り分けることができる。したが
って、請求項１と同作用のほか、製造時にデータを作り
込む工程が拡散工程の終わりに近く、短いターン・アラ
ウンド・タイムが実現できる。
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極を選択的に形成しないことにより、ソース電極
に接続される容量素子が形成されなくなるのでＲＯＭを
形成でき、このためＲＡＭとＲＯＭのメモリセルを半導
体チップの製造途中で作り分けることができる。したが
って、請求項１と同作用のほか、製造時にデータを作り
込む工程が拡散工程の終わりに近く、短いターン・アラ
ウンド・タイムが実現できる。
【００４５】請求項９の半導体装置によれば、第２のＭ
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極と反対側の第２の電極を選択的に形成しないこ
とにより、ソース電極に接続される容量素子が形成され
なくなるのでＲＯＭを形成でき、このためＲＡＭとＲＯ
Ｍのメモリセルを半導体チップの製造途中で作り分ける
ことができる。したがって、請求項１と同作用のほか、
製造時にデータを作り込む工程が拡散工程の終わりにさ
らに近くなり、短いターン・アラウンド・タイムが実現
できる。
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極と反対側の第２の電極を選択的に形成しないこ
とにより、ソース電極に接続される容量素子が形成され
なくなるのでＲＯＭを形成でき、このためＲＡＭとＲＯ
Ｍのメモリセルを半導体チップの製造途中で作り分ける
ことができる。したがって、請求項１と同作用のほか、
製造時にデータを作り込む工程が拡散工程の終わりにさ
らに近くなり、短いターン・アラウンド・タイムが実現
できる。
【００４６】
【実施例】以下、この発明の第１の実施例について図１
を参照しながら説明する。図１は、この発明の第１の実
施例に係る半導体集積回路であって、ＤＲＡＭとマスク
ＲＯＭのメモリセルを製造の途中で作り分けることがで
きる記憶回路の主要部（１カラム分に対応）を示してい
る。
を参照しながら説明する。図１は、この発明の第１の実
施例に係る半導体集積回路であって、ＤＲＡＭとマスク
ＲＯＭのメモリセルを製造の途中で作り分けることがで
きる記憶回路の主要部（１カラム分に対応）を示してい
る。
【００４７】図１において、Ｑ１，Ｑ２はメモリセルを
構成する第１のＭＩＳトランジスタおよび第２のＭＩＳ
トランジスタであるＭＯＳトランジスタであり、そのド
レイン電極はセンス母線ＢＬ１に、ゲート電極はそれぞ
れ選択母線ＷＬ１，ＷＬ２に接続されている。Ｃ１，Ｃ
２はメモリセルを構成する第１の容量素子および第１の
容量素子である蓄積キャパシタであり、そのキャパシタ
Ｃ１，Ｃ２の各一端子は接地されている。
構成する第１のＭＩＳトランジスタおよび第２のＭＩＳ
トランジスタであるＭＯＳトランジスタであり、そのド
レイン電極はセンス母線ＢＬ１に、ゲート電極はそれぞ
れ選択母線ＷＬ１，ＷＬ２に接続されている。Ｃ１，Ｃ
２はメモリセルを構成する第１の容量素子および第１の
容量素子である蓄積キャパシタであり、そのキャパシタ
Ｃ１，Ｃ２の各一端子は接地されている。
【００４８】Ｑ７はダミーセルを構成する第３のＭＩＳ
トランジスタであるＭＯＳトランジスタであり、そのド
レイン電極はセンス母線ＢＬ１に、ゲート電極はダミー
セル選択母線ＤＬ１に接続されている。Ｃ７はダミーセ
ルを構成する第３の容量素子である蓄積キャパシタであ
り、その蓄積キャパシタＣ７の一端子はダミーセルトラ
ンジスタＱ７のソース電極に接続されている。また、キ
ャパシタＣ７の他端子は接地されている。Ｑ８は蓄積キ
ャパシタＣ７の電荷放電用のＭＯＳトランジスタで、ド
レイン電極がダミーセルトランジスタＱ７のソース電極
に、ゲート電極はダミーセルリセット母線ＲＬ１に、ソ
ース電極は接地電位にそれぞれ接続されている。
トランジスタであるＭＯＳトランジスタであり、そのド
レイン電極はセンス母線ＢＬ１に、ゲート電極はダミー
セル選択母線ＤＬ１に接続されている。Ｃ７はダミーセ
ルを構成する第３の容量素子である蓄積キャパシタであ
り、その蓄積キャパシタＣ７の一端子はダミーセルトラ
ンジスタＱ７のソース電極に接続されている。また、キ
ャパシタＣ７の他端子は接地されている。Ｑ８は蓄積キ
ャパシタＣ７の電荷放電用のＭＯＳトランジスタで、ド
レイン電極がダミーセルトランジスタＱ７のソース電極
に、ゲート電極はダミーセルリセット母線ＲＬ１に、ソ
ース電極は接地電位にそれぞれ接続されている。
【００４９】Ｑ３，Ｑ４はメモリセルを構成する第１の
ＭＩＳトランジスタおよび第２のＭＩＳトランジスタで
あるＭＯＳトランジスタであり、そのドレイン電極はセ
ンス母線ＢＬ１と対をなすセンス母線／ＢＬ１に、ゲー
ト電極はそれぞれ選択母線ＷＬ３，ＷＬ４に接続されて
いる。Ｃ３，Ｃ４はメモリセルを構成する第１の容量素
子および第１の容量素子である蓄積キャパシタであり、
そのキャパシタＣ３，Ｃ４の各一端子は接地されてい
る。なお、センス母線／ＢＬ１の「／」は、バーを示
し、たとえば図１等に示すバーの付いたＢＬ１のバーを
示している。後述の／ＤＱ等も同様である。
ＭＩＳトランジスタおよび第２のＭＩＳトランジスタで
あるＭＯＳトランジスタであり、そのドレイン電極はセ
ンス母線ＢＬ１と対をなすセンス母線／ＢＬ１に、ゲー
ト電極はそれぞれ選択母線ＷＬ３，ＷＬ４に接続されて
いる。Ｃ３，Ｃ４はメモリセルを構成する第１の容量素
子および第１の容量素子である蓄積キャパシタであり、
そのキャパシタＣ３，Ｃ４の各一端子は接地されてい
る。なお、センス母線／ＢＬ１の「／」は、バーを示
し、たとえば図１等に示すバーの付いたＢＬ１のバーを
示している。後述の／ＤＱ等も同様である。
【００５０】Ｑ９はダミーセルを構成する第２のＭＩＳ
トランジスタであるＭＯＳトランジスタであり、そのド
レイン電極はセンス母線／ＢＬ１に、ゲート電極はダミ
ーセル選択母線ＤＬ２に接続されている。Ｃ９はダミー
セルを構成する第３の容量素子である蓄積キャパシタで
あり、その蓄積キャパシタＣ９の一端子はダミーセルト
ランジスタＱ９のソース電極に接続されている。また、
蓄積キャパシタＣ９の他端子は接地されている。Ｑ１０
は蓄積キャパシタＣ９の電荷放電用のＭＯＳトランジス
タで、ドレイン電極がダミーセルトランジスタＱ９のソ
ース電極に、ゲート電極はダミーセルリセット母線ＲＬ
２に、ソース電極は接地電位にそれぞれ接続されてい
る。
トランジスタであるＭＯＳトランジスタであり、そのド
レイン電極はセンス母線／ＢＬ１に、ゲート電極はダミ
ーセル選択母線ＤＬ２に接続されている。Ｃ９はダミー
セルを構成する第３の容量素子である蓄積キャパシタで
あり、その蓄積キャパシタＣ９の一端子はダミーセルト
ランジスタＱ９のソース電極に接続されている。また、
蓄積キャパシタＣ９の他端子は接地されている。Ｑ１０
は蓄積キャパシタＣ９の電荷放電用のＭＯＳトランジス
タで、ドレイン電極がダミーセルトランジスタＱ９のソ
ース電極に、ゲート電極はダミーセルリセット母線ＲＬ
２に、ソース電極は接地電位にそれぞれ接続されてい
る。
【００５１】ダミーセルリセット母線ＲＬ１，ＲＬ２は
次の読み出しサイクルが始まる前にハイレベルとなり、
ＭＯＳトランジスタＱ８，Ｑ１０をオン状態とすること
で、蓄積キャパシタＣ７，Ｃ９の電荷の放電を行い、次
の読み出しのための準備を行うものである。ダミーセル
を構成するトランジスタＱ７，Ｑ８および蓄積キャパシ
タＣ７、または、トランジスタＱ９，Ｑ１０および蓄積
キャパシタＣ９は各センス母線ＢＬ１，／ＢＬ１に一つ
ずつ接続されており、蓄積キャパシタＣ７，Ｃ９の静電
容量はメモリセルの蓄積キャパシタＣ１〜Ｃ４の静電容
量に比べ、小さく設定されている。
次の読み出しサイクルが始まる前にハイレベルとなり、
ＭＯＳトランジスタＱ８，Ｑ１０をオン状態とすること
で、蓄積キャパシタＣ７，Ｃ９の電荷の放電を行い、次
の読み出しのための準備を行うものである。ダミーセル
を構成するトランジスタＱ７，Ｑ８および蓄積キャパシ
タＣ７、または、トランジスタＱ９，Ｑ１０および蓄積
キャパシタＣ９は各センス母線ＢＬ１，／ＢＬ１に一つ
ずつ接続されており、蓄積キャパシタＣ７，Ｃ９の静電
容量はメモリセルの蓄積キャパシタＣ１〜Ｃ４の静電容
量に比べ、小さく設定されている。
【００５２】また、蓄積キャパシタＣ１〜Ｃ４の一端子
とメモリセルトランジスタＱ１〜Ｑ４のソース電極は書
き込むデータに応じて接続状態か開放状態かを製造の途
中で設定し、この実施例では、メモリセルトランジスタ
Ｑ１と蓄積キャパシタＣ１間およびメモリセルトランジ
スタＱ３と蓄積キャパシタＣ３間が開放状態、メモリセ
ルトランジスタＱ２と蓄積キャパシタＣ２間およびメモ
リセルトランジスタＱ４と蓄積キャパシタＣ４間が接続
状態であるものとする。
とメモリセルトランジスタＱ１〜Ｑ４のソース電極は書
き込むデータに応じて接続状態か開放状態かを製造の途
中で設定し、この実施例では、メモリセルトランジスタ
Ｑ１と蓄積キャパシタＣ１間およびメモリセルトランジ
スタＱ３と蓄積キャパシタＣ３間が開放状態、メモリセ
ルトランジスタＱ２と蓄積キャパシタＣ２間およびメモ
リセルトランジスタＱ４と蓄積キャパシタＣ４間が接続
状態であるものとする。
【００５３】Ｑ５，Ｑ６は読み出し手段を兼ねたカラム
選択用トランジスタであり、そのドレイン電極はそれぞ
れセンス母線対ＢＬ１，／ＢＬ１に、ゲート電極はカラ
ム選択母線ＣＬ１に、ソース電極はそれぞれデータ線対
ＤＱ，／ＤＱに接続されている。１はメモリセルのデー
タを読み出す前にセンス母線ＢＬ１，／ＢＬ１を任意の
等しい電位（ここでは電源電圧）までプリチャージする
プリチャージ回路。２はセンス母線対ＢＬ１，／ＢＬ１
の電位差を検出し増幅するセンスアンプ回路。３は外部
からのデータをメモリセルに書き込みを行う書き込み回
路である。
選択用トランジスタであり、そのドレイン電極はそれぞ
れセンス母線対ＢＬ１，／ＢＬ１に、ゲート電極はカラ
ム選択母線ＣＬ１に、ソース電極はそれぞれデータ線対
ＤＱ，／ＤＱに接続されている。１はメモリセルのデー
タを読み出す前にセンス母線ＢＬ１，／ＢＬ１を任意の
等しい電位（ここでは電源電圧）までプリチャージする
プリチャージ回路。２はセンス母線対ＢＬ１，／ＢＬ１
の電位差を検出し増幅するセンスアンプ回路。３は外部
からのデータをメモリセルに書き込みを行う書き込み回
路である。
【００５４】まず、この回路とメモリセルをマスクＲＯ
Ｍとして使用する場合について説明する。センス母線Ｂ
Ｌ１側にデータの“０”を記憶させた場合は、図１中の
メモリセルトランジスタＱ１と蓄積キャパシタＣ１のよ
うにメモリセルトランジスタＱ１のソース電極と蓄積キ
ャパシタＣ１の一端子を開放にする。蓄積キャパシタＣ
１の他端子は接地されている。この場合の読み出しは、
選択母線ＷＬ１がハイレベル、選択母線ＷＬ２〜ＷＬ４
がロウレベル、ダミーセル選択母線ＤＬ１はロウレベ
ル、ダミーセル選択母線ＤＬ２はハイレベルという選択
によりおこなわれ、メモリセルトランジスタＱ１とダミ
ーセルトランジスタＱ９がオン状態になる。メモリセル
トランジスタＱ１がオン状態になってもＱ１のソース電
極が開放状態であるため、センス母線ＢＬ１には電位の
変化は起こらない。一方、トランジスタＱ９をオンする
ことによって、センス母線／ＢＬ１に蓄えられていた電
荷は、電荷を蓄えていなかったダミーセル蓄積キャパシ
タＣ９との間で再配分される。センス母線対ＢＬ１，／
ＢＬ１は、この読み出しサイクルの前にはプリチャージ
回路１によりほぼ電源電位までプリチャージを完了して
いるため、読み出しサイクル中にセンス母線／ＢＬ１の
電位はセンス母線ＢＬ１の電位より低くなる。この電位
差をセンスアンプ回路２によって増幅すると、センス母
線ＢＬ１がハイレベル、センス母線／ＢＬ１がロウレベ
ルとなる。こうして、カラム選択母線ＣＬ１がハイによ
ることによってカラム選択用トランジスタＱ５，Ｑ６が
オンとなり、データ線ＤＱがハイレベル、データ線／Ｄ
Ｑがロウレベルという所望のデータ“０”をこのデータ
線対から取り出すことができる。
Ｍとして使用する場合について説明する。センス母線Ｂ
Ｌ１側にデータの“０”を記憶させた場合は、図１中の
メモリセルトランジスタＱ１と蓄積キャパシタＣ１のよ
うにメモリセルトランジスタＱ１のソース電極と蓄積キ
ャパシタＣ１の一端子を開放にする。蓄積キャパシタＣ
１の他端子は接地されている。この場合の読み出しは、
選択母線ＷＬ１がハイレベル、選択母線ＷＬ２〜ＷＬ４
がロウレベル、ダミーセル選択母線ＤＬ１はロウレベ
ル、ダミーセル選択母線ＤＬ２はハイレベルという選択
によりおこなわれ、メモリセルトランジスタＱ１とダミ
ーセルトランジスタＱ９がオン状態になる。メモリセル
トランジスタＱ１がオン状態になってもＱ１のソース電
極が開放状態であるため、センス母線ＢＬ１には電位の
変化は起こらない。一方、トランジスタＱ９をオンする
ことによって、センス母線／ＢＬ１に蓄えられていた電
荷は、電荷を蓄えていなかったダミーセル蓄積キャパシ
タＣ９との間で再配分される。センス母線対ＢＬ１，／
ＢＬ１は、この読み出しサイクルの前にはプリチャージ
回路１によりほぼ電源電位までプリチャージを完了して
いるため、読み出しサイクル中にセンス母線／ＢＬ１の
電位はセンス母線ＢＬ１の電位より低くなる。この電位
差をセンスアンプ回路２によって増幅すると、センス母
線ＢＬ１がハイレベル、センス母線／ＢＬ１がロウレベ
ルとなる。こうして、カラム選択母線ＣＬ１がハイによ
ることによってカラム選択用トランジスタＱ５，Ｑ６が
オンとなり、データ線ＤＱがハイレベル、データ線／Ｄ
Ｑがロウレベルという所望のデータ“０”をこのデータ
線対から取り出すことができる。
【００５５】同じように、センス母線／ＢＬ１側にデー
タの“０”を記憶させた場合は、図１中のメモリセルト
ランジスタＱ４と蓄積キャパシタＣ４のようにメモリセ
ルトランジスタＱ４のソース電極と蓄積キャパシタＣ４
の一端子を接続する。蓄積キャパシタＣ４の他端子は接
地されている。この場合の読み出しは、選択母線ＷＬ４
がハイレベル、選択母線ＷＬ１〜ＷＬ３がロウレベル、
ダミーセル選択母線ＤＬ１はハイレベル、ダミーセル選
択母線ＤＬ２はロウレベルとなる選択によりおこなわ
れ、メモリセルトランジスタＱ４とダミーセルトランジ
スタＱ７がオン状態になる。メモリセルトランジスタＱ
４がオン状態になったとき、センス母線／ＢＬ１に蓄え
られていた電荷は、電荷を蓄えていなかった蓄積キャパ
シタＣ４との間で再配分され、ダミーセルトランジスタ
Ｑ７がオン状態になったとき、センス母線／ＢＬ１に蓄
えられていた電荷は、電荷を蓄えていなかった蓄積キャ
パシタＣ７との間で再配分される。センス母線ＢＬ１，
／ＢＬ１は、この読み出しサイクルの前にはほぼ電源電
位までプリチャージを完了していることと、センス母線
ＢＬ１，／ＢＬ１の容量はほとんど同じであること、そ
して蓄積キャパシタＣ４，Ｃ７はその容量においてＣ４
＞Ｃ７の関係があることから、読み出しサイクル中にセ
ンス母線／ＢＬ１の電位はＢＬ１の電位より低くなる。
この電位差をセンスアンプ回路２によって増幅され、セ
ンス母線ＢＬ１がハイレベル、センス母線／ＢＬ１がロ
ウレベルとなる。こうして、データ線ＤＱがハイレベ
ル、データ線／ＤＱがロウレベルという所望のデータ
“０”をこのデータ線対から取り出すことができる。
タの“０”を記憶させた場合は、図１中のメモリセルト
ランジスタＱ４と蓄積キャパシタＣ４のようにメモリセ
ルトランジスタＱ４のソース電極と蓄積キャパシタＣ４
の一端子を接続する。蓄積キャパシタＣ４の他端子は接
地されている。この場合の読み出しは、選択母線ＷＬ４
がハイレベル、選択母線ＷＬ１〜ＷＬ３がロウレベル、
ダミーセル選択母線ＤＬ１はハイレベル、ダミーセル選
択母線ＤＬ２はロウレベルとなる選択によりおこなわ
れ、メモリセルトランジスタＱ４とダミーセルトランジ
スタＱ７がオン状態になる。メモリセルトランジスタＱ
４がオン状態になったとき、センス母線／ＢＬ１に蓄え
られていた電荷は、電荷を蓄えていなかった蓄積キャパ
シタＣ４との間で再配分され、ダミーセルトランジスタ
Ｑ７がオン状態になったとき、センス母線／ＢＬ１に蓄
えられていた電荷は、電荷を蓄えていなかった蓄積キャ
パシタＣ７との間で再配分される。センス母線ＢＬ１，
／ＢＬ１は、この読み出しサイクルの前にはほぼ電源電
位までプリチャージを完了していることと、センス母線
ＢＬ１，／ＢＬ１の容量はほとんど同じであること、そ
して蓄積キャパシタＣ４，Ｃ７はその容量においてＣ４
＞Ｃ７の関係があることから、読み出しサイクル中にセ
ンス母線／ＢＬ１の電位はＢＬ１の電位より低くなる。
この電位差をセンスアンプ回路２によって増幅され、セ
ンス母線ＢＬ１がハイレベル、センス母線／ＢＬ１がロ
ウレベルとなる。こうして、データ線ＤＱがハイレベ
ル、データ線／ＤＱがロウレベルという所望のデータ
“０”をこのデータ線対から取り出すことができる。
【００５６】次に、センス母線ＢＬ１側にデータの
“１”を記憶させた場合は、図１中のメモリセルトラン
ジスタＱ２と蓄積キャパシタＣ２のようにメモリセルト
ランジスタＱ２のソース電極と蓄積キャパシタＣ２の一
端子を接続する。蓄積キャパシタＣ２の他端子は接地さ
れている。この場合の読み出しは、選択母線ＷＬ２がハ
イレベル、選択母線ＷＬ１，ＷＬ３，ＷＬ４がロウレベ
ル、ダミーセル選択母線ＤＬ１はロウレベル、ダミーセ
ル選択母線ＤＬ２はハイレベルという選択となっておこ
なわれ、メモリセルトランジスタＱ２とダミーセルトラ
ンジスタＱ９がオン状態になる。メモリセルトランジス
タＱ２がオン状態になったとき、センス母線ＢＬ１に蓄
えられていた電荷は、電荷を蓄えていなかった蓄積キャ
パシタＣ２との間で再配分され、ダミーセルトランジス
タＱ９がオン状態になったとき、センス母線／ＢＬ１に
蓄えられていた電荷は、電荷を蓄えていなかった蓄積キ
ャパシタＣ９との間で再配分される。センス母線ＢＬ
１，／ＢＬ１は、この読み出しサイクルの前にはほぼ電
源電位までプリチャージを完了していることと、センス
母線ＢＬ１，／ＢＬ１の容量はほとんど同じであるこ
と、そして蓄積キャパシタＣ２，Ｃ９に容量においてＣ
２＞Ｃ９の関係があることから、読み出しサイクル中に
センス母線ＢＬ１の電位はセンス母線／ＢＬ１の電位よ
り低くなる。この電位差をセンスアンプ回路２によって
増幅され、センス母線ＢＬ１がロウレベル、センス母線
／ＢＬ１がハイレベルとなる。こうして、データ線ＤＱ
がロウレベル、データ線／ＤＱがハイレベルという所望
のデータ“１”をこのデータ線対から取り出すことがで
きる。
“１”を記憶させた場合は、図１中のメモリセルトラン
ジスタＱ２と蓄積キャパシタＣ２のようにメモリセルト
ランジスタＱ２のソース電極と蓄積キャパシタＣ２の一
端子を接続する。蓄積キャパシタＣ２の他端子は接地さ
れている。この場合の読み出しは、選択母線ＷＬ２がハ
イレベル、選択母線ＷＬ１，ＷＬ３，ＷＬ４がロウレベ
ル、ダミーセル選択母線ＤＬ１はロウレベル、ダミーセ
ル選択母線ＤＬ２はハイレベルという選択となっておこ
なわれ、メモリセルトランジスタＱ２とダミーセルトラ
ンジスタＱ９がオン状態になる。メモリセルトランジス
タＱ２がオン状態になったとき、センス母線ＢＬ１に蓄
えられていた電荷は、電荷を蓄えていなかった蓄積キャ
パシタＣ２との間で再配分され、ダミーセルトランジス
タＱ９がオン状態になったとき、センス母線／ＢＬ１に
蓄えられていた電荷は、電荷を蓄えていなかった蓄積キ
ャパシタＣ９との間で再配分される。センス母線ＢＬ
１，／ＢＬ１は、この読み出しサイクルの前にはほぼ電
源電位までプリチャージを完了していることと、センス
母線ＢＬ１，／ＢＬ１の容量はほとんど同じであるこ
と、そして蓄積キャパシタＣ２，Ｃ９に容量においてＣ
２＞Ｃ９の関係があることから、読み出しサイクル中に
センス母線ＢＬ１の電位はセンス母線／ＢＬ１の電位よ
り低くなる。この電位差をセンスアンプ回路２によって
増幅され、センス母線ＢＬ１がロウレベル、センス母線
／ＢＬ１がハイレベルとなる。こうして、データ線ＤＱ
がロウレベル、データ線／ＤＱがハイレベルという所望
のデータ“１”をこのデータ線対から取り出すことがで
きる。
【００５７】同じように、センス母線／ＢＬ１側にデー
タの“１”を記憶させた場合は、図１中のメモリセルト
ランジスタＱ３と蓄積キャパシタＣ３のようにメモリセ
ルトランジスタＱ３のソース電極と蓄積キャパシタＣ３
の一端子を開放にする。蓄積キャパシタＣ３の他端子は
接地されている。この場合の読み出しは、選択母線ＷＬ
３がハイレベル、選択母線ＷＬ１，ＷＬ２，ＷＬ４がロ
ウレベル、ダミーセル選択母線ＤＬ１はハイレベル、ダ
ミーセル選択母線ＤＬ２はロウレベルとなる選択により
おこなわれ、メモリセルトランジスタＱ３とダミーセル
トランジスタＱ７がオン状態になる。メモリセルトラン
ジスタＱ３がオン状態になってもＱ３のソース電極が開
放状態であるため、センス母線／ＢＬ１には電位の変化
は起こらない。一方、トランジスタＱ７がオンすること
によって、センス母線ＢＬ１に蓄えられていた電荷は、
電荷を蓄えていなかったダミーセル蓄積キャパシタＣ７
との間で再配分される。センス母線ＢＬ１，／ＢＬ１
は、この読み出しサイクルの前にはほぼ電源電位までプ
リチャージを完了しているため、読み出しサイクル中に
センス母線ＢＬ１の電位は／ＢＬ１の電位より低くな
る。この電位差をセンスアンプ回路２によって増幅さ
れ、センス母線ＢＬ１がロウレベル、センス母線／ＢＬ
１がハイレベルとなる。こうして、データ線ＤＱがロウ
レベル、データ線／ＤＱがハイレベルという所望のデー
タ“１”をこのデータ線対から取り出すことができる。
タの“１”を記憶させた場合は、図１中のメモリセルト
ランジスタＱ３と蓄積キャパシタＣ３のようにメモリセ
ルトランジスタＱ３のソース電極と蓄積キャパシタＣ３
の一端子を開放にする。蓄積キャパシタＣ３の他端子は
接地されている。この場合の読み出しは、選択母線ＷＬ
３がハイレベル、選択母線ＷＬ１，ＷＬ２，ＷＬ４がロ
ウレベル、ダミーセル選択母線ＤＬ１はハイレベル、ダ
ミーセル選択母線ＤＬ２はロウレベルとなる選択により
おこなわれ、メモリセルトランジスタＱ３とダミーセル
トランジスタＱ７がオン状態になる。メモリセルトラン
ジスタＱ３がオン状態になってもＱ３のソース電極が開
放状態であるため、センス母線／ＢＬ１には電位の変化
は起こらない。一方、トランジスタＱ７がオンすること
によって、センス母線ＢＬ１に蓄えられていた電荷は、
電荷を蓄えていなかったダミーセル蓄積キャパシタＣ７
との間で再配分される。センス母線ＢＬ１，／ＢＬ１
は、この読み出しサイクルの前にはほぼ電源電位までプ
リチャージを完了しているため、読み出しサイクル中に
センス母線ＢＬ１の電位は／ＢＬ１の電位より低くな
る。この電位差をセンスアンプ回路２によって増幅さ
れ、センス母線ＢＬ１がロウレベル、センス母線／ＢＬ
１がハイレベルとなる。こうして、データ線ＤＱがロウ
レベル、データ線／ＤＱがハイレベルという所望のデー
タ“１”をこのデータ線対から取り出すことができる。
【００５８】もちろん、メモリセルをＲＯＭとして使用
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、前記のメモリセルトランジスタＱ１，Ｑ２のソー
ス電極をそれぞれ蓄積キャパシタＣ１、Ｃ２の接地端子
と反対の端子に接続し、前記のメモリセルトランジスタ
Ｑ３，Ｑ４のソース電極をそれぞれ蓄積キャパシタＣ
３，Ｃ４の接地端子と反対の端子に接続する。この状態
で書き込み回路３からデータを電荷としてメモリセルに
送ったり、メモリセルからのデータをセンスアンプ回路
２で増幅することでデータの読み書きが行われる。その
動作は図１２に示された第１の従来例のＤＲＡＭ回路と
同じであるので再度の説明はここでは行わない。
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、前記のメモリセルトランジスタＱ１，Ｑ２のソー
ス電極をそれぞれ蓄積キャパシタＣ１、Ｃ２の接地端子
と反対の端子に接続し、前記のメモリセルトランジスタ
Ｑ３，Ｑ４のソース電極をそれぞれ蓄積キャパシタＣ
３，Ｃ４の接地端子と反対の端子に接続する。この状態
で書き込み回路３からデータを電荷としてメモリセルに
送ったり、メモリセルからのデータをセンスアンプ回路
２で増幅することでデータの読み書きが行われる。その
動作は図１２に示された第１の従来例のＤＲＡＭ回路と
同じであるので再度の説明はここでは行わない。
【００５９】この第１の実施例によれば、ＤＲＡＭと同
じ回路を用いてマスクＲＯＭの回路を実現することがで
きる。したがって、たとえば製造の途中でフォトマスク
を使うことによって、ＤＲＡＭとマスクＲＯＭを同じチ
ップ内で作り分け、全メモリ領域に占めるＤＲＡＭとマ
スクＲＯＭの領域の大きさを自由に分割して、必要なだ
けのＤＲＡＭとマスクＲＯＭの領域を確保できるので、
全メモリ容量の中から最適のＤＲＡＭとマスクＲＯＭの
容量を設定でき、不要なメモリセル形成する必要がなく
メモリ領域の無駄を省くことができ、チップ面積を低減
することができる。また、読み出し手段が同じであるた
め、ＤＲＡＭからのデータとマスクＲＯＭからのデータ
を同じアクセスタイムで取り出すことができる。さら
に、ＤＲＡＭとマスクＲＯＭを同一チップ内に形成でき
るため、セット内にＤＲＡＭとマスクＲＯＭのチップを
別々に搭載する場合に比べ、メモリチップが一つで済む
ので、メモリの制御回路が簡単にでき、セット機器のメ
モリ部品の点数を削減でき、さらにＤＲＡＭとマスクＲ
ＯＭの制御用回路を共通化でき、回路の簡潔化を達成で
きることから、セット機器の開発費用や、開発時間の削
減にも効果がある。
じ回路を用いてマスクＲＯＭの回路を実現することがで
きる。したがって、たとえば製造の途中でフォトマスク
を使うことによって、ＤＲＡＭとマスクＲＯＭを同じチ
ップ内で作り分け、全メモリ領域に占めるＤＲＡＭとマ
スクＲＯＭの領域の大きさを自由に分割して、必要なだ
けのＤＲＡＭとマスクＲＯＭの領域を確保できるので、
全メモリ容量の中から最適のＤＲＡＭとマスクＲＯＭの
容量を設定でき、不要なメモリセル形成する必要がなく
メモリ領域の無駄を省くことができ、チップ面積を低減
することができる。また、読み出し手段が同じであるた
め、ＤＲＡＭからのデータとマスクＲＯＭからのデータ
を同じアクセスタイムで取り出すことができる。さら
に、ＤＲＡＭとマスクＲＯＭを同一チップ内に形成でき
るため、セット内にＤＲＡＭとマスクＲＯＭのチップを
別々に搭載する場合に比べ、メモリチップが一つで済む
ので、メモリの制御回路が簡単にでき、セット機器のメ
モリ部品の点数を削減でき、さらにＤＲＡＭとマスクＲ
ＯＭの制御用回路を共通化でき、回路の簡潔化を達成で
きることから、セット機器の開発費用や、開発時間の削
減にも効果がある。
【００６０】この発明の第２の実施例について図２を参
照しながら説明する。図２は、この第２の実施例に係る
半導体集積回路であって、ＤＲＡＭとマスクＲＯＭのメ
モリセルを製造の途中で作り分けることができる記憶回
路の主要部（１カラム分に対応）を示している。図２か
ら明らかなように図１の第１の実施例と異なる点は、マ
スクＲＯＭとして使用する場合に、蓄積キャパシタＣ
１，Ｃ３のトランジスタＱ１，Ｑ３への接続端子と反対
側を接地せずに開放していることである。
照しながら説明する。図２は、この第２の実施例に係る
半導体集積回路であって、ＤＲＡＭとマスクＲＯＭのメ
モリセルを製造の途中で作り分けることができる記憶回
路の主要部（１カラム分に対応）を示している。図２か
ら明らかなように図１の第１の実施例と異なる点は、マ
スクＲＯＭとして使用する場合に、蓄積キャパシタＣ
１，Ｃ３のトランジスタＱ１，Ｑ３への接続端子と反対
側を接地せずに開放していることである。
【００６１】すなわち図２において、Ｑ１，Ｑ２はメモ
リセルを構成するＭＯＳトランジスタであり、そのドレ
イン電極はセンス母線ＢＬ１に、ゲート電極はそれぞれ
選択母線ＷＬ１，ＷＬ２に接続されている。Ｃ１，Ｃ２
はメモリセルを構成する蓄積キャパシタであり、そのキ
ャパシタＣ１の一端子はＭＯＳトランジスタＱ１のソー
ス電極に、また、キャパシタＣ２の一端子はＭＯＳトラ
ンジスタＱ２のソース電極に接続されている。
リセルを構成するＭＯＳトランジスタであり、そのドレ
イン電極はセンス母線ＢＬ１に、ゲート電極はそれぞれ
選択母線ＷＬ１，ＷＬ２に接続されている。Ｃ１，Ｃ２
はメモリセルを構成する蓄積キャパシタであり、そのキ
ャパシタＣ１の一端子はＭＯＳトランジスタＱ１のソー
ス電極に、また、キャパシタＣ２の一端子はＭＯＳトラ
ンジスタＱ２のソース電極に接続されている。
【００６２】Ｑ７はダミーセルを構成するＭＯＳトラン
ジスタであり、そのドレイン電極はセンス母線ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ１に接続され
ている。Ｃ７はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ７の一端子はダミーセルト
ランジスタＱ７のソース電極に接続されている。また、
蓄積キャパシタＣ７の他端子は接地されている。Ｑ８は
蓄積キャパシタＣ７の電荷放電用のＭＯＳトランジスタ
で、ドレイン電極がダミーセルトランジスタＱ７のソー
ス電極に、ゲート電極はダミーセルリセット母線ＲＬ１
に、ソース電極は接地電位にそれぞれ接続されている。
ジスタであり、そのドレイン電極はセンス母線ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ１に接続され
ている。Ｃ７はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ７の一端子はダミーセルト
ランジスタＱ７のソース電極に接続されている。また、
蓄積キャパシタＣ７の他端子は接地されている。Ｑ８は
蓄積キャパシタＣ７の電荷放電用のＭＯＳトランジスタ
で、ドレイン電極がダミーセルトランジスタＱ７のソー
ス電極に、ゲート電極はダミーセルリセット母線ＲＬ１
に、ソース電極は接地電位にそれぞれ接続されている。
【００６３】Ｑ３，Ｑ４はメモリセルを構成するＭＯＳ
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４はメモリセルを構成する蓄積キャパシタであ
り、そのキャパシタＣ３の一端子はＭＯＳトランジスタ
Ｑ３のソース電極に、また、キャパシタＣ４の一端子は
ＭＯＳトランジスタＱ４のソース電極に接続されてい
る。
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４はメモリセルを構成する蓄積キャパシタであ
り、そのキャパシタＣ３の一端子はＭＯＳトランジスタ
Ｑ３のソース電極に、また、キャパシタＣ４の一端子は
ＭＯＳトランジスタＱ４のソース電極に接続されてい
る。
【００６４】Ｑ９はダミーセルを構成するＭＯＳトラン
ジスタであり、そのドレイン電極はセンス母線／ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ２に接続され
ている。Ｃ９はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ９の一端子はダミーセルト
ランジスタＱ９のソース電極に接続されている。また、
蓄積キャパシタＣ９の他端子は接地されている。Ｑ１０
は蓄積キャパシタＣ９の電荷放電用のＭＯＳトランジス
タで、ドレイン電極がダミーセルトランジスタＱ９のソ
ース電極に、ゲート電極はダミーセルリセット母線ＲＬ
２に、ソース電極は接地電位にそれぞれ接続されてい
る。
ジスタであり、そのドレイン電極はセンス母線／ＢＬ１
に、ゲート電極はダミーセル選択母線ＤＬ２に接続され
ている。Ｃ９はダミーセルを構成する蓄積キャパシタで
あり、その蓄積キャパシタＣ９の一端子はダミーセルト
ランジスタＱ９のソース電極に接続されている。また、
蓄積キャパシタＣ９の他端子は接地されている。Ｑ１０
は蓄積キャパシタＣ９の電荷放電用のＭＯＳトランジス
タで、ドレイン電極がダミーセルトランジスタＱ９のソ
ース電極に、ゲート電極はダミーセルリセット母線ＲＬ
２に、ソース電極は接地電位にそれぞれ接続されてい
る。
【００６５】ダミーセルリセット母線ＲＬ１，ＲＬ２
は、次の読み出しサイクルが始まる前にハイレベルとな
り、ＭＯＳトランジスタＱ８，Ｑ１０をオン状態とする
ことで、蓄積キャパシタＣ７，Ｃ９の電荷の放電を行
い、次の読み出しのための準備を行うものである。ダミ
ーセルを構成するトランジスタＱ７，Ｑ８および蓄積キ
ャパシタＣ７または、トランジスタＱ９，Ｑ１０および
蓄積キャパシタＣ９は各センス母線に一つずつ接続され
ており、蓄積キャパシタＣ７，Ｃ９の静電容量はメモリ
セルの蓄積キャパシタＣ１〜Ｃ４の静電容量に比べ、小
さく設定されている。
は、次の読み出しサイクルが始まる前にハイレベルとな
り、ＭＯＳトランジスタＱ８，Ｑ１０をオン状態とする
ことで、蓄積キャパシタＣ７，Ｃ９の電荷の放電を行
い、次の読み出しのための準備を行うものである。ダミ
ーセルを構成するトランジスタＱ７，Ｑ８および蓄積キ
ャパシタＣ７または、トランジスタＱ９，Ｑ１０および
蓄積キャパシタＣ９は各センス母線に一つずつ接続され
ており、蓄積キャパシタＣ７，Ｃ９の静電容量はメモリ
セルの蓄積キャパシタＣ１〜Ｃ４の静電容量に比べ、小
さく設定されている。
【００６６】また、蓄積キャパシタＣ１〜Ｃ４の他端子
は書き込むデータに応じて接地状態か開放状態かを製造
の途中で設定し、この実施例では、蓄積キャパシタＣ
１，Ｃ３の他端子が開放状態、蓄積キャパシタＣ２，Ｃ
４の他端子が接地されているものとする。Ｑ５，Ｑ６は
カラム選択用トランジスタであり、そのドレイン電極は
それぞれセンス母線ＢＬ１，／ＢＬ１に、ゲート電極は
カラム選択母線ＣＬ１に、ソース電極はそれぞれデータ
線対ＤＱ，／ＤＱに接続されている。
は書き込むデータに応じて接地状態か開放状態かを製造
の途中で設定し、この実施例では、蓄積キャパシタＣ
１，Ｃ３の他端子が開放状態、蓄積キャパシタＣ２，Ｃ
４の他端子が接地されているものとする。Ｑ５，Ｑ６は
カラム選択用トランジスタであり、そのドレイン電極は
それぞれセンス母線ＢＬ１，／ＢＬ１に、ゲート電極は
カラム選択母線ＣＬ１に、ソース電極はそれぞれデータ
線対ＤＱ，／ＤＱに接続されている。
【００６７】１はメモリセルのデータを読み出す前にセ
ンス母線対ＢＬ１，／ＢＬ１を任意の等しい電位（ここ
では電源電圧）までプリチャージするプリチャージ回
路、２はセンス母線ＢＬ１，／ＢＬ１の電位差を検出し
増幅するセンスアンプ回路、３は外部からのデータをメ
モリセルに書き込みを行う書き込み回路である。まず、
この回路とメモリセルをマスクＲＯＭとして使用する場
合について説明する。センス母線ＢＬ１側にデータの
“０”を記憶させた場合は、図２中の蓄積キャパシタＣ
１のようにその一端子を開放にする。この場合の読み出
しは、選択母線ＷＬ１がハイレベル、ＷＬ２からＷＬ４
がロウレベル、ダミーセル選択母線ＤＬ１はロウレベ
ル、ダミーセル選択母線ＤＬ２はハイレベルという選択
となっておこなわれ、メモリセルトランジスタＱ１とダ
ミーセルトランジスタＱ９がオン状態になる。メモリセ
ルトランジスタＱ１がオン状態になってもＣ１の一端子
が開放状態であるため、センス母線ＢＬ１には電位の変
化は起こらない。一方、トランジスタＱ９がオンするこ
とによって、センス母線ＢＬ１に蓄えられていた電荷
は、電荷を蓄えていなかったダミーセル蓄積キャパシタ
Ｃ９との間で再配分される。センス母線ＢＬ１，／ＢＬ
１は、この読み出しサイクルの前にはほぼ電源電位まで
プリチャージを完了しているため、読み出しサイクル中
にセンス母線／ＢＬ１の電位はＢＬ１の電位より低くな
る。この電位差をセンスアンプ回路２によって増幅し、
センス母線ＢＬ１がハイレベル、センス母線／ＢＬ１が
ロウレベルとなる。こうして、ＤＱがハイレベル、ＤＱ
がロウレベルという所望のデータ“０”をこのデータ線
対から取り出すことができる。
ンス母線対ＢＬ１，／ＢＬ１を任意の等しい電位（ここ
では電源電圧）までプリチャージするプリチャージ回
路、２はセンス母線ＢＬ１，／ＢＬ１の電位差を検出し
増幅するセンスアンプ回路、３は外部からのデータをメ
モリセルに書き込みを行う書き込み回路である。まず、
この回路とメモリセルをマスクＲＯＭとして使用する場
合について説明する。センス母線ＢＬ１側にデータの
“０”を記憶させた場合は、図２中の蓄積キャパシタＣ
１のようにその一端子を開放にする。この場合の読み出
しは、選択母線ＷＬ１がハイレベル、ＷＬ２からＷＬ４
がロウレベル、ダミーセル選択母線ＤＬ１はロウレベ
ル、ダミーセル選択母線ＤＬ２はハイレベルという選択
となっておこなわれ、メモリセルトランジスタＱ１とダ
ミーセルトランジスタＱ９がオン状態になる。メモリセ
ルトランジスタＱ１がオン状態になってもＣ１の一端子
が開放状態であるため、センス母線ＢＬ１には電位の変
化は起こらない。一方、トランジスタＱ９がオンするこ
とによって、センス母線ＢＬ１に蓄えられていた電荷
は、電荷を蓄えていなかったダミーセル蓄積キャパシタ
Ｃ９との間で再配分される。センス母線ＢＬ１，／ＢＬ
１は、この読み出しサイクルの前にはほぼ電源電位まで
プリチャージを完了しているため、読み出しサイクル中
にセンス母線／ＢＬ１の電位はＢＬ１の電位より低くな
る。この電位差をセンスアンプ回路２によって増幅し、
センス母線ＢＬ１がハイレベル、センス母線／ＢＬ１が
ロウレベルとなる。こうして、ＤＱがハイレベル、ＤＱ
がロウレベルという所望のデータ“０”をこのデータ線
対から取り出すことができる。
【００６８】同じように、センス母線／ＢＬ１側にデー
タの“０”を記憶させた場合は、図２中の蓄積キャパシ
タＣ４のようにその一端子を接地する。この場合の読み
出しは、選択母線ＷＬ４がハイレベル、ＷＬ１からＷＬ
３がロウレベル、ダミーセル選択母線ＤＬ１はハイレベ
ル、ダミーセル選択母線ＤＬ２はロウレベルという選択
となっておこなわれ、メモリセルトランジスタＱ４とダ
ミーセルトランジスタＱ７がオン状態になる。メモリセ
ルトランジスタＱ４がオン状態になったとき、センス母
線ＢＬ１に蓄えられていた電荷は、電荷を蓄えていなか
った蓄積キャパシタＣ４との間で再配分され、ダミーセ
ルトランジスタＱ７がオン状態になったとき、センス母
線ＢＬ１に蓄えられていた電荷は、電荷を蓄えていなか
った蓄積キャパシタＣ７との間で再配分される。センス
母線対ＢＬ１，／ＢＬ１は、この読み出しサイクルの前
にはほぼ電源電位までプリチャージを完了していること
と、センス母線ＢＬ１，／ＢＬ１の容量はほとんど同じ
であること、そして蓄積キャパシタＣ４，Ｃ７の容量に
おいてＣ４＞Ｃ７の関係があることから、読み出しサイ
クル中にセンス母線／ＢＬ１の電位はＢＬ１の電位より
低くなる。この電位差をセンスアンプ回路によって増幅
し、センス母線ＢＬ１がハイレベル、センス母線／ＢＬ
１がロウレベルとなる。こうして、データ線ＤＱがハイ
レベル、データ線／ＤＱがロウレベルという所望のデー
タ“０”をこのデータ線対から取り出すことができる。
タの“０”を記憶させた場合は、図２中の蓄積キャパシ
タＣ４のようにその一端子を接地する。この場合の読み
出しは、選択母線ＷＬ４がハイレベル、ＷＬ１からＷＬ
３がロウレベル、ダミーセル選択母線ＤＬ１はハイレベ
ル、ダミーセル選択母線ＤＬ２はロウレベルという選択
となっておこなわれ、メモリセルトランジスタＱ４とダ
ミーセルトランジスタＱ７がオン状態になる。メモリセ
ルトランジスタＱ４がオン状態になったとき、センス母
線ＢＬ１に蓄えられていた電荷は、電荷を蓄えていなか
った蓄積キャパシタＣ４との間で再配分され、ダミーセ
ルトランジスタＱ７がオン状態になったとき、センス母
線ＢＬ１に蓄えられていた電荷は、電荷を蓄えていなか
った蓄積キャパシタＣ７との間で再配分される。センス
母線対ＢＬ１，／ＢＬ１は、この読み出しサイクルの前
にはほぼ電源電位までプリチャージを完了していること
と、センス母線ＢＬ１，／ＢＬ１の容量はほとんど同じ
であること、そして蓄積キャパシタＣ４，Ｃ７の容量に
おいてＣ４＞Ｃ７の関係があることから、読み出しサイ
クル中にセンス母線／ＢＬ１の電位はＢＬ１の電位より
低くなる。この電位差をセンスアンプ回路によって増幅
し、センス母線ＢＬ１がハイレベル、センス母線／ＢＬ
１がロウレベルとなる。こうして、データ線ＤＱがハイ
レベル、データ線／ＤＱがロウレベルという所望のデー
タ“０”をこのデータ線対から取り出すことができる。
【００６９】次に、センス母線ＢＬ１側にデータの
“１”を記憶させた場合は、図２中の蓄積キャパシタＣ
２のようにその一端子を接地する。この場合の読み出し
は、選択母線ＷＬ２がハイレベル、ＷＬ１、ＷＬ３、Ｗ
Ｌ４がロウレベル、ダミーセル選択母線ＤＬ１はロウレ
ベル、ダミーセル選択母線ＤＬ２はハイレベルという選
択となっておこなわれ、メモリセルトランジスタＱ２と
ダミーセルトランジスタＱ９がオン状態になる。メモリ
セルトランジスタＱ２がオン状態になったとき、センス
母線ＢＬ１に蓄えられていた電荷は、電荷を蓄えていな
かった蓄積キャパシタＣ２との間で再配分され、ダミー
セルトランジスタＱ９がオン状態になったとき、センス
母線／ＢＬ１に蓄えられていた電荷は、電荷を蓄えてい
なかった蓄積キャパシタＣ９との間で再配分される。セ
ンス母線ＢＬ１，／ＢＬ１は、この読み出しサイクルの
前にはほぼ電源電位までプリチャージを完了しているこ
とと、センス母線ＢＬ１，／ＢＬ１の容量はほとんど同
じであること、そして蓄積キャパシタＣ２とＣ９の容量
においてＣ２＞Ｃ９の関係があることから、読み出しサ
イクル中にセンス母線ＢＬ１の電位がセンス母線／ＢＬ
１の電位より低くなる。この電位差をセンスアンプ回路
２によって増幅、センス母線ＢＬ１がロウレベル、セン
ス母線／ＢＬ１がハイレベルとなる。こうして、ＤＱが
ロウレベル、／ＤＱがハイレベルという所望のデータ
“１”をこのデータ線対から取り出すことができる。
“１”を記憶させた場合は、図２中の蓄積キャパシタＣ
２のようにその一端子を接地する。この場合の読み出し
は、選択母線ＷＬ２がハイレベル、ＷＬ１、ＷＬ３、Ｗ
Ｌ４がロウレベル、ダミーセル選択母線ＤＬ１はロウレ
ベル、ダミーセル選択母線ＤＬ２はハイレベルという選
択となっておこなわれ、メモリセルトランジスタＱ２と
ダミーセルトランジスタＱ９がオン状態になる。メモリ
セルトランジスタＱ２がオン状態になったとき、センス
母線ＢＬ１に蓄えられていた電荷は、電荷を蓄えていな
かった蓄積キャパシタＣ２との間で再配分され、ダミー
セルトランジスタＱ９がオン状態になったとき、センス
母線／ＢＬ１に蓄えられていた電荷は、電荷を蓄えてい
なかった蓄積キャパシタＣ９との間で再配分される。セ
ンス母線ＢＬ１，／ＢＬ１は、この読み出しサイクルの
前にはほぼ電源電位までプリチャージを完了しているこ
とと、センス母線ＢＬ１，／ＢＬ１の容量はほとんど同
じであること、そして蓄積キャパシタＣ２とＣ９の容量
においてＣ２＞Ｃ９の関係があることから、読み出しサ
イクル中にセンス母線ＢＬ１の電位がセンス母線／ＢＬ
１の電位より低くなる。この電位差をセンスアンプ回路
２によって増幅、センス母線ＢＬ１がロウレベル、セン
ス母線／ＢＬ１がハイレベルとなる。こうして、ＤＱが
ロウレベル、／ＤＱがハイレベルという所望のデータ
“１”をこのデータ線対から取り出すことができる。
【００７０】同じように、センス母線ＢＬ１側にデータ
の“１”を記憶させた場合は、図２中の蓄積キャパシタ
Ｃ３のようにその一端子を開放にする。この場合の読み
出しは、選択母線ＷＬ３がハイレベル、ＷＬ１，ＷＬ
２，ＷＬ４がロウレベル、ダミーセル選択母線ＤＬ１は
ハイレベル、ＤＬ２はロウレベルという選択となってお
こなわれ、メモリセルトランジスタＱ３とダミーセルト
ランジスタＱ７がオン状態になる。メモリセルトランジ
スタＱ３がオン状態になってもＣ３の一端子が開放状態
であるため、センス母線ＢＬ１には電位の変化は起こら
ない。一方、トランジスタＱ７がオンすることによっ
て、センス母線ＢＬ１に蓄えられていた電荷は、電荷を
蓄えていなかったダミーセル蓄積キャパシタＣ７との間
で再配分される。センス母線ＢＬ１，／ＢＬ１は、この
読み出しサイクルの前にはほぼ電源電位までプリチャー
ジを完了しているため、読み出しサイクル中にセンス母
線ＢＬ１の電位はセンス母線／ＢＬ１の電位より低くな
る。この電位差をセンスアンプ回路２によって増幅し、
センス母線ＢＬ１がロウレベル、センス母線／ＢＬ１が
ハイレベルとなる。こうして、データ線ＤＱがロウレベ
ル、データ線／ＤＱがハイレベルという所望のデータ
“１”をこのデータ線対から取り出すことができる。
の“１”を記憶させた場合は、図２中の蓄積キャパシタ
Ｃ３のようにその一端子を開放にする。この場合の読み
出しは、選択母線ＷＬ３がハイレベル、ＷＬ１，ＷＬ
２，ＷＬ４がロウレベル、ダミーセル選択母線ＤＬ１は
ハイレベル、ＤＬ２はロウレベルという選択となってお
こなわれ、メモリセルトランジスタＱ３とダミーセルト
ランジスタＱ７がオン状態になる。メモリセルトランジ
スタＱ３がオン状態になってもＣ３の一端子が開放状態
であるため、センス母線ＢＬ１には電位の変化は起こら
ない。一方、トランジスタＱ７がオンすることによっ
て、センス母線ＢＬ１に蓄えられていた電荷は、電荷を
蓄えていなかったダミーセル蓄積キャパシタＣ７との間
で再配分される。センス母線ＢＬ１，／ＢＬ１は、この
読み出しサイクルの前にはほぼ電源電位までプリチャー
ジを完了しているため、読み出しサイクル中にセンス母
線ＢＬ１の電位はセンス母線／ＢＬ１の電位より低くな
る。この電位差をセンスアンプ回路２によって増幅し、
センス母線ＢＬ１がロウレベル、センス母線／ＢＬ１が
ハイレベルとなる。こうして、データ線ＤＱがロウレベ
ル、データ線／ＤＱがハイレベルという所望のデータ
“１”をこのデータ線対から取り出すことができる。
【００７１】もちろん、メモリセルをＲＯＭとして使用
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、蓄積キャパシタＣ１〜Ｃ４の一端子を接地する。
この状態で書き込み回路からデータを電荷としてメモリ
セルに送ったり、メモリセルからのデータをセンスアン
プ回路２で増幅することでデータの読み書きが行われ
る。その動作は図１２に示されたＤＲＡＭ回路の従来例
と同じであるので再度の説明はここでは行わない。
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、蓄積キャパシタＣ１〜Ｃ４の一端子を接地する。
この状態で書き込み回路からデータを電荷としてメモリ
セルに送ったり、メモリセルからのデータをセンスアン
プ回路２で増幅することでデータの読み書きが行われ
る。その動作は図１２に示されたＤＲＡＭ回路の従来例
と同じであるので再度の説明はここでは行わない。
【００７２】この第２の実施例によれば、第１の実施例
と同様な作用効果がある。この発明の第３の実施例につ
いて図３を参照しながら説明する。図３は、第３の実施
例に係る半導体集積回路であって、ＤＲＡＭとマスクＲ
ＯＭのメモリセルを製造の途中で作り分けることができ
る記憶回路の主要部（１カラム分に対応）を示してい
る。
と同様な作用効果がある。この発明の第３の実施例につ
いて図３を参照しながら説明する。図３は、第３の実施
例に係る半導体集積回路であって、ＤＲＡＭとマスクＲ
ＯＭのメモリセルを製造の途中で作り分けることができ
る記憶回路の主要部（１カラム分に対応）を示してい
る。
【００７３】図３において、Ｑ１〜Ｑ４はメモリセルを
構成するＭＯＳトランジスタであり、そのドレイン電極
はセンス母線ＢＬ１に接続され、ゲート電極はそれぞれ
選択母線ＷＬ１〜ＷＬ４に接続されている。Ｃ１〜Ｃ４
はメモリセルを構成する蓄積キャパシタであり、その各
一端子は接地されている。また、蓄積キャパシタＣ１〜
Ｃ４の一端子とメモリセルトランジスタＱ１〜Ｑ４のソ
ース電極は書き込むデータに応じて接続状態か開放状態
かを製造の途中で設定し、この第３の実施例では、メモ
リセルトランジスタＱ１と蓄積キャパシタＣ１間、およ
びメモリセルトランジスタＱ３と蓄積キャパシタＣ３間
が開放状態であり、メモリセルトランジスタＱ２と蓄積
キャパシタＣ２間、およびメモリセルトランジスタＱ４
と蓄積キャパシタＣ４間が接続状態であるものとする。
構成するＭＯＳトランジスタであり、そのドレイン電極
はセンス母線ＢＬ１に接続され、ゲート電極はそれぞれ
選択母線ＷＬ１〜ＷＬ４に接続されている。Ｃ１〜Ｃ４
はメモリセルを構成する蓄積キャパシタであり、その各
一端子は接地されている。また、蓄積キャパシタＣ１〜
Ｃ４の一端子とメモリセルトランジスタＱ１〜Ｑ４のソ
ース電極は書き込むデータに応じて接続状態か開放状態
かを製造の途中で設定し、この第３の実施例では、メモ
リセルトランジスタＱ１と蓄積キャパシタＣ１間、およ
びメモリセルトランジスタＱ３と蓄積キャパシタＣ３間
が開放状態であり、メモリセルトランジスタＱ２と蓄積
キャパシタＣ２間、およびメモリセルトランジスタＱ４
と蓄積キャパシタＣ４間が接続状態であるものとする。
【００７４】センス母線／ＢＬ１はセンス母線ＢＬ１と
対をなすが、メモリセルは接続されていない。Ｑ５，Ｑ
６はカラム選択用トランジスタであり、そのドレイン電
極はそれぞれセンス母線対ＢＬ１，／ＢＬ１に、ゲート
電極はカラム選択母線ＣＬ１に、ソース電極はそれぞれ
データ線ＤＱ，／ＤＱに接続されている。
対をなすが、メモリセルは接続されていない。Ｑ５，Ｑ
６はカラム選択用トランジスタであり、そのドレイン電
極はそれぞれセンス母線対ＢＬ１，／ＢＬ１に、ゲート
電極はカラム選択母線ＣＬ１に、ソース電極はそれぞれ
データ線ＤＱ，／ＤＱに接続されている。
【００７５】１はメモリセルのデータを読み出す前にセ
ンス母線ＢＬ１，／ＢＬ１を一定の等しい電位（通常、
電源電位と接地電位の中間の電位とする。）までプリチ
ャージするプリチャージ回路、２はセンス母線対ＢＬ
１，／ＢＬ１の電位差を検出し増幅するセンスアンプ回
路、３は外部からのデータをメモリセルに書き込みを行
う書き込み回路である。
ンス母線ＢＬ１，／ＢＬ１を一定の等しい電位（通常、
電源電位と接地電位の中間の電位とする。）までプリチ
ャージするプリチャージ回路、２はセンス母線対ＢＬ
１，／ＢＬ１の電位差を検出し増幅するセンスアンプ回
路、３は外部からのデータをメモリセルに書き込みを行
う書き込み回路である。
【００７６】まず、この回路とメモリセルをマスクＲＯ
Ｍとして使用する場合について説明する。データの
“０”を記憶させた場合は、図３中のメモリセルトラン
ジスタＱ１と蓄積キャパシタＣ１のようにメモリセルト
ランジスタＱ１のソース電極と蓄積キャパシタＣ１の一
端子を開放にする。蓄積キャパシタＣ１の他端子は接地
されている。この場合の読み出しは、選択母線ＷＬ１が
ハイレベルとなり、選択母線ＷＬ２〜ＷＬ４がロウレベ
ルという選択となっておこなわれるが、メモリセルトラ
ンジスタＱ１がオン状態になってもメモリセルトランジ
スタＱ１のソース電極が開放状態であるため、センス母
線ＢＬ１には電位の変化は起こらない。センス母線対Ｂ
Ｌ１とＢＬ１は、この読み出しサイクルの前にほぼ１／
２Ｖｃｃの電位のプリチャージを完了しているため、読
み出しサイクル中もほぼ同電位を維持する。また、この
回路に使われているセンスアンプ回路２は、図４に示す
回路で容易に実現が可能なように、センス母線ＢＬ１，
／ＢＬ１がほぼ同電位である場合にはセンス母線ＢＬ１
をハイレベル、センス母線／ＢＬ１をロウレベルに増幅
するよう回路設計がなされている。すなわち、図４にお
いて、ＴＲｐ１〜ＴＲｐ３，ＴＲｎ１〜ＴＲｎ３はトラ
ンジスタ、ＳＡＥ，／ＳＡＥはセンスアンプイネーブル
信号であり、ＰチャンネルトランジスタＴＲｐ１のチャ
ンネル幅とチャンネル長の比Ｗｐ１／Ｌｐ１と、Ｐチャ
ンネルトランジスタＴＲｐ２のチャンネル幅とチャンネ
ル長の比Ｗｐ２／Ｌｐ２は、Ｗｐ１／Ｌｐ１＞Ｗｐ２／
Ｌｐ２の関係にあり、またＮチャンネルトランジスタＴ
Ｒｎ１のチャンネル幅とチャンネル長の比Ｗｎ１／Ｌｎ
１と、ＮチャンネルトランジスタＴＲｎ２のチャンネル
幅とチャンネル長の比Ｗｎ２／Ｌｎ２は、Ｗｎ２／Ｌｎ
２＞Ｗｎ１／Ｌｎ１の関係にある。
Ｍとして使用する場合について説明する。データの
“０”を記憶させた場合は、図３中のメモリセルトラン
ジスタＱ１と蓄積キャパシタＣ１のようにメモリセルト
ランジスタＱ１のソース電極と蓄積キャパシタＣ１の一
端子を開放にする。蓄積キャパシタＣ１の他端子は接地
されている。この場合の読み出しは、選択母線ＷＬ１が
ハイレベルとなり、選択母線ＷＬ２〜ＷＬ４がロウレベ
ルという選択となっておこなわれるが、メモリセルトラ
ンジスタＱ１がオン状態になってもメモリセルトランジ
スタＱ１のソース電極が開放状態であるため、センス母
線ＢＬ１には電位の変化は起こらない。センス母線対Ｂ
Ｌ１とＢＬ１は、この読み出しサイクルの前にほぼ１／
２Ｖｃｃの電位のプリチャージを完了しているため、読
み出しサイクル中もほぼ同電位を維持する。また、この
回路に使われているセンスアンプ回路２は、図４に示す
回路で容易に実現が可能なように、センス母線ＢＬ１，
／ＢＬ１がほぼ同電位である場合にはセンス母線ＢＬ１
をハイレベル、センス母線／ＢＬ１をロウレベルに増幅
するよう回路設計がなされている。すなわち、図４にお
いて、ＴＲｐ１〜ＴＲｐ３，ＴＲｎ１〜ＴＲｎ３はトラ
ンジスタ、ＳＡＥ，／ＳＡＥはセンスアンプイネーブル
信号であり、ＰチャンネルトランジスタＴＲｐ１のチャ
ンネル幅とチャンネル長の比Ｗｐ１／Ｌｐ１と、Ｐチャ
ンネルトランジスタＴＲｐ２のチャンネル幅とチャンネ
ル長の比Ｗｐ２／Ｌｐ２は、Ｗｐ１／Ｌｐ１＞Ｗｐ２／
Ｌｐ２の関係にあり、またＮチャンネルトランジスタＴ
Ｒｎ１のチャンネル幅とチャンネル長の比Ｗｎ１／Ｌｎ
１と、ＮチャンネルトランジスタＴＲｎ２のチャンネル
幅とチャンネル長の比Ｗｎ２／Ｌｎ２は、Ｗｎ２／Ｌｎ
２＞Ｗｎ１／Ｌｎ１の関係にある。
【００７７】こうして、データ線ＤＱがハイレベルで、
データ線／ＤＱがロウレベルという所望のデータ“０”
をこのデータ線対から取り出すことができる。また、デ
ータの“１”を記憶させた場合は、図３中のメモリセル
トランジスタＱ２と蓄積キャパシタＣ２のようにメモリ
セルトランジスタＱ２のソース電極と蓄積キャパシタＣ
２の一端子を接続する。蓄積キャパシタＣ２の他端子は
接地されている。この場合の読み出しは、選択母線ＷＬ
２がハイレベル、ＷＬ１、ＷＬ３、ＷＬ４がロウレベル
という選択となっておこなわれるが、メモリセルトラン
ジスタＱ２がオン状態になったときセンス母線ＢＬ１に
蓄えられた電荷は、電荷を蓄えていなかった蓄積キャパ
シタＣ２との間で再配分される。センス母線ＢＬ１，／
ＢＬ１は、この読み出しサイクルの前にほぼ１／２ＶＣ
Ｃの電位のプリチャージを完了しているため、読み出し
サイクル中にセンス母線ＢＬ１の電位はセンス母線／Ｂ
Ｌ１の電位より低くなる。この電位差をセンスアンプ回
路２によって増幅し、センス母線ＢＬ１がロウレベルと
なり、センス母線／ＢＬ１がハイレベルとなる。こうし
て、データ線ＤＱがロウレベル、データ線／ＤＱがハイ
レベルという所望のデータ“１”をこのデータ線対から
取り出すことができる。
データ線／ＤＱがロウレベルという所望のデータ“０”
をこのデータ線対から取り出すことができる。また、デ
ータの“１”を記憶させた場合は、図３中のメモリセル
トランジスタＱ２と蓄積キャパシタＣ２のようにメモリ
セルトランジスタＱ２のソース電極と蓄積キャパシタＣ
２の一端子を接続する。蓄積キャパシタＣ２の他端子は
接地されている。この場合の読み出しは、選択母線ＷＬ
２がハイレベル、ＷＬ１、ＷＬ３、ＷＬ４がロウレベル
という選択となっておこなわれるが、メモリセルトラン
ジスタＱ２がオン状態になったときセンス母線ＢＬ１に
蓄えられた電荷は、電荷を蓄えていなかった蓄積キャパ
シタＣ２との間で再配分される。センス母線ＢＬ１，／
ＢＬ１は、この読み出しサイクルの前にほぼ１／２ＶＣ
Ｃの電位のプリチャージを完了しているため、読み出し
サイクル中にセンス母線ＢＬ１の電位はセンス母線／Ｂ
Ｌ１の電位より低くなる。この電位差をセンスアンプ回
路２によって増幅し、センス母線ＢＬ１がロウレベルと
なり、センス母線／ＢＬ１がハイレベルとなる。こうし
て、データ線ＤＱがロウレベル、データ線／ＤＱがハイ
レベルという所望のデータ“１”をこのデータ線対から
取り出すことができる。
【００７８】もちろん、メモリセルをＲＯＭとして使用
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、メモリセルトランジスタＱ１，Ｑ２のソース電極
をそれぞれ蓄積キャパシタＣ１，Ｃ２の接地端子の他の
端子に接続し、メモリセルトランジスタＱ３，Ｑ４のソ
ース電極をそれぞれ蓄積キャパシタＣ３，Ｃ４の接地端
子の他の端子に接続する。この状態で書き込み回路３か
らデータを電荷としてメモリセルに送ったり、メモリセ
ルからのデータをセンスアンプ回路２で増幅することで
データの読み書きが行われる。その動作は図１３に示さ
れたＤＲＡＭ回路の従来例と同じであるので再度の説明
はここでは行わない。
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、メモリセルトランジスタＱ１，Ｑ２のソース電極
をそれぞれ蓄積キャパシタＣ１，Ｃ２の接地端子の他の
端子に接続し、メモリセルトランジスタＱ３，Ｑ４のソ
ース電極をそれぞれ蓄積キャパシタＣ３，Ｃ４の接地端
子の他の端子に接続する。この状態で書き込み回路３か
らデータを電荷としてメモリセルに送ったり、メモリセ
ルからのデータをセンスアンプ回路２で増幅することで
データの読み書きが行われる。その動作は図１３に示さ
れたＤＲＡＭ回路の従来例と同じであるので再度の説明
はここでは行わない。
【００７９】以上の説明から、この第３の実施例によれ
ば、前記した第１の実施例と同様の作用効果が得られ
る。この発明の第４の実施例について図５を参照しなが
ら説明する。図５は、この第４の実施例に係る半導体集
積回路であって、ＤＲＡＭとマスクＲＯＭのメモリセル
を製造の途中で作り分けることができる記憶回路の主要
部（１カラム分に対応）を示している。図５から明らか
なように図３の第３の実施例と異なる点は、マスクＲＯ
Ｍとして使用する場合に、蓄積キャパシタＣ１，Ｃ３の
トランジスタＱ１，Ｑ３への接続端子と反対側を接地せ
ずに開放していることである。
ば、前記した第１の実施例と同様の作用効果が得られ
る。この発明の第４の実施例について図５を参照しなが
ら説明する。図５は、この第４の実施例に係る半導体集
積回路であって、ＤＲＡＭとマスクＲＯＭのメモリセル
を製造の途中で作り分けることができる記憶回路の主要
部（１カラム分に対応）を示している。図５から明らか
なように図３の第３の実施例と異なる点は、マスクＲＯ
Ｍとして使用する場合に、蓄積キャパシタＣ１，Ｃ３の
トランジスタＱ１，Ｑ３への接続端子と反対側を接地せ
ずに開放していることである。
【００８０】すなわち図５において、Ｑ１〜Ｑ４はメモ
リセルを構成するＭＯＳトランジスタであり、そのドレ
イン電極はセンス母線ＢＬ１に、ゲート電極はそれぞれ
選択母線ＷＬ１〜ＷＬ４に接続されている。Ｃ１〜Ｃ４
はメモリセルを構成する蓄積キャパシタであり、蓄積キ
ャパシタＣ１〜Ｃ４の各一端子はＭＯＳトランジスタＱ
１〜Ｑ４のソース電極にそれぞれ接続されている。ま
た、蓄積キャパシタＣ１〜Ｃ４の一端子は書き込むデー
タに応じて接地状態か開放状態かを製造の途中で設定
し、この第４の実施例では、蓄積キャパシタＣ１，Ｃ３
が開放状態で、蓄積キャパシタＣ２，Ｃ４が接地されて
いるものとする。
リセルを構成するＭＯＳトランジスタであり、そのドレ
イン電極はセンス母線ＢＬ１に、ゲート電極はそれぞれ
選択母線ＷＬ１〜ＷＬ４に接続されている。Ｃ１〜Ｃ４
はメモリセルを構成する蓄積キャパシタであり、蓄積キ
ャパシタＣ１〜Ｃ４の各一端子はＭＯＳトランジスタＱ
１〜Ｑ４のソース電極にそれぞれ接続されている。ま
た、蓄積キャパシタＣ１〜Ｃ４の一端子は書き込むデー
タに応じて接地状態か開放状態かを製造の途中で設定
し、この第４の実施例では、蓄積キャパシタＣ１，Ｃ３
が開放状態で、蓄積キャパシタＣ２，Ｃ４が接地されて
いるものとする。
【００８１】センス母線ＢＬ１はセンス母線／ＢＬ１と
対をなすが、メモリセルは接続されていない。Ｑ５，Ｑ
６はカラム選択用トランジスタであり、そのドレイン電
極はそれぞれセンス母線ＢＬ１，／ＢＬ１に、ゲート電
極はカラム選択母線ＣＬ１に接続され、ソース電極はそ
れぞれデータ線ＤＱ，／ＤＱに接続されている。
対をなすが、メモリセルは接続されていない。Ｑ５，Ｑ
６はカラム選択用トランジスタであり、そのドレイン電
極はそれぞれセンス母線ＢＬ１，／ＢＬ１に、ゲート電
極はカラム選択母線ＣＬ１に接続され、ソース電極はそ
れぞれデータ線ＤＱ，／ＤＱに接続されている。
【００８２】１はメモリセルのデータを読み出す前にセ
ンス母線ＢＬ１，／ＢＬ１を一定の等しい電位（通常、
電源電位と接地電位の中間の電位とする。）までプリチ
ャージするプリチャージ回路、２はセンス母線対ＢＬ
１，／ＢＬ１の電位差を検出し増幅するセンスアンプ回
路、３は外部からのデータをメモリセルに書き込みを行
う書き込み回路である。
ンス母線ＢＬ１，／ＢＬ１を一定の等しい電位（通常、
電源電位と接地電位の中間の電位とする。）までプリチ
ャージするプリチャージ回路、２はセンス母線対ＢＬ
１，／ＢＬ１の電位差を検出し増幅するセンスアンプ回
路、３は外部からのデータをメモリセルに書き込みを行
う書き込み回路である。
【００８３】まず、この回路とメモリセルをマスクＲＯ
Ｍとして使用する場合について説明する。データの
“０”を記憶させた場合は、図５中の蓄積キャパシタＣ
１のようにその一端子を開放にする。この場合の読み出
しは、選択母線ＷＬ１がハイレベル、ＷＬ２，ＷＬ３，
ＷＬ４がロウレベルという選択となっておこなわれる
が、メモリセルトランジスタＱ１がオン状態になっても
蓄積キャパシタＣ１の一端子が開放状態であるため、セ
ンス母線ＢＬ１には電位の変化は起こらない。センス母
線ＢＬ１，／ＢＬ１は、この読み出しサイクルの前にほ
ぼ１／２ＶＣＣの電位のプリチャージを完了しているた
め、読み出しサイクル中もほぼ同電位を維持する。ま
た、この回路に使われているセンスアンプ回路２は、図
４に示す回路で容易に実現が可能なように、センス母線
ＢＬ１，／ＢＬ１がほぼ同電位である場合にはセンス母
線ＢＬ１をハイレベルに増幅し、センス母線／ＢＬ１を
ロウレベルに増幅するよう回路設計がなされている。こ
うして、データ線ＤＱがハイレベル、データ線／ＤＱが
ロウレベルという所望のデータ“０”をデータ線対から
取り出すことができる。
Ｍとして使用する場合について説明する。データの
“０”を記憶させた場合は、図５中の蓄積キャパシタＣ
１のようにその一端子を開放にする。この場合の読み出
しは、選択母線ＷＬ１がハイレベル、ＷＬ２，ＷＬ３，
ＷＬ４がロウレベルという選択となっておこなわれる
が、メモリセルトランジスタＱ１がオン状態になっても
蓄積キャパシタＣ１の一端子が開放状態であるため、セ
ンス母線ＢＬ１には電位の変化は起こらない。センス母
線ＢＬ１，／ＢＬ１は、この読み出しサイクルの前にほ
ぼ１／２ＶＣＣの電位のプリチャージを完了しているた
め、読み出しサイクル中もほぼ同電位を維持する。ま
た、この回路に使われているセンスアンプ回路２は、図
４に示す回路で容易に実現が可能なように、センス母線
ＢＬ１，／ＢＬ１がほぼ同電位である場合にはセンス母
線ＢＬ１をハイレベルに増幅し、センス母線／ＢＬ１を
ロウレベルに増幅するよう回路設計がなされている。こ
うして、データ線ＤＱがハイレベル、データ線／ＤＱが
ロウレベルという所望のデータ“０”をデータ線対から
取り出すことができる。
【００８４】また、データの“１”を記憶させた場合
は、図５中の蓄積キャパシタＣ２のように一端子を接地
する。この場合の読み出しは、選択母線ＷＬ２がハイレ
ベルとなり、ＷＬ１，ＷＬ３，ＷＬ４がロウレベルとい
う選択となっておこなわれるが、メモリセルトランジス
タＱ２がオン状態になったときセンス母線ＢＬ１に蓄え
られた電荷は、電荷を蓄えていなかった蓄積キャパシタ
Ｃ２との間で再配分される。センス母線ＢＬ１，／ＢＬ
１は、この読み出しサイクルの前にほぼ１／２Ｖｃｃの
電位のプリチャージを完了しているため、読み出しサイ
クル中にセンス母線ＢＬ１の電位はセンス母線／ＢＬ１
の電位より低くなる。この電位差をセンスアンプ回路２
によって増幅し、センス母線ＢＬ１がロウレベル、セン
ス母線／ＢＬ１がハイレベルとなる。こうして、データ
線ＤＱがロウレベル、データ線／ＤＱがハイレベルとい
う所望のデータ“１”をこのデータ線対から取り出すこ
とができる。
は、図５中の蓄積キャパシタＣ２のように一端子を接地
する。この場合の読み出しは、選択母線ＷＬ２がハイレ
ベルとなり、ＷＬ１，ＷＬ３，ＷＬ４がロウレベルとい
う選択となっておこなわれるが、メモリセルトランジス
タＱ２がオン状態になったときセンス母線ＢＬ１に蓄え
られた電荷は、電荷を蓄えていなかった蓄積キャパシタ
Ｃ２との間で再配分される。センス母線ＢＬ１，／ＢＬ
１は、この読み出しサイクルの前にほぼ１／２Ｖｃｃの
電位のプリチャージを完了しているため、読み出しサイ
クル中にセンス母線ＢＬ１の電位はセンス母線／ＢＬ１
の電位より低くなる。この電位差をセンスアンプ回路２
によって増幅し、センス母線ＢＬ１がロウレベル、セン
ス母線／ＢＬ１がハイレベルとなる。こうして、データ
線ＤＱがロウレベル、データ線／ＤＱがハイレベルとい
う所望のデータ“１”をこのデータ線対から取り出すこ
とができる。
【００８５】もちろん、メモリセルをＲＯＭとして使用
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、蓄積キャパシタＣ１〜Ｃ４の一端子を接地する。
この状態で書き込み回路からデータを電荷としてメモリ
セルに送ったり、メモリセルからのデータをセンスアン
プ回路２で増幅することでデータの読み書きが行われ
る。その動作は図１３に示されたＤＲＡＭ回路の従来例
と同じであるので再度の説明はここでは行わない。
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、蓄積キャパシタＣ１〜Ｃ４の一端子を接地する。
この状態で書き込み回路からデータを電荷としてメモリ
セルに送ったり、メモリセルからのデータをセンスアン
プ回路２で増幅することでデータの読み書きが行われ
る。その動作は図１３に示されたＤＲＡＭ回路の従来例
と同じであるので再度の説明はここでは行わない。
【００８６】この発明の第５の実施例について図６を参
照しながら説明する。図６は、ょた５の実施例に係る半
導体集積回路であって、ＤＲＡＭとマスクＲＯＭのメモ
リセルを製造の途中で作り分けることができる記憶回路
の主要部（１カラム分に対応）を示している。図６にお
いて、Ｑ１，Ｑ２はメモリセルを構成するＭＯＳトラン
ジスタであり、そのドレイン電極はセンス母線ＢＬ１に
接続され、ゲート電極はそれぞれ選択母線ＷＬ１，ＷＬ
２に接続されている。Ｃ１，Ｃ２はメモリセルを構成す
る蓄積キャパシタであり、その蓄積キャパシタＣ１，Ｃ
２の各一端子は接地されている。
照しながら説明する。図６は、ょた５の実施例に係る半
導体集積回路であって、ＤＲＡＭとマスクＲＯＭのメモ
リセルを製造の途中で作り分けることができる記憶回路
の主要部（１カラム分に対応）を示している。図６にお
いて、Ｑ１，Ｑ２はメモリセルを構成するＭＯＳトラン
ジスタであり、そのドレイン電極はセンス母線ＢＬ１に
接続され、ゲート電極はそれぞれ選択母線ＷＬ１，ＷＬ
２に接続されている。Ｃ１，Ｃ２はメモリセルを構成す
る蓄積キャパシタであり、その蓄積キャパシタＣ１，Ｃ
２の各一端子は接地されている。
【００８７】Ｑ３，Ｑ４はメモリセルを構成するＭＯＳ
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に接続され、ゲート
電極はそれぞれ選択母線ＷＬ３，ＷＬ４に接続されてい
る。Ｃ３，Ｃ４はメモリセルを構成する蓄積キャパシタ
であり、その蓄積キャパシタＣ３，Ｃ４の各一端子は接
地されている。また、蓄積キャパシタＣ１〜Ｃ４の一端
子とメモリセルトランジスタＱ１〜Ｑ４のソース電極は
書き込むデータに応じて接続状態か開放状態かを製造の
途中で設定し、この実施例では、メモリセルトランジス
タＱ１と蓄積キャパシタＣ１間およびメモリセルトラン
ジスタＱ３と蓄積キャパシタＣ３間が開放状態、メモリ
セルトランジスタＱ２と蓄積キャパシタＣ２間およびメ
モリセルトランジスタＱ４と蓄積キャパシタＣ４間が接
続状態であるものとする。
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に接続され、ゲート
電極はそれぞれ選択母線ＷＬ３，ＷＬ４に接続されてい
る。Ｃ３，Ｃ４はメモリセルを構成する蓄積キャパシタ
であり、その蓄積キャパシタＣ３，Ｃ４の各一端子は接
地されている。また、蓄積キャパシタＣ１〜Ｃ４の一端
子とメモリセルトランジスタＱ１〜Ｑ４のソース電極は
書き込むデータに応じて接続状態か開放状態かを製造の
途中で設定し、この実施例では、メモリセルトランジス
タＱ１と蓄積キャパシタＣ１間およびメモリセルトラン
ジスタＱ３と蓄積キャパシタＣ３間が開放状態、メモリ
セルトランジスタＱ２と蓄積キャパシタＣ２間およびメ
モリセルトランジスタＱ４と蓄積キャパシタＣ４間が接
続状態であるものとする。
【００８８】Ｑ５，Ｑ６はカラム選択用トランジスタで
あり、そのドレイン電極はそれぞれセンス母線ＢＬ１，
／ＢＬ１に接続され、ゲート電極はカラム選択母線ＣＬ
１に接続され、ソース電極はそれぞれデータ線ＤＱ，／
ＤＱに接続されている。１はメモリセルのデータを読み
出す前にセンス母線ＢＬ１，／ＢＬ１を一定の等しい電
位（通常、電源電位と接地電位の中間の電位とする。）
までプリチャージするプリチャージ回路、２はセンス母
線ＢＬ１，／ＢＬ１の電位差を検出し増幅するセンスア
ンプ回路、３は外部からのデータをメモリセルに書き込
みする書き込み回路である。
あり、そのドレイン電極はそれぞれセンス母線ＢＬ１，
／ＢＬ１に接続され、ゲート電極はカラム選択母線ＣＬ
１に接続され、ソース電極はそれぞれデータ線ＤＱ，／
ＤＱに接続されている。１はメモリセルのデータを読み
出す前にセンス母線ＢＬ１，／ＢＬ１を一定の等しい電
位（通常、電源電位と接地電位の中間の電位とする。）
までプリチャージするプリチャージ回路、２はセンス母
線ＢＬ１，／ＢＬ１の電位差を検出し増幅するセンスア
ンプ回路、３は外部からのデータをメモリセルに書き込
みする書き込み回路である。
【００８９】まず、この回路とメモリセルをマスクＲＯ
Ｍとして使用する場合について説明する。センス母線Ｂ
Ｌ１側にデータの“０”を記憶させた場合は、図６中の
メモリセルトランジスタＱ１と蓄積キャパシタＣ１のよ
うにメモリセルトランジスタＱ１のソース電極と蓄積キ
ャパシタＣ１の一端子を開放にする。蓄積キャパシタＣ
１の他端子は接地されている。この場合の読み出しは、
選択母線ＷＬ１がハイレベル、選択母線ＷＬ２〜ＷＬ４
がロウレベルという選択となっておこなわれるが、メモ
リセルトランジスタＱ１がオン状態になってもメモリセ
ルトランジスタＱ１のソース電極が開放状態であるた
め、センス母線ＢＬ１には電位の変化は起こらない。セ
ンス母線対ＢＬ１，／ＢＬ１は、この読み出しサイクル
の前にほぼ１／２Ｖｃｃの電位のプリチャージを完了し
ているため、読み出しサイクル中もほぼ同電位を維持す
る。また、この回路に使われているセンスアンプ回路２
は、図７に示す回路で容易に実現が可能なように、選択
母線ＷＬ１，ＷＬ２が選択されている（ハイレベルにな
っている）ときで、センス母線対ＢＬ１，／ＢＬ１がほ
ぼ同電位である場合にはセンス母線ＢＬ１をハイレベル
に増幅し、センス母線／ＢＬ１をロウレベルに増幅する
よう回路設計がなされている。図７において、Ｔｒ１〜
Ｔｒ１０はトランジスタ、ＮＯＲ１，ＮＯＲ２はノア回
路である。
Ｍとして使用する場合について説明する。センス母線Ｂ
Ｌ１側にデータの“０”を記憶させた場合は、図６中の
メモリセルトランジスタＱ１と蓄積キャパシタＣ１のよ
うにメモリセルトランジスタＱ１のソース電極と蓄積キ
ャパシタＣ１の一端子を開放にする。蓄積キャパシタＣ
１の他端子は接地されている。この場合の読み出しは、
選択母線ＷＬ１がハイレベル、選択母線ＷＬ２〜ＷＬ４
がロウレベルという選択となっておこなわれるが、メモ
リセルトランジスタＱ１がオン状態になってもメモリセ
ルトランジスタＱ１のソース電極が開放状態であるた
め、センス母線ＢＬ１には電位の変化は起こらない。セ
ンス母線対ＢＬ１，／ＢＬ１は、この読み出しサイクル
の前にほぼ１／２Ｖｃｃの電位のプリチャージを完了し
ているため、読み出しサイクル中もほぼ同電位を維持す
る。また、この回路に使われているセンスアンプ回路２
は、図７に示す回路で容易に実現が可能なように、選択
母線ＷＬ１，ＷＬ２が選択されている（ハイレベルにな
っている）ときで、センス母線対ＢＬ１，／ＢＬ１がほ
ぼ同電位である場合にはセンス母線ＢＬ１をハイレベル
に増幅し、センス母線／ＢＬ１をロウレベルに増幅する
よう回路設計がなされている。図７において、Ｔｒ１〜
Ｔｒ１０はトランジスタ、ＮＯＲ１，ＮＯＲ２はノア回
路である。
【００９０】こうして、データ線ＤＱがハイレベル、デ
ータ線／ＤＱがロウレベルという所望のデータ“０”を
このデータ線対から取り出すことができる。同じよう
に、センス母線／ＢＬ１側にデータの“０”を記憶させ
た場合は、図６中のメモリセルトランジスタＱ４と蓄積
キャパシタＣ４のようにメモリセルトランジスタＱ４の
ソース電極と蓄積キャパシタＣ４の一端子を接続する。
蓄積キャパシタＣ４の他端子は接地されている。この場
合の読み出しは、選択母線ＷＬ４がハイレベル、選択母
線ＷＬ１〜ＷＬ３がロウレベルという選択となっておこ
なわれるが、メモリセルトランジスタＱ４がオン状態に
なったときセンス母線／ＢＬ１に蓄えられていた電荷
は、電荷を蓄えていなかった蓄積キャパシタＣ４との間
で再配分される。センス母線対ＢＬ１，／ＢＬ１は、こ
の読み出しサイクルの前にほぼ１／２Ｖｃｃの電位のプ
リチャージを完了しているため、読み出しサイクル中に
センス母線／ＢＬ１の電位はセンス母線ＢＬ１の電位よ
り低くなる。この電位差をセンスアンプ回路によって増
幅し、センス母線ＢＬ１がハイレベル、センス母線／Ｂ
Ｌ１がロウレベルとなる。こうして、データ線ＤＱがハ
イレベル、データ線／ＤＱがロウレベルという所望のデ
ータ“０”をこのデータ線対から取り出すことができ
る。
ータ線／ＤＱがロウレベルという所望のデータ“０”を
このデータ線対から取り出すことができる。同じよう
に、センス母線／ＢＬ１側にデータの“０”を記憶させ
た場合は、図６中のメモリセルトランジスタＱ４と蓄積
キャパシタＣ４のようにメモリセルトランジスタＱ４の
ソース電極と蓄積キャパシタＣ４の一端子を接続する。
蓄積キャパシタＣ４の他端子は接地されている。この場
合の読み出しは、選択母線ＷＬ４がハイレベル、選択母
線ＷＬ１〜ＷＬ３がロウレベルという選択となっておこ
なわれるが、メモリセルトランジスタＱ４がオン状態に
なったときセンス母線／ＢＬ１に蓄えられていた電荷
は、電荷を蓄えていなかった蓄積キャパシタＣ４との間
で再配分される。センス母線対ＢＬ１，／ＢＬ１は、こ
の読み出しサイクルの前にほぼ１／２Ｖｃｃの電位のプ
リチャージを完了しているため、読み出しサイクル中に
センス母線／ＢＬ１の電位はセンス母線ＢＬ１の電位よ
り低くなる。この電位差をセンスアンプ回路によって増
幅し、センス母線ＢＬ１がハイレベル、センス母線／Ｂ
Ｌ１がロウレベルとなる。こうして、データ線ＤＱがハ
イレベル、データ線／ＤＱがロウレベルという所望のデ
ータ“０”をこのデータ線対から取り出すことができ
る。
【００９１】次に、センス母線ＢＬ１側にデータの
“１”を記憶させた場合は、図６中のメモリセルトラン
ジスタＱ２と蓄積キャパシタＣ２のようにメモリセルト
ランジスタＱ２のソース電極と蓄積キャパシタＣ２の一
端子を接続する。蓄積キャパシタＣ２の他端子は接地さ
れている。この場合の読み出しは、選択母線ＷＬ２がハ
イレベル、選択母線ＷＬ１、ＷＬ３、ＷＬ４がロウレベ
ルという選択となっておこなわれるが、メモリセルトラ
ンジスタＱ２がオン状態になったときセンス母線ＢＬ１
に蓄えられていた電荷は、電荷を蓄えていなかった蓄積
キャパシタＣ２との間で再配分される。センス母線対Ｂ
Ｌ１，／ＢＬ１は、この読み出しサイクルの前にほぼ１
／２Ｖｃｃの電位のプリチャージを完了しているため、
読み出しサイクル中にセンス母線ＢＬ１の電位はセンス
母線／ＢＬ１の電位より低くなる。この電位差をセンス
アンプ回路２によって増幅し、センス母線ＢＬ１がロウ
レベル、センス母線／ＢＬ１をハイレベルとなる。こう
して、データ線ＤＱがロウレベル、データ線／ＤＱがハ
イレベルという所望のデータ“１”をこのデータ線対か
ら取り出すことができる。
“１”を記憶させた場合は、図６中のメモリセルトラン
ジスタＱ２と蓄積キャパシタＣ２のようにメモリセルト
ランジスタＱ２のソース電極と蓄積キャパシタＣ２の一
端子を接続する。蓄積キャパシタＣ２の他端子は接地さ
れている。この場合の読み出しは、選択母線ＷＬ２がハ
イレベル、選択母線ＷＬ１、ＷＬ３、ＷＬ４がロウレベ
ルという選択となっておこなわれるが、メモリセルトラ
ンジスタＱ２がオン状態になったときセンス母線ＢＬ１
に蓄えられていた電荷は、電荷を蓄えていなかった蓄積
キャパシタＣ２との間で再配分される。センス母線対Ｂ
Ｌ１，／ＢＬ１は、この読み出しサイクルの前にほぼ１
／２Ｖｃｃの電位のプリチャージを完了しているため、
読み出しサイクル中にセンス母線ＢＬ１の電位はセンス
母線／ＢＬ１の電位より低くなる。この電位差をセンス
アンプ回路２によって増幅し、センス母線ＢＬ１がロウ
レベル、センス母線／ＢＬ１をハイレベルとなる。こう
して、データ線ＤＱがロウレベル、データ線／ＤＱがハ
イレベルという所望のデータ“１”をこのデータ線対か
ら取り出すことができる。
【００９２】同じように、センス母線／ＢＬ１側にデー
タの“１”を記憶させた場合は、図６中のメモリセルト
ランジスタＱ３と蓄積キャパシタＣ３のようにメモリセ
ルトランジスタＱ３のソース電極と蓄積キャパシタＣ３
の一端子を開放にする。蓄積キャパシタＣ３の他端子は
接地されている。この場合の読み出しは、選択母線ＷＬ
３がハイレベル、選択母線ＷＬ１，ＷＬ２，ＷＬ４がロ
ウレベルという選択となっておこなわれるが、メモリセ
ルトランジスタＱ３がオン状態になってもメモリセルト
ランジスタＱ３のソース電極が開放状態であるため、セ
ンス母線／ＢＬ１には電位の変化は起こらない。センス
母線ＢＬ１，／ＢＬ１は、この読み出しサイクルの前に
ほぼ１／２Ｖｃｃの電位のプリチャージを完了している
ため、読み出しサイクル中もほぼ同電位を維持する。ま
た、この回路に使われているセンスアンプ回路２は、図
７に示す回路で容易に実現が可能なように、選択母線Ｗ
Ｌ３，ＷＬ４が選択されている（ハイレベルになってい
る）ときで、センス母線ＢＬ１，／ＢＬ１がほぼ同電位
である場合にはセンス母線／ＢＬ１をハイレベルに増幅
し、センス母線ＢＬ１をロウレベルに増幅するよう回路
設計がなされている。こうして、データ線ＤＱがロウレ
ベル、データ線／ＤＱがハイレベルという所望のデータ
“１”をこのデータ線対から取り出すことができる。
タの“１”を記憶させた場合は、図６中のメモリセルト
ランジスタＱ３と蓄積キャパシタＣ３のようにメモリセ
ルトランジスタＱ３のソース電極と蓄積キャパシタＣ３
の一端子を開放にする。蓄積キャパシタＣ３の他端子は
接地されている。この場合の読み出しは、選択母線ＷＬ
３がハイレベル、選択母線ＷＬ１，ＷＬ２，ＷＬ４がロ
ウレベルという選択となっておこなわれるが、メモリセ
ルトランジスタＱ３がオン状態になってもメモリセルト
ランジスタＱ３のソース電極が開放状態であるため、セ
ンス母線／ＢＬ１には電位の変化は起こらない。センス
母線ＢＬ１，／ＢＬ１は、この読み出しサイクルの前に
ほぼ１／２Ｖｃｃの電位のプリチャージを完了している
ため、読み出しサイクル中もほぼ同電位を維持する。ま
た、この回路に使われているセンスアンプ回路２は、図
７に示す回路で容易に実現が可能なように、選択母線Ｗ
Ｌ３，ＷＬ４が選択されている（ハイレベルになってい
る）ときで、センス母線ＢＬ１，／ＢＬ１がほぼ同電位
である場合にはセンス母線／ＢＬ１をハイレベルに増幅
し、センス母線ＢＬ１をロウレベルに増幅するよう回路
設計がなされている。こうして、データ線ＤＱがロウレ
ベル、データ線／ＤＱがハイレベルという所望のデータ
“１”をこのデータ線対から取り出すことができる。
【００９３】もちろん、メモリセルをＲＯＭとして使用
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、メモリセルトランジスタＱ１，Ｑ２のソース電極
をそれぞれ蓄積キャパシタＣ１，Ｃ２の接地端子の他の
端子に接続し、メモリセルトランジスタＱ３，Ｑ４のソ
ース電極をそれぞれ蓄積キャパシタＣ３，Ｃ４の接地端
子の他の端子に接続する。この状態で書き込み回路から
データを電荷としてメモリセルに送ったり、メモリセル
からのデータをセンスアンプ回路２で増幅することでデ
ータの読み書きが行われる。その動作は図１３に示され
たＤＲＡＭ回路の従来例と同じであるので再度の説明は
ここでは行わない。
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、メモリセルトランジスタＱ１，Ｑ２のソース電極
をそれぞれ蓄積キャパシタＣ１，Ｃ２の接地端子の他の
端子に接続し、メモリセルトランジスタＱ３，Ｑ４のソ
ース電極をそれぞれ蓄積キャパシタＣ３，Ｃ４の接地端
子の他の端子に接続する。この状態で書き込み回路から
データを電荷としてメモリセルに送ったり、メモリセル
からのデータをセンスアンプ回路２で増幅することでデ
ータの読み書きが行われる。その動作は図１３に示され
たＤＲＡＭ回路の従来例と同じであるので再度の説明は
ここでは行わない。
【００９４】この発明の第６の実施例について図８を参
照しながら説明する。図８は、第６の実施例に係る半導
体集積回路であって、ＤＲＡＭとマスクＲＯＭのメモリ
セルを製造の途中で作り分けることができる記憶回路の
主要部（１カラム分に対応）を示している。図８から明
らかなように図６の第５の実施例と異なる点は、マスク
ＲＯＭとして使用する場合に、蓄積キャパシタＣ１，Ｃ
３のトランジスタＱ１，Ｑ３への接続端子と反対側を接
地せずに開放していることである。
照しながら説明する。図８は、第６の実施例に係る半導
体集積回路であって、ＤＲＡＭとマスクＲＯＭのメモリ
セルを製造の途中で作り分けることができる記憶回路の
主要部（１カラム分に対応）を示している。図８から明
らかなように図６の第５の実施例と異なる点は、マスク
ＲＯＭとして使用する場合に、蓄積キャパシタＣ１，Ｃ
３のトランジスタＱ１，Ｑ３への接続端子と反対側を接
地せずに開放していることである。
【００９５】すなわち図８において、Ｑ１，Ｑ２はメモ
リセルを構成するＭＯＳトランジスタであり、そのドレ
イン電極はセンス母線ＢＬ１に接続され、ゲート電極は
それぞれ選択母線ＷＬ１，ＷＬ２に接続されている。Ｃ
１，Ｃ２はメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ１の一端子はＭＯＳトランジ
スタＱ１のソース電極に接続され、蓄積キャパシタＣ２
の一端子はＭＯＳトランジスタＱ２のソース電極に接続
されている。
リセルを構成するＭＯＳトランジスタであり、そのドレ
イン電極はセンス母線ＢＬ１に接続され、ゲート電極は
それぞれ選択母線ＷＬ１，ＷＬ２に接続されている。Ｃ
１，Ｃ２はメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ１の一端子はＭＯＳトランジ
スタＱ１のソース電極に接続され、蓄積キャパシタＣ２
の一端子はＭＯＳトランジスタＱ２のソース電極に接続
されている。
【００９６】Ｑ３，Ｑ４はメモリセルを構成するＭＯＳ
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４はメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ３の一端子はＭＯＳトランジ
スタＱ３のソース電極に接続され、蓄積キャパシタＣ４
の一端子はＭＯＳトランジスタＱ４のソース電極に接続
されている。また、蓄積キャパシタＣ１〜Ｃ４の他端子
は書き込むデータに応じて接地状態か開放状態かを製造
の途中で設定し、この実施例では、蓄積キャパシタＣ
１，Ｃ３が開放状態、蓄積キャパシタＣ２，Ｃ４が接地
されているものとする。
トランジスタであり、そのドレイン電極はセンス母線Ｂ
Ｌ１と対をなすセンス母線／ＢＬ１に、ゲート電極はそ
れぞれ選択母線ＷＬ３，ＷＬ４に接続されている。Ｃ
３，Ｃ４はメモリセルを構成する蓄積キャパシタであ
り、その蓄積キャパシタＣ３の一端子はＭＯＳトランジ
スタＱ３のソース電極に接続され、蓄積キャパシタＣ４
の一端子はＭＯＳトランジスタＱ４のソース電極に接続
されている。また、蓄積キャパシタＣ１〜Ｃ４の他端子
は書き込むデータに応じて接地状態か開放状態かを製造
の途中で設定し、この実施例では、蓄積キャパシタＣ
１，Ｃ３が開放状態、蓄積キャパシタＣ２，Ｃ４が接地
されているものとする。
【００９７】Ｑ５，Ｑ６はカラム選択用トランジスタで
あり、そのドレイン電極はそれぞれ前記センス母線ＢＬ
１，／ＢＬ１に接続され、ゲート電極はカラム選択母線
ＣＬ１に接続され、ソース電極はそれぞれデータ線Ｄ
Ｑ，／ＤＱに接続されている。１はメモリセルのデータ
を読み出す前にセンス母線ＢＬ１，／ＢＬ１を一定の等
しい電位（通常、電源電位と接地電位の中間の電位とす
る。）までプリチャージするプリチャージ回路、２はセ
ンス母線対ＢＬ１，／ＢＬ１の電位差を検出し増幅する
センスアンプ回路、３は外部からのデータをメモリセル
に書き込みを行う書き込み回路である。
あり、そのドレイン電極はそれぞれ前記センス母線ＢＬ
１，／ＢＬ１に接続され、ゲート電極はカラム選択母線
ＣＬ１に接続され、ソース電極はそれぞれデータ線Ｄ
Ｑ，／ＤＱに接続されている。１はメモリセルのデータ
を読み出す前にセンス母線ＢＬ１，／ＢＬ１を一定の等
しい電位（通常、電源電位と接地電位の中間の電位とす
る。）までプリチャージするプリチャージ回路、２はセ
ンス母線対ＢＬ１，／ＢＬ１の電位差を検出し増幅する
センスアンプ回路、３は外部からのデータをメモリセル
に書き込みを行う書き込み回路である。
【００９８】まず、この回路とメモリセルをマスクＲＯ
Ｍとして使用する場合について説明する。センス母線Ｂ
Ｌ１側にデータの“０”を記憶させた場合は、図８中の
蓄積キャパシタＣ１のように蓄積キャパシタＣ１の一端
子を開放にする。この場合の読み出しは、選択母線ＷＬ
１がハイレベル、ＷＬ２からＷＬ４がロウレベルという
選択となっておこなわれるが、メモリセルトランジスタ
Ｑ１がオン状態になってもキャパシタＣ１の一端子が開
放状態であるため、センス母線ＢＬ１には電位の変化は
起こらない。センス母線ＢＬ１，／ＢＬ１は、この読み
出しサイクルの前にほぼ１／２Ｖｃｃの電位のプリチャ
ージを完了しているため、読み出しサイクル中もほぼ同
電位を維持する。また、この回路に使われているセンス
アンプ回路２は、図７に示す回路で容易に実現が可能な
ように、選択母線ＷＬ１，ＷＬ２が選択されている（ハ
イレベルになっている）ときで、センス母線ＢＬ１，／
ＢＬ１がほぼ同電位である場合にはセンス母線ＢＬ１を
ハイレベルに増幅し、センス母線／ＢＬ１をロウレベル
に増幅するよう回路設計がなされている。こうして、デ
ータ線ＤＱがハイレベル、データ線／ＤＱがロウレベル
という所望のデータ“０”をこのデータ線対から取り出
すことができる。
Ｍとして使用する場合について説明する。センス母線Ｂ
Ｌ１側にデータの“０”を記憶させた場合は、図８中の
蓄積キャパシタＣ１のように蓄積キャパシタＣ１の一端
子を開放にする。この場合の読み出しは、選択母線ＷＬ
１がハイレベル、ＷＬ２からＷＬ４がロウレベルという
選択となっておこなわれるが、メモリセルトランジスタ
Ｑ１がオン状態になってもキャパシタＣ１の一端子が開
放状態であるため、センス母線ＢＬ１には電位の変化は
起こらない。センス母線ＢＬ１，／ＢＬ１は、この読み
出しサイクルの前にほぼ１／２Ｖｃｃの電位のプリチャ
ージを完了しているため、読み出しサイクル中もほぼ同
電位を維持する。また、この回路に使われているセンス
アンプ回路２は、図７に示す回路で容易に実現が可能な
ように、選択母線ＷＬ１，ＷＬ２が選択されている（ハ
イレベルになっている）ときで、センス母線ＢＬ１，／
ＢＬ１がほぼ同電位である場合にはセンス母線ＢＬ１を
ハイレベルに増幅し、センス母線／ＢＬ１をロウレベル
に増幅するよう回路設計がなされている。こうして、デ
ータ線ＤＱがハイレベル、データ線／ＤＱがロウレベル
という所望のデータ“０”をこのデータ線対から取り出
すことができる。
【００９９】同じように、センス母線ＢＬ１側にデータ
の“０”を記憶させた場合は、図８中の蓄積キャパシタ
Ｃ４のように蓄積キャパシタＣ４の一端子を接地する。
この場合の読み出しは、選択母線ＷＬ４がハイレベル、
選択母線ＷＬ１〜ＷＬ３がロウレベルという選択となっ
ておこなわれるが、メモリセルトランジスタＱ４がオン
状態になったときセンス母線ＢＬ１に蓄えられていた電
荷は、電荷を蓄えていなかった蓄積キャパシタＣ４との
間で再配分される。センス母線ＢＬ１，／ＢＬ１は、こ
の読み出しサイクルの前にほぼ１／２Ｖｃｃの電位のプ
リチャージを完了しているため、読み出しサイクル中に
センス母線／ＢＬ１の電位はセンス母線ＢＬ１の電位よ
り低くなる。この電位差をセンスアンプ回路２によって
増幅し、センス母線ＢＬ１がハイレベル、センス母線／
ＢＬ１がロウレベルとなる。こうして、データ線ＤＱが
ハイレベル、データ線／ＤＱがロウレベルという所望の
データ“０”をこのデータ線対から取り出すことができ
る。
の“０”を記憶させた場合は、図８中の蓄積キャパシタ
Ｃ４のように蓄積キャパシタＣ４の一端子を接地する。
この場合の読み出しは、選択母線ＷＬ４がハイレベル、
選択母線ＷＬ１〜ＷＬ３がロウレベルという選択となっ
ておこなわれるが、メモリセルトランジスタＱ４がオン
状態になったときセンス母線ＢＬ１に蓄えられていた電
荷は、電荷を蓄えていなかった蓄積キャパシタＣ４との
間で再配分される。センス母線ＢＬ１，／ＢＬ１は、こ
の読み出しサイクルの前にほぼ１／２Ｖｃｃの電位のプ
リチャージを完了しているため、読み出しサイクル中に
センス母線／ＢＬ１の電位はセンス母線ＢＬ１の電位よ
り低くなる。この電位差をセンスアンプ回路２によって
増幅し、センス母線ＢＬ１がハイレベル、センス母線／
ＢＬ１がロウレベルとなる。こうして、データ線ＤＱが
ハイレベル、データ線／ＤＱがロウレベルという所望の
データ“０”をこのデータ線対から取り出すことができ
る。
【０１００】次に、センス母線ＢＬ１側にデータの
“１”を記憶させた場合は、図８中の蓄積キャパシタＣ
２のように蓄積キャパシタＣ２の一端子を接地する。こ
の場合の読み出しは、選択母線ＷＬ２がハイレベルで、
選択母線ＷＬ１，ＷＬ３，ＷＬ４がロウレベルという選
択となっておこなわれるが、メモリセルトランジスタＱ
２がオン状態になったときセンス母線ＢＬ１に蓄えられ
ていた電荷は、電荷を蓄えていなかった蓄積キャパシタ
Ｃ２との間で再配分される。センス母線ＢＬ１，／ＢＬ
１は、この読み出しサイクルの前にほぼ１／２Ｖｃｃの
電位のプリチャージを完了しているため、読み出しサイ
クル中にセンス母線ＢＬ１の電位はセンス母線／ＢＬ１
の電位より低くなる。この電位差をセンスアンプ回路２
によって増幅し、センス母線ＢＬ１がロウレベル、セン
ス母線／ＢＬ１がハイレベルとなる。こうして、データ
線ＤＱがロウレベル、データ線／ＤＱがハイレベルとい
う所望のデータ“１”をこのデータ線対から取り出すこ
とができる。
“１”を記憶させた場合は、図８中の蓄積キャパシタＣ
２のように蓄積キャパシタＣ２の一端子を接地する。こ
の場合の読み出しは、選択母線ＷＬ２がハイレベルで、
選択母線ＷＬ１，ＷＬ３，ＷＬ４がロウレベルという選
択となっておこなわれるが、メモリセルトランジスタＱ
２がオン状態になったときセンス母線ＢＬ１に蓄えられ
ていた電荷は、電荷を蓄えていなかった蓄積キャパシタ
Ｃ２との間で再配分される。センス母線ＢＬ１，／ＢＬ
１は、この読み出しサイクルの前にほぼ１／２Ｖｃｃの
電位のプリチャージを完了しているため、読み出しサイ
クル中にセンス母線ＢＬ１の電位はセンス母線／ＢＬ１
の電位より低くなる。この電位差をセンスアンプ回路２
によって増幅し、センス母線ＢＬ１がロウレベル、セン
ス母線／ＢＬ１がハイレベルとなる。こうして、データ
線ＤＱがロウレベル、データ線／ＤＱがハイレベルとい
う所望のデータ“１”をこのデータ線対から取り出すこ
とができる。
【０１０１】同じように、センス母線ＢＬ１側にデータ
の“１”を記憶させた場合は、図８中の蓄積キャパシタ
Ｃ３のように蓄積キャパシタＣ３の一端子を開放にす
る。この場合の読み出しは、選択母線ＷＬ３がハイレベ
ル、選択母線ＷＬ１，ＷＬ２，ＷＬ４がロウレベルとい
う選択となっておこなわれるが、メモリセルトランジス
タＱ３がオン状態になっても蓄積キャパシタＣ３の一端
子が開放状態であるため、センス母線／ＢＬ１には電位
の変化は起こらない。センス母線ＢＬ１，／ＢＬ１は、
この読み出しサイクルの前にほぼ１／２Ｖｃｃの電位の
プリチャージを完了しているため、読み出しサイクル中
もほぼ同電位を維持する。また、この回路に使われてい
るセンスアンプ回路は、図７に示す回路で容易に実現が
可能なように、選択母線ＷＬ３，ＷＬ４が選択されてい
る（ハイレベルになっている）ときで、センス母線ＢＬ
１，／ＢＬ１がほぼ同電位である場合にはセンス母線／
ＢＬ１をハイレベル、センス母線ＢＬ１をロウレベルに
増幅するよう回路設計がなされている。こうして、デー
タ線ＤＱがロウレベル、データ線／ＤＱがハイレベルと
いう所望のデータ“１”をこのデータ線対から取り出す
ことができる。
の“１”を記憶させた場合は、図８中の蓄積キャパシタ
Ｃ３のように蓄積キャパシタＣ３の一端子を開放にす
る。この場合の読み出しは、選択母線ＷＬ３がハイレベ
ル、選択母線ＷＬ１，ＷＬ２，ＷＬ４がロウレベルとい
う選択となっておこなわれるが、メモリセルトランジス
タＱ３がオン状態になっても蓄積キャパシタＣ３の一端
子が開放状態であるため、センス母線／ＢＬ１には電位
の変化は起こらない。センス母線ＢＬ１，／ＢＬ１は、
この読み出しサイクルの前にほぼ１／２Ｖｃｃの電位の
プリチャージを完了しているため、読み出しサイクル中
もほぼ同電位を維持する。また、この回路に使われてい
るセンスアンプ回路は、図７に示す回路で容易に実現が
可能なように、選択母線ＷＬ３，ＷＬ４が選択されてい
る（ハイレベルになっている）ときで、センス母線ＢＬ
１，／ＢＬ１がほぼ同電位である場合にはセンス母線／
ＢＬ１をハイレベル、センス母線ＢＬ１をロウレベルに
増幅するよう回路設計がなされている。こうして、デー
タ線ＤＱがロウレベル、データ線／ＤＱがハイレベルと
いう所望のデータ“１”をこのデータ線対から取り出す
ことができる。
【０１０２】もちろん、メモリセルをＲＯＭとして使用
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、メモリセルトランジスタＱ１，Ｑ２のソース電極
をそれぞれ蓄積キャパシタＣ１，Ｃ２の接地端子の他の
端子に接続し、メモリセルトランジスタＱ３，Ｑ４のソ
ース電極をそれぞれ蓄積キャパシタＣ３，Ｃ４の接地端
子の他の端子に接続する。この状態で書き込み回路３か
らデータを電荷としてメモリセルに送ったり、メモリセ
ルからのデータをセンスアンプ回路２で増幅することで
データの読み書きが行われる。その動作は図１３に示さ
れたＤＲＡＭ回路の従来例と同じであるので再度の説明
はここでは行わない。
する場合には、外部端子からのデータの書き込みは不要
となる。次に、この回路をＤＲＡＭとして使用するとき
には、メモリセルトランジスタＱ１，Ｑ２のソース電極
をそれぞれ蓄積キャパシタＣ１，Ｃ２の接地端子の他の
端子に接続し、メモリセルトランジスタＱ３，Ｑ４のソ
ース電極をそれぞれ蓄積キャパシタＣ３，Ｃ４の接地端
子の他の端子に接続する。この状態で書き込み回路３か
らデータを電荷としてメモリセルに送ったり、メモリセ
ルからのデータをセンスアンプ回路２で増幅することで
データの読み書きが行われる。その動作は図１３に示さ
れたＤＲＡＭ回路の従来例と同じであるので再度の説明
はここでは行わない。
【０１０３】この発明の第７の実施例について図９を参
照しながら説明する。図９は、第７の実施例に係る半導
体装置の断面図である。すなわち、第４の従来例の図１
５と比較して、ソース電極１２５と第１の電極１０８を
接続するコンタクトホールを形成してない点が異なる。
図９に示す符号を追って説明すると、１０１は一導電型
の半導体基板たとえばＰ型シリコン基板、１０２はＰウ
ェル拡散層、１０３はフィールド酸化膜、１０４は第１
のＭＩＳトランジスタおよび第２のＭＩＳトランジスタ
であるメモリセルトランジスタのドレイン電極となるＮ
型拡散層、１０５，１２５はメモリセルトランジスタの
ソース電極となるＮ型拡散層、１０６，１２６はメモリ
セルトランジスタのゲート電極であり、選択母線でもあ
る多結晶シリコン配線層、１０７はゲート酸化膜、１０
８はメモリセルの第１の容量素子および第２の容量素子
である蓄積キャパシタの第１の電極となる多結晶シリコ
ン層、１０９は蓄積キャパシタの絶縁膜、１１０はメモ
リセルの蓄積キャパシタの第２の電極となる多結晶シリ
コン層で電源配線の接地電位を与える配線層、１１１は
センス母線となる金属あるいは金属と多結晶シリコンの
多層配線のポリサイド配線層、１１２はセンス母線１１
１とメモリセルトランジスタのドレイン電極１０４とを
接続するコンタクトホール、１１３はメモリセルトラン
ジスタのソース電極１０５とメモリセルの蓄積キャパシ
タの第１の電極１０８を接続するコンタクトホール、１
２３はこのメモリセルをマスクＲＯＭのメモリセルとし
て使用するために、製造の途中で選択的にソース電極１
２５と蓄積キャパシタの第１の電極１０８とを接続する
ためのコンタクトホールを形成しなかった部分、１１４
は金属配線層、１１５はセンス母線となる金属あるいは
ポリサイド配線層１１１と金属配線層１１４間の層間絶
縁膜、１１６は表面保護膜、１１７は多結晶シリコン配
線層１０６，１０８間の層間絶縁膜、１１８は多結晶シ
リコン配線層１１０とセンス母線１１１間の層間絶縁膜
である。
照しながら説明する。図９は、第７の実施例に係る半導
体装置の断面図である。すなわち、第４の従来例の図１
５と比較して、ソース電極１２５と第１の電極１０８を
接続するコンタクトホールを形成してない点が異なる。
図９に示す符号を追って説明すると、１０１は一導電型
の半導体基板たとえばＰ型シリコン基板、１０２はＰウ
ェル拡散層、１０３はフィールド酸化膜、１０４は第１
のＭＩＳトランジスタおよび第２のＭＩＳトランジスタ
であるメモリセルトランジスタのドレイン電極となるＮ
型拡散層、１０５，１２５はメモリセルトランジスタの
ソース電極となるＮ型拡散層、１０６，１２６はメモリ
セルトランジスタのゲート電極であり、選択母線でもあ
る多結晶シリコン配線層、１０７はゲート酸化膜、１０
８はメモリセルの第１の容量素子および第２の容量素子
である蓄積キャパシタの第１の電極となる多結晶シリコ
ン層、１０９は蓄積キャパシタの絶縁膜、１１０はメモ
リセルの蓄積キャパシタの第２の電極となる多結晶シリ
コン層で電源配線の接地電位を与える配線層、１１１は
センス母線となる金属あるいは金属と多結晶シリコンの
多層配線のポリサイド配線層、１１２はセンス母線１１
１とメモリセルトランジスタのドレイン電極１０４とを
接続するコンタクトホール、１１３はメモリセルトラン
ジスタのソース電極１０５とメモリセルの蓄積キャパシ
タの第１の電極１０８を接続するコンタクトホール、１
２３はこのメモリセルをマスクＲＯＭのメモリセルとし
て使用するために、製造の途中で選択的にソース電極１
２５と蓄積キャパシタの第１の電極１０８とを接続する
ためのコンタクトホールを形成しなかった部分、１１４
は金属配線層、１１５はセンス母線となる金属あるいは
ポリサイド配線層１１１と金属配線層１１４間の層間絶
縁膜、１１６は表面保護膜、１１７は多結晶シリコン配
線層１０６，１０８間の層間絶縁膜、１１８は多結晶シ
リコン配線層１１０とセンス母線１１１間の層間絶縁膜
である。
【０１０４】このような構成の半導体装置では、メモリ
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が第１の電極１０
８、絶縁膜１０９、および第２の電極１１０で形成され
るメモリセルの蓄積キャパシタに、コンタクトホール１
１２、ドレイン電極１０４、ソース電極１０５、および
コンタクトホール１１３を経て流れ込み、センス母線１
１１の電位はわずかに下がる。一方、メモリセルトラン
ジスタのゲート電極１２６をハイレベルにし、ゲート電
極１０６をロウレベルにした場合には、部分１２３の場
所にソース電極１２５と蓄積キャパシタの第１の電極１
０８を接続するコンタクトホールが形成されていないた
め、センス母線１１１に蓄えられていた電荷は蓄積キャ
パシタに流れ込むことがなく、その電位は変化しないこ
とになる。
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が第１の電極１０
８、絶縁膜１０９、および第２の電極１１０で形成され
るメモリセルの蓄積キャパシタに、コンタクトホール１
１２、ドレイン電極１０４、ソース電極１０５、および
コンタクトホール１１３を経て流れ込み、センス母線１
１１の電位はわずかに下がる。一方、メモリセルトラン
ジスタのゲート電極１２６をハイレベルにし、ゲート電
極１０６をロウレベルにした場合には、部分１２３の場
所にソース電極１２５と蓄積キャパシタの第１の電極１
０８を接続するコンタクトホールが形成されていないた
め、センス母線１１１に蓄えられていた電荷は蓄積キャ
パシタに流れ込むことがなく、その電位は変化しないこ
とになる。
【０１０５】したがって、第１の実施例等で説明したよ
うに、センスアンプ回路によりセンス母線１１１とその
対となるセンス母線との電位差を検出し、増幅すること
によって、メモリセルのデータの読み出しが行える。次
に、この半導体装置をＤＲＡＭのメモリセルとして使用
するときには、部分１２３にもコンタクトホールを形成
する。すなわち、ソース電極１０５，１２５と蓄積キャ
パシタの第１電極１０８を接続するコンタクトホールを
それぞれ形成すれば、従来例に示されたＤＲＡＭの働き
をすることになる。その説明は従来例の項目ですでに述
べているのでここでは省略する。
うに、センスアンプ回路によりセンス母線１１１とその
対となるセンス母線との電位差を検出し、増幅すること
によって、メモリセルのデータの読み出しが行える。次
に、この半導体装置をＤＲＡＭのメモリセルとして使用
するときには、部分１２３にもコンタクトホールを形成
する。すなわち、ソース電極１０５，１２５と蓄積キャ
パシタの第１電極１０８を接続するコンタクトホールを
それぞれ形成すれば、従来例に示されたＤＲＡＭの働き
をすることになる。その説明は従来例の項目ですでに述
べているのでここでは省略する。
【０１０６】この第７の実施例によれば、コンタクトホ
ールを形成するかしないかによるセンス母線の電位違い
をデータの“１”と“０”に対応させることでマスクＲ
ＯＭとして使用できることがわかる。すなわち、ソース
電極１２５と第１の電極１０８とを接続するコンタクト
ホールを選択的に形成しないことにより、第１の電極１
０８とソース電極１２５との間に絶縁膜１１７を介在す
ることができるのでマスクＲＯＭを形成でき、このため
ＤＲＡＭとマスクＲＯＭのメモリセルを半導体チップの
製造途中で作り分けることができる。
ールを形成するかしないかによるセンス母線の電位違い
をデータの“１”と“０”に対応させることでマスクＲ
ＯＭとして使用できることがわかる。すなわち、ソース
電極１２５と第１の電極１０８とを接続するコンタクト
ホールを選択的に形成しないことにより、第１の電極１
０８とソース電極１２５との間に絶縁膜１１７を介在す
ることができるのでマスクＲＯＭを形成でき、このため
ＤＲＡＭとマスクＲＯＭのメモリセルを半導体チップの
製造途中で作り分けることができる。
【０１０７】またコンタクトホールマスクは従来の構成
においても使用されるマスクであるので、第７の実施例
は製造のコストを増加させることなく極めて容易に実現
が可能である。その他、第１の実施例と同様な作用効果
がある。この発明の第８の実施例について図１０を参照
しながら説明する。図１０は、第８の実施例に係る半導
体装置である。すなわち、第４の従来例の図１５および
第７の実施例と比較して、ソース電極１２５とコンタク
トホールを通して接続すべき第１の電極１０８を省略し
たもので、容量素子の絶縁膜１１７がソース電極１２５
上に存在する。
においても使用されるマスクであるので、第７の実施例
は製造のコストを増加させることなく極めて容易に実現
が可能である。その他、第１の実施例と同様な作用効果
がある。この発明の第８の実施例について図１０を参照
しながら説明する。図１０は、第８の実施例に係る半導
体装置である。すなわち、第４の従来例の図１５および
第７の実施例と比較して、ソース電極１２５とコンタク
トホールを通して接続すべき第１の電極１０８を省略し
たもので、容量素子の絶縁膜１１７がソース電極１２５
上に存在する。
【０１０８】図１０の符号を追って説明すると、１０１
はたとえばＰ型シリコン基板、１０２はＰウェル拡散
層、１０３はフィールド酸化膜、１０４はメモリセルト
ランジスタのドレイン電極となるＮ型拡散層、１０５，
１２５はメモリセルトランジスタのソース電極となるＮ
型拡散層、１０６，１２６はメモリセルトランジスタの
ゲート電極であり、選択母線でもある多結晶シリコン配
線層、１０７はゲート酸化膜、１０８はメモリセルの蓄
積キャパシタの第１の電極となる多結晶シリコン層、１
０９は蓄積キャパシタの絶縁膜、１１０はメモリセルの
蓄積キャパシタの第２の電極となる多結晶シリコン層で
接地電位を与える配線層、１１１はセンス母線となる金
属あるいはポリサイド配線層、１１２はセンス母線１１
１とメモリセルトランジスタのドレイン電極１０４とを
接続するコンタクトホール、１１３はメモリセルトラン
ジスタのソース電極１０５とメモリセルの蓄積キャパシ
タの第１の電極１０８を接続するコンタクトホールであ
る。１２８はこのメモリセルをマスクＲＯＭのメモリセ
ルとして使用するために、ソース電極１２５上のコンタ
クトホールに、製造の途中で選択的に蓄積キャパシタの
第１電極となる多結晶シリコン層を形成しなかった部分
である。したがって、絶縁膜１０９および第２の電極１
１０は形成されている。１１４は金属配線層、１１５は
センス母線となる金属あるいはポリサイドの配線層１１
１と金属配線層１１４間の層間絶縁膜、１１６は表面保
護膜、１１７は多結晶シリコン配線層１０６，１０８間
の層間絶縁膜、１１８は多結晶シリコン配線層１１０と
センス母線１１１間の層間絶縁膜である。
はたとえばＰ型シリコン基板、１０２はＰウェル拡散
層、１０３はフィールド酸化膜、１０４はメモリセルト
ランジスタのドレイン電極となるＮ型拡散層、１０５，
１２５はメモリセルトランジスタのソース電極となるＮ
型拡散層、１０６，１２６はメモリセルトランジスタの
ゲート電極であり、選択母線でもある多結晶シリコン配
線層、１０７はゲート酸化膜、１０８はメモリセルの蓄
積キャパシタの第１の電極となる多結晶シリコン層、１
０９は蓄積キャパシタの絶縁膜、１１０はメモリセルの
蓄積キャパシタの第２の電極となる多結晶シリコン層で
接地電位を与える配線層、１１１はセンス母線となる金
属あるいはポリサイド配線層、１１２はセンス母線１１
１とメモリセルトランジスタのドレイン電極１０４とを
接続するコンタクトホール、１１３はメモリセルトラン
ジスタのソース電極１０５とメモリセルの蓄積キャパシ
タの第１の電極１０８を接続するコンタクトホールであ
る。１２８はこのメモリセルをマスクＲＯＭのメモリセ
ルとして使用するために、ソース電極１２５上のコンタ
クトホールに、製造の途中で選択的に蓄積キャパシタの
第１電極となる多結晶シリコン層を形成しなかった部分
である。したがって、絶縁膜１０９および第２の電極１
１０は形成されている。１１４は金属配線層、１１５は
センス母線となる金属あるいはポリサイドの配線層１１
１と金属配線層１１４間の層間絶縁膜、１１６は表面保
護膜、１１７は多結晶シリコン配線層１０６，１０８間
の層間絶縁膜、１１８は多結晶シリコン配線層１１０と
センス母線１１１間の層間絶縁膜である。
【０１０９】このような構成の半導体装置では、メモリ
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が、第１の電極１０
８、絶縁膜１０９、および第２の電極１１０で形成され
るメモリセルの蓄積キャパシタに、コンタクトホール１
１２、ドレイン電極１０４、ソース電極１０５、コンタ
クトホール１１３を経て流れ込み、センス母線１１１の
電位は下がる。一方、メモリセルトランジスタのゲート
電極１２６をハイレベルにし、ゲート電極１０６をロウ
レベルにした場合には、部分１２８の場所に蓄積キャパ
シタの第１電極１０８が形成されていないため、センス
母線１１１に蓄えられていた電荷は、ソース電極の拡散
層１２５と絶縁膜１０９と蓄積キャパシタの第２電極１
１０で形成される微小なキャパシタに流れ込むのみで、
その電位はほとんど変化しないことになる。
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が、第１の電極１０
８、絶縁膜１０９、および第２の電極１１０で形成され
るメモリセルの蓄積キャパシタに、コンタクトホール１
１２、ドレイン電極１０４、ソース電極１０５、コンタ
クトホール１１３を経て流れ込み、センス母線１１１の
電位は下がる。一方、メモリセルトランジスタのゲート
電極１２６をハイレベルにし、ゲート電極１０６をロウ
レベルにした場合には、部分１２８の場所に蓄積キャパ
シタの第１電極１０８が形成されていないため、センス
母線１１１に蓄えられていた電荷は、ソース電極の拡散
層１２５と絶縁膜１０９と蓄積キャパシタの第２電極１
１０で形成される微小なキャパシタに流れ込むのみで、
その電位はほとんど変化しないことになる。
【０１１０】したがって、前記したようにセンスアンプ
回路によりセンス母線１１１とその対となるセンス母線
との電位差を検出し、増幅することによってメモリセル
のデータの読み出しが行える。次に、この半導体装置を
ＤＲＡＭのメモリセルとして使用するときには、蓄積キ
ャパシタの第１の電極である多結晶シリコン層１０８を
形成すれば、第４の従来例に示されたＤＲＡＭの働きを
することになる。その説明は第４の従来例の項目ですで
に述べているのでここでは省略する。
回路によりセンス母線１１１とその対となるセンス母線
との電位差を検出し、増幅することによってメモリセル
のデータの読み出しが行える。次に、この半導体装置を
ＤＲＡＭのメモリセルとして使用するときには、蓄積キ
ャパシタの第１の電極である多結晶シリコン層１０８を
形成すれば、第４の従来例に示されたＤＲＡＭの働きを
することになる。その説明は第４の従来例の項目ですで
に述べているのでここでは省略する。
【０１１１】第８の実施例によれば、蓄積キャパシタの
第１の電極である多結晶シリコン層１０８を形成するか
しないかによるセンス母線の電位違いをデータの“１”
と“０”に対応させることでマスクＲＯＭとして使用で
きることがわかる。すなわち、ソース電極１２５に接続
する容量素子の第１の電極１０８を選択的に形成しない
ことにより、ソース電極１２５に接続される容量素子が
形成されなくなるのでマスクＲＯＭを形成でき、このた
めＤＲＡＭとマスクＲＯＭのメモリセルを半導体チップ
の製造途中で作り分けることができる。また多結晶シリ
コンエッチングマスクは従来の構成においても使用され
るマスクであるので、この第８の実施例は製造のコスト
を増加させることなく極めて容易に実現が可能である。
第１の電極である多結晶シリコン層１０８を形成するか
しないかによるセンス母線の電位違いをデータの“１”
と“０”に対応させることでマスクＲＯＭとして使用で
きることがわかる。すなわち、ソース電極１２５に接続
する容量素子の第１の電極１０８を選択的に形成しない
ことにより、ソース電極１２５に接続される容量素子が
形成されなくなるのでマスクＲＯＭを形成でき、このた
めＤＲＡＭとマスクＲＯＭのメモリセルを半導体チップ
の製造途中で作り分けることができる。また多結晶シリ
コンエッチングマスクは従来の構成においても使用され
るマスクであるので、この第８の実施例は製造のコスト
を増加させることなく極めて容易に実現が可能である。
【０１１２】したがって、第７の実施例と同じ作用効果
のほか、製造時にデータを作り込む工程が拡散工程の終
わりに近く、短いターン・アラウンド・タイムが実現で
きる。この発明の第９の実施例について図１１を参照し
ながら説明する。図１１は、第９の実施例に係る半導体
装置である。第８の実施例と異なる点は、ソース電極１
２５に接続される第１の電極１０８は形成されるが、第
２の電極１１０を省略したことである。
のほか、製造時にデータを作り込む工程が拡散工程の終
わりに近く、短いターン・アラウンド・タイムが実現で
きる。この発明の第９の実施例について図１１を参照し
ながら説明する。図１１は、第９の実施例に係る半導体
装置である。第８の実施例と異なる点は、ソース電極１
２５に接続される第１の電極１０８は形成されるが、第
２の電極１１０を省略したことである。
【０１１３】図１１の符号を追って説明すると、従来例
の図１５と同様に、１０１はたとえばＰ型シリコン基
板、１０２はＰウェル拡散層、１０３はフィールド酸化
膜、１０４はメモリセルトランジスタのドレイン電極と
なるＮ型拡散層、１０５，１２５はメモリセルトランジ
スタのソース電極となるＮ型拡散層、１０６，１２６は
メモリセルトランジスタのゲート電極であり、選択母線
でもある多結晶シリコン配線層、１０７はゲート酸化
膜、１０８はメモリセルの蓄積キャパシタの第１の電極
となる多結晶シリコン層、１０９は蓄積キャパシタの絶
縁膜、１１０はメモリセルの蓄積キャパシタの第２の電
極となる多結晶シリコン層で接地電位を与える配線層、
１１１はセンス母線となる金属あるいはポリサイドの配
線層、１１２はセンス母線１１１とメモリセルトランジ
スタのドレイン電極１０４とを接続するコンタクトホー
ル、１１３はメモリセルトランジスタのソース電極１０
５とメモリセルの蓄積キャパシタの第１の電極１０８ま
たはメモリセルトランジスタのソース電極１２５とメモ
リセルの蓄積キャパシタの第１の電極１０８を接続する
コンタクトホール、１３０はこのメモリセルをマスクＲ
ＯＭのメモリセルとして使用するために、製造の途中で
選択的に蓄積キャパシタの第２の電極となる多結晶シリ
コン層１１０を形成しなかった部分、１１４は金属配線
層、１１５はセンス母線となる金属あるいはポリサイド
の配線層１１１と金属配線層１１４間の層間絶縁膜、１
１６は表面保護膜、１１７は多結晶シリコン配線層１０
６と第１の電極１０８間の層間絶縁膜、１１８は多結晶
シリコン配線層１１０とセンス母線１１１間の層間絶縁
膜である。
の図１５と同様に、１０１はたとえばＰ型シリコン基
板、１０２はＰウェル拡散層、１０３はフィールド酸化
膜、１０４はメモリセルトランジスタのドレイン電極と
なるＮ型拡散層、１０５，１２５はメモリセルトランジ
スタのソース電極となるＮ型拡散層、１０６，１２６は
メモリセルトランジスタのゲート電極であり、選択母線
でもある多結晶シリコン配線層、１０７はゲート酸化
膜、１０８はメモリセルの蓄積キャパシタの第１の電極
となる多結晶シリコン層、１０９は蓄積キャパシタの絶
縁膜、１１０はメモリセルの蓄積キャパシタの第２の電
極となる多結晶シリコン層で接地電位を与える配線層、
１１１はセンス母線となる金属あるいはポリサイドの配
線層、１１２はセンス母線１１１とメモリセルトランジ
スタのドレイン電極１０４とを接続するコンタクトホー
ル、１１３はメモリセルトランジスタのソース電極１０
５とメモリセルの蓄積キャパシタの第１の電極１０８ま
たはメモリセルトランジスタのソース電極１２５とメモ
リセルの蓄積キャパシタの第１の電極１０８を接続する
コンタクトホール、１３０はこのメモリセルをマスクＲ
ＯＭのメモリセルとして使用するために、製造の途中で
選択的に蓄積キャパシタの第２の電極となる多結晶シリ
コン層１１０を形成しなかった部分、１１４は金属配線
層、１１５はセンス母線となる金属あるいはポリサイド
の配線層１１１と金属配線層１１４間の層間絶縁膜、１
１６は表面保護膜、１１７は多結晶シリコン配線層１０
６と第１の電極１０８間の層間絶縁膜、１１８は多結晶
シリコン配線層１１０とセンス母線１１１間の層間絶縁
膜である。
【０１１４】このような構成の半導体装置では、メモリ
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が、第１の電極１０
８、絶縁膜１０９、および第２の電極１１０で形成され
るメモリセルの蓄積キャパシタに、コンタクトホール１
１２、ドレイン電極１０４、ソース電極１０５、および
コンタクトホール１１３を経て流れ込み、センス母線１
１１の電位は下がる。一方、メモリセルトランジスタの
ゲート電極１２６をハイレベルにし、ゲート電極１０６
をロウレベルにした場合には、部分１３０の場所に蓄積
キャパシタの第２の電極１１０が形成されていないた
め、センス母線１１１に蓄えられていた電荷は、ソース
電極の拡散層１２５と蓄積キャパシタの第１の電極１２
８に流れ込むのみで、その電位はほとんど変化しないこ
とになる。
セルトランジスタのゲート電極１０６をハイレベルに
し、ゲート電極１２６をロウレベルにすることで、セン
ス母線１１１に蓄えられていた電荷が、第１の電極１０
８、絶縁膜１０９、および第２の電極１１０で形成され
るメモリセルの蓄積キャパシタに、コンタクトホール１
１２、ドレイン電極１０４、ソース電極１０５、および
コンタクトホール１１３を経て流れ込み、センス母線１
１１の電位は下がる。一方、メモリセルトランジスタの
ゲート電極１２６をハイレベルにし、ゲート電極１０６
をロウレベルにした場合には、部分１３０の場所に蓄積
キャパシタの第２の電極１１０が形成されていないた
め、センス母線１１１に蓄えられていた電荷は、ソース
電極の拡散層１２５と蓄積キャパシタの第１の電極１２
８に流れ込むのみで、その電位はほとんど変化しないこ
とになる。
【０１１５】したがって、前記したようにセンスアンプ
回路によりセンス母線１１１とその対となるセンス母線
との電位差を検出し、増幅することによってメモリセル
のデータの読み出しが行われる。次に、この半導体装置
をＤＲＡＭのメモリセルとして使用するときには、蓄積
キャパシタの第２の電極である多結晶シリコン層１１０
を形成すれば、第４の従来例に示されたＤＲＡＭの働き
をすることになる。その説明は第４の従来例の項目です
でに述べているのでここでは省略する。
回路によりセンス母線１１１とその対となるセンス母線
との電位差を検出し、増幅することによってメモリセル
のデータの読み出しが行われる。次に、この半導体装置
をＤＲＡＭのメモリセルとして使用するときには、蓄積
キャパシタの第２の電極である多結晶シリコン層１１０
を形成すれば、第４の従来例に示されたＤＲＡＭの働き
をすることになる。その説明は第４の従来例の項目です
でに述べているのでここでは省略する。
【０１１６】第９の実施例によれば、この蓄積キャパシ
タの第２電極である多結晶シリコン層１１０を形成する
かしないかによるセンス母線の電位違いをデータの
“１”と“０”に対応させることでマスクＲＯＭとして
使用できることがわかる。すなわち、ソース電極１２５
に接続する容量素子の第１の電極１０８と反対側の第２
の電極を選択的に形成しないことにより、ソース電極１
２５に接続される容量素子が形成されなくなるのでマス
クＲＯＭを形成でき、このためＤＲＡＭとマスクＲＯＭ
のメモリセルを半導体チップの製造途中で作り分けるこ
とができる。
タの第２電極である多結晶シリコン層１１０を形成する
かしないかによるセンス母線の電位違いをデータの
“１”と“０”に対応させることでマスクＲＯＭとして
使用できることがわかる。すなわち、ソース電極１２５
に接続する容量素子の第１の電極１０８と反対側の第２
の電極を選択的に形成しないことにより、ソース電極１
２５に接続される容量素子が形成されなくなるのでマス
クＲＯＭを形成でき、このためＤＲＡＭとマスクＲＯＭ
のメモリセルを半導体チップの製造途中で作り分けるこ
とができる。
【０１１７】また多結晶シリコンエッチングマスクは従
来の構成においても使用されるマスクであるので、この
第９の実施例は製造のコストを増加させることなく極め
て容易に実現が可能である。したがって、第８の実施例
と同じ作用効果のほか、製造時にデータを作り込む工程
が拡散工程の終わりにさらに近くなり、短いターン・ア
ラウンド・タイムが実現できる。
来の構成においても使用されるマスクであるので、この
第９の実施例は製造のコストを増加させることなく極め
て容易に実現が可能である。したがって、第８の実施例
と同じ作用効果のほか、製造時にデータを作り込む工程
が拡散工程の終わりにさらに近くなり、短いターン・ア
ラウンド・タイムが実現できる。
【０１１８】なお、前記した実施例ではメモリセルおよ
びダミーセルの蓄積キャパシタの一端子は接地電位に接
続されるとして説明しているが、電源電位に接続するも
のとしてもなんら不都合を生じるものではなく、電流供
給母線に接続されていればよい。また、各実施例はすべ
てＮチャネルトランジスタを用いて構成されているが、
Ｐチャネルトランジスタを用いても実現できることは言
うまでもない。
びダミーセルの蓄積キャパシタの一端子は接地電位に接
続されるとして説明しているが、電源電位に接続するも
のとしてもなんら不都合を生じるものではなく、電流供
給母線に接続されていればよい。また、各実施例はすべ
てＮチャネルトランジスタを用いて構成されているが、
Ｐチャネルトランジスタを用いても実現できることは言
うまでもない。
【０１１９】
【発明の効果】請求項１の半導体集積回路によれば、Ｒ
ＡＭの回路の第２のメモリセルのトランジスタのソース
電極と第２の容量素子とを開放することにより、ＲＡＭ
と同じ回路を用いてＲＯＭの回路を実現することができ
る。したがって、たとえば製造の途中でフォトマスクを
使うことによって、ＲＡＭとＲＯＭを同じチップ内で作
り分け、全メモリ領域に占めるＲＡＭとＲＯＭの領域の
大きさを自由に分割して、必要なだけのＲＡＭとＲＯＭ
の領域を確保できるので、全メモリ容量の中から最適の
ＲＡＭとＲＯＭの容量を設定でき、不要なメモリセル形
成する必要がなくメモリ領域の無駄を省くことができ、
チップ面積を低減することができる。また、読み出し手
段が同じであるため、ＲＡＭからのデータとＲＯＭから
のデータを同じアクセスタイムで取り出すことができ
る。さらに、ＲＡＭとＲＯＭを同一の半導体チップ内に
形成できるため、セット内にＲＡＭとＲＯＭのチップを
別々に搭載する場合に比べ、メモリチップが一つで済む
ので、メモリの制御回路が簡単にでき、セット機器のメ
モリ部品の点数を削減でき、さらにＲＡＭとＲＯＭの制
御用回路を共通化でき、回路の簡潔化を達成できること
から、セット機器の開発費用や、開発時間の削減にも効
果がある。
ＡＭの回路の第２のメモリセルのトランジスタのソース
電極と第２の容量素子とを開放することにより、ＲＡＭ
と同じ回路を用いてＲＯＭの回路を実現することができ
る。したがって、たとえば製造の途中でフォトマスクを
使うことによって、ＲＡＭとＲＯＭを同じチップ内で作
り分け、全メモリ領域に占めるＲＡＭとＲＯＭの領域の
大きさを自由に分割して、必要なだけのＲＡＭとＲＯＭ
の領域を確保できるので、全メモリ容量の中から最適の
ＲＡＭとＲＯＭの容量を設定でき、不要なメモリセル形
成する必要がなくメモリ領域の無駄を省くことができ、
チップ面積を低減することができる。また、読み出し手
段が同じであるため、ＲＡＭからのデータとＲＯＭから
のデータを同じアクセスタイムで取り出すことができ
る。さらに、ＲＡＭとＲＯＭを同一の半導体チップ内に
形成できるため、セット内にＲＡＭとＲＯＭのチップを
別々に搭載する場合に比べ、メモリチップが一つで済む
ので、メモリの制御回路が簡単にでき、セット機器のメ
モリ部品の点数を削減でき、さらにＲＡＭとＲＯＭの制
御用回路を共通化でき、回路の簡潔化を達成できること
から、セット機器の開発費用や、開発時間の削減にも効
果がある。
【０１２０】請求項２の半導体集積回路によれば、請求
項１の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項１と同効果がある。請求項３の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項１と同効果のほか、ダミーセルを形成
する必要がなく、チップ面積をさらに低減できる。
項１の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項１と同効果がある。請求項３の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項１と同効果のほか、ダミーセルを形成
する必要がなく、チップ面積をさらに低減できる。
【０１２１】請求項４の半導体集積回路によれば、請求
項３の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項３と同効果がある。請求項５の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項３と同効果のほか、一本のセンス母線
の長さを短くできるため、メモリセルの負荷が低下しア
クセスタイムを短くできる。
項３の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項３と同効果がある。請求項５の
半導体集積回路によれば、一対のセンス母線の一方に接
続された第１のメモリセルおよび第２のメモリセルの一
方のゲート電極の選択母線に選択信号を入力し、一対の
センス母線に現れる電圧をセンスアンプ回路により増幅
して、センス母線の情報を読み出し手段により読み出す
ことにより、ＲＯＭとしての読み出しが可能となる。し
たがって、請求項３と同効果のほか、一本のセンス母線
の長さを短くできるため、メモリセルの負荷が低下しア
クセスタイムを短くできる。
【０１２２】請求項６の半導体集積回路によれば、請求
項５の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項５と同効果がある。請求項７の
半導体装置によれば、第２のＭＩＳトランジスタのソー
ス電極と第２の容量素子の第１の電極とを接続するコン
タクトホールを選択的に形成しないことにより、第１の
電極とソース電極との間に絶縁膜を介在することができ
るのでＲＯＭを形成でき、このためＲＡＭとＲＯＭのメ
モリセルを半導体チップの製造途中で作り分けることが
できる。したがって、請求項１と同効果がある。
項５の第２のメモリセルに代えて、第２のメモリセルの
第２のＭＩＳトランジスタのソース電極を第２の容量素
子の第１の電極に接続し、第２の容量素子の第２の電極
を開放したため、請求項５と同効果がある。請求項７の
半導体装置によれば、第２のＭＩＳトランジスタのソー
ス電極と第２の容量素子の第１の電極とを接続するコン
タクトホールを選択的に形成しないことにより、第１の
電極とソース電極との間に絶縁膜を介在することができ
るのでＲＯＭを形成でき、このためＲＡＭとＲＯＭのメ
モリセルを半導体チップの製造途中で作り分けることが
できる。したがって、請求項１と同効果がある。
【０１２３】請求項８の半導体装置によれば、第２のＭ
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極を選択的に形成しないことにより、ソース電極
に接続される容量素子が形成されなくなるのでＲＯＭを
形成でき、このためＲＡＭとＲＯＭのメモリセルを半導
体チップの製造途中で作り分けることができる。したが
って、請求項１と同効果のほか、製造時にデータを作り
込む工程が拡散工程の終わりに近く、短いターン・アラ
ウンド・タイムが実現できる。
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極を選択的に形成しないことにより、ソース電極
に接続される容量素子が形成されなくなるのでＲＯＭを
形成でき、このためＲＡＭとＲＯＭのメモリセルを半導
体チップの製造途中で作り分けることができる。したが
って、請求項１と同効果のほか、製造時にデータを作り
込む工程が拡散工程の終わりに近く、短いターン・アラ
ウンド・タイムが実現できる。
【０１２４】請求項９の半導体装置によれば、第２のＭ
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極と反対側の第２の電極を選択的に形成しないこ
とにより、ソース電極に接続される容量素子が形成され
なくなるのでＲＯＭを形成でき、このためＲＡＭとＲＯ
Ｍのメモリセルを半導体チップの製造途中で作り分ける
ことができる。したがって、請求項１と同効果のほか、
製造時にデータを作り込む工程が拡散工程の終わりにさ
らに近くなり、短いターン・アラウンド・タイムが実現
できる。
ＩＳトランジスタのソース電極に接続する容量素子の第
１の電極と反対側の第２の電極を選択的に形成しないこ
とにより、ソース電極に接続される容量素子が形成され
なくなるのでＲＯＭを形成でき、このためＲＡＭとＲＯ
Ｍのメモリセルを半導体チップの製造途中で作り分ける
ことができる。したがって、請求項１と同効果のほか、
製造時にデータを作り込む工程が拡散工程の終わりにさ
らに近くなり、短いターン・アラウンド・タイムが実現
できる。
【図１】この発明の第１の実施例である半導体集積回路
の要部回路図である。
の要部回路図である。
【図２】第２の実施例である半導体集積回路の要部回路
図である。
図である。
【図３】第３の実施例である半導体集積回路の要部回路
図である。
図である。
【図４】第３の実施例において使用されるセンスアンプ
回路の回路図である。
回路の回路図である。
【図５】第４の実施例である半導体集積回路の要部回路
図である。
図である。
【図６】第５の実施例である半導体集積回路の要部回路
図である。
図である。
【図７】第５の実施例で使用されるセンスアンプ回路の
回路図である。
回路図である。
【図８】第６の実施例である半導体集積回路の要部回路
図である。
図である。
【図９】第７の実施例である半導体装置の要部断面図で
ある。
ある。
【図１０】第８の実施例である半導体装置の要部断面図
である。
である。
【図１１】第９の実施例である半導体装置の要部断面図
である。
である。
【図１２】第１の従来例であるＤＲＡＭ主要部の回路図
である。
である。
【図１３】第２の従来例であるＤＲＡＭ主要部の回路図
である。
である。
【図１４】第３の従来例であるマスクＲＯＭ主要部の回
路図である。
路図である。
【図１５】第４の従来例であるＤＲＡＭのメモリセルの
要部断面図である。
要部断面図である。
【図１６】第５の従来例であるマスクＲＯＭのメモリセ
ルの要部断面図である。
ルの要部断面図である。
１ プリチャージ回路 ２ センスアンプ回路 ３ 書き込み回路 ＢＬ１，／ＢＬ１ センス母線 ＷＬ１〜ＷＬ４ 選択母線 ＤＬ１，ＤＬ２ ダミーセル選択母線 ＲＬ１，ＲＬ２ ダミーセルリセット選択線 ＤＱ，／ＤＱ データ線 Ｑ１〜Ｑ４ メモリセルのＭＯＳトランジスタ Ｑ５，Ｑ６ 読み出し手段を兼ねたカラム選択用トラ
ンジスタ Ｑ７，Ｑ９ ダミーセルのＭＯＳトランジスタ Ｃ１〜Ｃ４，Ｃ７，Ｃ９ 容量素子の蓄積キャパシタ
ンジスタ Ｑ７，Ｑ９ ダミーセルのＭＯＳトランジスタ Ｃ１〜Ｃ４，Ｃ７，Ｃ９ 容量素子の蓄積キャパシタ
Claims (9)
- 【請求項１】 一対のセンス母線と、 ドレイン電極、ソース電極およびゲート電極を有する第
１のＭＩＳトランジスタと第１の容量素子からなるセル
であって、前記第１のＭＩＳトランジスタの前記ドレイ
ン電極を前記一対のセンス母線のいずれかに接続し、前
記ゲート電極を選択母線に接続し、さらに前記ソース電
極を前記第１の容量素子の第１の電極に接続し、前記第
１の容量素子の第２の電極を電流供給母線に接続した第
１のメモリセルと、 ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子からなるセル
であって、前記第２のＭＩＳトランジスタの前記ドレイ
ン電極を前記一対のセンス母線のいずれかに接続し、前
記ゲート電極を選択母線に接続し、前記ソース電極を開
放し、前記第２の容量素子の第１の電極を開放し、前記
第２の容量素子の第２の電極を電流供給母線に接続した
第２のメモリセルと、 ドレイン電極、ソース電極およびゲート電極を有する第
３のＭＩＳトランジスタと、前記第１の容量素子に対し
て容量が異なる第３の容量素子とからなる一対のセルで
あって、各々の前記第３のＭＩＳトランジスタの前記ド
レイン電極を前記一対のセンス母線に別々に接続し、前
記ゲート電極を選択母線に接続し、さらに前記ソース電
極を前記第３の容量素子の第１の電極に接続し、前記第
３の容量素子の第２の電極を電流供給母線に接続した一
対のダミーセルと、 書き込みデータを前記一対のセンス母線に伝送する書き
込み回路と、 読み出し時に前記一対のセンス母線をあらかじめ一定の
同一レベルにプリチャージするプリチャージ回路と、 前記一対のセンス母線に誘起される電圧の差を比較し増
幅するセンスアンプ回路と、 このセンスアンプ回路により増幅された前記一対のセン
ス母線の情報をデータ線に読み出す手段とを備えた半導
体集積回路。 - 【請求項２】 請求項１の第２のメモリセルに代えて、
ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子からなるセル
であって、前記第２のＭＩＳトランジスタの前記ドレイ
ン電極を前記一対のセンス母線のいずれかに接続し、前
記ゲート電極を選択母線に接続し、前記ソース電極を前
記第２の容量素子の第１の電極に接続し、前記第２の容
量素子の第２の電極を開放した第２のメモリセルを有す
る請求項１記載の半導体集積回路。 - 【請求項３】 一対のセンス母線と、 ドレイン電極、ソース電極およびゲート電極を有する第
１のＭＩＳトランジスタと第１の容量素子よりなり、前
記第１のＭＩＳトランジスタの前記ドレイン電極を前記
センス母線の一方に接続し、前記ゲート電極を選択母線
に接続し、さらに前記ソース電極を前記第１の容量素子
の第１の電極に接続し、前記第１の容量素子の第２の電
極を電流供給母線に接続した第１のメモリセルと、 ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子よりなり、前
記第２のＭＩＳトランジスタの前記ドレイン電極を前記
センス母線の前記一方に接続し、前記ゲート電極を選択
母線に接続し、前記ソース電極を開放し、前記第２の容
量素子の第１の電極を開放し、前記第２の容量素子の第
２の電極を電流供給母線に接続した第２のメモリセル
と、 書き込みデータを前記センス母線に伝送する書き込み回
路と、 読み出し時に前記一対のセンス母線をあらかじめ一定の
同一レベルにプリチャージするプリチャージ回路と、 前記一対のセンス母線がほぼ同電位のとき、あらかじめ
決められた一方のセンス母線をハイレベルにしかつ他方
のセンス母線をロウレベルにする増幅手段を有して、前
記一対のセンス母線に現れる電圧の差を比較し増幅する
センスアンプ回路と、 このセンスアンプ回路により増幅された前記センス母線
の情報をデータ線に読み出す読み出し手段とを備え半導
体集積回路。 - 【請求項４】 請求項３の第２のメモリセルに代えて、
ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子よりなり、前
記第２のＭＩＳトランジスタの前記ドレイン電極をセン
ス母線の一方に、前記ゲート電極を選択母線に接続し、
前記ソース電極を前記第２の容量素子の第１の電極に接
続し、前記第２の容量素子の第２の電極を開放した第２
のメモリセルを有する請求項３記載の半導体集積回路。 - 【請求項５】 一対のセンス母線と、 ドレイン電極、ソース電極およびゲート電極を有する第
１のＭＩＳトランジスタと第１の容量素子からなるセル
であって、前記第１のＭＩＳトランジスタの前記ドレイ
ン電極を前記一対のセンス母線のいずれかに接続し、前
記ゲート電極を選択母線に接続し、さらに前記ソース電
極を前記第１の容量素子の第１の電極に接続し、前記第
１の容量素子の第２の電極を電流供給母線に接続した第
１のメモリセルと、 ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子からなるセル
であって、前記第２のＭＩＳトランジスタの前記ドレイ
ン電極を前記一対のセンス母線のいずれかに接続し、前
記ゲート電極を選択母線に接続し、前記ソース電極を開
放し、前記第２の容量素子の第１の電極を開放し、前記
第２の容量素子の第２の電極を電流供給母線に接続した
第２のメモリセルと、 書き込みデータを前記一対のセンス母線に伝送する書き
込み回路と、 読み出し時に前記一対のセンス母線をあらかじめ一定の
同一レベルにプリチャージするプリチャージ回路と、 前記一対のセンス母線がほぼ同電位のときあらかじめ決
められた一方のセンス母線をハイレベルにし他方のセン
ス母線をロウレベルにする増幅手段を有して、前記一対
のセンス母線に誘起される電圧の差を比較し増幅するセ
ンスアンプ回路と、 このセンスアンプ回路により増幅された前記一対のセン
ス母線の情報をデータ線に読み出す手段とを備えた半導
体集積回路。 - 【請求項６】 請求項１の第２のメモリセルに代えて、
ドレイン電極、ソース電極およびゲート電極を有する第
２のＭＩＳトランジスタと第２の容量素子からなるセル
であって、前記第２のＭＩＳトランジスタの前記ドレイ
ン電極を前記一対のセンス母線のいずれかに接続し、前
記ゲート電極を選択母線に接続し、前記ソース電極を前
記第２の容量素子の第１の電極に接続し、前記第２の容
量素子の第２の電極を開放した第２のメモリセルを有す
る請求項１記載の半導体集積回路。 - 【請求項７】 一導電型の半導体基板上に形成された第
１のＭＩＳトランジスタと第１の容量素子よりなる第１
のメモリセルと、 前記半導体基板上に形成された第２のＭＩＳトランジス
タと第２の容量素子よりなる第２のメモリセルとを備
え、 前記第１のメモリセルは、選択母線であって前記第１の
ＭＩＳトランジスタのゲート電極である多結晶シリコン
配線層と、 コンタクトホールを通してセンス母線となる配線層に接
続され、前記半導体基板と反対の導電型をもつ前記第１
のＭＩＳトランジスタのドレイン電極となる拡散層と、 コンタクトホールを通して前記第１の容量素子の第１の
電極である多結晶シリコン層と接続され、前記半導体基
板と反対の導電型をもつ前記第１のＭＩＳトランジスタ
のソース電極となる拡散層と、 前記第１の容量素子の第１の電極である多結晶シリコン
層とは前記第１の容量素子の絶縁膜を介して存在し、電
源配線に接続される第１の容量素子の第２の電極となる
多結晶シリコン層からなる構成を有し、 前記第２のメモリセルは、選択母線であって前記第２の
ＭＩＳトランジスタのゲート電極である多結晶シリコン
配線と、 コンタクトホールを通してセンス母線となる配線層に接
続され、前記半導体基盤と反対の導電型をもつ前記第２
のＭＩＳトランジスタのドレイン電極となる拡散層と、 前記第２の容量素子の第１の電極である多結晶シリコン
層と絶縁膜を介して存在し、前記半導体基板と反対の導
電型をもつ前記第２のＭＩＳトランジスタのソース電極
となる拡散層と、 前記第２の容量素子の第１の電極である多結晶シリコン
層とは前記第２の容量素子の絶縁膜を介して存在し、電
源配線に接続される前記第２の容量素子の第２の電極と
なる多結晶シリコン層からなる構成を有することを特徴
とする半導体装置。 - 【請求項８】 一導電型の半導体基板上に形成された第
１のＭＩＳトランジスタと容量素子よりなる第１のメモ
リセルと、 前記半導体基板上に形成された第２のＭＩＳトランジス
タよりなる第２のメモリセルとを備え、 前記第１のメモリセルは、選択母線であって前記第１の
ＭＩＳトランジスタのゲート電極である多結晶シリコン
配線と、 コンタクトホールを通してセンス母線となる配線層に接
続され、前記半導体基板と反対の導電型をもつ前記第１
のＭＩＳトランジスタのドレイン電極となる拡散層と、 コンタクトホールを通して前記容量素子の第１の電極で
ある多結晶シリコン層と接続され、前記半導体基盤と反
対の導電型をもつ前記第１のＭＩＳトランジスタのソー
ス電極となる拡散層と、 前記容量素子の第１の電極である多結晶シリコン層とは
前記容量素子の絶縁膜を介して存在し、電源配線に接続
される前記容量素子の第２の電極となる多結晶シリコン
層からなる構成を有し、 前記第２のメモリセルは、選択母線であって前記第２の
ＭＩＳトランジスタのゲート電極である多結晶シリコン
配線と、 コンタクトホールを通してセンス母線となる配線層に接
続され、前記半導体基板と反対の導電型をもつ前記第２
のＭＩＳトランジスタのドレイン電極となる拡散層と、 前記半導体基板と反対の導電型をもち、前記第２のＭＩ
Ｓトランジスタのソース電極となる拡散層と、 前記第２のＭＩＳトランジスタのソース電極となる拡散
層とは容量素子の絶縁膜を介して存在し、電源配線に接
続される多結晶シリコン層からなる構成を有することを
特徴とする半導体装置。 - 【請求項９】 請求項８の第２のメモリセルに代えて、
第２のメモリセルは、選択母線であって前記第２のＭＩ
Ｓトランジスタのゲート電極である多結晶シリコン配線
と、 コンタクトホールを通してセンス母線となる配線層に接
続され、前記半導体基板と反対の導電型をもつ前記第２
のＭＩＳトランジスタのドレイン電極となる拡散層と、 コンタクトホールを通して前記容量素子の第１の電極と
同時に形成された多結晶シリコン層と接続され、前記半
導体基板と反対の導電型をもつ前記第２のＭＩＳトラン
ジスタのソース電極となる拡散層とを有する請求項８記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130350A JPH08329672A (ja) | 1995-05-29 | 1995-05-29 | 半導体集積回路および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130350A JPH08329672A (ja) | 1995-05-29 | 1995-05-29 | 半導体集積回路および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329672A true JPH08329672A (ja) | 1996-12-13 |
Family
ID=15032298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130350A Pending JPH08329672A (ja) | 1995-05-29 | 1995-05-29 | 半導体集積回路および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040048799A (ko) * | 2002-12-04 | 2004-06-10 | 미쓰비시덴키 가부시키가이샤 | 내장 메모리를 램으로부터 롬으로 전환하여 생산가능한반도체장치 |
-
1995
- 1995-05-29 JP JP7130350A patent/JPH08329672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040048799A (ko) * | 2002-12-04 | 2004-06-10 | 미쓰비시덴키 가부시키가이샤 | 내장 메모리를 램으로부터 롬으로 전환하여 생산가능한반도체장치 |
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