JPH0361279B2 - - Google Patents

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JPH0361279B2
JPH0361279B2 JP57006723A JP672382A JPH0361279B2 JP H0361279 B2 JPH0361279 B2 JP H0361279B2 JP 57006723 A JP57006723 A JP 57006723A JP 672382 A JP672382 A JP 672382A JP H0361279 B2 JPH0361279 B2 JP H0361279B2
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JP
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memory
bit line
comparator
cell
memory cell
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Siemens AG
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Description

【発明の詳細な説明】 この発明は一つのMOS電界効果トランジスタ
と一つのメモリコンデンサ例えばMOSコンデン
サからなる同型のメモリセルが行列配置されたメ
モリセルマトリツクスを備え、各マトリツクス行
にはそれぞれ一つのコンパレータおよびメモリセ
ルと同型の一つの比較セルが配属されているモノ
リシツク集積半導体メモリに関するものである。
この種の記憶回路は既に文献（IEEE Journal
of Solid−State Circuits，SC−７，Oct，1972，
p.336−340）に発表されている。
この種のダイナミツクRAMの通常の構成では
メモリセルマトリツクスの各列にそれぞれ一つの
ビツト線がマトリツクス行に平行に設けられて列
に属するメモリセルを連結し、ビツト線はフリツ
プフロツプとしてのコンパレータの一つの入力端
に接続されている。コンパレータの第二の信号入
力端には比較セルが接続される。
メモリセルと比較セルは共に１トランジスタ・
メモリセルとして構成される。これは一つの伝送
トランジスタ又はスイツチングトランジスタと呼
ばれるトランジスタ（通常エンハンスメント型で
ある）から成りそのソース又はドレンは所属ビツ
ト線に、ゲートはメモリセルに属するワード線に
接続される。このトランジスタのドレン又はソー
スは例えばMOS型のメモリコンデンサの一つの
極に結ばれ、このコンデンサの他方の極は回路の
基準電位に置かれる。比較セルにはワード線に対
応しワード線と共にアドレスされるダミー線が設
けられ、その伝送トランジスタのソース又はドレ
ンはコンパレータの他の情報伝達接続端に結ばれ
る。比較セル又はダミーセルの回路はその他の点
においては通常の１トランジスタ・メモリセルの
回路に対応している。ビツト線容量が記憶装置の
動作とマトリツクスメモリの機能速度に及ぼす作
用を低減させるためマトリツクス列に所属する１
トランジスタ・メモリセルの全数を二等分してそ
の１半をコンパレータの一方の信号入力端に結
び、他の一半を他方の信号入力端に結ぶことがし
ばしば行なわれている。ビツト線の各半数にはそ
れぞれ一つの比較セルが設けられ、このセルは他
のビツト線半数に属する１トランジスタ・メモリ
セルの一つに対してアドレツシングがあるとき自
身のゲートを通してアドレスされる。
この発明によればマトリツクスメモリの機能速
度に及ぼすビツト容量の影響を低減させるための
上記とは別の方法が可能となる。
この目的は本発明によれば、それぞれ一つの
MOS電界効果トランジスタとメモリコンデンサ
から構成された互に等しい形態のメモリセルが行
列配置された半導体メモリであつて、 イ メモリセルマトリツクスの各行にはそれぞれ
にコンパレータと、メモリセルと同型の比較セ
ルと、が配属され、 ロ 少くとも一つのマトリツクス行の２つの隣接
するメモリセル間の少くとも一個所においてビ
ツト線が中断され、この中断個所がMOS電界
効果スイツチングトランジスタの電を流す区間
によつて橋絡され、 ハ 各コンパレータの両情報伝達端子のそれぞれ
に一つのビツト線が配属され、これらのビツト
線が互に同じようにメモリセル、比較セルおよ
び中断個所を有するようになつた集積半導体メ
モリにおいて、 ニ 同一のコンパレータから出た個々のビツト線
が同じ方向に互に平行して進み、 ホ コンパレータとそれに所属するビツト線対と
の配置関係は、隣り合つたそれぞれのビツト線
対に所属するコンパレータがそれぞれメモリセ
ルマトリツクスの列に平行に走る境界に沿て交
互に右および左に配置されるようにされ、 ヘ 少くとも一つの中断個所によつて所属コンパ
レータから切り離されるビツト線区間に所属す
るメモリセル又は比較セルに対してそれ以外の
メモリセル又は比較セルよりも大きな半導体表
面が割り当てられており、 ト 前記少くとも一つの中断個所によつて所属コ
ンパレータから切り離されるビツト線区間に所
属するメモリセル又は比較セルのコンデンサ容
量は、前記それ以外のメモリセル又は比較セル
の容量よりも大きく、 チ 前記中断個所を橋絡する前記スイツチングト
ランジスタは、コンパレータから見て該トラン
ジスタよりも遠いメモリセルがアドレスされた
ときのみ導通され、そうでないときは遮断され
る、 ことにより達成される。
ビツト線容量CBはメモリの動作速度だけでは
なく読み出された信号の振幅に対しても不利な影
響を及ぼす寄生容量である。この発明はこの寄生
容量CBを考慮に入れたものである。この発明は
一つのビツト線だけではなく多くの場合メモリ・
マトリツクスの総てのビツト線に対して実施され
る。
経験上有効ビツト線容量はメモリセルとコンパ
レータ即ち読出し増幅器の間の間隔が広い程大き
くなる。この事実はこの発明の種々の実施形態に
おいて考慮されている。
この発明の実施例を示した図面についてこの発
明を更に詳細に説明する。
第１図に示す実施例ではビツト線BLがｍ番目
のメモリセルSnとそれに続くｍ＋１番目のメモ
リセルSn+1の間で中断され、この中断個所にスイ
ツチングトランジスタＴが設けられている。この
トランジスタは１トランジスタ・メモリセルのス
イツチングトランジスタtSと同型であり主として
ｎチヤンネル・エンハンスメント型である。トラ
ンジスタＴはそのゲートに適当な信号Ｈが加えら
れると導通して中断個所をバイパスしSn+1以後の
メモリセルSn+1，……，SoをコンパレータＫに接
続する。
この状態でメモリセルS1乃至Snの一つがアド
レススされるとスイツチングトランジスタＴを適
当に制御することにより同じビツト線の残りのメ
モリセルSn+1，……，Suがコンパレータから切り
離され、アドレツシングに対して有効なビツト線
部分の有効ビツト線容量CBが低減される。これ
によつて読出し信号はビツト線が中断されない場
合よりも大きくなる。
これに反してメモリセルSn+1乃至Soの一つから
読み出す場合にはスイツチング・トランジスタＴ
をそれに対応して制御し、メモリセルSn+1その他
を含む外方のビツト線区間を読み出し増幅器に接
続する必要がある。この場合大きなビツト線容量
が作用することになる。この場合にも読出し信号
を改善するためこの発明はメモリセルSn+1乃至So
のメモリコンデンサ容量を内方のセルS1乃至Sn
のメモリコンデンサ容量CSより大きくすることを
提案する。従つてSn+1乃至Soのメモリコンデンサ
容量はCS ×としてある。
各ビツト線にそれぞれ一つのスイツチングトラ
ンジスタでバイパスすることができる中断個所を
一つ以上設け得ることは明らかである。一つのビ
ツト線に所属するメモリセルの数は総てのマトリ
ツクス列において等しいのが普通であるから中断
個所とそれに属するトランジスタＴをマトリツク
ス行に平行に配列し一つの列に含まれるトランジ
スタを共通信号Ｈで制御すると有利である。
各スイツチングトランジスタＴはメモリセルお
よび比較セルのトランジスタtSおよびtDと同じく
エンハンスメント型であつてもデイプレーシヨン
型であつてもよい。しかしメモリの他のトランジ
スタと同時に製作されるエンハンスメント型のト
ランジスタを使用すると次のような利点が得られ
る。
ビツト線BLはメモリ基板の表面に作られた適
当な形状のドープ領域であり同時にこのビツト線
に所属する１トランジスタ・メモリセルのソース
領域となつていることが多い。この場合ビツト線
の各中造個所にはこのドープ領域に対して反対導
電型の領域を挿入してビツト線を中断し、中断個
所の上に設けられるゲート酸化膜の上に中断個所
をバイパスするスイツチング・トランジスタＴの
ゲート電極を設ける。このトランジスタＴのソー
スとドレインは中断個所の両側にあるビツト線部
分が構成する。中断個所はこのゲート電極にエン
ハンスメント型電界効果トランジスタにおいてよ
く知られている信号を導くことによりバイパスさ
れる。
第１図の実施例のメモリセルS1乃至Soはそれぞ
れ一つのワード線を通して駆動される伝送トラン
ジスタtSとそれに直列のメモリコンデンサCSを備
える。同様に構成された比較セルＶは伝送トラン
ジスタtDとメモリコンデンサCDを備える。メモリ
セルSn+1乃至Soからの読み出し信号を改善するた
めの一つの方法としてはセルSn+1乃至Soのメモリ
コンデンサ容量CS ×をセルS1乃至Snのメモリコン
デンサ容量よりも大きくする。別の改善方法とし
ては第１図に示した比較セルＶの外に第二の比較
セルを追加しそのメモリコンデンサ容量CDは内
側のメモリセルS1乃至Snのメモリコンデンサ容
量ではなく外側のメモリセルSn+1乃至Soの大きな
メモリコンデンサ容量CS ×に対応させる。これら
の追加セルはセルSn+1乃至Soの一つがアドレスさ
れ所属ビツト線の中断個所のバイパストランジス
タが導通したときコンパレータＫに接続される。
読み出し増幅器として使用されるコンパレータ
Ｋは通常ダイナミツクフリツプフロツプ増幅器と
して構成され、その一方の入力端ａにはメモリセ
ルS1乃至Soに属するビツト線BLが接続され、他
方の入力端ｂには比較セルＶ又は増大したメモリ
コンデンサ容量CD ×を持つ追加比較セルが接続さ
れる。比較セルＶはトランジスタtDとメモリコン
デンサCD又はCD ×から構成され１トランジスタ・
メモリセルS1乃至Soのワード線WL1乃至WLoに
対応する所属アドレス線DLを通して活性化され
る。コンパレータＫの各構成部分のアドレスなら
びに活性化のための信号φ0，φ1，φ2，φ3はコン
パレータＫ自体の構成と同様に公知のものであつ
てこの発明に特有なものではない。ダイナミツク
メモリに使用されている読み出し増幅器を総てコ
ンパレータＫとして使用することができる。従つ
てコンパレータＫの詳細な説明は省略する。
個々のメモリセルSiのマトリツクス行に平行な
ワード線Wiを通してのアドレツシングは次のよ
うに行われなければならない。即ち一つ又はそれ
以上のビツト線中断個所によつてコンパレータか
ら切り離されているメモリセルSiをアドレスする
場合にもアドレスされたメモリセルは直接読み出
し増幅器との間に必要な結合が作られる必要があ
る。言い換えればアドレスされたメモリセルSiと
コンパレータＫの間に置かれたスイツチング・ト
ランジスタＴが正しい時間でアドレスされて中断
個所を連結しなければならない。
そのためには行アドレツシング用のデコーダの
出力端の中例えばワード線WLn+1乃至WLoのア
ドレツシングに使用されるものをそれぞれOR素
子の一つの入力端につなぎ、この素子の出力端か
らはメモリセルSn+1乃至Soの一つがデコーダから
送られた信号によつてアドレスされるときに限つ
てスイツチング・トランジスタＴの制御に必要な
信号が送り出されるようにする。これに反して内
側のビツト線WL1乃至WLnがアドレスされたと
きにはOR素子の出力端には信号が現われず論理
“０”となるから外側のビツト線は内側のビツト
線従つてコンパレータＫから分離されている。ビ
ツト線毎に複数の中断個所が設けられているとき
はOR素子もそれに対応して複数個設け、コンパ
レータから数えて二番目の中断個所に属するOR
素子はワード線WLo+1乃至WLp（ｐは第二中断個
所の直前のワード線番号）に属するデコーダ出力
端からも制御される。この第二番目のOR素子の
出力端は第一番目の中断個所のスイツチング・ト
ランジスタＴの制御と同時に第二番目の中断個所
のスイツチング・トランジスタＴの制御にも使用
される。
前に述べたように従来の記憶装置では各マトリ
ツクス列のコンパレータＫの接続端ａおよびｂに
メモリセルSiと比較セルＶが接続される。この発
明のこれに対応する実施例の構成を第２図に示
す。ここでは外側メモリセルSn+1乃至Soのメモリ
コンデンサCS ×は二つのコンデンサの並列接続の
形で示されている。第２図の実施例の場合ビツト
線BLの外側部分にある増大した容量CS ×を持つ比
較セルV×はそれに所属するダミーDL×を通して
だけ活性化されるから第１図の構成に比べて簡単
になつている。
この発明の別の実施例を第３図に示す。この実
施例の構成は米国特許第4044340号明細書あるい
は文献（1980 IEEE International Solid−State
Circuit Conference，p.228〜229）に記載されて
いる半導体メモリを基本としているものでコンパ
レータＫの両信号接続端ａおよびｂから出ている
半数のビツト線が第２図の装置のようにコンパレ
ータ回路の対称軸に対して鏡映関係に配置されず
にこの対称軸に平行に互に平行して配置されてい
る。
このようなメモリにおいてビツト線を分割する
場合には第３図から分るようにコンパレータＫを
列に平行する両側のメモリ境界線に沿つて互い違
いに設けるのが良い。これによつてそれぞれのコ
ンパレータの近くにあるメモリセルおよび比較セ
ルのメモリコンデンサ容量が小さくなり、それに
従つて総てのビツト線の外側部分に接続されたセ
ルに対してメモリマトリツクス全体の所要面積を
拡大することなく大きなメモリコンデンサ容量と
チツプ表面積を与えることができる。
第３図に示した互に平行して進むビツト線を持
つダイナミツク書き込み・読み出しメモリはメモ
リセルS1乃至Snが小さいメモリコンデンサ容擁
CSを持ちそれに必要なチツプ面積が小さくなり、
従つてメモリマトリツクス全体の所要チツプ面積
を大きくすることなく残りのメモリセルSn+1乃至
Soが大きなチツプ面積を占めそのメモリコンデン
サ容量CS ×を大きくすることができるという利点
がある。
隣り合つて設けられたビツト線対とそれに所属
するコンパレータの制御は同じワード線WL又は
ダミー線DLを通して行なわれる。ただしアドレ
スされないビツト線又はビツト線区間は切り離さ
れたままになつているようにする必要がある。こ
の理由から隣り合つたビツト線対に所属するスイ
ツチング・トランジスタは互に対応する中断個所
において互に反転関係にある信号によつて制御さ
れる。第３図の実施例の場合第一ビツト線対のス
イツチング・トランジスタＴには信号Ｈが導かれ
るのに対して第二ビツト線対の対応する中断個所
に設けられたスイツチング・トランジスタT×に
は制御信号Ｈに対して反転された信号Ｈが導かれ
る。第３図においてメモリセルと比較セルはそれ
ぞれSZ又はSZ×およびＶ又はV×という符号で簡
単に示されている。
【図面の簡単な説明】
第１図，第２図および第３図はこの発明のそれ
ぞれ異なる実施例を示すものでtSとCSはメモリセ
ルのトランジスタとメモリコンデンサ、tDとCDは
比較セルのトランジスタとメモリコンデンサ、Ｔ
はビツト線中断個所のバイパス用スイツチング・
トランジスタ、Ｋはコンパレータ、BLはビツト
線、WLはワード線、DLはダミー線である。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれ一つのMOS電界効果トランジスタ
    とメモリコンデンサから構成された互に等しい形
    態のメモリセルが行列配置された半導体メモリで
    あつて、 イ メモリセルマトリツクスの各行にはそれぞれ
    コンパレータと、メモリセルと同型の比較セル
    と、が配属され、 ロ 少くとも一つのマトリツクス行の２つの隣接
    するメモリセルSn，Sn+1間の少くとも一個所
    においてビツト線BLが中断され、この中断個
    所がMOS電界効果スイツチングトランジスタ
    Ｔの電流を流す区間によつて橋絡され、 ハ 各コンパレータＫの両情報伝達端子ａ，ｂの
    それぞれに一つのビツト線BLが配属され、こ
    れらのビツト線が互に同じようにしてメモリセ
    ル、比較セルおよび中断個所を有する ようになつた集積半導体メモリにおいて、 ニ 同一のコンパレータＫから出た個々のビツト
    線BLが同じ方向に互に平行して進み、 ホ コンパレータＫとそれに所属するビツト線対
    BLとの配置関係は、隣り合つたそれぞれのビ
    ツト線対に所属するコンパレータＫがそれぞれ
    メモリセルマトリツクスの列に平行に走る境界
    に沿つて交互に右および左に配置されるように
    され、 ヘ 少くとも一つの中断個所によつて所属コンパ
    レータから切り離されるビツト線区間に所属す
    るメモリセルSZx又は比較セルVxに対してそれ
    以外のメモリセルSZ又は比較セルＶよりも大
    きな半導体表面が割り当てられており、 ト 前記少くとも一つの中断個所によつて所属コ
    ンパレータから切り離されるビツト線区間に所
    属するメモリセルSZx又は比較セルVxのコンデ
    ンサ容量CS x，CD xは、前記それ以外のメモリセ
    ルSZ又は比較セルＶの容量CS，CDよりも大き
    く、 チ 前記中断個所を橋絡する前記スイツチングト
    ランジスタＴは、コンパレータＫから見て該ト
    ランジスタＴよりも遠いメモリセルがアドレス
    されたときのみ導通され、そうでないときは遮
    断されることを特徴とするモノリシツク集積半
    導体メモリ。 ２ メモリセルマトリツクス内に設けられたビツ
    ト線に同数の中断個所とメモリセルがあり、互に
    対応する中断個所が列に平行して設けられ、これ
    らの中断個所を橋絡するMOS電界効果トランジ
    スタが共通の信号によつて活性化されることを特
    徴とする特許請求の範囲第１項記載の半導体メモ
    リ。 ３ ビツト線の中断個所の外側に置かれたメモリ
    セル又は比較セルに導くワード線又はダミー線の
    アドレツシング用の行デコーダの出力端が少くと
    も一つのOR素子を通してスイツチング・トラン
    ジスタを制御するため対応するメモリセルを対応
    するコンパレータから切り離しているビツト線中
    断個所に対して設けられていることを特徴とする
    特許請求の範囲第１項または第２項記載の半導体
    メモリ。 ４ メモリセルマトリツクスに設けられている総
    てのトランジスタがビツト線の中断個所のトラン
    ジスタを含めて自己阻止性であることを特徴とす
    る特許請求の範囲第１項乃至第３項の一つに記載
    の半導体メモリ。 ５ 各ビツト線区間にそれぞれ一つの比較セルが
    配属され、そのメモリコンデンサ容量は対応する
    ビツト線区間に所属するメモリセルのメモリコン
    デンサ容量に対応して定められていることを特徴
    とする特許請求の範囲第１項乃至第４項の一つに
    記載の半導体メモリ。 ６ 所属スイツチング・トランジスタに隣接する
    中断個所の少くとも一つによつて所属コンパレー
    タから切り離された二つのビツト線区間が直接コ
    ンパレータに続いている二つのビツト線区間より
    も大きな相互間隔を保つていることを特徴とする
    特許請求の範囲第１項乃至第５項の一つに記載の
    半導体メモリ。 ７ 一つのワード線と総てのビツト線との交叉点
    のそれぞれに一つのメモリセルが設けられている
    こと、隣り合わせたビツト線対のそれぞれに所属
    するスイツチング・トランジスタが各隣接ビツト
    線対の対応する中断個所において互に反転して制
    御されることを特徴とする特許請求の範囲第１項
    乃至第６項の一つに記載の半導体メモリ。 ８ ビツト線がメモリを収容するシリコン基板の
    表面にあるドープされたチヤネルであること、中
    断個所がこのチヤネルに対して反対導電型の基板
    区間となつていること、各中断個所に所属するス
    イツチング・トランジスタがこの中断個所によつ
    て分離された二つのビツト線区間をソースおよび
    ドレンとして構成されていることを特徴とする特
    許請求の範囲第１項乃至第７項の一つに記載の半
    導体メモリ。
JP57006723A 1981-01-21 1982-01-19 Integrated semiconductor memory Granted JPS57141096A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19813101802 DE3101802A1 (de) 1981-01-21 1981-01-21 Monolithisch integrierter halbleiterspeicher

Publications (2)

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JPS57141096A JPS57141096A (en) 1982-09-01
JPH0361279B2 true JPH0361279B2 (ja) 1991-09-19

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JP57006723A Granted JPS57141096A (en) 1981-01-21 1982-01-19 Integrated semiconductor memory

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Country Link
US (1) US4498154A (ja)
EP (1) EP0056434B1 (ja)
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