JPH0821688B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0821688B2 JPH0821688B2 JP1172394A JP17239489A JPH0821688B2 JP H0821688 B2 JPH0821688 B2 JP H0821688B2 JP 1172394 A JP1172394 A JP 1172394A JP 17239489 A JP17239489 A JP 17239489A JP H0821688 B2 JPH0821688 B2 JP H0821688B2
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- semiconductor memory
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- Semiconductor Memories (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリ装置、特に高集積化が可能で
製造の容易な半導体メモリ装置に関するものである。
製造の容易な半導体メモリ装置に関するものである。
従来の技術 従来の半導体メモリ装置は、１個のトランジスタスイ
ッチと１個の記憶するための静電容量から成るメモリユ
ニットが素子分離により他のメモリユニットから独立し
て構成されていた。
ッチと１個の記憶するための静電容量から成るメモリユ
ニットが素子分離により他のメモリユニットから独立し
て構成されていた。
第２図に従来の技術により構成された半導体メモリ装
置の断面図を示す。半導体基板１上にゲート電極３と不
純物拡散層７から成るMISトランジスタが形成されてい
る。データ線２は不純物拡散層７と接続部８で接続され
ている。データ線２から入力された信号はMISトランジ
スタを経由し、不純物拡散層７と絶縁薄膜６および接地
電極５とから成る静電容量に蓄えられる。データの入出
力は、MISトランジスタのゲート３により開閉される。
置の断面図を示す。半導体基板１上にゲート電極３と不
純物拡散層７から成るMISトランジスタが形成されてい
る。データ線２は不純物拡散層７と接続部８で接続され
ている。データ線２から入力された信号はMISトランジ
スタを経由し、不純物拡散層７と絶縁薄膜６および接地
電極５とから成る静電容量に蓄えられる。データの入出
力は、MISトランジスタのゲート３により開閉される。
発明が解決しようとする課題 従来の半導体メモリ装置は、一つの容量素子に対し
て、トランジスタが一つと、ワード線と平行方向の素子
分離が一つ必要であった。また、一つまたは二つの容量
素子に対して、データ線との接続部即ちコンタクトホー
ルが一つ必要になる。このため、高集積化に対して制限
があった。
て、トランジスタが一つと、ワード線と平行方向の素子
分離が一つ必要であった。また、一つまたは二つの容量
素子に対して、データ線との接続部即ちコンタクトホー
ルが一つ必要になる。このため、高集積化に対して制限
があった。
課題を解決するための手段 半導体メモリ装置の集積度を上げる手段は幾つかある
が、従来の製造技術を変えることなく達成するために、
本発明では、メモリセルユニットを直列に配置し、ワー
ド線と平行方向の素子分離をトランジスタ等のスイッチ
手段で兼用し、さらに、直列に接続された複数の容量素
子に対して一つのコンタクトホールを有している。
が、従来の製造技術を変えることなく達成するために、
本発明では、メモリセルユニットを直列に配置し、ワー
ド線と平行方向の素子分離をトランジスタ等のスイッチ
手段で兼用し、さらに、直列に接続された複数の容量素
子に対して一つのコンタクトホールを有している。
作用 本発明では、データを記憶する際には、データ線との
接続部からみて、一番奥に位置する容量素子にデータを
記憶させ、一番奥と次に手前に位置する容量素子との間
をスイッチ手段により切り離し、次に奥から二番目の容
量素子に次のデータを記憶させる。このように、順番に
直列に接続されたメモリセルユニットに一つのデータ線
との接続部からデータを記憶させる。データを読み出す
際には、記憶動作と逆の方向に順次スイッチ手段を接続
していき、容量素子に記憶させたデータを記憶させたと
きとは逆の順序で読みだす。また、直列に接続されたメ
モリセルユニットの両端にデータ線との接続部を設けた
場合は、一方のデータ線からみて一番近いスイッチ手段
を切り離しておき、もう一方から順次データを記憶させ
る。データを読み出す際は、記憶動作と逆の方向ばかり
でなく、記憶動作のときに切り離していたスイッチ手段
の方向から順次読み出すことにより、記憶させたときと
同じ順序でデータを読み出すことも可能である。
接続部からみて、一番奥に位置する容量素子にデータを
記憶させ、一番奥と次に手前に位置する容量素子との間
をスイッチ手段により切り離し、次に奥から二番目の容
量素子に次のデータを記憶させる。このように、順番に
直列に接続されたメモリセルユニットに一つのデータ線
との接続部からデータを記憶させる。データを読み出す
際には、記憶動作と逆の方向に順次スイッチ手段を接続
していき、容量素子に記憶させたデータを記憶させたと
きとは逆の順序で読みだす。また、直列に接続されたメ
モリセルユニットの両端にデータ線との接続部を設けた
場合は、一方のデータ線からみて一番近いスイッチ手段
を切り離しておき、もう一方から順次データを記憶させ
る。データを読み出す際は、記憶動作と逆の方向ばかり
でなく、記憶動作のときに切り離していたスイッチ手段
の方向から順次読み出すことにより、記憶させたときと
同じ順序でデータを読み出すことも可能である。
実施例 第１図に本発明による半導体メモリ装置の一実施例の
断面構造図を示す。
断面構造図を示す。
Ｐ型シリコンの半導体基板１上に、100Åの酸化膜か
らなる容量絶縁膜６と4000Åの多結晶シリコンの接地電
極5,15で構成された第1,第２の容量素子31,32がある。
容量素子の両側に250Åの酸化膜から成るゲート絶縁膜
４と4000Åの多結晶シリコンからなるゲート電極3,13,2
3で構成された第1,第2,第３のトランジスタ41,42,43が
ある。第１のトランジスタ41は、１μｍのアルミニウム
合金からなるデータ線２とデータ線接続部８で接続され
ている。
らなる容量絶縁膜６と4000Åの多結晶シリコンの接地電
極5,15で構成された第1,第２の容量素子31,32がある。
容量素子の両側に250Åの酸化膜から成るゲート絶縁膜
４と4000Åの多結晶シリコンからなるゲート電極3,13,2
3で構成された第1,第2,第３のトランジスタ41,42,43が
ある。第１のトランジスタ41は、１μｍのアルミニウム
合金からなるデータ線２とデータ線接続部８で接続され
ている。
記憶動作は、例えば、第３のトランジスタ43をカット
オフさせておき、第1,第２のトランジスタ41,42をオン
し、データ線２から第１のデータをデータ線との接続部
８、第１のトランジスタ41、第１の容量素子31、第２の
トランジスタ42を経由し、第２の容量素子32に記憶させ
る。次に、第２のトランジスタ42をカットオフさせ、デ
ータ線２から第２のデータをデータ線との接続部８、第
１のトランジスタ41を経由し、第１の容量素子31に記憶
させる。
オフさせておき、第1,第２のトランジスタ41,42をオン
し、データ線２から第１のデータをデータ線との接続部
８、第１のトランジスタ41、第１の容量素子31、第２の
トランジスタ42を経由し、第２の容量素子32に記憶させ
る。次に、第２のトランジスタ42をカットオフさせ、デ
ータ線２から第２のデータをデータ線との接続部８、第
１のトランジスタ41を経由し、第１の容量素子31に記憶
させる。
読み出し動作は、まず第1,第２のトランジスタ41,42
をカットオフさせておき、第３のトランジスタ43をオン
し、第２の容量素子32に記憶されている第１のデータを
第３のトランジスタ43、データ線接続部18を経由し、デ
ータ線２から読み出す。次に、データ線２を接地電位に
して第２の容量素子32に記憶させていた第１のデータを
抹消する。続いて、第２のトランジスタ42をオンし、第
１の容量素子31に記憶されている第２のデータを第２の
トランジスタ42、第２の容量素子32、第３のトランジス
タ43、データ線との接続部18を経由し、データ線２から
読み出す。
をカットオフさせておき、第３のトランジスタ43をオン
し、第２の容量素子32に記憶されている第１のデータを
第３のトランジスタ43、データ線接続部18を経由し、デ
ータ線２から読み出す。次に、データ線２を接地電位に
して第２の容量素子32に記憶させていた第１のデータを
抹消する。続いて、第２のトランジスタ42をオンし、第
１の容量素子31に記憶されている第２のデータを第２の
トランジスタ42、第２の容量素子32、第３のトランジス
タ43、データ線との接続部18を経由し、データ線２から
読み出す。
以上は、本発明の一実施例であり、容量素子の構造や
スイッチ手段、各材料とその寸法は実施例に限ったもの
ではない。また、動作方法も、記憶動作，読み出し動作
共に、実施例に限ったものではなく、他の方法でも良
い。
スイッチ手段、各材料とその寸法は実施例に限ったもの
ではない。また、動作方法も、記憶動作，読み出し動作
共に、実施例に限ったものではなく、他の方法でも良
い。
発明の効果 本発明の半導体メモリ装置によれば、複数の容量素子
に対して一つのコンタクトホールが存在するだけである
ので、容量素子一つ当たりに換算したコンタクトホール
の数は、従来の構造と比べて少なくすることができる。
このため、多数のメモリユニットを集積させた集積回路
では、コンタクトホールの数が少なくなった分だけ集積
度が上がったことになる。また、素子分離がデータ線と
平行方向にしか存在しないので、素子分離のパターンが
直線で構成でき、フォトリソグラフィ等微細加工に有利
な上、選択酸化方法による素子分離の場合には結晶欠陥
の発生を少なくすることができる。
に対して一つのコンタクトホールが存在するだけである
ので、容量素子一つ当たりに換算したコンタクトホール
の数は、従来の構造と比べて少なくすることができる。
このため、多数のメモリユニットを集積させた集積回路
では、コンタクトホールの数が少なくなった分だけ集積
度が上がったことになる。また、素子分離がデータ線と
平行方向にしか存在しないので、素子分離のパターンが
直線で構成でき、フォトリソグラフィ等微細加工に有利
な上、選択酸化方法による素子分離の場合には結晶欠陥
の発生を少なくすることができる。
本発明では、データの記憶順序と読み出し順序の正逆
を選ぶことを可能にできるので、たとえば、映像データ
などの逆転処理が高速で容易にできる。
を選ぶことを可能にできるので、たとえば、映像データ
などの逆転処理が高速で容易にできる。
本発明により、従来の製造技術で高集積化が計れ、な
おかつ、データの正逆機能を有した半導体メモリ装置が
得られるようになった。
おかつ、データの正逆機能を有した半導体メモリ装置が
得られるようになった。
第１図は本発明半導体メモリ装置の一実施例の断面図、
第２図は従来の半導体メモリ装置の断面図である。 １……半導体基板、２……データ線、3,13,23……ゲー
ト電極、４……ゲート絶縁膜、5,15……接地電極、６…
…容量絶縁膜、７……不純物拡散層、8,18……データ線
との接続部、31……第１の容量素子、32……第２の容量
素子、41……第１のトランジスタ、42……第２のトラン
ジスタ、43……第３のトランジスタ、12……素子分離。
第２図は従来の半導体メモリ装置の断面図である。 １……半導体基板、２……データ線、3,13,23……ゲー
ト電極、４……ゲート絶縁膜、5,15……接地電極、６…
…容量絶縁膜、７……不純物拡散層、8,18……データ線
との接続部、31……第１の容量素子、32……第２の容量
素子、41……第１のトランジスタ、42……第２のトラン
ジスタ、43……第３のトランジスタ、12……素子分離。
Claims (4)
- 【請求項１】データ線をスイッチ手段の入力端子に接続
し、前記スイッチ手段の制御端子にワード線を接続し、
前記スイッチ手段の出力端子に容量素子を接続したメモ
リユニットを、複数個直列に接続した半導体メモリ装
置。 - 【請求項２】複数個直列に接続したメモリユニットの最
終段の出力端子にスイッチ手段を直列に接続し、前記ス
イッチ手段の出力端子をデータ線に接続した請求項１記
載の半導体メモリ装置。 - 【請求項３】スイッチ手段をMISトランジスタで構成
し、ソースまたはドレインを前記スイッチ手段の入力端
子または出力端子とし、前記MOSトランジスタのゲート
を制御端子とした請求項１記載の半導体メモリ装置。 - 【請求項４】スイッチ手段をMISトランジスタで構成
し、ソースまたはドレインを前記スイッチ手段の入力端
子または出力端子とし、前記MOSトランジスタのゲート
を制御端子とした請求項２記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172394A JPH0821688B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172394A JPH0821688B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336762A JPH0336762A (ja) | 1991-02-18 |
| JPH0821688B2 true JPH0821688B2 (ja) | 1996-03-04 |
Family
ID=15941122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172394A Expired - Fee Related JPH0821688B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821688B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753564A (en) * | 1992-11-24 | 1998-05-19 | Sumitomo Metal Industries, Ltd. | Method for forming a thin film of a silicon oxide on a silicon substrate, by BCR plasma |
| US5548145A (en) * | 1993-10-25 | 1996-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory apparatus |
| WO2007029706A1 (ja) | 2005-09-06 | 2007-03-15 | Sintokogio, Ltd. | 遠心投射装置 |
| JP5057253B2 (ja) | 2008-12-12 | 2012-10-24 | 新東工業株式会社 | 砥粒の遠心投射装置 |
-
1989
- 1989-07-04 JP JP1172394A patent/JPH0821688B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336762A (ja) | 1991-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |