JPH0336762A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0336762A JPH0336762A JP1172394A JP17239489A JPH0336762A JP H0336762 A JPH0336762 A JP H0336762A JP 1172394 A JP1172394 A JP 1172394A JP 17239489 A JP17239489 A JP 17239489A JP H0336762 A JPH0336762 A JP H0336762A
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Landscapes
- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ装置、特に高集積化が可能で製
造の容易な半導体メモリ装置に関するものである。
造の容易な半導体メモリ装置に関するものである。
従来の技術
従来の半導体メモリ装置は、１個のトランジスタスイッ
チと１個の記憶するための静電容量から威るメモリユニ
ットが素子分離により他のメモリユニットから独立して
構成されていた。
チと１個の記憶するための静電容量から威るメモリユニ
ットが素子分離により他のメモリユニットから独立して
構成されていた。
第２図に従来の技術により構成された半導体メモリ装置
の断面図を示す。半導体基板１上にゲート電極３と不純
物拡散層７から成るＭＩＳトランジスタが形成されてい
る。データ線２は不純物拡散層７と接続部８で接続され
ている。データ線２から入力された信号はＭＩＳトラン
ジスタを経由し、不純物拡散層７と絶縁薄膜６および接
地電極５とから成る静電容量に蓄えられる。データの入
出力は、ＭＩＳトランジスタのゲート３により開閉され
る。
の断面図を示す。半導体基板１上にゲート電極３と不純
物拡散層７から成るＭＩＳトランジスタが形成されてい
る。データ線２は不純物拡散層７と接続部８で接続され
ている。データ線２から入力された信号はＭＩＳトラン
ジスタを経由し、不純物拡散層７と絶縁薄膜６および接
地電極５とから成る静電容量に蓄えられる。データの入
出力は、ＭＩＳトランジスタのゲート３により開閉され
る。
発明が解決しようとする課題
従来の半導体メモリ装置は、一つの容量素子に対して、
トランジスタが一つと、ワード線と平行方向の素子分離
が一つ必要であった。また、一つまたは二つの容量素子
に対して、データ線との接続部即ちコンタクトホールが
一つ必要になる。このため、高集積化に対して制限があ
った。
トランジスタが一つと、ワード線と平行方向の素子分離
が一つ必要であった。また、一つまたは二つの容量素子
に対して、データ線との接続部即ちコンタクトホールが
一つ必要になる。このため、高集積化に対して制限があ
った。
課題を解決するための手段
半導体メモリ装置の集積度を上げる手段は幾つかあるが
、従来の製造技術を変えることなく達成するために、本
発明では、メモリセルユニットを直列に配置し、ワード
線と平行方向の素子分離をトランジスタ等のスイッチ手
段で兼用し、さらに、直列に接続された複数の容量素子
に対して一つのコンタクトホールを有している。
、従来の製造技術を変えることなく達成するために、本
発明では、メモリセルユニットを直列に配置し、ワード
線と平行方向の素子分離をトランジスタ等のスイッチ手
段で兼用し、さらに、直列に接続された複数の容量素子
に対して一つのコンタクトホールを有している。
作用
本発明では、データを記憶する際には、データ線との接
続部からみて、一番奥に位置する容量素子にデータを記
憶させ、一番奥と次に手前に位置する容量素子との間を
スイッチ手段により切り離し、次に奥から二番目の容量
素子に次のデータを記憶させる。このように、順番に直
列に接続されたメモリセルユニットに一つのデータ線と
の接続部からデータを記憶させる。データを読み出す際
には、記憶動作と逆の方向に順次スイッチ手段を接続し
ていき、容量素子に記憶させたデータを記憶させたとき
とは逆の順序で読みだす。また、直列に接続されたメモ
リセルユニットの両端にデータ線との接続部を設けた場
合は、一方のデータ線からみて一番近いスイッチ手段を
切り離しておき、もう一方から順次データを記憶させる
。データを読み出す際は、記憶動作と逆の方向ばかりで
なく、記憶動作のときに切り離していたスイッチ手段の
方向から順次読み出すことにより、記憶させたときと同
じ順序でデータを読み出すことも可能である。
続部からみて、一番奥に位置する容量素子にデータを記
憶させ、一番奥と次に手前に位置する容量素子との間を
スイッチ手段により切り離し、次に奥から二番目の容量
素子に次のデータを記憶させる。このように、順番に直
列に接続されたメモリセルユニットに一つのデータ線と
の接続部からデータを記憶させる。データを読み出す際
には、記憶動作と逆の方向に順次スイッチ手段を接続し
ていき、容量素子に記憶させたデータを記憶させたとき
とは逆の順序で読みだす。また、直列に接続されたメモ
リセルユニットの両端にデータ線との接続部を設けた場
合は、一方のデータ線からみて一番近いスイッチ手段を
切り離しておき、もう一方から順次データを記憶させる
。データを読み出す際は、記憶動作と逆の方向ばかりで
なく、記憶動作のときに切り離していたスイッチ手段の
方向から順次読み出すことにより、記憶させたときと同
じ順序でデータを読み出すことも可能である。
実施例
第１図に本発明による半導体メモリ装置の一実施例の断
面構造図を示す。
面構造図を示す。
Ｐ型シリコンの半導体基板１上に、１００人の酸化膜か
らなる容量絶縁膜６と４０００人の多結晶シリコンの接
地電極５．１５で構成された第１、第２の容量素子３１
．３２がある。容量素子の両側に２５０人の酸化膜から
成るゲート絶縁膜４と４０００人の多結晶シリコンから
なるゲート電極３，１３．２３で構成された第１．第２
．第３のトランジスタ４１，４２．４３がある。第１の
トランジスタ４１は、１μｍのアルミニウム合金からな
るデータ線２とデータ線接続部８で接続されている。
らなる容量絶縁膜６と４０００人の多結晶シリコンの接
地電極５．１５で構成された第１、第２の容量素子３１
．３２がある。容量素子の両側に２５０人の酸化膜から
成るゲート絶縁膜４と４０００人の多結晶シリコンから
なるゲート電極３，１３．２３で構成された第１．第２
．第３のトランジスタ４１，４２．４３がある。第１の
トランジスタ４１は、１μｍのアルミニウム合金からな
るデータ線２とデータ線接続部８で接続されている。
記憶動作は、例えば、第３のトランジスタ４３をカット
オフさせておき、第１．第２のトランジスタ４１．４２
をオンし、データ線２から第１のデータをデータ線との
接続部８、第１のトランジスタ４１、第１の容量素子３
１、第２のトランジスタ４２を経由し、第２の容量素子
３２に記憶させる。次に、第２のトランジスタ４２をカ
ットオフさせ、データ線２から第２のデータをデータ線
との接続部８、第１のトランジスタ４１を経由し、第１
の容量素子３１に記憶させる。
オフさせておき、第１．第２のトランジスタ４１．４２
をオンし、データ線２から第１のデータをデータ線との
接続部８、第１のトランジスタ４１、第１の容量素子３
１、第２のトランジスタ４２を経由し、第２の容量素子
３２に記憶させる。次に、第２のトランジスタ４２をカ
ットオフさせ、データ線２から第２のデータをデータ線
との接続部８、第１のトランジスタ４１を経由し、第１
の容量素子３１に記憶させる。
読み出し動作は、まず第１．第２のトランジスタ４１．
４２をカットオフさせておき、第３のトランジスタ４３
をオンし、第２の容量素子３２に記憶されている第１の
データを第３のトランジスタ４３、データ線接続部１８
を経由し、データ線２から読み出す。次に、データ線２
を接地電位にして第２の容量素子３２に記憶させていた
第１のデータを抹消する。続いて、第２のトランジスタ
４２をオンし、第１の容量素子３１に記憶されている第
２のデータを第２のトランジスタ４２、第２の容量素子
３１、第３のトランジスタ４３、データ線との接続部１
８を経由し、データ線２から読み出す。
４２をカットオフさせておき、第３のトランジスタ４３
をオンし、第２の容量素子３２に記憶されている第１の
データを第３のトランジスタ４３、データ線接続部１８
を経由し、データ線２から読み出す。次に、データ線２
を接地電位にして第２の容量素子３２に記憶させていた
第１のデータを抹消する。続いて、第２のトランジスタ
４２をオンし、第１の容量素子３１に記憶されている第
２のデータを第２のトランジスタ４２、第２の容量素子
３１、第３のトランジスタ４３、データ線との接続部１
８を経由し、データ線２から読み出す。
以上は、本発明の一実施例であり、容量素子の構造やス
イッチ手段、各材料とその寸法は実施例に限ったもので
はない。また、動作方法も、記憶動作、読み出し動作共
に、実施例に限ったものではなく、他の方法でも良い。
イッチ手段、各材料とその寸法は実施例に限ったもので
はない。また、動作方法も、記憶動作、読み出し動作共
に、実施例に限ったものではなく、他の方法でも良い。
発明の効果
本発明の半導体メモリ装置によれば、複数の容量素子に
対して一つのコンタクトホールが存在するだけであるの
で、容量素子−つ当たりに換算したコンタクトホールの
数は、従来の構造と比べて少なくすることができる。こ
のため、多数のメモリユニットを集積させた集積回路で
は、コンタクトホールの数が少なくなった分だけ集積度
が上がったことになる。また、素子分離がデータ線と平
行方向にしか存在しないので、素子分離のパターンが直
線で構成でき、フォトリソグラフィ等微細加工に有利な
上、選択酸化方法による素子分離の場合には結晶欠陥の
発生を少なくすることができる。
対して一つのコンタクトホールが存在するだけであるの
で、容量素子−つ当たりに換算したコンタクトホールの
数は、従来の構造と比べて少なくすることができる。こ
のため、多数のメモリユニットを集積させた集積回路で
は、コンタクトホールの数が少なくなった分だけ集積度
が上がったことになる。また、素子分離がデータ線と平
行方向にしか存在しないので、素子分離のパターンが直
線で構成でき、フォトリソグラフィ等微細加工に有利な
上、選択酸化方法による素子分離の場合には結晶欠陥の
発生を少なくすることができる。
本発明では、データの記憶順序と読み出し順序の正逆を
選ぶことを可能にできるので、たとえば、映像データな
どの逆転処理が高速で容易にできる。
選ぶことを可能にできるので、たとえば、映像データな
どの逆転処理が高速で容易にできる。
本発明により、従来の製造技術で高集積化が計れ、なお
かつ、データの正逆機能を有した半導体メモリ装置が得
られるようになった。
かつ、データの正逆機能を有した半導体メモリ装置が得
られるようになった。
第１図は本発明半導体メモリ装置の一実施例の断面図、
第２図は従来の半導体メモリ装置の断面図である。 １・・・・・・半導体基板、２・・・・・・データ線、
３，１３゜２３・・・・・・ゲート電極、４・・・・・
・ゲート絶縁膜、５゜１５・・・・・・接地電極、６・
・・・・・容量絶縁膜、７・・・・・・不純物拡散層、
８，１８・・・・・・データ線との接続部、３１・・・
・・・第１の容量素子、３２・・・・・・第２の容量素
子、４１・・・・・・第１のトランジスタ、４２・・・
・・・第２のトランジスタ、４３・・・・・・第３のト
ランジスタ、１２・・・・・・素子分離。
第２図は従来の半導体メモリ装置の断面図である。 １・・・・・・半導体基板、２・・・・・・データ線、
３，１３゜２３・・・・・・ゲート電極、４・・・・・
・ゲート絶縁膜、５゜１５・・・・・・接地電極、６・
・・・・・容量絶縁膜、７・・・・・・不純物拡散層、
８，１８・・・・・・データ線との接続部、３１・・・
・・・第１の容量素子、３２・・・・・・第２の容量素
子、４１・・・・・・第１のトランジスタ、４２・・・
・・・第２のトランジスタ、４３・・・・・・第３のト
ランジスタ、１２・・・・・・素子分離。
Claims (4)
- （１）データ線をスイッチ手段の入力端子に接続し、前
記スイッチ手段の制御端子にワード線を接続し、前記ス
イッチ手段の出力端子に容量素子を接続したメモリユニ
ットを、複数個直列に接続した半導体メモリ装置。 - （２）複数個直列に接続したメモリユニットの最終段の
出力端子にスイッチ手段を直列に接続し、前記スイッチ
手段の出力端子をデータ線に接続した請求項１記載の半
導体メモリ装置。 - （３）スイッチ手段をＭＩＳトランジスタで構成し、ソ
ースまたはドレインを前記スイッチ手段の入力端子また
は出力端子とし、前記ＭＯＳトランジスタのゲートを制
御端子とした請求項１記載の半導体メモリ装置。 - （４）スイッチ手段をＭＩＳトランジスタで構成し、ソ
ースまたはドレインを前記スイッチ手段の入力端子また
は出力端子とし、前記ＭＯＳトランジスタのゲートを制
御端子とした請求項２記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172394A JPH0821688B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172394A JPH0821688B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336762A true JPH0336762A (ja) | 1991-02-18 |
| JPH0821688B2 JPH0821688B2 (ja) | 1996-03-04 |
Family
ID=15941122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172394A Expired - Fee Related JPH0821688B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821688B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548145A (en) * | 1993-10-25 | 1996-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory apparatus |
| US5753564A (en) * | 1992-11-24 | 1998-05-19 | Sumitomo Metal Industries, Ltd. | Method for forming a thin film of a silicon oxide on a silicon substrate, by BCR plasma |
| US7905766B2 (en) | 2005-09-06 | 2011-03-15 | Sintokogio, Ltd. | Centrifugally projecting machine |
| US8702476B2 (en) | 2008-12-12 | 2014-04-22 | Sintokogio, Ltd. | Machine for centrifugally shooting abrasives |
-
1989
- 1989-07-04 JP JP1172394A patent/JPH0821688B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753564A (en) * | 1992-11-24 | 1998-05-19 | Sumitomo Metal Industries, Ltd. | Method for forming a thin film of a silicon oxide on a silicon substrate, by BCR plasma |
| US5548145A (en) * | 1993-10-25 | 1996-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory apparatus |
| US7905766B2 (en) | 2005-09-06 | 2011-03-15 | Sintokogio, Ltd. | Centrifugally projecting machine |
| US8702476B2 (en) | 2008-12-12 | 2014-04-22 | Sintokogio, Ltd. | Machine for centrifugally shooting abrasives |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821688B2 (ja) | 1996-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |