JPH06140592A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06140592A JPH06140592A JP4288527A JP28852792A JPH06140592A JP H06140592 A JPH06140592 A JP H06140592A JP 4288527 A JP4288527 A JP 4288527A JP 28852792 A JP28852792 A JP 28852792A JP H06140592 A JPH06140592 A JP H06140592A
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- JP
- Japan
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- mos transistor
- circuit
- semiconductor device
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Abstract
(57)【要約】
【目的】 半導体メモリのセンスアンプ回路ブロックに
おいて、各機能回路を小さい面積内に効率よくレイアウ
トすることができる半導体装置を提供することを目的と
する。 【構成】 ビット線のイコライズ・プリチャージ回路５
のＭＯＳトランジスタとコラムスイッチ回路４のＭＯＳ
トランジスタとを同一の活性化領域１上に形成し、イコ
ライズ・プリチャージ回路５を動作するときはコラムス
イッチ回路４のＭＯＳトランジスタのゲートＹがビット
線とデータ線を分離し、コラムスイッチ回路４を動作す
るときはイコライズ・プリチャージ回路５のＭＯＳトラ
ンジスタのゲートＥＱがビット線間を分離する構成にし
て活性化領域を共通化し、ＬＯＣＯＳ素子分離領域を減
少させ、レイアウト面積を効率よくした半導体装置が得
られる。
おいて、各機能回路を小さい面積内に効率よくレイアウ
トすることができる半導体装置を提供することを目的と
する。 【構成】 ビット線のイコライズ・プリチャージ回路５
のＭＯＳトランジスタとコラムスイッチ回路４のＭＯＳ
トランジスタとを同一の活性化領域１上に形成し、イコ
ライズ・プリチャージ回路５を動作するときはコラムス
イッチ回路４のＭＯＳトランジスタのゲートＹがビット
線とデータ線を分離し、コラムスイッチ回路４を動作す
るときはイコライズ・プリチャージ回路５のＭＯＳトラ
ンジスタのゲートＥＱがビット線間を分離する構成にし
て活性化領域を共通化し、ＬＯＣＯＳ素子分離領域を減
少させ、レイアウト面積を効率よくした半導体装置が得
られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリのセンスア
ンプブロック内の回路を製作する場合に用いる半導体装
置に関するものである。
ンプブロック内の回路を製作する場合に用いる半導体装
置に関するものである。
【０００２】
【従来の技術】近年、半導体メモリの高集積化にともな
って全チップ面積の数パーセントを占めるセンスアンプ
ブロック内の半導体装置のレイアウト面積の縮小化が強
く要求されている。以下に従来の半導体装置について説
明する。
って全チップ面積の数パーセントを占めるセンスアンプ
ブロック内の半導体装置のレイアウト面積の縮小化が強
く要求されている。以下に従来の半導体装置について説
明する。
【０００３】図４は従来の半導体装置のセンスアンプブ
ロック内の回路図を示すものである。図４において、４
はビット線ＢＩＴ,ＸＢＩＴとデータ線ＤＱ,ＸＤＱとを
接続するコラムスイッチ回路、５はビット線のイコライ
ズとプリチャージを行うイコライズ・プリチャージ回
路、６はメモリセル内のビット線とセンスアンプブロッ
ク内のビット線とを接続するシェアドスイッチ回路、７
はシェアドスイッチ回路６内のＭＯＳトランジスタであ
る。各信号線名は図中に示す通りである。
ロック内の回路図を示すものである。図４において、４
はビット線ＢＩＴ,ＸＢＩＴとデータ線ＤＱ,ＸＤＱとを
接続するコラムスイッチ回路、５はビット線のイコライ
ズとプリチャージを行うイコライズ・プリチャージ回
路、６はメモリセル内のビット線とセンスアンプブロッ
ク内のビット線とを接続するシェアドスイッチ回路、７
はシェアドスイッチ回路６内のＭＯＳトランジスタであ
る。各信号線名は図中に示す通りである。
【０００４】以上のように構成された半導体装置につい
て、以下その動作を説明する。まず、センスアンプが動
作する場合、センスアンプの動作前にビット線のイコラ
イズとプリチャージが行われ、イコライズ・プリチャー
ジ回路５が使用される。センスアンプの動作後、コラム
スイッチ回路４によって、コラムスイッチをオン状態に
することにより、ビット線とデータ線とを接続してメモ
リセル内のデータの読み出しと書き込みが行われる。
て、以下その動作を説明する。まず、センスアンプが動
作する場合、センスアンプの動作前にビット線のイコラ
イズとプリチャージが行われ、イコライズ・プリチャー
ジ回路５が使用される。センスアンプの動作後、コラム
スイッチ回路４によって、コラムスイッチをオン状態に
することにより、ビット線とデータ線とを接続してメモ
リセル内のデータの読み出しと書き込みが行われる。
【０００５】図５は図４の回路図を一般的なレイアウト
図として表したものである。図５において、１はＭＯＳ
トランジスタの活性化領域、２はＭＯＳトランジスタの
ゲート電極、４,５,６はそれぞれコラムスイッチ回路、
イコライズ・プリチャージ回路、シェアドスイッチ回路
である。各信号線名は図中に示す通りで、図４と同様の
ものである。図６は図５のレイアウト図における波線
（ａ）−（ｂ）の断面構造を示したものである。図６に
おいて、１はＭＯＳトランジスタの活性化領域、２はゲ
ート電極、３はＬＯＣＯＳ素子分離領域である。ＭＯＳ
トランジスタのソース、ゲート、ドレインの各信号線名
は図５と同様のものである。従来のレイアウト図では、
各機能を有する回路は図５に示すように別々の活性化領
域上に形成され、各トランジスタ素子の間の領域は図６
に示すようにＬＯＣＯＳ素子分離領域が形成されてい
る。
図として表したものである。図５において、１はＭＯＳ
トランジスタの活性化領域、２はＭＯＳトランジスタの
ゲート電極、４,５,６はそれぞれコラムスイッチ回路、
イコライズ・プリチャージ回路、シェアドスイッチ回路
である。各信号線名は図中に示す通りで、図４と同様の
ものである。図６は図５のレイアウト図における波線
（ａ）−（ｂ）の断面構造を示したものである。図６に
おいて、１はＭＯＳトランジスタの活性化領域、２はゲ
ート電極、３はＬＯＣＯＳ素子分離領域である。ＭＯＳ
トランジスタのソース、ゲート、ドレインの各信号線名
は図５と同様のものである。従来のレイアウト図では、
各機能を有する回路は図５に示すように別々の活性化領
域上に形成され、各トランジスタ素子の間の領域は図６
に示すようにＬＯＣＯＳ素子分離領域が形成されてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら小さい面
積でＬＯＣＯＳ素子分離領域を形成することは半導体プ
ロセス上困難であるので、今後の大規模集積回路で要求
される小さい面積のセンスアンプブロック内に上記従来
の構成で各機能回路をレイアウトすることが困難である
という問題を有していた。
積でＬＯＣＯＳ素子分離領域を形成することは半導体プ
ロセス上困難であるので、今後の大規模集積回路で要求
される小さい面積のセンスアンプブロック内に上記従来
の構成で各機能回路をレイアウトすることが困難である
という問題を有していた。
【０００７】本発明は上記従来の問題点を解決するもの
で、センスアンプブロック内における各機能回路を小さ
い面積内に効率よくレイアウトした半導体装置を提供す
ることを目的とする。
で、センスアンプブロック内における各機能回路を小さ
い面積内に効率よくレイアウトした半導体装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、他の機能を有するＭＯＳトラ
ンジスタとは同時にオン状態とならないビット線のイコ
ライズとプリチャージを行う機能を有するＭＯＳトラン
ジスタを有効活用し、ビット線のイコライズとプリチャ
ージを行う機能を有するＭＯＳトランジスタのソースあ
るいはドレインと、その他の機能を有するＭＯＳトラン
ジスタのソースあるいはドレインを共通の活性化領域で
形成するという構成を有している。
に本発明の半導体装置は、他の機能を有するＭＯＳトラ
ンジスタとは同時にオン状態とならないビット線のイコ
ライズとプリチャージを行う機能を有するＭＯＳトラン
ジスタを有効活用し、ビット線のイコライズとプリチャ
ージを行う機能を有するＭＯＳトランジスタのソースあ
るいはドレインと、その他の機能を有するＭＯＳトラン
ジスタのソースあるいはドレインを共通の活性化領域で
形成するという構成を有している。
【０００９】
【作用】この構成によって、ビット線のイコライズとプ
リチャージを行う機能を有するＭＯＳトランジスタと、
その他の機能を有するＭＯＳトランジスタの一方がオン
状態の時は他方はオフ状態となるので、２個の機能を有
するＭＯＳトランジスタのソースあるいはドレインを共
通化して１個の活性化領域上に複数のＭＯＳトランジス
タを形成することによってＭＯＳトランジスタの活性化
領域およびＬＯＣＯＳ素子分離領域を減らし、センスア
ンプブロックのレイアウト面積の効率化を計ることがで
きる。
リチャージを行う機能を有するＭＯＳトランジスタと、
その他の機能を有するＭＯＳトランジスタの一方がオン
状態の時は他方はオフ状態となるので、２個の機能を有
するＭＯＳトランジスタのソースあるいはドレインを共
通化して１個の活性化領域上に複数のＭＯＳトランジス
タを形成することによってＭＯＳトランジスタの活性化
領域およびＬＯＣＯＳ素子分離領域を減らし、センスア
ンプブロックのレイアウト面積の効率化を計ることがで
きる。
【００１０】
【実施例】（実施例１）以下本発明の一実施例につい
て、図面を参照しながら説明する。図１は本発明の第１
の実施例における半導体装置のレイアウト図である。
て、図面を参照しながら説明する。図１は本発明の第１
の実施例における半導体装置のレイアウト図である。
【００１１】図１において、１はＭＯＳトランジスタの
活性化領域、２はＭＯＳトランジスタのゲート電極、４
はコラムスイッチ回路、５はイコライズ・プリチャージ
回路である。各信号線名は図中に示す通りである。図１
において、イコライズ・プリチャージ回路の活性化領域
と、コラムスイッチ回路の活性化領域は共通化され、１
個の活性化領域上に形成されている。また図２は図１の
レイアウト図中における、破線（ａ）−（ｂ）の断面構
造を示したもので図中１はＭＯＳトランジスタの活性化
領域、２はＭＯＳトランジスタのゲート電極、３はＬＯ
ＣＯＳ素子分離領域である。ＭＯＳトランジスタのソー
ス、ゲート、ドレインの各信号線名は図中に示す通りで
図１と同様なものである。
活性化領域、２はＭＯＳトランジスタのゲート電極、４
はコラムスイッチ回路、５はイコライズ・プリチャージ
回路である。各信号線名は図中に示す通りである。図１
において、イコライズ・プリチャージ回路の活性化領域
と、コラムスイッチ回路の活性化領域は共通化され、１
個の活性化領域上に形成されている。また図２は図１の
レイアウト図中における、破線（ａ）−（ｂ）の断面構
造を示したもので図中１はＭＯＳトランジスタの活性化
領域、２はＭＯＳトランジスタのゲート電極、３はＬＯ
ＣＯＳ素子分離領域である。ＭＯＳトランジスタのソー
ス、ゲート、ドレインの各信号線名は図中に示す通りで
図１と同様なものである。
【００１２】以上のように構成された半導体装置につい
て、以下その動作を説明する。まず、ビット線のイコラ
イズ、プリチャージ動作の時はイコライズ・プリチャー
ジ回路５のＭＯＳトランジスタがオン状態でコラムスイ
ッチ回路４のＭＯＳトランジスタがオフ状態となってい
る。そのためビット線ＢＩＴ,ＸＢＩＴのイコライズ、
プリチャージ時にはデータ線ＤＱ,ＸＤＱとビット線と
はコラムスイッチ回路４のＭＯＳトランジスタのゲート
によって分離されている。
て、以下その動作を説明する。まず、ビット線のイコラ
イズ、プリチャージ動作の時はイコライズ・プリチャー
ジ回路５のＭＯＳトランジスタがオン状態でコラムスイ
ッチ回路４のＭＯＳトランジスタがオフ状態となってい
る。そのためビット線ＢＩＴ,ＸＢＩＴのイコライズ、
プリチャージ時にはデータ線ＤＱ,ＸＤＱとビット線と
はコラムスイッチ回路４のＭＯＳトランジスタのゲート
によって分離されている。
【００１３】次にビット線のイコライズ、プリチャージ
終了の後、センスアンプを起動し、コラムスイッチ回路
４によってビット線とデータ線とを接続する場合、イコ
ライズ・プリチャージ回路５のＭＯＳトランジスタがオ
フ状態でコラムスイッチ回路４のＭＯＳトランジスタが
オン状態となっている。したがって、ビット線間はイコ
ライズ・プリチャージ回路のＭＯＳトランジスタのゲー
トで分離されている。
終了の後、センスアンプを起動し、コラムスイッチ回路
４によってビット線とデータ線とを接続する場合、イコ
ライズ・プリチャージ回路５のＭＯＳトランジスタがオ
フ状態でコラムスイッチ回路４のＭＯＳトランジスタが
オン状態となっている。したがって、ビット線間はイコ
ライズ・プリチャージ回路のＭＯＳトランジスタのゲー
トで分離されている。
【００１４】このように同時にオン状態とならないイコ
ライズ・プリチャージ回路５とコラムスイッチ回路４の
活性化領域を共通化して１個の活性化領域上にＭＯＳト
ランジスタを形成し、一方のＭＯＳトランジスタが動作
する場合には他方のＭＯＳトランジスタがオフ状態とな
るレイアウト構成にすることによって、図２に示すよう
に各機能回路間にＬＯＣＯＳ素子分離領域３を形成する
ことなく回路を形成することができる。
ライズ・プリチャージ回路５とコラムスイッチ回路４の
活性化領域を共通化して１個の活性化領域上にＭＯＳト
ランジスタを形成し、一方のＭＯＳトランジスタが動作
する場合には他方のＭＯＳトランジスタがオフ状態とな
るレイアウト構成にすることによって、図２に示すよう
に各機能回路間にＬＯＣＯＳ素子分離領域３を形成する
ことなく回路を形成することができる。
【００１５】以上のように本実施例では、ＭＯＳトラン
ジスタの活性化領域１およびＬＯＣＯＳ素子分離領域３
を減らした構造にすることによって、センスアンプブロ
ックのレイアウト面積を、従来と比較して２０パーセン
トから３０パーセント程度縮小することができる。
ジスタの活性化領域１およびＬＯＣＯＳ素子分離領域３
を減らした構造にすることによって、センスアンプブロ
ックのレイアウト面積を、従来と比較して２０パーセン
トから３０パーセント程度縮小することができる。
【００１６】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１７】図３において、１はＭＯＳトランジスタの
活性化領域、２はＭＯＳトランジスタのゲート電極、４
はコラムスイッチ回路、５はイコライズ・プリチャージ
回路、６はシェアドスイッチ回路である。各信号線名は
図１に示しているものと同様である。図１の構成と異な
るのは、イコライズ・プリチャージ回路５のＭＯＳトラ
ンジスタの活性化領域とコラムスイッチ回路４のＭＯＳ
トランジスタの活性化領域とを共通化するのに加えて、
ビット線のイコライズ、プリチャージトランジスタのゲ
ート電極２でプリチャージ電源ＶPREの活性化領域を取
り囲む構成にすることによって、シェアドスイッチ回路
６のＭＯＳトランジスタの活性化領域も共通化して、１
個の活性化領域上に３個の異なる機能を有する回路のＭ
ＯＳトランジスタを形成している点である。
活性化領域、２はＭＯＳトランジスタのゲート電極、４
はコラムスイッチ回路、５はイコライズ・プリチャージ
回路、６はシェアドスイッチ回路である。各信号線名は
図１に示しているものと同様である。図１の構成と異な
るのは、イコライズ・プリチャージ回路５のＭＯＳトラ
ンジスタの活性化領域とコラムスイッチ回路４のＭＯＳ
トランジスタの活性化領域とを共通化するのに加えて、
ビット線のイコライズ、プリチャージトランジスタのゲ
ート電極２でプリチャージ電源ＶPREの活性化領域を取
り囲む構成にすることによって、シェアドスイッチ回路
６のＭＯＳトランジスタの活性化領域も共通化して、１
個の活性化領域上に３個の異なる機能を有する回路のＭ
ＯＳトランジスタを形成している点である。
【００１８】上記のように構成された半導体装置につい
て、以下その動作を説明する。回路の動作は実施例１の
場合とまったく同様でイコライズ・プリチャージ回路５
とコラムスイッチ回路４は同時にオン状態とならない。
したがって、実施例１と同様イコライズ・プリチャージ
回路５のＭＯＳトランジスタの活性化領域とコラムスイ
ッチ回路４のＭＯＳトランジスタの活性化領域とを共通
化して、一方の回路の動作時には他方の回路がオフ状態
となる構造にし、ＭＯＳトランジスタの活性化領域１お
よびＬＯＣＯＳ素子分離領域３を減少させることがで
き、センスアンプブロックのレイアウト面積の効率化を
計ることができる。
て、以下その動作を説明する。回路の動作は実施例１の
場合とまったく同様でイコライズ・プリチャージ回路５
とコラムスイッチ回路４は同時にオン状態とならない。
したがって、実施例１と同様イコライズ・プリチャージ
回路５のＭＯＳトランジスタの活性化領域とコラムスイ
ッチ回路４のＭＯＳトランジスタの活性化領域とを共通
化して、一方の回路の動作時には他方の回路がオフ状態
となる構造にし、ＭＯＳトランジスタの活性化領域１お
よびＬＯＣＯＳ素子分離領域３を減少させることがで
き、センスアンプブロックのレイアウト面積の効率化を
計ることができる。
【００１９】本実施例の半導体装置においては、プリチ
ャージ電源の活性化領域と、シェアドスイッチの活性化
領域も共通化し、イコライズ・プリチャージ回路５とシ
ェアドスイッチ回路６との間の領域にＬＯＣＯＳ素子分
離領域３をなくした構成にして、レイアウト面積の一層
の効率化を達成することができる。さらにビット線のイ
コライズ、プリチャージトランジスタのゲート電極でプ
リチャージ電源ＶPREの活性化領域を取り囲む構成にす
ることによって、プリチャージ電源の活性化領域をはさ
む両側のＭＯＳトランジスタでビット線のイコライズ、
プリチャージ動作を行うことができるため、小さいレイ
アウト面積内で、イコライズ、プリチャージトランジス
タのサイズを十分大きく確保することができ、ビット線
のイコライズ不良を抑制することができる。
ャージ電源の活性化領域と、シェアドスイッチの活性化
領域も共通化し、イコライズ・プリチャージ回路５とシ
ェアドスイッチ回路６との間の領域にＬＯＣＯＳ素子分
離領域３をなくした構成にして、レイアウト面積の一層
の効率化を達成することができる。さらにビット線のイ
コライズ、プリチャージトランジスタのゲート電極でプ
リチャージ電源ＶPREの活性化領域を取り囲む構成にす
ることによって、プリチャージ電源の活性化領域をはさ
む両側のＭＯＳトランジスタでビット線のイコライズ、
プリチャージ動作を行うことができるため、小さいレイ
アウト面積内で、イコライズ、プリチャージトランジス
タのサイズを十分大きく確保することができ、ビット線
のイコライズ不良を抑制することができる。
【００２０】
【発明の効果】以上のように本発明は、半導体メモリに
おけるセンスアンプブロック内の回路において、同時に
オン状態とならないビット線のイコライズとプリチャー
ジの機能を有するＭＯＳトランジスタとその他の機能を
有するＭＯＳトランジスタの一方のＭＯＳトランジスタ
がオン状態のときは他方のＭＯＳトランジスタがオフ状
態となる構成にすることによって、レイアウト面積を大
きく効率化することができる半導体装置を実現できるも
のである。
おけるセンスアンプブロック内の回路において、同時に
オン状態とならないビット線のイコライズとプリチャー
ジの機能を有するＭＯＳトランジスタとその他の機能を
有するＭＯＳトランジスタの一方のＭＯＳトランジスタ
がオン状態のときは他方のＭＯＳトランジスタがオフ状
態となる構成にすることによって、レイアウト面積を大
きく効率化することができる半導体装置を実現できるも
のである。
【図１】本発明の第１の実施例における半導体装置のレ
イアウト図
イアウト図
【図２】図１の半導体装置の破線（ａ）−（ｂ）の断面
構造図
構造図
【図３】本発明の第２の実施例における半導体装置のレ
イアウト図
イアウト図
【図４】半導体メモリのセンスアンプブロック内の各機
能回路図
能回路図
【図５】従来の半導体装置のレイアウト図
【図６】図５の半導体装置の破線（ａ）−（ｂ）の断面
構造図
構造図
１ 活性化領域 ２ ゲート電極 ３ ＬＯＣＯＳ素子分離領域 ４ コラムスイッチ回路 ５ イコライズ・プリチャージ回路 ６ シェアドスイッチ回路 ７ ＭＯＳトランジスタ
Claims (3)
- 【請求項１】半導体メモリにおけるセンスアンプブロッ
ク内の回路において、ビット線のイコライズとプリチャ
ージを行う機能を有するＭＯＳトランジスタと、その他
の機能を有するＭＯＳトランジスタとを有し、前記ビッ
ト線のイコライズとプリチャージを行う機能を有するＭ
ＯＳトランジスタのソースあるいはドレインと、前記そ
の他の機能を有するＭＯＳトランジスタのソースあるい
はドレインが共通の活性化領域で形成されていることを
特徴とする半導体装置。 - 【請求項２】請求項１記載のその他の機能を有するＭＯ
Ｓトランジスタは、ビット線とデータ線を接続するコラ
ムスイッチ回路のＭＯＳトランジスタである半導体装
置。 - 【請求項３】請求項１記載のビット線のプリチャージ電
源の活性化領域が前記ビット線のイコライズとプリチャ
ージを行う機能を有するＭＯＳトランジスタのゲートで
囲まれていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288527A JPH06140592A (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288527A JPH06140592A (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140592A true JPH06140592A (ja) | 1994-05-20 |
Family
ID=17731395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4288527A Pending JPH06140592A (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140592A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271788B1 (ko) * | 1997-10-30 | 2000-11-15 | 김영환 | 디램의비트라인프리차지회로의레이아웃 |
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
| KR100693812B1 (ko) * | 2006-02-11 | 2007-03-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법 |
| US7660141B2 (en) | 2006-09-29 | 2010-02-09 | Samsung Electronics Co., Ltd | Layout structures and methods of fabricating layout structures |
| CN107452418A (zh) * | 2016-06-01 | 2017-12-08 | 华邦电子股份有限公司 | 半导体存储器装置 |
-
1992
- 1992-10-27 JP JP4288527A patent/JPH06140592A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
| KR100271788B1 (ko) * | 1997-10-30 | 2000-11-15 | 김영환 | 디램의비트라인프리차지회로의레이아웃 |
| KR100693812B1 (ko) * | 2006-02-11 | 2007-03-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법 |
| US7660141B2 (en) | 2006-09-29 | 2010-02-09 | Samsung Electronics Co., Ltd | Layout structures and methods of fabricating layout structures |
| CN107452418A (zh) * | 2016-06-01 | 2017-12-08 | 华邦电子股份有限公司 | 半导体存储器装置 |
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