JPH0730075A

JPH0730075A - 半導体記憶装置及びこの記憶装置を含む論理回路

Info

Publication number: JPH0730075A
Application number: JP5153378A
Authority: JP
Inventors: Yukihiro Saeki; 幸弘佐伯; Hiroki Muroga; 啓希室賀; Yasuo Kawahara; 康夫川原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-24
Filing date: 1993-06-24
Publication date: 1995-01-31
Anticipated expiration: 2019-10-20
Also published as: JP3579068B2

Abstract

(57)【要約】【目的】従来に比べて配線の数を減少させることがで
き、これによりチップ面積の増大を防止することができ
ると共に歩留り良く製造できる半導体記憶装置及び論理
回路を提供するを目的とする。【構成】列状に配置された複数のＲＡＭセル50−1 ，50
−2 と、上記複数のＲＡＭセルをアクセスするための信
号が伝達され、互いに隣り合う２つのＲＡＭセルについ
ては異なるものが接続されるワード線ＷＬm0，ＷＬm1
と、上記複数の各ＲＡＭセルに対する書き込みデータ及
び各ＲＡＭセルからの読み出しデータが伝達され、互い
に隣り合う２つのＲＡＭセルについては同一のものが接
続されるビット線ＢＬ(n-)，ＢＬn とを具備したことを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置及びこ
の記憶装置の記憶内容に応じてプログラム可能な論理回
路に関する。

【０００２】

【従来の技術】半導体記憶装置の代表的なものとして、
従来では、図５に示すように２個のＣＭＯＳインバータ
Ｉ1 、Ｉ2 と、２個のトランスファゲート用のＮチャネ
ルＭＯＳトランジスタＮ1 、Ｎ2 とからからなるランダ
ム・アクセス・メモリセル（以下、ＲＡＭセルと称す
る）を複数個設けてマトリクス状に配置したものが良く
知られている。

【０００３】また、図６は図５のＲＡＭセル中の２個の
ＣＭＯＳインバータＩ1 、Ｉ2 を具体化した回路図であ
り、それぞれＰチャネルとＮチャネルのＭＯＳトランジ
スタで構成されている。なお、図５及び図６において、
ＷＬはＲＡＭセルを選択するためのワード線であり、Ｂ
Ｌ、／ＢＬはＲＡＭセルに対する書き込みデータもしく
はＲＡＭセルからの読み出しデータが伝達されるビット
線である。

【０００４】ここで、図５のＲＡＭセルの動作の概略を
説明する。ＲＡＭセルからデータを読み出すか、ＲＡＭ
セルにデータを書き込むか、いずれかの動作を行う場
合、ワード線ＷＬを論理１にする。すると、Ｎチャネル
ＭＯＳトランジスタＮ1 、Ｎ2 がオン状態になり、２個
のインバータＩ1 、Ｉ2 がビット線ＢＬ、／ＢＬにそれ
ぞれ接続される。読み出しの場合は２個のインバータＩ
1 、Ｉ2 の出力がビット線ＢＬ、／ＢＬにそれぞれ伝達
され、図示しないセンス回路でビット線の電位差が検出
される。書き込みの場合には、ビット線ＢＬ、／ＢＬに
相補的なデータが図示しない書き込み回路から与えられ
る。また、書き込みも読み出しも行わないときにワード
線ＷＬは論理０にしておく。

【０００５】図５のような構成のＲＡＭセルを多数、マ
トリクス状（行列状）に配置することによって半導体記
憶装置が構成される。図７はこの半導体記憶装置の概略
的な構成を示すブロック図であり、ＲＡＭセル50はロー
・デコーダ51とカラム・デコーダ52により選択され、選
択されたＲＡＭセル50に対するデータの読み出し及び書
き込みがセンス回路／書き込み回路53によって行われ
る。

【０００６】この半導体記憶装置では、外部アドレスに
応じてロー・デコーダ51により横一列分のＲＡＭセル
が、外部アドレスに応じてカラム・デコーダ52により縦
一行分のＲＡＭセルがそれぞれ選択されることにより１
個のＲＡＭセル50が選択され、この選択されたＲＡＭセ
ル50に対するデータの書き込みもしくは選択されたＲＡ
Ｍセル50からのデータ読み出しがセンス回路／書き込み
回路53で行われる。

【０００７】一方、上記のような半導体記憶装置を内蔵
し、この記憶装置の記憶データによって論理回路を制御
するという集積回路が開発、実用化されている。このよ
うな集積回路は一般にプログラマブル論理回路と称され
ている。

【０００８】図８はＣＭＯＳ型の２入力ＮＡＮＤ回路を
論理回路として用いたプログラマブル論理回路の従来の
構成を示すものであり、プログラマブル論理回路セル１
個分が図示されている。なお、実際のプログラマブル論
理回路ではこのような回路セルが多数設けられ、これら
がマトリクス状に配置されている。

【０００９】図８の回路では４個のＲＡＭセル50−1 〜
50−4 が示されており、その他に論理回路として１個の
２入力ＮＡＮＤゲート回路61が設けられ、このＮＡＮＤ
ゲート回路61の入力ノードと出力ノードには上記４個の
ＲＡＭセル50−1 〜50−4 の記憶データに応じて制御さ
れるスイッチ用のＮチャネルＭＯＳトランジスタ62〜67
が接続されている。また、ＷＬ及びＢＬ、／ＢＬはＲＡ
Ｍセルに関係したワード線及びビット線である。また、
Ａ、Ｂ、Ｂ′、Ｃ、Ｃ′及びＤはそれぞれ論理回路に関
係した配線である。例えば、Ａは横方向の長距離配線、
Ｂ、Ｂ′は縦方向の短距離配線、Ｃ、Ｃ′は縦方向の短
距離配線、Ｄは縦方向の長距離配線である。

【００１０】ここで、短距離配線とは隣接するプログラ
マブル論理回路セルどおしを接続するものを、長距離配
線とは隣接するプログラマブル論理回路セルよりも遠く
離れたところに存在するプログラマブル論理回路セルと
の接続を行うものをそれぞれいう。なお、配線Ｂと
Ｂ′、ＣとＣ′はそれぞれ隣接した２個のプログラマブ
ル論理回路セル間で接続されている。

【００１１】上記ワード線ＷＬ及び配線Ａ、Ｃ、Ｃ′は
それぞれ第１層目の金属（例えばアルミニウム）配線層
を用いて構成され、ビット線ＢＬ、／ＢＬ及び配線Ｂ、
Ｂ′、Ｄはそれぞれ第２層目の金属（例えばアルミニウ
ム）配線層を用いて構成されている。

【００１２】図９は上記図８のプログラマブル論理回路
セルからＮＡＮＤゲート回路61及びこのＮＡＮＤゲート
回路61の入力ノード側に接続されたスイッチ用のＮチャ
ネルＭＯＳトランジスタ61〜64を抜き出して示したもの
である。

【００１３】図１０は上記図８の回路を集積化した場合
に１本のワード線ＷＬに接続され、互いに隣接した２個
のＲＡＭセルの一部の構成を示すパターン平面図であ
る。図中、太い実線で示した部分は前記トランスファゲ
ート用のＮチャネルＭＯＳトランジスタＮ1 、Ｎ2 のソ
ース、ドレイン領域となる拡散領域71である。また、前
記ビット線ＢＬ、／ＢＬ及び配線Ｂ、Ｂ′、Ｄ（配線
Ｂ′、Ｄは図示せず）は第１層目のアルミニウム配線層
を用いて構成されており、ワード線ＷＬは図中、小丸を
付した第２層目のアルミニウム配線層を用いて構成され
ている。また、図中、前記トランスファゲート用のＮチ
ャネルＭＯＳトランジスタＮ1 、Ｎ2 のゲート電極72
は、図中、左下がりの斜線を付した多結晶シリコン配線
層を用いて構成されている。そして、ビット線ＢＬ、／
ＢＬは、図中、右下がりの破線による斜線を付したコン
タクト73を介して上記各拡散領域71に接続されている。
また、ワード線ＷＬと各ゲート電極72との相互接続は、
第２層目のアルミニウム配線層からなるワード線ＷＬと
第１層目のアルミニウム配線層とをビア・コンタクト74
を介して接続し、さらに第１層目のアルミニウム配線層
と多結晶シリコン配線層からなるゲート電極72とをコン
タクト75を介して接続することにより行われる。なお、
図中の回路部分とはプログラマブル論理回路セルの他の
部分が形成される領域を示している。

【００１４】

【発明が解決しようとする課題】上記のように記憶回路
と論理回路とを混在させた場合、論理回路を設けたこと
によりレイアウト上の制約が増加する。つまり、集積度
を大きくするためにはＲＡＭセル上にも配線を配置しな
ければならない。この配線は本来、ＲＡＭセルには必要
のないものであるため、従来のＲＡＭセルのパターンを
そのまま用いると配線のための領域が不足する。そし
て、前記図１０のパターン平面図に示すように、各プロ
グラマブル論理回路セルでは図中の縦方向にビット線Ｂ
Ｌ、／ＢＬ及び配線Ｂもしくは配線Ｄからなる３本の配
線を設ける必要があるため、各セルの図１０中の横方向
における寸法が大きなものとなる。この結果、チップ面
積の増加及びそれによる歩留りの低下を招き、ひいては
製造コストの大幅な増大につながる。

【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は従来に比べてチップ面積
の増大を防止することができると共に歩留り良く製造で
きる半導体記憶装置及び論理回路を提供することであ
る。

【００１６】

【課題を解決するための手段】この発明の半導体記憶回
路は、列状に配置された複数の記憶回路セルと、上記複
数の記憶回路セルをアクセスするための信号が伝達され
る複数の信号線からなり、上記複数の記憶回路セルのう
ち互いに隣り合う２つの記憶回路セルについては異なる
信号線が接続される記憶回路セルアクセス線と、上記複
数の各記憶回路セルに対する書き込みデータ及び各記憶
回路セルからの読み出しデータが伝達される複数の信号
線からなり、上記複数の記憶回路セルのうち互いに隣り
合う２つの記憶回路セルについては同一の信号線が接続
されるデータ線とを具備したことを特徴とする。

【００１７】さらにこの発明の論理回路は、列状に配置
された複数の記憶回路セルと、上記複数の記憶回路セル
をアクセスするための信号が伝達される複数の信号線か
らなり、上記複数の記憶回路セルのうち互いに隣り合う
２つの記憶回路セルについては異なる信号線が接続され
る記憶回路セルアクセス線と、上記複数の各記憶回路セ
ルに対する書き込みデータ及び各記憶回路セルからの読
み出しデータが伝達される複数の信号線からなり、上記
複数の記憶回路セルのうち互いに隣り合う２つの記憶回
路セルについては同一の信号線が接続されるデータ線
と、上記複数の記憶回路セルの記憶内容を選択的に取り
出す選択手段と、上記選択手段の出力が供給される論理
ゲート回路を具備したことを特徴とする。

【００１８】

【作用】この発明の半導体記憶回路では、複数の記憶回
路セルのうち互いに隣り合う２つの記憶回路セルについ
ては同一のデータ線を接続することにより、全体のデー
タ線の数を削減することができる。また、２つの記憶回
路セルに対して同一のデータ線を接続するためにこの発
明の半導体記憶回路では、複数の記憶回路セルのうち互
いに隣り合う２つの記憶回路セルについては異なる記憶
回路セルアクセス線を接続している。

【００１９】この発明の論理回路では、上記複数の記憶
回路セル、上記記憶回路セルアクセス線、上記データ線
の他に複数の記憶回路セルの記憶内容を選択的に取り出
す選択手段と、この選択手段の出力が供給される論理ゲ
ート回路を設けることにより記憶回路セルの記憶内容に
応じてプログラム可能な論理回路を構成することができ
る。

【００２０】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例に係るプログラ
マブル論理回路で使用されるプログラマブル論理回路セ
ル１個分の構成を示す回路図である。

【００２１】図中、一点鎖線で囲まれた領域10はプログ
ラマブル論理回路セル１個分を示している。図示のよう
に各プログラマブル論理回路セルには、それぞれ前記図
４の場合と同様に、ＣＭＯＳインバータＩ1 、Ｉ2 及び
ＮチャネルＭＯＳトランジスタＮ1 、Ｎ2 からなる４個
のＲＡＭセル50−1 〜50−4 が設けられている。これら
４個のＲＡＭセル50−1 〜50−4 は、図示しない他のプ
ログラマブル論理回路セル内のＲＡＭセルと共にマトリ
クス状に配置されている。

【００２２】また、各プログラマブル論理回路セル毎
に、４本のワード線ＷＬm0，ＷＬm1、ＷＬ(m+1)0，ＷＬ
(m+1)1と２組の配線ＡとＣ、Ｃ′が図中の横方向（列方
向）に延長して設けられている。さらに２本のビット線
ＢＬ(n-1) ，ＢＬn と２組の配線Ｂ、Ｂ′とＤが図中の
縦方向（行方向）に延長して設けられている。なお、図
では隣接したプログラマブル論理回路セルのビット線Ｂ
Ｌ(n+1) も図示されている。上記配線Ａ、Ｂ、Ｂ′、
Ｃ、Ｃ′、Ｄはそれぞれ従来と同じ配線である。

【００２３】ここで、上記４個のＲＡＭセル50−1 〜50
−4 のうち、同一列に配置された２個のＲＡＭセル50−
1 〜50−2 の一方のＲＡＭセル50−1 は上記ワード線Ｗ
Ｌm0に接続され、他方のＲＡＭセル50−2 は上記ワード
線ＷＬm1に接続されている。同様に同一列に配置された
２個のＲＡＭセル50−3 、50−4 の一方のＲＡＭセル50
−3 は上記ワード線ＷＬ(m+1)0に接続され、他方のＲＡ
Ｍセル50−4 は上記ワード線ＷＬ(m+1)1に接続されてい
る。すなわち、同一列で互いに隣り合う２個のＲＡＭセ
ルについては２本のワード線のうちのそれぞれ異なるワ
ード線が接続される。

【００２４】また、上記４個のＲＡＭセル50−1 〜50−
4 のうち、同一行に配置された２個のＲＡＭセル50−1
、50−3 は上記ビット線ＢＬ(n-1) とＢＬn に接続さ
れている。さらに、同一行に配置された２個のＲＡＭセ
ル50−2 、50−4 は上記ビット線ＢＬn とＢＬ(n+1) に
接続されている。すなわち、各ＲＡＭセルにはそれぞれ
２本のビット線が接続されるが、同一列で互いに隣り合
う２個のＲＡＭセルに関してはその２本のうち１本のビ
ット線は共通にされている。

【００２５】さらに、各プログラマブル論理回路セル毎
に、論理回路としてＣＭＯＳ型の２入力ＮＡＮＤゲート
回路11が設けられている。そして、このＮＡＮＤゲート
回路11の一方の入力ノード12と上記配線Ａとの間には、
上記ＲＡＭセル50−1 の一方の記憶データであるインバ
ータＩ1 の出力がゲートに供給されるＮチャネルＭＯＳ
トランジスタ13のソース、ドレイン間が挿入されてい
る。上記入力ノード12と上記配線Ｂとの間には、上記Ｒ
ＡＭセル50−1 の他方の記憶データであるインバータＩ
2 の出力がゲートに供給されるＮチャネルＭＯＳトラン
ジスタ14のソース、ドレイン間が挿入されている。上記
ＮＡＮＤゲート回路11の他方の入力ノード15と上記配線
Ｃとの間には、上記ＲＡＭセル50−3 の一方の記憶デー
タであるインバータＩ1 の出力がゲートに供給されるＮ
チャネルＭＯＳトランジスタ16のソース、ドレイン間が
挿入されている。上記入力ノード15と上記配線Ｄとの間
には、上記ＲＡＭセル50−3 の他方の記憶データである
インバータＩ2 の出力がゲートに供給されるＮチャネル
ＭＯＳトランジスタ17のソース、ドレイン間が挿入され
ている。

【００２６】上記ＮＡＮＤゲート回路11の出力ノード18
は上記配線Ｃ′に接続されている。上記出力ノード18と
上記配線Ａとの間には、上記ＲＡＭセル50−2 の一方の
記憶データであるインバータＩ1 の出力がゲートに供給
されるＮチャネルＭＯＳトランジスタ19のソース、ドレ
イン間が挿入されている。上記出力ノード18と上記配線
Ｄとの間には、上記ＲＡＭセル50−4 の一方の記憶デー
タであるインバータＩ1 の出力がゲートに供給されるＮ
チャネルＭＯＳトランジスタ20のソース、ドレイン間が
挿入されている。

【００２７】また、上記ＮＡＮＤゲート回路11の一方の
入力ノード12と電源電位（論理１に相当）との間にはＰ
チャネルＭＯＳトランジスタ21のソース、ドレイン間
が、他方の入力ノード15と電源電位との間にはＰチャネ
ルＭＯＳトランジスタ22のソース、ドレイン間がそれぞ
れ挿入されており、両ＭＯＳトランジスタ21、22のゲー
トは共にＮＡＮＤゲート回路11の出力ノード18に接続さ
れている。

【００２８】上記配線のうち、各ワード線はＭＯＳトラ
ンジスタのゲート電極と同じ配線、例えば多結晶シリコ
ン配線層を用いて構成され、各ビット線、配線Ｂ、
Ｂ′、Ｄはそれぞれ第１層目の金属（例えばアルミニウ
ム）配線層を用いて構成され、さらに配線Ａ、Ｃ、Ｃ′
はそれぞれ第２層目の金属（例えばアルミニウム）配線
層を用いて構成されている。なお、従来と同様に配線
Ｂ、Ｂ′Ｄを第２層目の金属配線層で、配線Ａ、Ｃ、
Ｃ′を第１層目の金属配線層で構成してもよい。

【００２９】また、上記ＲＡＭセル50−1 〜50−4 は、
従来と同様に、前記図７に示すように、ロー・デコーダ
51、カラム・デコーダ52、センス回路／書き込み回路53
と共に半導体記憶装置を構成している。

【００３０】図２は複数のプログラマブル論理回路セル
がマトリクス状態に配置されたプログラマブル論理回路
において、ある列で隣接して設けられている４個のＲＡ
Ｍセル50−(n-1) 、50−n 、50−(n+1) 、50−(n+2) を
抜き出して示している。また、図３は、図１のプログラ
マブル論理回路セルから論理回路を抜き出して示してい
る。

【００３１】さらに、図４は上記図１の回路を集積化し
た場合に１対のワード線ＷＬm0、ＷＬm1に接続され、互
いに隣接した２個のＲＡＭセルの一部の構成を示すパタ
ーン平面図である。図中、太い実線で示した部分は前記
トランスファゲート用のＮチャネルＭＯＳトランジスタ
Ｎ1 、Ｎ2 のソース、ドレイン領域となる拡散領域７１
である。また、前記ビット線ＢＬｎ、ＢＬ(n+1) 、…
及び配線Ｂ、Ｂ′、Ｄは第１層目のアルミニウム配線層
を用いて構成されており、ワード線ＷＬm0、ＷＬm1、…
はそれぞれ図中、小丸を付した第２層目のアルミニウム
配線層を用いて構成されている。また、図中、前記トラ
ンスファゲート用のＮチャネルＭＯＳトランジスタＮ1
、Ｎ2 のゲート電極72は、図中、左下がりの斜線を付
した多結晶シリコン配線層を用いて構成されている。そ
して、ビット線ＢＬn 、ＢＬ(n+1) 、…は、図中、右下
がりの破線による斜線を付したコンタクト73を介して上
記各拡散領域71に接続されている。また、ワード線ＷＬ
m0、ＷＬm1、…と各ゲート電極72との相互接続は、第２
層目のアルミニウム配線層からなるワード線と第１層目
のアルミニウム配線層とをビア・コンタクト74を介して
接続し、さらに第１層目のアルミニウム配線層と多結晶
シリコン配線層からなるゲート電極72とをコンタクト75
を介して接続することにより行われる。なお、図中の回
路部分とはこの場合もプログラマブル論理回路セルの他
の部分が形成される領域を示している。

【００３２】次に上記のように構成されたプログラマブ
ル論理回路の動作を説明する。まず、各ＲＡＭセルに対
するデータの書き込み動作及び各ＲＡＭセルからの読み
出し動作は次のようにして行われる。

【００３３】すなわち、図２において、ＲＡＭセルの各
列毎に２本ずつ設けられている２本のワード線ＷＬm0、
ＷＬm1のうち例えばＷＬm0を論理１にする。このとき、
このワード線ＷＬm0で選択されるＲＡＭセル50−(n-1)
、50−(n+1) に接続されているそれぞれ各２本のビッ
ト線ＢＬ(n-2) とＢＬ(n-1) 、ＢＬn とＢＬ(n+1) が前
記カラム・デコーダ52で選ばれ、読み出しみ時であれ
ば、ＲＡＭセル50−(n-1)、50−(n+1) のデータがビッ
ト線ＢＬ(n-2) とＢＬ(n-1) 、ＢＬn とＢＬ(n+1)を通
じて読み出しされ、書き込み時であれば、同じビット線
を介して各データがＲＡＭセル50−(n-1) 、50−(n+1)
に書き込まれる。

【００３４】次に２本のワード線ＷＬm0、ＷＬm1のうち
ＷＬm1を論理１にする。このとき、このワード線ＷＬm1
で選択されるＲＡＭセル50−n 、50−(n+2) に接続され
ているそれぞれ各２本のビット線ＢＬ(n-1) とＢＬn 、
ＢＬ(n+1) とＢＬ(n+2) が前記カラム・デコーダ52で選
ばれ、読み出しみ時であれば、これらＲＡＭセル50−n
、50−(n-2) のデータが対応するビット線ＢＬ(n-1)
とＢＬn 、ＢＬ(n+1) とＢＬ(n+2) それぞれを通じて読
み出しされ、書き込み時であれば、同じビット線を介し
て各データがＲＡＭセルに書き込まれる。なお、２本の
ワード線ＷＬm0、ＷＬm1のうちどちらを先に論理１に設
定してもよい。

【００３５】このようにすると、ＲＡＭセル１個当たり
のビット線の本数は実質的に１本となり、従来の２本の
ビット線を個別に持つＲＡＭセルとほぼ同じ面積で、図
中の縦方向に延長された配線を１本余分に設けることが
できる。この余分に設ける配線として前記の配線Ｂ、
Ｂ′もしくは配線Ｄのいずれかとすれば、図４のパター
ンにおける横方向の寸法を、前記図１０に示す従来例の
場合よりも配線１本分だけ短くすることができる。ま
た、図１０中の縦方向では２本のワード線を通しても１
個のセルの寸法は従来と変わらない。このため、多数の
セルを集積化する際にチップ面積の増大を防止すること
ができると共に歩留り良く製造をすることができる。

【００３６】次に、各ＲＡＭセルに対するデータの書き
込み後に、ＲＡＭセルの記憶データによって論理回路を
制御する際の動作を説明する。いま、例えば図１の回路
セルにおいて、ＲＡＭセル50−1 、50−3 でそれぞれ一
方の記憶データであるインバータＩ1 の出力が論理１、
ＲＡＭセル50−2 、50−4 でそれぞれ一方の記憶データ
であるインバータＩ1 の出力が論理０となるようにデー
タが記憶されているといる。このとき、図３においてＭ
ＯＳトランジスタ13、16がそれぞれオンし、ＭＯＳトラ
ンジスタ14、17がそれぞれオフするため、配線ＡとＣの
信号がＮＡＮＤゲート回路11に供給され、このＮＡＮＤ
ゲート回路11の出力が配線Ｃ′を介して隣接するプログ
ラマブル論理回路セルに供給される。

【００３７】また、ＲＡＭセル50−1 、50−3 でそれぞ
れ他方の記憶データであるインバータＩ2 の出力が論理
１、ＲＡＭセル50−2 、50−4 でそれぞれ一方の記憶デ
ータであるインバータＩ1 の出力が論理０となるように
データが記憶されている場合には、図３においてＭＯＳ
トランジスタ14、17がそれぞれオンし、ＭＯＳトランジ
スタ13、16がそれぞれオフするため、配線ＢとＤの信号
がＮＡＮＤゲート回路11に供給され、このＮＡＮＤゲー
ト回路11の出力が配線Ｃ′を介して隣接するプログラマ
ブル論理回路セルに供給される。

【００３８】このようにして各ＲＡＭセルの記憶データ
に応じてＮＡＮＤゲート回路11に対する入力と出力が変
更され、プログラマブル論理回路全体で所望の機能が得
られるように回路設定することができる。

【００３９】ところで、前記図９に示す従来回路では、
本発明の図３の回路中のＰチャネルＭＯＳトランジスタ
21、22に相当するものは設けられていない。図９中の各
ＮチャネルＭＯＳトランジスタ62、63、64、65は配線
Ａ、Ｂ、Ｃ、Ｄに伝達される信号を選択してＮＡＮＤゲ
ート回路61に供給する。そして論理１の信号が通過する
とき、この信号電位がＮチャネルＭＯＳトランジスタの
バックゲート・バイアス効果により低下することが知ら
れている。電位が下がったとしても論理的には１である
ため、ＮＡＮＤゲート回路61には所定の出力が得られ
る。しかし、ＣＭＯＳ型のＮＡＮＤゲート回路61を構成
するＰチャネル及びＮチャネルのＭＯＳトランジスタの
ゲートには電源電位よりも低下した信号電位が供給され
るので、完全にオフ状態となるべきはずのＰチャネルＭ
ＯＳトランジスタに電流が流れる場合がある。このと
き、ＮチャネルのＭＯＳトランジスタはオン状態なの
で、電源と接地との間に貫通電流が流れ、消費電流が非
常に大きなものとなる。

【００４０】この発明による図３の回路では、ＮＡＮＤ
ゲート回路11の入力ノード12、15と電源電位との間にＰ
チャネルＭＯＳトランジスタ21、22が挿入されており、
そのゲートにはＮＡＮＤゲート回路11の出力ノード18の
信号が供給されている。いま、例えばＮチャネルＭＯＳ
トランジスタ13を介してＮＡＮＤゲート回路11の一方の
入力ノード12に電源電位よりも低下した論理１の信号電
位が供給されたとする。このとき、ＮＡＮＤゲート回路
11の出力ノード18の信号は論理は０となり、この信号が
ゲートに入力するＰチャネルＭＯＳトランジスタ21はオ
ン状態になり、ＮＡＮＤゲート回路11の一方の入力ノー
ド12の信号電位は電源電位まで持ち上げられる。従っ
て、従来のようなＮＡＮＤゲート回路における貫通電流
は発生せず、従来に比べて消費電流を削減することがで
きる。

【００４１】なお、この発明は上記実施例に限定される
ものではなく、種々の変形が可能であることはいうまで
もない。例えば、上記実施例では１本のビット線を２個
のＲＡＭセルで共有する場合について説明したが、さら
に３個以上のＲＡＭセルで１本のビット線を共有させる
ようにしてもよい。

【００４２】さらにこの発明は１個のＲＡＭセルに複数
のビット線対を持つ記憶装置、例えばデュアル・ポート
ＲＡＭ等の半導体記憶装置にも実施が可能であることは
いうまでもない。また、その他、連想メモリ、マイクロ
コンピュータに内蔵されるレジスタ回路等の記憶装置、
さらにはロジック回路を含まないＲＡＭセルマトリクス
そのものにも実施することができる。

【００４３】

【発明の効果】以上説明したようにこの発明によれば、
従来に比べて１セル当たりのサイズを縮小でき、これに
よりチップ面積の増大を防止することができると共に歩
留り良く製造できる半導体記憶装置及び論理回路を提供
することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るプログラマブル論理
回路で使用されるプログラマブル論理回路セル１個分の
構成を示す回路図。

【図２】上記実施例のプログラマブル論理回路において
ある列で隣接して設けられている複数のＲＡＭセルを抜
き出して示す図。

【図３】図１のプログラマブル論理回路セルから論理回
路を抜き出して示す図。

【図４】図１のプログラマブル論理回路を集積化した際
の一部のパターン平面図。

【図５】ランダム・アクセス・メモリセル（ＲＡＭセ
ル）の回路図。

【図６】図５のランダム・アクセス・メモリセルの一部
を具体化して示す回路図。

【図７】図５のＲＡＭセルを多数マトリクス状に配置し
て構成される半導体記憶装置のブロック図。

【図８】従来のプログラマブル論理回路セルの回路図。

【図９】図８の回路から一部を抜き出して示す図。

【図１０】図８のプログラマブル論理回路を集積化した
際の一部のパターン平面図。

【符号の説明】

50−1 〜50−4 ，50−(n-1) ，50−n ，50−(n+1) ，50
−(n+2) …ＲＡＭセル、ＷＬm0，ＷＬm1，ＷＬ(m+1)0，
ＷＬ(m+1)1…ワード線、Ａ，Ｂ，Ｂ′，Ｃ，Ｃ′，Ｄ…
配線、ＢＬ(n-2) ，ＢＬ(n-1) ，ＢＬn ，ＢＬ(n+1) ，
ＢＬ(n+2) …ビット線、11…２入力ＮＡＮＤゲート回
路、13，14，16，17，19，20…ＮチャネルＭＯＳトラン
ジスタ、21，22…ＰチャネルＭＯＳトランジスタ。

Claims

【特許請求の範囲】

【請求項１】列状に配置された複数の記憶回路セル
と、上記複数の記憶回路セルをアクセスするための信号が伝
達される複数の信号線からなり、上記複数の記憶回路セ
ルのうち互いに隣り合う２つの記憶回路セルについては
異なる信号線が接続される記憶回路セルアクセス線と、上記複数の各記憶回路セルに対する書き込みデータ及び
各記憶回路セルからの読み出しデータが伝達される複数
の信号線からなり、上記複数の記憶回路セルのうち互い
に隣り合う２つの記憶回路セルについては同一の信号線
が接続されるデータ線とを具備したことを特徴とする半
導体記憶回路。
【請求項２】前記複数の記憶回路セルのそれぞれがス
タティック型ＲＡＭセルである請求項１の半導体記憶回
路。
【請求項３】列状に配置された複数の記憶回路セル
と、上記複数の記憶回路セルをアクセスするための信号が伝
達される複数の信号線からなり、上記複数の記憶回路セ
ルのうち互いに隣り合う２つの記憶回路セルについては
異なる信号線が接続される記憶回路セルアクセス線と、上記複数の各記憶回路セルに対する書き込みデータ及び
各記憶回路セルからの読み出しデータが伝達される複数
の信号線からなり、上記複数の記憶回路セルのうち互い
に隣り合う２つの記憶回路セルについては同一の信号線
が接続されるデータ線と、上記複数の記憶回路セルの記憶内容を選択的に取り出す
選択手段と、上記選択手段の出力が供給される論理ゲート回路を具備
したことを特徴とする論理回路。
【請求項４】それぞれ一端に入力信号が与えられる第
１チャネルＭＯＳトランジスタからなる複数のスイッチ
手段と、上記複数のスイッチ手段の各他端が複数の各入力ノード
にそれぞれ接続された論理ゲート回路と、上記論理ゲート回路の複数の各入力ノードと所定電位と
の間にソース、ドレイン間がそれぞれ接続され、各ゲー
トが上記論理ゲート回路の出力ノードに接続された複数
の第２チャネルＭＯＳトランジスタとを具備したことを
特徴とする論理回路。