JP2005197345A - 半導体装置 - Google Patents

Abstract

【課題】 ＣＡＭにおけるメモリセル面積の縮小化を図る。
【解決手段】 データ線（Ｄ０，Ｄ１）を第１記憶部（ＭＡ）及び第２記憶部（ＭＢ）とで共有し、また、第１比較データ線（ＣＤ０）に結合された第１トランジスタ（ＭＣ０）と、第１記憶部の記憶ノードに結合された第２トランジスタ（ＭＣＡ）とを直列接続して第１比較回路（１１）を形成し、第２比較データ線（ＣＤ１）に結合された第３トランジスタ（ＭＣ１）と、上記第２記憶部の記憶ノードに結合された第４トランジスタ（ＭＣＢ）とを直列接続して第２比較回路（１２）を形成することは、拡散層や配線層のレイアウトにおける対称性を向上させ、メモリセルをその中心を通る中心線に対して線対称となるレイアウトの容易化を達成する。それにより製造プロセス条件を最適化し易くなり、製造プロセスのばらつきが低減されてメモリセルの微細化が達成される。
【選択図】 図１

Description

本発明は、コンテントアドレッサブルメモリ（「ＣＡＭ」と略記する）を含む半導体装置、さらにはそれにおけるレイアウト技術に関し、例えばルータ用ＬＳＩに適用して有効な技術に関する。

半導体集積回路の微細化が進むにつれ、露光装置の波長をＧ波からＩ波、さらにはエキシマレーザへと短く対応してきた。しかし、微細化の要求は装置の短波長化の進歩よりも早く、近年では波長以下のパターン寸法を加工する必要に迫られている。パターン寸法が波長以下になると鍵状にながったような複雑なパターンではレイアウトに忠実にパターンを形成できなくなり、メモリセルの対称性を崩す原因となる。しかし、従来はｐウェル領域の基板へのコンタクトをとるために拡散層の形を鍵状に曲げる必要があり、そのことが対称性を悪くし、微細化を阻害していた。それを解決するため、ＳＲＡＭを構成するインバータが形成されたｐウェル領域が二つに分割され、ｎウェル領域の両端に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウェル領域やビット線に平行に走るように形成することによって拡散層が複雑な形状となるのを回避して微細化を容易にした技術が知られている（例えば特許文献１参照）。

また、インターネット通信回線網において異なるネットワークアドレス間のパケットの中継および方路選択を行うルータ用ＬＳＩに用いられるメモリとして、ＣＡＭが知られている。そのようなＣＡＭの一例として、メモリセルにデータ比較マスクの２ビットの情報を記憶し、入力データとの比較結果を比較一致線へ出力するようにしたターナリ型メモリが知られている（例えば特許文献２参照）。

特開２００１−２８４０１号公報（図１）

米国特許第６，１５４，３８４号明細書

ＣＡＭについて本願発明者が検討したところ、以下に掲げるように種々の課題が見いだされた。

ＣＡＭの製造コストを低減するには、ＣＡＭの歩留りを改善することが必要とされる。また、同一チップに多くのＣＡＭを搭載することによってＬＳＩの性能を向上させることができるが、そのためにはＣＡＭにおけるメモリセルの面積を低減することが必要とされる。ＣＡＭの消費電力や動作速度の改善を図るにはＣＡＭを小さく形成することでＣＡＭ内の配線長を可能な限り短くすることが有効とされる。ＣＡＭから読出されたデータの信頼性を向上するには読み出し用データ線のノイズを低減する必要がある。

しかしながら、上記特許文献１では、６個のＭＯＳトランジスタによって形成されるＳＲＡＭセルのレイアウトについて記載されているものの、ＣＡＭの最適な回路及びそのレイアウトについては記載されてない。また、上記特許文献２によれば、メモリセル回路に対象性の無い部分があるために小面積でプロセスばらつきの少ない対象的レイアウトを行うことは困難であること考えられる。

本発明の目的は、ＣＡＭにおけるメモリセル面積の縮小化を図るための技術を提供することにある。

本発明の別の目的は、ＣＡＭにおける比較一致線のノイズを低減するための技術を提供することにある。

本発明の別の目的は、ＣＡＭにおけるデータ読み出し用データ線のノイズを低減するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、ワード線と、それに交差するように配置されたデータ線と、上記ワード線と上記データ線との交差する箇所に配置されたメモリセルと、比較用データを取り込むための比較データ線と、上記比較データ線を介して伝達された比較用データと上記メモリセルの記憶データとの比較結果を得るための比較一致線と含んで半導体記憶装置が構成されるとき、上記メモリセルは、第１記憶部と、それとは別個に配置され第２記憶部と、上記比較データ線を介して伝達された比較用データと上記第１記憶部及び上記第２記憶部の記憶データとを比較可能な比較手段とを含み、上記データ線は、上記第１記憶部及び上記第２記憶部とで共有され、上記比較データ線は、第１比較データ線と、第２比較データ線とを含み、上記比較手段は、上記第１比較データ線に結合された第１トランジスタと、上記第１記憶部の記憶ノードに結合された第２トランジスタとが直列接続されて成る第１比較回路と、上記第２比較データ線に結合された第３トランジスタと、上記第２記憶部の記憶ノードに結合された第４トランジスタとが直列接続されて成る第２比較回路とを含む。

上記の手段によれば、上記データ線を上記第１記憶部及び上記第２記憶部とで共有し、また、上記第１比較データ線に結合された第１トランジスタと、上記第１記憶部の記憶ノードに結合された第２トランジスタとを直列接続して第１比較回路を形成し、上記第２比較データ線に結合された第３トランジスタと、上記第２記憶部の記憶ノードに結合された第４トランジスタとを直列接続して第２比較回路を形成することは、拡散層や配線層のレイアウトにおける対称性を向上させ、メモリセルをその中心を通る中心線に対して線対称となるレイアウトの容易化を達成する。メモリセルは、その中心を通る中心線に対して線対称となるようにレイアウトされることにより製造プロセス条件を最適化し易くなる。それにより、製造プロセスのばらつきが少なくなり、メモリセルの微細化が可能になり、ひいては半導体チップ面積の縮小化、チップの取得数や歩留りの改善により、製造コストの低減を達成する。

このとき、上記ワード線は、上記第１記憶部に対応して配置された第１ワード線と、上記第２記憶部に対応して配置された第２ワード線とを含んで構成することができる。

また、ゲート電極が互いに同一方向に揃えて形成された複数のトランジスタを含み、且つ、ゲート形成方向を軸として線対称になるようにレイアウトすることができる。

上記第２トランジスタのゲート電極と、上記第１記憶部において上記第２トランジスタに結合されたゲート電極とが共通化され、上記第４トランジスタのゲート電極と、上記第２記憶部において上記第４トランジスタに結合されたゲート電極とが共通化されることにより、余分なコンタクトや電極を不要とする。

上記第１比較回路と上記第２比較回路とが、共通のコンタクトホールを介して上記比較一致線に共通接続されることにより、コンタクト数の低減を達成する。

そして、上記メモリセルは、相補レベルの一対の記憶ノードを備えた第１記憶部と、それとは別個に配置され、相補レベルの一対の記憶ノードを備えた第２記憶部と、上記比較データ線を介して伝達された比較用データと上記第１記憶部及び上記第２記憶部の記憶データとを比較可能な比較手段とを含み、上記データ線は、上記第１記憶部及び上記第２記憶部とで共有され、上記比較データ線は、第１比較データ線と、第２比較データ線と、第３比較データ線と、第４比較データ線とを含み、上記比較手段は、上記第１比較データ線に結合された第５トランジスタと、上記第１記憶部における一方の記憶ノードに結合された第６トランジスタとが直列接続されて成る第１比較回路と、上記第１記憶部における他方の記憶ノードに結合された第７トランジスタと、上記第２比較データ線に結合された第７トランジスタとが直列接続されて成る第２比較回路と、上記第３比較データ線に結合された第９トランジスタと、上記第２記憶部における一方の記憶ノードに結合された第１０トランジスタとが直列接続されて成る第３比較回路と、上記第２記憶部における他方の記憶ノードに結合された第１１トランジスタと、上記第４比較データ線に結合された第１２トランジスタとが直列接続されて成る第４比較回路とを含んで構成することができる。

かかる構成においても、コンタクト数の低減を達成するため、上記第６トランジスタのゲート電極と、上記第１記憶部において上記第６トランジスタに結合されたゲート電極とを共通化し、上記第７トランジスタのゲート電極と、上記第１記憶部において上記第７トランジスタに結合されたゲート電極とを共通化し、上記第１０トランジスタのゲート電極と、上記第２記憶部において上記第１０トランジスタに結合されたゲート電極とを共通化し、上記第１１トランジスタのゲート電極と、上記第２記憶部において上記第１１トランジスタに結合されたゲート電極とを共通化すると良い。

また、コンタクトホールの数の低減を図るため、上記第１比較回路と第３比較回路は共通のコンタクトホールを介して上記比較一致線に共通接続させ、上記第２比較回路と第４比較回路も共通のコンタクトホールを介して上記比較一致線に共通接続させると良い。

上記データ線と上記比較データ線とは同一配線層によって形成され、且つ、上記データ線と上記比較データ線との間には電源配線が介在され、電源配線がシールド機能を発揮させることにより、上記データ線におけるノイズ低減を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、メモリセルにおける拡散層や配線層のレイアウトにおける対称性を向上させることにより、ＣＡＭにおけるメモリセル面積の縮小化を図ることができる。また、電源配線を利用してシールドすることにより、比較一致線のノイズや、データ読み出し用データ線のノイズを低減することができる。

図２０には、本発明にかかる半導体装置の一例であるルータ用ＬＳＩが示される。このルータ用ＬＳＩ２００は、所定のプログラムに従ってパケットデータに含まれる宛先アドレス情報に従って当該パケットの転送処理を行うルーティングプロセッサ２０１と、このルーティングプロセッサ２０１から伝達された宛先アドレスに対応するＩＰアドレス情報をルーティングテーブルを使って検索するためのＩＰアドレス検索部２１０と、このＩＰアドレス検索部２１０で検索されたＩＰアドレス情報に対応するルーティング情報を出力するためのルーティング情報出力部２２０とを含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。ルーティングプロセッサ２０１は、上記ルーティング情報出力部２２０から伝達されたルーティング情報に従ってパケットデータの転送処理を行う。上記ＩＰアドレス検索部２１０は、特に制限されないが、複数のＣＡＭがアレイ状に配列されたＣＡＭアレイ２１１と、入力されたアドレス情報をデコードするためのデコーダ２１２と、上記ＣＡＭアレイ２１１に対してデータの入出力を行うための直接周辺回路２１３と、上記ＣＡＭアレイ２１１から出力されたデータをエンコードするためのエンコーダ２１５と、上記ＣＡＭアレイ２１１についてのリードライト制御を行うためのリードライト制御部２１７とを含んで成る。上記ルーティング情報出力部２２０は、特に制限されないが、ルーティング情報がＩＰアドレスとの関係で記憶されたＲＡＭアレイ２２１、上記ＩＰアドレス検索部２１０での検索結果をデコードするデコーダ２２２、ＲＡＭアレイ２２１に対してデータの入出力を行うための直接周辺回路２２３を含む。上記デコーダ２２２のデコード結果に基づいてＲＡＭアレイ２２１から対応するルーティング情報が読み出され、それが直接周辺回路２２３を介してルーティングプロセッサ２０１に伝達されるようになっている。

図１６にはＣＡＭアレイ２１１及び直接周辺回路２１３の構成例が示される。

ＣＡＭアレイ２１１は、特に制限されないが、複数組のワード線ＷＡ（０），ＷＢ（０）、ＷＡ（１），ＷＢ（１）〜ＷＡ（ｍ−１），ＷＢ（ｍ−１）と、それに交差するように配列されたビット線Ｄ０（０），Ｄ１（０）、Ｄ０（１），Ｄ１（１）、Ｄ０（ｎ−１），Ｄ１（ｎ−１）、比較線ＣＤ０（０），ＣＤ１（０）、ＣＤ０（１），ＣＤ１（１）、ＣＤ０（ｎ−１），ＣＤ１（ｎ−１）とを有し、それらの交差箇所に、それぞれ対応するメモリセルＭＣ（０，０）〜ＭＣ（０，ｎ−１）、ＭＣ（１，０）〜ＭＣ（１，ｎ−１）、ＭＣ（ｍ−１，０）〜ＭＣ（ｍ−１，ｎ−１）が設けられる。また、メモリセルＭＣ（０，０）〜ＭＣ（０，ｎ−１）には比較一致線ＭＡＴＣＨ（０）が共通接続され、メモリセルＭＣ（１，０）〜ＭＣ（１，ｎ−１）には比較一致線ＭＡＴＣＨ（１）が共通接続され、メモリセルＭＣ（ｍ−１，０）〜ＭＣ（ｍ−１，ｎ−１）には比較一致線ＭＡＴＣＨ（ｍ−１）が共通接続される。さらに上記比較一致線ＭＡＴＣＨ（０），ＭＡＴＣＨ（１），ＭＡＴＣＨ（ｍ−１）はエンコーダ２１５に接続される。

直接周辺回路２１３は、特に制限されないが、ライトアンプＷＡＰ（０），ＷＡＰ（１）〜ＷＡＰ（ｎ−１）、センスアンプＳＡＰ（０），ＳＡＰ（１）〜ＳＡＰ（ｎ−１）、比較データアンプＣＤＡ（０），ＣＤＡ（１）〜ＣＤＡ（ｎ−１）、及び外部との間で信号の入出力を可能とする入出力回路Ｉ／Ｏ（０），Ｉ／Ｏ（１）〜Ｉ／Ｏ（ｎ−１）を含む。入出力回路Ｉ／Ｏ（０）はデータＤ（０），ＤＭ（０）を選択的に内部に取り込むことができ、また、データＤＱ（０），ＤＭＱ（０）を選択的に外部出力することができる。入出力回路Ｉ／Ｏ（１）はデータＤ（１），ＤＭ（１）を選択的に内部に取り込むことができ、また、データＤＱ（１），ＤＭＱ（１）を選択的に外部出力することができる。入出力回路Ｉ／Ｏ（ｎ−１）はデータＤ（ｎ−１），ＤＭ（ｎ−１）を選択的に内部に取り込むことができ、また、データＤＱ（ｎ−１），ＤＭＱ（ｎ−１）を選択的に外部出力することができる。比較データアンプＣＤＡ（０）は、比較制御部２１６の制御により比較データ入力信号ＣＤ（０）と、比較マスク信号ＣＭ（０）により比較データ線ＣＤ０（０）とＣＤ１（０）を制御する。比較データアンプＣＤＡ（１）は、比較制御部２１６の制御により比較データ入力信号ＣＤ（１）と、比較マスク信号ＣＭ（１）より比較データ線ＣＤ０（１）とＣＤ１（１）を制御する。比較データアンプＣＤＡ（ｎ−１）は、比較制御部２１６の制御により比較データ入力信号ＣＤ（ｎ−１）と、比較マスク信号ＣＭ（ｎ−１）より比較データ線ＣＤ０（ｎ−１１）とＣＤ１（ｎ−１）を制御する。

比較制御部２１６は、比較イネーブル信号ＣＥによって選択的にイネーブル状態とされ、ＲＡＭアレイ２２１からルーティング情報を読み出すためのアドレス信号ＡＤＲＱ、制御を行うための一致信号ＭＡＴＣＨ、多重一致信号ＭＵＬＴＩを出力する。リードライト制御部２１７には、アドレス信号ＡＤＲ、読み出しの有効性を示すリードイネーブル信号ＲＥ、書き込みの有効性を示すライトイネーブル信号ＷＥが入力される。このアドレス信号ＡＤＲがデコーダ２１２でデコードされることによって、ワード線ＷＡ（０），ＷＢ（０）、ＷＡ（１），ＷＢ（１）〜ＷＡ（ｍ−１），ＷＡ（ｍ−１）を選択レベルに駆動するための信号を生成する。

図１には、上記ＣＡＭアレイ２１１における複数のメモリセルのうちの一つであるメモリセルＭＣ（０，０）の構成例が代表的に示される。尚、他のメモリセルはメモリセルＭＣ（０，０）と同一構成とされる。

このメモリセルＭＣ（０，０）はターナリ型と称されるもので、第１ワード線ＷＡ、第２ワード線ＷＢ、比較一致線ＭＡＴＣＨと、第１データ線ＤＯ、第２データ線Ｄ１、第１比較データ線ＣＤ０、第２比較データ線ＣＤ１とが交差するように配置され、それらの交差箇所に第１記憶部ＭＡ、第２記憶部ＭＢ、第１比較回路１１、第２比較回路１２が配置されて成る。

第１記憶部ＭＡは、ｐチャネル型ＭＯＳトランジスタＭＬ０Ａとｎチャネル型ＭＯＳトランジスタＭＤ０Ａとが直列接続されてなる第１インバータと、ｐチャネル型ＭＯＳトランジスタＭＬ１Ａとｎチャネル型ＭＯＳトランジスタＭＤ１Ａとが直列接続されて成る第２インバータとがループ状に結合されて成る。上記ｐチャネル型ＭＯＳトランジスタＭＬ０Ａ，ＭＬ１Ａのソース電極は高電位側電源Ｖｄｄに結合され、上記ｎチャネル型ＭＯＳトランジスタＭＤ０Ａ，ＭＤ１Ａのソース電極は低電位側電源Ｖｓｓに結合される。第１記憶部ＭＡは第１記憶ノード１３と第２記憶ノード１４とを有する。第１記憶ノード１３はトランスファＭＯＳとされるｎチャネル型ＭＯＳトランジスタＭＴ０Ａを介して上記第１データ線Ｄ０に結合され、第２記憶ノード１４は、トランスファＭＯＳとされるｎチャネル型ＭＯＳトランジスタＭＴ１Ａを介して第２データ線Ｄ１に結合される。このｎチャネル型ＭＯＳトランジスタＭＴ０Ａ，ＭＴ１Ａのゲート電極は第１ワード線ＷＡに結合され、この第１ワード線ＷＡがハイレベルに駆動されたときにｎチャネル型ＭＯＳトランジスタＭＴ０Ａ，ＭＴ１Ａが導通され、第１記憶部ＭＡからのデータ読み出しや第１記憶部ＭＡへのデータ書き込みが可能とされる。

第２記憶部ＭＢは、ｐチャネル型ＭＯＳトランジスタＭＬ０Ｂとｎチャネル型ＭＯＳトランジスタＭＤ０Ｂとが直列接続されてなる第１インバータと、ｐチャネル型ＭＯＳトランジスタＭＬ１Ｂとｎチャネル型ＭＯＳトランジスタＭＤ１Ｂとが直列接続されて成る第２インバータとがループ状に結合されて成る。上記ｐチャネル型ＭＯＳトランジスタＭＬ０Ｂ，ＭＬ１Ｂのソース電極は高電位側電源Ｖｄｄに結合され、上記ｎチャネル型ＭＯＳトランジスタＭＤ０Ｂ，ＭＤ１Ｂのソース電極は低電位側電源Ｖｓｓに結合される。第２記憶部ＭＢは第１記憶ノード１５と第２記憶ノード１６とを有する。第１記憶ノード１５はトランスファＭＯＳとされるｎチャネル型ＭＯＳトランジスタＭＴ０Ｂを介して上記第１データ線Ｄ０に結合され、第２記憶ノード１６は、トランスファＭＯＳとされるｎチャネル型ＭＯＳトランジスタＭＴ１Ｂを介して第２データ線Ｄ１に結合される。このｎチャネル型ＭＯＳトランジスタＭＴ０Ｂ，ＭＴ１Ｂのゲート電極は第２ワード線ＷＢに結合され、この第２ワード線ＷＢがハイレベルに駆動されたときにｎチャネル型ＭＯＳトランジスタＭＴ０Ｂ，ＭＴ１Ｂが導通され、第２記憶部ＭＢからのデータ読み出しや第２記憶部ＭＢへのデータ書き込みが可能とされる。

第１比較回路１１は、二つのｎチャネル型ＭＯＳトランジスタＭＣＡ，ＭＣ０が直列接続されて成る。ｎチャネル型ＭＯＳトランジスタＭＣＡのドレイン電極は比較一致線ＭＡＴＣＨに結合され、ｎチャネル型ＭＯＳトランジスタＭＣＡのゲート電極は第１記憶部ＭＡの第１記憶ノード１３に結合される。ｎチャネル型ＭＯＳトランジスタＭＣ０のソース電極は低電位側電源Ｖｓｓに結合され、ｎチャネル型ＭＯＳトランジスタＭＣ０のゲート電極は第１比較データ線ＣＤ０に結合される。

第２比較回路１２は、二つのｎチャネル型ＭＯＳトランジスタＭＣＢ，ＭＣ１が直列接続されて成る。ｎチャネル型ＭＯＳトランジスタＭＣＢのドレイン電極は比較一致線ＭＡＴＣＨに結合され、ｎチャネル型ＭＯＳトランジスタＭＣＢのゲート電極は第２記憶部ＭＢの第１記憶ノード１５に結合される。ｎチャネル型ＭＯＳトランジスタＭＣ１のソース電極は低電位側電源Ｖｓｓに結合され、ｎチャネル型ＭＯＳトランジスタＭＣ１のゲート電極は第２比較データ線ＣＤ１に結合される。

図１８には上記入出力回路Ｉ／Ｏ（０）の構成例が示される。尚、入出力回路Ｉ／Ｏ（１）〜Ｉ／Ｏ（ｎ−１）は、上記入出力回路Ｉ／Ｏ（０）と同一構成とされる。

上記入出力回路Ｉ／Ｏ（０）は、データを内部に取り込むための入力部ＩＮＰと、データを外部出力するための出力部ＯＵＴＰとを含む。入力部ＩＮＰは、選択信号ＳＥＬによって活性化される２入力アンドゲート１８２、選択信号ＳＥＬの論理反転信号によって活性化される２入力アンドゲート１８３と、アンドゲート１８２の出力信号と、アンドゲート１８３の出力信号とのオア論理を得るオアゲート１８１とを含む。選択信号ＳＥＬがハイレベルの場合には、入力データＤ（０）がアンドゲート１８２を介して取り込まれ、選択信号ＳＥＬがローレベルの場合には、入力データＤＭ（０）がアンドゲート１８３を介して取り込まれる。これにより、ライトアンプＷＡＰ（０）に供給されるデータＤＩを、Ｄ（０）とＤＭ（０）とに経時的に分けることができる。

また、出力部ＯＵＴＰは、上記選択信号ＳＥＬとデータ出力イネーブル信号ＤＱＥＮとのアンド論理を得るアンドゲート１８４と、上記選択信号ＳＥＬの論理反転信号とデータ出力イネーブル信号ＤＱＥＮとのアンド論理を得るアンドゲート１８５と、上記アンドゲート１８４の出力信号に基づいてセンスアンプＳＡＰ（０）からの出力データＤＱをラッチ可能なラッチ回路１８６と、上記アンドゲート１８５の出力信号に基づいてセンスアンプＳＡＰ（０）からの出力データＤＱをラッチ可能なラッチ回路１８７とを含む。選択信号ＳＥＬがハイレベルの場合には、アンドゲート１８４の出力信号に基づいて出力データＤＱがラッチ回路１８６を介して外部出力され、選択信号ＳＥＬがローレベルの場合には、アンドゲート１８５の出力に基づいて出力データＤＱがラッチ回路１８７を介して外部出力される。

上記選択信号ＳＥＬの論理はリードライト制御回路２１７によって制御される。例えばリードライト制御回路２１７は、ワード線ＷＡが選択レベルに駆動される場合に選択信号ＳＥＬをハイレベルに制御し、ワード線ＷＢが選択レベルに駆動される場合に選択信号ＳＥＬをローレベルに制御する。これにより、上記選択信号ＳＥＬがハイレベルの場合には、入力データＤ（０）を第１記憶部ＭＡへ書き込んだり、第１記憶部ＭＡの記憶データを読み出してラッチ回路１８６を介してデータＤＱ（０）として外部出力したりすることができ、また、上記選択信号ＳＥＬがローレベルの場合には、入力データＤＭ（０）を第２記憶部ＭＢへ書き込んだり、第２記憶部ＭＢの記憶データを読み出してラッチ回路１８７を介してデータＤＭＱ（０）として外部出力したりすることができる。

図２には、上記メモリセルＭＣ（０，０）の真理値表が示される。この真理値表において、「Ｈ」はハイレベル、「Ｌ」はローレベル、「０」は論理値“０”を示し、「１」は論理値“１”を示し、「Ｍ」は情報保持状態を示し、「Ｚ」は高インピーダンス状態を示す。上記メモリセルＭＣ（０，０）のオペレーションには、ライト動作、リード動作、比較動作、非動作がある。

ライト操作について説明する。ライト動作では、第１比較データ線ＣＤ０及び第２比較データ線ＣＤ１はローレベルに固定されることによって比較一致線ＭＡＴＣＨが高インピーダンス状態にされる。

第１ワード線ＷＡ，ＷＢの双方がハイレベルに駆動された場合には、第１記憶部ＭＡ及び第２記憶部ＭＢの双方に対して同一データの同時書き込みを行うことができる。例えば第１データ線Ｄ０をローレベル、第２データ線Ｄ１をハイレベルとすることで、第１記憶部ＭＡ及び第２記憶部ＭＢの双方に論理値“０”の書き込みを行うことができ、第１データ線Ｄ０をハイレベル、第２データ線Ｄ１をローレベルとすることで、第１記憶部ＭＡ及び第２記憶部ＭＢの双方に論理値“１”の書き込みを行うことができる。また、第１ワード線ＷＡのみをハイレベルに駆動した場合において、第１データ線Ｄ０をローレベル、第２データ線Ｄ１をハイレベルとすることで、第１記憶部ＭＡに論理値“０”の書き込みを行うことができ、第１データ線Ｄ０をハイレベル、第２データ線Ｄ１をローレベルとすることで、第１記憶部ＭＡに論理値“１”の書き込みを行うことができる。このとき、第２記憶部ＭＢは情報保持状態とされる。そして、第２ワード線ＷＢのみをハイレベルに駆動した場合において、第１データ線Ｄ０をローレベル、第２データ線Ｄ１をハイレベルとすることで、第２記憶部ＭＢに論理値“０”の書き込みを行うことができ、第１データ線Ｄ０をハイレベル、第２データ線Ｄ１をローレベルとすることで、第２記憶部ＭＢに論理値“１”の書き込みを行うことができる。このとき、第１記憶部ＭＡは情報保持状態とされる。

次に、リード動作について説明する。リード動作では、第１比較データ線ＣＤ０及び第２比較データ線ＣＤ１はローレベルに固定されることによって比較一致線ＭＡＴＣＨが高インピーダンス状態にされる。

第１ワード線ＷＡをハイレベル、第２ワード線ＷＢをローレベルとすることで、第１データ線Ｄ０，第２データ線Ｄ１を介して第１記憶部ＭＡの記憶情報を読み出すことができる。また、第１ワード線ＷＡをローレベル、第２ワード線ＷＢをハイレベルとすることで、第１データ線Ｄ０，第２データ線Ｄ１を介して第２記憶部ＭＢの記憶情報を読み出すことができる。

次に、比較動作について説明する。比較動作においては、第１ワード線ＷＡ及び第２ワード線ＷＢはローレベル、第１データ線Ｄ０及び第２データ線Ｄ１はハイレベルに固定される。

第１記憶部ＭＡに論理値“０”が書き込まれ、第２記憶部ＭＢに論理値“０”が書き込まれている状態で、第１比較データ線ＣＤ０がハイレベル、第２比較データ線ＣＤ１がローレベルとされた場合には、比較一致線ＭＡＴＣＨは高インピーダンス状態とされる。

第１記憶部ＭＡに論理値“０”が書き込まれ、第２記憶部ＭＢに論理値“１”が書き込まれている状態で、第１比較データ線ＣＤ０がハイレベル、第２比較データ線ＣＤ１がローレベルとされた場合には、比較一致線ＭＡＴＣＨは高インピーダンス状態とされる。

第１記憶部ＭＡに論理値“１”が書き込まれ、第２記憶部ＭＢに論理値“０”が書き込まれている状態で、第１比較データ線ＣＤ０がハイレベル、第２比較データ線ＣＤ１がローレベルとされた場合には、第１比較回路１１を形成するｎチャネル型ＭＯＳトランジスタＭＣＡ，ＭＣ０の双方が導通されることにより、比較一致線ＭＡＴＣＨはローレベルにされる。

第１記憶部ＭＡに論理値“１”が書き込まれ、第１記憶部ＭＢに論理値“１”が書き込まれている状態で、第１比較データ線ＣＤ０がハイレベル、第２比較データ線ＣＤ１がローレベルとされた場合には、第１比較回路１１を形成するｎチャネル型ＭＯＳトランジスタＭＣＡ，ＭＣ０の双方が導通されることにより、比較一致線ＭＡＴＣＨはローレベルにされる。

第１記憶部ＭＡに論理値“０”が書き込まれ、第２記憶部ＭＢに論理値“０”が書き込まれている状態で、第１比較データ線ＣＤ０がローレベル、第２比較データ線ＣＤ１がハイレベルとされた場合には、比較一致線ＭＡＴＣＨは高インピーダンス状態とされる。

第１記憶部ＭＡに論理値“０”が書き込まれ、第２記憶部ＭＢに論理値“１”が書き込まれている状態で、第１比較データ線ＣＤ０がローレベル、第２比較データ線ＣＤ１がハイレベルとされた場合には、第２比較回路１２におけるｎチャネル型ＭＯＳトランジスタＭＣＢ，ＭＣ１が導通されることにより、比較一致線ＭＡＴＣＨはローレベルにされる。

第１記憶部ＭＡに論理値“１”が書き込まれ、第２記憶部ＭＢに論理値“０”が書き込まれている状態で、第１比較データ線ＣＤ０がローレベル、第２比較データ線ＣＤ１がハイレベルとされた場合には、比較一致線ＭＡＴＣＨは高インピーダンス状態とされる。

第１記憶部ＭＡに論理値“１”が書き込まれ、第２記憶部ＭＢに論理値“１”が書き込まれている状態で、第１比較データ線ＣＤ０がローレベル、第２比較データ線ＣＤ１がハイレベルとされた場合には、第２比較回路１２におけるｎチャネル型ＭＯＳトランジスタＭＣＢ，ＭＣ１が導通されることにより、比較一致線ＭＡＴＣＨはローレベルにされる。

上記のように第１記憶部ＭＡに論理値“０”が書き込まれ、第２記憶部ＭＢに論理値“１”が書き込まれた状態では、メモリセルＭＣ（０，０）は論理値“０”として、第１比較データ線ＣＤ０と第２比較データ線ＣＤ１が相補レベルとされることで、比較データとの比較が行われ、結果が比較一致線ＭＡＴＣＨに出力されることになる。また、上記のように第１記憶部ＭＡに論理値“１”が書き込まれ、第２記憶部ＭＢに論理値“０”が書き込まれた状態では、メモリセルＭＣ（０，０）は論理値“１”として、第１比較データ線ＣＤ０と第２比較データ線ＣＤ１が相補レベルとされることで、比較データとの比較が行われ、結果が比較一致線ＭＡＴＣＨに出力されることになる。さらに、上記のように第１記憶部ＭＡに論理値“０”が書き込まれ、第２記憶部ＭＢに論理値“０”が書き込まれた状態では、メモリセルＭＣ（０，０）はドントケア状態（論理値“Ｘ”）として、第１比較データ線ＣＤ０と第２比較データ線ＣＤ１のレベルに関わらず、比較一致線ＭＡＴＣＨは高インピーダンス状態とされる。

そして、非動作状態では、第１ワード線ＷＡ，ＷＢがローレベルにされることで第１記憶部ＭＡ及び第２記憶部ＭＢが情報保持状態とされ、第１データ線Ｄ０及び第２データ線Ｄ１がローレベル、第１比較データ線ＣＤ０及び第２比較データ線ＣＤ１がローレベルとされることにより、比較一致線ＭＡＴＣＨは高インピーダンスにされる。

図１５には、上記メモリセルＭＣ（０，０）の動作例が示される。図１５（Ａ）にはライト又はリード動作のタイミングが示される。

ワード線ＷＡが選択レベルに駆動された状態でデータ線Ｄ０がローレベルにされ、ワード線ＷＢが選択された状態でデータ線Ｄ１がローレベルにされることで論理値“０”の書き込みが行われる。ワード線ＷＡが選択レベルに駆動された状態でデータ線Ｄ１がローレベルにされ、ワード線ＷＢが選択された状態でデータ線Ｄ０がローレベルにされることで論理値“１”の書き込みが行われる。尚、ワード線ＷＡが選択レベルに駆動された状態でデータ線Ｄ０がローレベルにされ、ワード線ＷＢが選択された状態でデータ線Ｄ０がローレベルにされることでドントケア状態（論理値“Ｘ”）の書き込みが行われる。

図１５（Ｂ）には比較動作のタイミングが示される。比較一致線ＭＡＴＣＨは、比較動作の前に比較データ線ＣＤ０とＣＤ１がローレベルの状態でハイレベルにプリチャージされ、プリチャージ完了後に比較データ線ＣＤ０と比較データ線ＣＤ１のうち比較データに応じたどちらか一方がハイレベルにされることで比較動作が行われる。

比較動作後に比較一致線ＭＡＴＣＨがハイレベルの場合には比較データ線ＣＤ０，ＣＤ１を介して伝達された比較用データと記憶データとが一致することを示し、比較一致線ＭＡＴＣＨがローレベルの場合には、比較データ線ＣＤ０，ＣＤ１を介して伝達された比較用データと記憶データとが不一致であることを示す。比較データ線ＣＤ０，ＣＤ１の双方がローレベルの場合にはマスク状態とされ、比較は行われない。

図３には上記メモリセルＭＣ（０，０）の拡散層及びゲートが示され、図４には上記メモリセルＭＣ（０，０）のメタル最下位層及びメタル第１層が示され、図５には上記メモリセルＭＣ（０，０）のメタル第２層及びメタル第３層が示される。また、図２１には、図３におけるＡ−Ａ’線切断断面が示される。ｎウェル（ＮＷ）内にはメモリセル内のｐチャネル型ＭＯＳトランジスタＭＬ０Ｂ、ＭＬ０Ａのｐ型拡散層が絶縁層（ＳＴＩ）を挟んで形成されている。ｐチャネル型ＭＯＳトランジスタＭＬ１Ｂ、ＭＬ１Ａのゲート層（ＦＧ４，ＦＧ５）はそれぞれ、この断面まで延在し、タングステンプラグ（Ｗ）によりｐチャネル型ＭＯＳトランジスタＭＬ０Ｂ、ＭＬ０Ａのｐ型拡散層のうちドレイン側とコンタクトがとられる。

図３において、Ｌ１〜Ｌ６は拡散層、ＦＧ１〜ＦＧ１０はゲートである。ＮＤ０−１，ＮＤ０−２はｐウェル層、ＰＤ０はｎウェル層である。２つのｐウェル（ＮＤ０−１、ＮＤ０−２）の間にｎウェル（ＰＤ０）が形成され、ｐウェルＮＤ０−１にはｎチャネル型ＭＯＳトランジスタＭＤ０Ｂ，ＭＴ０Ｂ，ＭＴ０Ａ，ＭＤ０Ａが形成される。ｎウェルＰＤ０にはｐチャネル型ＭＯＳトランジスタＭＬ０Ｂ，ＭＬ１Ｂ，ＭＬ１Ａ，ＭＬ０Ａが形成され、ｐウェルＮＤ０−２にはｎチャネル型ＭＯＳトランジスタＭＴ１Ｂ，ＭＤ１Ｂ，ＭＤ１Ａ，ＭＴ１Ａ，ＭＣ１，ＭＣＢ，ＭＣＡ，ＭＣ０が形成される。すなわち、第１記憶部（ＭＡ）と第２記憶部（ＭＢ）にはそれぞれ、点対称のスタティック型メモリセルが用いられ、ワード線方向に並行な軸３１を中心として線対称に配置される。対となる転送及び駆動ＭＯＳトランジスタのうちの一方と比較回路は共通のウェル（ＮＤ０−２）に形成される。図３に示される拡散層の上に、図４に示される最下位メタル層ＭＬ及びメタル第１層Ｍ１が積層され、その上に、図５に示されるメタル第２層Ｍ２、及びメタル第３層Ｍ３が積層される。メタル最下層ＭＬの配線の材質はタングステン（Ｗ）とされ、メタル第１層Ｍ１〜メタル第３層Ｍ３の配線の材質は銅（Ｃｕ）とされ、コンタクトやスルーホールの材質はタングステン（Ｗ）とされる。拡散層とメタル最下位層ＭＬとはコンタクトホールＭＬＣＴで結合され、メタル最下位層ＭＬとメタル第１層Ｍ１とはスルーホールＶ０によって結合され、メタル第１層Ｍ１とメタル第２層Ｍ２とはスルーホールＶ１によって結合され、メタル第２層Ｍ２とメタル第３層Ｍ３とはスルーホールＶ２によって結合される。

ゲートＦＧ１〜ＦＧ１０は矢印Ｘ方向に延在形成され、且つ、互いに並行とされ、メモリセルＭＣ（０，０）の中心を通る中心線３１に対して線対称となるようにレイアウトされている。そのようなレイアウトのために、拡散層Ｌ１〜Ｌ６は曲がりが抑えられ、ウェル境界線（ＮＤ０−１ＰＤ０，ＮＤ０−２の境界線）に並行に形成される。特に、ＭＯＳトランジスタＭＬ１Ｂ，ＭＤ１Ｂ，ＭＣＢのゲート電極はＦＧ４によって共通化され、ＭＯＳトランジスタＭＬ１Ａ，ＭＤ１Ａ，ＭＣＡのゲート電極はＦＧ５によって共通化されることにより、回路構成におけるコンタクト数の低減が図られている。

さらに、データ線Ｄ０を上記第１記憶部ＭＡ及び上記第２記憶部ＭＢにおける一方の記憶ノードで共有し、データ線Ｄ１を上記第１記憶部ＭＡ及び上記第２記憶部ＭＢにおける他方の記憶ノードで共有し、第１記憶部ＭＡにおける記憶ノード１３の出力信号を比較回路１１におけるｎチャネル型ＭＯＳトランジスタＭＣＡのゲート電極に伝達するようにし、第２記憶部ＭＢにおける記憶ノード１５の出力信号を比較回路１２におけるｎチャネル型ＭＯＳトランジスタＭＣＢのゲート電極に伝達するようにすることにより、中心線３１に対して線対称となるようなレイアウトの容易化を図ることができる。

そして、図５に示されるように、データ線Ｄ０，Ｄ１を低電位側電源Ｖｓｓのメタル第２層Ｍ２と、高電位側電源Ｖｄｄのメタル第２層Ｍ２で挟み、比較データ線ＣＤ１，ＣＤ０を２本の低電位側電源Ｖｓｓのメタル第２層Ｍ２で挟むようなレイアウトは、低電位側電源Ｖｓｓや高電位側電源Ｖｄｄのシールド機能が発揮されることで、微小信号を取り扱うデータ線Ｄ０，Ｄ１に、比較データ線ＣＤ０，ＣＤ１の論理レベルの変化に起因するノイズが乗るのを防止することができる。

そして、レイアウト面積を低減させるため、コンタクトホールの共通化が図られている。例えば第１比較回路１１におけるｎチャネル型ＭＯＳトランジスタＭＣＡのドレイン電極と、第２比較回路１２におけるｎチャンネル型ＭＯＳトランジスタＭＣＢのドレイン電極とは、共通のコンタクトホールＭＴＣを介して比較一致線ＭＡＴＣＨに結合される。このようにコンタクトホールＭＴＣを共通化することにより、ｎチャネル型ＭＯＳトランジスタＭＣＡのドレイン電極用、ｎチャンネル型ＭＯＳトランジスタＭＣＢのドレイン電極用としてそれぞれ個別的にコンタクトホールを形成するのに比べてレイアウト面積の低減を図ることができる。また、１ビット分の境界線３２上には、高電位側電源Ｖｄｄについてのコンタクトホール（Ｖｄｄで示される）、低電位側電源Ｖｓｓについてのコンタクトホール（Ｖｓｓで示される）、データ線についてのコンタクトホールＤＬＣが配置される。これは複数のメモリセルが縦横に配置された場合に、１ビット分の境界線３２上に配置された上記各コンタクトホールを、隣接するメモリセル間で共通化可能とすることで、ＣＡＭアレイ２１１のチップ占有面積の低減を図ることができる。このとき、メモリセルの配列方向を例えば図１４に示されるように適宜変更するようにすると良い。図１４において、Ａは図３〜図５に示される向きで配置されることを示し、これを正方向配置とした場合において、ＢはＸ軸を基準に線対称となる配置を示し、ＣはＹ軸を基準に線対称となる配置を示し、ＤはＸ軸及びＹ軸の双方を基準に線対称となる配置を示している。このような配置によれば、１ビット分の境界線３２上に位置するコンタクトホールを、隣接するメモリセル間で共有化することができるため、メモリセル毎に専用のコンタクトホールを形成する場合に比べてコンタクトホール数の低減及びレイアウト面積の低減を図ることができる。

上記例によれば、以下の作用効果を得ることができる。

（１）拡散層Ｌ１〜Ｌ６は矢印Ｙ方向に互いに並行となるように形成され、折れ曲がりが抑えられているため、折曲り部でのパターン補正の必要がない。

（２）メモリセルＭＣ（０，０）〜ＭＣ（ｍ−１，ｎ−１）は、その中心を通る中心線３１に対して線対称となるようにレイアウトされ、また、ゲート電極の形成方向が矢印Ｘ方向に統一されているため、製造プロセス条件を最適化し易い。このため、製造プロセスのばらつきが少なくなり、メモリセルの微細化が可能になり、ひいては半導体チップ面積の縮小化、チップの取得数や歩留りを改善することができるため、製造コストの低減を図ることができる。

（３）中心線３１に対して線対称となるようにレイアウトされたメモリセルＭＣ（０，０）〜ＭＣ（ｍ−１，ｎ−１）が、図１６に示されるようにアレイ状に配列される場合において、図１４に示されるように、互いに隣接するメモリセル間で電極やコンタクトを共通化することができることから、限られたレイアウト面積内で、より多くのメモリセルを配列することが可能になる。これによって、ＩＰアドレス検索部２１０の性能向上を図ることができる。

（４）ＭＯＳトランジスタＭＬ１Ａ，ＭＤ１Ａ，ＭＣＡのゲート電極がＦＧ５によって共通化されることで記憶ノードＭＡと第１比較回路１１とを直接接続することができ、ＭＯＳトランジスタＭＬ１Ｂ，ＭＤ１Ｂ，ＭＣＢのゲート電極がＦＧ４によって共通化されることで第２記憶ノードＭＢと第２比較回路１２とを直接接続することができるので、余分なコンタクトや電極が不要とされる。

（５）比較時において、第１比較回路１１におけるＭＯＳトランジスタＭＣＡのゲート電極の電位レベル、及び第２比較回路１２におけるＭＯＳトランジスタＭＣＢのゲート電極の電位レベルは、それぞれ対応する記憶ノード１３，１５の電位によって固定されるため、第１比較回路１１及び第２比較回路１２においては、ダイナミック回路特有のいわゆるチャージシェアリングによる影響がないため、比較一致線ＭＡＴＣＨに不所望なノイズを生ずるのを防ぐことができ、回路動作の安定化を図ることができる。

（６）図５に示されるように、データ線Ｄ０，Ｄ１を低電位側電源Ｖｓｓのメタル第２層Ｍ２と、高電位側電源Ｖｄｄのメタル第２層Ｍ２で挟み、比較データ線ＣＤ１，ＣＤ０を２本の低電位側電源Ｖｓｓで挟むようなレイアウトは、低電位側電源Ｖｓｓや高電位側電源Ｖｄｄのシールド機能が発揮されることで、微小信号を取り扱うデータ線Ｄ０，Ｄ１に、比較データ線ＣＤ０，ＣＤ１の論理レベルの変化に起因するノイズが乗るのを防止することができるので、比較結果の信頼性の向上を図ることができる。

上記の例では、メモリセルＭＣ（０，０）〜ＭＣ（ｍ−１，ｎ−１）における第１記憶部ＭＡ及び第２記憶部ＭＢがスタティック型とされたが、ダイナミック型とすることができる。その場合におけるメモリセルＭＣ（０，０）の構成例が図６に示される。図６に示される構成が図１に示される構成と大きく相違するのは、第１記憶部ＭＡ、第２記憶部ＭＢがダイナミック型とされている点であり、データ線Ｄが第１記憶部ＭＡと第２記憶部ＭＢとで共有されている点は、２本の相補データ線ではなく単一のデータ線となっている点を除けば共通である。

図６において、第１記憶部ＭＡはｎチャネル型ＭＯＳトランジスタＭＴＡと、それに結合された電荷蓄積容量ＣＡとを含んで成り、第２記憶部ＭＢは、ｎチャネル型ＭＯＳトランジスタＭＴＢと、それに結合された電荷蓄積容量ＣＢとを含んで成る。上記電荷蓄積容量ＣＡの一端は低電位側電源Ｖｓｓに結合され、他端はｎチャネル型ＭＯＳトランジスタＭＴＡを介してデータ線Ｄに結合される。上記電荷蓄積容量ＣＢの一端は低電位側電源Ｖｓｓに結合され、他端はｎチャネル型ＭＯＳトランジスタＭＴＢを介してデータ線Ｄに結合される。そして、上記ｎチャネル型ＭＯＳトランジスタＭＴＡのゲート電極はワード線ＷＡに結合され、上記ｎチャネル型ＭＯＳトランジスタＭＴＢのゲート電極はワード線ＷＢに結合される。ワード線ＷＡが選択レベルに駆動された場合には、ｎチャネル型ＭＯＳトランジスタＭＴＡが導通されることにより、データＤを介して伝達されたデータを電荷蓄積容量ＣＡに書き込むことができ、また、この電荷蓄積容量ＣＡに記憶されたデータをデータ線Ｄに読み出すことができる。ワード線ＷＢが選択レベルに駆動された場合には、ｎチャネル型ＭＯＳトランジスタＭＴＢが導通されることにより、データＤを介して伝達されたデータを電荷蓄積容量ＣＢに書き込むことができ、また、この電荷蓄積容量ＣＢに記憶されたデータをデータ線Ｄに読み出すことができる。第１比較回路１１は、ｎチャネル型ＭＯＳトランジスタＭＣＡ，ＭＣ０が直列接続され、ｎチャネル型ＭＯＳトランジスタＭＣＡのゲート電極は第１比較データ線ＣＤ０に結合され、ｎチャネル型ＭＯＳトランジスタＭＣ０のゲート電極は第１記憶部ＭＡの記憶ノード１７に結合される。第１比較回路１２は、ｎチャネル型ＭＯＳトランジスタＭＣＢ，ＭＣ１が直列接続され、ｎチャネル型ＭＯＳトランジスタＭＣＢのゲート電極は第１比較データ線ＣＤ１に結合され、ｎチャネル型ＭＯＳトランジスタＭＣ１のゲート電極は第２記憶部ＭＢの記憶ノード１８に結合される。

図７には、図６に示されるメモリセルＭＣ（０，０）の真理値表が示される。データ線が１本のみであることを除いて、ライト動作、リード動作、比較動作、非動作の各動作における真理値は図２に示されるのと同一とされる。

図８には、図６に示されるメモリセルＭＣ（０，０）のレイアウト例が示される。尚、図６においては、メタル配線層Ｍ１〜Ｍ３が省略されている。

図８において、Ｌ１，Ｌ２は拡散層、ＦＧ１〜ＦＧ６はゲートである。ゲートＦＧ１〜ＦＧ６は形成方向（矢印Ｘ方向）に並行であり、且つ、メモリセルＭＣ（０，０）の中心を通る中心線３１に対して線対称となるようにレイアウトされるなど、基本的には図１に示されるメモリセルＭＣ（０，０）と同様にレイアウトされる。従って、メモリセルＭＣ（０，０）〜ＭＣ（ｍ−１，ｎ−１）における第１記憶部ＭＡ及び第２記憶部ＭＢをダイナミック型としても、上記の例の場合と同様の作用効果を得ることができる。

上記の例では、メモリセルがターナリ型とされる場合について説明したが、メモリセルＭＣ（０，０）〜ＭＣ（ｍ−１，ｎ−１）は次に述べるようにバイナリ型としても良い。

図９には、バイナリ型のメモリセルの構成例が示される。

図９に示される構成では、第１比較データ線ＣＤ０Ａと、第２比較データ線ＣＤ１Ａと、第３比較データ線ＣＤ０Ｂと、第４比較データ線ＣＤ１Ｂとを含む。上記第１比較データ線ＣＤ０Ａに結合されたｎチャネル型ＭＯＳトランジスタＭＣ００Ａと、第１記憶部ＭＡにおける一方の記憶ノード１３に結合されたｎチャネル型ＭＯＳトランジスタＭＣ０１Ａとが直列接続されて第１比較回路１１−１が形成される。第１記憶部ＭＡにおける他方の記憶ノード１４に結合されたｎチャネル型ＭＯＳトランジスタＭＣ１０Ａと、第２比較データ線ＣＤ１Ａに結合されたｎチャネル型ＭＯＳトランジスタＭＣ１１Ａとが直列接続されて第２比較回路１１−２が形成される。上記第３比較データ線ＣＤ０Ｂに結合されたｎチャネル型ＭＯＳトランジスタＭＣ００Ｂと、第２記憶部ＭＢにおける一方の記憶ノード１５に結合されたｎチャネル型ＭＯＳトランジスタＭＣ０１Ｂとが直列接続されて第３比較回路１２−１が形成される。第２記憶部ＭＢにおける他方の記憶ノード１６に結合されたｎチャネル型ＭＯＳトランジスタＭＣ１０Ｂと、第４比較データ線ＣＤ１Ｂに結合されたｎチャネル型ＭＯＳトランジスタＭＣ１１Ｂとが直列接続されて第４比較回路１２−２が形成される。

図１０には図９に示されるバイナリ型メモリセルの真理値表が示される。基本的な動作は、図１に示されるターナリ型と同様であるが、バイナリ型メモリセルの場合には、２組の比較データ線ＣＤ０Ａ，ＣＤ１Ａ，ＣＤ０Ｂ，ＣＤ１Ｂを有し、２ビット分の比較用データを取り込んで、そのデータと第１，第２記憶部ＭＡ，ＭＢの記憶データとの比較を行うことができるため、比較動作の組み合わせは、ターナリ型の場合より多くなっている（図２参照）。

図１１には図９に示されるメモリセルの拡散層及びゲートが示され、図１２には上記メモリセルのメタル最下位層及びメタル第１層が示され、図１３には上記メモリセルのメタル第２層及びメタル第３層が示される。

図１１において、Ｌ１〜Ｌ７は拡散層、ＦＧ１〜ＦＧ１２はゲートである。ＮＤ０−１，ＮＤ０−２はｐウェルを形成するためのインプラ層、ＰＤ０はｎウェルを形成するためのインプラ層である。インプラ層ＮＤ０−１を利用してｎチャネル型ＭＯＳトランジスタＭＣ１１Ｂ，ＭＣ１０Ｂ，ＭＣ１０Ａ，ＭＣ１１Ａ，ＭＴ０Ｂ，ＭＤ０Ｂ，ＭＤ０Ａ，ＭＴ０Ａが形成される。インプラ層ＰＤ０を利用してｐチャネル型ＭＯＳトランジスタＭＬ０Ｂ，ＭＬ０Ａ，ＭＬ１Ｂ，ＭＬ１Ａが形成される。インプラ層ＮＤ０−２を利用してｎチャネル型ＭＯＳトランジスタＭＤ１Ｂ，ＭＴ１Ｂ，ＭＴ１Ａ，ＭＤ１Ａ，ＭＣ０１Ｂ，ＭＣ００Ｂ，ＭＣ００Ａ，ＭＣ０１Ａが形成される。図１１に示される拡散層の上に、図１２に示される最下位メタル層ＭＬ及びメタル第１層Ｍ１積層され、その上に、図１３に示されるメタル第２層Ｍ２、及びメタル第３層Ｍ３が積層される。拡散層とメタル最下位層ＭＬとはコンタクトホールＭＬＣＴで結合され、メタル最下位層ＭＬとメタル第１層Ｍ１とはスルーホールＶ０によって結合され、メタル第１層Ｍ１とメタル第２層Ｍ２とはスルーホールＶ１によって結合され、メタル第２層Ｍ２とメタル第３層Ｍ３とはスルーホールＶ２によって結合される。

ゲートＦＧ１〜ＦＧ１２は矢印Ｘ方向に延在形成され、且つ、互いに並行とされ、メモリセルＭＣ（０，０）の中心を通る中心線３１に対して線対称となるようにレイアウトされている。そのようなレイアウトのために、拡散層Ｌ１〜Ｌ７は曲がりが抑えられ、ウェル境界線（インプラ層ＮＤ０−１ＰＤ０，ＮＤ０−２の境界線）に並行に形成される。特に、ＭＯＳトランジスタＭＣ１０Ｂ，ＭＤ０Ｂ，ＭＬ０Ｂのゲート電極はＦＧ１２によって共通化され、ＭＯＳトランジスタＭＣ１０Ａ，ＭＤ０Ａ，ＭＬ０Ａのゲート電極はＦＧ１１によって共通化され、ＭＯＳトランジスタＭＬ１Ｂ，ＭＤ１Ｂ，ＭＣ０１Ｂのゲート電極はＦＧ３によって共通化され、ＭＯＳトランジスタＭＬ１Ａ，ＭＤ１Ａ，ＭＣ０１Ａのゲート電極はＦＧ６によって共通化されることにより、回路構成におけるコンタクト数の低減が図られている。

さらに、データ線Ｄ０を上記第１記憶部ＭＡ及び上記第２記憶部ＭＢにおける一方の記憶ノードで共有し、データ線Ｄ１を上記第１記憶部ＭＡ及び上記第２記憶部ＭＢにおける他方の記憶ノードで共有することにより、中心線３１に対して線対称となるようなレイアウトの容易化が図られている。

そして、図１３に示されるように、データ線Ｄ０，Ｄ１と比較データ線ＣＤ０Ａ，ＣＤ１Ａ，ＣＤ０Ｂ，ＣＤ１Ｂとの間には、高電位側電源Ｖｄｄ又は低電位側電源Ｖｓｓのメタル第２層Ｍ２が介在され、データ線Ｄ０，Ｄ１におけるノイズの低減のためにシールドされている。

そして、レイアウト面積を低減させるため、コンタクトホールの共通化が図られている。例えば第１比較回路１１−１、第２比較回路１１−２、第３比較回路１２−１、第４比較回路１２−２におけるＭＯＳトランジスタＭＣ００Ａ，ＭＣ１０Ａ，ＭＣ００Ｂ，ＭＣ１０Ｂのドレイン電極は、共通のコンタクトホールＭＴＣを介して比較一致線ＭＡＴＣＨに結合される。このようにコンタクトホールＭＴＣを共通化することにより、レイアウト面積の低減を図ることができる。

また、１ビット分の境界線３２上には、高電位側電源Ｖｄｄについてのコンタクトホール（Ｖｄｄで示される）、低電位側電源Ｖｓｓについてのコンタクトホール（Ｖｓｓで示される）、データ線についてのコンタクトホールＤＬＣが配置される。これは複数のメモリセルが縦横に配置された場合に、１ビット分の境界線３２上に配置された上記各コンタクトホールを、隣接するメモリセル間で共通化可能とすることで、ＣＡＭアレイ２１１のチップ占有面積の低減を図ることができる。このとき、メモリセルの配列方向を例えば図１４に示されるように適宜変更するようにすると良い。

図１７には、図９に示されるようなバイナリ型メモリセルが配列されて成るＣＡＭアレイ２１１の構成例が示される。図９に示されるようなバイナリ型メモリセルの場合、図１に示されるターナリ型メモリセルに比べて比較データ線の数が多いため、図１６に示される場合よりも直接周辺回路２１３での信号線の本数が多くなっている。

図１９には、図１７における入出力回路Ｉ／Ｏ（０）の構成例が示される。尚、入出力回路Ｉ／Ｏ（１）〜Ｉ／Ｏ（ｎ−１）は、上記入出力回路Ｉ／Ｏ（０）と同一構成とされる。

上記入出力回路Ｉ／Ｏ（０）は、データを内部に取り込むための入力部ＩＮＰと、データを外部出力するための出力部ＯＵＴＰとを含む。入力部ＩＮＰは、選択信号ＳＥＬによって活性化される２入力アンドゲート１９２、選択信号ＳＥＬの論理反転信号によって活性化される２入力アンドゲート１９３と、アンドゲート１９２の出力信号と、アンドゲート１９３の出力信号とのオア論理を得るオアゲート１９１とを含む。選択信号ＳＥＬがハイレベルの場合には、入力データＤ（０）がアンドゲート１９２を介して取り込まれ、選択信号ＳＥＬがローレベルの場合には、入力データＤＭ（０）がアンドゲート１９３を介して取り込まれる。これにより、ライトアンプＷＡＰ（０）に供給されるデータＤＩを、Ｄ（０）とＤＭ（０）とに経時的に分けることができる。

また、出力部ＯＵＴＰは、上記選択信号ＳＥＬとデータ出力イネーブル信号ＤＱＥＮとのアンド論理を得るアンドゲート１９４と、上記選択信号ＳＥＬの論理反転信号とデータ出力イネーブル信号ＤＱＥＮとのアンド論理を得るアンドゲート１９５と、上記アンドゲート１９４の出力信号に基づいてセンスアンプＳＡＰ（０）からの出力データＤＱをラッチ可能なラッチ回路１９６と、上記アンドゲート１９５の出力信号に基づいてセンスアンプＳＡＰ（０）からの出力データＤＱをラッチ可能なラッチ回路１９７とを含む。選択信号ＳＥＬがハイレベルの場合には、アンドゲート１８４の出力信号に基づいて出力データＤＱがラッチ回路１９６を介して外部出力され、選択信号ＳＥＬがローレベルの場合には、アンドゲート１９５出力に基づいて出力データＤＱがラッチ回路１９７介して外部出力される。

このようにバイナリ型メモリセルを用いた場合について説明したが、かかる場合においても、ターナリ型メモリセルの場合と同様の作用効果を得ることができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるルータ用ＬＳＩ内のＣＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、ネットワーク接続機能を有する情報家電に使用されるシステムＬＳＩ内蔵ＣＡＭや、マイクロプロセッサのキャッシュメモリやマルチメディア処理のためのパターン認識用ＣＡＭあるいはデータ圧縮用ＣＡＭなどに広く適用することができる。

本発明は、メモリセルを含むことを条件に適用することができる。

本発明にかかる半導体装置に含まれるＣＡＭにおけるメモリセルの構成例回路図である。 上記メモリセルの真理値表説明図である。 上記メモリセルにおけるレイアウト説明図である。 上記メモリセルにおけるレイアウト説明図である。 上記メモリセルにおけるレイアウト説明図である。 上記メモリセルとは別の構成例を示す回路図である。 図６に示されるメモリセルの真理値表説明図である。 図６に示されるメモリセルのレイアウト説明図である。 上記メモリセルとは別の構成例を示す回路図である。 図９に示されるメモリセルの真理値表説明図である。 図９に示されるメモリセルのレイアウト説明図である。 図９に示されるメモリセルのレイアウト説明図である。 図９に示されるメモリセルのレイアウト説明図である。 上記メモリセルを複数個配置する場合の配置例説明図である。 上記メモリセルにおける主要部の動作タイミング図である。 図１に示されるメモリセルを含むＣＡＭアレイの構成例ブロック図である。 図９に示されるメモリセルを含むＣＡＭアレイの構成例ブロック図である。 図１６における主要部の構成例回路図である。 図１７における主要部の構成例回路図である。 上記ＣＡＭアレイを含むルータ用ＬＳＩの構成例ブロック図である。 図３におけるＡ−Ａ’線切断断面図である。

符号の説明

１１ 第１比較部
１２ 第２比較部
ＭＡ 第１記憶部
ＭＢ 第２記憶部
ＷＡ，ＷＢ ワード線
ＭＡＴＣＨ 比較一致線
Ｄ０，Ｄ１ データ線
ＣＤ０，ＣＤ１，ＣＤ０Ａ，ＣＤ１Ａ，ＣＤ０Ｂ，ＣＤ１Ｂ 比較データ線

Claims (19)

1. ワード線と、それに交差するように配置されたデータ線と、上記ワード線と上記データ線との交差する箇所に配置されたメモリセルと、比較用データを取り込むための比較データ線と、上記比較データ線を介して伝達された比較用データと上記メモリセルの記憶データとの比較結果を得るための比較一致線と、を含むメモリを具備し、
   上記メモリセルは、第１記憶部と、それとは別個に配置され第２記憶部と、上記比較データ線を介して伝達された比較用データと上記第１記憶部及び上記第２記憶部の記憶データとを比較可能な比較手段とを含み、
   上記データ線は、上記第１記憶部及び上記第２記憶部とで共有され、
   上記比較データ線は、第１比較データ線と、第２比較データ線とを含み、
   上記比較手段は、上記第１比較データ線に結合された第１トランジスタと、上記第１記憶部の記憶ノードに結合された第２トランジスタとが直列接続されて成る第１比較回路と、
   上記第２比較データ線に結合された第３トランジスタと、上記第２記憶部の記憶ノードに結合された第４トランジスタとが直列接続されて成る第２比較回路とを含んで成ることを特徴とする半導体装置。
2. 上記ワード線は、上記第１記憶部に対応して配置された第１ワード線と、上記第２記憶部に対応して配置された第２ワード線とを含む請求項１記載の半導体装置。
3. 上記メモリセルは、ゲート電極が互いに同一方向に揃えて形成された複数のトランジスタを含み、且つ、ゲート形成方向を軸として線対称になるようにレイアウトされた請求項１記載の半導体装置。
4. 上記第２トランジスタのゲート電極と、上記第１記憶部において上記第２トランジスタに結合されたゲート電極とは共通化され、
   上記第４トランジスタのゲート電極と、上記第２記憶部において上記第４トランジスタに結合されたゲート電極とは共通化された請求項２記載の半導体装置。
5. 上記第１比較回路と上記第２比較回路とは、共通のコンタクトホールを介して上記比較一致線に共通接続された請求項１記載の半導体装置。
6. ワード線と、それに交差するように配置されたデータ線と、上記ワード線と上記データ線との交差する箇所に配置されたメモリセルと、比較用データを取り込むための比較データ線と、上記比較データ線を介して伝達された比較用データと上記メモリセルの記憶データとの比較結果を得るための比較一致線と、を含むメモリを具備し、
   上記メモリセルは、相補レベルの一対の記憶ノードを備えた第１記憶部と、それとは別個に配置され、相補レベルの一対の記憶ノードを備えた第２記憶部と、上記比較データ線を介して伝達された比較用データと上記第１記憶部及び上記第２記憶部の記憶データとを比較可能な比較手段とを含み、
   上記データ線は、上記第１記憶部及び上記第２記憶部における一方の記憶ノード側に配置され、且つ、上記第１記憶部及び上記第２記憶部における一方の記憶ノードで共有される第１データ線と、上記第１記憶部及び上記第２記憶部における他方の記憶ノード側に配置され、且つ、上記第１記憶部及び上記第２記憶部における他方の記憶ノードで共有される第２データ線とを含み、
   上記比較データ線は、第１比較データ線と、第２比較データ線とを含み、
   上記比較手段は、上記第１比較データ線に結合された第１トランジスタと、上記第１記憶部における上記第１データ線側の記憶ノードに結合された第２トランジスタとが直列接続されて成る第１比較回路と、
   上記第２比較データ線に結合された第３トランジスタと、上記第２記憶部における上記第１データ線側の記憶ノードに結合された第４トランジスタとが直列接続されて成る第２比較回路とを含んで成ることを特徴とする半導体装置。
7. 上記ワード線は、上記第１記憶部に対応して配置された第１ワード線と、上記第２記憶部に対応して配置された第２ワード線とを含む請求項６記載の半導体装置。
8. 上記メモリセルは、ゲート電極が互いに同一方向に揃えて形成された複数のトランジスタを含み、且つ、ゲート形成方向を軸として線対称になるようにレイアウトされた請求項７記載の半導体装置。
9. 上記第２トランジスタのゲート電極と、上記第１記憶部において上記第２トランジスタに結合されたゲート電極とは共通化され、
   上記第４トランジスタのゲート電極と、上記第２記憶部において上記第４トランジスタに結合されたゲート電極とは共通化された請求項８記載の半導体装置。
10. 上記第１比較回路と上記第２比較回路とは、共通のコンタクトホールを介して上記比較一致線に共通接続された請求項９記載の半導体装置。
11. ワード線と、それに交差するように配置されたデータ線と、上記ワード線と上記データ線との交差する箇所に配置されたメモリセルと、比較用データを取り込むための比較データ線と、上記比較データ線を介して伝達された比較用データと上記メモリセルの記憶データとの比較結果を得るための比較一致線と、を含むメモリを具備し、
    上記メモリセルは、相補レベルの一対の記憶ノードを備えた第１記憶部と、それとは別個に配置され、相補レベルの一対の記憶ノードを備えた第２記憶部と、上記比較データ線を介して伝達された比較用データと上記第１記憶部及び上記第２記憶部の記憶データとを比較可能な比較手段とを含み、
    上記データ線は、上記第１記憶部及び上記第２記憶部とで共有され、
    上記比較データ線は、第１比較データ線と、第２比較データ線と、第３比較データ線と、第４比較データ線とを含み、
    上記比較手段は、上記第１比較データ線に結合された第５トランジスタと、上記第１記憶部における一方の記憶ノードに結合された第６トランジスタとが直列接続されて成る第１比較回路と、
    上記第１記憶部における他方の記憶ノードに結合された第７トランジスタと、上記第２比較データ線に結合された第７トランジスタとが直列接続されて成る第２比較回路と、
    上記第３比較データ線に結合された第９トランジスタと、上記第２記憶部における一方の記憶ノードに結合された第１０トランジスタとが直列接続されて成る第３比較回路と、
    上記第２記憶部における他方の記憶ノードに結合された第１１トランジスタと、上記第４比較データ線に結合された第１２トランジスタとが直列接続されて成る第４比較回路と、を含んで成ることを特徴とする半導体装置。
12. 上記ワード線は、上記第１記憶部に対応して配置された第１ワード線と、上記第２記憶部に対応して配置された第２ワード線とを含む請求項１１記載の半導体装置。
13. 上記メモリセルは、ゲート電極が互いに同一方向に揃えて形成された複数のトランジスタを含み、且つ、ゲート形成方向を軸として線対称になるようにレイアウトされた請求項１２記載の半導体装置。
14. 上記第６トランジスタのゲート電極と、上記第１記憶部において上記第６トランジスタに結合されたゲート電極とは共通化され、
    上記第７トランジスタのゲート電極と、上記第１記憶部において上記第７トランジスタに結合されたゲート電極とは共通化され、
    上記第１０トランジスタのゲート電極と、上記第２記憶部において上記第１０トランジスタに結合されたゲート電極とは共通化され、
    上記第１１トランジスタのゲート電極と、上記第２記憶部において上記第１１トランジスタに結合されたゲート電極とは共通化される請求項１２記載の半導体装置。
15. 上記第１比較回路と第３比較回路は共通のコンタクトホールを介して上記比較一致線に共通接続され、第２比較回路と第４比較回路は共通のコンタクトホールを介して上記比較一致線に共通接続された請求項１１記載の半導体装置。
16. 上記第１記憶部と上記第２記憶部は、第１と第２ｐチャネル型ＭＯＳトランジスタと、第１と第２と第３と第４ｎチャネル型ＭＯＳトランジスタとをそれぞれ具備し、上記第１と第２ｐチャネル型ＭＯＳトランジスタは、上記第１と第２ｎチャネル型ＭＯＳトランジスタが形成される第１ｐウェル領域と、上記第３と第４ｎチャネル型ＭＯＳトランジスタが形成される第２ｐウェル領域との間に配置されたｎウェル領域に形成され、上記第１ｐウェル領域に上記第１と第２と第３と第４比較回路が形成されることを特徴とする請求項１１記載の半導体装置。
17. 上記メモリセルは、上記メモリセルの中心点を通りゲート電極の延在方向に沿う中心線に対して線対称となるようにレイアウトされて成る請求項１４記載の半導体装置。
18. 上記データ線と上記比較データ線とは同一配線層によって形成され、且つ、上記データ線と上記比較データ線との間には電源配線が介在されて成る請求項１５項記載の半導体装置。
19. 上記第１記憶部と第２記憶部は、上記ワード線が延在する方向と並行な軸を中心として、線対称に配置される請求項１６項記載の半導体装置。
    

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