JP4624198B2

JP4624198B2 - 半導体記憶装置

Info

Publication number: JP4624198B2
Application number: JP2005197656A
Authority: JP
Inventors: 浩二新居; 英明阿部; 一成井上
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-07-06
Filing date: 2005-07-06
Publication date: 2011-02-02
Anticipated expiration: 2025-07-06
Also published as: JP2007019166A; US7355873B2; US20070008760A1

Description

この発明は、半導体記憶装置に関し、特に、３値連想メモリ（ＴＣＡＭ：Ternary Content Addressable Memory）に関する。

近年、インターネットの普及により、アドレス検索機能を備えた連想メモリ（ＣＡＭ：Content Addressable Memory）の需要が高まっている。特に、１メモリセル中に０、１、Ｘの３つの値を保持できる３値連想メモリＴＣＡＭの要求が高まってきている。このような、ＴＣＡＭは、ＳｏＣ（System on a Chip）分野で特にルータ、ネットワークスイッチなどのシステムＬＳＩに用いられることが多い。

図２６は、従来のＴＣＡＭに用いられるメモリセルの構成を示した回路図である。この構成は特開２００３−１４１８７９号公報（特許文献１）に開示されている。

図２６を参照して、ＣＡＭセル５６８は、２つのデータセル５４６，５４８に対してデータビット線対ＢＩＴ，ＢＩＴＮが共通に接続され、データセル５４６にはワード線ＷＬ１が接続され、またデータセル５４８にはワード線ＷＬ２が接続される。比較回路５５０は、データセル５４６，５４８に保持されているデータと比較データ線ＣＭＢ，ＣＭＢＮを介して供給される比較データとを比較して、その比較結果をマッチ線ＭＬに出力する。
特開２００３−１４１８７９号公報（図７）

近年、ＴＣＡＭにおいてもメモリ容量の増加が要望されており、ＴＣＡＭの高集積化が課題となってきている。しかしながら特開２００３−１４１８７９号公報（特許文献１）や他の先行文献にはＴＣＡＭセルの具体的なレイアウト構成は示されていない。

本発明の目的は、高集積化された半導体記憶装置を提供することである。
本発明の他の目的は、高速化が図られた半導体記憶装置を提供することである。

この発明は、要約すると、半導体記憶装置であって、行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備える。複数のメモリセルの各々は、１ビットの情報を保持可能に構成された第１のセルと、１ビットの情報を保持可能に構成され、第１のセルの列方向に隣接する第２のセルと、列方向に沿って延在し、第１、第２のセルの両方に接続されるビット線対と、行方向に沿って延在し、第１、第２のセルにそれぞれ接続される第１、第２のワード線と、列方向に沿って延在する第１、第２のセルの両方に対し行方向に隣接し、第１および第２のセルの保持する情報と検索データとに応じた結果を出力する論理演算セルとを含む。各メモリセルを構成するトランジスタのゲートは、行方向に沿って延在する。複数のメモリセルの各々が形成される領域は、複数のウェルを含む。複数のウェルの各々は、列方向に隣接するメモリセルの対応するウェルと連続するように形成される。

この発明は、他の局面に従うと、半導体記憶装置であって、検索データの１ビット分を入力する検索入力ノードと、複数の記憶データに対してそれぞれ設けられ、検索データの１ビット分に対応するビットを入力する複数のデータ入力ノードと、行列状に配列される複数のメモリセルとを備える。複数のメモリセルの各々は、記憶データの１ビット分を記憶する第１のセルと、検索データと記憶データとが一致するか否かを演算する論理演算セルとを含む。

本発明よれば、高機能の半導体記憶装置を高集積化を図りつつ少ない配線層で実現できる。また、本発明の他の効果は、高速にデータ入力が完了し高速動作が可能になることである。

以下本発明について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付してその説明は繰返さない。

［実施の形態１］
図１は、実施の形態１に係る半導体記憶装置１００の概略構成を示したブロック図である。

図１を参照して、半導体記憶装置１００は、アドレス信号Ａ＜０：２＞を受けてワード線ＷＬ０〜ＷＬ７の活性化を行なう行デコーダ１０２と、入力データＤＩ０に応じてビット線ＢＬ０，／ＢＬ０を駆動し入力データ信号ＤＩ１に応じてビット線対ＢＬ１，／ＢＬ１を駆動する書込回路１０６と、検索データ信号ＳＤＩ０に応じてサーチ線対ＳＬ０，／ＳＬ０を駆動し検索データ信号ＳＤＩ１に応じてサーチ線対ＳＬ１，／ＳＬ１を駆動するサーチドライバ１０４と、ワード線ＷＬ０〜ＷＬ７，ビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１、サーチ線対ＳＬ０，／ＳＬ０およびＳＬ１，／ＳＬ１、マッチ線ＭＬ０〜ＭＬ３が接続されるメモリアレイＭＡ０と、マッチ線ＭＬ０〜ＭＬ３をプリチャージするとともにマッチ線ＭＬ０〜ＭＬ３に出力される検索結果をエンコードするプリチャージ＆エンコード回路１０８とを含む。

メモリアレイＭＡ０は説明の簡単のため、２列４行配置した例を示す。メモリアレイＭＡ０は、第１列目に配置されるメモリセルＭＣ０♯０〜ＭＣ０♯３と、第２列目に配置されるメモリセルＭＣ１♯０〜ＭＣ１♯３とを含む。ここで♯０〜♯３はエントリと呼ばれるアドレス番地である。たとえば♯０は０番地のアドレスを示し、データの読出および書込動作時においてはメモリセルＭＣ０♯０およびＭＣ１♯０の２つのＴＣＡＭセルが同時にアクセスされることになる。

各メモリセルは記憶データとマスクデータの２ビットを記憶している。記憶データは検索データと比較の対象となるデータである。マスクデータは、比較を行なうか否かをビットごとに設定するためのデータである。

ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６は記憶データの読出および書込時に活性化されるワード線である。一方、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７はマスクデータの読出および書込時に活性化されるワード線である。

１列目のメモリセルＭＣ０♯０〜ＭＣ０♯３に対してはビット線対ＢＬ０，／ＢＬ０およびサーチ線対ＳＬ０，／ＳＬ０が共通して接続される。２列目のメモリセルＭＣ１♯０〜ＭＣ１♯３に対してはビット線対ＢＬ１，／ＢＬ１とサーチ線対ＳＬ１，／ＳＬ１とが共通して接続される。

１行目すなわちアドレス♯０に対応するメモリセルＭＣ０♯０，ＭＣ１♯０に対してはワード線ＷＬ０，ＷＬ１およびマッチ線ＭＬ０が共通して接続される。同様に２行目のメモリセルＭＣ０♯１，ＭＣ１♯１に対してはワード線ＷＬ２，ＷＬ３およびマッチ線ＭＬ１が共通して接続される。また３行目のメモリセルＭＣ０♯２，ＭＣ１♯２に対してはワード線ＷＬ４，ＷＬ５およびマッチ線ＭＬ２が共通して接続される。またさらに４行目のメモリセルＭＣ０♯３，ＭＣ１♯３に対してはワード線ＷＬ６，ＷＬ７およびマッチ線ＭＬ３が共通して接続される。

なお、図１では、検索データＳＤＩ０，ＳＤＩ１、入力データＤＩ０，ＤＩ１およびアドレス信号Ａ＜０：２＞は端子から入力される例を示したが、たとえばシステムＬＳＩ中にこのようなＣＡＭが組込まれた場合には他のブロックから与えられる構成でもよい。また、読出しに関する構成については図示しないが、書込回路に並列にセンスアンプ等が配置され書込んだ記憶データやマスクデータを読み出すこともできる。

また説明の簡単のため２列の構成を示したがこの２列を単位として繰返し配置することで１アドレス当りのビット数を増加させてもよい。

図２は、図１におけるメモリセルＭＣ０♯０の構成を示した回路図である。
図２を参照して、メモリセルＭＣ０♯０は、１ビットの記憶データを保持可能に構成されたデータセルＤＣと、１ビットのマスクビット情報を保持可能に構成されデータセルＤＣとビット線に沿う列方向に隣接するマスクデータセルＭＤＣとを含む。

メモリセルＭＣ０♯０は、さらに、列方向に沿って延在し、データセルＤＣおよびマスクデータセルＭＤＣの両方に接続されるビット線対ＢＬ０，／ＢＬ０と、行方向に沿って延在しデータセルＤＣに接続されるワード線ＷＬ０と、行方向に沿って延在しマスクデータセルＭＤＣに接続されるワード線ＷＬ１と、ビット線対ＢＬ０，／ＢＬ０に平行に延在し検索データを伝達するサーチ線対ＳＬ０，／ＳＬ０とを含む。

メモリセルＭＣ０♯０は、さらに、ワード線に平行なマッチ線ＭＬ０と、データセルＤＣおよびマスクデータセルＭＤＣの両方に対して行方向に隣接しデータセルＤＣおよびマスクデータセルＭＤＣの保持する情報と検索データとに応じた結果をマッチ線ＭＬ０に出力する論理演算セルＬＣとを含む。

後にレイアウト図を用いて詳細に説明するが、メモリセルを構成するトランジスタのゲートは行方向に沿って延在し、メモリセルの各々が形成される領域は複数のウェルを含み複数のウェルの各々は列方向に隣接するメモリセルの対応するウェルと連続するように形成される。その結果メモリアレイにおいて各ウェルは列方向に細長く延在することになる。

データセルＤＣは、記憶ノードＡ０とビット線ＢＬ０との間に接続されゲートにワード線ＷＬ０が接続されるＮチャネルＭＯＳトランジスタＮ０３と、記憶ノードＢ０とビット線／ＢＬ０との間に接続されゲートにワード線ＷＬ０が接続されるＮチャネルＭＯＳトランジスタＮ０４と、電源ノードＶＤＤと記憶ノードＡ０との間に接続されゲートが記憶ノードＢ０に接続されるＰチャネルＭＯＳトランジスタＰ０１と、記憶ノードＡ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ０に接続されるＮチャネルＭＯＳトランジスタＮ０１とを含む。

データセルＤＣはさらに、電源ノードＶＤＤと記憶ノードＢ０との間に接続されゲートが記憶ノードＡ０に接続されるＰチャネルＭＯＳトランジスタＰ０２と、記憶ノードＢ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ０に接続されるＮチャネルＭＯＳトランジスタＮ０２とを含む。

マスクデータセルＭＤＣは、記憶ノードＡ１とビット線ＢＬ０との間に接続されゲートにワード線ＷＬ１が接続されるＮチャネルＭＯＳトランジスタＮ１３と、記憶ノードＢ１とビット線／ＢＬ０との間に接続されゲートにワード線ＷＬ１が接続されるＮチャネルＭＯＳトランジスタＮ１４と、電源ノードＶＤＤと記憶ノードＡ１との間に接続されゲートが記憶ノードＢ１に接続されるＰチャネルＭＯＳトランジスタＰ１１と、記憶ノードＡ１と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ１に接続されるＮチャネルＭＯＳトランジスタＮ１１とを含む。

マスクデータセルＭＤＣはさらに、電源ノードＶＤＤと記憶ノードＢ１との間に接続されゲートが記憶ノードＡ１に接続されるＰチャネルＭＯＳトランジスタＰ１２と、記憶ノードＢ１と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ１に接続されるＮチャネルＭＯＳトランジスタＮ１２とを含む。

論理演算セルＬＣは、マッチ線ＭＬ０と接地ノードとの間に直列に接続されゲートにそれぞれサーチ線ＳＬ０と記憶ノードＢ０とが接続されるＮチャネルＭＯＳトランジスタＮ０６，Ｎ０５と、マッチ線ＭＬ０と接地ノードとの間に直列に接続されゲートにそれぞれサーチ線／ＳＬ０，記憶ノードＢ１が接続されるＮチャネルＭＯＳトランジスタＮ１６，Ｎ１５とを含む。

後にレイアウト図で説明するが、メモリセルＭＣ０♯０は領域ＬＰと領域ＵＰが行方向の軸に線対称に配置されている。

なお図１における他のメモリセルは、対応するワード線、マッチ線、ビット線およびサーチ線が接続される点が異なるが内部の回路構成は同様であるので説明は繰返さない。

図３は、図１のメモリアレイの一部の配置を説明するための図である。
図３を参照して、メモリセルＭＣ０♯０とメモリセルＭＣ１♯０とは行方向に互いに隣接して配置される。各ＴＣＡＭセル列に対して対応するサーチ線が各々配置されている。すなわちメモリセルＭＣ０♯０に対してはサーチ線対ＳＬ０，／ＳＬ０がメモリセル中に配置されメモリセルＭＣ１♯０に対してはサーチ線対ＳＬ１，／ＳＬ１がメモリセル中に配置されている。またマッチ線は各セル行毎に１本配線される。すなわち図３に示される第１行目のメモリセル行（メモリセルＭＣ０♯０，メモリセルＭＣ１♯０）に対してはマッチ線ＭＬ０が配置される。

図４は、実施の形態１におけるメモリセルの動作を説明するための図である。
図３、図４を参照してアドレス♯０に対しての動作を簡単に説明する。

まずアドレス♯０に対するデータの書込時においてはワード線ＷＬ０がＨレベルに活性化されワード線ＷＬ１はＬレベルに非活性化される。またアドレス♯０以外に対応するワード線ＷＬ２〜ＷＬ７はＬレベルに非活性化される。そしてビット線ＢＬ０には書込むデータビットＤ０に対応するレベルが与えられ、ビット線／ＢＬ０にはその反転レベルが与えられる。またビット線ＢＬ１にはデータビットＤ１に対応するレベルが与えられ、ビット線／ＢＬ１にはその反転レベルが与えられる。

またサーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はすべてＬレベルに設定される。そしてマッチ線ＭＬは特にレベルを定めなくても良いが、好ましくはプリチャージされたＨレベルに維持される。

このようにワード線等が制御されることにより、メモリセルＭＣ０♯０のデータセルＤＣにはデータビットＤ０が書込まれ、メモリセルＭＣ１♯０のデータセルＤＣにはデータビットＤ１が書込まれる。なお読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されてデータビットＤ０，Ｄ１が読出される。

まずアドレス♯０に対するマスクデータの書込時においてはワード線ＷＬ１がＨレベルに活性化されワード線ＷＬ０はＬレベルに非活性化される。またアドレス♯０以外に対応するワード線ＷＬ２〜ＷＬ７はＬレベルに非活性化される。そしてビット線ＢＬ０には書込むマスクデータビットＭＤ０に対応するレベルが与えられ、ビット線／ＢＬ０にはその反転レベルが与えられる。またビット線ＢＬ１にはマスクデータビットＭＤ１に対応するレベルが与えられ、ビット線／ＢＬ１にはその反転レベルが与えられる。

このようにワード線等が制御されることにより、メモリセルＭＣ０♯０のマスクデータセルＭＤＣにはマスクデータビットＭＤ０が書込まれ、メモリセルＭＣ１♯０のマスクデータセルＭＤＣにはマスクデータビットＭＤ１が書込まれる。なお読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されてマスクデータビットＭＤ０，ＭＤ１が読出される。

続いてデータサーチ時について説明する。データサーチ時においては、サーチ線により与えられる検索データと複数のアドレス♯０〜♯３の記憶データが一括して比較され各アドレスのメモリセルが保持する内容が検索データと一致するか否かが１サイクルで出力される。この場合においてワード線ＷＬ０〜ＷＬ７はすべてＬレベルに設定され、ビット線ＢＬ０，ＢＬ１は好ましくはＨレベルに設定される。サーチ線ＳＬ０は検索データビットＳＤ０に対応するレベルに設定され、サーチ線／ＳＬ０はその反転レベルに設定される。またサーチ線ＳＬ１は検索データビットＳＤ１に対応するレベルに設定されサーチ線／ＳＬ１はその反転レベルに設定される。その結果アドレス♯０に対応するメモリセルのいずれか１つでも不一致のものがあればプリチャージされたマッチ線ＭＬ０がワイヤードＯＲ論理によってその結果マッチ線ＭＬがＬレベルに変化する。すべてのデータビットが一致したかまたはマスクデータが書込まれていた場合には、プリチャージされたマッチ線ＭＬ０はプリチャージされた状態を維持しその結果出力ＯＵＴはＨレベルとなる。

図５〜図８は、実施の形態１におけるメモリアレイのレイアウト構成を積層方向に分割して示す概略平面図である。

図５は、実施の形態１におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した平面図である。

図５に示されるように、ＴＣＡＭセル２ビット分すなわちメモリセルＭＣ０♯０とこれにＸ方向に隣接するメモリセルＭＣ１♯０が示されている。なお、図５においてコンタクトホールＣＴ，多結晶シリコン（ポリシリコン）ＰＯ，拡散領域ＤＦの一つを代表として符号を付してある。

メモリセルＭＣ０♯０，メモリセルＭＣ１♯０の各々はＸ−Ｘ軸によってデータビットとマスクビットとに分割される。データビットとマスクビットは、従来の６個のトランジスタで構成されたシングルポートＳＲＡＭのレイアウトと同様に構成することができる。

メモリセルＭＣ０♯０では、Ｘ方向中央部分にＮウェルＮＷ０があり、その内部にＰチャネルＭＯＳトランジスタが形成される。そのＮウェルＮＷ０の両側にはＰウェルＰＷ０，ＰＷ１が配置され、ＰウェルＰＷ０，ＰＷ１の内部にはＮチャネルＭＯＳトランジスタが形成される。また検索機能のためのサーチトランジスタはＰウェルＰＷ１内にＮチャネルＭＯＳトランジスタで形成されている。ここで、ウェルは同じ列内の他のメモリセルのウェルと連続するので、ウェルの延在方向はビット線やサーチ線の延在方向と同じであり、ワード線やマッチ線と直交する方向となる。

より詳細に説明すると、半導体基板の表面に、メモリセルＭＣ０♯０に対して１つのＮウェルＮＷ０とそのＮウェルＮＷ０を挟む２つのＰウェルＰＷ０，ＰＷ１が形成されている。またＹ軸に対してメモリセルＭＣ１♯０はメモリセルＭＣ０♯０と線対称に配置されており、ＰウェルＰＷ１は共有されさらにＮウェルＮＷ０に対応するＮウェルＮＷ１とＰウェルＰＷ０に対応するＰウェルＰＷ２とが形成されている。

図２の領域ＬＰに対応して、ＰチャネルＭＯＳトランジスタＰ０１，Ｐ０２はＮウェルＮＷ０内に形成されている。またＮチャネルＭＯＳトランジスタＮ０２，Ｎ０４はＰウェルＰＷ０内に形成されており、ＮチャネルＭＯＳトランジスタＮ０１，Ｎ０３，Ｎ０５，Ｎ０６はＰウェルＰＷ１内に配置されている。

ＮチャネルＭＯＳトランジスタＮ０１は、１対のＮ型拡散領域ＦＬ２０１，ＦＬ２１１よりなるソースおよびドレインとこれらの間に配置されるポリシリコンゲートとを有している。Ｎ型拡散領域ＦＬ２０１はコンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。

ＮチャネルＭＯＳトランジスタＮ０３は、１対のＮ型拡散領域ＦＬ２２１，ＦＬ２１１からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲートとを有する。このゲートはコンタクトホールＣＴを介してワード線ＷＬ０に電気的に結合される。またＮ型拡散領域ＦＬ２２１はコンタクトホールＣＴを介してビット線ＢＬ０に電気的に結合される。

ＮチャネルＭＯＳトランジスタＮ０４は、１対のＮ型拡散領域ＦＬ２２０，ＦＬ２１０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはコンタクトホールＣＴを介してワード線ＷＬ０と電気的に結合される。またＮ型拡散領域ＦＬ２２０はコンタクトホールＣＴを介してビット線／ＢＬ０と電気的に結合される。

ＮチャネルＭＯＳトランジスタＮ０２は、１対のＮ型拡散領域ＦＬ２００，ＦＬ２１０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ２００はコンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。

ＰチャネルＭＯＳトランジスタＰ０１は、Ｐ型拡散領域ＦＬ１１３，ＦＬ１１１からなるソースおよびドレインと、これらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＮチャネルＭＯＳトランジスタＮ０１のゲートと連続するポリシリコンで形成されている。Ｐ型拡散領域ＦＬ１１３はコンタクトホールＣＴを介して電源ノードＶＤＤに電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ０２は、１対のＰ型拡散領域ＦＬ１１０，ＦＬ１１２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＮチャネルＭＯＳトランジスタＮ０２のゲートと連続するポリシリコンで形成されコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１１と電気的に接続される。またＰ型拡散領域ＦＬ１１２はコンタクトホールＣＴを介して電源ノードＶＤＤと電気的に接続される。またＰ型拡散領域ＦＬ１１０はコンタクトホールＣＴを介してＰチャネルＭＯＳトランジスタＰ０１のポリシリコンゲートに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ０５は、１対のＮ型拡散領域ＦＬ２４０，ＦＬ２０２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＰチャネルＭＯＳトランジスタＰ０１，ＮチャネルＭＯＳトランジスタＮ０１のゲートと共通するポリシリコンで形成されている。Ｎ型拡散領域ＦＬ２０２はコンタクトホールＣＴを介して接地ノードＶＳＳと電気的に結合されている。

ＮチャネルＭＯＳトランジスタＮ０６は、Ｎ型拡散領域ＦＬ２３０，ＦＬ２４０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはコンタクトホールＣＴを介してサーチ線ＳＬ０に電気的に接続される。またＮ型拡散領域ＦＬ２３０はコンタクトホールＣＴを介してマッチ線ＭＬに電気的に接続される。

また、図２の領域ＵＰに対応して、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２はＮウェルＮＷ０内に形成されている。またＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４はＰウェルＰＷ０内に形成されており、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１３，Ｎ１５，Ｎ１６はＰウェルＰＷ１内に配置されている。

ＮチャネルＭＯＳトランジスタＮ１１は、１対のＮ型拡散領域ＦＬ２０６，ＦＬ２１６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンゲートとを有している。Ｎ型拡散領域ＦＬ２０６はコンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。

ＮチャネルＭＯＳトランジスタＮ１３は、１対のＮ型拡散領域ＦＬ２２１，ＦＬ２１６からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲートとを有する。このゲートはコンタクトホールＣＴを介してワード線ＷＬ１に電気的に結合される。またＮ型拡散領域ＦＬ２２１は、先に述べたようにコンタクトホールＣＴを介してビット線ＢＬ０に電気的に結合される。

ＮチャネルＭＯＳトランジスタＮ１４は、１対のＮ型拡散領域ＦＬ２２５，ＦＬ２１５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはコンタクトホールＣＴを介してワード線ＷＬ１と電気的に結合される。またＮ型拡散領域ＦＬ２２５はコンタクトホールＣＴを介してビット線／ＢＬ０と電気的に結合される。

ＮチャネルＭＯＳトランジスタＮ１２は、１対のＮ型拡散領域ＦＬ２００，ＦＬ２１５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ２００は、先に述べたようにコンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。

ＰチャネルＭＯＳトランジスタＰ１１は、Ｐ型拡散領域ＦＬ１１８，ＦＬ１１６からなるソースおよびドレインと、これらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＮチャネルＭＯＳトランジスタＮ１１のゲートと連続するポリシリコンで形成されている。Ｐ型拡散領域ＦＬ１１８はコンタクトホールＣＴを介して電源ノードＶＤＤに電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ１２は、１対のＰ型拡散領域ＦＬ１１５，ＦＬ１１２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＮチャネルＭＯＳトランジスタＮ１２のゲートと連続するポリシリコンで形成されコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１６と電気的に接続される。またＰ型拡散領域ＦＬ１１２は、先に述べたようにコンタクトホールＣＴを介して電源ノードＶＤＤと電気的に接続される。またＰ型拡散領域ＦＬ１１５はコンタクトホールＣＴを介してＰチャネルＭＯＳトランジスタＰ１１のポリシリコンゲートに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１５は、１対のＮ型拡散領域ＦＬ２４５，ＦＬ２０７からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＰチャネルＭＯＳトランジスタＰ１１，ＮチャネルＭＯＳトランジスタＮ１１のゲートと共通するポリシリコンで形成されている。Ｎ型拡散領域ＦＬ２０７はコンタクトホールＣＴを介して接地ノードＶＳＳと電気的に結合されている。

ＮチャネルＭＯＳトランジスタＮ１６は、Ｎ型拡散領域ＦＬ２３０，ＦＬ２４５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはコンタクトホールＣＴを介してサーチ線／ＳＬ０に電気的に接続される。またＮ型拡散領域ＦＬ２３０は、先に述べたようにコンタクトホールＣＴを介してマッチ線ＭＬに電気的に接続される。

各Ｎ型拡散領域は、ＰウェルＰＷ０，ＰＷ１，ＰＷ２の活性領域内にＮ型不純物を注入することにより形成される。また、各Ｐ型拡散領域は、ＮウェルＮＷ０，ＮＷ１の活性領域内にＰ型不純物を注入することにより形成される。

なお、メモリセルＭＣ１♯０については対応するサーチ線およびビット線が接続される点が異なるが、トランジスタや拡散領域の配置についてはメモリセルＭＣ０♯０とＹ軸に対して線対称な配置となっているので説明は繰返さない。

図６、図７、図８は、実施の形態１のメモリアレイの金属配線パターンとコンタクトホールおよびビアホールのパターンを示した図である。

図６は、実施の形態１におけるメモリアレイのコンタクトホールＣＴ、第１金属配線層Ｍ１、第１ビアホールＶ１の配置を示した平面図である。

図７は、実施の形態１におけるメモリアレイの第１ビアホールＶ１、第２金属配線層Ｍ２および第２ビアホールＶ２の配置を示した平面図である。

図８は、第２ビアホール、第３金属配線層、第３ビアホール、第４金属配線層の配置を示した平面図である。

図６において、コンタクトホールＣＴ，第１金属配線層Ｍ１および第１ビアホールＶ１が代表的な部分に符号が付されている。

ワード線ＷＬ０は第２金属配線層でＸ軸に沿う方向に配線されている。ビット線対は第３金属配線層でＹ軸に沿う方向に配線されている。またサーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１も第３金属配線層でＹ軸に沿う方向に配線されている。

電源線ＶＤＤは各列単位で同じく第３金属配線層で配線されている。接地線ＶＳＳは、第３金属配線層でセル境界部分をＹ軸に沿う方向に配線されている。またマッチ線ＭＬは最上層の第４金属配線層にてＸ軸に沿う方向に配線されている。

データビットとマスクビットのビット線対は、列単位で共通に接続されている。またマッチ線ＭＬはＸ軸方向に隣接するセル同士すなわちメモリセルＭＣ０♯０，ＭＣ１♯０に共通に接続されてＸ軸に沿う方向に延在している。

より詳細に説明すると、まず図５、図６を参照して、第１金属配線Ｍ１００はコンタクトホールＣＴを介してＮチャネルＭＯＳトランジスタＮ０４のゲートと電気的に接続されている。そしてこの第１金属配線Ｍ１００は、ビアホールＶ１を介して図７の第２金属配線Ｍ２０５に接続される。この第２金属配線Ｍ２０５はＸ軸方向に沿ってメモリセルを横断するワード線ＷＬ０である。

第１金属配線Ｍ１０１はＮ型拡散領域ＦＬ２２０とコンタクトホールＣＴを介して電気的に接続され、さらにビアホールＶ１を介して図７の第２金属配線Ｍ２０１に電気的に接続されさらにビアホールＶ２を介して図８の第３金属配線Ｍ３０２に電気的に接続されている。この第３金属配線Ｍ３０２はＹ軸方向に沿ってメモリセルＭＣ０♯０を横断するビット線／ＢＬ０である。図６の第１金属配線Ｍ１０２は、コンタクトホールＣＴを介してＮ型拡散領域ＦＬ２１０とＰ型拡散領域ＦＬ１１０とを電気的に接続する。

第１金属配線Ｍ１０４はコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１０とＮ型拡散領域ＦＬ２１１とを電気的に接続する。第１金属配線Ｍ１０３はコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１３と接続される。そして第１金属配線Ｍ１０３はビアホールＶＩを介して図７の第２金属配線Ｍ２０２と接続され、第２金属配線Ｍ２０２はビアホールＶ２を介して図８の第３金属配線Ｍ３０３に接続される。

図６の第１金属配線Ｍ１０５はコンタクトホールＣＴを介して図５のＮ型拡散領域ＦＬ２０１とＦＬ２０２とを電気的に接続するとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２０３と電気的に接続されこの第２金属配線Ｍ２０３はビアホールＶ２を介して図８の第３金属配線Ｍ３０５と接続される。第３金属配線Ｍ３０５はビアホールＶ３を介して第４金属配線Ｍ４０１と接続される。第４金属配線Ｍ４０１はＸ軸に沿う方向にメモリセルＭＣ０♯０およびＭＣ１♯０の境界線に沿って配線される接地線ＶＳＳである。

図６の第１金属配線Ｍ１０６は、コンタクトホールＣＴを介して図５のトランジスタＮ０３のゲートに電気的に接続されるとともに、ビアホールＶ１を介して図７のワード線ＷＬ０である第２金属配線Ｍ２０５に電気的に接続される。

図６の第１金属配線Ｍ１０７は、コンタクトホールＣＴを介して図５のＮチャネルＭＯＳトランジスタＮ０６のゲートに電気的に接続されるとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２０４に接続される。第２金属配線Ｍ２０４はビアホールＶ２を介して図８の第３金属配線Ｍ３０６に電気的に接続される。この第３金属配線Ｍ３０６はメモリセルＭＣ０♯０をＹ軸に沿う方向に横断するサーチ線ＳＬ０である。

図６の第１金属配線Ｍ１２０は、コンタクトホールＣＴを介してＮ型拡散領域ＦＬ２００に電気的に接続されるとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２２１に接続される。第２金属配線Ｍ２２１はビアホールＶ２を介して図８の第３金属配線Ｍ３０１に接続される。

図６の第１金属配線Ｍ１２１は、コンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１２に電気的に接続されるとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２２２に接続される。第２金属配線Ｍ２２２はビアホールＶ２を介して図８の電源線ＶＤＤである第３金属配線Ｍ３０３に接続される。

図６の第１金属配線Ｍ１２２は、コンタクトホールＣＴを介してＮ型拡散領域ＦＬ２２１に電気的に接続されるとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２２３に電気的に接続される。第２金属配線Ｍ２２３はビアホールＶ２を介して図８の第３金属配線Ｍ３０４に電気的に接続される。この第３金属配線Ｍ３０４は、Ｙ軸に沿う方向にメモリセルＭＣ０♯０を横断するビット線ＢＬ０である。

図６の第１金属配線Ｍ１２３は、コンタクトホールＣＴを介して図５のＮ型拡散領域ＦＬ２３０に電気的に接続されるとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２２４に電気的に接続される。第２金属配線Ｍ２２４はビアホールＶ２を介して図８の第３金属配線Ｍ３２１に電気的に接続され、第３金属配線Ｍ３２１はビアホールＶ３を介して第４金属配線Ｍ４０２に電気的に接続される。

この第４金属配線Ｍ４０２は、メモリセルＭＣ０♯０およびメモリセルＭＣ１♯０をＸ軸に沿う方向に横断しているマッチ線ＭＬである。

図６の第１金属配線Ｍ１１０はコンタクトホールＣＴを介してＮチャネルＭＯＳトランジスタＮ１４のゲートと電気的に接続されている。そしてこの第１金属配線Ｍ１１０は、ビアホールＶ１を介して図７の第２金属配線Ｍ２１５に接続される。この第２金属配線Ｍ２１５はＸ軸方向に沿ってメモリセルを横断するワード線ＷＬ１である。

図６の第１金属配線Ｍ１１１はＮ型拡散領域ＦＬ２２５とコンタクトホールＣＴを介して電気的に接続され、さらにビアホールＶ１を介して図７の第２金属配線Ｍ２１１に電気的に接続されさらにビアホールＶ２を介して図８の第３金属配線Ｍ３０２に電気的に接続されている。この第３金属配線Ｍ３０２は、先に述べたようにＹ軸方向に沿ってメモリセルＭＣ０♯０を横断するビット線／ＢＬ０である。

図６の第１金属配線Ｍ１１２は、コンタクトホールＣＴを介してＮ型拡散領域ＦＬ２１５とＰ型拡散領域ＦＬ１１５とを電気的に接続する。

図６の第１金属配線Ｍ１１４はコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１５とＮ型拡散領域ＦＬ２１６とを電気的に接続する。第１金属配線Ｍ１１３はコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１８と接続される。そして第１金属配線Ｍ１１３はビアホールＶ１を介して図７の第２金属配線Ｍ２１２と接続され、第２金属配線Ｍ２１２はビアホールＶ２を介して図８の第３金属配線Ｍ３０３に接続される。この第３金属配線Ｍ３０３は、Ｙ軸方向に沿う方向にメモリセルＭＣ０♯０を横断する電源線ＶＤＤである。

図６の第１金属配線Ｍ１１５はコンタクトホールＣＴを介して図５のＮ型拡散領域ＦＬ２０６とＦＬ２０７とを電気的に接続するとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２１３と電気的に接続されこの第２金属配線Ｍ２１３はビアホールＶ２を介して図８の第３金属配線Ｍ３１５と接続される。第３金属配線Ｍ３１５はビアホールＶ３を介して第４金属配線Ｍ４０１と接続される。第４金属配線Ｍ４０１はＸ軸に沿う方向にメモリセルＭＣ０♯０およびＭＣ１♯０の境界線に沿って配線される接地線ＶＳＳである。

図６の第１金属配線Ｍ１１６は、コンタクトホールＣＴを介して図５のトランジスタＮ１３のゲートに電気的に接続されるとともに、ビアホールＶ１を介して図７のワード線ＷＬ１である第２金属配線Ｍ２１５に電気的に接続される。

図６の第１金属配線Ｍ１１７は、コンタクトホールＣＴを介して図５のＮチャネルＭＯＳトランジスタＮ１６のゲートに電気的に接続されるとともに、ビアホールＶ１を介して図７の第２金属配線Ｍ２１４に接続される。第２金属配線Ｍ２１４はビアホールＶ２を介して図８の第３金属配線Ｍ３０７に電気的に接続される。この第３金属配線Ｍ３０７はメモリセルＭＣ０♯０をＹ軸に沿う方向に横断するサーチ線／ＳＬ０である。

なお、メモリセルＭＣ０♯０の内部の金属配線層については、サーチ線ＳＬおよびビット線ＢＬについて対応のサーチ線およびビット線が接続される点が異なるが、配線パターンの配置についてはＹ軸にメモリセルＭＣ０♯０と線対称の配置を有しているためその説明は繰返さない。

図８に示すように第４金属配線Ｍ４０１、Ｍ４０６によって接地線ＶＳＳを横方向に延在させかつ第３金属配線Ｍ３０１，およびこれにＹ軸と対称に配置される第３金属配線によって縦方向に接地線ＶＳＳを延在している。このような接地線が繰返して配置される結果、メモリアレイ内に接地線ＶＳＳがメッシュ状に配線されることになり、局所的な電圧降下を防ぐ効果がある。また、第４金属配線層において、実施の形態１ではマッチ線が隣接配線との間隔が広いので、カップリング容量を低減できる。その結果マッチ線の充放電による電力消費が抑えられるとともに、サーチ動作の高速化を図ることができる。

第３金属配線の電源線ＶＤＤについては列ごとに独立しているので、ＶＤＤ電位を列ごとに制御することも可能となり、動作マージンの拡大、ビット線の充放電電力の低減等を図ることができる。

また以上説明したようにレイアウトを構成することにより、高集積化されたＴＣＡＭメモリアレイを第４金属配線層までで実現することができる。配線層数を抑えることができると、製造コストを抑えることができる。

図５に示した各ゲートの向きをＸ軸に沿う方向に揃えることができるので、エッチングむら等による加工ばらつきや、マスクずれに起因するトランジスタ形成サイズの変化等のばらつきを小さくすることができる。

さらに、ビット線、サーチ線の長さを短くできるので配線容量を小さくでき、サーチ線やビット線の充放電による電力消費を抑えることができる。また配線容量を小さくすることにより高速化が図れるという利点もある。

［実施の形態２］
図９は、実施の形態２に係る半導体記憶装置の構成を示す概略ブロック図である。

図９を参照して、半導体記憶装置２００は、アドレス信号Ａ＜０：１＞に応じてワード線ＷＬ０〜ＷＬ３を選択的に活性化する行デコーダ２０２と、検索データＳＤＩ０，ＳＤＩ１に応じてサーチ線対ＳＬ０，／ＳＬ０、ＳＬ１，／ＳＬ１を駆動するサーチドライバ２０４とを含む。

半導体記憶装置２００は、さらに、入力データＤＩ０Ａ，ＤＩ１ＡおよびＤＩ０Ｂ，ＤＩ１Ｂに応じてビット線対ＢＬ０Ａ，／ＢＬ０Ａ、ＢＬ０Ｂ，／ＢＬ０Ｂ、ＢＬ１Ａ，／ＢＬ１Ａ、ＢＬ１Ｂ，／ＢＬ１Ｂを駆動する書込回路２０６と、ワード線ＷＬ０〜ＷＬ３、サーチ線対ＳＬ０，／ＳＬ０、ＳＬ１，／ＳＬ１およびビット線対ＢＬ０Ａ，／ＢＬ０Ａ、ＢＬ０Ｂ，／ＢＬ０Ｂ、ＢＬ１Ａ，／ＢＬ１Ａ、ＢＬ１Ｂ，／ＢＬ１Ｂに接続されるメモリアレイＭＡ１と、メモリアレイＭＡ１から延在するマッチ線ＭＬ０〜ＭＬ３をプリチャージするとともにこれらに出力される一致結果をエンコードするプリチャージ＆エンコード回路２０８とを含む。

メモリアレイＭＡ１は実施の形態１のアレイ構成を少し変形配置した例である。物理的には２行４列のＴＣＡＭセルが配置される。したがって縦横の寸法は、図１に示した実施の形態１の場合に比べて、横幅が２倍、縦幅が２分の１倍の大きさとなる。アドレス番地は下側の第１行目が♯０および♯１番地に割当てられており、上側の第２行目は♯２および♯３番地に割当てられている。各行において行方向に隣接するメモリセルはアドレス番地が異なる点が実施の形態１との相違点である。

一方、マッチ線は１行４セルに物理配置されたＴＣＡＭセルに対して２本配線される。具体的にはマッチ線ＭＬ０およびＭＬ１は第１行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ０はアドレス♯０に対応するメモリセルＭＣ０♯０，ＭＣ１♯０に接続されている。またマッチ線ＭＬ１はアドレス♯１に対応するメモリセルＭＣ０♯１およびＭＣ１♯１に接続されている。

また、マッチ線ＭＬ２およびＭＬ３は第２行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ２はアドレス♯２に対応するメモリセルＭＣ０♯２，ＭＣ１♯２に接続されている。またマッチ線ＭＬ３はアドレス♯３に対応するメモリセルＭＣ０♯３およびＭＣ１♯３に接続されている。

このように各行においてマッチ線を２セル単位で交互に接続した構成をなしている。このように物理配置は実施の形態１の場合と異なるがサーチ機能としては全く同じ振る舞いをこのメモリアレイは行なう。

すなわち、サーチ線対はＳＬ０、／ＳＬ０とＳＬ１、／ＳＬ１の２組配線されており、マッチ線はＭＬ０〜ＭＬ３の４本配線されており検索機能については同じ動作をする。

一方読出と書込については若干動作が異なる。実施の形態１ではメモリセルＭＣ０♯０とメモリセルＭＣ０♯１とは別々のワード線に接続されているため同時に読出したり書込んだりすることはできない。一方、実施の形態２においてはメモリセルＭＣ０♯０とメモリセルＭＣ０♯１の２セルのワード線が共通に配線され、ビット線対は各々別に配線されているので、この２セルのデータを同時に読出したり書込んだりすることができる。

これにより１サイクルで２つの番地に同時にデータを書込んだり読出したりすることができるためデータを書込むサイクル数の削減効果がある。また、サーチ線の長さが実施の形態１の場合と比べて半分で済むので、配線容量を抑えることができる。これにより高速化および低消費電力化を図ることができる。

図１０は、メモリアレイＭＡ１における互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１との関係を示した回路図である。

図１１は、実施の形態２におけるメモリセルの動作を説明するための図である。
図１０、図１１を参照してより詳細にメモリセルの動作説明を行なう。

まずアドレス♯０および♯１に同時にデータを書込む場合には、ワード線ＷＬ０がＨレベルに活性化されワード線ＷＬ１はＬレベルに非活性化される。ワード線ＷＬ２〜ＷＬ３に関してはアドレスが異なるためＬレベルに非活性化される。

そしてビット線ＢＬ０Ａはアドレス♯０に書込む０ビット目のデータＤ０♯０に対応するレベルに設定され、ビット線／ＢＬ０Ａはその反転レベルに設定される。ビット線ＢＬ０Ｂはアドレス♯１に書込む０ビット目のデータＤ０♯１に対応するレベルに設定され、ビット線／ＢＬ０Ｂはその反転レベルに設定される。

また、ビット線ＢＬ１Ａはアドレス♯０に書込む１ビット目のデータＤ１♯０に対応するレベルに設定され、ビット線／ＢＬ１Ａはその反転レベルに設定される。ビット線ＢＬ１Ｂはアドレス♯１に書込む１ビット目のデータＤ１♯１に対応するレベルに設定され、ビット線／ＢＬ１Ｂはその反転レベルに設定される。

データ書込時においてはサーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はすべてＬレベルに非活性化される。そしてマッチ線ＭＬについてはレベルは問わないが好ましくはＨレベルにプリチャージされた状態に保持される。

次にアドレス♯０および♯１に同時にマスクデータを書込む場合について説明する。このときワード線ＷＬ０はＬレベルに非活性化されワード線ＷＬ１はＨレベルに活性化される。書込対象のアドレスではないのでワード線ＷＬ２〜ＷＬ３についてはＬレベルに非活性化される。

このときビット線ＢＬ０Ａはアドレス♯０に書込む０ビット目のマスクデータであるデータＭＤ０♯０に対応するレベルに設定されビット線／ＢＬ０Ａはその反転レベルに設定される。ビット線ＢＬ０Ｂはアドレス♯１に書込む０ビット目のマスクデータであるデータＭＤ０♯１に対応するレベルに設定されビット線／ＢＬ０Ｂはその反転レベルに設定される。

また、ビット線ＢＬ１Ａはアドレス♯０に書込む１ビット目のマスクデータであるデータＭＤ１♯０に対応するレベルに設定されビット線／ＢＬ１Ａはその反転レベルに設定される。ビット線ＢＬ１Ｂはアドレス♯１に書込む１ビット目のマスクデータであるデータＭＤ１♯１に対応するレベルに設定されビット線／ＢＬ１Ｂはその反転レベルに設定される。

このときサーチ線ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はＬレベルに非活性化されており、マッチ線ＭＬはレベルは問わないが好ましくはＨレベルにプリチャージされている。

これに対しデータサーチをするときにはメモリアレイＭＡ１のすべてのメモリセルに対してデータ比較が行なわれる。このときワード線ＷＬ０〜ＷＬ３はすべてＬレベルに非活性化されており、ビット線ＢＬ０Ａ，ＢＬ０Ｂ，ＢＬ１Ａ，ＢＬ１Ｂおよび／ＢＬ０Ａ，／ＢＬ０Ｂ，／ＢＬ１Ａ，／ＢＬ１Ｂはレベルは問わないが、好ましくはすべてＨレベルにプリチャージされた状態となっている。

このときサーチ線ＳＬ０は、検索データの０ビット目であるデータＳＤ０に対応するレベルに設定され、サーチ線／ＳＬ０はその反転レベルに設定される。またサーチ線ＳＬ１は検索データの１ビット目であるデータＳＤ１に対応するレベルに設定され、サーチ線／ＳＬ１はその反転レベルに設定される。

そしてマッチ線ＭＬはサーチデータが該当するアドレスにおいてすべて一致した場合にＨレベルとなり該当するアドレスのいずれかのビットにおいて不一致が生ずるとプリチャージされていたマッチ線の電荷が引抜かれマッチ線は出力信号ＯＵＴとしてＬレベルを出力する。また該当アドレスにマスクデータが書かれていた場合には一致したときと同様Ｈレベルとなる。

図１２〜図１５は実施の形態２のＴＣＡＭセルのレイアウト構成を積層方向に分割して示す概略平面図である。実施の形態１の場合と同様にわかりやすくするために、トランジスタ形成部分と複数の配線層とで分けている。

図１２は、実施の形態２におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した平面図である。

図１２の実施の形態２のレイアウトが図５で説明した実施の形態１のレイアウトと異なる点は、メモリセルＭＣ０♯０のサーチトランジスタであるＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６と、図１２において隣接するメモリセルＭＣ０♯１の対応するトランジスタとが、共通なポリシリコン配線によってゲートが形成されていることである。

このような配置とすることにより、Ｘ軸に沿う方向の横幅を実施の形態１よりも縮めることができるため高集積化を図ることができる。

また実施の形態１の図５では、トランジスタＮ０３、Ｎ０６および隣接するメモリセルＭＣ１♯０の対応の２つのトランジスタのゲートとなるポリシリコン配線の小さい島が、４個Ｘ軸に沿う方向に連続配置されるパターンとなっていた。

これに対し実施の形態２においては、小さいポリシリコン配線部分は、ＮチャネルＭＯＳトランジスタＮ０３のゲート１つに減っている。小さいゲートの島は、エッチング工程等の加工時に倒れたり飛散したりして不良の原因となりやすく歩留り低下を引起しやすい。このような小さいゲートの島の個数を減らすことで製造歩留り向上が期待できる。

また実施の形態１と同様に図１５に示すようにビット線対ＢＬ０Ａ、／ＢＬ０Ａは電源配線ＶＤＤによりシールドされまた隣接するメモリセルのビット線とは接地線ＶＳＳによりシールドされるので、平行して走るビット線対のカップリング容量による誤動作を防止することができる。またマッチ線ＭＬ０，ＭＬ１も第４金属配線層で形成することにより隣接する間隔を広くすることができるのでカップリング容量を抑えることができる。

図１３は、実施の形態２におけるメモリアレイのコンタクトホールＣＴ、第１金属配線層Ｍ１およびビアホールＶ１の配置を示した平面図である。

図１４は、実施の形態２におけるメモリアレイのビアホールＶ１、第２金属配線層Ｍ２、ビアホールＶ２の配置を示した平面図である。

図１５は、実施の形態２におけるメモリアレイのビアホールＶ２、第３金属配線層Ｍ３、ビアホールＶ４、第４金属配線層Ｍ４の配置を示した平面図である。

図１３の第１金属配線のパターンが実施の形態１と異なる点は、第１金属配線Ｍ１０７Ａ，Ｍ１１７Ａの部分であり、図１４に示される第２金属配線が実施の形態１と異なるのは第２金属配線Ｍ２０４Ａ，Ｍ２２４Ａ，Ｍ２１４Ａで示す部分である。また図１５の第４金属配線において異なるのはマッチ線がＭＬ０，ＭＬ１の２本が平行して走るように変わった点であり、これに接続するために第３金属配線Ｍ３０５Ａ、Ｍ３２１Ａの形状も変化している。さらにサーチ線をメモリセルＭＣ０♯０およびＭＣ０♯１に共有するサーチ線対を境界部分に配置するため第１金属配線Ｍ３０６Ａも変更されており、これに接続するビアホールＶ４の位置も変更されている。

ここで配線層の上下関係を明確に示すため断面図についても説明しておく。
図１６は、図１２のＸＶＩ−ＸＶＩにおける断面図である。

図１７は、図１２のＸＶＩＩ−ＸＶＩＩにおける断面図である。
図１６を参照して、Ｐ基板上にはＰウェルＰＷ０，ＰＷ１とその間にＮウェルＮＷ０とが形成され活性領域にＮ型不純物が注入されることによりＮ型拡散領域ＦＬ２１０、ＦＬ２１１、ＦＬ２４０が形成され、活性領域にＰ型不純物が注入されることによりＰ型拡散領域ＦＬ１１０，ＦＬ１１１が形成される。

そして、コンタクトホールＣＴが各拡散領域ＦＬ２１０，ＦＬ１１０，ＦＬ１１１，ＦＬ２１１に対して設けられその上に第１金属配線Ｍ１００，Ｍ１０２，Ｍ１０４，Ｍ１０６，Ｍ１０７Ａが形成される。第１金属配線Ｍ１００はワード線ＷＬ０に接続されており同様に第１金属配線Ｍ１０６もワード線ＷＬ０に接続されている。また図示しない経路によって第１金属配線Ｍ１０７Ａはサーチ線ＳＬ０に接続されている。そしてビアホールＶ１が第１金属配線Ｍ１００，Ｍ１０６に対して設けられその上にワード線ＷＬ０となる第２金属配線Ｍ２０５が形成される。

第２金属配線層の上部には第３金属配線Ｍ３０１，Ｍ３０２，Ｍ３０３，Ｍ３０４，Ｍ３０５Ａ，Ｍ３２１Ａ，Ｍ３０６Ａが形成される。第３金属配線Ｍ３２１Ａに対してはビアホールＶ３がその上に設けられ、さらにその上に第４金属配線Ｍ４０２Ａが形成される。

この第４金属配線Ｍ４０２Ａはマッチ線ＭＬ０であり、第３金属配線Ｍ３２１Ａはマッチ線ＭＬ０に電気的に接続される。また第３金属配線Ｍ３０１，Ｍ３０５Ａは接地電位が与えられる接地線であり第３金属配線Ｍ３０２はビット線／ＢＬ０Ａであり第３金属配線Ｍ３０４はビット線ＢＬ０Ａであり第３金属配線Ｍ３０６Ａはサーチ線ＳＬ０である。

次に、図１７のＹ軸方向に沿う断面図について説明する。まずＰ基板上にＰウェルＰＷ０が形成され、ゲート酸化膜およびポリシリコンゲートが配線され、さらにその活性領域上にＮ型不純物が注入されることによりＮ型拡散領域ＦＬ２２５、ＦＬ２１５、ＦＬ２００、ＦＬ２１０、ＦＬ２２０によってソース・ドレインが形成され、ＮチャネルＭＯＳトランジスタＮ０３、Ｎ０１，Ｎ１１，Ｎ１３が形成される。

Ｎ型拡散領域ＦＬ２２５，ＦＬ２１５，ＦＬ２００，ＦＬ２１０，ＦＬ２２０にはそれぞれコンタクトホールＣＴ内にプラグが形成され、それらの上に第１金属配線Ｍ１０１，Ｍ１０２，Ｍ１２０．Ｍ１１２，Ｍ１１１が形成される。ここで第１金属配線Ｍ１０１はビット線／ＢＬ０Ａに電気的に接続されており、第１金属配線Ｍ１２０は接地電位ＶＳＳに電気的に結合されており、第１金属配線Ｍ１１１はビット線／ＢＬ０Ａに電気的に接続されている。また第１金属配線Ｍ１０２およびＭ１１２は内部記憶ノードとなっている。

第１金属配線Ｍ１０１およびＭ１１１の上部にはビアホールが設けられその上に第２金属配線Ｍ２０１，Ｍ２１１が形成される。また第２金属配線Ｍ２０５，Ｍ２１５も併せて形成される。第２金属配線Ｍ２０１はビット線／ＢＬ０Ａに電気的に接続されており、第２金属配線Ｍ２０５はワード線ＷＬ０に電気的に接続されている。また第２金属配線Ｍ２１５はワード線ＷＬ１に電気的に接続されており、第２金属配線Ｍ２１１はビット線／ＢＬ０Ａに電気的に接続されている。第２金属配線Ｍ２０１およびＭ２１１の上部にはビアホールが設けられその上に第３金属配線Ｍ３０２が形成される。この第３金属配線Ｍ３０２はビット線／ＢＬ０Ａである。

さらにその上には第４金属配線Ｍ４０１，Ｍ４０２Ａ，Ｍ４０７Ａ，Ｍ４０６が形成される。第４金属配線Ｍ４０１，Ｍ４０６は接地線ＶＳＳであり、第４金属配線Ｍ４０２Ａはマッチ線ＭＬ０であり、第４金属配線Ｍ４０７Ａはマッチ線ＭＬ１である。

以上説明したように、実施の形態２に示したメモリアレイ構成を採用することにより、実施の形態１と比べてさらにメモリアレイの占有面積を小さくすることができ、製造コストを低くすることができる。また、ポリシリコンの小さいパターンを減らすことができ、歩留まり向上による製造コストの低減も期待できる。

また、実施の形態１に示したレイアウトと同様に、並走するビット線対はその間にＶＤＤ、ＶＳＳパターンが設けられることにより、ビット線相互のカップリング容量による誤動作を防止できる。

［実施の形態３］
実施の形態３に係る半導体記憶装置は、実施の形態２に係る半導体記憶装置と図９および図１０で示した回路構成およびメモリアレイのセルの並び方は同じであるが、メモリセルの内部のトランジスタ配置とサーチ線、ワード線の配線層とが異なる。

図１８〜図２１は、実施の形態３で用いられるメモリセルの内部レイアウトを示す平面図である。実施の形態１および２と同様、理解の容易のためトランジスタ形成層と複数の配線層の全体をいくつかの層に分割して示している。

図１８は、実施の形態３のメモリセルのウェル、拡散領域ＤＦ、ポリシリコンＰＯおよびコンタクトホールＣＴの配置を示した平面図である。

図１８を実施の形態２の図１２と比較するとわかるように、ＰウェルＰＷ０のＸ軸に沿う方向の幅が拡大され、代わりにＰウェルＰＷ１の幅が縮小されている。

そして、ＰウェルＰＷ１内部にはＮ型拡散領域ＦＬ２０１，ＦＬ２１１ＡおよびＮチャネルＭＯＳトランジスタＮ０１が残る。Ｎ型拡散領域ＦＬ２２１Ａ，ＦＬ２１１Ｂ、ＮチャネルＭＯＳトランジスタＮ０３は、ＰウェルＰＷ１の代わりにＰウェルＰＷ０の内部に形成される。

また、ＰウェルＰＷ１内部にはＮ型拡散領域ＦＬ２０６，ＦＬ２１６ＡおよびＮチャネルＭＯＳトランジスタＮ１１が残る。Ｎ型拡散領域ＦＬ２２１Ｂ，ＦＬ２１６Ｂ、ＮチャネルＭＯＳトランジスタＮ１３はＰウェルＰＷ１の代わりにＰウェルＰＷ０の内部に形成される。

他の部分については、図１８は実施の形態２の図１２と同様であるので説明は繰返さない。

図１８に示すようにトランジスタの配置を変えたため、配線層については以下に説明するように変更がなされている。

図１９は、実施の形態３のメモリセルのコンタクトホールＣＴ、第１金属配線層Ｍ１および第１ビアホールＶ１の配置を示した平面図である。

図２０は、実施の形態３のメモリセルの第１ビアホールＶ１、第２金属配線層Ｍ２および第２ビアホールＶ２の配置を示した平面図である。

図２１は、実施の形態３のメモリセルの第２ビアホールＶ２、第３金属配線層Ｍ３、第３ビアホールＶ３および第４金属配線層Ｍ４の配置を示した平面図である。

図１９の第１金属配線Ｍ１３０は、ワード線ＷＬ０に電気的に接続されており、コンタクトホールＣＴを介して図１８のＮチャネルＭＯＳトランジスタＮ０３のゲートと接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２３４に接続される。第２金属配線Ｍ２３４は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３１に接続される。第３金属配線Ｍ３３１は、第３ビアホールＶ３を介してＸ軸方向に沿って延在する第４金属配線層で形成されたワード線ＷＬ０に接続される。

図１９の第１金属配線Ｍ１３１は、ビット線ＢＬ０Ａに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２２１Ａに接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２３１に接続される。第２金属配線Ｍ２３１は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３２に接続される。第３金属配線Ｍ３３２は、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断するビット線ＢＬ０Ａである。

図１９の第１金属配線Ｍ１３３は、ビット線／ＢＬ０Ａに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２２０に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２３２に接続される。第２金属配線Ｍ２３２は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３３に接続される。第３金属配線Ｍ３３３は、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断するビット線／ＢＬ０Ａである。

図１９の第１金属配線Ｍ１３２は、内部記憶ノードであり、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２１０とＰ型拡散領域ＦＬ１１０とを接続する。また、図１９の第１金属配線Ｍ１３４は、内部記憶ノードであり、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２１１ＡとＰ型拡散領域ＦＬ１１１とを接続する。

図１９の第１金属配線Ｍ１３５は、電源線ＶＤＤに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ１１３に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２３３に接続される。第２金属配線Ｍ２３３は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３４に接続される。第３金属配線Ｍ３３４は、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断する電源線ＶＤＤである。

図１９の第１金属配線Ｍ１３６は、接地線ＶＳＳに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２０１，ＦＬ２０２に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２５１に接続される。第２金属配線Ｍ２５１は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３５に接続される。第３金属配線Ｍ３３５は、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断する接地線ＶＳＳである。

図１９の第１金属配線Ｍ１３７は、サーチ線ＳＬ０に電気的に接続されており、コンタクトホールＣＴを介して図１８のＮチャネルＭＯＳトランジスタＮ０６のゲートに接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２５４に接続される。第２金属配線Ｍ２５４は、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断するサーチ線ＳＬ０である。

図１９の第１金属配線Ｍ１５０は、接地線ＶＳＳに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２００に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２５１に接続される。第２金属配線Ｍ２５４は、蛇行しながらメモリセルＭＣ０♯０をＹ軸に沿う方向に横断する接地線ＶＳＳである。

図１９の第１金属配線Ｍ１５１は、電源線ＶＤＤに電気的に接続されており、コンタクトホールＣＴを介して図１８のＰ型拡散領域ＦＬ１１２に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２５２に接続される。第２金属配線Ｍ２５２は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３４に接続される。第３金属配線Ｍ３３４は、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断する電源線ＶＤＤである。

図１９の第１金属配線Ｍ１５２は、マッチ線ＭＬ０に電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２３０に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２５３に接続される。第２金属配線Ｍ２５３は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３４２に接続される。第３金属配線Ｍ３４２は、第３ビアホールＶ３を介してＸ軸方向に沿って延在する第４金属配線層で形成されたマッチ線ＭＬ０に接続される。

図１９の第１金属配線Ｍ１４０は、ワード線ＷＬ１に電気的に接続されており、コンタクトホールＣＴを介して図１８のＮチャネルＭＯＳトランジスタＮ１３のゲートと接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２４４に接続される。第２金属配線Ｍ２４４は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３４１に接続される。第３金属配線Ｍ３４１は、第３ビアホールＶ３を介してＸ軸方向に沿って延在する第４金属配線層で形成されたワード線ＷＬ１に接続される。

図１９の第１金属配線Ｍ１４１は、ビット線ＢＬ０Ａに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２２１Ｂに接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２４１に接続される。第２金属配線Ｍ２４１は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３２に接続される。第３金属配線Ｍ３３２は、先に述べたとおりメモリセルＭＣ０♯０をＹ軸に沿う方向に横断するビット線ＢＬ０Ａである。

図１９の第１金属配線Ｍ１４３は、ビット線／ＢＬ０Ａに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２２５に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２４２に接続される。第２金属配線Ｍ２４２は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３３に接続される。第３金属配線Ｍ３３３は、先に述べたとおりメモリセルＭＣ０♯０をＹ軸に沿う方向に横断するビット線／ＢＬ０Ａである。

図１９の第１金属配線Ｍ１４２は、内部記憶ノードであり、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２１５とＰ型拡散領域ＦＬ１１５とを接続する。また、図１９の第１金属配線Ｍ１４４は、内部記憶ノードであり、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２１６ＡとＰ型拡散領域ＦＬ１１６とを接続する。

図１９の第１金属配線Ｍ１４５は、電源線ＶＤＤに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ１１８に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２４３に接続される。第２金属配線Ｍ２４３は、第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３４に接続される。第３金属配線Ｍ３３４は、先に述べたとおりメモリセルＭＣ０♯０をＹ軸に沿う方向に横断する電源線ＶＤＤである。

図１９の第１金属配線Ｍ１４６は、接地線ＶＳＳに電気的に接続されており、コンタクトホールＣＴを介して図１８のＮ型拡散領域ＦＬ２０６，ＦＬ２０７に接続され、また第１ビアホールＶ１を介して図２０の第２金属配線Ｍ２５１に接続される。第２金属配線Ｍ２５１は、先に述べたとおり第２ビアホールＶ２を介して図２１の第３金属配線Ｍ３３５に接続される。この第３金属配線Ｍ３３５は、先に述べたとおりメモリセルＭＣ０♯０をＹ軸に沿う方向に横断する接地線ＶＳＳである。

図１９の第１金属配線Ｍ１４７は、サーチ線／ＳＬ０に電気的に接続されており、コンタクトホールＣＴを介して図１８のＮチャネルＭＯＳトランジスタＮ１６のゲートに接続され、また第１ビアホールＶ１を介して図２０の第２金属配線層で形成されている、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断するサーチ線／ＳＬ０に接続される。

なお、メモリセルＭＣ０♯１については対応するビット線が接続される点が異なるが、トランジスタ、拡散領域および配線についてはメモリセルＭＣ０♯０とＹ軸に対して線対称な配置となっているのでレイアウトについて説明は繰返さない。

実施の形態３では、このようなトランジスタ配置を採用することで、サーチ線対を第２金属配線層で配線している。これにより、第２ビアホールを中継する部分のカップリング容量を低減できるので、実施の形態２と比べてサーチ線対の配線容量を減らすことができ、低消費電力化および高速化が一層実現できる。ビット線とサーチ線とは接地線ＶＳＳによってシールドされ、かつ配線層が異なるのでカップリングノイズによる誤動作を防止することができる。

［実施の形態４］
実施の形態４に係る半導体記憶装置は、実施の形態２に係る半導体記憶装置と図９および図１０で示した回路構成およびメモリアレイのセルの並び方は同じであるが、メモリセルの内部のトランジスタ配置が異なる。

図２２〜図２５は、実施の形態４で用いられるメモリセルの内部レイアウトを示す平面図である。実施の形態１〜３と同様、理解の容易のためトランジスタ形成層と複数の配線層の全体をいくつかの層に分割して示している。

図２２は、実施の形態４のメモリセルのウェル、拡散領域ＤＦ、ポリシリコンＰＯおよびコンタクトホールＣＴの配置を示した平面図である。

実施の形態４のトランジスタの配置は、実施の形態３のトランジスタの配置の一部を変更したものである。図２２を実施の形態３の図１８と比較するとわかるように、メモリセルＭＣ０♯０の内部においては、ＮチャネルＭＯＳトランジスタＮ０１、Ｎ型拡散領域ＦＬ２０１，ＦＬ２１１Ａの位置と、ＮチャネルＭＯＳトランジスタＮ０５，Ｎ０６、Ｎ型拡散領域ＦＬ２０２，ＦＬ２４０，ＦＬ２３０の位置が入れ替わっている。また、ＮチャネルＭＯＳトランジスタＮ１１、Ｎ型拡散領域ＦＬ２０６，ＦＬ２１６Ａの位置と、ＮチャネルＭＯＳトランジスタＮ１５，Ｎ１６、Ｎ型拡散領域ＦＬ２０７，ＦＬ２４５の位置も入れ替わっている。

他の部分のトランジスタ等の配置については、図２２の配置は図１８の配置と同様であるので説明は繰返さない。

このようなトランジスタの配置の変更に伴い、実施の形態４においては実施の形態３に対して上層の配線部分にも若干の違いがある。

図２３は、実施の形態４のメモリセルのコンタクトホールＣＴ、第１金属配線層Ｍ１および第１ビアホールＶ１の配置を示した平面図である。

図２４は、実施の形態４のメモリセルの第１ビアホールＶ１、第２金属配線層Ｍ２および第２ビアホールＶ２の配置を示した平面図である。

図２５は、実施の形態４のメモリセルの第２ビアホールＶ２、第３金属配線層Ｍ３、第３ビアホールＶ３および第４金属配線層Ｍ４の配置を示した平面図である。

以下実施の形態３と異なる点のみについて説明する。図２３の第１金属配線Ｍ１３４Ａは、内部記憶ノードであり、コンタクトホールＣＴを介して図２２のＮ型拡散領域ＦＬ２１１ＡとＰ型拡散領域ＦＬ１１１とを接続する。

図２３の第１金属配線Ｍ１３６Ａは、接地線ＶＳＳに電気的に接続されており、コンタクトホールＣＴを介して図２２のＮ型拡散領域ＦＬ２０１，ＦＬ２０２に接続され、また第１ビアホールＶ１を介して図２４の第２金属配線Ｍ２５１Ａに接続される。第２金属配線Ｍ２５１Ａは、第２ビアホールＶ２を介して図２５の第３金属配線Ｍ３３５Ａに接続される。第３金属配線Ｍ３３５Ａは、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断する接地線ＶＳＳである。

図２３の第１金属配線Ｍ１３７Ａは、サーチ線ＳＬ０に電気的に接続されており、コンタクトホールＣＴを介して図２２のＮチャネルＭＯＳトランジスタＮ０６のゲートに接続され、また第１ビアホールＶ１を介して図２４の第２金属配線Ｍ２５４Ａに接続される。また、第２金属配線Ｍ２５４Ａは、第２ビアホールＶ２を介して図２５の第３金属配線Ｍ３３５Ｂに接続される。第３金属配線Ｍ３３は、メモリセルＭＣ０♯０をＹ軸に沿う方向に横断するサーチ線ＳＬ０である。

図２３の第１金属配線Ｍ１４４Ａは、内部記憶ノードであり、コンタクトホールＣＴを介して図２２のＮ型拡散領域ＦＬ２１６ＡとＰ型拡散領域ＦＬ１１６とを接続する。

図２３の第１金属配線Ｍ１４６Ａは、接地線ＶＳＳに電気的に接続されており、コンタクトホールＣＴを介して図２２のＮ型拡散領域ＦＬ２０６，ＦＬ２０７に接続され、また第１ビアホールＶ１を介して図２４の第２金属配線Ｍ２５１Ａに接続される。第２金属配線Ｍ２５１Ａは、先に述べたように第２ビアホールＶ２を介して図２５の第３金属配線Ｍ３３５Ａに接続される。第３金属配線Ｍ３３５Ａは、先に述べたようにメモリセルＭＣ０♯０をＹ軸に沿う方向に横断する接地線ＶＳＳである。

図２３の第１金属配線Ｍ１４７Ａは、サーチ線／ＳＬ０に電気的に接続されており、コンタクトホールＣＴを介して図２２のＮチャネルＭＯＳトランジスタＮ１６のゲートに接続され、また第１ビアホールＶ１を介して図２４の第２金属配線Ｍ２５４Ｂに接続される。また、第２金属配線Ｍ２５４Ｂは、第２ビアホールＶ２を介して、図２５のメモリセルＭＣ０♯０をＹ軸に沿う方向に横断する第３金属配線層で形成されたサーチ線／ＳＬ０に接続される。

なお、メモリセルＭＣ０♯０の内部の他の部分の配線層については、実施の形態３に示した配置と同様であるので説明は繰返さない。また、メモリセルＭＣ０♯１については対応するビット線が接続される点が異なるが、トランジスタ、拡散領域および配線についてはメモリセルＭＣ０♯０とＹ軸に対して線対称な配置となっているのでレイアウトについて説明は繰返さない。

実施の形態４では、このようなトランジスタ配置を採用することで、ＰウェルＰＷ０、ＰＷ１の活性領域の形状がＮウェルＮＷ０を中央に挟んで線対称となる。これにより、加工条件が左右で同等となり、加工精度が向上することが期待できる。また、実施の形態３と同様、ビット線とサーチ線とは接地線ＶＳＳによってシールドされ、かつ配線層が異なるのでカップリングノイズによる誤動作を防止することができる。

なお、本発明はＳＯＩ（Silicon on Insulator）に形成されるものにも適用可能であり、この場合ＮウェルがＰ型ＭＯＳトランジスタ領域に対応し、ＰウェルがＮ型ＭＯＳトランジスタ領域に対応することになる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

実施の形態１に係る半導体記憶装置１００の概略構成を示したブロック図である。図１におけるメモリセルＭＣ０♯０の構成を示した回路図である。図１のメモリアレイの一部の配置を説明するための図である。実施の形態１におけるメモリセルの動作を説明するための図である。実施の形態１におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した図である。実施の形態１におけるメモリアレイのコンタクトホールＣＴ、第１金属配線層Ｍ１、第１ビアホールＶ１の配置を示した図である。実施の形態１におけるメモリアレイの第１ビアホールＶ１、第２金属配線層Ｍ２および第２ビアホールＶ２の配置を示した図である。第２ビアホール、第３金属配線層、第３ビアホール、第４金属配線層の配置を示した図である。実施の形態２に係る半導体記憶装置の構成を示す概略ブロック図である。メモリアレイＭＡ１における互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１との関係を示した回路図である。実施の形態２におけるメモリセルの動作を説明するための図である。実施の形態２におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した図である。実施の形態２におけるメモリアレイのコンタクトホールＣＴ、第１金属配線層Ｍ１およびビアホールＶ１の配置を示した図である。実施の形態２におけるメモリアレイのビアホールＶ１、第２金属配線層Ｍ２、ビアホールＶ２の配置を示した図である。実施の形態２におけるメモリアレイのビアホールＶ２、第３金属配線層Ｍ３、ビアホールＶ４、第４金属配線Ｍ４の配置を示した図である。図１２のＸＶＩ−ＸＶＩにおける断面図である。図１２のＸＶＩＩ−ＸＶＩＩにおける断面図である。実施の形態３のメモリセルのウェル、拡散領域ＤＦ、ポリシリコンＰＯおよびコンタクトホールＣＴの配置を示した平面図である。実施の形態３のメモリセルのコンタクトホールＣＴ、第１金属配線層Ｍ１および第１ビアホールＶ１の配置を示した平面図である。実施の形態３のメモリセルの第１ビアホールＶ１、第２金属配線層Ｍ２および第２ビアホールＶ２の配置を示した平面図である。実施の形態３のメモリセルの第２ビアホールＶ２、第３金属配線層Ｍ３、第３ビアホールＶ３および第４金属配線層Ｍ４の配置を示した平面図である。実施の形態４のメモリセルのウェル、拡散領域ＤＦ、ポリシリコンＰＯおよびコンタクトホールＣＴの配置を示した平面図である。実施の形態４のメモリセルのコンタクトホールＣＴ、第１金属配線層Ｍ１および第１ビアホールＶ１の配置を示した平面図である。実施の形態４のメモリセルの第１ビアホールＶ１、第２金属配線層Ｍ２および第２ビアホールＶ２の配置を示した平面図である。実施の形態４のメモリセルの第２ビアホールＶ２、第３金属配線層Ｍ３、第３ビアホールＶ３および第４金属配線層Ｍ４の配置を示した平面図である。従来のＴＣＡＭに用いられるメモリセルの構成を示した回路図である。

符号の説明

１００，２００半導体記憶装置、１０２，２０２行デコーダ、１０４，２０４サーチドライバ、１０６，２０６書込回路、１０８，２０８エンコード回路、／ＳＬ０，／ＳＬ１，／ＳＬ２サーチ線、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ０Ａ，／ＢＬ０Ａ，ＢＬ０Ｂ，／ＢＬ０Ｂ，ＢＬ１Ａ，／ＢＬ１Ａ，ＢＬ１Ｂ，／ＢＬ１Ｂビット線、ＣＴコンタクトホール、ＤＣデータセル、ＤＦ拡散領域、ＬＣ論理演算セル、Ｍ１，Ｍ２，Ｍ３，Ｍ４金属配線層、ＭＡ０，ＭＡ１メモリアレイ、ＭＣ０♯０〜３，ＭＣ１♯０〜３メモリセル、ＭＤＣマスクデータセル、ＭＬ，ＭＬ０〜ＭＬ３マッチ線、Ｎ０１〜Ｎ０６，Ｎ１１〜Ｎ１６ＮチャネルＭＯＳトランジスタ、ＮＷ０，ＮＷ１Ｎウェル、Ｐ０１，Ｐ０２，Ｐ１１，Ｐ１２ＰチャネルＭＯＳトランジスタ、ＰＯポリシリコン、ＰＷ０〜ＰＷ２Ｐウェル、ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１サーチ線、Ｖ１〜Ｖ４ビアホール、ＷＬ０〜ＷＬ７ワード線。

Claims

行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備え、
前記複数のメモリセルの各々は、
１ビットの情報を保持可能に構成され、第１の方向に延在するビット線対及び前記第１の方向と直交する第２の方向に延在する第１のワード線に接続される第１のセルと、
１ビットの情報を保持可能に構成され、前記ビット対及び前記第２の方向に延在する第２のワード線に接続される第２のセルと、
前記第１及び第２のセル、並びに前記第２の方向に延在する一致線に接続され、前記第１および第２のセルの保持する情報と検索データとに応じた結果を前記一致線に反映する論理演算セルとを含み、
各前記メモリセルを構成するトランジスタのゲートは、前記第２の方向に沿って延在し、
前記複数のメモリセルの各々が形成される領域は、同一の導電型の複数第１及び第２のウェルと、前記第１及び第２のウェルとは異なる導電型の第３ウェルとを含み、
前記第１ないし第３のウェルの各々は、前記第１の方向に隣接するメモリセルの対応するウェルと連続するように形成され、
前記複数のメモリセルにおいて前記第２の方向で互いに隣接する２つのメモリセルのそれぞれ前記論理演算セルに接続された前記一致線は、前記２つのメモリセルの一方の前記第１、第３及び第２のウェルのそれぞれ上方並びに前記２つのメモリセルの他方の前記第１、第３及び第２のウェルのそれぞれ上方を通る共通の配線で構成され、
前記共通の配線は、前記２つのメモリセルの一方の前記第１のウェルの上方から前記２つのメモリセルの他方の前記第２のウェルの上方にかけて前記第２の方向にのみ沿って延在している、半導体記憶装置。
前記２つのメモリセルの一方の前記第２のウェルと前記２つのメモリセルの他方の前記第１のウェルとは共通のウェルで構成された、請求項１に記載の半導体記憶装置。
前記複数のメモリセルの各々において、
前記列方向に沿って延在し前記検索データを伝達するサーチ線対が前記論理演算セルに接続された、請求項１に記載の半導体記憶装置。
前記第１、第２のワード線は、第１の金属配線層で形成され、
前記サーチ線対は、第２の金属配線層で形成され、
前記一致線は、第３の金属配線層で形成され、
前記第１の金属配線層は、前記第３の金属配線層よりも下層であり、
前記第３の金属配線層は、前記第２の金属配線層よりも上層である、請求項３に記載の半導体記憶装置。
前記サーチ線対は、第１の金属配線層で形成され、
前記第１、第２のワード線および前記一致線は、第２の金属配線層で形成され、
前記第１の金属配線層は、前記第２の金属配線層よりも下層である、請求項３に記載の半導体記憶装置。
行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備え、
前記複数のメモリセルの各々は、
１ビットの情報を保持可能に構成された第１のセルと、
１ビットの情報を保持可能に構成され、前記第１のセルの列方向に隣接する第２のセルと、
前記列方向に沿って延在し、前記第１、第２のセルの両方に接続されるビット線対と、
行方向に沿って延在し、前記第１、第２のセルにそれぞれ接続される第１、第２のワード線と、
列方向に沿って延在する前記第１、第２のセルの両方に対し前記行方向に隣接し、前記第１および第２のセルの保持する情報と検索データとに応じた結果を出力する論理演算セルとを含み、
各前記メモリセルを構成するトランジスタのゲートは、前記行方向に沿って延在し、
前記複数のメモリセルの各々が形成される領域は、
複数のウェルを含み、
前記複数のウェルの各々は、前記列方向に隣接するメモリセルの対応するウェルと連続するように形成され、
前記複数のメモリセルのうちの前記行方向に互いに隣接する第１、第２のメモリセルは、
前記列方向に沿って前記第１、第２のメモリセルの境界部分に延在し、前記第１、第２のメモリセルの論理演算セルに共通に接続され、前記検索データを伝達するサーチ線対をさらに含む、半導体記憶装置。
前記第１のメモリセルの前記論理演算セルは、互いに隣接する前記第１、第２のメモリセルを行方向に沿って横断する第１の一致線に接続され、
前記第２のメモリセルの前記論理演算セルは、互いに隣接する前記第１、第２のメモリセルを行方向に沿って横断する第２の一致線に接続される、請求項６に記載の半導体記憶装置。
１ビットの情報を保持可能に構成された第１のセルと、１ビットの情報を保持可能に構成され、前記第１のセルの列方向に隣接する第２のセルと、列方向に沿って延在する前記第１、第２のセルの両方に対し前記行方向に隣接し、前記第１および第２のセルの保持する情報と検索データとに応じた結果を出力する論理演算セルとをそれぞれ有し、行方向に隣接する第１のメモリセルおよび第２のメモリセルと、
行方向に沿って延在し、前記第１、第２のメモリセル各々の前記第１、第２のセルに接続される第１、第２のワード線と、
列方向に沿って延在し、前記第１のメモリセルの前記第１、第２のセルに接続される第１のビット線対と、
列方向に沿って延在し、前記第２のメモリセルの前記第１、第２のセルに接続される第２のビット線対と、
列方向に沿って延在し、前記検索データを伝達するサーチ線対とを備え、
当該サーチ線対の一方は前記第１及び第２のメモリセルの各々の前記論理演算セルに接続され、当該サーチ線対の他方も前記第１及び第２のメモリセルの各々の前記論理演算セルに接続される、半導体記憶装置。
行方向に沿って延在し、前記第１のメモリセルの前記論理演算セルの出力に接続された第１の一致線と、
行方向に沿って延在し、前記第２のメモリセルの前記論理演算セルの出力に接続された第２の一致線とをさらに備える、請求項８に記載の半導体記憶装置。
前記第１及び第２のメモリセルに、同じ１つの書込みサイクルでそれぞれ前記第１及び第２のビット線対を介してデータが書き込まれる、請求項８又は請求項９に記載の半導体記憶装置。