JP2003123482A - 記憶データの読み出し方法および半導体記憶装置 - Google Patents
記憶データの読み出し方法および半導体記憶装置Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】電源電圧の低電圧化に伴うスタティックノイズ
マージンの低下を抑制できるとともに、回路の集積度を
向上させることができる半導体記憶装置と、その記憶デ
ータ読み出し方法を提供する。 【解決手段】図１は本発明に係るＳＲＡＭの一例を示す
図であり、マトリクスセルＭＣ11〜ＭＣmkは、記憶回路
におけるインバータの負荷トランジスタが省略された４
トランジスタ型ＳＲＡＭセルである。記憶データの保持
期間において、各ビット線対（ｂｊ，ｂｊＢ）はビット
線電圧制御部４により電源電圧にプルアップされている
が、記憶データの読み出し時において、このプルアップ
電圧が電源電圧よりも高い電圧に昇圧されることによ
り、読み出し時のスタティックノイズマージンが改善さ
れる。この４トランジスタ型ＳＲＡＭをＣＡＭに適用す
ることにより、ＣＡＭにおける回路の集積度を向上させ
ることができる。
マージンの低下を抑制できるとともに、回路の集積度を
向上させることができる半導体記憶装置と、その記憶デ
ータ読み出し方法を提供する。 【解決手段】図１は本発明に係るＳＲＡＭの一例を示す
図であり、マトリクスセルＭＣ11〜ＭＣmkは、記憶回路
におけるインバータの負荷トランジスタが省略された４
トランジスタ型ＳＲＡＭセルである。記憶データの保持
期間において、各ビット線対（ｂｊ，ｂｊＢ）はビット
線電圧制御部４により電源電圧にプルアップされている
が、記憶データの読み出し時において、このプルアップ
電圧が電源電圧よりも高い電圧に昇圧されることによ
り、読み出し時のスタティックノイズマージンが改善さ
れる。この４トランジスタ型ＳＲＡＭをＣＡＭに適用す
ることにより、ＣＡＭにおける回路の集積度を向上させ
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に、スタティック型のＲＡＭを含んだ半導体記憶
装置とその記憶データの読み出し方法、ならびに、スタ
ティック型のＣＡＭを含んだ半導体記憶装置に関するも
のである。
り、特に、スタティック型のＲＡＭを含んだ半導体記憶
装置とその記憶データの読み出し方法、ならびに、スタ
ティック型のＣＡＭを含んだ半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】従来のＳＲＡＭと、ＳＲＡＭ型の記憶回
路を有する従来のＣＡＭについて説明する。
路を有する従来のＣＡＭについて説明する。
【０００３】（従来のＳＲＡＭ）ＳＲＡＭ（Static RA
M）は、高速な読み書き動作が可能であるとともに、Ｄ
ＲＡＭ（Dynamic RAM）のような記憶データのリフレッ
シュ動作が不要で周辺回路を簡易化できる利点から、キ
ャッシュメモリや携帯端末のメモリなどの、高速性や簡
易性が要求される比較的小容量の記憶装置として広く使
用されている。
M）は、高速な読み書き動作が可能であるとともに、Ｄ
ＲＡＭ（Dynamic RAM）のような記憶データのリフレッ
シュ動作が不要で周辺回路を簡易化できる利点から、キ
ャッシュメモリや携帯端末のメモリなどの、高速性や簡
易性が要求される比較的小容量の記憶装置として広く使
用されている。
【０００４】ＳＲＡＭのメモリセル（以下、ＳＲＡＭセ
ルと呼ぶ）の基本的な構成として、６つのトランジスタ
を用いた６トランジスタ型ＳＲＡＭセルと、この６トラ
ンジスタ型ＳＲＡＭセルの負荷トランジスタを省略した
４トランジスタ型ＳＲＡＭセルが一般的に知られてい
る。
ルと呼ぶ）の基本的な構成として、６つのトランジスタ
を用いた６トランジスタ型ＳＲＡＭセルと、この６トラ
ンジスタ型ＳＲＡＭセルの負荷トランジスタを省略した
４トランジスタ型ＳＲＡＭセルが一般的に知られてい
る。
【０００５】まず、６トランジスタ型ＳＲＡＭセルにつ
いて説明する。図２３は、６トランジスタ型のＳＲＡＭ
セルを示す回路図である。図２３に示すＳＲＡＭセル
は、ｎ型ＭＯＳトランジスタＱｎ１ａ〜ｎ型ＭＯＳトラ
ンジスタＱｎ１ｄ、ｐ型ＭＯＳトランジスタＱｐ１ａお
よびｐ型ＭＯＳトランジスタＱｐ１ｂを有する。
いて説明する。図２３は、６トランジスタ型のＳＲＡＭ
セルを示す回路図である。図２３に示すＳＲＡＭセル
は、ｎ型ＭＯＳトランジスタＱｎ１ａ〜ｎ型ＭＯＳトラ
ンジスタＱｎ１ｄ、ｐ型ＭＯＳトランジスタＱｐ１ａお
よびｐ型ＭＯＳトランジスタＱｐ１ｂを有する。
【０００６】ｐ型ＭＯＳトランジスタＱｐ１ａおよびｎ
型ＭＯＳトランジスタＱｎ１ｃは、ドレインがノードＮ
１ａに、ゲートがノードＮ１ｂにそれぞれ接続されてい
る。また、ｐ型ＭＯＳトランジスタＱｐ１ａのソースは
電源電圧Ｖｃｃに、ｎ型ＭＯＳトランジスタＱｎ１ｃの
ソースは基準電位にそれぞれ接続されている。このｐ型
ＭＯＳトランジスタＱｐ１ａおよびｎ型ＭＯＳトランジ
スタＱｎ１ｃによって、ノードＮ１ｂを入力、ノードＮ
１ａを出力とする１つのＣＭＯＳインバータが形成され
ている。
型ＭＯＳトランジスタＱｎ１ｃは、ドレインがノードＮ
１ａに、ゲートがノードＮ１ｂにそれぞれ接続されてい
る。また、ｐ型ＭＯＳトランジスタＱｐ１ａのソースは
電源電圧Ｖｃｃに、ｎ型ＭＯＳトランジスタＱｎ１ｃの
ソースは基準電位にそれぞれ接続されている。このｐ型
ＭＯＳトランジスタＱｐ１ａおよびｎ型ＭＯＳトランジ
スタＱｎ１ｃによって、ノードＮ１ｂを入力、ノードＮ
１ａを出力とする１つのＣＭＯＳインバータが形成され
ている。
【０００７】ｐ型ＭＯＳトランジスタＱｐ１ｂおよびｎ
型ＭＯＳトランジスタＱｎ１ｄは、ドレインがノードＮ
１ｂに、ゲートがノードＮ１ａにそれぞれ接続されてい
る。また、ｐ型ＭＯＳトランジスタＱｐ１ｂのソースは
電源電圧Ｖｃｃに、ｎ型ＭＯＳトランジスタＱｎ１ｄの
ソースは基準電位にそれぞれ接続されている。このｐ型
ＭＯＳトランジスタＱｐ１ｂおよびｎ型ＭＯＳトランジ
スタＱｎ１ｄによって、ノードＮ１ａを入力、ノードＮ
１ｂを出力とする１つのＣＭＯＳインバータが形成され
ている。
型ＭＯＳトランジスタＱｎ１ｄは、ドレインがノードＮ
１ｂに、ゲートがノードＮ１ａにそれぞれ接続されてい
る。また、ｐ型ＭＯＳトランジスタＱｐ１ｂのソースは
電源電圧Ｖｃｃに、ｎ型ＭＯＳトランジスタＱｎ１ｄの
ソースは基準電位にそれぞれ接続されている。このｐ型
ＭＯＳトランジスタＱｐ１ｂおよびｎ型ＭＯＳトランジ
スタＱｎ１ｄによって、ノードＮ１ａを入力、ノードＮ
１ｂを出力とする１つのＣＭＯＳインバータが形成され
ている。
【０００８】上述したｐ型ＭＯＳトランジスタＱｐ１ａ
およびｎ型ＭＯＳトランジスタＱｎ１ｃによるＣＭＯＳ
インバータと、ｐ型ＭＯＳトランジスタＱｐ１ｂおよび
ｎ型ＭＯＳトランジスタＱｎ１ｄによるＣＭＯＳインバ
ータとは、互いの入力および出力がリング状に接続され
ており、これにより１つの記憶回路が構成されている。
およびｎ型ＭＯＳトランジスタＱｎ１ｃによるＣＭＯＳ
インバータと、ｐ型ＭＯＳトランジスタＱｐ１ｂおよび
ｎ型ＭＯＳトランジスタＱｎ１ｄによるＣＭＯＳインバ
ータとは、互いの入力および出力がリング状に接続され
ており、これにより１つの記憶回路が構成されている。
【０００９】ｎ型ＭＯＳトランジスタＱｎ１ａは、ゲー
トがワード線Ｗｏｒｄに、ドレインがビット線ｂｉｔ
に、ソースがノードＮ１ａにそれぞれ接続されている。
ｎ型ＭＯＳトランジスタＱｎ１ｂは、ゲートがワード線
Ｗｏｒｄに、ドレインが反転ビット線ｂｉｔＢに、ソー
スがノードＮ１ｂにそれぞれ接続されている。
トがワード線Ｗｏｒｄに、ドレインがビット線ｂｉｔ
に、ソースがノードＮ１ａにそれぞれ接続されている。
ｎ型ＭＯＳトランジスタＱｎ１ｂは、ゲートがワード線
Ｗｏｒｄに、ドレインが反転ビット線ｂｉｔＢに、ソー
スがノードＮ１ｂにそれぞれ接続されている。
【００１０】上述した構成を有する６トランジスタ型Ｓ
ＲＡＭセルの読み出し動作および書き込み動作について
説明する。ＳＲＡＭセルの記憶データは、ノードＮ１ａ
がハイレベルでノードＮ１ｂがローレベルか、またはノ
ードＮ１ａがローレベルでノードＮ１ｂがハイレベルの
何れかの状態として、上述したＣＭＯＳインバータによ
る記憶回路に記憶されている。この記憶データを保持さ
せる期間において、ワード線Ｗｏｒｄはローレベルに設
定されて、ｎ型ＭＯＳトランジスタＱｎ１ａおよびｎ型
ＭＯＳトランジスタＱｎ１ｂはカットオフ状態にされ
る。これにより、記憶回路とビット線とは分離され、記
憶データが保持される。
ＲＡＭセルの読み出し動作および書き込み動作について
説明する。ＳＲＡＭセルの記憶データは、ノードＮ１ａ
がハイレベルでノードＮ１ｂがローレベルか、またはノ
ードＮ１ａがローレベルでノードＮ１ｂがハイレベルの
何れかの状態として、上述したＣＭＯＳインバータによ
る記憶回路に記憶されている。この記憶データを保持さ
せる期間において、ワード線Ｗｏｒｄはローレベルに設
定されて、ｎ型ＭＯＳトランジスタＱｎ１ａおよびｎ型
ＭＯＳトランジスタＱｎ１ｂはカットオフ状態にされ
る。これにより、記憶回路とビット線とは分離され、記
憶データが保持される。
【００１１】ＳＲＡＭセルの記憶データの読み出し時に
おいて、ビット線ｂｉｔおよび反転ビット線ｂｉｔＢは
図示しないプルアップ回路によってあらかじめ電源電圧
Ｖｃｃにプルアップされており、この状態でワード線Ｗ
ｏｒｄがハイレベルに設定される。これにより、ｎ型Ｍ
ＯＳトランジスタＱｎ１ａおよびｎ型ＭＯＳトランジス
タＱｎ１ｂが導通状態となり、記憶データに応じてビッ
ト線ｂｉｔまたは反転ビット線ｂｉｔＢの電圧が変動す
る。
おいて、ビット線ｂｉｔおよび反転ビット線ｂｉｔＢは
図示しないプルアップ回路によってあらかじめ電源電圧
Ｖｃｃにプルアップされており、この状態でワード線Ｗ
ｏｒｄがハイレベルに設定される。これにより、ｎ型Ｍ
ＯＳトランジスタＱｎ１ａおよびｎ型ＭＯＳトランジス
タＱｎ１ｂが導通状態となり、記憶データに応じてビッ
ト線ｂｉｔまたは反転ビット線ｂｉｔＢの電圧が変動す
る。
【００１２】例えばノードＮ１ａがハイレベルでノード
Ｎ１ｂがローレベルの場合、ビット線ｂｉｔとノードＮ
１ａはほぼ等しい電圧なので、ｎ型ＭＯＳトランジスタ
Ｑｎ１ａに電流は流れずビット線ｂｉｔの電位は電源電
圧Ｖｃｃのまま変化しないが、反転ビット線ｂｉｔＢは
ノードＮ１ｂに比べて電圧が高いので、反転ビット線ｂ
ｉｔＢからノードＮ１ｂへ電流が流れて反転ビット線ｂ
ｉｔＢの電位は低下する。このビット線ｂｉｔと反転ビ
ット線ｂｉｔＢとの電位差（または電流差）が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
Ｎ１ｂがローレベルの場合、ビット線ｂｉｔとノードＮ
１ａはほぼ等しい電圧なので、ｎ型ＭＯＳトランジスタ
Ｑｎ１ａに電流は流れずビット線ｂｉｔの電位は電源電
圧Ｖｃｃのまま変化しないが、反転ビット線ｂｉｔＢは
ノードＮ１ｂに比べて電圧が高いので、反転ビット線ｂ
ｉｔＢからノードＮ１ｂへ電流が流れて反転ビット線ｂ
ｉｔＢの電位は低下する。このビット線ｂｉｔと反転ビ
ット線ｂｉｔＢとの電位差（または電流差）が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
【００１３】ＳＲＡＭセルの記憶データの書き込み時に
おいては、書き込まれるデータに応じてビット線ｂｉｔ
および反転ビット線の何れか一方が基準電位にプルダウ
ンされ、他方が電源電圧Ｖｃｃにプルアップされた状態
で、ワード線Ｗｏｒｄがハイレベルに設定される。これ
により、ノードＮ１ａおよびノードＮ１ｂが書き込みデ
ータに応じた電位に設定される。
おいては、書き込まれるデータに応じてビット線ｂｉｔ
および反転ビット線の何れか一方が基準電位にプルダウ
ンされ、他方が電源電圧Ｖｃｃにプルアップされた状態
で、ワード線Ｗｏｒｄがハイレベルに設定される。これ
により、ノードＮ１ａおよびノードＮ１ｂが書き込みデ
ータに応じた電位に設定される。
【００１４】次に、４トランジスタ型ＳＲＡＭセルにつ
いて説明する。図２４は、４トランジスタ型のＳＲＡＭ
セルを示す回路図である。図２４に示すＳＲＡＭセル
は、ｎ型ＭＯＳトランジスタＱｎ２ａ、ｎ型ＭＯＳトラ
ンジスタＱｎ２ｂ、ｐ型ＭＯＳトランジスタＱｐ２ａお
よびｐ型ＭＯＳトランジスタＱｐ２ｂを有する。
いて説明する。図２４は、４トランジスタ型のＳＲＡＭ
セルを示す回路図である。図２４に示すＳＲＡＭセル
は、ｎ型ＭＯＳトランジスタＱｎ２ａ、ｎ型ＭＯＳトラ
ンジスタＱｎ２ｂ、ｐ型ＭＯＳトランジスタＱｐ２ａお
よびｐ型ＭＯＳトランジスタＱｐ２ｂを有する。
【００１５】ｎ型ＭＯＳトランジスタＱｎ２ａは、ドレ
インがノードＮ２ａに、ゲートがノードＮ２ｂに、ソー
スが基準電位にそれぞれ接続されている。ｎ型ＭＯＳト
ランジスタＱｎ２ｂは、ドレインがノードＮ２ｂに、ゲ
ートがノードＮ２ａに、ソースが基準電位にそれぞれ接
続されている。
インがノードＮ２ａに、ゲートがノードＮ２ｂに、ソー
スが基準電位にそれぞれ接続されている。ｎ型ＭＯＳト
ランジスタＱｎ２ｂは、ドレインがノードＮ２ｂに、ゲ
ートがノードＮ２ａに、ソースが基準電位にそれぞれ接
続されている。
【００１６】ｐ型ＭＯＳトランジスタＱｐ２ａは、ゲー
トがワード線ＷｏｒｄＢに、ソースがビット線ｂｉｔ
に、ドレインがノードＮ２ａにそれぞれ接続されてい
る。ｐ型ＭＯＳトランジスタＱｐ２ｂは、ゲートがワー
ド線ＷｏｒｄＢに、ソースが反転ビット線ｂｉｔＢに、
ドレインがノードＮ２ｂにそれぞれ接続されている。
トがワード線ＷｏｒｄＢに、ソースがビット線ｂｉｔ
に、ドレインがノードＮ２ａにそれぞれ接続されてい
る。ｐ型ＭＯＳトランジスタＱｐ２ｂは、ゲートがワー
ド線ＷｏｒｄＢに、ソースが反転ビット線ｂｉｔＢに、
ドレインがノードＮ２ｂにそれぞれ接続されている。
【００１７】ｎ型ＭＯＳトランジスタＱｎ２ａによるイ
ンバータとｎ型ＭＯＳトランジスタＱｎ２ｂによるイン
バータとは、互いの入力と出力とがリング状に接続され
ており、これにより１つの記憶回路が構成されている。
また、ｐ型ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯ
ＳトランジスタＱｐ２ｂのオフ状態における漏れ電流
は、ｎ型ＭＯＳトランジスタＱｎ２ａおよびｎ型ＭＯＳ
トランジスタＱｎ２ｂの漏れ電流に比べて大きくなるよ
うにトランジスタのサイズが設定されており、これによ
り、電源電圧Ｖｃｃにプルアップされたビット線ｂｉｔ
および反転ビット線ｂｉｔＢからノードＮ２ａおよびノ
ードＮ２ｂに電荷が供給され、記憶回路の記憶状態が一
定に保持される。
ンバータとｎ型ＭＯＳトランジスタＱｎ２ｂによるイン
バータとは、互いの入力と出力とがリング状に接続され
ており、これにより１つの記憶回路が構成されている。
また、ｐ型ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯ
ＳトランジスタＱｐ２ｂのオフ状態における漏れ電流
は、ｎ型ＭＯＳトランジスタＱｎ２ａおよびｎ型ＭＯＳ
トランジスタＱｎ２ｂの漏れ電流に比べて大きくなるよ
うにトランジスタのサイズが設定されており、これによ
り、電源電圧Ｖｃｃにプルアップされたビット線ｂｉｔ
および反転ビット線ｂｉｔＢからノードＮ２ａおよびノ
ードＮ２ｂに電荷が供給され、記憶回路の記憶状態が一
定に保持される。
【００１８】上述した構成を有する４トランジスタ型Ｓ
ＲＡＭセルの読み出し動作および書き込み動作について
説明する。ＳＲＡＭセルの記憶データは、ノードＮ２ａ
がハイレベルでノードＮ２ｂがローレベルか、またはノ
ードＮ２ａがローレベルでノードＮ２ｂがハイレベルの
何れかの状態として、上述した２トランジスタの記憶回
路に記憶されている。この記憶データを保持させる期間
において、ワード線ＷｏｒｄＢはハイレベルに設定され
てｐ型ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯＳト
ランジスタＱｐ２ｂはカットオフ状態にされるととも
に、ビット線ｂｉｔおよび反転ビット線ｂｉｔＢは電源
電圧Ｖｃｃにプルアップされる。上述したように、ｐ型
ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯＳトランジ
スタＱｐ２ｂの漏れ電流によってノードＮ２ａおよびノ
ードＮ２ｂには電荷が供給されるので、２トランジスタ
の記憶回路は記憶データは一定に保持される。
ＲＡＭセルの読み出し動作および書き込み動作について
説明する。ＳＲＡＭセルの記憶データは、ノードＮ２ａ
がハイレベルでノードＮ２ｂがローレベルか、またはノ
ードＮ２ａがローレベルでノードＮ２ｂがハイレベルの
何れかの状態として、上述した２トランジスタの記憶回
路に記憶されている。この記憶データを保持させる期間
において、ワード線ＷｏｒｄＢはハイレベルに設定され
てｐ型ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯＳト
ランジスタＱｐ２ｂはカットオフ状態にされるととも
に、ビット線ｂｉｔおよび反転ビット線ｂｉｔＢは電源
電圧Ｖｃｃにプルアップされる。上述したように、ｐ型
ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯＳトランジ
スタＱｐ２ｂの漏れ電流によってノードＮ２ａおよびノ
ードＮ２ｂには電荷が供給されるので、２トランジスタ
の記憶回路は記憶データは一定に保持される。
【００１９】ＳＲＡＭセルの記憶データの読み出し時に
おいて、ワード線ＷｏｒｄＢはローレベルに設定され、
ｐ型ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯＳトラ
ンジスタＱｐ２ｂが導通状態となり、記憶データ態に応
じてビット線ｂｉｔまたは反転ビット線ｂｉｔＢの電圧
が変動する。
おいて、ワード線ＷｏｒｄＢはローレベルに設定され、
ｐ型ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯＳトラ
ンジスタＱｐ２ｂが導通状態となり、記憶データ態に応
じてビット線ｂｉｔまたは反転ビット線ｂｉｔＢの電圧
が変動する。
【００２０】例えばノードＮ２ａがハイレベルでノード
Ｎ２ｂがローレベルの場合、ビット線ｂｉｔとノードＮ
２ａはほぼ等しい電圧なので、ｐ型ＭＯＳトランジスタ
Ｑｎ２ａに電流は流れずビット線ｂｉｔの電位は電源電
圧Ｖｃｃのまま変化しないが、反転ビット線ｂｉｔＢは
ノードＮ２ｂに比べて電圧が高いので、反転ビット線ｂ
ｉｔＢからノードＮ２ｂへ電流が流れて反転ビット線ｂ
ｉｔＢの電位は低下する。このビット線ｂｉｔと反転ビ
ット線ｂｉｔＢとの電位差（または電流差）が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
Ｎ２ｂがローレベルの場合、ビット線ｂｉｔとノードＮ
２ａはほぼ等しい電圧なので、ｐ型ＭＯＳトランジスタ
Ｑｎ２ａに電流は流れずビット線ｂｉｔの電位は電源電
圧Ｖｃｃのまま変化しないが、反転ビット線ｂｉｔＢは
ノードＮ２ｂに比べて電圧が高いので、反転ビット線ｂ
ｉｔＢからノードＮ２ｂへ電流が流れて反転ビット線ｂ
ｉｔＢの電位は低下する。このビット線ｂｉｔと反転ビ
ット線ｂｉｔＢとの電位差（または電流差）が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
【００２１】ＳＲＡＭセルの記憶データの書き込み時に
おいては、書き込まれるデータに応じてビット線ｂｉｔ
および反転ビット線ｂｉｔＢの何れか一方が基準電位に
プルダウンされ、他方が電源電圧Ｖｃｃにプルアップさ
れた状態で、ワード線ＷｏｒｄＢがローレベルに設定さ
れる。これにより、ノードＮ２ａおよびノードＮ２ｂが
書き込まれるデータに応じた電位に設定される。
おいては、書き込まれるデータに応じてビット線ｂｉｔ
および反転ビット線ｂｉｔＢの何れか一方が基準電位に
プルダウンされ、他方が電源電圧Ｖｃｃにプルアップさ
れた状態で、ワード線ＷｏｒｄＢがローレベルに設定さ
れる。これにより、ノードＮ２ａおよびノードＮ２ｂが
書き込まれるデータに応じた電位に設定される。
【００２２】（従来のＣＡＭ）次に、従来のＣＡＭにつ
いて説明する。データの検索を高速に処理できる機能を
有したメモリとして、連想メモリ（associative memor
y）が知られている。連想メモリは内容参照メモリ（con
tent addressable memory：ＣＡＭ）とも呼ばれ、デー
タの書き込みや読み出しといった通常のＲＡＭが有する
記憶機能のほかに、外部から入力されたデータと一致す
るデータをメモリ内から検索して、そのアドレスを出力
する検索機能を有する。
いて説明する。データの検索を高速に処理できる機能を
有したメモリとして、連想メモリ（associative memor
y）が知られている。連想メモリは内容参照メモリ（con
tent addressable memory：ＣＡＭ）とも呼ばれ、デー
タの書き込みや読み出しといった通常のＲＡＭが有する
記憶機能のほかに、外部から入力されたデータと一致す
るデータをメモリ内から検索して、そのアドレスを出力
する検索機能を有する。
【００２３】ＣＡＭによれば、全記憶データの中から検
索対象のデータを僅か数クロック程度で検索可能であ
り、ソフトウェアに比べて検索速度は極めて高速である
ため、高速なデータ検索を行う種々の処理にＣＡＭが利
用されている。例えば、ルーターにおいてメモリにキャ
ッシュされたＩＰアドレスを検索する用途や、仮想記憶
システムにおける仮想アドレスから物理アドレスへのア
ドレス変換を行うＴＬＢ（translation lookaside buff
er）、顔や指紋などのパターン認識を行う人工知能マシ
ン、画像データの圧縮伸長処理など、さまざまな分野に
ＣＡＭが利用されている。
索対象のデータを僅か数クロック程度で検索可能であ
り、ソフトウェアに比べて検索速度は極めて高速である
ため、高速なデータ検索を行う種々の処理にＣＡＭが利
用されている。例えば、ルーターにおいてメモリにキャ
ッシュされたＩＰアドレスを検索する用途や、仮想記憶
システムにおける仮想アドレスから物理アドレスへのア
ドレス変換を行うＴＬＢ（translation lookaside buff
er）、顔や指紋などのパターン認識を行う人工知能マシ
ン、画像データの圧縮伸長処理など、さまざまな分野に
ＣＡＭが利用されている。
【００２４】ＣＡＭは、一般のメモリと同様に、マトリ
クス状に配列されたメモリセルの集合体（ＣＡＭセルア
レイ）を有している。その各メモリセルは、ＳＲＡＭ型
やＤＲＡＭ型の記憶回路に加えて、検索データと記憶デ
ータとの一致または不一致を判定する論理回路（例えば
排他的ＯＲ回路）を有している。またＣＡＭには、メモ
リセルに論理値‘１’または論理値‘０’の２値データ
が記憶される２値ＣＡＭ（binary CAM）と、論理値
‘１’，論理値‘０’または論理値‘ｘ’（don't car
e）の３値データが記憶される３値ＣＡＭ（ternary CA
M）の２種類がある。３値ＣＡＭにおける論理値‘ｘ’
は、データの検索時において常に一致が判定される値で
ある。
クス状に配列されたメモリセルの集合体（ＣＡＭセルア
レイ）を有している。その各メモリセルは、ＳＲＡＭ型
やＤＲＡＭ型の記憶回路に加えて、検索データと記憶デ
ータとの一致または不一致を判定する論理回路（例えば
排他的ＯＲ回路）を有している。またＣＡＭには、メモ
リセルに論理値‘１’または論理値‘０’の２値データ
が記憶される２値ＣＡＭ（binary CAM）と、論理値
‘１’，論理値‘０’または論理値‘ｘ’（don't car
e）の３値データが記憶される３値ＣＡＭ（ternary CA
M）の２種類がある。３値ＣＡＭにおける論理値‘ｘ’
は、データの検索時において常に一致が判定される値で
ある。
【００２５】以下、ＳＲＡＭ型の記憶回路を有する従来
の２値ＣＡＭおよび３値ＣＡＭについて、図２５〜図２
７を参照しながら説明する。
の２値ＣＡＭおよび３値ＣＡＭについて、図２５〜図２
７を参照しながら説明する。
【００２６】図２５は、ＳＲＡＭ型の記憶回路を有する
従来の２値ＣＡＭセルの構成例を示す回路図である。図
２５において、符号Ｑｐ１および符号Ｑｐ３はｐ型ＭＯ
Ｓトランジスタを、符号Ｑｎ２および符号Ｑｎ４〜符号
Ｑｎ９はｎ型ＭＯＳトランジスタをそれぞれ示してい
る。
従来の２値ＣＡＭセルの構成例を示す回路図である。図
２５において、符号Ｑｐ１および符号Ｑｐ３はｐ型ＭＯ
Ｓトランジスタを、符号Ｑｎ２および符号Ｑｎ４〜符号
Ｑｎ９はｎ型ＭＯＳトランジスタをそれぞれ示してい
る。
【００２７】ｐ型ＭＯＳトランジスタＱｐ１およびｎ型
ＭＯＳトランジスタＱｎ２は、記憶ノードＮ１を接続中
点として、電源電圧Ｖｃｃと基準電位との間にドレイン
−ソース端子が直列に接続されている。また、ゲートが
ともに記憶ノードＮ２に接続されている。ｐ型ＭＯＳト
ランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ４
は、記憶ノードＮ２を接続中点として、電源電圧Ｖｃｃ
と基準電位との間にドレイン−ソース端子が直列に接続
されている。また、ゲートがともに記憶ノードＮ１に接
続されている。
ＭＯＳトランジスタＱｎ２は、記憶ノードＮ１を接続中
点として、電源電圧Ｖｃｃと基準電位との間にドレイン
−ソース端子が直列に接続されている。また、ゲートが
ともに記憶ノードＮ２に接続されている。ｐ型ＭＯＳト
ランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ４
は、記憶ノードＮ２を接続中点として、電源電圧Ｖｃｃ
と基準電位との間にドレイン−ソース端子が直列に接続
されている。また、ゲートがともに記憶ノードＮ１に接
続されている。
【００２８】ｎ型ＭＯＳトランジスタＱｎ５は、ビット
線ＢＬと記憶ノードＮ１との間にソース−ドレイン端子
が接続されており、ゲートがワード線ＷＬに接続されて
いる。ｎ型ＭＯＳトランジスタＱｎ６は、ビット線／Ｂ
Ｌと記憶ノードＮ２との間にソース−ドレイン端子が接
続されており、ゲートがワード線ＷＬに接続されてい
る。
線ＢＬと記憶ノードＮ１との間にソース−ドレイン端子
が接続されており、ゲートがワード線ＷＬに接続されて
いる。ｎ型ＭＯＳトランジスタＱｎ６は、ビット線／Ｂ
Ｌと記憶ノードＮ２との間にソース−ドレイン端子が接
続されており、ゲートがワード線ＷＬに接続されてい
る。
【００２９】ｎ型ＭＯＳトランジスタＱｎ７およびｎ型
ＭＯＳトランジスタＱｎ８は、ノードＮ３を接続中点と
して、ビット線ＢＬとビット線／ＢＬとの間にソース−
ドレイン端子が直列に接続されている。また、ｎ型ＭＯ
ＳトランジスタＱｎ７のゲートは記憶ノードＮ２に接続
され、ｎ型ＭＯＳトランジスタＱｎ８のゲートは記憶ノ
ードＮ１に接続されている。ｎ型ＭＯＳトランジスタＱ
ｎ９は、ゲートがノードＮ３に接続され、不一致検出線
ＭＬと基準電位との間にソース−ドレイン端子が接続さ
れている。
ＭＯＳトランジスタＱｎ８は、ノードＮ３を接続中点と
して、ビット線ＢＬとビット線／ＢＬとの間にソース−
ドレイン端子が直列に接続されている。また、ｎ型ＭＯ
ＳトランジスタＱｎ７のゲートは記憶ノードＮ２に接続
され、ｎ型ＭＯＳトランジスタＱｎ８のゲートは記憶ノ
ードＮ１に接続されている。ｎ型ＭＯＳトランジスタＱ
ｎ９は、ゲートがノードＮ３に接続され、不一致検出線
ＭＬと基準電位との間にソース−ドレイン端子が接続さ
れている。
【００３０】上述した構成を有する、図２５の２値ＣＡ
Ｍセルの動作について説明する。電源電圧Ｖｃｃと基準
電位との間に直列接続されたｐ型ＭＯＳトランジスタＱ
ｐ１およびｎ型ＭＯＳトランジスタＱｎ２は、記憶ノー
ドＮ２を入力、記憶ノードＮ１を出力とする１つのＣＭ
ＯＳのインバータを形成している。同様にｐ型ＭＯＳト
ランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ４
は、記憶ノードＮ１を入力、記憶ノードＮ２を出力とす
る１つのＣＭＯＳのインバータを形成している。メモリ
セルの記憶データは、記憶ノードＮ１がハイレベルで記
憶ノードＮ２がローレベルか、または記憶ノードＮ１が
ローレベルで記憶ノードＮ２がハイレベルの何れかの状
態として、この２つのＣＭＯＳインバータがリング状に
接続された回路に記憶される。
Ｍセルの動作について説明する。電源電圧Ｖｃｃと基準
電位との間に直列接続されたｐ型ＭＯＳトランジスタＱ
ｐ１およびｎ型ＭＯＳトランジスタＱｎ２は、記憶ノー
ドＮ２を入力、記憶ノードＮ１を出力とする１つのＣＭ
ＯＳのインバータを形成している。同様にｐ型ＭＯＳト
ランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ４
は、記憶ノードＮ１を入力、記憶ノードＮ２を出力とす
る１つのＣＭＯＳのインバータを形成している。メモリ
セルの記憶データは、記憶ノードＮ１がハイレベルで記
憶ノードＮ２がローレベルか、または記憶ノードＮ１が
ローレベルで記憶ノードＮ２がハイレベルの何れかの状
態として、この２つのＣＭＯＳインバータがリング状に
接続された回路に記憶される。
【００３１】ｎ型ＭＯＳトランジスタＱｎ５およびｎ型
ＭＯＳトランジスタＱｎ６は、ビット線ＢＬおよびビッ
ト線／ＢＬから各記憶ノードへのアクセスを制御するト
ランジスタである。記憶データを保持させる期間におい
て、ワード線ＷＬはローレベルに設定されて各記憶ノー
ドとビット線とは分離状態となり、この状態で記憶デー
タが一定に保持される。
ＭＯＳトランジスタＱｎ６は、ビット線ＢＬおよびビッ
ト線／ＢＬから各記憶ノードへのアクセスを制御するト
ランジスタである。記憶データを保持させる期間におい
て、ワード線ＷＬはローレベルに設定されて各記憶ノー
ドとビット線とは分離状態となり、この状態で記憶デー
タが一定に保持される。
【００３２】ＣＡＭセルの記憶データが読み出される場
合、ビット線ＢＬおよびビット線／ＢＬは図示しないプ
ルアップ回路によってあらかじめ電源電圧Ｖｃｃにプル
アップされており、この状態でワード線ＷＬがハイレベ
ルに設定される。これにより、ｎ型ＭＯＳトランジスタ
Ｑｎ５およびｎ型ＭＯＳトランジスタＱｎ６がオン状態
となり、記憶データに応じてビット線ＢＬおよびビット
線／ＢＬの電圧が変動する。例えば記憶ノードＮ１がハ
イレベルで記憶ノードＮ２がローレベルの場合、ビット
線ＢＬと記憶ノードＮ１はほぼ等しい電圧なので、ｎ型
ＭＯＳトランジスタＱｎ５に電流は流れずビット線ＢＬ
の電位は電源電圧Ｖｃｃのまま変化しないが、ビット線
／ＢＬは記憶ノードＮ２に比べて電圧が高いので、ビッ
ト線／ＢＬから記憶ノードＮ２へ電流が流れてビット線
／ＢＬの電位は低下する。このビット線ＢＬとビット線
／ＢＬとの電位差（または電流差）が図示しない差動増
幅回路によって増幅されて、データラインに出力され
る。
合、ビット線ＢＬおよびビット線／ＢＬは図示しないプ
ルアップ回路によってあらかじめ電源電圧Ｖｃｃにプル
アップされており、この状態でワード線ＷＬがハイレベ
ルに設定される。これにより、ｎ型ＭＯＳトランジスタ
Ｑｎ５およびｎ型ＭＯＳトランジスタＱｎ６がオン状態
となり、記憶データに応じてビット線ＢＬおよびビット
線／ＢＬの電圧が変動する。例えば記憶ノードＮ１がハ
イレベルで記憶ノードＮ２がローレベルの場合、ビット
線ＢＬと記憶ノードＮ１はほぼ等しい電圧なので、ｎ型
ＭＯＳトランジスタＱｎ５に電流は流れずビット線ＢＬ
の電位は電源電圧Ｖｃｃのまま変化しないが、ビット線
／ＢＬは記憶ノードＮ２に比べて電圧が高いので、ビッ
ト線／ＢＬから記憶ノードＮ２へ電流が流れてビット線
／ＢＬの電位は低下する。このビット線ＢＬとビット線
／ＢＬとの電位差（または電流差）が図示しない差動増
幅回路によって増幅されて、データラインに出力され
る。
【００３３】ＣＡＭセルに記憶データが書き込まれる場
合には、書き込まれるデータに応じてビット線ＢＬおよ
びビット線／ＢＬの何れか一方が基準電位にプルダウン
され、他方が電源電圧Ｖｃｃにプルアップされた状態
で、ワード線ＷＬがハイレベルに設定される。これによ
り、ｎ型ＭＯＳトランジスタＱｎ５およびｎ型ＭＯＳト
ランジスタＱｎ６がオン状態となり、記憶ノードＮ１お
よび記憶ノードＮ２のレベルが書き込みデータに応じた
レベルに設定される。
合には、書き込まれるデータに応じてビット線ＢＬおよ
びビット線／ＢＬの何れか一方が基準電位にプルダウン
され、他方が電源電圧Ｖｃｃにプルアップされた状態
で、ワード線ＷＬがハイレベルに設定される。これによ
り、ｎ型ＭＯＳトランジスタＱｎ５およびｎ型ＭＯＳト
ランジスタＱｎ６がオン状態となり、記憶ノードＮ１お
よび記憶ノードＮ２のレベルが書き込みデータに応じた
レベルに設定される。
【００３４】ＣＡＭセルの記憶データと検索データとの
一致検索が行われる場合には、ワード線ＷＬがローレベ
ルに設定された記憶データの保持状態において、検索デ
ータの値に応じて、ビット線ＢＬまたはビット線／ＢＬ
の何れか一方が基準電位にプルダウンされ、他方が電源
電圧Ｖｃｃにプルアップされる。また、不一致検出線Ｍ
Ｌは図示しない電圧供給回路によって電源電圧Ｖｃｃに
プルアップされる。
一致検索が行われる場合には、ワード線ＷＬがローレベ
ルに設定された記憶データの保持状態において、検索デ
ータの値に応じて、ビット線ＢＬまたはビット線／ＢＬ
の何れか一方が基準電位にプルダウンされ、他方が電源
電圧Ｖｃｃにプルアップされる。また、不一致検出線Ｍ
Ｌは図示しない電圧供給回路によって電源電圧Ｖｃｃに
プルアップされる。
【００３５】ここで、検索データと記憶データを具体的
に示しながら、この２値ＣＡＭセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘１’の場合にビット線ＢＬがハイレベル、ビット線／
ＢＬがローレベルにそれぞれ設定され、検索データが論
理値‘０’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、ＣＡＭセルの記憶データが
論理値‘１’の場合に記憶ノードＮ１がハイレベル、記
憶ノードＮ２がローレベルになり、記憶データが論理値
‘０’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
に示しながら、この２値ＣＡＭセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘１’の場合にビット線ＢＬがハイレベル、ビット線／
ＢＬがローレベルにそれぞれ設定され、検索データが論
理値‘０’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、ＣＡＭセルの記憶データが
論理値‘１’の場合に記憶ノードＮ１がハイレベル、記
憶ノードＮ２がローレベルになり、記憶データが論理値
‘０’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
【００３６】例えばビット線から入力される検索データ
が論理値‘１’で、記憶データが論理値‘０’の場合、
記憶ノードＮ１がローレベルとなるためｎ型ＭＯＳトラ
ンジスタＱｎ８がオフ状態となり、記憶ノードＮ２がハ
イレベルになるためｎ型ＭＯＳトランジスタＱｎ７がオ
ン状態となる。したがって、ノードＮ３にはビット線Ｂ
Ｌからｎ型ＭＯＳトランジスタＱｎ７を介して正電荷が
供給されてハイレベルに充電されるため、ｎ型ＭＯＳト
ランジスタＱｎ９はオン状態となり、不一致検出線ＭＬ
はローレベルになる。検索データが論理値‘０’、記憶
データが論理値‘１’の場合には、ｎ型ＭＯＳトランジ
スタＱｎ７がオフ状態、ｎ型ＭＯＳトランジスタＱｎ８
がオン状態となって、不一致検出線ＭＬは同様にローレ
ベルとなる。
が論理値‘１’で、記憶データが論理値‘０’の場合、
記憶ノードＮ１がローレベルとなるためｎ型ＭＯＳトラ
ンジスタＱｎ８がオフ状態となり、記憶ノードＮ２がハ
イレベルになるためｎ型ＭＯＳトランジスタＱｎ７がオ
ン状態となる。したがって、ノードＮ３にはビット線Ｂ
Ｌからｎ型ＭＯＳトランジスタＱｎ７を介して正電荷が
供給されてハイレベルに充電されるため、ｎ型ＭＯＳト
ランジスタＱｎ９はオン状態となり、不一致検出線ＭＬ
はローレベルになる。検索データが論理値‘０’、記憶
データが論理値‘１’の場合には、ｎ型ＭＯＳトランジ
スタＱｎ７がオフ状態、ｎ型ＭＯＳトランジスタＱｎ８
がオン状態となって、不一致検出線ＭＬは同様にローレ
ベルとなる。
【００３７】検索データおよび記憶データがともに論理
値‘１’の場合には、記憶ノードＮ２がローレベルとな
るためｎ型ＭＯＳトランジスタＱｎ７がオフ状態にな
り、記憶ノードＮ１がハイレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ８がオン状態になる。このときビット
線／ＢＬはローレベルであるためノードＮ３はローレベ
ルとなり、ｎ型ＭＯＳトランジスタＱｎ９はオフ状態と
なって、不一致検出線ＭＬはハイレベルとなる。検索デ
ータおよび記憶データがともに論理値‘０’の場合に
は、ｎ型ＭＯＳトランジスタＱｎ７がオン状態、ｎ型Ｍ
ＯＳトランジスタＱｎ８がオフ状態になる。このときビ
ット線ＢＬがローレベルであるためノードＮ３はローレ
ベルとなり、不一致検出線ＭＬは同様にハイレベルとな
る。
値‘１’の場合には、記憶ノードＮ２がローレベルとな
るためｎ型ＭＯＳトランジスタＱｎ７がオフ状態にな
り、記憶ノードＮ１がハイレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ８がオン状態になる。このときビット
線／ＢＬはローレベルであるためノードＮ３はローレベ
ルとなり、ｎ型ＭＯＳトランジスタＱｎ９はオフ状態と
なって、不一致検出線ＭＬはハイレベルとなる。検索デ
ータおよび記憶データがともに論理値‘０’の場合に
は、ｎ型ＭＯＳトランジスタＱｎ７がオン状態、ｎ型Ｍ
ＯＳトランジスタＱｎ８がオフ状態になる。このときビ
ット線ＢＬがローレベルであるためノードＮ３はローレ
ベルとなり、不一致検出線ＭＬは同様にハイレベルとな
る。
【００３８】このように、記憶データと検索データとが
不一致の場合に不一致検出線ＭＬはローレベルとなり、
一致している場合にはハイレベルとなる。また、共通の
不一致検出線ＭＬと、これに並列接続された複数のＣＡ
Ｍセルのｎ型ＭＯＳトランジスタＱｎ９とによって一種
のＮＯＲ回路が形成されており、この複数のＣＡＭセル
に１つでも記憶データと検索データとが不一致になるＣ
ＡＭセルがあると、共通の不一致検出線ＭＬはローレベ
ルになる。したがって、ＣＡＭセルアレイの全不一致検
出線ＭＬからハイレベルの不一致検出線ＭＬを検索する
だけで、全記憶データから検索データと一致する記憶デ
ータのアドレスを検索できる。以上が、図２５に示す２
値ＣＡＭセルの動作説明である。
不一致の場合に不一致検出線ＭＬはローレベルとなり、
一致している場合にはハイレベルとなる。また、共通の
不一致検出線ＭＬと、これに並列接続された複数のＣＡ
Ｍセルのｎ型ＭＯＳトランジスタＱｎ９とによって一種
のＮＯＲ回路が形成されており、この複数のＣＡＭセル
に１つでも記憶データと検索データとが不一致になるＣ
ＡＭセルがあると、共通の不一致検出線ＭＬはローレベ
ルになる。したがって、ＣＡＭセルアレイの全不一致検
出線ＭＬからハイレベルの不一致検出線ＭＬを検索する
だけで、全記憶データから検索データと一致する記憶デ
ータのアドレスを検索できる。以上が、図２５に示す２
値ＣＡＭセルの動作説明である。
【００３９】図２６は、ＳＲＡＭ型の記憶回路を有する
従来の２値ＣＡＭセルの他の構成例を示す回路図であ
り、図２５に示す２値ＣＡＭセルとは、一致検索結果を
出力する論理回路部分が異なっている。図２６におい
て、符号Ｑｐ１０および符号Ｑｐ１２はｐ型ＭＯＳトラ
ンジスタを、符号Ｑｎ１１および符号Ｑｎ１３〜符号Ｑ
ｎ１８はｎ型ＭＯＳトランジスタを、符号ＷＬはワード
線を、符号ＢＬおよび符号／ＢＬはビット線対を、符号
ＭＬは不一致検出線をそれぞれ示している。
従来の２値ＣＡＭセルの他の構成例を示す回路図であ
り、図２５に示す２値ＣＡＭセルとは、一致検索結果を
出力する論理回路部分が異なっている。図２６におい
て、符号Ｑｐ１０および符号Ｑｐ１２はｐ型ＭＯＳトラ
ンジスタを、符号Ｑｎ１１および符号Ｑｎ１３〜符号Ｑ
ｎ１８はｎ型ＭＯＳトランジスタを、符号ＷＬはワード
線を、符号ＢＬおよび符号／ＢＬはビット線対を、符号
ＭＬは不一致検出線をそれぞれ示している。
【００４０】ｐ型ＭＯＳトランジスタＱｐ１０およびｎ
型ＭＯＳトランジスタＱｎ１１は、記憶ノードＮ４を接
続中点として、電源電圧Ｖｃｃと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードＮ５に接続されている。ｐ型ＭＯ
ＳトランジスタＱｐ１２およびｎ型ＭＯＳトランジスタ
Ｑｎ１３は、記憶ノードＮ５を接続中点として、電源電
圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
Ｎ４に接続されている。
型ＭＯＳトランジスタＱｎ１１は、記憶ノードＮ４を接
続中点として、電源電圧Ｖｃｃと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードＮ５に接続されている。ｐ型ＭＯ
ＳトランジスタＱｐ１２およびｎ型ＭＯＳトランジスタ
Ｑｎ１３は、記憶ノードＮ５を接続中点として、電源電
圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
Ｎ４に接続されている。
【００４１】ｎ型ＭＯＳトランジスタＱｎ１４は、ビッ
ト線ＢＬと記憶ノードＮ４との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬに接続され
ている。ｎ型ＭＯＳトランジスタＱｎ１５は、ビット線
／ＢＬと記憶ノードＮ５との間にソース−ドレイン端子
が接続されており、ゲートがワード線ＷＬに接続されて
いる。
ト線ＢＬと記憶ノードＮ４との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬに接続され
ている。ｎ型ＭＯＳトランジスタＱｎ１５は、ビット線
／ＢＬと記憶ノードＮ５との間にソース−ドレイン端子
が接続されており、ゲートがワード線ＷＬに接続されて
いる。
【００４２】ｎ型ＭＯＳトランジスタＱｎ１６およびｎ
型ＭＯＳトランジスタＱｎ１７は、ノードＮ６を接続中
点として、ビット線ＢＬとビット線／ＢＬとの間にソー
ス−ドレイン端子が直列に接続されている。また、ｎ型
ＭＯＳトランジスタＱｎ１６のゲートは記憶ノードＮ４
に接続され、ｎ型ＭＯＳトランジスタＱｎ１７のゲート
は記憶ノードＮ５に接続されている。ｎ型ＭＯＳトラン
ジスタＱｎ１８は、ゲートがノードＮ６に接続され、ソ
ース−ドレイン端子が不一致検出線ＭＬ上に直列に挿入
されている。
型ＭＯＳトランジスタＱｎ１７は、ノードＮ６を接続中
点として、ビット線ＢＬとビット線／ＢＬとの間にソー
ス−ドレイン端子が直列に接続されている。また、ｎ型
ＭＯＳトランジスタＱｎ１６のゲートは記憶ノードＮ４
に接続され、ｎ型ＭＯＳトランジスタＱｎ１７のゲート
は記憶ノードＮ５に接続されている。ｎ型ＭＯＳトラン
ジスタＱｎ１８は、ゲートがノードＮ６に接続され、ソ
ース−ドレイン端子が不一致検出線ＭＬ上に直列に挿入
されている。
【００４３】上述した構成を有する、図２６の２値ＣＡ
Ｍセルの動作について説明する。図２５の２値ＣＡＭセ
ルと同様に、ｐ型ＭＯＳトランジスタＱｐ１０およびｎ
型ＭＯＳトランジスタＱｎ１１、ならびにｐ型ＭＯＳト
ランジスタＱｐ１２およびｎ型ＭＯＳトランジスタＱｎ
１３はそれぞれ１つのＣＭＯＳインバータを形成してお
り、これらのインバータがリング状に接続された回路に
記憶データが保持される。ｎ型ＭＯＳトランジスタＱｎ
５およびｎ型ＭＯＳトランジスタＱｎ６は、ビット線Ｂ
Ｌおよびビット線／ＢＬから各記憶ノードへのアクセス
を制御するトランジスタである。記憶ノードに対する記
憶データの読み出し動作および書き込み動作は、上述し
た図２５の２値ＣＡＭセルと同様であるので、これらの
動作説明は省略する。以下、一致検索動作について説明
する。
Ｍセルの動作について説明する。図２５の２値ＣＡＭセ
ルと同様に、ｐ型ＭＯＳトランジスタＱｐ１０およびｎ
型ＭＯＳトランジスタＱｎ１１、ならびにｐ型ＭＯＳト
ランジスタＱｐ１２およびｎ型ＭＯＳトランジスタＱｎ
１３はそれぞれ１つのＣＭＯＳインバータを形成してお
り、これらのインバータがリング状に接続された回路に
記憶データが保持される。ｎ型ＭＯＳトランジスタＱｎ
５およびｎ型ＭＯＳトランジスタＱｎ６は、ビット線Ｂ
Ｌおよびビット線／ＢＬから各記憶ノードへのアクセス
を制御するトランジスタである。記憶ノードに対する記
憶データの読み出し動作および書き込み動作は、上述し
た図２５の２値ＣＡＭセルと同様であるので、これらの
動作説明は省略する。以下、一致検索動作について説明
する。
【００４４】なお、この説明では、検索データが論理値
‘１’の場合にビット線ＢＬがハイレベル、ビット線／
ＢＬがローレベルにそれぞれ設定され、検索データが論
理値‘０’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、ＣＡＭセルの記憶データが
論理値‘１’の場合に記憶ノードＮ４がハイレベル、記
憶ノードＮ５がローレベルになり、記憶データが論理値
‘０’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
‘１’の場合にビット線ＢＬがハイレベル、ビット線／
ＢＬがローレベルにそれぞれ設定され、検索データが論
理値‘０’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、ＣＡＭセルの記憶データが
論理値‘１’の場合に記憶ノードＮ４がハイレベル、記
憶ノードＮ５がローレベルになり、記憶データが論理値
‘０’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
【００４５】ＣＡＭセルの記憶データと検索データとの
一致検索が行われる場合、ワード線ＷＬがローレベルに
設定された記憶データの保持状態において、検索データ
の値に応じて、ビット線ＢＬまたはビット線／ＢＬの何
れか一方が基準電位にプルダウンされ、他方が電源電圧
Ｖｃｃにプルアップされる。また、不一致検出線ＭＬに
は図示しない電流供給回路によって一定の電流が供給さ
れている。
一致検索が行われる場合、ワード線ＷＬがローレベルに
設定された記憶データの保持状態において、検索データ
の値に応じて、ビット線ＢＬまたはビット線／ＢＬの何
れか一方が基準電位にプルダウンされ、他方が電源電圧
Ｖｃｃにプルアップされる。また、不一致検出線ＭＬに
は図示しない電流供給回路によって一定の電流が供給さ
れている。
【００４６】例えばビット線から入力される検索データ
が論理値‘１’で記憶データが論理値‘０’の場合、記
憶ノードＮ４がローレベルなのでｎ型ＭＯＳトランジス
タＱｎ１６がオフ状態となり、記憶ノードＮ５がハイレ
ベルなのでｎ型ＭＯＳトランジスタＱｎ１７がオン状態
となる。したがって、ノードＮ６がローレベルのビット
線／ＢＬにｎ型ＭＯＳトランジスタＱｎ１７を介して接
続されるため、ｎ型ＭＯＳトランジスタＱｎ１８はオフ
状態となり、不一致検出線ＭＬに流れる電流が遮断され
る。検索データが論理値‘０’、記憶データが論理値
‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ１６が
オン状態、ｎ型ＭＯＳトランジスタＱｎ１７がオフ状態
となって、ノードＮ６がローレベルのビット線ＢＬにｎ
型ＭＯＳトランジスタＱｎ１６を介して接続されるた
め、ｎ型ＭＯＳトランジスタＱｎ１８はオフ状態とな
り、不一致検出線ＭＬに流れる電流は遮断される。
が論理値‘１’で記憶データが論理値‘０’の場合、記
憶ノードＮ４がローレベルなのでｎ型ＭＯＳトランジス
タＱｎ１６がオフ状態となり、記憶ノードＮ５がハイレ
ベルなのでｎ型ＭＯＳトランジスタＱｎ１７がオン状態
となる。したがって、ノードＮ６がローレベルのビット
線／ＢＬにｎ型ＭＯＳトランジスタＱｎ１７を介して接
続されるため、ｎ型ＭＯＳトランジスタＱｎ１８はオフ
状態となり、不一致検出線ＭＬに流れる電流が遮断され
る。検索データが論理値‘０’、記憶データが論理値
‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ１６が
オン状態、ｎ型ＭＯＳトランジスタＱｎ１７がオフ状態
となって、ノードＮ６がローレベルのビット線ＢＬにｎ
型ＭＯＳトランジスタＱｎ１６を介して接続されるた
め、ｎ型ＭＯＳトランジスタＱｎ１８はオフ状態とな
り、不一致検出線ＭＬに流れる電流は遮断される。
【００４７】検索データおよび記憶データがともに論理
値‘１’の場合には、記憶ノードＮ４がハイレベルとな
るためｎ型ＭＯＳトランジスタＱｎ１６がオン状態にな
り、記憶ノードＮ５がローレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ１７がオフ状態になる。このときビッ
ト線ＢＬはハイレベルあるためノードＮ６はハイレベル
となり、ｎ型ＭＯＳトランジスタＱｎ１８はオン状態と
なって、不一致検出線ＭＬの電流は遮断されない。検索
データおよび記憶データがともに論理値‘０’の場合に
は、ｎ型ＭＯＳトランジスタＱｎ１７がオン状態、ｎ型
ＭＯＳトランジスタＱｎ１６がオフ状態になる。このと
きビット線／ＢＬがハイレベルであるためノードＮ６は
ハイレベルとなり、不一致検出線ＭＬの電流は遮断され
ない。
値‘１’の場合には、記憶ノードＮ４がハイレベルとな
るためｎ型ＭＯＳトランジスタＱｎ１６がオン状態にな
り、記憶ノードＮ５がローレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ１７がオフ状態になる。このときビッ
ト線ＢＬはハイレベルあるためノードＮ６はハイレベル
となり、ｎ型ＭＯＳトランジスタＱｎ１８はオン状態と
なって、不一致検出線ＭＬの電流は遮断されない。検索
データおよび記憶データがともに論理値‘０’の場合に
は、ｎ型ＭＯＳトランジスタＱｎ１７がオン状態、ｎ型
ＭＯＳトランジスタＱｎ１６がオフ状態になる。このと
きビット線／ＢＬがハイレベルであるためノードＮ６は
ハイレベルとなり、不一致検出線ＭＬの電流は遮断され
ない。
【００４８】このように、記憶データと検索データとが
不一致の場合に不一致検出線ＭＬの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線ＭＬと、これに直列接続された複数のＣＡＭセル
のｎ型ＭＯＳトランジスタＱｎ１８とによって一種のＮ
ＡＮＤ回路が形成されており、この複数のＣＡＭセルに
１つでも記憶データと検索データとが不一致になるＣＡ
Ｍセルがあると、共通の不一致検出線ＭＬの電流が遮断
される。したがって、ＣＡＭセルアレイの全不一致検出
線ＭＬから電流が遮断されていない不一致検出線ＭＬを
検索するだけで、全記憶データから検索データと一致す
る記憶データのアドレスを検索できる。以上が図２６に
示す２値ＣＡＭセルの動作説明である。
不一致の場合に不一致検出線ＭＬの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線ＭＬと、これに直列接続された複数のＣＡＭセル
のｎ型ＭＯＳトランジスタＱｎ１８とによって一種のＮ
ＡＮＤ回路が形成されており、この複数のＣＡＭセルに
１つでも記憶データと検索データとが不一致になるＣＡ
Ｍセルがあると、共通の不一致検出線ＭＬの電流が遮断
される。したがって、ＣＡＭセルアレイの全不一致検出
線ＭＬから電流が遮断されていない不一致検出線ＭＬを
検索するだけで、全記憶データから検索データと一致す
る記憶データのアドレスを検索できる。以上が図２６に
示す２値ＣＡＭセルの動作説明である。
【００４９】次に、従来の３値ＣＡＭセルについて説明
する。図２７は、ＳＲＡＭ型の記憶回路を有する従来の
３値ＣＡＭセルの構成例を示す回路図である。図２７に
おいて、符号Ｑｐ１９，符号Ｑｐ２１，符号Ｑｐ２５お
よび符号Ｑｐ２７はｐ型ＭＯＳトランジスタを、符号Ｑ
ｎ２０，符号Ｑｎ２２〜符号Ｑｎ２４，符号Ｑｎ２６お
よび符号Ｑｎ２８〜符号Ｑｎ３４はｎ型ＭＯＳトランジ
スタを、符号ＷＬａおよび符号ＷＬｂはワード線を、符
号ＢＬおよび符号／ＢＬはビット線対を、符号ＳＤおよ
び符号／ＳＤは検索データ線対を、符号ＭＬは不一致検
出線をそれぞれ示している。
する。図２７は、ＳＲＡＭ型の記憶回路を有する従来の
３値ＣＡＭセルの構成例を示す回路図である。図２７に
おいて、符号Ｑｐ１９，符号Ｑｐ２１，符号Ｑｐ２５お
よび符号Ｑｐ２７はｐ型ＭＯＳトランジスタを、符号Ｑ
ｎ２０，符号Ｑｎ２２〜符号Ｑｎ２４，符号Ｑｎ２６お
よび符号Ｑｎ２８〜符号Ｑｎ３４はｎ型ＭＯＳトランジ
スタを、符号ＷＬａおよび符号ＷＬｂはワード線を、符
号ＢＬおよび符号／ＢＬはビット線対を、符号ＳＤおよ
び符号／ＳＤは検索データ線対を、符号ＭＬは不一致検
出線をそれぞれ示している。
【００５０】ｐ型ＭＯＳトランジスタＱｐ１９およびｎ
型ＭＯＳトランジスタＱｎ２０は、記憶ノードＮ７を接
続中点として、電源電圧Ｖｃｃと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードＮ８に接続されている。ｐ型ＭＯ
ＳトランジスタＱｐ２１およびｎ型ＭＯＳトランジスタ
Ｑｎ２２は、記憶ノードＮ８を接続中点として、電源電
圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
Ｎ７に接続されている。
型ＭＯＳトランジスタＱｎ２０は、記憶ノードＮ７を接
続中点として、電源電圧Ｖｃｃと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードＮ８に接続されている。ｐ型ＭＯ
ＳトランジスタＱｐ２１およびｎ型ＭＯＳトランジスタ
Ｑｎ２２は、記憶ノードＮ８を接続中点として、電源電
圧Ｖｃｃと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
Ｎ７に接続されている。
【００５１】ｎ型ＭＯＳトランジスタＱｎ２３は、ビッ
ト線ＢＬと記憶ノードＮ７との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬａに接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ２４は、ビット
線／ＢＬと記憶ノードＮ８との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬａに接続さ
れている。
ト線ＢＬと記憶ノードＮ７との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬａに接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ２４は、ビット
線／ＢＬと記憶ノードＮ８との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬａに接続さ
れている。
【００５２】ｐ型ＭＯＳトランジスタＱｐ２５およびｎ
型ＭＯＳトランジスタＱｎ２６は、記憶ノードＮ９を接
続中点として、電源電圧Ｖｃｃと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードＮ１０に接続されている。ｐ型Ｍ
ＯＳトランジスタＱｐ２７およびｎ型ＭＯＳトランジス
タＱｎ２８は、記憶ノードＮ１０を接続中点として、電
源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子
が直列に接続されている。また、ゲートがともに記憶ノ
ードＮ９に接続されている。
型ＭＯＳトランジスタＱｎ２６は、記憶ノードＮ９を接
続中点として、電源電圧Ｖｃｃと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードＮ１０に接続されている。ｐ型Ｍ
ＯＳトランジスタＱｐ２７およびｎ型ＭＯＳトランジス
タＱｎ２８は、記憶ノードＮ１０を接続中点として、電
源電圧Ｖｃｃと基準電位との間にドレイン−ソース端子
が直列に接続されている。また、ゲートがともに記憶ノ
ードＮ９に接続されている。
【００５３】ｎ型ＭＯＳトランジスタＱｎ２９は、ビッ
ト線ＢＬと記憶ノードＮ９との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬｂに接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ３０は、ビット
線／ＢＬと記憶ノードＮ１０との間にソース−ドレイン
端子が接続されており、ゲートがワード線ＷＬｂに接続
されている。
ト線ＢＬと記憶ノードＮ９との間にソース−ドレイン端
子が接続されており、ゲートがワード線ＷＬｂに接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ３０は、ビット
線／ＢＬと記憶ノードＮ１０との間にソース−ドレイン
端子が接続されており、ゲートがワード線ＷＬｂに接続
されている。
【００５４】ｎ型ＭＯＳトランジスタＱｎ３１およびｎ
型ＭＯＳトランジスタＱｎ３３は、ノードＮ１１を接続
中点として、不一致検出線ＭＬと基準電位との間にソー
ス−ドレイン端子が直列に接続されている。ｎ型ＭＯＳ
トランジスタＱｎ３１のゲートは記憶ノードＮ８に接続
され、ｎ型ＭＯＳトランジスタＱｎ３３のゲートは検索
データ線ＳＤに接続されている。ｎ型ＭＯＳトランジス
タＱｎ３２およびｎ型ＭＯＳトランジスタＱｎ３４は、
ノードＮ１２を接続中点として、不一致検出線ＭＬと基
準電位との間にソース−ドレイン端子が直列に接続され
ている。ｎ型ＭＯＳトランジスタＱｎ３２のゲートは記
憶ノードＮ９に接続され、ｎ型ＭＯＳトランジスタＱｎ
３４のゲートは検索データ線／ＳＤに接続されている。
型ＭＯＳトランジスタＱｎ３３は、ノードＮ１１を接続
中点として、不一致検出線ＭＬと基準電位との間にソー
ス−ドレイン端子が直列に接続されている。ｎ型ＭＯＳ
トランジスタＱｎ３１のゲートは記憶ノードＮ８に接続
され、ｎ型ＭＯＳトランジスタＱｎ３３のゲートは検索
データ線ＳＤに接続されている。ｎ型ＭＯＳトランジス
タＱｎ３２およびｎ型ＭＯＳトランジスタＱｎ３４は、
ノードＮ１２を接続中点として、不一致検出線ＭＬと基
準電位との間にソース−ドレイン端子が直列に接続され
ている。ｎ型ＭＯＳトランジスタＱｎ３２のゲートは記
憶ノードＮ９に接続され、ｎ型ＭＯＳトランジスタＱｎ
３４のゲートは検索データ線／ＳＤに接続されている。
【００５５】上述した構成を有する、図２７の３値ＣＡ
Ｍセルについて説明する。図２７に示す３値ＣＡＭセル
は、上述した６トランジスタ型ＳＲＡＭセルの記憶回路
を２つ有しており、この２つの記憶回路に記憶される論
理値‘１’または論理値‘０’のデータの組み合わせに
より３値が区別されている。
Ｍセルについて説明する。図２７に示す３値ＣＡＭセル
は、上述した６トランジスタ型ＳＲＡＭセルの記憶回路
を２つ有しており、この２つの記憶回路に記憶される論
理値‘１’または論理値‘０’のデータの組み合わせに
より３値が区別されている。
【００５６】すなわち、ｐ型ＭＯＳトランジスタＱｐ１
９、ｎ型ＭＯＳトランジスタＱｎ２０、ｐ型ＭＯＳトラ
ンジスタＱｐ２１、ｎ型ＭＯＳトランジスタＱｎ２２、
ｎ型ＭＯＳトランジスタＱｎ２３およびｎ型ＭＯＳトラ
ンジスタＱｎ２４により第１の記憶回路が形成されてお
り、ワード線ＷＬａのレベルに応じてｎ型ＭＯＳトラン
ジスタＱｎ２３およびｎ型ＭＯＳトランジスタＱｎ２４
がオンまたはオフ状態となることにより、ビット線対か
ら記憶ノードＮ７および記憶ノードＮ８へのアクセスが
制御される。また、ｐ型ＭＯＳトランジスタＱｐ２５、
ｎ型ＭＯＳトランジスタＱｎ２６、ｐ型ＭＯＳトランジ
スタＱｐ２７、ｎ型ＭＯＳトランジスタＱｎ２８、ｎ型
ＭＯＳトランジスタＱｎ２９およびｎ型ＭＯＳトランジ
スタＱｎ３０により第２の記憶回路が形成されており、
ワード線ＷＬｂのレベルに応じてｎ型ＭＯＳトランジス
タＱｎ２９およびｎ型ＭＯＳトランジスタＱｎ３０がオ
ンまたはオフ状態となることにより、ビット線対から記
憶ノードＮ９および記憶ノードＮ１０へのアクセスが制
御される。この第１の記憶回路および第２の記憶回路に
対するデータの読み出しおよび書き込み動作は、上述し
た２値ＣＡＭセルの記憶回路と同様であるので、これら
の動作説明は省略する。以下、３値ＣＡＭセルにおける
一致検索動作について説明する。
９、ｎ型ＭＯＳトランジスタＱｎ２０、ｐ型ＭＯＳトラ
ンジスタＱｐ２１、ｎ型ＭＯＳトランジスタＱｎ２２、
ｎ型ＭＯＳトランジスタＱｎ２３およびｎ型ＭＯＳトラ
ンジスタＱｎ２４により第１の記憶回路が形成されてお
り、ワード線ＷＬａのレベルに応じてｎ型ＭＯＳトラン
ジスタＱｎ２３およびｎ型ＭＯＳトランジスタＱｎ２４
がオンまたはオフ状態となることにより、ビット線対か
ら記憶ノードＮ７および記憶ノードＮ８へのアクセスが
制御される。また、ｐ型ＭＯＳトランジスタＱｐ２５、
ｎ型ＭＯＳトランジスタＱｎ２６、ｐ型ＭＯＳトランジ
スタＱｐ２７、ｎ型ＭＯＳトランジスタＱｎ２８、ｎ型
ＭＯＳトランジスタＱｎ２９およびｎ型ＭＯＳトランジ
スタＱｎ３０により第２の記憶回路が形成されており、
ワード線ＷＬｂのレベルに応じてｎ型ＭＯＳトランジス
タＱｎ２９およびｎ型ＭＯＳトランジスタＱｎ３０がオ
ンまたはオフ状態となることにより、ビット線対から記
憶ノードＮ９および記憶ノードＮ１０へのアクセスが制
御される。この第１の記憶回路および第２の記憶回路に
対するデータの読み出しおよび書き込み動作は、上述し
た２値ＣＡＭセルの記憶回路と同様であるので、これら
の動作説明は省略する。以下、３値ＣＡＭセルにおける
一致検索動作について説明する。
【００５７】なお、以下の具体例では、検索データが論
理値‘１’の場合に検索データ線ＳＤがハイレベル、検
索データ線／ＳＤがローレベルにそれぞれ設定され、検
索データが論理値‘０’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、３値ＣＡＭセ
ルの記憶データが論理値‘１’の場合、記憶ノードＮ７
および記憶ノードＮ９がハイレベル、記憶ノードＮ８お
よび記憶ノードＮ１０がローレベルになり、記憶データ
が論理値‘０’の場合には各記憶ノードがその逆のレベ
ルになり、論理値‘ｘ’の場合には記憶ノードＮ８およ
び記憶ノードＮ９がローレベル、記憶ノードＮ７および
記憶ノードＮ１０がハイレベルになるものとする。
理値‘１’の場合に検索データ線ＳＤがハイレベル、検
索データ線／ＳＤがローレベルにそれぞれ設定され、検
索データが論理値‘０’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、３値ＣＡＭセ
ルの記憶データが論理値‘１’の場合、記憶ノードＮ７
および記憶ノードＮ９がハイレベル、記憶ノードＮ８お
よび記憶ノードＮ１０がローレベルになり、記憶データ
が論理値‘０’の場合には各記憶ノードがその逆のレベ
ルになり、論理値‘ｘ’の場合には記憶ノードＮ８およ
び記憶ノードＮ９がローレベル、記憶ノードＮ７および
記憶ノードＮ１０がハイレベルになるものとする。
【００５８】ＣＡＭセルの記憶データと検索データとの
一致検索が行われる場合、ワード線ＷＬａおよびワード
線ＷＬｂがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線ＳＤまたは検索
データ線／ＳＤの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Ｖｃｃにプルアップされる。また、
不一致検出線ＭＬは図示しない電圧供給回路によって電
源電圧Ｖｃｃにプルアップされている。
一致検索が行われる場合、ワード線ＷＬａおよびワード
線ＷＬｂがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線ＳＤまたは検索
データ線／ＳＤの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Ｖｃｃにプルアップされる。また、
不一致検出線ＭＬは図示しない電圧供給回路によって電
源電圧Ｖｃｃにプルアップされている。
【００５９】例えば検索データが論理値‘１’で記憶デ
ータが論理値‘０’の場合、記憶ノードＮ８がハイレベ
ルとなってｎ型ＭＯＳトランジスタＱｎ３１はオン状態
となり、記憶ノードＮ９がローレベルとなってｎ型ＭＯ
ＳトランジスタＱｎ３２はオフ状態となる。また、検索
データ線ＳＤがハイレベルなのでｎ型ＭＯＳトランジス
タＱｎ３３はオン状態となり、検索データ線／ＳＤがロ
ーレベルなのでｎ型ＭＯＳトランジスタＱｎ３４はオフ
状態となる。したがって、ｎ型ＭＯＳトランジスタＱｎ
３１およびｎ型ＭＯＳトランジスタＱｎ３３の直列回路
がオン状態となり、不一致検出線ＭＬはローレベルとな
る。検索データが論理値‘０’で記憶データが論理値
‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ３２お
よびｎ型ＭＯＳトランジスタＱｎ３４の直列回路がオン
状態となり、不一致検出線ＭＬは同様にローレベルとな
る。
ータが論理値‘０’の場合、記憶ノードＮ８がハイレベ
ルとなってｎ型ＭＯＳトランジスタＱｎ３１はオン状態
となり、記憶ノードＮ９がローレベルとなってｎ型ＭＯ
ＳトランジスタＱｎ３２はオフ状態となる。また、検索
データ線ＳＤがハイレベルなのでｎ型ＭＯＳトランジス
タＱｎ３３はオン状態となり、検索データ線／ＳＤがロ
ーレベルなのでｎ型ＭＯＳトランジスタＱｎ３４はオフ
状態となる。したがって、ｎ型ＭＯＳトランジスタＱｎ
３１およびｎ型ＭＯＳトランジスタＱｎ３３の直列回路
がオン状態となり、不一致検出線ＭＬはローレベルとな
る。検索データが論理値‘０’で記憶データが論理値
‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ３２お
よびｎ型ＭＯＳトランジスタＱｎ３４の直列回路がオン
状態となり、不一致検出線ＭＬは同様にローレベルとな
る。
【００６０】検索データおよび記憶データがともに論理
値‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ３１
およびｎ型ＭＯＳトランジスタＱｎ３４がオフ状態とな
るため、不一致検出線ＭＬはハイレベルに保持される。
検索データおよび記憶データがともに論理値‘０’の場
合には、ｎ型ＭＯＳトランジスタＱｎ３２およびｎ型Ｍ
ＯＳトランジスタＱｎ３３がともにオフ状態となるた
め、不一致検出線ＭＬは同様にハイレベルに保持され
る。
値‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ３１
およびｎ型ＭＯＳトランジスタＱｎ３４がオフ状態とな
るため、不一致検出線ＭＬはハイレベルに保持される。
検索データおよび記憶データがともに論理値‘０’の場
合には、ｎ型ＭＯＳトランジスタＱｎ３２およびｎ型Ｍ
ＯＳトランジスタＱｎ３３がともにオフ状態となるた
め、不一致検出線ＭＬは同様にハイレベルに保持され
る。
【００６１】また、３値ＣＡＭセルの記憶データが論理
値‘ｘ’の場合には、記憶ノードＮ８および記憶ノード
Ｎ９がともにローレベルとなって、ｎ型ＭＯＳトランジ
スタＱｎ３１およびｎ型ＭＯＳトランジスタＱｎ３２が
ともにオフ状態となる。したがって、検索データの値に
かかわらず、不一致検出線ＭＬはハイレベルに保持され
る。
値‘ｘ’の場合には、記憶ノードＮ８および記憶ノード
Ｎ９がともにローレベルとなって、ｎ型ＭＯＳトランジ
スタＱｎ３１およびｎ型ＭＯＳトランジスタＱｎ３２が
ともにオフ状態となる。したがって、検索データの値に
かかわらず、不一致検出線ＭＬはハイレベルに保持され
る。
【００６２】このように、記憶データと検索データとが
不一致の場合に不一致検出線ＭＬはローレベルとなり、
一致している場合にはハイレベルに保持される。また、
共通の不一致検出線ＭＬと、これに並列接続された複数
のＣＡＭセルのｎ型ＭＯＳトランジスタＱｎ３１〜ｎ型
ＭＯＳトランジスタＱｎ３４とによって一種のＮＯＲ回
路が形成されており、この複数のＣＡＭセルの中に１つ
でも記憶データと検索データとが不一致になるＣＡＭセ
ルがあると、共通の不一致検出線ＭＬはローレベルにな
る。したがって、各ワード線に対応するアドレスごとに
不一致検出線ＭＬのレベルを判定することにより、検索
データと一致する記憶データのアドレスを検索すること
ができる。さらに、３値ＣＡＭセルに論理値‘ｘ’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線ＭＬはハイレベルに保持され、検索データ
と記憶データとが一致しているものとして判定される。
以上が、図２７に示す３値ＣＡＭセルの動作説明であ
る。
不一致の場合に不一致検出線ＭＬはローレベルとなり、
一致している場合にはハイレベルに保持される。また、
共通の不一致検出線ＭＬと、これに並列接続された複数
のＣＡＭセルのｎ型ＭＯＳトランジスタＱｎ３１〜ｎ型
ＭＯＳトランジスタＱｎ３４とによって一種のＮＯＲ回
路が形成されており、この複数のＣＡＭセルの中に１つ
でも記憶データと検索データとが不一致になるＣＡＭセ
ルがあると、共通の不一致検出線ＭＬはローレベルにな
る。したがって、各ワード線に対応するアドレスごとに
不一致検出線ＭＬのレベルを判定することにより、検索
データと一致する記憶データのアドレスを検索すること
ができる。さらに、３値ＣＡＭセルに論理値‘ｘ’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線ＭＬはハイレベルに保持され、検索データ
と記憶データとが一致しているものとして判定される。
以上が、図２７に示す３値ＣＡＭセルの動作説明であ
る。
【００６３】
【発明が解決しようとする課題】ところで、ＳＲＡＭセ
ルのスタティック・ノイズマージン（Static Noise Mar
gin：ＳＮＭ）を比較した場合、電源電圧が低い範囲に
おいて、４トランジスタ型のＳＲＡＭセルは６トランジ
スタ型のＳＲＡＭセルに比べてＳＮＭが小さくなる傾向
がある。ＳＮＭが小さくなると、ノイズによってメモリ
セルの記憶データが破壊される確率が上昇するため、メ
モリとしての品質が悪化する問題がある。したがって、
電源電圧を低電圧化させる場合には６トランジスタ型の
ＳＲＡＭセルが使用されることが多く、このため、素子
数が多くなって集積度が低下し、コストが上昇する問題
がある。
ルのスタティック・ノイズマージン（Static Noise Mar
gin：ＳＮＭ）を比較した場合、電源電圧が低い範囲に
おいて、４トランジスタ型のＳＲＡＭセルは６トランジ
スタ型のＳＲＡＭセルに比べてＳＮＭが小さくなる傾向
がある。ＳＮＭが小さくなると、ノイズによってメモリ
セルの記憶データが破壊される確率が上昇するため、メ
モリとしての品質が悪化する問題がある。したがって、
電源電圧を低電圧化させる場合には６トランジスタ型の
ＳＲＡＭセルが使用されることが多く、このため、素子
数が多くなって集積度が低下し、コストが上昇する問題
がある。
【００６４】また、図２５のＣＡＭにおけるｐ型ＭＯＳ
トランジスタＱｐ１、ｐ型ＭＯＳトランジスタＱｐ３お
よびｎ型ＭＯＳトランジスタＱｎ２〜ｎ型ＭＯＳトラン
ジスタＱｎ６からなる記憶回路や、図２６および図２７
の同様な記憶回路は、６トランジスタ型のＳＲＡＭセル
と等しい構成を有している。上述した従来の２値ＣＡＭ
セルは、この６トランジスタ型ＳＲＡＭセルに対してさ
らに３つの論理回路が付加されており、３値ＣＡＭセル
に至っては全体で１６個ものトランジスタが必要にな
る。このように、従来のＣＡＭは通常のＲＡＭに比べて
多くの素子を必要とし、集積度が低い問題がある。した
がって、ＣＡＭセルにおける素子数をできるだけ減ら
し、集積度を向上させることが従来から望まれていた。
トランジスタＱｐ１、ｐ型ＭＯＳトランジスタＱｐ３お
よびｎ型ＭＯＳトランジスタＱｎ２〜ｎ型ＭＯＳトラン
ジスタＱｎ６からなる記憶回路や、図２６および図２７
の同様な記憶回路は、６トランジスタ型のＳＲＡＭセル
と等しい構成を有している。上述した従来の２値ＣＡＭ
セルは、この６トランジスタ型ＳＲＡＭセルに対してさ
らに３つの論理回路が付加されており、３値ＣＡＭセル
に至っては全体で１６個ものトランジスタが必要にな
る。このように、従来のＣＡＭは通常のＲＡＭに比べて
多くの素子を必要とし、集積度が低い問題がある。した
がって、ＣＡＭセルにおける素子数をできるだけ減ら
し、集積度を向上させることが従来から望まれていた。
【００６５】本発明はかかる事情に鑑みてなされたもの
であり、その第１の目的は、電源の低電圧化にともなう
メモリセルのＳＮＭの低下を抑制できる半導体記憶装置
を提供することにある。第２の目的は、従来に比べて少
ない素子数で構成できる半導体記憶装置を提供すること
にある。
であり、その第１の目的は、電源の低電圧化にともなう
メモリセルのＳＮＭの低下を抑制できる半導体記憶装置
を提供することにある。第２の目的は、従来に比べて少
ない素子数で構成できる半導体記憶装置を提供すること
にある。
【００６６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の観点に係る記憶データの読み出し方
法は、第１の記憶ノードおよび第２の記憶ノードと、上
記第１の記憶ノードに制御端子が接続され、上記第２の
記憶ノードと基準電位との間に入出力端子が接続された
第１のトランジスタと、上記第２の記憶ノードに制御端
子が接続され、上記第１の記憶ノードと上記基準電位と
の間に入出力端子が接続された第２のトランジスタと、
上記第１の記憶ノードと第１のビット線との間に入出力
端子が接続され、ワード線に制御端子が接続された第３
のトランジスタと、上記第２の記憶ノードと第２のビッ
ト線との間に入出力端子が接続され、上記ワード線に制
御端子が接続された第４のトランジスタとを有する半導
体記憶装置の記憶データの読み出し方法であって、上記
記憶データの保持期間において、上記第１のビット線お
よび上記第２のビット線に第１の電圧を印加し、上記記
憶データの読み出し時において、上記ワード線を活性化
し、上記第１のビット線および上記第２のビット線に上
記第１の電圧より高い第２の電圧を印加する。
め、本発明の第１の観点に係る記憶データの読み出し方
法は、第１の記憶ノードおよび第２の記憶ノードと、上
記第１の記憶ノードに制御端子が接続され、上記第２の
記憶ノードと基準電位との間に入出力端子が接続された
第１のトランジスタと、上記第２の記憶ノードに制御端
子が接続され、上記第１の記憶ノードと上記基準電位と
の間に入出力端子が接続された第２のトランジスタと、
上記第１の記憶ノードと第１のビット線との間に入出力
端子が接続され、ワード線に制御端子が接続された第３
のトランジスタと、上記第２の記憶ノードと第２のビッ
ト線との間に入出力端子が接続され、上記ワード線に制
御端子が接続された第４のトランジスタとを有する半導
体記憶装置の記憶データの読み出し方法であって、上記
記憶データの保持期間において、上記第１のビット線お
よび上記第２のビット線に第１の電圧を印加し、上記記
憶データの読み出し時において、上記ワード線を活性化
し、上記第１のビット線および上記第２のビット線に上
記第１の電圧より高い第２の電圧を印加する。
【００６７】本発明の第１の観点に係る記憶データの読
み出し方法によれば、上記記憶データの保持期間におい
て、上記第１のビット線および上記第２のビット線に第
１の電圧を印加される。上記記憶データの読み出し時に
おいては、上記ワード線を活性化され、上記第１のビッ
ト線および上記第２のビット線に上記第１の電圧より高
い第２の電圧が印加される。
み出し方法によれば、上記記憶データの保持期間におい
て、上記第１のビット線および上記第２のビット線に第
１の電圧を印加される。上記記憶データの読み出し時に
おいては、上記ワード線を活性化され、上記第１のビッ
ト線および上記第２のビット線に上記第１の電圧より高
い第２の電圧が印加される。
【００６８】本発明の第２の観点に係る記憶データの読
み出し方法は、マトリクス状に配列された複数のメモリ
セルと、上記マトリクスの同一行のメモリセルに接続さ
れる複数のワード線と、上記マトリクスの同一列のメモ
リセルに接続される複数の第１のビット線および第２の
ビット線とを有し、上記メモリセルは、第１の記憶ノー
ドおよび第２の記憶ノードと、上記第１の記憶ノードに
制御端子が接続され、上記第２の記憶ノードと基準電位
との間に入出力端子が接続された第１のトランジスタ
と、上記第２の記憶ノードに制御端子が接続され、上記
第１の記憶ノードと上記基準電位との間に入出力端子が
接続された第２のトランジスタと、上記第１の記憶ノー
ドと第１のビット線との間に入出力端子が接続され、ワ
ード線に制御端子が接続された第３のトランジスタと、
上記第２の記憶ノードと第２のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第４のトランジスタとを含む半導体記憶装置の記憶デー
タの読み出し方法であって、上記記憶データの保持期間
において、上記第１のビット線および上記第２のビット
線に第１の電圧を印加し、上記記憶データの読み出し時
において、上記複数のワード線の少なくとも１つを活性
化し、上記第１のビット線および上記第２のビット線に
上記第１の電圧より高い第２の電圧を印加する。
み出し方法は、マトリクス状に配列された複数のメモリ
セルと、上記マトリクスの同一行のメモリセルに接続さ
れる複数のワード線と、上記マトリクスの同一列のメモ
リセルに接続される複数の第１のビット線および第２の
ビット線とを有し、上記メモリセルは、第１の記憶ノー
ドおよび第２の記憶ノードと、上記第１の記憶ノードに
制御端子が接続され、上記第２の記憶ノードと基準電位
との間に入出力端子が接続された第１のトランジスタ
と、上記第２の記憶ノードに制御端子が接続され、上記
第１の記憶ノードと上記基準電位との間に入出力端子が
接続された第２のトランジスタと、上記第１の記憶ノー
ドと第１のビット線との間に入出力端子が接続され、ワ
ード線に制御端子が接続された第３のトランジスタと、
上記第２の記憶ノードと第２のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第４のトランジスタとを含む半導体記憶装置の記憶デー
タの読み出し方法であって、上記記憶データの保持期間
において、上記第１のビット線および上記第２のビット
線に第１の電圧を印加し、上記記憶データの読み出し時
において、上記複数のワード線の少なくとも１つを活性
化し、上記第１のビット線および上記第２のビット線に
上記第１の電圧より高い第２の電圧を印加する。
【００６９】本発明の第３の観点に係る半導体記憶装置
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１の記憶ノードと第１のビット線との間に入出力端
子が接続され、ワード線に制御端子が接続された第３の
トランジスタと、上記第２の記憶ノードと第２のビット
線との間に入出力端子が接続され、上記ワード線に制御
端子が接続された第４のトランジスタと、上記記憶デー
タの保持期間において、上記第１のビット線および上記
第２のビット線に第１の電圧を印加し、上記記憶データ
の読み出し時において、上記ワード線を活性化し、上記
第１のビット線および上記第２のビット線に上記第１の
電圧より高い第２の電圧を印加する制御回路とを有す
る。
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１の記憶ノードと第１のビット線との間に入出力端
子が接続され、ワード線に制御端子が接続された第３の
トランジスタと、上記第２の記憶ノードと第２のビット
線との間に入出力端子が接続され、上記ワード線に制御
端子が接続された第４のトランジスタと、上記記憶デー
タの保持期間において、上記第１のビット線および上記
第２のビット線に第１の電圧を印加し、上記記憶データ
の読み出し時において、上記ワード線を活性化し、上記
第１のビット線および上記第２のビット線に上記第１の
電圧より高い第２の電圧を印加する制御回路とを有す
る。
【００７０】本発明の第３の観点に係る半導体記憶装置
によれば、上記第１のトランジスタと上記第２のトラン
ジスタにより１つの記憶回路が構成されており、この記
憶回路の第１の記憶ノードと上記第１のビット線との導
通ならびに上記第２の記憶ノードと上記第２のビット線
との導通が、上記第３のトランジスタおよび上記第４の
トランジスタの制御端子に接続される上記ワード線の活
性／非活性に応じて制御される。上記記憶データの保持
期間において、上記制御回路により上記第１のビット線
および上記第２のビット線に第１の電圧が印加される。
上記記憶データの読み出し時においては、上記制御回路
によって上記ワード線が活性化されるとともに、上記第
１のビット線および上記第２のビット線に上記第１の電
圧より高い第２の電圧が上記制御回路によって印加され
る。上記第１の記憶ノードおよび上記第２の記憶ノード
に保持された記憶データは、上記第３のトランジスタお
よび上記第４のトランジスタを介して上記第１のビット
線および上記第２のビット線にそれぞれ出力される。
によれば、上記第１のトランジスタと上記第２のトラン
ジスタにより１つの記憶回路が構成されており、この記
憶回路の第１の記憶ノードと上記第１のビット線との導
通ならびに上記第２の記憶ノードと上記第２のビット線
との導通が、上記第３のトランジスタおよび上記第４の
トランジスタの制御端子に接続される上記ワード線の活
性／非活性に応じて制御される。上記記憶データの保持
期間において、上記制御回路により上記第１のビット線
および上記第２のビット線に第１の電圧が印加される。
上記記憶データの読み出し時においては、上記制御回路
によって上記ワード線が活性化されるとともに、上記第
１のビット線および上記第２のビット線に上記第１の電
圧より高い第２の電圧が上記制御回路によって印加され
る。上記第１の記憶ノードおよび上記第２の記憶ノード
に保持された記憶データは、上記第３のトランジスタお
よび上記第４のトランジスタを介して上記第１のビット
線および上記第２のビット線にそれぞれ出力される。
【００７１】本発明の第４の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続される複数の
ワード線と、上記マトリクスの同一列のメモリセルに接
続される複数の第１のビット線および第２のビット線
と、上記記憶データの保持期間において、上記第１のビ
ット線および上記第２のビット線に第１の電圧を印加
し、上記記憶データの読み出し時において、上記複数の
ワード線の少なくとも１つを活性化し、上記第１のビッ
ト線および上記第２のビット線に上記第１の電圧より高
い第２の電圧を印加する制御回路とを有し、上記メモリ
セルは、第１の記憶ノードおよび第２の記憶ノードと、
上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、上記第２の記憶ノードに制御
端子が接続され、上記第１の記憶ノードと上記基準電位
との間に入出力端子が接続された第２のトランジスタ
と、上記第１の記憶ノードと、上記第１のビット線との
間に入出力端子が接続され、上記ワード線に制御端子が
接続された第３のトランジスタと、上記第２の記憶ノー
ドと、上記第２のビット線との間に入出力端子が接続さ
れ、上記ワード線に制御端子が接続された第４のトラン
ジスタとを含む。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続される複数の
ワード線と、上記マトリクスの同一列のメモリセルに接
続される複数の第１のビット線および第２のビット線
と、上記記憶データの保持期間において、上記第１のビ
ット線および上記第２のビット線に第１の電圧を印加
し、上記記憶データの読み出し時において、上記複数の
ワード線の少なくとも１つを活性化し、上記第１のビッ
ト線および上記第２のビット線に上記第１の電圧より高
い第２の電圧を印加する制御回路とを有し、上記メモリ
セルは、第１の記憶ノードおよび第２の記憶ノードと、
上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、上記第２の記憶ノードに制御
端子が接続され、上記第１の記憶ノードと上記基準電位
との間に入出力端子が接続された第２のトランジスタ
と、上記第１の記憶ノードと、上記第１のビット線との
間に入出力端子が接続され、上記ワード線に制御端子が
接続された第３のトランジスタと、上記第２の記憶ノー
ドと、上記第２のビット線との間に入出力端子が接続さ
れ、上記ワード線に制御端子が接続された第４のトラン
ジスタとを含む。
【００７２】本発明の第５の観点に係る半導体記憶装置
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１の記憶ノードに対するアクセスを制御する第３の
トランジスタと、上記第２の記憶ノードに対するアクセ
スを制御する第４のトランジスタと、上記第１の記憶ノ
ードおよび上記第２の記憶ノードのレベルに応じた記憶
データと、入力される検索データとの不一致を判定する
不一致判定回路と、上記記憶データを保持する期間にお
いて上記第３のトランジスタおよび上記第４のトランジ
スタを非導通状態に設定するとともに、上記第１の記憶
ノードおよび上記第２の記憶ノードに、上記第３のトラ
ンジスタまたは上記第４のトランジスタを介して記憶デ
ータ保持電圧を印加する制御回路とを有する。好適に
は、上記第３のトランジスタおよび上記第４のトランジ
スタは、上記第１のトランジスタおよび上記第２のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１の記憶ノードに対するアクセスを制御する第３の
トランジスタと、上記第２の記憶ノードに対するアクセ
スを制御する第４のトランジスタと、上記第１の記憶ノ
ードおよび上記第２の記憶ノードのレベルに応じた記憶
データと、入力される検索データとの不一致を判定する
不一致判定回路と、上記記憶データを保持する期間にお
いて上記第３のトランジスタおよび上記第４のトランジ
スタを非導通状態に設定するとともに、上記第１の記憶
ノードおよび上記第２の記憶ノードに、上記第３のトラ
ンジスタまたは上記第４のトランジスタを介して記憶デ
ータ保持電圧を印加する制御回路とを有する。好適に
は、上記第３のトランジスタおよび上記第４のトランジ
スタは、上記第１のトランジスタおよび上記第２のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
【００７３】本発明の第５の観点に係る半導体記憶装置
によれば、上記第１のトランジスタ、上記第２のトラン
ジスタ、上記第３のトランジスタおよび上記第４のトラ
ンジスタにより１つの記憶回路が形成されている。この
記憶回路の記憶データが保持される期間において、上記
制御回路によって上記第３のトランジスタおよび上記第
４のトランジスタが非導通状態に設定されるとともに、
上記第１の記憶ノードおよび上記第２の記憶ノードに、
上記第３のトランジスタまたは上記第４のトランジスタ
を介して記憶データ保持電圧が印加される。上記第３の
トランジスタおよび上記第４のトランジスタの漏れ電流
は上記第１のトランジスタおよび上記第２のトランジス
タに比べて大きいので、これにより上記第１の記憶ノー
ドおよび上記第２の記憶ノードのレベルに応じた記憶デ
ータが一定に保持される。この一定に保持された記憶デ
ータと入力される検索データとの不一致が、上記不一致
判定回路において判定される。
によれば、上記第１のトランジスタ、上記第２のトラン
ジスタ、上記第３のトランジスタおよび上記第４のトラ
ンジスタにより１つの記憶回路が形成されている。この
記憶回路の記憶データが保持される期間において、上記
制御回路によって上記第３のトランジスタおよび上記第
４のトランジスタが非導通状態に設定されるとともに、
上記第１の記憶ノードおよび上記第２の記憶ノードに、
上記第３のトランジスタまたは上記第４のトランジスタ
を介して記憶データ保持電圧が印加される。上記第３の
トランジスタおよび上記第４のトランジスタの漏れ電流
は上記第１のトランジスタおよび上記第２のトランジス
タに比べて大きいので、これにより上記第１の記憶ノー
ドおよび上記第２の記憶ノードのレベルに応じた記憶デ
ータが一定に保持される。この一定に保持された記憶デ
ータと入力される検索データとの不一致が、上記不一致
判定回路において判定される。
【００７４】また、上記制御回路は、上記記憶データの
読み出し期間において上記第３のトランジスタおよび上
記第４のトランジスタを導通状態に設定するとともに、
上記第１の記憶ノードおよび上記第２の記憶ノードに、
上記第３のトランジスタまたは上記第４のトランジスタ
を介して、上記記憶データ保持電圧より高い読み出し電
圧を印加しても良い。これにより、上記記憶データの読
み出し時におけるスタティック・ノイズマージンを大き
くすることができる。
読み出し期間において上記第３のトランジスタおよび上
記第４のトランジスタを導通状態に設定するとともに、
上記第１の記憶ノードおよび上記第２の記憶ノードに、
上記第３のトランジスタまたは上記第４のトランジスタ
を介して、上記記憶データ保持電圧より高い読み出し電
圧を印加しても良い。これにより、上記記憶データの読
み出し時におけるスタティック・ノイズマージンを大き
くすることができる。
【００７５】本発明の第６の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第１のビット線およ
び第２のビット線と、上記メモリセルの記憶データを保
持する期間において、上記ワード線を不活性化させると
ともに、上記第１のビット線および上記第２のビット線
に記憶データ保持電圧を印加し、入力される検索データ
と上記記憶データとの不一致を検出する期間において、
上記ワード線を不活性化させるとともに、上記第１のビ
ット線および上記第２のビット線に上記検索データに応
じた電圧を印加する制御回路とを有し、上記メモリセル
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１の記憶ノードと上記第１のビット線との間に入出
力端子が接続され、ワード線に制御端子が接続された第
３のトランジスタと、上記第２の記憶ノードと上記第２
のビット線との間に入出力端子が接続され、上記ワード
線に制御端子が接続された第４のトランジスタと、上記
第１の記憶ノードおよび上記第２の記憶ノードのレベル
に応じた上記記憶データと上記検索データとの不一致を
判定し、不一致が判定された場合に上記不一致検出線を
活性化させる不一致判定回路とを含む。好適には、上記
第３のトランジスタおよび上記第４のトランジスタは、
上記第１のトランジスタおよび上記第２のトランジスタ
に比べて大きな入出力端子間の漏れ電流を有する。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第１のビット線およ
び第２のビット線と、上記メモリセルの記憶データを保
持する期間において、上記ワード線を不活性化させると
ともに、上記第１のビット線および上記第２のビット線
に記憶データ保持電圧を印加し、入力される検索データ
と上記記憶データとの不一致を検出する期間において、
上記ワード線を不活性化させるとともに、上記第１のビ
ット線および上記第２のビット線に上記検索データに応
じた電圧を印加する制御回路とを有し、上記メモリセル
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１の記憶ノードと上記第１のビット線との間に入出
力端子が接続され、ワード線に制御端子が接続された第
３のトランジスタと、上記第２の記憶ノードと上記第２
のビット線との間に入出力端子が接続され、上記ワード
線に制御端子が接続された第４のトランジスタと、上記
第１の記憶ノードおよび上記第２の記憶ノードのレベル
に応じた上記記憶データと上記検索データとの不一致を
判定し、不一致が判定された場合に上記不一致検出線を
活性化させる不一致判定回路とを含む。好適には、上記
第３のトランジスタおよび上記第４のトランジスタは、
上記第１のトランジスタおよび上記第２のトランジスタ
に比べて大きな入出力端子間の漏れ電流を有する。
【００７６】本発明の第７の観点に係る半導体装置は、
第１の記憶ノードおよび第２の記憶ノードと、上記第１
の記憶ノードに制御端子が接続され、上記第２の記憶ノ
ードと基準電位との間に入出力端子が接続された第１の
トランジスタと、上記第２の記憶ノードに制御端子が接
続され、上記第１の記憶ノードと上記基準電位との間に
入出力端子が接続された第２のトランジスタと、上記第
１の記憶ノードに対するアクセスを制御する第３のトラ
ンジスタと、上記第２の記憶ノードに対するアクセスを
制御する第４のトランジスタとを含む第１の記憶回路お
よび第２の記憶回路と、上記第１の記憶回路および上記
第２の記憶回路にそれぞれ記憶されるデータの組み合わ
せに応じた記憶データと、入力される検索データとの不
一致を判定する不一致判定回路と、上記記憶データを保
持する期間において、上記第３のトランジスタおよび上
記第４のトランジスタを非導通状態に設定するととも
に、上記第１の記憶ノードおよび上記第２の記憶ノード
に、上記第３のトランジスタまたは上記第４のトランジ
スタを介して記憶データ保持電圧を印加する制御回路と
を有する。好適には、上記第３のトランジスタおよび上
記第４のトランジスタは、上記第１のトランジスタおよ
び上記第２のトランジスタに比べて大きな入出力端子間
の漏れ電流を有する。
第１の記憶ノードおよび第２の記憶ノードと、上記第１
の記憶ノードに制御端子が接続され、上記第２の記憶ノ
ードと基準電位との間に入出力端子が接続された第１の
トランジスタと、上記第２の記憶ノードに制御端子が接
続され、上記第１の記憶ノードと上記基準電位との間に
入出力端子が接続された第２のトランジスタと、上記第
１の記憶ノードに対するアクセスを制御する第３のトラ
ンジスタと、上記第２の記憶ノードに対するアクセスを
制御する第４のトランジスタとを含む第１の記憶回路お
よび第２の記憶回路と、上記第１の記憶回路および上記
第２の記憶回路にそれぞれ記憶されるデータの組み合わ
せに応じた記憶データと、入力される検索データとの不
一致を判定する不一致判定回路と、上記記憶データを保
持する期間において、上記第３のトランジスタおよび上
記第４のトランジスタを非導通状態に設定するととも
に、上記第１の記憶ノードおよび上記第２の記憶ノード
に、上記第３のトランジスタまたは上記第４のトランジ
スタを介して記憶データ保持電圧を印加する制御回路と
を有する。好適には、上記第３のトランジスタおよび上
記第４のトランジスタは、上記第１のトランジスタおよ
び上記第２のトランジスタに比べて大きな入出力端子間
の漏れ電流を有する。
【００７７】本発明の第７の観点に係る半導体装置によ
れば、上記第１の記憶回路および上記第２の記憶回路の
記憶データが保持される期間において、上記制御回路に
より、上記第３のトランジスタおよび上記第４のトラン
ジスタが非導通状態に設定されるとともに、上記第１の
記憶ノードおよび上記第２の記憶ノードに、上記第３の
トランジスタまたは上記第４のトランジスタを介して記
憶データ保持電圧が印加される。上記第３のトランジス
タおよび上記第４のトランジスタは、上記第１のトラン
ジスタおよび上記第２のトランジスタに比べて漏れ電流
が大きいため、上記第１の記憶ノードおよび上記第２の
記憶ノードに保持される上記第１の記憶回路および上記
第２の記憶回路のデータは、それぞれ一定に保持され
る。上記不一致判定回路において、上記第１の記憶回路
および上記第２の記憶回路のそれぞれに記憶されるデー
タの組み合わせに応じた記憶データが、入力される検索
データとの不一致を判定される。
れば、上記第１の記憶回路および上記第２の記憶回路の
記憶データが保持される期間において、上記制御回路に
より、上記第３のトランジスタおよび上記第４のトラン
ジスタが非導通状態に設定されるとともに、上記第１の
記憶ノードおよび上記第２の記憶ノードに、上記第３の
トランジスタまたは上記第４のトランジスタを介して記
憶データ保持電圧が印加される。上記第３のトランジス
タおよび上記第４のトランジスタは、上記第１のトラン
ジスタおよび上記第２のトランジスタに比べて漏れ電流
が大きいため、上記第１の記憶ノードおよび上記第２の
記憶ノードに保持される上記第１の記憶回路および上記
第２の記憶回路のデータは、それぞれ一定に保持され
る。上記不一致判定回路において、上記第１の記憶回路
および上記第２の記憶回路のそれぞれに記憶されるデー
タの組み合わせに応じた記憶データが、入力される検索
データとの不一致を判定される。
【００７８】また、上記制御回路は、上記記憶データの
読み出し期間において上記第３のトランジスタおよび上
記第４のトランジスタを導通状態に設定するともに、上
記第１の記憶ノードおよび上記第２の記憶ノードに、上
記第３のトランジスタまたは上記第４のトランジスタを
介して、上記記憶データ保持電圧より高い読み出し電圧
を印加しても良い。これにより、上記記憶データの読み
出し時におけるスタティック・ノイズマージンを大きく
することができる。
読み出し期間において上記第３のトランジスタおよび上
記第４のトランジスタを導通状態に設定するともに、上
記第１の記憶ノードおよび上記第２の記憶ノードに、上
記第３のトランジスタまたは上記第４のトランジスタを
介して、上記記憶データ保持電圧より高い読み出し電圧
を印加しても良い。これにより、上記記憶データの読み
出し時におけるスタティック・ノイズマージンを大きく
することができる。
【００７９】また、不一致検出線と、第１の検索データ
線および第２の検索データ線と、上記不一致検出線に電
圧を供給する不一致検出線電圧供給回路とを有し、上記
不一致判定回路は、上記第１の記憶回路の上記第１の記
憶ノードまたは上記第２の記憶ノードのレベルと、上記
第１の検索データ線のレベルとに応じて、上記不一致検
出線を活性化させる第１の活性化回路と、上記第２の記
憶回路の上記第１の記憶ノードまたは上記第２の記憶ノ
ードのレベルと、上記第２の検索データ線のレベルとに
応じて、上記不一致検出線を活性化させる第２の活性化
回路とを含み、上記制御回路は、上記記憶データと上記
検索データとの不一致を検出する期間において、上記第
３のトランジスタおよび上記第４のトランジスタを非導
通状態に設定するとともに、上記第１の検索データ線お
よび上記第２の検索データ線に上記検索データに応じた
電圧を印加しても良い。
線および第２の検索データ線と、上記不一致検出線に電
圧を供給する不一致検出線電圧供給回路とを有し、上記
不一致判定回路は、上記第１の記憶回路の上記第１の記
憶ノードまたは上記第２の記憶ノードのレベルと、上記
第１の検索データ線のレベルとに応じて、上記不一致検
出線を活性化させる第１の活性化回路と、上記第２の記
憶回路の上記第１の記憶ノードまたは上記第２の記憶ノ
ードのレベルと、上記第２の検索データ線のレベルとに
応じて、上記不一致検出線を活性化させる第２の活性化
回路とを含み、上記制御回路は、上記記憶データと上記
検索データとの不一致を検出する期間において、上記第
３のトランジスタおよび上記第４のトランジスタを非導
通状態に設定するとともに、上記第１の検索データ線お
よび上記第２の検索データ線に上記検索データに応じた
電圧を印加しても良い。
【００８０】本発明の第８の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
第１のワード線および第２のワード線と、上記マトリク
スの同一行のメモリセルに接続された複数の不一致検出
線と、上記マトリクスの同一列のメモリセルに接続され
た複数の第１のビット線および第２のビット線と、上記
マトリクスの同一列のメモリセルに接続される複数の第
１の検索データ線および第２の検索データ線と、入力さ
れる検索データと上記メモリセルの記憶データとの不一
致を検出する期間において、上記第１のワード線および
上記第２のワード線を不活性化させ、上記第１のビット
線および上記第２のビット線に記憶データ保持電圧を印
加するとともに、上記第１の検索データ線および上記第
２の検索データ線に上記検索データに応じた電圧を印加
する制御回路とを有し、上記メモリセルは、上記第１の
ワード線に接続された第１の記憶回路と、上記第２のワ
ード線に接続された第２の記憶回路と、上記第１の記憶
回路および上記第２の記憶回路にそれぞれ記憶されるデ
ータの組み合わせに応じた上記記憶データと上記検索デ
ータとの不一致を判定し、不一致を判定した場合に上記
不一致検出線を活性化させる不一致判定回路とを含み、
上記第１の記憶回路および上記第２の記憶回路は、第１
の記憶ノードおよび第２の記憶ノードと、上記第１の記
憶ノードに制御端子が接続され、上記第２の記憶ノード
と基準電位との間に入出力端子が接続された第１のトラ
ンジスタと、上記第２の記憶ノードに制御端子が接続さ
れ、上記第１の記憶ノードと上記基準電位との間に入出
力端子が接続された第２のトランジスタと、上記第１の
記憶ノードと上記第１のビット線との間に入出力端子が
接続され、上記第１のワード線または上記第２のワード
線に制御端子が接続された第３のトランジスタと、上記
第２の記憶ノードと上記第２のビット線との間に入出力
端子が接続され、上記第１のワード線または上記第２の
ワード線に制御端子が接続された第４のトランジスタと
を含む。好適には、上記第３のトランジスタおよび上記
第４のトランジスタは、上記第１のトランジスタおよび
上記第２のトランジスタに比べて大きな入出力端子間の
漏れ電流を有する。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
第１のワード線および第２のワード線と、上記マトリク
スの同一行のメモリセルに接続された複数の不一致検出
線と、上記マトリクスの同一列のメモリセルに接続され
た複数の第１のビット線および第２のビット線と、上記
マトリクスの同一列のメモリセルに接続される複数の第
１の検索データ線および第２の検索データ線と、入力さ
れる検索データと上記メモリセルの記憶データとの不一
致を検出する期間において、上記第１のワード線および
上記第２のワード線を不活性化させ、上記第１のビット
線および上記第２のビット線に記憶データ保持電圧を印
加するとともに、上記第１の検索データ線および上記第
２の検索データ線に上記検索データに応じた電圧を印加
する制御回路とを有し、上記メモリセルは、上記第１の
ワード線に接続された第１の記憶回路と、上記第２のワ
ード線に接続された第２の記憶回路と、上記第１の記憶
回路および上記第２の記憶回路にそれぞれ記憶されるデ
ータの組み合わせに応じた上記記憶データと上記検索デ
ータとの不一致を判定し、不一致を判定した場合に上記
不一致検出線を活性化させる不一致判定回路とを含み、
上記第１の記憶回路および上記第２の記憶回路は、第１
の記憶ノードおよび第２の記憶ノードと、上記第１の記
憶ノードに制御端子が接続され、上記第２の記憶ノード
と基準電位との間に入出力端子が接続された第１のトラ
ンジスタと、上記第２の記憶ノードに制御端子が接続さ
れ、上記第１の記憶ノードと上記基準電位との間に入出
力端子が接続された第２のトランジスタと、上記第１の
記憶ノードと上記第１のビット線との間に入出力端子が
接続され、上記第１のワード線または上記第２のワード
線に制御端子が接続された第３のトランジスタと、上記
第２の記憶ノードと上記第２のビット線との間に入出力
端子が接続され、上記第１のワード線または上記第２の
ワード線に制御端子が接続された第４のトランジスタと
を含む。好適には、上記第３のトランジスタおよび上記
第４のトランジスタは、上記第１のトランジスタおよび
上記第２のトランジスタに比べて大きな入出力端子間の
漏れ電流を有する。
【００８１】本発明の第９の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第１のビット線対お
よび第２のビット線対と、上記マトリクスの同一列のメ
モリセルに接続される複数の第１の検索データ線および
第２の検索データ線と、入力される検索データと上記メ
モリセルの記憶データとの不一致を検出する期間におい
て、上記ワード線を不活性化させ、上記第１のビット線
対および上記第２のビット線対に記憶データ保持電圧を
印加するとともに、上記第１の検索データ線および上記
第２の検索データ線に上記検索データに応じた電圧を印
加する制御回路とを有し、上記メモリセルは、上記第１
のビット線対に接続された第１の記憶回路と、上記第２
のビット線対に接続された第２の記憶回路と、上記第１
の記憶回路および上記第２の記憶回路にそれぞれ記憶さ
れるデータの組み合わせに応じた上記記憶データと上記
検索データとの不一致を判定し、不一致が判定された場
合に上記不一致検出線を活性化させる不一致判定回路と
を含み、上記第１の記憶回路および上記第２の記憶回路
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１のビット線対または上記第２のビット線対の一方
のビット線と上記第１の記憶ノードとの間に入出力端子
が接続され、上記ワード線に制御端子が接続された第３
のトランジスタと、上記第１のビット線対または上記第
２のビット線対の他方のビット線と上記第２の記憶ノー
ドとの間に入出力端子が接続され、上記ワード線に制御
端子が接続された第４のトランジスタとを含む。好適に
は、上記第３のトランジスタおよび上記第４のトランジ
スタは、上記第１のトランジスタおよび上記第２のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第１のビット線対お
よび第２のビット線対と、上記マトリクスの同一列のメ
モリセルに接続される複数の第１の検索データ線および
第２の検索データ線と、入力される検索データと上記メ
モリセルの記憶データとの不一致を検出する期間におい
て、上記ワード線を不活性化させ、上記第１のビット線
対および上記第２のビット線対に記憶データ保持電圧を
印加するとともに、上記第１の検索データ線および上記
第２の検索データ線に上記検索データに応じた電圧を印
加する制御回路とを有し、上記メモリセルは、上記第１
のビット線対に接続された第１の記憶回路と、上記第２
のビット線対に接続された第２の記憶回路と、上記第１
の記憶回路および上記第２の記憶回路にそれぞれ記憶さ
れるデータの組み合わせに応じた上記記憶データと上記
検索データとの不一致を判定し、不一致が判定された場
合に上記不一致検出線を活性化させる不一致判定回路と
を含み、上記第１の記憶回路および上記第２の記憶回路
は、第１の記憶ノードおよび第２の記憶ノードと、上記
第１の記憶ノードに制御端子が接続され、上記第２の記
憶ノードと基準電位との間に入出力端子が接続された第
１のトランジスタと、上記第２の記憶ノードに制御端子
が接続され、上記第１の記憶ノードと上記基準電位との
間に入出力端子が接続された第２のトランジスタと、上
記第１のビット線対または上記第２のビット線対の一方
のビット線と上記第１の記憶ノードとの間に入出力端子
が接続され、上記ワード線に制御端子が接続された第３
のトランジスタと、上記第１のビット線対または上記第
２のビット線対の他方のビット線と上記第２の記憶ノー
ドとの間に入出力端子が接続され、上記ワード線に制御
端子が接続された第４のトランジスタとを含む。好適に
は、上記第３のトランジスタおよび上記第４のトランジ
スタは、上記第１のトランジスタおよび上記第２のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
【００８２】
【発明の実施の形態】以下、本発明の第１〜第５の実施
形態について、図面を参照して説明する。 ＜第１の実施形態＞図１は、本発明の第１の実施形態に
係るＳＲＡＭの構成例を示す概略的な図である。図１に
示すＳＲＡＭは、制御部１、行デコード部２、データ入
出力部３、ビット線電圧制御部４、メモリセルアレイＭ
Ａを有する。また、メモリセルアレイＭＡは、メモリセ
ルＭＣ11〜メモリセルＭＣmkを含む。
形態について、図面を参照して説明する。 ＜第１の実施形態＞図１は、本発明の第１の実施形態に
係るＳＲＡＭの構成例を示す概略的な図である。図１に
示すＳＲＡＭは、制御部１、行デコード部２、データ入
出力部３、ビット線電圧制御部４、メモリセルアレイＭ
Ａを有する。また、メモリセルアレイＭＡは、メモリセ
ルＭＣ11〜メモリセルＭＣmkを含む。
【００８３】制御部１は、イネーブル信号ＥＮがアクテ
ィブ状態に設定された場合に、選択信号Ｒ／Ｗに応じて
選択されるデータの読み出しまたは書き込み動作のため
の種々の制御信号を行デコード部２、データ入出力部３
およびビット線電圧制御部４に出力し、メモリセルアレ
イＭＡに対するデータの書き込みまたは読み出し動作を
制御する。
ィブ状態に設定された場合に、選択信号Ｒ／Ｗに応じて
選択されるデータの読み出しまたは書き込み動作のため
の種々の制御信号を行デコード部２、データ入出力部３
およびビット線電圧制御部４に出力し、メモリセルアレ
イＭＡに対するデータの書き込みまたは読み出し動作を
制御する。
【００８４】行デコード部２は、データの読み出し時ま
たは書き込み時に、制御部１からの制御信号に応じてア
ドレスデータＡＤＤ１をデコードし、メモリセルアレイ
ＭＡの各メモリセルＭＣ11〜メモリセルＭＣmkに接続さ
れるワード線Ｗ１〜ワード線Ｗｍのうちの何れか１本を
選択して活性化する。
たは書き込み時に、制御部１からの制御信号に応じてア
ドレスデータＡＤＤ１をデコードし、メモリセルアレイ
ＭＡの各メモリセルＭＣ11〜メモリセルＭＣmkに接続さ
れるワード線Ｗ１〜ワード線Ｗｍのうちの何れか１本を
選択して活性化する。
【００８５】データ入出力部３は、データの読み出し時
または書き込み時に、制御部１からの制御信号に応じて
アドレスデータＡＤＤ２をデコードし、各メモリセルＭ
Ｃ11〜メモリセルＭＣmkに接続されるビット線対（ｂ
１、ｂ１Ｂ）〜ビット線対（ｂｋ、ｂｋＢ）の複数のブ
ロックから、１つのブロックを選択する。データの読み
出し時には、各ビット線に出力されるメモリセルからの
信号を内部の差動増幅回路によって増幅し、選択された
ビット線対に接続されるメモリセルからの当該増幅信号
をデータラインに出力する。また、データの書き込み時
には、データラインからの信号を内部の書き込み用増幅
回路によって増幅し、選択されたビット線対に接続され
るメモリセルへ当該増幅信号を出力する。
または書き込み時に、制御部１からの制御信号に応じて
アドレスデータＡＤＤ２をデコードし、各メモリセルＭ
Ｃ11〜メモリセルＭＣmkに接続されるビット線対（ｂ
１、ｂ１Ｂ）〜ビット線対（ｂｋ、ｂｋＢ）の複数のブ
ロックから、１つのブロックを選択する。データの読み
出し時には、各ビット線に出力されるメモリセルからの
信号を内部の差動増幅回路によって増幅し、選択された
ビット線対に接続されるメモリセルからの当該増幅信号
をデータラインに出力する。また、データの書き込み時
には、データラインからの信号を内部の書き込み用増幅
回路によって増幅し、選択されたビット線対に接続され
るメモリセルへ当該増幅信号を出力する。
【００８６】ビット線電圧制御部４は、制御部１からの
制御信号に応じて、ビット線対（ｂ１、ｂ１Ｂ）〜ビッ
ト線対（ｂｋ、ｂｋＢ）のプルアップ電圧を制御する。
データの保持期間において、各ビット線を電源電圧Ｖｃ
ｃにプルアップし、データの読み出し時には、この電源
電圧Ｖｃｃを昇圧した昇圧電圧ＶｃｃＸにプルアップす
る。後述の理由により、メモリセルＭＣ11〜メモリセル
ＭＣmkのデータ読み出し時におけるＳＮＭは、ビット線
対のプルアップ電圧を昇圧することによって向上するの
で、この昇圧電圧ＶｃｃＸを適切に設定することによ
り、電源電圧Ｖｃｃを低電圧化した場合におけるメモリ
セルのＳＮＭの低下を抑制できる。
制御信号に応じて、ビット線対（ｂ１、ｂ１Ｂ）〜ビッ
ト線対（ｂｋ、ｂｋＢ）のプルアップ電圧を制御する。
データの保持期間において、各ビット線を電源電圧Ｖｃ
ｃにプルアップし、データの読み出し時には、この電源
電圧Ｖｃｃを昇圧した昇圧電圧ＶｃｃＸにプルアップす
る。後述の理由により、メモリセルＭＣ11〜メモリセル
ＭＣmkのデータ読み出し時におけるＳＮＭは、ビット線
対のプルアップ電圧を昇圧することによって向上するの
で、この昇圧電圧ＶｃｃＸを適切に設定することによ
り、電源電圧Ｖｃｃを低電圧化した場合におけるメモリ
セルのＳＮＭの低下を抑制できる。
【００８７】メモリアレイＭＡは、マトリクス状に配列
されたメモリセルＭＣ11〜メモリセルＭＣmkを有してい
る。このマトリクスの各行に含まれるメモリセルには、
各行に対応するワード線Ｗ１〜ワード線Ｗｍが接続さ
れ、マトリクスの各列に含まれるメモリセルには、各列
に対応するビット線対（ｂ１、ｂ１Ｂ）〜ビット線対
（ｂｋ、ｂｋＢ）が接続されている。
されたメモリセルＭＣ11〜メモリセルＭＣmkを有してい
る。このマトリクスの各行に含まれるメモリセルには、
各行に対応するワード線Ｗ１〜ワード線Ｗｍが接続さ
れ、マトリクスの各列に含まれるメモリセルには、各列
に対応するビット線対（ｂ１、ｂ１Ｂ）〜ビット線対
（ｂｋ、ｂｋＢ）が接続されている。
【００８８】上述した構成を有するＳＲＡＭの動作につ
いて説明する。まず、メモリセルの記憶データの保持期
間においては、ビット線電圧制御部４によって各ビット
線対が電源電圧Ｖｃｃにプルアップされる。
いて説明する。まず、メモリセルの記憶データの保持期
間においては、ビット線電圧制御部４によって各ビット
線対が電源電圧Ｖｃｃにプルアップされる。
【００８９】選択信号Ｒ／Ｗによって読み出し動作が選
択され、イネーブル信号ＥＮがアクティブ状態に設定さ
れると、ビット線電圧制御部４において各ビット線対の
プルアップ電圧が電源電圧Ｖｃｃから昇圧電圧ＶｃｃＸ
に切り換えられる。また、行デコーダ部２においてアド
レスデータＡＤＤ１に応じた一本のワード線Ｗｉ（ｉは
任意の自然数を示す）が選択されて活性化されるととも
に、活性化されたワード線Ｗｉに接続されるメモリセル
からの信号が、データ入出力部の差動増幅回路によって
増幅される。また、データ入出力部３においてアドレス
データＡＤＤ２に応じたビット線対の１ブロックが選択
され、この選択されたビット線対のブロックに接続され
るメモリセルからの増幅信号が、データ入出力部３から
データラインに出力される。
択され、イネーブル信号ＥＮがアクティブ状態に設定さ
れると、ビット線電圧制御部４において各ビット線対の
プルアップ電圧が電源電圧Ｖｃｃから昇圧電圧ＶｃｃＸ
に切り換えられる。また、行デコーダ部２においてアド
レスデータＡＤＤ１に応じた一本のワード線Ｗｉ（ｉは
任意の自然数を示す）が選択されて活性化されるととも
に、活性化されたワード線Ｗｉに接続されるメモリセル
からの信号が、データ入出力部の差動増幅回路によって
増幅される。また、データ入出力部３においてアドレス
データＡＤＤ２に応じたビット線対の１ブロックが選択
され、この選択されたビット線対のブロックに接続され
るメモリセルからの増幅信号が、データ入出力部３から
データラインに出力される。
【００９０】選択信号Ｒ／Ｗによって書き込み動作が選
択され、イネーブル信号ＥＮがアクティブ状態に設定さ
れると、データ入出力部３においてアドレスデータＡＤ
Ｄ２に応じた１ブロックのビット線対が選択され、この
選択されたビット線対のブロックに対してデータライン
から書き込みデータが入力される。書き込みデータはデ
ータ入出力部３の書き込み用増幅回路において増幅さ
れ、選択されたビット線対のブロックに接続される各メ
モリセルに供給される。また、行デコーダ部２において
アドレスデータＡＤＤ１に応じた一本のワード線が選択
されて活性化されており、書き込みデータは、この活性
化されたワード線に接続されるメモリセルに記憶され
る。
択され、イネーブル信号ＥＮがアクティブ状態に設定さ
れると、データ入出力部３においてアドレスデータＡＤ
Ｄ２に応じた１ブロックのビット線対が選択され、この
選択されたビット線対のブロックに対してデータライン
から書き込みデータが入力される。書き込みデータはデ
ータ入出力部３の書き込み用増幅回路において増幅さ
れ、選択されたビット線対のブロックに接続される各メ
モリセルに供給される。また、行デコーダ部２において
アドレスデータＡＤＤ１に応じた一本のワード線が選択
されて活性化されており、書き込みデータは、この活性
化されたワード線に接続されるメモリセルに記憶され
る。
【００９１】ここで、ビット線電圧制御部４およびメモ
リセルの詳細について、図２〜図４を参照し更に詳しく
説明する。図２は、図１に示すＳＲＡＭのビット線電圧
制御部４およびメモリセルの構成例を示す図である。図
２に示す各メモリセルは、ｐ型ＭＯＳトランジスタＱｐ
Ａ、ｐ型ＭＯＳトランジスタＱｐＢ、ｎ型ＭＯＳトラン
ジスタＱｎＡおよびｎ型ＭＯＳトランジスタＱｎＢを有
する。なお、図２においてはメモリセルＭＣ11〜メモリ
セルＭＣk1のみを示しているが、他のメモリセルも同様
の構成を有する。また、図２に示すビット線電圧制御部
４は、タイミング制御部４１、各ビット線対に対応する
ｐ型ＭＯＳトランジスタＱｐ４１〜ｐ型ＭＯＳトランジ
スタＱｐ４４を有する。
リセルの詳細について、図２〜図４を参照し更に詳しく
説明する。図２は、図１に示すＳＲＡＭのビット線電圧
制御部４およびメモリセルの構成例を示す図である。図
２に示す各メモリセルは、ｐ型ＭＯＳトランジスタＱｐ
Ａ、ｐ型ＭＯＳトランジスタＱｐＢ、ｎ型ＭＯＳトラン
ジスタＱｎＡおよびｎ型ＭＯＳトランジスタＱｎＢを有
する。なお、図２においてはメモリセルＭＣ11〜メモリ
セルＭＣk1のみを示しているが、他のメモリセルも同様
の構成を有する。また、図２に示すビット線電圧制御部
４は、タイミング制御部４１、各ビット線対に対応する
ｐ型ＭＯＳトランジスタＱｐ４１〜ｐ型ＭＯＳトランジ
スタＱｐ４４を有する。
【００９２】まず、図２に示す各メモリセルの構成およ
び動作について説明する。ｎ型ＭＯＳトランジスタＱｎ
Ａは、ドレインがノードＮＡに、ゲートがノードＮＢ
に、ソースが基準電位にそれぞれ接続されている。ｎ型
ＭＯＳトランジスタＱｎＢは、ドレインがノードＮＢ
に、ゲートがノードＮＡに、ソースが基準電位にそれぞ
れ接続されている。
び動作について説明する。ｎ型ＭＯＳトランジスタＱｎ
Ａは、ドレインがノードＮＡに、ゲートがノードＮＢ
に、ソースが基準電位にそれぞれ接続されている。ｎ型
ＭＯＳトランジスタＱｎＢは、ドレインがノードＮＢ
に、ゲートがノードＮＡに、ソースが基準電位にそれぞ
れ接続されている。
【００９３】ｐ型ＭＯＳトランジスタＱｐＡは、ゲート
がワード線Ｗｉ（ｉは１≦ｉ≦ｍの自然数を示す）に、
ソースがビット線ｂｊ（ｊは１≦ｊ≦ｋの自然数を示
す）に、ドレインがノードＮＡにそれぞれ接続されてい
る。ｐ型ＭＯＳトランジスタＱｐＢは、ゲートがワード
線Ｗｉに、ソースが反転ビット線ｂｊＢに、ドレインが
ノードＮＢにそれぞれ接続されている。
がワード線Ｗｉ（ｉは１≦ｉ≦ｍの自然数を示す）に、
ソースがビット線ｂｊ（ｊは１≦ｊ≦ｋの自然数を示
す）に、ドレインがノードＮＡにそれぞれ接続されてい
る。ｐ型ＭＯＳトランジスタＱｐＢは、ゲートがワード
線Ｗｉに、ソースが反転ビット線ｂｊＢに、ドレインが
ノードＮＢにそれぞれ接続されている。
【００９４】ｎ型ＭＯＳトランジスタＱｎＡによるイン
バータとｎ型ＭＯＳトランジスタＱｎＢによるインバー
タとは入出力がリング状に接続されており、これにより
１つの記憶回路が構成されている。また、ｐ型ＭＯＳト
ランジスタＱｐＡおよびｐ型ＭＯＳトランジスタＱｐＢ
のオフ状態における漏れ電流は、ｎ型ＭＯＳトランジス
タＱｎＡおよびｎ型ＭＯＳトランジスタＱｎＢの漏れ電
流に比べて大きくなるように設定されているので、電源
電圧Ｖｃｃにプルアップされたビット線ｂｊおよび反転
ビット線ｂｊＢからノードＮＡおよびノードＮＢに電荷
が供給され、これにより記憶データが一定に保持され
る。
バータとｎ型ＭＯＳトランジスタＱｎＢによるインバー
タとは入出力がリング状に接続されており、これにより
１つの記憶回路が構成されている。また、ｐ型ＭＯＳト
ランジスタＱｐＡおよびｐ型ＭＯＳトランジスタＱｐＢ
のオフ状態における漏れ電流は、ｎ型ＭＯＳトランジス
タＱｎＡおよびｎ型ＭＯＳトランジスタＱｎＢの漏れ電
流に比べて大きくなるように設定されているので、電源
電圧Ｖｃｃにプルアップされたビット線ｂｊおよび反転
ビット線ｂｊＢからノードＮＡおよびノードＮＢに電荷
が供給され、これにより記憶データが一定に保持され
る。
【００９５】上述した構成を有するメモリセルＭＣ11〜
メモリセルＭＣmkの読み出し動作および書き込み動作に
ついて説明する。メモリセルの記憶データは、ノードＮ
ＡがハイレベルでノードＮＢがローレベルか、またはノ
ードＮＡがローレベルでノードＮＢがハイレベルの何れ
かの状態として、上述した２トランジスタの記憶回路に
記憶されている。この記憶データを保持させる期間にお
いて、ワード線Ｗｉはハイレベルに設定されてｐ型ＭＯ
ＳトランジスタＱｐＡおよびｐ型ＭＯＳトランジスタＱ
ｐＢはカットオフ状態にされるとともに、ビット線ｂｊ
および反転ビット線ｂｊＢは電源電圧Ｖｃｃにプルアッ
プされる。上述したように、ｐ型ＭＯＳトランジスタＱ
ｐＡおよびｐ型ＭＯＳトランジスタＱｐＢの漏れ電流に
よってノードＮＡおよびノードＮＢには電荷が供給され
るので、記憶データは一定に保持される。
メモリセルＭＣmkの読み出し動作および書き込み動作に
ついて説明する。メモリセルの記憶データは、ノードＮ
ＡがハイレベルでノードＮＢがローレベルか、またはノ
ードＮＡがローレベルでノードＮＢがハイレベルの何れ
かの状態として、上述した２トランジスタの記憶回路に
記憶されている。この記憶データを保持させる期間にお
いて、ワード線Ｗｉはハイレベルに設定されてｐ型ＭＯ
ＳトランジスタＱｐＡおよびｐ型ＭＯＳトランジスタＱ
ｐＢはカットオフ状態にされるとともに、ビット線ｂｊ
および反転ビット線ｂｊＢは電源電圧Ｖｃｃにプルアッ
プされる。上述したように、ｐ型ＭＯＳトランジスタＱ
ｐＡおよびｐ型ＭＯＳトランジスタＱｐＢの漏れ電流に
よってノードＮＡおよびノードＮＢには電荷が供給され
るので、記憶データは一定に保持される。
【００９６】メモリセルの記憶データの読み出し時にお
いて、各ビット線対のプルアップ電圧は電源電圧Ｖｃｃ
から昇圧電圧ＶｃｃＸに昇圧され、ワード線Ｗｉはロー
レベルに設定される。これにより、ｐ型ＭＯＳトランジ
スタＱｐＡおよびｐ型ＭＯＳトランジスタＱｐＢが導通
状態となり、記憶データに応じてビット線ｂｊまたは反
転ビット線ｂｊＢの電圧が変動する。
いて、各ビット線対のプルアップ電圧は電源電圧Ｖｃｃ
から昇圧電圧ＶｃｃＸに昇圧され、ワード線Ｗｉはロー
レベルに設定される。これにより、ｐ型ＭＯＳトランジ
スタＱｐＡおよびｐ型ＭＯＳトランジスタＱｐＢが導通
状態となり、記憶データに応じてビット線ｂｊまたは反
転ビット線ｂｊＢの電圧が変動する。
【００９７】例えばノードＮＡがハイレベルでノードＮ
Ｂがローレベルの場合、ビット線ｂｊの電圧は昇圧電圧
ＶｃｃＸでありノードＮＡはほぼ電源電圧Ｖｃｃに等し
いので、ｐ型ＭＯＳトランジスタＱｐ１０１にはこの電
位差に相当する電流が流れ、ビット線ｂｊの電圧は一時
的に低下する。ただし、ｎ型ＭＯＳトランジスタＱｎＡ
がオフ状態であるため、ｐ型ＭＯＳトランジスタＱｐＡ
からの電流がｎ型ＭＯＳトランジスタＱｎＢのゲート容
量を充電した後に、ビット線ｂｊの電圧は昇圧電圧Ｖｃ
ｃＸへ再び上昇する。一方、ｎ型ＭＯＳトランジスタＱ
ｎＢはオン状態にあるため、反転ビット線ｂｊＢからｐ
型ＭＯＳトランジスタＱｐＢへ流れる電流は、ｎ型ＭＯ
ＳトランジスタＱｎＢを介して基準電位へ定常的に流れ
る。したがって、反転ビット線ｂｊＢの電圧は、ビット
線ｂｊに比べて低下する。このビット線ｂｊと反転ビッ
ト線ｂｊＢとの電位差（または電流差）がデータ入出力
部３の差動増幅回路によって増幅されて、データライン
に出力される。
Ｂがローレベルの場合、ビット線ｂｊの電圧は昇圧電圧
ＶｃｃＸでありノードＮＡはほぼ電源電圧Ｖｃｃに等し
いので、ｐ型ＭＯＳトランジスタＱｐ１０１にはこの電
位差に相当する電流が流れ、ビット線ｂｊの電圧は一時
的に低下する。ただし、ｎ型ＭＯＳトランジスタＱｎＡ
がオフ状態であるため、ｐ型ＭＯＳトランジスタＱｐＡ
からの電流がｎ型ＭＯＳトランジスタＱｎＢのゲート容
量を充電した後に、ビット線ｂｊの電圧は昇圧電圧Ｖｃ
ｃＸへ再び上昇する。一方、ｎ型ＭＯＳトランジスタＱ
ｎＢはオン状態にあるため、反転ビット線ｂｊＢからｐ
型ＭＯＳトランジスタＱｐＢへ流れる電流は、ｎ型ＭＯ
ＳトランジスタＱｎＢを介して基準電位へ定常的に流れ
る。したがって、反転ビット線ｂｊＢの電圧は、ビット
線ｂｊに比べて低下する。このビット線ｂｊと反転ビッ
ト線ｂｊＢとの電位差（または電流差）がデータ入出力
部３の差動増幅回路によって増幅されて、データライン
に出力される。
【００９８】メモリセルの記憶データの書き込み時にお
いては、書き込まれるデータに応じてビット線ｂｊおよ
び反転ビット線ｂｊＢの何れか一方が基準電位にプルダ
ウンされ、他方が電源電圧Ｖｃｃにプルアップされた状
態で、ワード線Ｗｉがローレベルに設定される。これに
より、ノードＮＡおよびノードＮＢが書き込まれるデー
タに応じた電位に設定される。
いては、書き込まれるデータに応じてビット線ｂｊおよ
び反転ビット線ｂｊＢの何れか一方が基準電位にプルダ
ウンされ、他方が電源電圧Ｖｃｃにプルアップされた状
態で、ワード線Ｗｉがローレベルに設定される。これに
より、ノードＮＡおよびノードＮＢが書き込まれるデー
タに応じた電位に設定される。
【００９９】次に、図２に示すビット線電圧制御部４に
ついて説明する。各ビット線対は、ｐ型ＭＯＳトランジ
スタＱｐ４１およびｐ型ＭＯＳトランジスタＱｐ４２を
介して昇圧電圧ＶｃｃＸに接続されており、ｐ型ＭＯＳ
トランジスタＱｐ４１およびｐ型ＭＯＳトランジスタＱ
ｐ４２のゲートにはタイミング制御部４１のゲート信号
ＲＥＡＤ１が入力されている。
ついて説明する。各ビット線対は、ｐ型ＭＯＳトランジ
スタＱｐ４１およびｐ型ＭＯＳトランジスタＱｐ４２を
介して昇圧電圧ＶｃｃＸに接続されており、ｐ型ＭＯＳ
トランジスタＱｐ４１およびｐ型ＭＯＳトランジスタＱ
ｐ４２のゲートにはタイミング制御部４１のゲート信号
ＲＥＡＤ１が入力されている。
【０１００】また、各ビット線対は、ｐ型ＭＯＳトラン
ジスタＱｐ４３およびｐ型ＭＯＳトランジスタＱｐ４４
を介して電源電圧Ｖｃｃに接続されており、ｐ型ＭＯＳ
トランジスタＱｐ４３およびｐ型ＭＯＳトランジスタＱ
ｐ４４のゲートには、タイミング制御部４１のゲート信
号ＲＥＡＤ２が入力されている。
ジスタＱｐ４３およびｐ型ＭＯＳトランジスタＱｐ４４
を介して電源電圧Ｖｃｃに接続されており、ｐ型ＭＯＳ
トランジスタＱｐ４３およびｐ型ＭＯＳトランジスタＱ
ｐ４４のゲートには、タイミング制御部４１のゲート信
号ＲＥＡＤ２が入力されている。
【０１０１】タイミング制御部４１は、データの読み出
し時にアクティブとなる制御部１の制御信号ＲＥＡＤに
応じて、データの読み出し期間にゲート信号ＲＥＡＤ１
をローレベルに設定するとともに、ゲート信号ＲＥＡＤ
２をハイレベルに設定する。これにより、ｐ型ＭＯＳト
ランジスタＱｐ４１およびｐ型ＭＯＳトランジスタＱｐ
４２がオン状態、ｐ型ＭＯＳトランジスタＱｐ４３およ
びｐ型ＭＯＳトランジスタＱｐ４４がオフ状態となっ
て、各ビット線対は昇圧電圧ＶｃｃＸに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号ＲＥＡＤ１をハイレベル（昇圧電圧Ｖ
ｃｃＸ）に設定するとともに、ゲート信号ＲＥＡＤ２を
ローレベルに設定する。これにより、ｐ型ＭＯＳトラン
ジスタＱｐ４１およびｐ型ＭＯＳトランジスタＱｐ４２
がオフ状態、ｐ型ＭＯＳトランジスタＱｐ４３およびｐ
型ＭＯＳトランジスタＱｐ４４がオン状態となって、各
ビット線対は電源電圧Ｖｃｃに接続される。
し時にアクティブとなる制御部１の制御信号ＲＥＡＤに
応じて、データの読み出し期間にゲート信号ＲＥＡＤ１
をローレベルに設定するとともに、ゲート信号ＲＥＡＤ
２をハイレベルに設定する。これにより、ｐ型ＭＯＳト
ランジスタＱｐ４１およびｐ型ＭＯＳトランジスタＱｐ
４２がオン状態、ｐ型ＭＯＳトランジスタＱｐ４３およ
びｐ型ＭＯＳトランジスタＱｐ４４がオフ状態となっ
て、各ビット線対は昇圧電圧ＶｃｃＸに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号ＲＥＡＤ１をハイレベル（昇圧電圧Ｖ
ｃｃＸ）に設定するとともに、ゲート信号ＲＥＡＤ２を
ローレベルに設定する。これにより、ｐ型ＭＯＳトラン
ジスタＱｐ４１およびｐ型ＭＯＳトランジスタＱｐ４２
がオフ状態、ｐ型ＭＯＳトランジスタＱｐ４３およびｐ
型ＭＯＳトランジスタＱｐ４４がオン状態となって、各
ビット線対は電源電圧Ｖｃｃに接続される。
【０１０２】図３および図４は、このタイミング制御部
４１の回路例とそのタイミングチャートを示す図であ
る。図３ａに示すタイミング制御部４の回路例において
は、制御信号ＲＥＡＤが遅延回路４１１を介してＡＮＤ
回路４１２の一方の端子に入力され、他方の端子には制
御信号ＲＥＡＤが直接入力される。このＡＮＤ回路４１
２の出力がゲート信号ＲＥＡＤ１となる。また、制御信
号ＲＥＡＤが遅延回路４１１を介してＮＯＲ回路４１３
の一方の端子に入力され、他方の端子には制御信号ＲＥ
ＡＤが直接入力される。このＮＯＲ回路４１３の出力が
ゲート信号ＲＥＡＤ２となる。
４１の回路例とそのタイミングチャートを示す図であ
る。図３ａに示すタイミング制御部４の回路例において
は、制御信号ＲＥＡＤが遅延回路４１１を介してＡＮＤ
回路４１２の一方の端子に入力され、他方の端子には制
御信号ＲＥＡＤが直接入力される。このＡＮＤ回路４１
２の出力がゲート信号ＲＥＡＤ１となる。また、制御信
号ＲＥＡＤが遅延回路４１１を介してＮＯＲ回路４１３
の一方の端子に入力され、他方の端子には制御信号ＲＥ
ＡＤが直接入力される。このＮＯＲ回路４１３の出力が
ゲート信号ＲＥＡＤ２となる。
【０１０３】図３ａに示すタイミング制御部４１によれ
ば、タイミングチャート図３ｂに示すように、制御信号
ＲＥＡＤがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号ＲＥＡＤ１とゲート信号
ＲＥＤ２とが同時にローレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
ＲＥＡＤがローレベルになると、ＡＮＤ回路４１２にこ
のローレベルが入力されて、ゲート信号ＲＥＡＤ１は直
ちにローレベルとなる（時刻ｔａ）。一方、ＮＯＲ回路
４１３にもこのローレベルが入力されるが、ＮＯＲ回路
４１３の他方の入力は遅延回路４１１による遅延のため
にまだハイレベルなので、ゲート信号ＲＥＡＤ２はロー
レベルのままである。一定の遅延時間を経て遅延回路４
１１の出力がローレベルになると、ゲート信号ＲＥＡＤ
２はハイレベルとなる（時刻ｔｂ）。同様に、データの
読み出し時の終わりにおいて制御信号ＲＥＡＤがハイレ
ベルになると、ＮＯＲ回路４１３にこのハイレベルが入
力されて、ゲート信号ＲＥＡＤ２は直ちにローレベルと
なる（時刻ｔｃ）。一方、ＡＮＤ回路４１２にもこのハ
イレベルが入力されるが、ＡＮＤ回路４１２の他方の入
力は遅延回路４１１による遅延のためにまだローレベル
なので、ゲート信号ＲＥＡＤ１はローレベルのままであ
る。一定の遅延時間を経て遅延回路４１１の出力がハイ
レベルになると、ゲート信号ＲＥＡＤ１はハイレベルと
なる（時刻ｔｄ）。
ば、タイミングチャート図３ｂに示すように、制御信号
ＲＥＡＤがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号ＲＥＡＤ１とゲート信号
ＲＥＤ２とが同時にローレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
ＲＥＡＤがローレベルになると、ＡＮＤ回路４１２にこ
のローレベルが入力されて、ゲート信号ＲＥＡＤ１は直
ちにローレベルとなる（時刻ｔａ）。一方、ＮＯＲ回路
４１３にもこのローレベルが入力されるが、ＮＯＲ回路
４１３の他方の入力は遅延回路４１１による遅延のため
にまだハイレベルなので、ゲート信号ＲＥＡＤ２はロー
レベルのままである。一定の遅延時間を経て遅延回路４
１１の出力がローレベルになると、ゲート信号ＲＥＡＤ
２はハイレベルとなる（時刻ｔｂ）。同様に、データの
読み出し時の終わりにおいて制御信号ＲＥＡＤがハイレ
ベルになると、ＮＯＲ回路４１３にこのハイレベルが入
力されて、ゲート信号ＲＥＡＤ２は直ちにローレベルと
なる（時刻ｔｃ）。一方、ＡＮＤ回路４１２にもこのハ
イレベルが入力されるが、ＡＮＤ回路４１２の他方の入
力は遅延回路４１１による遅延のためにまだローレベル
なので、ゲート信号ＲＥＡＤ１はローレベルのままであ
る。一定の遅延時間を経て遅延回路４１１の出力がハイ
レベルになると、ゲート信号ＲＥＡＤ１はハイレベルと
なる（時刻ｔｄ）。
【０１０４】このように、データの読み出し時の初めと
終わりの期間においてｐ型ＭＯＳトランジスタＱｐ４１
およびｐ型ＭＯＳトランジスタＱｐ４２と、ｐ型ＭＯＳ
トランジスタＱｐ４３およびｐ型ＭＯＳトランジスタＱ
ｐ４４とがともにオン状態となるので、この期間におい
て昇圧電源ＶｃｃＸと電源電圧Ｖｃｃとが導通状態とな
り、大きな貫通電流が流れてしまう。しかしながら、こ
の制御によってビット線対に対するプルアップ電圧の供
給が中断することがなくなり、各メモリセルに対する電
荷の供給が確実に行なわれるので、メモリセルの記憶状
態を確実に保持させることができる。
終わりの期間においてｐ型ＭＯＳトランジスタＱｐ４１
およびｐ型ＭＯＳトランジスタＱｐ４２と、ｐ型ＭＯＳ
トランジスタＱｐ４３およびｐ型ＭＯＳトランジスタＱ
ｐ４４とがともにオン状態となるので、この期間におい
て昇圧電源ＶｃｃＸと電源電圧Ｖｃｃとが導通状態とな
り、大きな貫通電流が流れてしまう。しかしながら、こ
の制御によってビット線対に対するプルアップ電圧の供
給が中断することがなくなり、各メモリセルに対する電
荷の供給が確実に行なわれるので、メモリセルの記憶状
態を確実に保持させることができる。
【０１０５】一方、図４ａに示すタイミング制御部４１
の回路例においては、制御信号ＲＥＡＤが遅延回路４１
４を介してＯＲ回路４１５の一方の端子に入力され、他
方の端子には制御信号ＲＥＡＤが直接入力される。この
ＯＲ回路４１５の出力がゲート信号ＲＥＡＤ１となる。
また、制御信号ＲＥＡＤが遅延回路４１４を介してＮＡ
ＮＤ回路４１６の一方の端子に入力され、他方の端子に
は制御信号ＲＥＡＤが直接入力される。このＮＡＮＤ回
路４１６の出力がゲート信号ＲＥＡＤ２となる。
の回路例においては、制御信号ＲＥＡＤが遅延回路４１
４を介してＯＲ回路４１５の一方の端子に入力され、他
方の端子には制御信号ＲＥＡＤが直接入力される。この
ＯＲ回路４１５の出力がゲート信号ＲＥＡＤ１となる。
また、制御信号ＲＥＡＤが遅延回路４１４を介してＮＡ
ＮＤ回路４１６の一方の端子に入力され、他方の端子に
は制御信号ＲＥＡＤが直接入力される。このＮＡＮＤ回
路４１６の出力がゲート信号ＲＥＡＤ２となる。
【０１０６】図４ａに示すタイミング制御部５によれ
ば、タイミングチャート図４ｂに示すように、制御信号
ＲＥＡＤがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号ＲＥＡＤ１とゲート信号
ＲＥＤ２とが同時にハイレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
ＲＥＡＤがローレベルになると、ＮＡＮＤ回路４１６に
このローレベルが入力されて、ゲート信号ＲＥＡＤ２は
直ちにハイレベルとなる（時刻ｔａ’）。一方、ＯＲ回
路４１５にもこのローレベルが入力されるが、ＯＲ回路
４１５の他方の入力は遅延回路４１４による遅延のため
にまだハイレベルなので、ゲート信号ＲＥＡＤ１はハイ
レベルのままである。一定の遅延時間を経て遅延回路４
１４の出力がローレベルになると、ゲート信号ＲＥＡＤ
１はローレベルとなる（時刻ｔｂ’）。同様に、データ
の読み出し時の終わりにおいて制御信号ＲＥＡＤがハイ
レベルになると、ＯＲ回路４１５にこのハイレベルが入
力されて、ゲート信号ＲＥＡＤ１は直ちにハイレベルと
なる（時刻ｔｃ’）。一方、ＮＡＮＤ回路４１６にもこ
のハイレベルが入力されるが、ＮＡＮＤ回路４１６の他
方の入力は遅延回路４１４による遅延のためにまだロー
レベルなので、ゲート信号ＲＥＡＤ２はハイレベルのま
まである。一定の遅延時間を経て遅延回路４１４の出力
がハイレベルになると、ゲート信号ＲＥＡＤ２はローレ
ベルとなる（時刻ｔｄ’）。
ば、タイミングチャート図４ｂに示すように、制御信号
ＲＥＡＤがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号ＲＥＡＤ１とゲート信号
ＲＥＤ２とが同時にハイレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
ＲＥＡＤがローレベルになると、ＮＡＮＤ回路４１６に
このローレベルが入力されて、ゲート信号ＲＥＡＤ２は
直ちにハイレベルとなる（時刻ｔａ’）。一方、ＯＲ回
路４１５にもこのローレベルが入力されるが、ＯＲ回路
４１５の他方の入力は遅延回路４１４による遅延のため
にまだハイレベルなので、ゲート信号ＲＥＡＤ１はハイ
レベルのままである。一定の遅延時間を経て遅延回路４
１４の出力がローレベルになると、ゲート信号ＲＥＡＤ
１はローレベルとなる（時刻ｔｂ’）。同様に、データ
の読み出し時の終わりにおいて制御信号ＲＥＡＤがハイ
レベルになると、ＯＲ回路４１５にこのハイレベルが入
力されて、ゲート信号ＲＥＡＤ１は直ちにハイレベルと
なる（時刻ｔｃ’）。一方、ＮＡＮＤ回路４１６にもこ
のハイレベルが入力されるが、ＮＡＮＤ回路４１６の他
方の入力は遅延回路４１４による遅延のためにまだロー
レベルなので、ゲート信号ＲＥＡＤ２はハイレベルのま
まである。一定の遅延時間を経て遅延回路４１４の出力
がハイレベルになると、ゲート信号ＲＥＡＤ２はローレ
ベルとなる（時刻ｔｄ’）。
【０１０７】このように、図４ａに示すタイミング制御
部４１の回路例においては、データの読み出し時の初め
と終わりの期間においてｐ型ＭＯＳトランジスタＱｐ４
１およびｐ型ＭＯＳトランジスタＱｐ４２と、ｐ型ＭＯ
ＳトランジスタＱｐ４３およびｐ型ＭＯＳトランジスタ
Ｑｐ４４とがともにオフ状態となる。したがって、この
期間に昇圧電源ＶｃｃＸと電源電圧Ｖｃｃとが導通状態
となることが防止され、図３ａの回路例のような貫通電
流は流れなくなるので、図３ａの回路例と比べて消費電
力を削減できる。しかしながら、この制御によってビッ
ト線対に対するプルアップ電圧の供給が中断するため、
この中断期間にメモリセルの記憶状態が変化してしまう
恐れがある場合には、図３ａの回路を用いるほうが良
い。
部４１の回路例においては、データの読み出し時の初め
と終わりの期間においてｐ型ＭＯＳトランジスタＱｐ４
１およびｐ型ＭＯＳトランジスタＱｐ４２と、ｐ型ＭＯ
ＳトランジスタＱｐ４３およびｐ型ＭＯＳトランジスタ
Ｑｐ４４とがともにオフ状態となる。したがって、この
期間に昇圧電源ＶｃｃＸと電源電圧Ｖｃｃとが導通状態
となることが防止され、図３ａの回路例のような貫通電
流は流れなくなるので、図３ａの回路例と比べて消費電
力を削減できる。しかしながら、この制御によってビッ
ト線対に対するプルアップ電圧の供給が中断するため、
この中断期間にメモリセルの記憶状態が変化してしまう
恐れがある場合には、図３ａの回路を用いるほうが良
い。
【０１０８】ここで、データの読み出し時にビット線を
昇圧することによるＳＮＭの変化について説明する。図
５ａは、６トランジスタ型のメモリセルにおけるＳＮＭ
の評価回路を示す図であり、図５ｂは、この評価回路に
おける入出力電圧の関係を示すバタフライプロットの例
である。
昇圧することによるＳＮＭの変化について説明する。図
５ａは、６トランジスタ型のメモリセルにおけるＳＮＭ
の評価回路を示す図であり、図５ｂは、この評価回路に
おける入出力電圧の関係を示すバタフライプロットの例
である。
【０１０９】図５ａに示すＳＮＭの評価回路は、ｐ型Ｍ
ＯＳトランジスタＱｐ１ａ、ｎ型ＭＯＳトランジスタＱ
ｎ１ａおよびｎ型ＭＯＳトランジスタＱｎ１ｃを有す
る。ｐ型ＭＯＳトランジスタＱｐ１ａは、ソースが電源
電圧Ｖｃｃに、ゲートが入力端子Ｖｉｎに、ドレインが
出力端子Ｖｏｕｔにそれぞれ接続されている。ｎ型ＭＯ
ＳトランジスタＱｎ１ｃは、ソースが基準電位に、ゲー
トが入力端子Ｖｉｎに、ドレインが出力端子Ｖｏｕｔに
それぞれ接続されている。ｎ型ＭＯＳトランジスタＱｎ
１ａは、ソースが出力端子Ｖｏｕｔに、ドレインおよび
ゲートが電源電圧Ｖｃｃにそれぞれ接続されている。
ＯＳトランジスタＱｐ１ａ、ｎ型ＭＯＳトランジスタＱ
ｎ１ａおよびｎ型ＭＯＳトランジスタＱｎ１ｃを有す
る。ｐ型ＭＯＳトランジスタＱｐ１ａは、ソースが電源
電圧Ｖｃｃに、ゲートが入力端子Ｖｉｎに、ドレインが
出力端子Ｖｏｕｔにそれぞれ接続されている。ｎ型ＭＯ
ＳトランジスタＱｎ１ｃは、ソースが基準電位に、ゲー
トが入力端子Ｖｉｎに、ドレインが出力端子Ｖｏｕｔに
それぞれ接続されている。ｎ型ＭＯＳトランジスタＱｎ
１ａは、ソースが出力端子Ｖｏｕｔに、ドレインおよび
ゲートが電源電圧Ｖｃｃにそれぞれ接続されている。
【０１１０】図５ａに示す回路は、図２３に示す６トラ
ンジスタ型のＳＲＡＭセルにおいて、１つのＣＭＯＳイ
ンバータ（図５ａのｐ型ＭＯＳトランジスタＱｐ１ａお
よびｎ型ＭＯＳトランジスタＱｎ１ｃに対応する）と、
このＣＭＯＳインバータをビット線に接続させる１つの
ｎ型ＭＯＳトランジスタ（図５ａのｎ型ＭＯＳトランジ
スタＱｎ１ａに対応する）を抜き出した回路である。た
だし、メモリセルからデータが読み出される状態でＳＮ
Ｍを評価するため、ｎ型ＭＯＳトランジスタＱｎ１ａは
ゲートに電源電圧Ｖｃｃが印加されてオン状態に設定さ
れている。
ンジスタ型のＳＲＡＭセルにおいて、１つのＣＭＯＳイ
ンバータ（図５ａのｐ型ＭＯＳトランジスタＱｐ１ａお
よびｎ型ＭＯＳトランジスタＱｎ１ｃに対応する）と、
このＣＭＯＳインバータをビット線に接続させる１つの
ｎ型ＭＯＳトランジスタ（図５ａのｎ型ＭＯＳトランジ
スタＱｎ１ａに対応する）を抜き出した回路である。た
だし、メモリセルからデータが読み出される状態でＳＮ
Ｍを評価するため、ｎ型ＭＯＳトランジスタＱｎ１ａは
ゲートに電源電圧Ｖｃｃが印加されてオン状態に設定さ
れている。
【０１１１】メモリセルは、図５ｂに示すバタフライプ
ロットの実線と点線とが交わる３つの交点Ｐ１〜交点Ｐ
３における入出力電圧を保持することができる。このう
ち交点Ｐ２に対応する入出力電圧は記憶データが不定の
状態であり、正常な状態では、交点Ｐ１または交点Ｐ３
の状態が保持される。ＳＮＭは、図のバタフライプロッ
トの実線と点線との差の電圧によって評価される。この
差の電圧を超えるノイズが読み出し時にメモリセルに加
わると、メモリセルの記憶データは交点Ｐ２の不定状態
になったり、あるいはまったく逆のデータに書き換えら
れてしまう。
ロットの実線と点線とが交わる３つの交点Ｐ１〜交点Ｐ
３における入出力電圧を保持することができる。このう
ち交点Ｐ２に対応する入出力電圧は記憶データが不定の
状態であり、正常な状態では、交点Ｐ１または交点Ｐ３
の状態が保持される。ＳＮＭは、図のバタフライプロッ
トの実線と点線との差の電圧によって評価される。この
差の電圧を超えるノイズが読み出し時にメモリセルに加
わると、メモリセルの記憶データは交点Ｐ２の不定状態
になったり、あるいはまったく逆のデータに書き換えら
れてしまう。
【０１１２】図６ａは、４トランジスタ型のメモリセル
におけるＳＮＭの評価回路を示す図であり、図６ｂは、
この評価回路における入出力電圧の関係を示すバタフラ
イプロットの例である。
におけるＳＮＭの評価回路を示す図であり、図６ｂは、
この評価回路における入出力電圧の関係を示すバタフラ
イプロットの例である。
【０１１３】図６ａに示すＳＮＭの評価回路は、ｐ型Ｍ
ＯＳトランジスタＱｐ２ａおよびｎ型ＭＯＳトランジス
タＱｎ２ａを有する。ｐ型ＭＯＳトランジスタＱｐ２ａ
は、ソースが電源電圧Ｖｃｃに、ゲートが基準電位に、
ドレインが出力端子Ｖｏｕｔにそれぞれ接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ２ａは、ソースが基準
電位に、ゲートが入力端子Ｖｉｎに、ドレインが出力端
子Ｖｏｕｔにそれぞれ接続されている。
ＯＳトランジスタＱｐ２ａおよびｎ型ＭＯＳトランジス
タＱｎ２ａを有する。ｐ型ＭＯＳトランジスタＱｐ２ａ
は、ソースが電源電圧Ｖｃｃに、ゲートが基準電位に、
ドレインが出力端子Ｖｏｕｔにそれぞれ接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ２ａは、ソースが基準
電位に、ゲートが入力端子Ｖｉｎに、ドレインが出力端
子Ｖｏｕｔにそれぞれ接続されている。
【０１１４】図６ａに示す回路は、図２において説明し
た４トランジスタ型のメモリセルにおいて、１トランジ
スタのインバータ（図６ａのｎ型ＭＯＳトランジスタＱ
ｎ２ａに対応する）と、この１トランジスタのインバー
タをビット線に接続させる１つのｐ型ＭＯＳトランジス
タ（図６ａのｐ型ＭＯＳトランジスタＱｐ２ａに対応す
る）を抜き出した回路である。ただし、メモリセルから
データが読み出される状態でＳＮＭを評価するため、ｐ
型ＭＯＳトランジスタＱｐ２ａはゲートが基準電位に接
続されてオン状態に設定されている。
た４トランジスタ型のメモリセルにおいて、１トランジ
スタのインバータ（図６ａのｎ型ＭＯＳトランジスタＱ
ｎ２ａに対応する）と、この１トランジスタのインバー
タをビット線に接続させる１つのｐ型ＭＯＳトランジス
タ（図６ａのｐ型ＭＯＳトランジスタＱｐ２ａに対応す
る）を抜き出した回路である。ただし、メモリセルから
データが読み出される状態でＳＮＭを評価するため、ｐ
型ＭＯＳトランジスタＱｐ２ａはゲートが基準電位に接
続されてオン状態に設定されている。
【０１１５】図５ｂのバタフライプロットと同様に、４
トランジスタ型のＳＲＡＭセルは、図６ｂに示すバタフ
ライプロットの実線と点線とが交わる３つの交点Ｐ１〜
交点Ｐ３における入出力電圧を保持することができる
が、ＳＮＭを超えるノイズが読み出し時にメモリセルに
加わると、メモリセルの記憶データは交点Ｐ２の不定状
態になったり、あるいはまったく逆のデータに書き換え
られてしまう。
トランジスタ型のＳＲＡＭセルは、図６ｂに示すバタフ
ライプロットの実線と点線とが交わる３つの交点Ｐ１〜
交点Ｐ３における入出力電圧を保持することができる
が、ＳＮＭを超えるノイズが読み出し時にメモリセルに
加わると、メモリセルの記憶データは交点Ｐ２の不定状
態になったり、あるいはまったく逆のデータに書き換え
られてしまう。
【０１１６】図７は、電源電圧Ｖｃｃに対するＳＮＭの
変化の例を示す図である。図７の曲線Ａは、図５ａに示
す６トランジスタ型ＳＲＡＭセルのＳＮＭ評価回路にお
ける電源電圧ＶｃｃとＳＮＭとの関係を示し、曲線Ｂ
は、図６ａに示す４トランジスタ型ＳＲＡＭセルのＳＮ
Ｍ評価回路における電源電圧ＶｃｃとＳＮＭとの関係を
示す。図７から分かるように、通常ＳＮＭは電源電圧Ｖ
ｃｃが高くなるほど大きくなる。
変化の例を示す図である。図７の曲線Ａは、図５ａに示
す６トランジスタ型ＳＲＡＭセルのＳＮＭ評価回路にお
ける電源電圧ＶｃｃとＳＮＭとの関係を示し、曲線Ｂ
は、図６ａに示す４トランジスタ型ＳＲＡＭセルのＳＮ
Ｍ評価回路における電源電圧ＶｃｃとＳＮＭとの関係を
示す。図７から分かるように、通常ＳＮＭは電源電圧Ｖ
ｃｃが高くなるほど大きくなる。
【０１１７】また、図７において、ＳＮＭ＿ｍｉｎは許
容できる最小のＳＮＭを示しており、プロセスによって
異なるが、通常０．１〜０．２Ｖ程度の値を有してい
る。この最小のＳＮＭにおける４トランジスタ型ＳＲＡ
Ｍセルの電源電圧βは、６トランジスタ型ＳＲＡＭセル
の電源電圧αに比べて大きい。すなわち、４トランジス
タ型ＳＲＡＭセルは６トランジスタ型ＳＲＡＭセルに比
べて低電圧動作の限界の電圧が高く、低電圧化に不向き
である。
容できる最小のＳＮＭを示しており、プロセスによって
異なるが、通常０．１〜０．２Ｖ程度の値を有してい
る。この最小のＳＮＭにおける４トランジスタ型ＳＲＡ
Ｍセルの電源電圧βは、６トランジスタ型ＳＲＡＭセル
の電源電圧αに比べて大きい。すなわち、４トランジス
タ型ＳＲＡＭセルは６トランジスタ型ＳＲＡＭセルに比
べて低電圧動作の限界の電圧が高く、低電圧化に不向き
である。
【０１１８】ところで、図６ａに示す４トランジスタ型
メモリセルのＳＮＭ評価回路から分かるように、回路に
印加されている電源電圧Ｖｃｃは読み出し動作時のビッ
ト線電圧だけである。したがって、この読み出し動作時
だけビット線のプルアップ電圧を高くすることによっ
て、図７における電源電圧Ｖｃｃを見かけ上高くするこ
とができる。図７の点線の曲線Ｃは、４トランジスタ型
メモリセルにおいて読み出し時のビット線電圧を高くし
た場合における、電源電圧ＶｃｃとＳＮＭとの関係を示
している。例えば電源電圧Ｖｃｃが１．２Ｖの場合にお
いて、図１および図２に示すビット線電圧制御部４によ
り読み出し時のビット線のプルアップ電圧が１．５Ｖに
昇圧されると、ＳＮＭは電源電圧Ｖｃｃが１．５Ｖの場
合のＳＮＭと等しくなり、電源電圧の低電圧化によるＳ
ＮＭの低下を抑制できる。これにより、従来に比べてよ
り低い電源電圧で４トランジスタ型のメモリセルを動作
させることができる。
メモリセルのＳＮＭ評価回路から分かるように、回路に
印加されている電源電圧Ｖｃｃは読み出し動作時のビッ
ト線電圧だけである。したがって、この読み出し動作時
だけビット線のプルアップ電圧を高くすることによっ
て、図７における電源電圧Ｖｃｃを見かけ上高くするこ
とができる。図７の点線の曲線Ｃは、４トランジスタ型
メモリセルにおいて読み出し時のビット線電圧を高くし
た場合における、電源電圧ＶｃｃとＳＮＭとの関係を示
している。例えば電源電圧Ｖｃｃが１．２Ｖの場合にお
いて、図１および図２に示すビット線電圧制御部４によ
り読み出し時のビット線のプルアップ電圧が１．５Ｖに
昇圧されると、ＳＮＭは電源電圧Ｖｃｃが１．５Ｖの場
合のＳＮＭと等しくなり、電源電圧の低電圧化によるＳ
ＮＭの低下を抑制できる。これにより、従来に比べてよ
り低い電源電圧で４トランジスタ型のメモリセルを動作
させることができる。
【０１１９】以上説明したように、図１に示すＳＲＡＭ
によれば、マトリクス状に配列された複数のメモリセル
ＭＣ11〜メモリセルＭＣmkが、マトリクスのそれぞれの
行に対応するワード線Ｗｊに当該行内で接続されている
とともに、マトリクスのそれぞれの列に対応するビット
線対（ｂｊ，ｂｊＢ）に当該列内で接続されている。ま
た、これらのメモリセルは、ノードＮＡおよびノードＮ
Ｂと、ノードＮＡにゲートが接続され、ノードＮＢと基
準電位との間にドレイン−ソース端子が接続されたｎ型
ＭＯＳトランジスタＱｎＢと、ノードＮＢにゲートが接
続され、ノードＮＡと基準電位との間にドレイン−ソー
ス端子が接続されたｎ型ＭＯＳトランジスタＱｎＡと、
ノードＮＡとビット線ｂｊとの間にドレイン−ソース端
子が接続され、ワード線Ｗｊにゲートが接続されたｐ型
ＭＯＳトランジスタＱｐＡと、ノードＮＢと反転ビット
線ｂｊＢとの間にドレイン−ソース端子が接続され、ワ
ード線Ｗｊにゲートが接続されたｐ型ＭＯＳトランジス
タＱｐＢとを含んだ、４トランジスタ型ＳＲＡＭセルの
構成を有している。記憶データの保持期間において、各
ビット線対には電源電圧Ｖｃｃがビット線電圧制御部４
により印加されており、記憶データの読み出し時におい
ては、各ビット線電圧に電源電圧Ｖｃｃよりも高い昇圧
電圧ＶｃｃＸが印加され、ワード線Ｗｊのうちの１つが
活性化される。これにより、活性化されたワード線に接
続されるメモリセルから記憶データが読み出される。し
たがって、電源の低電圧化にともなう４トランジスタ型
ＳＲＡＭセルのＳＮＭの低下を抑制でき、従来はＳＮＭ
の低下により使用できなかった電源電圧範囲においても
４トランジスタ型メモリセルを使用することができる。
これにより、６トランジスタ型のメモリセルを使用した
場合に比べて回路の集積度を向上でき、メモリセルあた
りの製造コストを低減できる。また、記憶データの読み
出し時にビット線対のプルアップ電圧が昇圧されること
によってＳＮＭが大きくなるため、ノイズに対する耐性
を向上できる。
によれば、マトリクス状に配列された複数のメモリセル
ＭＣ11〜メモリセルＭＣmkが、マトリクスのそれぞれの
行に対応するワード線Ｗｊに当該行内で接続されている
とともに、マトリクスのそれぞれの列に対応するビット
線対（ｂｊ，ｂｊＢ）に当該列内で接続されている。ま
た、これらのメモリセルは、ノードＮＡおよびノードＮ
Ｂと、ノードＮＡにゲートが接続され、ノードＮＢと基
準電位との間にドレイン−ソース端子が接続されたｎ型
ＭＯＳトランジスタＱｎＢと、ノードＮＢにゲートが接
続され、ノードＮＡと基準電位との間にドレイン−ソー
ス端子が接続されたｎ型ＭＯＳトランジスタＱｎＡと、
ノードＮＡとビット線ｂｊとの間にドレイン−ソース端
子が接続され、ワード線Ｗｊにゲートが接続されたｐ型
ＭＯＳトランジスタＱｐＡと、ノードＮＢと反転ビット
線ｂｊＢとの間にドレイン−ソース端子が接続され、ワ
ード線Ｗｊにゲートが接続されたｐ型ＭＯＳトランジス
タＱｐＢとを含んだ、４トランジスタ型ＳＲＡＭセルの
構成を有している。記憶データの保持期間において、各
ビット線対には電源電圧Ｖｃｃがビット線電圧制御部４
により印加されており、記憶データの読み出し時におい
ては、各ビット線電圧に電源電圧Ｖｃｃよりも高い昇圧
電圧ＶｃｃＸが印加され、ワード線Ｗｊのうちの１つが
活性化される。これにより、活性化されたワード線に接
続されるメモリセルから記憶データが読み出される。し
たがって、電源の低電圧化にともなう４トランジスタ型
ＳＲＡＭセルのＳＮＭの低下を抑制でき、従来はＳＮＭ
の低下により使用できなかった電源電圧範囲においても
４トランジスタ型メモリセルを使用することができる。
これにより、６トランジスタ型のメモリセルを使用した
場合に比べて回路の集積度を向上でき、メモリセルあた
りの製造コストを低減できる。また、記憶データの読み
出し時にビット線対のプルアップ電圧が昇圧されること
によってＳＮＭが大きくなるため、ノイズに対する耐性
を向上できる。
【０１２０】さらに、読み出し時におけるビット線対間
の差動信号の振幅が大きくなるので、読み出し時間を高
速化できるとともに、耐ノイズ性を向上できる。
の差動信号の振幅が大きくなるので、読み出し時間を高
速化できるとともに、耐ノイズ性を向上できる。
【０１２１】＜第２の実施形態＞次に、本発明の第２の
実施形態について説明する。図８は、本発明の第２の実
施形態に係る連想メモリの一構成例を示す概略的なブロ
ック図である。図８に示す連想メモリは、アドレス制御
部１１、ＣＡＭセルアレイ１２、データ入出力部１３、
検索結果レジスタ１４、プライオリティエンコーダ１
５、アドレス電源供給部１６およびデータ電源供給部１
７を有する。
実施形態について説明する。図８は、本発明の第２の実
施形態に係る連想メモリの一構成例を示す概略的なブロ
ック図である。図８に示す連想メモリは、アドレス制御
部１１、ＣＡＭセルアレイ１２、データ入出力部１３、
検索結果レジスタ１４、プライオリティエンコーダ１
５、アドレス電源供給部１６およびデータ電源供給部１
７を有する。
【０１２２】アドレス制御部１１は、外部から入力され
るアドレスデータＥＸ＿ＡＤＤまたはプライオリティエ
ンコーダにおいて選択された検索結果のアドレスデータ
Ｍ＿ＡＤＤを入力し、データの書き込み時や読み込み時
にこれらのアドレスデータに対応するＣＡＭセルアレイ
１２のワード線を選択して活性化させる。記憶データの
保持期間や、後述する一致検索時には全てのワード線を
非活性化させ、ＣＡＭセルに対するビット線からのアク
セスを禁止する。
るアドレスデータＥＸ＿ＡＤＤまたはプライオリティエ
ンコーダにおいて選択された検索結果のアドレスデータ
Ｍ＿ＡＤＤを入力し、データの書き込み時や読み込み時
にこれらのアドレスデータに対応するＣＡＭセルアレイ
１２のワード線を選択して活性化させる。記憶データの
保持期間や、後述する一致検索時には全てのワード線を
非活性化させ、ＣＡＭセルに対するビット線からのアク
セスを禁止する。
【０１２３】ＣＡＭセルアレイ１２は、後述する図９の
ＣＡＭセルがマトリクス状に配列されたメモリセルアレ
イであり、マトリクスの各行に対応する複数のワード線
および複数の不一致検出線と、マトリクスの各列に対応
する複数のビット線対とを含む。マトリクスの同一行の
ＣＡＭセルは、共通のワード線および不一致検出線に接
続され、マトリクスの同一列のＣＡＭセルは、共通のビ
ット線対に接続されている。データの書き込み時および
読み込み時には、アドレス制御部１１により活性化され
るワード線に接続されたＣＡＭセルがビット線対とアク
セス可能な状態になり、データ入出力部１３との間で記
憶データの読み出しまたは書き込みが行われる。データ
の保持期間には、データ電源供給部１７から各ビット線
対を介してＣＡＭセルに漏れ電流が流れ込み、これによ
り記憶データの状態が一定に保持される。一致検索時に
は、データ入出力部１３からビット線対に出力される検
索データとＣＡＭセルに記憶されたデータとの一致また
は不一致が、それぞれのＣＡＭセルにおいて判定され
る。そして、検索データと記憶データとが不一致の場
合、不一致が判定されたＣＡＭセルにより不一致検出線
が活性化される。これにより、不一致が判定されたＣＡ
Ｍセルを１つでも含む行の不一致検出線が活性化される
ため、活性化されていない不一致検出線を調べることに
より、検索データと一致する記憶データのアドレスを求
めることができる。
ＣＡＭセルがマトリクス状に配列されたメモリセルアレ
イであり、マトリクスの各行に対応する複数のワード線
および複数の不一致検出線と、マトリクスの各列に対応
する複数のビット線対とを含む。マトリクスの同一行の
ＣＡＭセルは、共通のワード線および不一致検出線に接
続され、マトリクスの同一列のＣＡＭセルは、共通のビ
ット線対に接続されている。データの書き込み時および
読み込み時には、アドレス制御部１１により活性化され
るワード線に接続されたＣＡＭセルがビット線対とアク
セス可能な状態になり、データ入出力部１３との間で記
憶データの読み出しまたは書き込みが行われる。データ
の保持期間には、データ電源供給部１７から各ビット線
対を介してＣＡＭセルに漏れ電流が流れ込み、これによ
り記憶データの状態が一定に保持される。一致検索時に
は、データ入出力部１３からビット線対に出力される検
索データとＣＡＭセルに記憶されたデータとの一致また
は不一致が、それぞれのＣＡＭセルにおいて判定され
る。そして、検索データと記憶データとが不一致の場
合、不一致が判定されたＣＡＭセルにより不一致検出線
が活性化される。これにより、不一致が判定されたＣＡ
Ｍセルを１つでも含む行の不一致検出線が活性化される
ため、活性化されていない不一致検出線を調べることに
より、検索データと一致する記憶データのアドレスを求
めることができる。
【０１２４】データ入出力部１３は、ビット線対を介し
てＣＡＭセルアレイ１２の各ＣＡＭセルにアクセスし、
データの書き込みまたは読み出しを行う。図示しない制
御部からの指示に応じて、データの入出力方向を切り換
えるための切り換え回路を含んでいる。データの読み出
し時において、各ビット線対のデータを読み出し用の増
幅回路により増幅し、この増幅した読み出しデータをデ
ータラインへ出力する。また、データの書き込み時およ
び一致検索時において、データラインから入力したデー
タを書き込み用の増幅回路により増幅し、この増幅した
書き込みデータまたは検索データを各ビット線対に出力
する。
てＣＡＭセルアレイ１２の各ＣＡＭセルにアクセスし、
データの書き込みまたは読み出しを行う。図示しない制
御部からの指示に応じて、データの入出力方向を切り換
えるための切り換え回路を含んでいる。データの読み出
し時において、各ビット線対のデータを読み出し用の増
幅回路により増幅し、この増幅した読み出しデータをデ
ータラインへ出力する。また、データの書き込み時およ
び一致検索時において、データラインから入力したデー
タを書き込み用の増幅回路により増幅し、この増幅した
書き込みデータまたは検索データを各ビット線対に出力
する。
【０１２５】検索結果レジスタ１４は、一致検索時に不
一致検出線から出力される検索結果のデータを一時的に
保持するレジスタである。プライオリティエンコーダ１
５は、あらかじめ設定された優先順位に基づいて、検索
結果レジスタ１４に保持された検索結果における複数の
一致行から１つの行を選択する。また、選択した行をア
ドレスデータに変換し、検索結果アドレスＭ＿ＡＤＤと
してアドレスラインに出力する。
一致検出線から出力される検索結果のデータを一時的に
保持するレジスタである。プライオリティエンコーダ１
５は、あらかじめ設定された優先順位に基づいて、検索
結果レジスタ１４に保持された検索結果における複数の
一致行から１つの行を選択する。また、選択した行をア
ドレスデータに変換し、検索結果アドレスＭ＿ＡＤＤと
してアドレスラインに出力する。
【０１２６】アドレス電源供給部１６は、各ワード線お
よび不一致検出線に電源電圧を供給する。例えば各ワー
ド線および不一致検出線をトランジスタの入出力端子を
介して電源電圧にプルアップする回路により構成され
る。データ電源供給部１７は、各ビット線対に電源電圧
を供給する。例えば、各ビット線対をトランジスタの入
出力端子を介して電源電圧にプルアップする回路により
構成される。
よび不一致検出線に電源電圧を供給する。例えば各ワー
ド線および不一致検出線をトランジスタの入出力端子を
介して電源電圧にプルアップする回路により構成され
る。データ電源供給部１７は、各ビット線対に電源電圧
を供給する。例えば、各ビット線対をトランジスタの入
出力端子を介して電源電圧にプルアップする回路により
構成される。
【０１２７】上述した構成を有する図８の連想メモリに
よれば、データの読み出し時において、外部から供給さ
れるアドレスデータＥＸ＿ＡＤＤあるいは検索結果のア
ドレスデータＭ＿ＡＤＤに応じた１つのワード線が、ア
ドレス制御部１１により活性化される。活性化されたワ
ード線に接続されるＣＡＭセルはビット線対とアクセス
可能状態となり、これらのＣＡＭセルに記憶されるデー
タがビット線対に出力される。ビット線に出力された記
憶データは、データ入出力部１３において増幅され、デ
ータラインに出力される。
よれば、データの読み出し時において、外部から供給さ
れるアドレスデータＥＸ＿ＡＤＤあるいは検索結果のア
ドレスデータＭ＿ＡＤＤに応じた１つのワード線が、ア
ドレス制御部１１により活性化される。活性化されたワ
ード線に接続されるＣＡＭセルはビット線対とアクセス
可能状態となり、これらのＣＡＭセルに記憶されるデー
タがビット線対に出力される。ビット線に出力された記
憶データは、データ入出力部１３において増幅され、デ
ータラインに出力される。
【０１２８】データの書き込み時には、読み出し時と同
様に、外部から供給されるアドレスデータＥＸ＿ＡＤＤ
あるいは検索結果のアドレスデータＭ＿ＡＤＤに応じた
１つのワード線がアドレス制御部１１により活性化さ
れ、このワード線に接続されるＣＡＭセルがビット線対
とアクセス可能となる。この状態で、データ入出力部１
３で増幅された書き込みデータがビット線対に出力さ
れ、アクセス可能なＣＡＭセルの記憶データがビット線
対のデータに書き換えられる。
様に、外部から供給されるアドレスデータＥＸ＿ＡＤＤ
あるいは検索結果のアドレスデータＭ＿ＡＤＤに応じた
１つのワード線がアドレス制御部１１により活性化さ
れ、このワード線に接続されるＣＡＭセルがビット線対
とアクセス可能となる。この状態で、データ入出力部１
３で増幅された書き込みデータがビット線対に出力さ
れ、アクセス可能なＣＡＭセルの記憶データがビット線
対のデータに書き換えられる。
【０１２９】一致検索時には、全てのワード線が非活性
化された状態で、データ入出力部１３からビット線対に
検索データが出力される。この検索データは、それぞれ
のＣＡＭセルにおいて、記憶データとの一致または不一
致が判定される。不一致が判定された場合、そのＣＡＭ
セルに接続された不一致検出線が活性化されるので、共
通の不一致検出線に接続されるＣＡＭセルの中に１つで
も不一致を判定するＣＡＭセルが含まれると、そのＣＡ
Ｍセルによって不一致検出線は活性化される。全てのＣ
ＡＭセルが一致する場合にのみ、不一致検出千は不活性
状態に保持される。こうした不一致検出線の状態（活性
または不活性）は、検索結果レジスタ１４にそれぞれ保
持され、プライオリティエンコーダ１５によって、記憶
データと検索データとの一致が判定された行が抽出され
る。さらに、抽出された一致行の中から、所定の優先順
位に基づいて選択された一致行のアドレスデータが、検
索結果アドレスＭ＿ＡＤＤとして出力される。
化された状態で、データ入出力部１３からビット線対に
検索データが出力される。この検索データは、それぞれ
のＣＡＭセルにおいて、記憶データとの一致または不一
致が判定される。不一致が判定された場合、そのＣＡＭ
セルに接続された不一致検出線が活性化されるので、共
通の不一致検出線に接続されるＣＡＭセルの中に１つで
も不一致を判定するＣＡＭセルが含まれると、そのＣＡ
Ｍセルによって不一致検出線は活性化される。全てのＣ
ＡＭセルが一致する場合にのみ、不一致検出千は不活性
状態に保持される。こうした不一致検出線の状態（活性
または不活性）は、検索結果レジスタ１４にそれぞれ保
持され、プライオリティエンコーダ１５によって、記憶
データと検索データとの一致が判定された行が抽出され
る。さらに、抽出された一致行の中から、所定の優先順
位に基づいて選択された一致行のアドレスデータが、検
索結果アドレスＭ＿ＡＤＤとして出力される。
【０１３０】次に、上述したＣＡＭセルアレイ１２を構
成するＣＡＭセルについて、図９を参照して説明する。
図９は、本発明の第２の実施形態に係る２値ＣＡＭセル
の構成例を示す回路図である。図９において、符号Ｑｐ
１０３および符号Ｑｐ１０４はｐ型ＭＯＳトランジスタ
を、符号Ｑｎ１０１，符号Ｑｎ１０２および符号Ｑｎ１
０５〜符号Ｑｎ１０７はｎ型ＭＯＳトランジスタを、符
号ＷＬはワード線を、符号ＢＬおよび符号／ＢＬはビッ
ト線対を、符号ＭＬは不一致検出線をそれぞれ示してい
る。
成するＣＡＭセルについて、図９を参照して説明する。
図９は、本発明の第２の実施形態に係る２値ＣＡＭセル
の構成例を示す回路図である。図９において、符号Ｑｐ
１０３および符号Ｑｐ１０４はｐ型ＭＯＳトランジスタ
を、符号Ｑｎ１０１，符号Ｑｎ１０２および符号Ｑｎ１
０５〜符号Ｑｎ１０７はｎ型ＭＯＳトランジスタを、符
号ＷＬはワード線を、符号ＢＬおよび符号／ＢＬはビッ
ト線対を、符号ＭＬは不一致検出線をそれぞれ示してい
る。
【０１３１】ｎ型ＭＯＳトランジスタＱｎ１０２は、記
憶ノードＮ１０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ１０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ１０１は、記憶
ノードＮ１０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ１０１に接続され
ている。
憶ノードＮ１０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ１０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ１０１は、記憶
ノードＮ１０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ１０１に接続され
ている。
【０１３２】ｐ型ＭＯＳトランジスタＱｐ１０３は、ビ
ット線ＢＬと記憶ノードＮ１０１との間にソース−ドレ
イン端子が接続されており、ゲートがワード線ＷＬに接
続されている。ｐ型ＭＯＳトランジスタＱｐ１０４は、
ビット線／ＢＬと記憶ノードＮ１０２との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
ット線ＢＬと記憶ノードＮ１０１との間にソース−ドレ
イン端子が接続されており、ゲートがワード線ＷＬに接
続されている。ｐ型ＭＯＳトランジスタＱｐ１０４は、
ビット線／ＢＬと記憶ノードＮ１０２との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
【０１３３】ｎ型ＭＯＳトランジスタＱｎ１０５および
ｎ型ＭＯＳトランジスタＱｎ１０６は、ノードＮ１０３
を接続中点として、ビット線ＢＬとビット線／ＢＬとの
間にソース−ドレイン端子が直列に接続されている。ま
た、ｎ型ＭＯＳトランジスタＱｎ１０５のゲートは記憶
ノードＮ１０２に接続され、ｎ型ＭＯＳトランジスタＱ
ｎ１０６のゲートは記憶ノードＮ１０１に接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ１０７は、ゲートがノ
ードＮ１０３に接続され、不一致検出線ＭＬと基準電位
との間にソース−ドレイン端子が接続されている。
ｎ型ＭＯＳトランジスタＱｎ１０６は、ノードＮ１０３
を接続中点として、ビット線ＢＬとビット線／ＢＬとの
間にソース−ドレイン端子が直列に接続されている。ま
た、ｎ型ＭＯＳトランジスタＱｎ１０５のゲートは記憶
ノードＮ１０２に接続され、ｎ型ＭＯＳトランジスタＱ
ｎ１０６のゲートは記憶ノードＮ１０１に接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ１０７は、ゲートがノ
ードＮ１０３に接続され、不一致検出線ＭＬと基準電位
との間にソース−ドレイン端子が接続されている。
【０１３４】上述した構成を有する、図９の２値ＣＡＭ
セルの動作について説明する。記憶ノードＮ１０２を入
力、記憶ノードＮ１０１を出力とするｎ型ＭＯＳトラン
ジスタＱｎ１０２によるインバータと、記憶ノードＮ１
０１を入力、記憶ノードＮ１０２を出力とするｎ型ＭＯ
ＳトランジスタＱｎ１０１によるインバータとが入出力
をリング状に接続された回路によって、１ビットのデー
タの記憶が可能な記憶回路が構成される。例えば、記憶
ノードＮ１０１がハイレベルで記憶ノードＮ１０２がロ
ーレベルとなる状態を論理値‘１’、記憶ノードＮ１０
１がローレベルで記憶ノードＮ１０２がハイレベルとな
る状態を論理値‘０’として記憶する記憶回路が構成さ
れる。
セルの動作について説明する。記憶ノードＮ１０２を入
力、記憶ノードＮ１０１を出力とするｎ型ＭＯＳトラン
ジスタＱｎ１０２によるインバータと、記憶ノードＮ１
０１を入力、記憶ノードＮ１０２を出力とするｎ型ＭＯ
ＳトランジスタＱｎ１０１によるインバータとが入出力
をリング状に接続された回路によって、１ビットのデー
タの記憶が可能な記憶回路が構成される。例えば、記憶
ノードＮ１０１がハイレベルで記憶ノードＮ１０２がロ
ーレベルとなる状態を論理値‘１’、記憶ノードＮ１０
１がローレベルで記憶ノードＮ１０２がハイレベルとな
る状態を論理値‘０’として記憶する記憶回路が構成さ
れる。
【０１３５】ｐ型ＭＯＳトランジスタＱｐ１０３および
ｐ型ＭＯＳトランジスタＱｐ１０４は、ビット線ＢＬお
よびビット線／ＢＬから各記憶ノードへのアクセスを制
御するトランジスタである。記憶データを保持させる期
間において、ワード線ＷＬはアドレス電源供給部１６に
よりハイレベルにプルアップされ、これらのトランジス
タはオフ状態となる。これにより、各記憶ノードとビッ
ト線対とは分離状態となる。ただし、ｐ型ＭＯＳトラン
ジスタＱｐ１０３およびｐ型ＭＯＳトランジスタＱｐ１
０４の漏れ電流は、ｎ型ＭＯＳトランジスタＱｎ１０２
およびｎ型ＭＯＳトランジスタＱｎ１０１より例えば１
００倍程度大きくなるように設定されており、ｎ型ＭＯ
ＳトランジスタＱｎ１０２およびｎ型ＭＯＳトランジス
タＱｎ１０１のゲートにはこの漏れ電流が供給される。
これにより記憶データは一定に保持される。すなわち、
ｐ型ＭＯＳトランジスタＱｐ１０３およびｐ型ＭＯＳト
ランジスタＱｐ１０４は、記憶素子の記憶状態を保持す
る負荷トランジスタとしての役割も果している。
ｐ型ＭＯＳトランジスタＱｐ１０４は、ビット線ＢＬお
よびビット線／ＢＬから各記憶ノードへのアクセスを制
御するトランジスタである。記憶データを保持させる期
間において、ワード線ＷＬはアドレス電源供給部１６に
よりハイレベルにプルアップされ、これらのトランジス
タはオフ状態となる。これにより、各記憶ノードとビッ
ト線対とは分離状態となる。ただし、ｐ型ＭＯＳトラン
ジスタＱｐ１０３およびｐ型ＭＯＳトランジスタＱｐ１
０４の漏れ電流は、ｎ型ＭＯＳトランジスタＱｎ１０２
およびｎ型ＭＯＳトランジスタＱｎ１０１より例えば１
００倍程度大きくなるように設定されており、ｎ型ＭＯ
ＳトランジスタＱｎ１０２およびｎ型ＭＯＳトランジス
タＱｎ１０１のゲートにはこの漏れ電流が供給される。
これにより記憶データは一定に保持される。すなわち、
ｐ型ＭＯＳトランジスタＱｐ１０３およびｐ型ＭＯＳト
ランジスタＱｐ１０４は、記憶素子の記憶状態を保持す
る負荷トランジスタとしての役割も果している。
【０１３６】ＣＡＭセルの記憶データが読み出される場
合、ビット線ＢＬおよびビット線／ＢＬはデータ電源供
給部１７によってあらかじめ電源電圧Ｖｃｃにプルアッ
プされており、この状態でアドレス制御部１１に選択さ
れたワード線ＷＬが基準電位にプルダウンされる。これ
により、ｐ型ＭＯＳトランジスタＱｐ１０３およびｐ型
ＭＯＳトランジスタＱｐ１０４がオン状態となり、ＣＡ
Ｍセルの記憶データに応じてビット線ＢＬおよびビット
線／ＢＬの電圧が変動する。例えば記憶ノードＮ１０１
がハイレベルで記憶ノードＮ１０２がローレベルの場
合、ビット線ＢＬと記憶ノードＮ１０１はほぼ等しい電
圧であり、またｎ型ＭＯＳトランジスタＱｎ１０２がオ
フ状態なので、ｐ型ＭＯＳトランジスタＱｐ１０３に電
流は流れずビット線ＢＬの電位は電源電圧Ｖｃｃのまま
変化しない。一方、ビット線／ＢＬは記憶ノードＮ１０
２に比べて電圧が高く、またｎ型ＭＯＳトランジスタＱ
ｎ１０１がオン状態なので、ビット線／ＢＬから記憶ノ
ードＮ１０２へ電流が流れてビット線／ＢＬの電位は低
下する。このビット線ＢＬとビット線／ＢＬとの電位差
（または電流差）がデータ入出力部１３の読み出し用差
動増幅回路によって増幅され、論理値‘１’または論理
値‘０’のデータとしてデータラインに出力される。
合、ビット線ＢＬおよびビット線／ＢＬはデータ電源供
給部１７によってあらかじめ電源電圧Ｖｃｃにプルアッ
プされており、この状態でアドレス制御部１１に選択さ
れたワード線ＷＬが基準電位にプルダウンされる。これ
により、ｐ型ＭＯＳトランジスタＱｐ１０３およびｐ型
ＭＯＳトランジスタＱｐ１０４がオン状態となり、ＣＡ
Ｍセルの記憶データに応じてビット線ＢＬおよびビット
線／ＢＬの電圧が変動する。例えば記憶ノードＮ１０１
がハイレベルで記憶ノードＮ１０２がローレベルの場
合、ビット線ＢＬと記憶ノードＮ１０１はほぼ等しい電
圧であり、またｎ型ＭＯＳトランジスタＱｎ１０２がオ
フ状態なので、ｐ型ＭＯＳトランジスタＱｐ１０３に電
流は流れずビット線ＢＬの電位は電源電圧Ｖｃｃのまま
変化しない。一方、ビット線／ＢＬは記憶ノードＮ１０
２に比べて電圧が高く、またｎ型ＭＯＳトランジスタＱ
ｎ１０１がオン状態なので、ビット線／ＢＬから記憶ノ
ードＮ１０２へ電流が流れてビット線／ＢＬの電位は低
下する。このビット線ＢＬとビット線／ＢＬとの電位差
（または電流差）がデータ入出力部１３の読み出し用差
動増幅回路によって増幅され、論理値‘１’または論理
値‘０’のデータとしてデータラインに出力される。
【０１３７】ＣＡＭセルに記憶データが書き込まれる場
合には、データ入出力部１３に入力される書き込みデー
タに応じて、ビット線ＢＬおよびビット線／ＢＬの何れ
か一方が基準電位にプルダウンされ、他方が電源電圧Ｖ
ｃｃにプルアップされる。この状態で、アドレス制御部
１１により選択されたワード線ＷＬがローレベルに設定
されることにより、ｐ型ＭＯＳトランジスタＱｐ１０３
およびｐ型ＭＯＳトランジスタＱｐ１０４がオン状態と
なり、記憶ノードＮ１０１および記憶ノードＮ１０２の
レベルが書き込みデータに応じたレベルに設定される。
合には、データ入出力部１３に入力される書き込みデー
タに応じて、ビット線ＢＬおよびビット線／ＢＬの何れ
か一方が基準電位にプルダウンされ、他方が電源電圧Ｖ
ｃｃにプルアップされる。この状態で、アドレス制御部
１１により選択されたワード線ＷＬがローレベルに設定
されることにより、ｐ型ＭＯＳトランジスタＱｐ１０３
およびｐ型ＭＯＳトランジスタＱｐ１０４がオン状態と
なり、記憶ノードＮ１０１および記憶ノードＮ１０２の
レベルが書き込みデータに応じたレベルに設定される。
【０１３８】ＣＡＭセルの記憶データと検索データとの
一致検索が行われる場合には、ワード線ＷＬがアドレス
電源供給部１６により電源電圧Ｖｃｃにプルアップされ
た非活性状態において、データ入出力部１３に入力され
る検索データの値に応じて、ビット線ＢＬまたはビット
線／ＢＬの何れか一方が基準電位にプルダウンされ、他
方が電源電圧Ｖｃｃにプルアップされる。またことの
き、不一致検出線ＭＬもアドレス電源供給部１６によっ
て電源電圧Ｖｃｃにプルアップされる。
一致検索が行われる場合には、ワード線ＷＬがアドレス
電源供給部１６により電源電圧Ｖｃｃにプルアップされ
た非活性状態において、データ入出力部１３に入力され
る検索データの値に応じて、ビット線ＢＬまたはビット
線／ＢＬの何れか一方が基準電位にプルダウンされ、他
方が電源電圧Ｖｃｃにプルアップされる。またことの
き、不一致検出線ＭＬもアドレス電源供給部１６によっ
て電源電圧Ｖｃｃにプルアップされる。
【０１３９】ここで、検索データと記憶データを具体的
に示しながら、この２値ＣＡＭセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘１’の場合にビット線ＢＬがハイレベル、ビット線／
ＢＬがローレベルにそれぞれ設定され、検索データが論
理値‘０’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、ＣＡＭセルの記憶データが
論理値‘１’の場合に記憶ノードＮ１０１がハイレベ
ル、記憶ノードＮ１０２がローレベルになり、記憶デー
タが論理値‘０’の場合にはその逆のレベルが各ノード
に保持されるものとする。
に示しながら、この２値ＣＡＭセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘１’の場合にビット線ＢＬがハイレベル、ビット線／
ＢＬがローレベルにそれぞれ設定され、検索データが論
理値‘０’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、ＣＡＭセルの記憶データが
論理値‘１’の場合に記憶ノードＮ１０１がハイレベ
ル、記憶ノードＮ１０２がローレベルになり、記憶デー
タが論理値‘０’の場合にはその逆のレベルが各ノード
に保持されるものとする。
【０１４０】例えばビット線から入力される検索データ
が論理値‘１’で、記憶データが論理値‘０’の場合、
記憶ノードＮ１０１がローレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ１０６がオフ状態となり、記憶ノード
Ｎ１０２がハイレベルになるためｎ型ＭＯＳトランジス
タＱｎ１０５がオン状態となる。したがって、ノードＮ
１０３にはビット線ＢＬからｎ型ＭＯＳトランジスタＱ
ｎ１０５を介して正電荷が供給されてハイレベルに充電
されるため、ｎ型ＭＯＳトランジスタＱｎ１０７はオン
状態となり、不一致検出線ＭＬはローレベルになる。検
索データが論理値‘０’、記憶データが論理値‘１’の
場合には、ｎ型ＭＯＳトランジスタＱｎ１０５がオフ状
態、ｎ型ＭＯＳトランジスタＱｎ１０６がオン状態とな
って、不一致検出線ＭＬは同様にローレベルとなる。
が論理値‘１’で、記憶データが論理値‘０’の場合、
記憶ノードＮ１０１がローレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ１０６がオフ状態となり、記憶ノード
Ｎ１０２がハイレベルになるためｎ型ＭＯＳトランジス
タＱｎ１０５がオン状態となる。したがって、ノードＮ
１０３にはビット線ＢＬからｎ型ＭＯＳトランジスタＱ
ｎ１０５を介して正電荷が供給されてハイレベルに充電
されるため、ｎ型ＭＯＳトランジスタＱｎ１０７はオン
状態となり、不一致検出線ＭＬはローレベルになる。検
索データが論理値‘０’、記憶データが論理値‘１’の
場合には、ｎ型ＭＯＳトランジスタＱｎ１０５がオフ状
態、ｎ型ＭＯＳトランジスタＱｎ１０６がオン状態とな
って、不一致検出線ＭＬは同様にローレベルとなる。
【０１４１】検索データおよび記憶データがともに論理
値‘１’の場合には、記憶ノードＮ１０２がローレベル
となるためｎ型ＭＯＳトランジスタＱｎ１０５がオフ状
態になり、記憶ノードＮ１０１がハイレベルとなるため
ｎ型ＭＯＳトランジスタＱｎ１０６がオン状態になる。
このときビット線／ＢＬはローレベルであるためノード
Ｎ１０３はローレベルとなり、ｎ型ＭＯＳトランジスタ
Ｑｎ１０７はオフ状態となって、不一致検出線ＭＬはハ
イレベルとなる。検索データおよび記憶データがともに
論理値‘０’の場合には、ｎ型ＭＯＳトランジスタＱｎ
１０５がオン状態、ｎ型ＭＯＳトランジスタＱｎ１０６
がオフ状態になる。このときビット線ＢＬがローレベル
であるためノードＮ１０３はローレベルとなり、不一致
検出線ＭＬは同様にハイレベルとなる。
値‘１’の場合には、記憶ノードＮ１０２がローレベル
となるためｎ型ＭＯＳトランジスタＱｎ１０５がオフ状
態になり、記憶ノードＮ１０１がハイレベルとなるため
ｎ型ＭＯＳトランジスタＱｎ１０６がオン状態になる。
このときビット線／ＢＬはローレベルであるためノード
Ｎ１０３はローレベルとなり、ｎ型ＭＯＳトランジスタ
Ｑｎ１０７はオフ状態となって、不一致検出線ＭＬはハ
イレベルとなる。検索データおよび記憶データがともに
論理値‘０’の場合には、ｎ型ＭＯＳトランジスタＱｎ
１０５がオン状態、ｎ型ＭＯＳトランジスタＱｎ１０６
がオフ状態になる。このときビット線ＢＬがローレベル
であるためノードＮ１０３はローレベルとなり、不一致
検出線ＭＬは同様にハイレベルとなる。
【０１４２】このように、記憶データと検索データとが
不一致の場合に不一致検出線ＭＬは活性化されてローレ
ベルとなり、一致している場合にはハイレベルとなる。
また、共通の不一致検出線ＭＬと、これに並列接続され
た複数のＣＡＭセルのｎ型ＭＯＳトランジスタＱｎ１０
７とによって一種のＮＯＲ回路が形成されており、この
複数のＣＡＭセルに１つでも記憶データと検索データと
が不一致になるＣＡＭセルがあると、共通の不一致検出
線ＭＬは活性化されてローレベルになる。したがって、
ＣＡＭセルアレイの全ての不一致検出線ＭＬの中からハ
イレベルの不一致検出線ＭＬを検索するだけで、全ての
記憶データの中から検索データと一致する記憶データの
アドレスを検索できる。
不一致の場合に不一致検出線ＭＬは活性化されてローレ
ベルとなり、一致している場合にはハイレベルとなる。
また、共通の不一致検出線ＭＬと、これに並列接続され
た複数のＣＡＭセルのｎ型ＭＯＳトランジスタＱｎ１０
７とによって一種のＮＯＲ回路が形成されており、この
複数のＣＡＭセルに１つでも記憶データと検索データと
が不一致になるＣＡＭセルがあると、共通の不一致検出
線ＭＬは活性化されてローレベルになる。したがって、
ＣＡＭセルアレイの全ての不一致検出線ＭＬの中からハ
イレベルの不一致検出線ＭＬを検索するだけで、全ての
記憶データの中から検索データと一致する記憶データの
アドレスを検索できる。
【０１４３】以上説明したように、図９に示す２値ＣＡ
Ｍセルによれば、図２５および図２６に示す従来の２値
ＣＡＭと同等の動作が可能でありり、さらに、図２５お
よび図２６の２値ＣＡＭセルと比較して、使用するトラ
ンジスタの数を９個から７個に削減できる。すなわち、
約４分の１のセル面積を削減でき、回路の集積度を向上
させることができる。
Ｍセルによれば、図２５および図２６に示す従来の２値
ＣＡＭと同等の動作が可能でありり、さらに、図２５お
よび図２６の２値ＣＡＭセルと比較して、使用するトラ
ンジスタの数を９個から７個に削減できる。すなわち、
約４分の１のセル面積を削減でき、回路の集積度を向上
させることができる。
【０１４４】また、図９に示す２値ＣＡＭセルは、記憶
ノードを電源電圧Ｖｃｃへプルアップする負荷トランジ
スタ（図２５におけるｐ型ＭＯＳトランジスタＱｐ１お
よびｐ型ＭＯＳトランジスタＱｐ３、図２６におけるｐ
型ＭＯＳトランジスタＱｐ１０およびｐ型ＭＯＳトラン
ジスタＱｐ１２）が省略されているため、データの書き
込み速度が高速化し、データの読み出し速度が低速化す
る。通常の連想メモリの使用方法ではデータの書き込み
と一致検索が多く行なわれ、データの読み込みはほとん
ど行なわれないので、書き込み速度が高速化することに
より全体的な動作速度を高速化させることができる。
ノードを電源電圧Ｖｃｃへプルアップする負荷トランジ
スタ（図２５におけるｐ型ＭＯＳトランジスタＱｐ１お
よびｐ型ＭＯＳトランジスタＱｐ３、図２６におけるｐ
型ＭＯＳトランジスタＱｐ１０およびｐ型ＭＯＳトラン
ジスタＱｐ１２）が省略されているため、データの書き
込み速度が高速化し、データの読み出し速度が低速化す
る。通常の連想メモリの使用方法ではデータの書き込み
と一致検索が多く行なわれ、データの読み込みはほとん
ど行なわれないので、書き込み速度が高速化することに
より全体的な動作速度を高速化させることができる。
【０１４５】ただし、図９に示す２値ＣＡＭセルは、図
２４に示す４トランジスタ型のＳＲＡＭセルと同等の構
成を有する記憶回路（ｎ型ＭＯＳトランジスタＱｎ１０
１、ｎ型ＭＯＳトランジスタＱｎ１０２、ｐ型ＭＯＳト
ランジスタＱｐ１０３およびｐ型ＭＯＳトランジスタＱ
ｐ１０４）を有しているため、第１の実施形態において
説明したように、特に低い電源電圧において、読み出し
時のＳＮＭが減少する問題がある。
２４に示す４トランジスタ型のＳＲＡＭセルと同等の構
成を有する記憶回路（ｎ型ＭＯＳトランジスタＱｎ１０
１、ｎ型ＭＯＳトランジスタＱｎ１０２、ｐ型ＭＯＳト
ランジスタＱｐ１０３およびｐ型ＭＯＳトランジスタＱ
ｐ１０４）を有しているため、第１の実施形態において
説明したように、特に低い電源電圧において、読み出し
時のＳＮＭが減少する問題がある。
【０１４６】そこで、データの読み出し期間において、
ビット線ＢＬおよびビット線／ＢＬのプルアップ電圧が
通常の電源電圧Ｖｃｃより高い電圧となるような制御
を、データ電源供給部１７に行わせても良い。
ビット線ＢＬおよびビット線／ＢＬのプルアップ電圧が
通常の電源電圧Ｖｃｃより高い電圧となるような制御
を、データ電源供給部１７に行わせても良い。
【０１４７】図１０は、そのようなデータ電源供給部１
７の構成例を示す回路図である。図１０の例において、
データ電源供給部１７は、ｐ型ＭＯＳトランジスタＱｐ
１７１〜ｐ型ＭＯＳトランジスタＱｐ１７４、およびタ
イミング制御部１７１を含んでいる。その他、図１０と
図９の同一符号は同一の構成要素を示している。なお、
図１０の例では、１対のビット線対に対応するデータ電
源供給部１７の回路例を示しており、特に図示していな
いが、他のビット線対についても同様な回路がそれぞれ
設けられる。
７の構成例を示す回路図である。図１０の例において、
データ電源供給部１７は、ｐ型ＭＯＳトランジスタＱｐ
１７１〜ｐ型ＭＯＳトランジスタＱｐ１７４、およびタ
イミング制御部１７１を含んでいる。その他、図１０と
図９の同一符号は同一の構成要素を示している。なお、
図１０の例では、１対のビット線対に対応するデータ電
源供給部１７の回路例を示しており、特に図示していな
いが、他のビット線対についても同様な回路がそれぞれ
設けられる。
【０１４８】図１０に示すように、各ビット線対は、ｐ
型ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラ
ンジスタＱｐ１７２を介して昇圧電圧ＶｃｃＸに接続さ
れており、ｐ型ＭＯＳトランジスタＱｐ１７１およびｐ
型ＭＯＳトランジスタＱｐ１７２のゲートにはタイミン
グ制御部１７１のゲート信号ＲＥＡＤ１が入力されてい
る。
型ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラ
ンジスタＱｐ１７２を介して昇圧電圧ＶｃｃＸに接続さ
れており、ｐ型ＭＯＳトランジスタＱｐ１７１およびｐ
型ＭＯＳトランジスタＱｐ１７２のゲートにはタイミン
グ制御部１７１のゲート信号ＲＥＡＤ１が入力されてい
る。
【０１４９】また、各ビット線対は、ｐ型ＭＯＳトラン
ジスタＱｐ１７３およびｐ型ＭＯＳトランジスタＱｐ１
７４を介して電源電圧Ｖｃｃに接続されており、ｐ型Ｍ
ＯＳトランジスタＱｐ１７３およびｐ型ＭＯＳトランジ
スタＱｐ１７４のゲートには、タイミング制御部１７１
のゲート信号ＲＥＡＤ２が入力されている。
ジスタＱｐ１７３およびｐ型ＭＯＳトランジスタＱｐ１
７４を介して電源電圧Ｖｃｃに接続されており、ｐ型Ｍ
ＯＳトランジスタＱｐ１７３およびｐ型ＭＯＳトランジ
スタＱｐ１７４のゲートには、タイミング制御部１７１
のゲート信号ＲＥＡＤ２が入力されている。
【０１５０】タイミング制御部１７１は、データの読み
出し時にアクティブとなる制御信号ＲＥＡＤを受けて、
データの読み出し期間にゲート信号ＲＥＡＤ１をローレ
ベルに設定するとともに、ゲート信号ＲＥＡＤ２をハイ
レベルに設定する。これにより、ｐ型ＭＯＳトランジス
タＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１７２
がオン状態、ｐ型ＭＯＳトランジスタＱｐ１７３および
ｐ型ＭＯＳトランジスタＱｐ１７４がオフ状態となっ
て、各ビット線対は昇圧電圧ＶｃｃＸに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号ＲＥＡＤ１をハイレベル（昇圧電圧Ｖ
ｃｃＸ）に設定するとともに、ゲート信号ＲＥＡＤ２を
ローレベルに設定する。これにより、ｐ型ＭＯＳトラン
ジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１
７２がオフ状態、ｐ型ＭＯＳトランジスタＱｐ１７３お
よびｐ型ＭＯＳトランジスタＱｐ１７４がオン状態とな
って、各ビット線対は電源電圧Ｖｃｃに接続される。
出し時にアクティブとなる制御信号ＲＥＡＤを受けて、
データの読み出し期間にゲート信号ＲＥＡＤ１をローレ
ベルに設定するとともに、ゲート信号ＲＥＡＤ２をハイ
レベルに設定する。これにより、ｐ型ＭＯＳトランジス
タＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１７２
がオン状態、ｐ型ＭＯＳトランジスタＱｐ１７３および
ｐ型ＭＯＳトランジスタＱｐ１７４がオフ状態となっ
て、各ビット線対は昇圧電圧ＶｃｃＸに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号ＲＥＡＤ１をハイレベル（昇圧電圧Ｖ
ｃｃＸ）に設定するとともに、ゲート信号ＲＥＡＤ２を
ローレベルに設定する。これにより、ｐ型ＭＯＳトラン
ジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１
７２がオフ状態、ｐ型ＭＯＳトランジスタＱｐ１７３お
よびｐ型ＭＯＳトランジスタＱｐ１７４がオン状態とな
って、各ビット線対は電源電圧Ｖｃｃに接続される。
【０１５１】このように、データの読み出し期間におい
て、ビット線ＢＬおよびビット線／ＢＬのプルアップ電
圧が、データ保持期間の電圧（電源電圧Ｖｃｃ）より高
い昇圧電圧ＶｃｃＸに設定されることにより、データ読
み出し時におけるＣＡＭセルの電源電圧が見かけ上高く
なり、ＳＮＭが増大する。これにより、ＣＡＭの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
て、ビット線ＢＬおよびビット線／ＢＬのプルアップ電
圧が、データ保持期間の電圧（電源電圧Ｖｃｃ）より高
い昇圧電圧ＶｃｃＸに設定されることにより、データ読
み出し時におけるＣＡＭセルの電源電圧が見かけ上高く
なり、ＳＮＭが増大する。これにより、ＣＡＭの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
【０１５２】また、ゲート信号ＲＥＡＤ１およびゲート
信号ＲＥＡＤ２のタイミングは、例えば図３ｂや図４ｂ
に示すように設定される。図３ｂのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、ｐ
型ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラ
ンジスタＱｐ１７２と、ｐ型ＭＯＳトランジスタＱｐ１
７３およびｐ型ＭＯＳトランジスタＱｐ１７４がともに
オン状態となるので、各メモリセルに対する電荷の供給
が確実に行われ、メモリセルの記憶状態を確実に保持さ
せることができる。また、図４ｂのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、ｐ
型ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラ
ンジスタＱｐ１７２と、ｐ型ＭＯＳトランジスタＱｐ１
７３およびｐ型ＭＯＳトランジスタＱｐ１７４がともに
オフ状態となるので、電源Ｖｃｃと昇圧電源ＶｃｃＸと
が導通状態とならず、図３ｂのタイミングに比べて消費
電力を低減させることができる。
信号ＲＥＡＤ２のタイミングは、例えば図３ｂや図４ｂ
に示すように設定される。図３ｂのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、ｐ
型ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラ
ンジスタＱｐ１７２と、ｐ型ＭＯＳトランジスタＱｐ１
７３およびｐ型ＭＯＳトランジスタＱｐ１７４がともに
オン状態となるので、各メモリセルに対する電荷の供給
が確実に行われ、メモリセルの記憶状態を確実に保持さ
せることができる。また、図４ｂのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、ｐ
型ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラ
ンジスタＱｐ１７２と、ｐ型ＭＯＳトランジスタＱｐ１
７３およびｐ型ＭＯＳトランジスタＱｐ１７４がともに
オフ状態となるので、電源Ｖｃｃと昇圧電源ＶｃｃＸと
が導通状態とならず、図３ｂのタイミングに比べて消費
電力を低減させることができる。
【０１５３】＜第３の実施形態＞次に、本発明の第３の
実施形態について説明する。上述した第２の実施形態と
第３の実施形態との相違点は、ＣＡＭセルにおいて不一
致検出線ＭＬに一致検索結果を出力する論理回路部分の
構成が異なる点にある。なお、連想メモリの全体構成に
ついては図８と同様であるので、これらの説明について
は割愛し、以下、２値ＣＡＭセルについて図１１を参照
しながら説明する。
実施形態について説明する。上述した第２の実施形態と
第３の実施形態との相違点は、ＣＡＭセルにおいて不一
致検出線ＭＬに一致検索結果を出力する論理回路部分の
構成が異なる点にある。なお、連想メモリの全体構成に
ついては図８と同様であるので、これらの説明について
は割愛し、以下、２値ＣＡＭセルについて図１１を参照
しながら説明する。
【０１５４】図１１は、本発明の第３の実施形態に係る
２値ＣＡＭセルの構成例を示す回路図である。図１１に
おいて、符号Ｑｐ２０３および符号Ｑｐ２０４はｐ型Ｍ
ＯＳトランジスタを、符号Ｑｎ２０１、符号Ｑｎ２０２
および符号Ｑｎ２０５〜符号Ｑｎ２０７はｎ型ＭＯＳト
ランジスタを、符号ＷＬはワード線を、符号ＢＬおよび
符号／ＢＬはビット線対を、符号ＭＬは不一致検出線を
それぞれ示している。
２値ＣＡＭセルの構成例を示す回路図である。図１１に
おいて、符号Ｑｐ２０３および符号Ｑｐ２０４はｐ型Ｍ
ＯＳトランジスタを、符号Ｑｎ２０１、符号Ｑｎ２０２
および符号Ｑｎ２０５〜符号Ｑｎ２０７はｎ型ＭＯＳト
ランジスタを、符号ＷＬはワード線を、符号ＢＬおよび
符号／ＢＬはビット線対を、符号ＭＬは不一致検出線を
それぞれ示している。
【０１５５】ｎ型ＭＯＳトランジスタＱｎ２０２は、記
憶ノードＮ２０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ２０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ２０１は、記憶
ノードＮ２０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ２０１に接続され
ている。
憶ノードＮ２０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ２０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ２０１は、記憶
ノードＮ２０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ２０１に接続され
ている。
【０１５６】ｐ型ＭＯＳトランジスタＱｐ２０３は、ビ
ット線ＢＬと記憶ノードＮ２０１との間にソース−ドレ
イン端子が接続されており、ゲートがワード線ＷＬに接
続されている。ｐ型ＭＯＳトランジスタＱｐ２０４は、
ビット線／ＢＬと記憶ノードＮ２０２との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
ット線ＢＬと記憶ノードＮ２０１との間にソース−ドレ
イン端子が接続されており、ゲートがワード線ＷＬに接
続されている。ｐ型ＭＯＳトランジスタＱｐ２０４は、
ビット線／ＢＬと記憶ノードＮ２０２との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
【０１５７】ｎ型ＭＯＳトランジスタＱｎ２０５および
ｎ型ＭＯＳトランジスタＱｎ２０６は、ノードＮ２０３
を接続中点として、ビット線ＢＬとビット線／ＢＬとの
間にソース−ドレイン端子が直列に接続されている。ま
た、ｎ型ＭＯＳトランジスタＱｎ２０５のゲートは記憶
ノードＮ２０１に接続され、ｎ型ＭＯＳトランジスタＱ
ｎ２０６のゲートは記憶ノードＮ２０２に接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ２０７は、ゲートがノ
ードＮ２０３に接続され、ソース−ドレイン端子が不一
致検出線ＭＬ上に直列に挿入されている。
ｎ型ＭＯＳトランジスタＱｎ２０６は、ノードＮ２０３
を接続中点として、ビット線ＢＬとビット線／ＢＬとの
間にソース−ドレイン端子が直列に接続されている。ま
た、ｎ型ＭＯＳトランジスタＱｎ２０５のゲートは記憶
ノードＮ２０１に接続され、ｎ型ＭＯＳトランジスタＱ
ｎ２０６のゲートは記憶ノードＮ２０２に接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ２０７は、ゲートがノ
ードＮ２０３に接続され、ソース−ドレイン端子が不一
致検出線ＭＬ上に直列に挿入されている。
【０１５８】上述した構成を有する、図１１の２値ＣＡ
Ｍセルの動作について説明する。図９に示したＣＡＭセ
ルと同様に、ｎ型ＭＯＳトランジスタＱｎ２０２による
インバータとｎ型ＭＯＳトランジスタＱｎ２０１による
インバータとがリング状に入出力を接続された回路によ
って、１ビットのデータの記憶が可能な記憶回路が構成
される。例えば、記憶ノードＮ２０１がハイレベルで記
憶ノードＮ２０２がローレベルの状態を論理値‘1’、
記憶ノードＮ２０１がローレベルで記憶ノードＮ２０２
がハイレベルの状態を論理値‘０’として記憶する記憶
回路が構成される。また、ｐ型ＭＯＳトランジスタＱｐ
２０３およびｐ型ＭＯＳトランジスタＱｐ２０４は、ビ
ット線ＢＬおよびビット線／ＢＬから各記憶ノードへの
アクセスを制御する。この記憶回路に対する記憶データ
の読み出し動作および書き込み動作は、上述した図９の
２値ＣＡＭセルと同様であるので、これらの動作説明は
省略する。以下、一致検索動作について説明する。
Ｍセルの動作について説明する。図９に示したＣＡＭセ
ルと同様に、ｎ型ＭＯＳトランジスタＱｎ２０２による
インバータとｎ型ＭＯＳトランジスタＱｎ２０１による
インバータとがリング状に入出力を接続された回路によ
って、１ビットのデータの記憶が可能な記憶回路が構成
される。例えば、記憶ノードＮ２０１がハイレベルで記
憶ノードＮ２０２がローレベルの状態を論理値‘1’、
記憶ノードＮ２０１がローレベルで記憶ノードＮ２０２
がハイレベルの状態を論理値‘０’として記憶する記憶
回路が構成される。また、ｐ型ＭＯＳトランジスタＱｐ
２０３およびｐ型ＭＯＳトランジスタＱｐ２０４は、ビ
ット線ＢＬおよびビット線／ＢＬから各記憶ノードへの
アクセスを制御する。この記憶回路に対する記憶データ
の読み出し動作および書き込み動作は、上述した図９の
２値ＣＡＭセルと同様であるので、これらの動作説明は
省略する。以下、一致検索動作について説明する。
【０１５９】ＣＡＭセルの記憶データと検索データとの
一致検索が行われる場合、ワード線ＷＬがアドレス電源
供給部１６により電源電圧Ｖｃｃにプルアップされた状
態において、データ入出力部１３に入力される検索デー
タの値に応じて、ビット線ＢＬまたはビット線／ＢＬの
何れか一方が基準電位にプルダウンされ、他方が電源電
圧Ｖｃｃにプルアップされる。またこのとき、不一致検
出線ＭＬにはアドレス電源供給部１６によって電流が供
給されている。例えば、不一致検出線ＭＬの一方の端が
電源電圧Ｖｃｃにプルアップされ、他方の端が定電流回
路や抵抗等の負荷により基準電位に接続されることによ
り、不一致検出線ＭＬに電流が供給される。
一致検索が行われる場合、ワード線ＷＬがアドレス電源
供給部１６により電源電圧Ｖｃｃにプルアップされた状
態において、データ入出力部１３に入力される検索デー
タの値に応じて、ビット線ＢＬまたはビット線／ＢＬの
何れか一方が基準電位にプルダウンされ、他方が電源電
圧Ｖｃｃにプルアップされる。またこのとき、不一致検
出線ＭＬにはアドレス電源供給部１６によって電流が供
給されている。例えば、不一致検出線ＭＬの一方の端が
電源電圧Ｖｃｃにプルアップされ、他方の端が定電流回
路や抵抗等の負荷により基準電位に接続されることによ
り、不一致検出線ＭＬに電流が供給される。
【０１６０】例えばビット線から入力される検索データ
が論理値‘１’で、記憶データが論理値‘０’の場合、
記憶ノードＮ２０１がローレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ２０５がオフ状態となり、記憶ノード
Ｎ２０２がハイレベルになるためｎ型ＭＯＳトランジス
タＱｎ２０６がオン状態となる。このときビット線／Ｂ
ＬがローレベルであるためノードＮ２０３はローレベル
となり、ｎ型ＭＯＳトランジスタＱｎ２０７がオフ状態
となって、不一致検出線ＭＬに流れる電流が遮断され
る。検索データが論理値‘０’、記憶データが論理値
‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ２０６
がオフ状態、ｎ型ＭＯＳトランジスタＱｎ２０５がオン
状態となる。このときビット線ＢＬがローレベルである
ためノードＮ２０３はローレベルとなり、ｎ型ＭＯＳト
ランジスタＱｎ２０７はオフ状態となって、同様に不一
致検出線ＭＬに流れる電流は遮断される。
が論理値‘１’で、記憶データが論理値‘０’の場合、
記憶ノードＮ２０１がローレベルとなるためｎ型ＭＯＳ
トランジスタＱｎ２０５がオフ状態となり、記憶ノード
Ｎ２０２がハイレベルになるためｎ型ＭＯＳトランジス
タＱｎ２０６がオン状態となる。このときビット線／Ｂ
ＬがローレベルであるためノードＮ２０３はローレベル
となり、ｎ型ＭＯＳトランジスタＱｎ２０７がオフ状態
となって、不一致検出線ＭＬに流れる電流が遮断され
る。検索データが論理値‘０’、記憶データが論理値
‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ２０６
がオフ状態、ｎ型ＭＯＳトランジスタＱｎ２０５がオン
状態となる。このときビット線ＢＬがローレベルである
ためノードＮ２０３はローレベルとなり、ｎ型ＭＯＳト
ランジスタＱｎ２０７はオフ状態となって、同様に不一
致検出線ＭＬに流れる電流は遮断される。
【０１６１】検索データおよび記憶データがともに論理
値‘１’の場合には、記憶ノードＮ２０２がローレベル
となるためｎ型ＭＯＳトランジスタＱｎ２０６がオフ状
態になり、記憶ノードＮ２０１がハイレベルとなるため
ｎ型ＭＯＳトランジスタＱｎ２０５がオン状態になる。
このときビット線ＢＬはハイレベルであるためノードＮ
２０３はハイレベルとなり、ｎ型ＭＯＳトランジスタＱ
ｎ２０７はオン状態となって、不一致検出線ＭＬの電流
は遮断されない。検索データおよび記憶データがともに
論理値‘０’の場合には、ｎ型ＭＯＳトランジスタＱｎ
２０６がオン状態、ｎ型ＭＯＳトランジスタＱｎ２０５
がオフ状態になる。このときビット線／ＢＬがハイレベ
ルであるためノードＮ２０３はハイレベルとなり、ｎ型
ＭＯＳトランジスタＱｎ２０７がオン状態となって、同
様に不一致検出線ＭＬの電流は遮断されない。
値‘１’の場合には、記憶ノードＮ２０２がローレベル
となるためｎ型ＭＯＳトランジスタＱｎ２０６がオフ状
態になり、記憶ノードＮ２０１がハイレベルとなるため
ｎ型ＭＯＳトランジスタＱｎ２０５がオン状態になる。
このときビット線ＢＬはハイレベルであるためノードＮ
２０３はハイレベルとなり、ｎ型ＭＯＳトランジスタＱ
ｎ２０７はオン状態となって、不一致検出線ＭＬの電流
は遮断されない。検索データおよび記憶データがともに
論理値‘０’の場合には、ｎ型ＭＯＳトランジスタＱｎ
２０６がオン状態、ｎ型ＭＯＳトランジスタＱｎ２０５
がオフ状態になる。このときビット線／ＢＬがハイレベ
ルであるためノードＮ２０３はハイレベルとなり、ｎ型
ＭＯＳトランジスタＱｎ２０７がオン状態となって、同
様に不一致検出線ＭＬの電流は遮断されない。
【０１６２】このように、記憶データと検索データとが
不一致の場合に不一致検出線ＭＬの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線ＭＬと、これに並列接続された複数のＣＡＭセル
のｎ型ＭＯＳトランジスタＱｎ２０７とによって一種の
ＮＡＮＤ回路が形成されており、この複数のＣＡＭセル
に１つでも記憶データと検索データとが不一致になるＣ
ＡＭセルがあると、共通の不一致検出線ＭＬが活性化さ
れて電流が遮断される。したがって、ＣＡＭセルアレイ
の全ての不一致検出線ＭＬの中から、電流が遮断されて
いない不一致検出線ＭＬを検索するだけで、全記憶デー
タから検索データと一致する記憶データのアドレスを検
索できる。なお、不一致検出線ＭＬに流れる電流の有無
は、例えばアドレス電源供給部１６によって不一致検出
線ＭＬの一方の端を電源電圧Ｖｃｃにプルアップさせる
とともに、他方の端と基準電位との間に定電流回路や抵
抗等の負荷を接続させて、この負荷の両端の電圧を調べ
ることにより判定できる。
不一致の場合に不一致検出線ＭＬの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線ＭＬと、これに並列接続された複数のＣＡＭセル
のｎ型ＭＯＳトランジスタＱｎ２０７とによって一種の
ＮＡＮＤ回路が形成されており、この複数のＣＡＭセル
に１つでも記憶データと検索データとが不一致になるＣ
ＡＭセルがあると、共通の不一致検出線ＭＬが活性化さ
れて電流が遮断される。したがって、ＣＡＭセルアレイ
の全ての不一致検出線ＭＬの中から、電流が遮断されて
いない不一致検出線ＭＬを検索するだけで、全記憶デー
タから検索データと一致する記憶データのアドレスを検
索できる。なお、不一致検出線ＭＬに流れる電流の有無
は、例えばアドレス電源供給部１６によって不一致検出
線ＭＬの一方の端を電源電圧Ｖｃｃにプルアップさせる
とともに、他方の端と基準電位との間に定電流回路や抵
抗等の負荷を接続させて、この負荷の両端の電圧を調べ
ることにより判定できる。
【０１６３】以上説明したように、図１１に示す２値Ｃ
ＡＭセルにおいても、図２５および図２６に示す従来の
２値ＣＡＭと同等の動作が可能であり、さらに、図２５
および図２６の２値ＣＡＭセルと比較して、使用するト
ランジスタの数を９個から７個に削減できる。すなわ
ち、約４分の１のセル面積を削減でき、回路の集積度を
向上させることができる。また図９のＣＡＭセルと同様
にデータの書き込み速度を高速化できるので、連想メモ
リの全体的な動作速度を高速化させることができる。
ＡＭセルにおいても、図２５および図２６に示す従来の
２値ＣＡＭと同等の動作が可能であり、さらに、図２５
および図２６の２値ＣＡＭセルと比較して、使用するト
ランジスタの数を９個から７個に削減できる。すなわ
ち、約４分の１のセル面積を削減でき、回路の集積度を
向上させることができる。また図９のＣＡＭセルと同様
にデータの書き込み速度を高速化できるので、連想メモ
リの全体的な動作速度を高速化させることができる。
【０１６４】また、図１１に示す２値ＣＡＭセルにおい
ても、図９の２値ＣＡＭセルと同様に、データの読み出
し期間において、ビット線ＢＬおよびビット線／ＢＬの
プルアップ電圧を通常の電源電圧Ｖｃｃより高い電圧に
昇圧させる制御をデータ電源供給部７に行わせても良
い。
ても、図９の２値ＣＡＭセルと同様に、データの読み出
し期間において、ビット線ＢＬおよびビット線／ＢＬの
プルアップ電圧を通常の電源電圧Ｖｃｃより高い電圧に
昇圧させる制御をデータ電源供給部７に行わせても良
い。
【０１６５】図１２は、そのようなデータ電源供給部１
７の構成例を示す回路図であり、図１２と、図１０およ
び図１１の同一符号は同一の構成要素を示している。図
１２においても、図１０と同様に、各ビット線はｐ型Ｍ
ＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトランジ
スタＱｐ１７２を介して昇圧電圧ＶｃｃＸに接続される
とともに、ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ
型ＭＯＳトランジスタＱｐ１７４を介して電源電圧Ｖｃ
ｃに接続される。そして、タイミング制御部１７１が生
成するゲート信号ＲＥＡＤ１およびゲート信号ＲＥＡＤ
２に応じて、データの読み出し期間に、ｐ型ＭＯＳトラ
ンジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ
１７２がオン状態、ｐ型ＭＯＳトランジスタＱｐ１７３
およびｐ型ＭＯＳトランジスタＱｐ１７４がオフ状態と
なって、各ビット線対は昇圧電圧ＶｃｃＸに接続され
る。データの保持期間には、ｐ型ＭＯＳトランジスタＱ
ｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１７２がオ
フ状態、ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ型
ＭＯＳトランジスタＱｐ１７４がオン状態となって、各
ビット線対は電源電圧Ｖｃｃに接続される。
７の構成例を示す回路図であり、図１２と、図１０およ
び図１１の同一符号は同一の構成要素を示している。図
１２においても、図１０と同様に、各ビット線はｐ型Ｍ
ＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトランジ
スタＱｐ１７２を介して昇圧電圧ＶｃｃＸに接続される
とともに、ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ
型ＭＯＳトランジスタＱｐ１７４を介して電源電圧Ｖｃ
ｃに接続される。そして、タイミング制御部１７１が生
成するゲート信号ＲＥＡＤ１およびゲート信号ＲＥＡＤ
２に応じて、データの読み出し期間に、ｐ型ＭＯＳトラ
ンジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ
１７２がオン状態、ｐ型ＭＯＳトランジスタＱｐ１７３
およびｐ型ＭＯＳトランジスタＱｐ１７４がオフ状態と
なって、各ビット線対は昇圧電圧ＶｃｃＸに接続され
る。データの保持期間には、ｐ型ＭＯＳトランジスタＱ
ｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１７２がオ
フ状態、ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ型
ＭＯＳトランジスタＱｐ１７４がオン状態となって、各
ビット線対は電源電圧Ｖｃｃに接続される。
【０１６６】このように、データの読み出し期間におい
て、ビット線ＢＬおよびビット線／ＢＬのプルアップ電
圧が、データ保持期間の電圧（電源電圧Ｖｃｃ）より高
い昇圧電圧ＶｃｃＸに設定されることにより、データ読
み出し時におけるＣＡＭセルの電源電圧が見かけ上高く
なり、ＳＮＭが増大する。これにより、ＣＡＭの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
て、ビット線ＢＬおよびビット線／ＢＬのプルアップ電
圧が、データ保持期間の電圧（電源電圧Ｖｃｃ）より高
い昇圧電圧ＶｃｃＸに設定されることにより、データ読
み出し時におけるＣＡＭセルの電源電圧が見かけ上高く
なり、ＳＮＭが増大する。これにより、ＣＡＭの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
【０１６７】また、ゲート信号ＲＥＡＤ１およびゲート
信号ＲＥＡＤ２のタイミングは、例えば図３ｂや図４ｂ
に示すように設定される。図３ｂのタイミングでは、メ
モリセルの記憶状態を確実に保持させることができ、図
４ｂのタイミングでは、図３ｂのタイミングに比べて消
費電力を低減させることができる。
信号ＲＥＡＤ２のタイミングは、例えば図３ｂや図４ｂ
に示すように設定される。図３ｂのタイミングでは、メ
モリセルの記憶状態を確実に保持させることができ、図
４ｂのタイミングでは、図３ｂのタイミングに比べて消
費電力を低減させることができる。
【０１６８】＜第４の実施形態＞次に、本発明の第４の
実施形態について説明する。上述した第２の実施形態お
よび第３の実施形態におけるＣＡＭセルは２値のデータ
を記憶するが、第３の実施形態におけるＣＡＭセルは、
２ビット分の記憶回路により３値のデータを記憶する。
また、第４の実施形態は、ワード線が２本になり、デー
タ線としてビット線対の他に検索データ線が追加される
点で、前述の実施形態と異なる。
実施形態について説明する。上述した第２の実施形態お
よび第３の実施形態におけるＣＡＭセルは２値のデータ
を記憶するが、第３の実施形態におけるＣＡＭセルは、
２ビット分の記憶回路により３値のデータを記憶する。
また、第４の実施形態は、ワード線が２本になり、デー
タ線としてビット線対の他に検索データ線が追加される
点で、前述の実施形態と異なる。
【０１６９】このような相違点のため、アドレス制御部
１１およびデータ入出力部１３の動作が、第２の実施形
態および第３の実施形態に対して若干異なる。すなわ
ち、アドレス制御部１１は、データ書き込み時におい
て、所望の書き込みアドレスに対応した２本のワード線
（ワード線ＷＬａおよびワード線ＷＬｂ）を、後述する
２つの記憶回路（第１の記憶回路および第２の記憶回
路）への書き込みに応じて独立に活性化する。データの
読み出し時には、所望の読み出しアドレスに対応した２
本のワード線を、第１の記憶回路または第２の記憶回路
からの読み出しに応じて独立に活性化する。データ保持
期間および一致検索時には、２本のワード線をともに非
活性化する。また、データ入出力部１３は、データ書き
込み時において、２本のワード線が活性化されるタイミ
ングに応じて、第１の記憶回路または第２の記憶回路へ
記憶させるデータを１ビットずつビット線対に出力す
る。データ読み出し時には、２本のワード線が活性化さ
れるタイミングに応じて、第１の記憶回路または第２の
記憶回路から読み出されるデータを１ビットずつビット
線対から入力する。データの一致検索時には、検索デー
タ線対（検索データ線ＳＤおよび検索データ線／ＳＤ）
に対して１ビットの検索データを出力する。その他の図
８の構成については第２の実施形態および第３の実施形
態とほぼ同様であるので説明を割愛し、以下、３値ＣＡ
Ｍセルについて図１３を参照しながら説明する。
１１およびデータ入出力部１３の動作が、第２の実施形
態および第３の実施形態に対して若干異なる。すなわ
ち、アドレス制御部１１は、データ書き込み時におい
て、所望の書き込みアドレスに対応した２本のワード線
（ワード線ＷＬａおよびワード線ＷＬｂ）を、後述する
２つの記憶回路（第１の記憶回路および第２の記憶回
路）への書き込みに応じて独立に活性化する。データの
読み出し時には、所望の読み出しアドレスに対応した２
本のワード線を、第１の記憶回路または第２の記憶回路
からの読み出しに応じて独立に活性化する。データ保持
期間および一致検索時には、２本のワード線をともに非
活性化する。また、データ入出力部１３は、データ書き
込み時において、２本のワード線が活性化されるタイミ
ングに応じて、第１の記憶回路または第２の記憶回路へ
記憶させるデータを１ビットずつビット線対に出力す
る。データ読み出し時には、２本のワード線が活性化さ
れるタイミングに応じて、第１の記憶回路または第２の
記憶回路から読み出されるデータを１ビットずつビット
線対から入力する。データの一致検索時には、検索デー
タ線対（検索データ線ＳＤおよび検索データ線／ＳＤ）
に対して１ビットの検索データを出力する。その他の図
８の構成については第２の実施形態および第３の実施形
態とほぼ同様であるので説明を割愛し、以下、３値ＣＡ
Ｍセルについて図１３を参照しながら説明する。
【０１７０】図１３は、本発明の第３の実施形態に係る
３値ＣＡＭセルの構成例を示す回路図である。図１３に
おいて、符号Ｑｐ３０３，符号Ｑｐ３０４，符号Ｑｐ３
０７および符号３０８はｐ型ＭＯＳトランジスタを、符
号Ｑｎ３０１，符号Ｑｎ３０２，符号Ｑｎ３０５，符号
Ｑｎ３０６および符号Ｑｎ３０９〜符号Ｑｎ３１２はｎ
型ＭＯＳトランジスタを、符号ＷＬａおよび符号ＷＬｂ
はワード線を、符号ＢＬおよび符号／ＢＬはビット線対
を、符号ＭＬは不一致検出線を、符号ＳＤおよび符号／
ＳＤは検索データ線対をそれぞれ示している。
３値ＣＡＭセルの構成例を示す回路図である。図１３に
おいて、符号Ｑｐ３０３，符号Ｑｐ３０４，符号Ｑｐ３
０７および符号３０８はｐ型ＭＯＳトランジスタを、符
号Ｑｎ３０１，符号Ｑｎ３０２，符号Ｑｎ３０５，符号
Ｑｎ３０６および符号Ｑｎ３０９〜符号Ｑｎ３１２はｎ
型ＭＯＳトランジスタを、符号ＷＬａおよび符号ＷＬｂ
はワード線を、符号ＢＬおよび符号／ＢＬはビット線対
を、符号ＭＬは不一致検出線を、符号ＳＤおよび符号／
ＳＤは検索データ線対をそれぞれ示している。
【０１７１】ｎ型ＭＯＳトランジスタＱｎ３０２は、記
憶ノードＮ３０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ３０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ３０１は、記憶
ノードＮ３０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ３０１に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ３０３は、ビット
線ＢＬと記憶ノードＮ３０１との間にソース−ドレイン
端子が接続されており、ゲートがワード線ＷＬａに接続
されている。ｐ型ＭＯＳトランジスタＱｐ３０４は、ビ
ット線／ＢＬと記憶ノードＮ３０２との間にソース−ド
レイン端子が接続されており、ゲートがワード線ＷＬａ
に接続されている。
憶ノードＮ３０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ３０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ３０１は、記憶
ノードＮ３０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ３０１に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ３０３は、ビット
線ＢＬと記憶ノードＮ３０１との間にソース−ドレイン
端子が接続されており、ゲートがワード線ＷＬａに接続
されている。ｐ型ＭＯＳトランジスタＱｐ３０４は、ビ
ット線／ＢＬと記憶ノードＮ３０２との間にソース−ド
レイン端子が接続されており、ゲートがワード線ＷＬａ
に接続されている。
【０１７２】ｎ型ＭＯＳトランジスタＱｎ３０６は、記
憶ノードＮ３０３と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ３０４に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ３０５は、記憶
ノードＮ３０４と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ３０３に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ３０７は、ビット
線ＢＬと記憶ノードＮ３０３との間にソース−ドレイン
端子が接続されており、ゲートがワード線ＷＬｂに接続
されている。ｐ型ＭＯＳトランジスタＱｐ３０８は、ビ
ット線／ＢＬと記憶ノードＮ３０４との間にソース−ド
レイン端子が接続されており、ゲートがワード線ＷＬｂ
に接続されている。
憶ノードＮ３０３と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ３０４に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ３０５は、記憶
ノードＮ３０４と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ３０３に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ３０７は、ビット
線ＢＬと記憶ノードＮ３０３との間にソース−ドレイン
端子が接続されており、ゲートがワード線ＷＬｂに接続
されている。ｐ型ＭＯＳトランジスタＱｐ３０８は、ビ
ット線／ＢＬと記憶ノードＮ３０４との間にソース−ド
レイン端子が接続されており、ゲートがワード線ＷＬｂ
に接続されている。
【０１７３】ｎ型ＭＯＳトランジスタＱｎ３０９および
ｎ型ＭＯＳトランジスタＱｎ３１１は、ノードＮ３０５
を接続中点として、不一致検出線ＭＬと基準電位との間
にソース−ドレイン端子が直列に接続されている。ｎ型
ＭＯＳトランジスタＱｎ３０９のゲートは記憶ノードＮ
３０２に接続され、ｎ型ＭＯＳトランジスタＱｎ３１１
のゲートは検索データ線ＳＤに接続されている。ｎ型Ｍ
ＯＳトランジスタＱｎ３１０およびｎ型ＭＯＳトランジ
スタＱｎ３１２は、ノードＮ３０６を接続中点として、
不一致検出線ＭＬと基準電位との間にソース−ドレイン
端子が直列に接続されている。ｎ型ＭＯＳトランジスタ
Ｑｎ３１０のゲートは記憶ノードＮ３０３に接続され、
ｎ型ＭＯＳトランジスタＱｎ３１２のゲートは検索デー
タ線／ＳＤに接続されている。
ｎ型ＭＯＳトランジスタＱｎ３１１は、ノードＮ３０５
を接続中点として、不一致検出線ＭＬと基準電位との間
にソース−ドレイン端子が直列に接続されている。ｎ型
ＭＯＳトランジスタＱｎ３０９のゲートは記憶ノードＮ
３０２に接続され、ｎ型ＭＯＳトランジスタＱｎ３１１
のゲートは検索データ線ＳＤに接続されている。ｎ型Ｍ
ＯＳトランジスタＱｎ３１０およびｎ型ＭＯＳトランジ
スタＱｎ３１２は、ノードＮ３０６を接続中点として、
不一致検出線ＭＬと基準電位との間にソース−ドレイン
端子が直列に接続されている。ｎ型ＭＯＳトランジスタ
Ｑｎ３１０のゲートは記憶ノードＮ３０３に接続され、
ｎ型ＭＯＳトランジスタＱｎ３１２のゲートは検索デー
タ線／ＳＤに接続されている。
【０１７４】上述した構成を有する、図１３の３値ＣＡ
Ｍセルについて説明する。図１３に示す３値ＣＡＭセル
は、第１の実施形態において説明した４トランジスタ型
ＳＲＡＭセルによる記憶回路を２つ有しており、この２
つの記憶回路に記憶させる論理値‘１’または論理値
‘０’のデータの組み合わせにより３値が区別されてい
る。
Ｍセルについて説明する。図１３に示す３値ＣＡＭセル
は、第１の実施形態において説明した４トランジスタ型
ＳＲＡＭセルによる記憶回路を２つ有しており、この２
つの記憶回路に記憶させる論理値‘１’または論理値
‘０’のデータの組み合わせにより３値が区別されてい
る。
【０１７５】すなわち、ｎ型ＭＯＳトランジスタＱｎ３
０１、ｎ型ＭＯＳトランジスタＱｎ３０２、ｐ型ＭＯＳ
トランジスタＱｐ３０３およびｐ型ＭＯＳトランジスタ
Ｑｐ３０４により第１の記憶回路が形成されており、ワ
ード線ＷＬａの電圧に応じてｐ型ＭＯＳトランジスタＱ
ｐ３０３およびｐ型ＭＯＳトランジスタＱｐ３０４がオ
ン状態またはオフ状態となることにより、ビット線対か
ら記憶ノードＮ３０１および記憶ノードＮ３０２へのア
クセスが制御される。また、ｎ型ＭＯＳトランジスタＱ
ｎ３０５、ｎ型ＭＯＳトランジスタＱｎ３０６、ｐ型Ｍ
ＯＳトランジスタＱｐ３０７およびｐ型ＭＯＳトランジ
スタＱｐ３０８により第２の記憶回路が形成され、ワー
ド線ＷＬｂの電圧に応じてｐ型ＭＯＳトランジスタＱｐ
３０７およびｐ型ＭＯＳトランジスタＱｐ３０８がオン
状態またはオフ状態となることにより、ビット線対から
記憶ノードＮ３０３および記憶ノードＮ３０４へのアク
セスが制御される。この第１の記憶回路および第２の記
憶回路に対するデータの読み出し動作および書き込み動
作は、図９および図１１において説明した２値ＣＡＭセ
ルの記憶回路と同様であるので、これらの動作説明は省
略する。以下、３値ＣＡＭセルにおける一致検索動作に
ついて説明する。
０１、ｎ型ＭＯＳトランジスタＱｎ３０２、ｐ型ＭＯＳ
トランジスタＱｐ３０３およびｐ型ＭＯＳトランジスタ
Ｑｐ３０４により第１の記憶回路が形成されており、ワ
ード線ＷＬａの電圧に応じてｐ型ＭＯＳトランジスタＱ
ｐ３０３およびｐ型ＭＯＳトランジスタＱｐ３０４がオ
ン状態またはオフ状態となることにより、ビット線対か
ら記憶ノードＮ３０１および記憶ノードＮ３０２へのア
クセスが制御される。また、ｎ型ＭＯＳトランジスタＱ
ｎ３０５、ｎ型ＭＯＳトランジスタＱｎ３０６、ｐ型Ｍ
ＯＳトランジスタＱｐ３０７およびｐ型ＭＯＳトランジ
スタＱｐ３０８により第２の記憶回路が形成され、ワー
ド線ＷＬｂの電圧に応じてｐ型ＭＯＳトランジスタＱｐ
３０７およびｐ型ＭＯＳトランジスタＱｐ３０８がオン
状態またはオフ状態となることにより、ビット線対から
記憶ノードＮ３０３および記憶ノードＮ３０４へのアク
セスが制御される。この第１の記憶回路および第２の記
憶回路に対するデータの読み出し動作および書き込み動
作は、図９および図１１において説明した２値ＣＡＭセ
ルの記憶回路と同様であるので、これらの動作説明は省
略する。以下、３値ＣＡＭセルにおける一致検索動作に
ついて説明する。
【０１７６】なお、以下の具体例では、検索データが論
理値‘１’の場合に検索データ線ＳＤがハイレベル、検
索データ線／ＳＤがローレベルにそれぞれ設定され、検
索データが論理値‘０’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、３値ＣＡＭセ
ルの記憶データが論理値‘１’の場合、記憶ノードＮ３
０１および記憶ノードＮ３０３がハイレベル、記憶ノー
ドＮ３０２および記憶ノードＮ３０４がローレベルにな
り、記憶データが論理値‘０’の場合には各ノードがそ
の逆のレベルになり、論理値‘ｘ’の場合には記憶ノー
ドＮ３０２および記憶ノードＮ３０３がローレベル、記
憶ノードＮ３０１および記憶ノードＮ３０４がハイレベ
ルになるものとする。
理値‘１’の場合に検索データ線ＳＤがハイレベル、検
索データ線／ＳＤがローレベルにそれぞれ設定され、検
索データが論理値‘０’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、３値ＣＡＭセ
ルの記憶データが論理値‘１’の場合、記憶ノードＮ３
０１および記憶ノードＮ３０３がハイレベル、記憶ノー
ドＮ３０２および記憶ノードＮ３０４がローレベルにな
り、記憶データが論理値‘０’の場合には各ノードがそ
の逆のレベルになり、論理値‘ｘ’の場合には記憶ノー
ドＮ３０２および記憶ノードＮ３０３がローレベル、記
憶ノードＮ３０１および記憶ノードＮ３０４がハイレベ
ルになるものとする。
【０１７７】ＣＡＭセルの記憶データと検索データとの
一致検索が行われる場合、ワード線ＷＬａおよびワード
線ＷＬｂがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線ＳＤまたは検索
データ線／ＳＤの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Ｖｃｃにプルアップされる。また、
不一致検出線ＭＬはアドレス電源供給部１６によって電
源電圧Ｖｃｃにプルアップされている。
一致検索が行われる場合、ワード線ＷＬａおよびワード
線ＷＬｂがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線ＳＤまたは検索
データ線／ＳＤの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Ｖｃｃにプルアップされる。また、
不一致検出線ＭＬはアドレス電源供給部１６によって電
源電圧Ｖｃｃにプルアップされている。
【０１７８】例えば検索データが論理値‘１’で記憶デ
ータが論理値‘０’の場合、記憶ノードＮ３０２がハイ
レベルとなってｎ型ＭＯＳトランジスタＱｎ３０９はオ
ン状態となり、記憶ノードＮ３０３がローレベルとなっ
てｎ型ＭＯＳトランジスタＱｎ３１０はオフ状態とな
る。また、検索データ線ＳＤがハイレベルなのでｎ型Ｍ
ＯＳトランジスタＱｎ３１１はオン状態となり、検索デ
ータ線／ＳＤがローレベルなのでｎ型ＭＯＳトランジス
タＱｎ３１２はオフ状態となる。したがって、ｎ型ＭＯ
ＳトランジスタＱｎ３０９およびｎ型ＭＯＳトランジス
タＱｎ３１１の直列回路がオン状態となり、不一致検出
線ＭＬはローレベルとなる。検索データが論理値‘０’
で記憶データが論理値‘１’の場合には、ｎ型ＭＯＳト
ランジスタＱｎ３１０およびｎ型ＭＯＳトランジスタＱ
ｎ３１２の直列回路がオン状態となり、不一致検出線Ｍ
Ｌは同様にローレベルとなる。
ータが論理値‘０’の場合、記憶ノードＮ３０２がハイ
レベルとなってｎ型ＭＯＳトランジスタＱｎ３０９はオ
ン状態となり、記憶ノードＮ３０３がローレベルとなっ
てｎ型ＭＯＳトランジスタＱｎ３１０はオフ状態とな
る。また、検索データ線ＳＤがハイレベルなのでｎ型Ｍ
ＯＳトランジスタＱｎ３１１はオン状態となり、検索デ
ータ線／ＳＤがローレベルなのでｎ型ＭＯＳトランジス
タＱｎ３１２はオフ状態となる。したがって、ｎ型ＭＯ
ＳトランジスタＱｎ３０９およびｎ型ＭＯＳトランジス
タＱｎ３１１の直列回路がオン状態となり、不一致検出
線ＭＬはローレベルとなる。検索データが論理値‘０’
で記憶データが論理値‘１’の場合には、ｎ型ＭＯＳト
ランジスタＱｎ３１０およびｎ型ＭＯＳトランジスタＱ
ｎ３１２の直列回路がオン状態となり、不一致検出線Ｍ
Ｌは同様にローレベルとなる。
【０１７９】検索データおよび記憶データがともに論理
値‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ３０
９およびｎ型ＭＯＳトランジスタＱｎ３１２がオフ状態
となるため、ｎ型ＭＯＳトランジスタＱｎ３０９とｎ型
ＭＯＳトランジスタＱｎ３１１との直列回路、およびｎ
型ＭＯＳトランジスタＱｎ３１０とｎ型ＭＯＳトランジ
スタＱｎ３１２との直列回路が何れもオフ状態となる。
したがって、不一致検出線ＭＬはハイレベルに保持され
る。検索データおよび記憶データがともに論理値‘０’
の場合には、ｎ型ＭＯＳトランジスタＱｎ３１０および
ｎ型ＭＯＳトランジスタＱｎ３１１がともにオフ状態と
なるため、同様にｎ型ＭＯＳトランジスタＱｎ３０９と
ｎ型ＭＯＳトランジスタＱｎ３１１との直列回路、およ
びｎ型ＭＯＳトランジスタＱｎ３１０とｎ型ＭＯＳトラ
ンジスタＱｎ３１２との直列回路が何れもオフ状態とな
る。したがって、この場合にも不一致検出線ＭＬはハイ
レベルに保持される。
値‘１’の場合には、ｎ型ＭＯＳトランジスタＱｎ３０
９およびｎ型ＭＯＳトランジスタＱｎ３１２がオフ状態
となるため、ｎ型ＭＯＳトランジスタＱｎ３０９とｎ型
ＭＯＳトランジスタＱｎ３１１との直列回路、およびｎ
型ＭＯＳトランジスタＱｎ３１０とｎ型ＭＯＳトランジ
スタＱｎ３１２との直列回路が何れもオフ状態となる。
したがって、不一致検出線ＭＬはハイレベルに保持され
る。検索データおよび記憶データがともに論理値‘０’
の場合には、ｎ型ＭＯＳトランジスタＱｎ３１０および
ｎ型ＭＯＳトランジスタＱｎ３１１がともにオフ状態と
なるため、同様にｎ型ＭＯＳトランジスタＱｎ３０９と
ｎ型ＭＯＳトランジスタＱｎ３１１との直列回路、およ
びｎ型ＭＯＳトランジスタＱｎ３１０とｎ型ＭＯＳトラ
ンジスタＱｎ３１２との直列回路が何れもオフ状態とな
る。したがって、この場合にも不一致検出線ＭＬはハイ
レベルに保持される。
【０１８０】また、３値ＣＡＭセルの記憶データが論理
値‘ｘ’の場合には、記憶ノードＮ３０２および記憶ノ
ードＮ３０３がともにローレベルとなるため、ｎ型ＭＯ
ＳトランジスタＱｎ３０９およびｎ型ＭＯＳトランジス
タＱｎ３１０がともにオフ状態となる。したがって、検
索データの値にかかわらず、ｎ型ＭＯＳトランジスタＱ
ｎ３０９とｎ型ＭＯＳトランジスタＱｎ３１１との直列
回路、およびｎ型ＭＯＳトランジスタＱｎ３１０とｎ型
ＭＯＳトランジスタＱｎ３１２との直列回路が何れもオ
フ状態となり、不一致検出線ＭＬはハイレベルに保持さ
れる。
値‘ｘ’の場合には、記憶ノードＮ３０２および記憶ノ
ードＮ３０３がともにローレベルとなるため、ｎ型ＭＯ
ＳトランジスタＱｎ３０９およびｎ型ＭＯＳトランジス
タＱｎ３１０がともにオフ状態となる。したがって、検
索データの値にかかわらず、ｎ型ＭＯＳトランジスタＱ
ｎ３０９とｎ型ＭＯＳトランジスタＱｎ３１１との直列
回路、およびｎ型ＭＯＳトランジスタＱｎ３１０とｎ型
ＭＯＳトランジスタＱｎ３１２との直列回路が何れもオ
フ状態となり、不一致検出線ＭＬはハイレベルに保持さ
れる。
【０１８１】このように、記憶データと検索データとが
不一致の場合に不一致検出線ＭＬは活性化されてローレ
ベルとなり、一致している場合にはハイレベルに保持さ
れる。また、共通の不一致検出線ＭＬと、これに並列接
続された複数のＣＡＭセルのｎ型ＭＯＳトランジスタＱ
ｎ３０９〜ｎ型ＭＯＳトランジスタＱｎ３１２とによっ
て一種のＮＯＲ回路が形成されており、この複数のＣＡ
Ｍセルに１つでも記憶データと検索データとが不一致に
なるＣＡＭセルがあると、共通の不一致検出線ＭＬは活
性化されてローレベルになる。したがって、各ワード線
に対応するアドレスごとに不一致検出線ＭＬのレベルを
判定することにより、検索データと一致する記憶データ
のアドレスを検索することができる。さらに、３値ＣＡ
Ｍセルに論理値‘ｘ’が記憶されている場合には、検索
データの値にかかわらず、不一致検出線ＭＬはハイレベ
ルに保持され、検索データと記憶データとが一致してい
るものとして判定される。
不一致の場合に不一致検出線ＭＬは活性化されてローレ
ベルとなり、一致している場合にはハイレベルに保持さ
れる。また、共通の不一致検出線ＭＬと、これに並列接
続された複数のＣＡＭセルのｎ型ＭＯＳトランジスタＱ
ｎ３０９〜ｎ型ＭＯＳトランジスタＱｎ３１２とによっ
て一種のＮＯＲ回路が形成されており、この複数のＣＡ
Ｍセルに１つでも記憶データと検索データとが不一致に
なるＣＡＭセルがあると、共通の不一致検出線ＭＬは活
性化されてローレベルになる。したがって、各ワード線
に対応するアドレスごとに不一致検出線ＭＬのレベルを
判定することにより、検索データと一致する記憶データ
のアドレスを検索することができる。さらに、３値ＣＡ
Ｍセルに論理値‘ｘ’が記憶されている場合には、検索
データの値にかかわらず、不一致検出線ＭＬはハイレベ
ルに保持され、検索データと記憶データとが一致してい
るものとして判定される。
【０１８２】以上説明したように、図１３に示す３値Ｃ
ＡＭセルにおいては、図２７に示す従来の３値ＣＡＭセ
ルと同等の動作が可能であり、さらに、図２７の３値Ｃ
ＡＭセルと比較して使用するトランジスタの数を１６個
から１２個に削減できる。すなわち、約４分の１のセル
面積を削減でき、回路の集積度を向上させることができ
る。また図９および図１１のＣＡＭセルと同様にデータ
の書き込み速度を高速化できるので、図２７の３値ＣＡ
Ｍに比べて連想メモリの全体的な動作速度を高速化させ
ることができる。
ＡＭセルにおいては、図２７に示す従来の３値ＣＡＭセ
ルと同等の動作が可能であり、さらに、図２７の３値Ｃ
ＡＭセルと比較して使用するトランジスタの数を１６個
から１２個に削減できる。すなわち、約４分の１のセル
面積を削減でき、回路の集積度を向上させることができ
る。また図９および図１１のＣＡＭセルと同様にデータ
の書き込み速度を高速化できるので、図２７の３値ＣＡ
Ｍに比べて連想メモリの全体的な動作速度を高速化させ
ることができる。
【０１８３】また、図１３に示す３値ＣＡＭセルにおい
ても、図９および図１１のＣＡＭセルと同様に、データ
の読み出し期間において、ビット線ＢＬおよびビット線
／ＢＬのプルアップ電圧を通常の電源電圧Ｖｃｃより高
い電圧に昇圧させる制御をデータ電源供給部１７に行わ
せても良い。
ても、図９および図１１のＣＡＭセルと同様に、データ
の読み出し期間において、ビット線ＢＬおよびビット線
／ＢＬのプルアップ電圧を通常の電源電圧Ｖｃｃより高
い電圧に昇圧させる制御をデータ電源供給部１７に行わ
せても良い。
【０１８４】図１４は、そのようなデータ電源供給部１
７の構成例を示す回路図であり、図１４と、図１０およ
び図１３の同一符号は同一の構成要素を示している。図
１４においても、図１０と同様に、各ビット線対はｐ型
ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラン
ジスタＱｐ１７２を介して昇圧電圧ＶｃｃＸに接続され
るとともに、ｐ型ＭＯＳトランジスタＱｐ１７３および
ｐ型ＭＯＳトランジスタＱｐ１７４を介して電源電圧Ｖ
ｃｃに接続される。そして、タイミング制御部１７１が
生成するゲート信号ＲＥＡＤ１およびゲート信号ＲＥＡ
Ｄ２に応じて、データの読み出し期間に、ｐ型ＭＯＳト
ランジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱ
ｐ１７２がオン状態、ｐ型ＭＯＳトランジスタＱｐ１７
３およびｐ型ＭＯＳトランジスタＱｐ１７４がオフ状態
となって、各ビット線対は昇圧電圧ＶｃｃＸに接続され
る。データの保持期間には、ｐ型ＭＯＳトランジスタＱ
ｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１７２がオ
フ状態、ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ型
ＭＯＳトランジスタＱｐ１７４がオン状態となって、各
ビット線対は電源電圧Ｖｃｃに接続される。
７の構成例を示す回路図であり、図１４と、図１０およ
び図１３の同一符号は同一の構成要素を示している。図
１４においても、図１０と同様に、各ビット線対はｐ型
ＭＯＳトランジスタＱｐ１７１およびｐ型ＭＯＳトラン
ジスタＱｐ１７２を介して昇圧電圧ＶｃｃＸに接続され
るとともに、ｐ型ＭＯＳトランジスタＱｐ１７３および
ｐ型ＭＯＳトランジスタＱｐ１７４を介して電源電圧Ｖ
ｃｃに接続される。そして、タイミング制御部１７１が
生成するゲート信号ＲＥＡＤ１およびゲート信号ＲＥＡ
Ｄ２に応じて、データの読み出し期間に、ｐ型ＭＯＳト
ランジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱ
ｐ１７２がオン状態、ｐ型ＭＯＳトランジスタＱｐ１７
３およびｐ型ＭＯＳトランジスタＱｐ１７４がオフ状態
となって、各ビット線対は昇圧電圧ＶｃｃＸに接続され
る。データの保持期間には、ｐ型ＭＯＳトランジスタＱ
ｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１７２がオ
フ状態、ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ型
ＭＯＳトランジスタＱｐ１７４がオン状態となって、各
ビット線対は電源電圧Ｖｃｃに接続される。
【０１８５】したがって、データ読み出し時におけるＣ
ＡＭセルの電源電圧が見かけ上高くなり、ＳＮＭが増大
するので、ＣＡＭの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号ＲＥＡＤ１およびゲート信号ＲＥ
ＡＤ２のタイミングを図３ｂのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図４ｂのタイミングに設定することにより、
図３ｂのタイミングに比べて消費電力を低減させること
ができる。
ＡＭセルの電源電圧が見かけ上高くなり、ＳＮＭが増大
するので、ＣＡＭの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号ＲＥＡＤ１およびゲート信号ＲＥ
ＡＤ２のタイミングを図３ｂのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図４ｂのタイミングに設定することにより、
図３ｂのタイミングに比べて消費電力を低減させること
ができる。
【０１８６】＜第５の実施形態＞次に、本発明の第５の
実施形態について説明する。上述した第４の実施形態に
おいて、各メモリセルに接続されるワード線は２本（ワ
ード線ＷＬａおよびワード線ＷＬｂ）、ビット線対は１
対（ビット線ＢＬおよびビット線／ＢＬ）であったが、
第５の実施形態においてはワード線が１本、ビット線対
が２対になる。このような相違点のため、アドレス制御
部１１およびデータ入出力部１３の動作が、第４の実施
形態に対して若干異なる。すなわち、アドレス制御部１
１は、データ書き込み時において、所望の書き込みアド
レスに対応したワード線（ワード線ＷＬ）を活性化す
る。データの読み出し時には、所望の読み出しアドレス
に対応したワード線を活性化する。データ保持期間およ
び一致検索時にはワード線を非活性化する。また、デー
タ入出力部１３は、データ書き込み時において、第１の
記憶回路および第２の記憶回路へ記憶させる２ビットの
データを２対のビット線対へ同時に出力する。データ読
み出し時には、第１の記憶回路および第２の記憶回路か
ら読み出される２ビットのデータを２対のビット線対か
ら同時に入力する。その他の図８の構成については第４
の実施形態とほぼ同様である。
実施形態について説明する。上述した第４の実施形態に
おいて、各メモリセルに接続されるワード線は２本（ワ
ード線ＷＬａおよびワード線ＷＬｂ）、ビット線対は１
対（ビット線ＢＬおよびビット線／ＢＬ）であったが、
第５の実施形態においてはワード線が１本、ビット線対
が２対になる。このような相違点のため、アドレス制御
部１１およびデータ入出力部１３の動作が、第４の実施
形態に対して若干異なる。すなわち、アドレス制御部１
１は、データ書き込み時において、所望の書き込みアド
レスに対応したワード線（ワード線ＷＬ）を活性化す
る。データの読み出し時には、所望の読み出しアドレス
に対応したワード線を活性化する。データ保持期間およ
び一致検索時にはワード線を非活性化する。また、デー
タ入出力部１３は、データ書き込み時において、第１の
記憶回路および第２の記憶回路へ記憶させる２ビットの
データを２対のビット線対へ同時に出力する。データ読
み出し時には、第１の記憶回路および第２の記憶回路か
ら読み出される２ビットのデータを２対のビット線対か
ら同時に入力する。その他の図８の構成については第４
の実施形態とほぼ同様である。
【０１８７】図１５は、本発明の第５の実施形態に係る
３値ＣＡＭセルの構成例を示す回路図である。図１５に
おいて、符号Ｑｐ４０３，符号Ｑｐ４０４，符号Ｑｐ４
０７および符号４０８はｐ型ＭＯＳトランジスタを、符
号Ｑｎ４０１，符号Ｑｎ４０２，符号Ｑｎ４０５，符号
Ｑｎ４０６および符号Ｑｎ４０９〜符号Ｑｎ４１２はｎ
型ＭＯＳトランジスタを、符号ＷＬはワード線を、符号
ＢＬ１および符号／ＢＬ１は第１のビット線対を、符号
ＢＬ２および符号／ＢＬ２は第２のビット線対を、符号
ＭＬは不一致検出線を、符号ＳＤおよび符号／ＳＤは検
索データ線対をそれぞれ示している。
３値ＣＡＭセルの構成例を示す回路図である。図１５に
おいて、符号Ｑｐ４０３，符号Ｑｐ４０４，符号Ｑｐ４
０７および符号４０８はｐ型ＭＯＳトランジスタを、符
号Ｑｎ４０１，符号Ｑｎ４０２，符号Ｑｎ４０５，符号
Ｑｎ４０６および符号Ｑｎ４０９〜符号Ｑｎ４１２はｎ
型ＭＯＳトランジスタを、符号ＷＬはワード線を、符号
ＢＬ１および符号／ＢＬ１は第１のビット線対を、符号
ＢＬ２および符号／ＢＬ２は第２のビット線対を、符号
ＭＬは不一致検出線を、符号ＳＤおよび符号／ＳＤは検
索データ線対をそれぞれ示している。
【０１８８】ｎ型ＭＯＳトランジスタＱｎ４０２は、記
憶ノードＮ４０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ４０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ４０１は、記憶
ノードＮ４０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ４０１に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ４０３は、ビット
線ＢＬ１と記憶ノードＮ４０１との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線ＷＬに接続
されている。ｐ型ＭＯＳトランジスタＱｐ４０４は、ビ
ット線／ＢＬ１と記憶ノードＮ４０２との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
憶ノードＮ４０１と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ４０２に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ４０１は、記憶
ノードＮ４０２と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ４０１に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ４０３は、ビット
線ＢＬ１と記憶ノードＮ４０１との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線ＷＬに接続
されている。ｐ型ＭＯＳトランジスタＱｐ４０４は、ビ
ット線／ＢＬ１と記憶ノードＮ４０２との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
【０１８９】ｎ型ＭＯＳトランジスタＱｎ４０６は、記
憶ノードＮ４０３と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ４０４に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ４０５は、記憶
ノードＮ４０４と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ４０３に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ４０７は、ビット
線ＢＬ２と記憶ノードＮ４０３との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線ＷＬに接続
されている。ｐ型ＭＯＳトランジスタＱｐ４０８は、ビ
ット線／ＢＬ２と記憶ノードＮ４０４との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
憶ノードＮ４０３と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードＮ４０４に接続さ
れている。ｎ型ＭＯＳトランジスタＱｎ４０５は、記憶
ノードＮ４０４と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードＮ４０３に接続され
ている。ｐ型ＭＯＳトランジスタＱｐ４０７は、ビット
線ＢＬ２と記憶ノードＮ４０３との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線ＷＬに接続
されている。ｐ型ＭＯＳトランジスタＱｐ４０８は、ビ
ット線／ＢＬ２と記憶ノードＮ４０４との間にソース−
ドレイン端子が接続されており、ゲートがワード線ＷＬ
に接続されている。
【０１９０】ｎ型ＭＯＳトランジスタＱｎ４０９および
ｎ型ＭＯＳトランジスタＱｎ４１１は、ノードＮ４０５
を接続中点として、不一致検出線ＭＬと基準電位との間
にソース−ドレイン端子が直列に接続されている。ｎ型
ＭＯＳトランジスタＱｎ４０９のゲートは記憶ノードＮ
４０２に接続され、ｎ型ＭＯＳトランジスタＱｎ４１１
のゲートは検索データ線ＳＤに接続されている。ｎ型Ｍ
ＯＳトランジスタＱｎ４１０およびｎ型ＭＯＳトランジ
スタＱｎ４１２は、ノードＮ４０６を接続中点として、
不一致検出線ＭＬと基準電位との間にソース−ドレイン
端子が直列に接続されている。ｎ型ＭＯＳトランジスタ
Ｑｎ４１０のゲートは記憶ノードＮ４０３に接続され、
ｎ型ＭＯＳトランジスタＱｎ４１２のゲートは検索デー
タ線／ＳＤに接続されている。
ｎ型ＭＯＳトランジスタＱｎ４１１は、ノードＮ４０５
を接続中点として、不一致検出線ＭＬと基準電位との間
にソース−ドレイン端子が直列に接続されている。ｎ型
ＭＯＳトランジスタＱｎ４０９のゲートは記憶ノードＮ
４０２に接続され、ｎ型ＭＯＳトランジスタＱｎ４１１
のゲートは検索データ線ＳＤに接続されている。ｎ型Ｍ
ＯＳトランジスタＱｎ４１０およびｎ型ＭＯＳトランジ
スタＱｎ４１２は、ノードＮ４０６を接続中点として、
不一致検出線ＭＬと基準電位との間にソース−ドレイン
端子が直列に接続されている。ｎ型ＭＯＳトランジスタ
Ｑｎ４１０のゲートは記憶ノードＮ４０３に接続され、
ｎ型ＭＯＳトランジスタＱｎ４１２のゲートは検索デー
タ線／ＳＤに接続されている。
【０１９１】このような構成を有する図１５の３値ＣＡ
Ｍは、図１３の３値ＣＡＭセルと同様に２つの記憶回路
を有しており、この２つの記憶回路に記憶させる論理値
‘１’または論理値‘０’のデータの組み合わせにより
３値が区別されている。
Ｍは、図１３の３値ＣＡＭセルと同様に２つの記憶回路
を有しており、この２つの記憶回路に記憶させる論理値
‘１’または論理値‘０’のデータの組み合わせにより
３値が区別されている。
【０１９２】すなわち、ｎ型ＭＯＳトランジスタＱｎ４
０１、ｎ型ＭＯＳトランジスタＱｎ４０２、ｐ型ＭＯＳ
トランジスタＱｐ４０３およびｐ型ＭＯＳトランジスタ
Ｑｐ４０４により第１の記憶回路が形成されており、ワ
ード線ＷＬの電圧に応じてｐ型ＭＯＳトランジスタＱｐ
４０３およびｐ型ＭＯＳトランジスタＱｐ４０４がオン
状態またはオフ状態となることにより、第１のビット線
対（ビット線ＢＬ１およびビット線／ＢＬ１）から記憶
ノードＮ４０１および記憶ノードＮ４０２へのアクセス
が制御される。また、ｎ型ＭＯＳトランジスタＱｎ４０
５、ｎ型ＭＯＳトランジスタＱｎ４０６、ｐ型ＭＯＳト
ランジスタＱｐ４０７およびｐ型ＭＯＳトランジスタＱ
ｐ４０８により第２の記憶回路が形成されており、ワー
ド線ＷＬの電圧に応じてｐ型ＭＯＳトランジスタＱｐ４
０７およびｐ型ＭＯＳトランジスタＱｐ４０８ｎ型がオ
ン状態またはオフ状態となることにより、第２のビット
線対（ビット線ＢＬ２およびビット線／ＢＬ２）から記
憶ノードＮ４０３および記憶ノードＮ４０４へのアクセ
スが制御される。
０１、ｎ型ＭＯＳトランジスタＱｎ４０２、ｐ型ＭＯＳ
トランジスタＱｐ４０３およびｐ型ＭＯＳトランジスタ
Ｑｐ４０４により第１の記憶回路が形成されており、ワ
ード線ＷＬの電圧に応じてｐ型ＭＯＳトランジスタＱｐ
４０３およびｐ型ＭＯＳトランジスタＱｐ４０４がオン
状態またはオフ状態となることにより、第１のビット線
対（ビット線ＢＬ１およびビット線／ＢＬ１）から記憶
ノードＮ４０１および記憶ノードＮ４０２へのアクセス
が制御される。また、ｎ型ＭＯＳトランジスタＱｎ４０
５、ｎ型ＭＯＳトランジスタＱｎ４０６、ｐ型ＭＯＳト
ランジスタＱｐ４０７およびｐ型ＭＯＳトランジスタＱ
ｐ４０８により第２の記憶回路が形成されており、ワー
ド線ＷＬの電圧に応じてｐ型ＭＯＳトランジスタＱｐ４
０７およびｐ型ＭＯＳトランジスタＱｐ４０８ｎ型がオ
ン状態またはオフ状態となることにより、第２のビット
線対（ビット線ＢＬ２およびビット線／ＢＬ２）から記
憶ノードＮ４０３および記憶ノードＮ４０４へのアクセ
スが制御される。
【０１９３】第１記憶回路および第２の記憶回路に対す
るデータの読み出し動作および書き込み動作は、図９お
よび図１１において説明した２値ＣＡＭセルの記憶回路
と同様である。また、この第１記憶回路および第２の記
憶回路に記憶された３値データと検索データ線対に入力
される検索データとの一致検索動作は、図１３に示す３
値ＣＡＭセルと同様である。すなわち、記憶データと検
索データとが不一致の場合に不一致検出線ＭＬは活性化
されてローレベルとなり、一致している場合にはハイレ
ベルに保持される。３値ＣＡＭセルに論理値‘ｘ’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線ＭＬはハイレベルに保持される。
るデータの読み出し動作および書き込み動作は、図９お
よび図１１において説明した２値ＣＡＭセルの記憶回路
と同様である。また、この第１記憶回路および第２の記
憶回路に記憶された３値データと検索データ線対に入力
される検索データとの一致検索動作は、図１３に示す３
値ＣＡＭセルと同様である。すなわち、記憶データと検
索データとが不一致の場合に不一致検出線ＭＬは活性化
されてローレベルとなり、一致している場合にはハイレ
ベルに保持される。３値ＣＡＭセルに論理値‘ｘ’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線ＭＬはハイレベルに保持される。
【０１９４】以上説明したように、図１５に示す３値Ｃ
ＡＭセルにおいても、図１３に示す３値ＣＡＭセルと同
様に、図２７に示す従来の３値ＣＡＭセルより回路の集
積度を向上させることができ、また、全体的な動作速度
を高速化できる。
ＡＭセルにおいても、図１３に示す３値ＣＡＭセルと同
様に、図２７に示す従来の３値ＣＡＭセルより回路の集
積度を向上させることができ、また、全体的な動作速度
を高速化できる。
【０１９５】また、図１５に示す３値ＣＡＭセルにおい
ても、図１０、図１２および図１４と同様に、データの
読み出し期間において、第１のビット線対および第２の
ビット線対のプルアップ電圧を通常の電源電圧Ｖｃｃよ
り高い電圧に昇圧させる制御をデータ電源供給部１７に
行わせても良い。
ても、図１０、図１２および図１４と同様に、データの
読み出し期間において、第１のビット線対および第２の
ビット線対のプルアップ電圧を通常の電源電圧Ｖｃｃよ
り高い電圧に昇圧させる制御をデータ電源供給部１７に
行わせても良い。
【０１９６】図１６は、そのようなデータ電源供給部１
７の構成例を示す回路図であり、図１６と、図１０およ
び図１５の同一符号は同一の構成要素を示している。図
１６において、第１のビット線対は、ｐ型ＭＯＳトラン
ジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１
７２を介して昇圧電圧ＶｃｃＸに接続されるとともに、
ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ型ＭＯＳト
ランジスタＱｐ１７４を介して電源電圧Ｖｃｃに接続さ
れる。また、第２のビット線対は、ｐ型ＭＯＳトランジ
スタＱｐ１７５およびｐ型ＭＯＳトランジスタＱｐ１７
６を介して昇圧電圧ＶｃｃＸに接続されるとともに、ｐ
型ＭＯＳトランジスタＱｐ１７７およびｐ型ＭＯＳトラ
ンジスタＱｐ１７８を介して電源電圧Ｖｃｃに接続され
る。そして、タイミング制御部１７１が生成するゲート
信号ＲＥＡＤ１およびゲート信号ＲＥＡＤ２に応じて、
データの読み出し期間に、ｐ型ＭＯＳトランジスタＱｐ
１７１、ｐ型ＭＯＳトランジスタＱｐ１７２、ｐ型ＭＯ
ＳトランジスタＱｐ１７５およびｐ型ＭＯＳトランジス
タＱｐ１７６がオン状態、ｐ型ＭＯＳトランジスタＱｐ
１７３、ｐ型ＭＯＳトランジスタＱｐ１７４、ｐ型ＭＯ
ＳトランジスタＱｐ１７７およびｐ型ＭＯＳトランジス
タＱｐ１７８がオフ状態となって、各ビット線対は昇圧
電圧ＶｃｃＸに接続される。データの保持期間には、ｐ
型ＭＯＳトランジスタＱｐ１７１、ｐ型ＭＯＳトランジ
スタＱｐ１７２、ｐ型ＭＯＳトランジスタＱｐ１７５お
よびｐ型ＭＯＳトランジスタＱｐ１７６がオフ状態、ｐ
型ＭＯＳトランジスタＱｐ１７３、ｐ型ＭＯＳトランジ
スタＱｐ１７４、ｐ型ＭＯＳトランジスタＱｐ１７７お
よびｐ型ＭＯＳトランジスタＱｐ１７８がオン状態とな
って、各ビット線対は電源電圧Ｖｃｃに接続される。
７の構成例を示す回路図であり、図１６と、図１０およ
び図１５の同一符号は同一の構成要素を示している。図
１６において、第１のビット線対は、ｐ型ＭＯＳトラン
ジスタＱｐ１７１およびｐ型ＭＯＳトランジスタＱｐ１
７２を介して昇圧電圧ＶｃｃＸに接続されるとともに、
ｐ型ＭＯＳトランジスタＱｐ１７３およびｐ型ＭＯＳト
ランジスタＱｐ１７４を介して電源電圧Ｖｃｃに接続さ
れる。また、第２のビット線対は、ｐ型ＭＯＳトランジ
スタＱｐ１７５およびｐ型ＭＯＳトランジスタＱｐ１７
６を介して昇圧電圧ＶｃｃＸに接続されるとともに、ｐ
型ＭＯＳトランジスタＱｐ１７７およびｐ型ＭＯＳトラ
ンジスタＱｐ１７８を介して電源電圧Ｖｃｃに接続され
る。そして、タイミング制御部１７１が生成するゲート
信号ＲＥＡＤ１およびゲート信号ＲＥＡＤ２に応じて、
データの読み出し期間に、ｐ型ＭＯＳトランジスタＱｐ
１７１、ｐ型ＭＯＳトランジスタＱｐ１７２、ｐ型ＭＯ
ＳトランジスタＱｐ１７５およびｐ型ＭＯＳトランジス
タＱｐ１７６がオン状態、ｐ型ＭＯＳトランジスタＱｐ
１７３、ｐ型ＭＯＳトランジスタＱｐ１７４、ｐ型ＭＯ
ＳトランジスタＱｐ１７７およびｐ型ＭＯＳトランジス
タＱｐ１７８がオフ状態となって、各ビット線対は昇圧
電圧ＶｃｃＸに接続される。データの保持期間には、ｐ
型ＭＯＳトランジスタＱｐ１７１、ｐ型ＭＯＳトランジ
スタＱｐ１７２、ｐ型ＭＯＳトランジスタＱｐ１７５お
よびｐ型ＭＯＳトランジスタＱｐ１７６がオフ状態、ｐ
型ＭＯＳトランジスタＱｐ１７３、ｐ型ＭＯＳトランジ
スタＱｐ１７４、ｐ型ＭＯＳトランジスタＱｐ１７７お
よびｐ型ＭＯＳトランジスタＱｐ１７８がオン状態とな
って、各ビット線対は電源電圧Ｖｃｃに接続される。
【０１９７】したがって、データ読み出し時におけるＣ
ＡＭセルの電源電圧が見かけ上高くなり、ＳＮＭが増大
するので、ＣＡＭの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号ＲＥＡＤ１およびゲート信号ＲＥ
ＡＤ２のタイミングを図３ｂのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図４ｂのタイミングに設定することにより、
図３ｂのタイミングに比べて消費電力を低減させること
ができる。
ＡＭセルの電源電圧が見かけ上高くなり、ＳＮＭが増大
するので、ＣＡＭの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号ＲＥＡＤ１およびゲート信号ＲＥ
ＡＤ２のタイミングを図３ｂのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図４ｂのタイミングに設定することにより、
図３ｂのタイミングに比べて消費電力を低減させること
ができる。
【０１９８】次に、図１５に示す３値ＣＡＭセルを半導
体基板上に形成した場合の具体的な構造について、図１
７〜図２２を参照して説明する。図１７は、図１５に示
す３値ＣＡＭセルの構造例を示す第１の平面図であり、
ゲート電極が形成される層の平面図である。図１７にお
いて、符号ＭＣ１および符号ＭＣ２はメモリセルを、符
号Ａ１〜符号Ａ６および符号Ａ１’〜符号Ａ６’は活性
領域を、符号Ｇ１〜符号Ｇ７はゲート電極を、符号ＣＴ
は上層の配線層（第１配線層）と接続されるコンタクト
を、Ｗｎはｎ型ウェルを、Ｗｐはｐ型ウェルをそれぞれ
示している。その他、図１５との同一符号は同一の構成
要素を示す。なお、図１７〜図２１の平面図において
は、活性領域の間を絶縁する素子分離領域や層間絶縁領
域について図示を省略している。
体基板上に形成した場合の具体的な構造について、図１
７〜図２２を参照して説明する。図１７は、図１５に示
す３値ＣＡＭセルの構造例を示す第１の平面図であり、
ゲート電極が形成される層の平面図である。図１７にお
いて、符号ＭＣ１および符号ＭＣ２はメモリセルを、符
号Ａ１〜符号Ａ６および符号Ａ１’〜符号Ａ６’は活性
領域を、符号Ｇ１〜符号Ｇ７はゲート電極を、符号ＣＴ
は上層の配線層（第１配線層）と接続されるコンタクト
を、Ｗｎはｎ型ウェルを、Ｗｐはｐ型ウェルをそれぞれ
示している。その他、図１５との同一符号は同一の構成
要素を示す。なお、図１７〜図２１の平面図において
は、活性領域の間を絶縁する素子分離領域や層間絶縁領
域について図示を省略している。
【０１９９】図１７に示すように、メモリセルの平面構
造は中心線Ｘ−Ｘ’に対して線対称になっている。すな
わち図１７の例において、ｎ型ＭＯＳトランジスタＱｎ
４０１、ｎ型ＭＯＳトランジスタＱｎ４０２、ｐ型ＭＯ
ＳトランジスタＱｐ４０３およびｐ型ＭＯＳトランジス
タＱｐ４０４からなる第１の記憶回路と、ｎ型ＭＯＳト
ランジスタ４０９およびｎ型ＭＯＳトランジスタ４１１
の直列回路（第１の活性化回路）とが第１の回路を構成
しており、中心線Ｘ−Ｘ’に対して左側に形成される。
一方、ｎ型ＭＯＳトランジスタＱｎ４０５、ｎ型ＭＯＳ
トランジスタＱｎ４０６、ｐ型ＭＯＳトランジスタＱｐ
４０７およびｐ型ＭＯＳトランジスタＱｐ４０８からな
る第２の記憶回路と、ｎ型ＭＯＳトランジスタ４１０お
よびｎ型ＭＯＳトランジスタ４１２の直列回路（第２の
活性化回路）とが第２の回路を構成しており、中心線Ｘ
−Ｘ’に対して右側に形成される。この第１の回路と第
２の回路とは、中心線Ｘ−Ｘ’に対して線対称な構造と
なるように形成される。なお、図１７はゲート電極が形
成される層のみを示しているが、後述する上層の配線層
においても、この線対称な構造が維持される。
造は中心線Ｘ−Ｘ’に対して線対称になっている。すな
わち図１７の例において、ｎ型ＭＯＳトランジスタＱｎ
４０１、ｎ型ＭＯＳトランジスタＱｎ４０２、ｐ型ＭＯ
ＳトランジスタＱｐ４０３およびｐ型ＭＯＳトランジス
タＱｐ４０４からなる第１の記憶回路と、ｎ型ＭＯＳト
ランジスタ４０９およびｎ型ＭＯＳトランジスタ４１１
の直列回路（第１の活性化回路）とが第１の回路を構成
しており、中心線Ｘ−Ｘ’に対して左側に形成される。
一方、ｎ型ＭＯＳトランジスタＱｎ４０５、ｎ型ＭＯＳ
トランジスタＱｎ４０６、ｐ型ＭＯＳトランジスタＱｐ
４０７およびｐ型ＭＯＳトランジスタＱｐ４０８からな
る第２の記憶回路と、ｎ型ＭＯＳトランジスタ４１０お
よびｎ型ＭＯＳトランジスタ４１２の直列回路（第２の
活性化回路）とが第２の回路を構成しており、中心線Ｘ
−Ｘ’に対して右側に形成される。この第１の回路と第
２の回路とは、中心線Ｘ−Ｘ’に対して線対称な構造と
なるように形成される。なお、図１７はゲート電極が形
成される層のみを示しているが、後述する上層の配線層
においても、この線対称な構造が維持される。
【０２００】ｐ型ウェルＷｐ上の第１活性領域Ａ１にお
いて、ｎ型ＭＯＳトランジスタＱｎ４０９およびｎ型Ｍ
ＯＳトランジスタＱｎ４１１が直列に形成される。ただ
し、ｎ型ＭＯＳトランジスタＱｎ４０９のドレインが中
心線Ｘ−Ｘ’側に形成される。また、この第１活性領域
Ａ１と線対称な位置にある第１活性領域Ａ１’におい
て、ｎ型ＭＯＳトランジスタＱｎ４１０およびｎ型ＭＯ
ＳトランジスタＱｎ４１２が直列に形成される。ただ
し、ｎ型ＭＯＳトランジスタＱｎ４１０のドレインが中
心線Ｘ−Ｘ’側に形成される。図１７の例において、ｎ
型ＭＯＳトランジスタＱｎ４０９のドレインとｎ型ＭＯ
ＳトランジスタＱｎ４１０のドレインとが、中心線Ｘ−
Ｘ’上の共通の活性領域に形成される。
いて、ｎ型ＭＯＳトランジスタＱｎ４０９およびｎ型Ｍ
ＯＳトランジスタＱｎ４１１が直列に形成される。ただ
し、ｎ型ＭＯＳトランジスタＱｎ４０９のドレインが中
心線Ｘ−Ｘ’側に形成される。また、この第１活性領域
Ａ１と線対称な位置にある第１活性領域Ａ１’におい
て、ｎ型ＭＯＳトランジスタＱｎ４１０およびｎ型ＭＯ
ＳトランジスタＱｎ４１２が直列に形成される。ただ
し、ｎ型ＭＯＳトランジスタＱｎ４１０のドレインが中
心線Ｘ−Ｘ’側に形成される。図１７の例において、ｎ
型ＭＯＳトランジスタＱｎ４０９のドレインとｎ型ＭＯ
ＳトランジスタＱｎ４１０のドレインとが、中心線Ｘ−
Ｘ’上の共通の活性領域に形成される。
【０２０１】ｐ型ウェルＷｐ上の第１活性領域Ａ１と対
向した第２活性領域Ａ２において、ｎ型ＭＯＳトランジ
スタＱｎ４０１が形成される。このｎ型ＭＯＳトランジ
スタＱｎ４０１のソースとｎ型ＭＯＳトランジスタＱｎ
４１１のソースとが、第３活性領域Ａ３を介して接続さ
れる。また、第２活性領域Ａ２と線対称な位置にある第
２活性領域Ａ２’においてｎ型ＭＯＳトランジスタＱｎ
４０６が形成され、このｎ型ＭＯＳトランジスタＱｎ４
０６のソースとｎ型ＭＯＳトランジスタＱｎ４１２のソ
ースとが、第３活性領域Ａ３と線対称な位置にある第３
活性領域Ａ３’を介して接続される。
向した第２活性領域Ａ２において、ｎ型ＭＯＳトランジ
スタＱｎ４０１が形成される。このｎ型ＭＯＳトランジ
スタＱｎ４０１のソースとｎ型ＭＯＳトランジスタＱｎ
４１１のソースとが、第３活性領域Ａ３を介して接続さ
れる。また、第２活性領域Ａ２と線対称な位置にある第
２活性領域Ａ２’においてｎ型ＭＯＳトランジスタＱｎ
４０６が形成され、このｎ型ＭＯＳトランジスタＱｎ４
０６のソースとｎ型ＭＯＳトランジスタＱｎ４１２のソ
ースとが、第３活性領域Ａ３と線対称な位置にある第３
活性領域Ａ３’を介して接続される。
【０２０２】ｐ型ウェルＷｐ上の第２活性領域Ａ２と対
向したｎ型ウェルＷｎ上の第４活性領域Ａ４において、
ｎ型ＭＯＳトランジスタＱｎ４０９と共通のゲート電極
Ｇ２（記憶ノードＮ４０２）を有したｎ型ＭＯＳトラン
ジスタＱｎ４０２が形成される。また、第４活性領域Ａ
４と線対称な位置にある第４活性領域Ａ４’には、ｎ型
ＭＯＳトランジスタＱｎ４１０と共通のゲート電極Ｇ３
（記憶ノードＮ４０３）を有したｎ型ＭＯＳトランジス
タＱｎ４０５が形成される。図１７の例において、ｎ型
ＭＯＳトランジスタＱｎ４０２のソースとｎ型ＭＯＳト
ランジスタＱｎ４０５のソースとが、中心線Ｘ−Ｘ’上
の共通の活性領域に形成される。
向したｎ型ウェルＷｎ上の第４活性領域Ａ４において、
ｎ型ＭＯＳトランジスタＱｎ４０９と共通のゲート電極
Ｇ２（記憶ノードＮ４０２）を有したｎ型ＭＯＳトラン
ジスタＱｎ４０２が形成される。また、第４活性領域Ａ
４と線対称な位置にある第４活性領域Ａ４’には、ｎ型
ＭＯＳトランジスタＱｎ４１０と共通のゲート電極Ｇ３
（記憶ノードＮ４０３）を有したｎ型ＭＯＳトランジス
タＱｎ４０５が形成される。図１７の例において、ｎ型
ＭＯＳトランジスタＱｎ４０２のソースとｎ型ＭＯＳト
ランジスタＱｎ４０５のソースとが、中心線Ｘ−Ｘ’上
の共通の活性領域に形成される。
【０２０３】ｐ型ウェルＷｐ上の第４活性領域と対向し
たｎ型ウェルＷｎ上の第５活性領域Ａ５において、ｐ型
ＭＯＳトランジスタＱｐ４０４が形成される。また、ｎ
型ウェルＷｎ上の第５活性領域Ａ５と線対称な位置にあ
る第５活性領域Ａ５’において、ｐ型ＭＯＳトランジス
タＱｐ４０７が形成される。
たｎ型ウェルＷｎ上の第５活性領域Ａ５において、ｐ型
ＭＯＳトランジスタＱｐ４０４が形成される。また、ｎ
型ウェルＷｎ上の第５活性領域Ａ５と線対称な位置にあ
る第５活性領域Ａ５’において、ｐ型ＭＯＳトランジス
タＱｐ４０７が形成される。
【０２０４】ｎ型ウェルＷｎ上の第５活性領域Ａ５に対
向した第６活性領域Ａ６において、ｐ型ＭＯＳトランジ
スタＱｐ４０４と共通のゲート電極Ｇ７（ワード線Ｗ
Ｌ）を有したｐ型ＭＯＳトランジスタＱｐ４０３が形成
される。なお、図１７の例において、第５活性領域Ａ５
は第６活性領域Ａ６に対して中心線Ｘ−Ｘ’側に位置し
ている。また、ｎ型ウェルＷｎ上の第６活性領域Ａ６と
線対称な位置にある第６活性領域Ａ６’において、ｐ型
ＭＯＳトランジスタＱｐ４０８が形成される。ｐ型ＭＯ
ＳトランジスタＱｐ４０７およびｐ型ＭＯＳトランジス
タＱｐ４０８は、ｐ型ＭＯＳトランジスタＱｐ４０３お
よびｐ型ＭＯＳトランジスタＱｐ４０４と共通のゲート
電極Ｇ７（ワード線ＷＬ）を有する。
向した第６活性領域Ａ６において、ｐ型ＭＯＳトランジ
スタＱｐ４０４と共通のゲート電極Ｇ７（ワード線Ｗ
Ｌ）を有したｐ型ＭＯＳトランジスタＱｐ４０３が形成
される。なお、図１７の例において、第５活性領域Ａ５
は第６活性領域Ａ６に対して中心線Ｘ−Ｘ’側に位置し
ている。また、ｎ型ウェルＷｎ上の第６活性領域Ａ６と
線対称な位置にある第６活性領域Ａ６’において、ｐ型
ＭＯＳトランジスタＱｐ４０８が形成される。ｐ型ＭＯ
ＳトランジスタＱｐ４０７およびｐ型ＭＯＳトランジス
タＱｐ４０８は、ｐ型ＭＯＳトランジスタＱｐ４０３お
よびｐ型ＭＯＳトランジスタＱｐ４０４と共通のゲート
電極Ｇ７（ワード線ＷＬ）を有する。
【０２０５】図１８は、図１５に示す３値ＣＡＭセルの
構造例を示す第２の平面図であり、図１７に示す基板層
の上層に形成される第１配線層の平面図である。図１８
において、符号Ｌ１１〜符号Ｌ１９および符号Ｌ１１’
〜符号Ｌ１７’は第１配線層に形成される配線を、ＶＡ
１は第１配線層と第２配線層との間で配線を接続するビ
アを示す。その他、図１５および図１７との同一符号は
同一の構成要素を示す。
構造例を示す第２の平面図であり、図１７に示す基板層
の上層に形成される第１配線層の平面図である。図１８
において、符号Ｌ１１〜符号Ｌ１９および符号Ｌ１１’
〜符号Ｌ１７’は第１配線層に形成される配線を、ＶＡ
１は第１配線層と第２配線層との間で配線を接続するビ
アを示す。その他、図１５および図１７との同一符号は
同一の構成要素を示す。
【０２０６】ｎ型ＭＯＳトランジスタＱｎ４０１のドレ
インとｎ型ＭＯＳトランジスタＱｎ４０２のゲート電極
Ｇ２（記憶ノードＮ４０２）とが、第１配線層の配線Ｌ
１１（第１の配線）を介して接続される。また、ｎ型Ｍ
ＯＳトランジスタＱｎ４０６のドレインとｎ型ＭＯＳト
ランジスタＱｎ４０５のゲート電極Ｇ３（記憶ノードＮ
４０３）とが、配線Ｌ１１と線対称な位置にある第１配
線層の配線Ｌ１１’を介して接続される。
インとｎ型ＭＯＳトランジスタＱｎ４０２のゲート電極
Ｇ２（記憶ノードＮ４０２）とが、第１配線層の配線Ｌ
１１（第１の配線）を介して接続される。また、ｎ型Ｍ
ＯＳトランジスタＱｎ４０６のドレインとｎ型ＭＯＳト
ランジスタＱｎ４０５のゲート電極Ｇ３（記憶ノードＮ
４０３）とが、配線Ｌ１１と線対称な位置にある第１配
線層の配線Ｌ１１’を介して接続される。
【０２０７】ｎ型ＭＯＳトランジスタＱｎ４０１のゲー
ト電極Ｇ１（記憶ノードＮ４０１）と、ｎ型ＭＯＳトラ
ンジスタＱｎ４０２のドレインと、ｐ型ＭＯＳトランジ
スタＱｐ４０３のドレインとが、第１配線層の配線Ｌ１
２（第２の配線）を介して接続される。また、ｎ型ＭＯ
ＳトランジスタＱｎ４０６のゲート電極Ｇ４（記憶ノー
ドＮ４０４）と、ｎ型ＭＯＳトランジスタＱｎ４０５の
ドレインと、ｐ型ＭＯＳトランジスタＱｐ４０８のドレ
インとが、配線Ｌ１２と線対称な位置にある第１配線層
の配線Ｌ１２’を介して接続される。
ト電極Ｇ１（記憶ノードＮ４０１）と、ｎ型ＭＯＳトラ
ンジスタＱｎ４０２のドレインと、ｐ型ＭＯＳトランジ
スタＱｐ４０３のドレインとが、第１配線層の配線Ｌ１
２（第２の配線）を介して接続される。また、ｎ型ＭＯ
ＳトランジスタＱｎ４０６のゲート電極Ｇ４（記憶ノー
ドＮ４０４）と、ｎ型ＭＯＳトランジスタＱｎ４０５の
ドレインと、ｐ型ＭＯＳトランジスタＱｐ４０８のドレ
インとが、配線Ｌ１２と線対称な位置にある第１配線層
の配線Ｌ１２’を介して接続される。
【０２０８】ｎ型ＭＯＳトランジスタＱｎ４０２のゲー
ト電極Ｇ２（記憶ノードＮ４０２）とｐ型ＭＯＳトラン
ジスタＱｐ４０４のドレインとが、第１配線層の配線Ｌ
１３（第３の配線）を介して接続される。また、ｎ型Ｍ
ＯＳトランジスタＱｎ４０５のゲート電極Ｇ３（記憶ノ
ードＮ４０３）とｐ型ＭＯＳトランジスタＱｐ４０７の
ドレインとが、配線Ｌ１３と線対称な位置にある配線Ｌ
１３’を介して接続される。
ト電極Ｇ２（記憶ノードＮ４０２）とｐ型ＭＯＳトラン
ジスタＱｐ４０４のドレインとが、第１配線層の配線Ｌ
１３（第３の配線）を介して接続される。また、ｎ型Ｍ
ＯＳトランジスタＱｎ４０５のゲート電極Ｇ３（記憶ノ
ードＮ４０３）とｐ型ＭＯＳトランジスタＱｐ４０７の
ドレインとが、配線Ｌ１３と線対称な位置にある配線Ｌ
１３’を介して接続される。
【０２０９】第１配線層の配線Ｌ１４は、第３活性領域
Ａ３とコンタクトＣＴを介して接続される。配線Ｌ１４
と線対称な位置にある配線Ｌ１４’は、第３活性領域Ａ
３’とコンタクトＣＴを介して接続される。第１配線層
の配線Ｌ１５は、ｎ型ＭＯＳトランジスタＱｎ４１１の
ゲート電極Ｇ５（ノードＮ４０５）とコンタクトＣＴを
介して接続される。配線Ｌ１５と線対称な位置にある配
線Ｌ１５’は、ｎ型ＭＯＳトランジスタＱｎ４１２のゲ
ート電極Ｇ６（ノードＮ４０６）とコンタクトＣＴを介
して接続される。第１配線層の配線Ｌ１６は、ｐ型ＭＯ
ＳトランジスタＱｐ４０３のソースとコンタクトＣＴを
介して接続される。配線Ｌ１６と線対称な位置にある配
線Ｌ１６’は、ｐ型ＭＯＳトランジスタＱｐ４０８のソ
ースとコンタクトＣＴを介して接続される。第１配線層
の配線Ｌ１７は、ｐ型ＭＯＳトランジスタＱｐ４０４の
ソースとコンタクトＣＴを介して接続される。配線Ｌ１
７と線対称な位置にある配線Ｌ１７’は、ｐ型ＭＯＳト
ランジスタＱｐ４０７のソースとコンタクトＣＴを介し
て接続される。第１配線層の配線Ｌ１８は、ｎ型ＭＯＳ
トランジスタＱｎ４０９およびｎ型ＭＯＳトランジスタ
Ｑｎ４１０のドレインと、コンタクトＣＴを介して接続
される。第１配線層の配線Ｌ１９は、ｎ型ＭＯＳトラン
ジスタＱｎ４０２およびｎ型ＭＯＳトランジスタＱｎ４
０５のソースと、コンタクトＣＴを介して接続される。
Ａ３とコンタクトＣＴを介して接続される。配線Ｌ１４
と線対称な位置にある配線Ｌ１４’は、第３活性領域Ａ
３’とコンタクトＣＴを介して接続される。第１配線層
の配線Ｌ１５は、ｎ型ＭＯＳトランジスタＱｎ４１１の
ゲート電極Ｇ５（ノードＮ４０５）とコンタクトＣＴを
介して接続される。配線Ｌ１５と線対称な位置にある配
線Ｌ１５’は、ｎ型ＭＯＳトランジスタＱｎ４１２のゲ
ート電極Ｇ６（ノードＮ４０６）とコンタクトＣＴを介
して接続される。第１配線層の配線Ｌ１６は、ｐ型ＭＯ
ＳトランジスタＱｐ４０３のソースとコンタクトＣＴを
介して接続される。配線Ｌ１６と線対称な位置にある配
線Ｌ１６’は、ｐ型ＭＯＳトランジスタＱｐ４０８のソ
ースとコンタクトＣＴを介して接続される。第１配線層
の配線Ｌ１７は、ｐ型ＭＯＳトランジスタＱｐ４０４の
ソースとコンタクトＣＴを介して接続される。配線Ｌ１
７と線対称な位置にある配線Ｌ１７’は、ｐ型ＭＯＳト
ランジスタＱｐ４０７のソースとコンタクトＣＴを介し
て接続される。第１配線層の配線Ｌ１８は、ｎ型ＭＯＳ
トランジスタＱｎ４０９およびｎ型ＭＯＳトランジスタ
Ｑｎ４１０のドレインと、コンタクトＣＴを介して接続
される。第１配線層の配線Ｌ１９は、ｎ型ＭＯＳトラン
ジスタＱｎ４０２およびｎ型ＭＯＳトランジスタＱｎ４
０５のソースと、コンタクトＣＴを介して接続される。
【０２１０】図１９は、図１５に示す３値ＣＡＭセルの
構造例を示す第３の平面図であり、図１８に示す第１配
線層の上層に形成される第２配線層の平面図である。図
１９において、符号Ｌ２１〜符号Ｌ２５および符号Ｌ２
３’〜符号Ｌ２５’は第２配線層に形成される配線を、
ＶＡ２は第２配線層と第３配線層との間で配線を接続す
るビアを示す。その他、図１５、図１７および図１８と
の同一符号は同一の構成要素を示している。
構造例を示す第３の平面図であり、図１８に示す第１配
線層の上層に形成される第２配線層の平面図である。図
１９において、符号Ｌ２１〜符号Ｌ２５および符号Ｌ２
３’〜符号Ｌ２５’は第２配線層に形成される配線を、
ＶＡ２は第２配線層と第３配線層との間で配線を接続す
るビアを示す。その他、図１５、図１７および図１８と
の同一符号は同一の構成要素を示している。
【０２１１】第１配線層の配線Ｌ１８が、ビアＶＡ１を
介して、中心線Ｘ−Ｘ’に対して垂直な方向に延びる第
２配線層の配線Ｌ２２（不一致検出線ＭＬ）に接続され
る。すなわち、ｎ型ＭＯＳトランジスタＱｎ４０９およ
びｎ型ＭＯＳトランジスタＱｎ４１０のドレインが、コ
ンタクトＣＴ、配線Ｌ１８およびビアＶＡ１を介して不
一致検出線ＭＬに接続される。
介して、中心線Ｘ−Ｘ’に対して垂直な方向に延びる第
２配線層の配線Ｌ２２（不一致検出線ＭＬ）に接続され
る。すなわち、ｎ型ＭＯＳトランジスタＱｎ４０９およ
びｎ型ＭＯＳトランジスタＱｎ４１０のドレインが、コ
ンタクトＣＴ、配線Ｌ１８およびビアＶＡ１を介して不
一致検出線ＭＬに接続される。
【０２１２】第１配線層の配線Ｌ１４、配線Ｌ１４’、
および配線Ｌ１９が、ビアＶＡ１を介して第２配線層の
Ｌ２１（基準電位Ｖｓｓ）に接続される。すなわち、ｎ
型ＭＯＳトランジスタＱｎ４０１およびｎ型ＭＯＳトラ
ンジスタＱｎ４１１のソースが、コンタクトＣＴ、配線
Ｌ１４およびビアＶＡ１を介して基準電位Ｖｓｓに接続
される。ｎ型ＭＯＳトランジスタＱｎ４０６およびｎ型
ＭＯＳトランジスタＱｎ４１２のソースが、コンタクト
ＣＴ、配線Ｌ１４’およびビアＶＡ１を介して基準電位
Ｖｓｓに接続される。ｎ型ＭＯＳトランジスタＱｎ４０
２およびｎ型ＭＯＳトランジスタＱｎ４０５のソース
が、コンタクトＣＴ、配線Ｌ１９およびビアＶＡ１を介
して基準電位Ｖｓｓに接続される。
および配線Ｌ１９が、ビアＶＡ１を介して第２配線層の
Ｌ２１（基準電位Ｖｓｓ）に接続される。すなわち、ｎ
型ＭＯＳトランジスタＱｎ４０１およびｎ型ＭＯＳトラ
ンジスタＱｎ４１１のソースが、コンタクトＣＴ、配線
Ｌ１４およびビアＶＡ１を介して基準電位Ｖｓｓに接続
される。ｎ型ＭＯＳトランジスタＱｎ４０６およびｎ型
ＭＯＳトランジスタＱｎ４１２のソースが、コンタクト
ＣＴ、配線Ｌ１４’およびビアＶＡ１を介して基準電位
Ｖｓｓに接続される。ｎ型ＭＯＳトランジスタＱｎ４０
２およびｎ型ＭＯＳトランジスタＱｎ４０５のソース
が、コンタクトＣＴ、配線Ｌ１９およびビアＶＡ１を介
して基準電位Ｖｓｓに接続される。
【０２１３】第２配線層の配線Ｌ２３は、ビアＶＡ１を
介して第１配線層の配線Ｌ１５と接続される。配線Ｌ２
３と線対称な位置にある配線Ｌ２３’は、ビアＶＡ１を
介して第１配線層の配線Ｌ１５’と接続される。第２配
線層の配線Ｌ２４は、ビアＶＡ１を介して第１配線層の
配線Ｌ１６と接続される。配線Ｌ２４と線対称な位置に
ある配線Ｌ２４’は、ビアＶＡ１を介して第１配線層の
配線Ｌ１６’と接続される。第２配線層の配線Ｌ２５
は、ビアＶＡ１を介して第１配線層の配線Ｌ１７と接続
される。配線Ｌ２４と線対称な位置にある配線Ｌ２５’
は、ビアＶＡ１を介して第１配線層の配線Ｌ１７’と接
続される。
介して第１配線層の配線Ｌ１５と接続される。配線Ｌ２
３と線対称な位置にある配線Ｌ２３’は、ビアＶＡ１を
介して第１配線層の配線Ｌ１５’と接続される。第２配
線層の配線Ｌ２４は、ビアＶＡ１を介して第１配線層の
配線Ｌ１６と接続される。配線Ｌ２４と線対称な位置に
ある配線Ｌ２４’は、ビアＶＡ１を介して第１配線層の
配線Ｌ１６’と接続される。第２配線層の配線Ｌ２５
は、ビアＶＡ１を介して第１配線層の配線Ｌ１７と接続
される。配線Ｌ２４と線対称な位置にある配線Ｌ２５’
は、ビアＶＡ１を介して第１配線層の配線Ｌ１７’と接
続される。
【０２１４】図２０は、図１５に示す３値ＣＡＭセルの
構造例を示す第４の平面図であり、図１９に示す第２配
線層の上層に形成される第３配線層の平面図である。図
２０において、符号Ｌ３１〜符号Ｌ３４、符号Ｌ３３’
および符号Ｌ３４’は第３配線層に形成される配線を、
ＶＡ３は第３配線層と第４配線層との間で配線を接続す
るビアを示す。その他、図１５、図１７ないし図１９と
の同一符号は同一の構成要素を示している。
構造例を示す第４の平面図であり、図１９に示す第２配
線層の上層に形成される第３配線層の平面図である。図
２０において、符号Ｌ３１〜符号Ｌ３４、符号Ｌ３３’
および符号Ｌ３４’は第３配線層に形成される配線を、
ＶＡ３は第３配線層と第４配線層との間で配線を接続す
るビアを示す。その他、図１５、図１７ないし図１９と
の同一符号は同一の構成要素を示している。
【０２１５】中心線Ｘ−Ｘ’に対して平行な方向に延び
る第３配線層の配線Ｌ３１（検索データ線ＳＤ）は、ビ
アＶＡ２を介して第２配線層の配線Ｌ２３と接続され
る。すなわち、ｎ型ＭＯＳトランジスタＱｎ４１１のゲ
ート電極Ｇ５（ノードＮ４０５）が、コンタクトＣＴ、
配線Ｌ１５、ビアＶＡ１、配線Ｌ２３およびビアＶＡ２
を介して、検索データ線ＳＤと接続される。また、配線
Ｌ３１（検索データ線ＳＤ）と線対称な配線Ｌ３２（検
索データ線／ＳＤ）は、ビアＶＡ２を介して第２配線層
の配線Ｌ２３’と接続される。すなわち、ｎ型ＭＯＳト
ランジスタＱｎ４１２のゲート電極Ｇ６（ノードＮ４０
６）が、コンタクトＣＴ、配線Ｌ１５’、ビアＶＡ１、
配線Ｌ２３’およびビアＶＡ２を介して、検索データ線
／ＳＤと接続される。
る第３配線層の配線Ｌ３１（検索データ線ＳＤ）は、ビ
アＶＡ２を介して第２配線層の配線Ｌ２３と接続され
る。すなわち、ｎ型ＭＯＳトランジスタＱｎ４１１のゲ
ート電極Ｇ５（ノードＮ４０５）が、コンタクトＣＴ、
配線Ｌ１５、ビアＶＡ１、配線Ｌ２３およびビアＶＡ２
を介して、検索データ線ＳＤと接続される。また、配線
Ｌ３１（検索データ線ＳＤ）と線対称な配線Ｌ３２（検
索データ線／ＳＤ）は、ビアＶＡ２を介して第２配線層
の配線Ｌ２３’と接続される。すなわち、ｎ型ＭＯＳト
ランジスタＱｎ４１２のゲート電極Ｇ６（ノードＮ４０
６）が、コンタクトＣＴ、配線Ｌ１５’、ビアＶＡ１、
配線Ｌ２３’およびビアＶＡ２を介して、検索データ線
／ＳＤと接続される。
【０２１６】第３配線層の配線Ｌ３３は、ビアＶＡ２を
介して第２配線層の配線Ｌ２５と接続される。配線Ｌ３
３と線対称な位置にある配線Ｌ３３’は、ビアＶＡ２を
介して第２配線層の配線Ｌ２５’と接続される。第３配
線層の配線Ｌ３４は、ビアＶＡ２を介して第２配線層の
配線Ｌ２４と接続される。配線Ｌ３４と線対称な位置に
ある配線Ｌ３４’は、ビアＶＡ２を介して第２配線層の
配線Ｌ２４’と接続される。
介して第２配線層の配線Ｌ２５と接続される。配線Ｌ３
３と線対称な位置にある配線Ｌ３３’は、ビアＶＡ２を
介して第２配線層の配線Ｌ２５’と接続される。第３配
線層の配線Ｌ３４は、ビアＶＡ２を介して第２配線層の
配線Ｌ２４と接続される。配線Ｌ３４と線対称な位置に
ある配線Ｌ３４’は、ビアＶＡ２を介して第２配線層の
配線Ｌ２４’と接続される。
【０２１７】図２１は、図１５に示す３値ＣＡＭセルの
構造例を示す第５の平面図であり、図２０に示す第３配
線層の上層に形成される第４配線層の平面図である。図
２１において、符号Ｌ４１〜符号Ｌ４４は第４配線層に
形成される配線を示す。その他、図１５、図１７ないし
図２０と同一符号は同一の構成要素を示している。
構造例を示す第５の平面図であり、図２０に示す第３配
線層の上層に形成される第４配線層の平面図である。図
２１において、符号Ｌ４１〜符号Ｌ４４は第４配線層に
形成される配線を示す。その他、図１５、図１７ないし
図２０と同一符号は同一の構成要素を示している。
【０２１８】中心線Ｘ−Ｘ’に対して平行な方向に延び
る第４層配線の配線Ｌ４１（ビット線ＢＬ１）は、ビア
ＶＡ３を介して第３配線層の配線Ｌ３４と接続される。
すなわち、ｐ型ＭＯＳトランジスタＱｐ４０３のソース
が、コンタクトＣＴ、配線Ｌ１６、ビアＶＡ１、配線Ｌ
２４、ビアＶＡ２、配線Ｌ３４およびビアＶＡ３を介し
て、ビット線ＢＬ１と接続される。配線Ｌ４１（ビット
線ＢＬ１）と線対称な配線Ｌ４４（ビット線／ＢＬ２）
は、ビアＶＡ３を介して第３配線層の配線Ｌ３４’と接
続される。すなわち、ｐ型ＭＯＳトランジスタＱｐ４０
８のソースが、コンタクトＣＴ、配線Ｌ１６’、ビアＶ
Ａ１、配線Ｌ２４’、ビアＶＡ２、配線Ｌ３４’および
ビアＶＡ３を介して、ビット線／ＢＬ２と接続される。
る第４層配線の配線Ｌ４１（ビット線ＢＬ１）は、ビア
ＶＡ３を介して第３配線層の配線Ｌ３４と接続される。
すなわち、ｐ型ＭＯＳトランジスタＱｐ４０３のソース
が、コンタクトＣＴ、配線Ｌ１６、ビアＶＡ１、配線Ｌ
２４、ビアＶＡ２、配線Ｌ３４およびビアＶＡ３を介し
て、ビット線ＢＬ１と接続される。配線Ｌ４１（ビット
線ＢＬ１）と線対称な配線Ｌ４４（ビット線／ＢＬ２）
は、ビアＶＡ３を介して第３配線層の配線Ｌ３４’と接
続される。すなわち、ｐ型ＭＯＳトランジスタＱｐ４０
８のソースが、コンタクトＣＴ、配線Ｌ１６’、ビアＶ
Ａ１、配線Ｌ２４’、ビアＶＡ２、配線Ｌ３４’および
ビアＶＡ３を介して、ビット線／ＢＬ２と接続される。
【０２１９】中心線Ｘ−Ｘ’に対して平行な方向に延び
る第４層配線の配線Ｌ４２（ビット線／ＢＬ１）は、ビ
アＶＡ３を介して第３配線層の配線Ｌ３３と接続され
る。すなわち、ｐ型ＭＯＳトランジスタＱｐ４０４のソ
ースが、コンタクトＣＴ、配線Ｌ１７、ビアＶＡ１、配
線Ｌ２５、ビアＶＡ２、配線Ｌ３３およびビアＶＡ３を
介して、ビット線／ＢＬ１と接続される。配線Ｌ４２
（ビット線／ＢＬ１）と線対称な配線Ｌ４３（ビット線
ＢＬ２）は、ビアＶＡ３を介して第３配線層の配線Ｌ３
３’と接続される。すなわち、ｐ型ＭＯＳトランジスタ
Ｑｐ４０７のソースが、コンタクトＣＴ、配線Ｌ１
７’、ビアＶＡ１、配線Ｌ２５’、ビアＶＡ２、配線Ｌ
３３’およびビアＶＡ３を介して、ビット線ＢＬ２と接
続される。
る第４層配線の配線Ｌ４２（ビット線／ＢＬ１）は、ビ
アＶＡ３を介して第３配線層の配線Ｌ３３と接続され
る。すなわち、ｐ型ＭＯＳトランジスタＱｐ４０４のソ
ースが、コンタクトＣＴ、配線Ｌ１７、ビアＶＡ１、配
線Ｌ２５、ビアＶＡ２、配線Ｌ３３およびビアＶＡ３を
介して、ビット線／ＢＬ１と接続される。配線Ｌ４２
（ビット線／ＢＬ１）と線対称な配線Ｌ４３（ビット線
ＢＬ２）は、ビアＶＡ３を介して第３配線層の配線Ｌ３
３’と接続される。すなわち、ｐ型ＭＯＳトランジスタ
Ｑｐ４０７のソースが、コンタクトＣＴ、配線Ｌ１
７’、ビアＶＡ１、配線Ｌ２５’、ビアＶＡ２、配線Ｌ
３３’およびビアＶＡ３を介して、ビット線ＢＬ２と接
続される。
【０２２０】以上説明したように、図１７〜図２１の平
面図に示した構造を有する３値ＣＡＭセルは、４層以上
の配線層を持つ一般的な半導体製造プロセスを用いて製
造可能である。また、共通のビット線対に接続されるメ
モリセルＭＣ１とメモリセルＭＣ２の構造を比較する
と、図１９の第２配線層および図２０の第３配線層を除
く他の配線層において、互いの境界線に対して線対称な
構造を有していることが分かる。したがって、例えば図
２２に示すように、メモリセルＭＣ１とメモリセルＭＣ
２とを２つペアにすることによって、周期的な構造を有
するメモリセルアレイを容易に構成することができる。
面図に示した構造を有する３値ＣＡＭセルは、４層以上
の配線層を持つ一般的な半導体製造プロセスを用いて製
造可能である。また、共通のビット線対に接続されるメ
モリセルＭＣ１とメモリセルＭＣ２の構造を比較する
と、図１９の第２配線層および図２０の第３配線層を除
く他の配線層において、互いの境界線に対して線対称な
構造を有していることが分かる。したがって、例えば図
２２に示すように、メモリセルＭＣ１とメモリセルＭＣ
２とを２つペアにすることによって、周期的な構造を有
するメモリセルアレイを容易に構成することができる。
【０２２１】なお、本発明は上述した実施形態に限定さ
れない。すなわち、各実施形態において示した回路図等
は本発明を説明するための一例に過ぎず、他の種々の回
路によっても本発明は実施可能である。例えば、各図に
おいて示すＭＯＳトランジスタを、バイポーラトランジ
スタなどの他の様々なトランジスタに置き換えても良
い。
れない。すなわち、各実施形態において示した回路図等
は本発明を説明するための一例に過ぎず、他の種々の回
路によっても本発明は実施可能である。例えば、各図に
おいて示すＭＯＳトランジスタを、バイポーラトランジ
スタなどの他の様々なトランジスタに置き換えても良
い。
【０２２２】また、図３および図４に示すタイミング制
御部４１の例では、データの読み出し開始時および終了
時に、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯ
ＳトランジスタＱｐ１２と、ｐ型ＭＯＳトランジスタＱ
ｐ１３およびｐ型ＭＯＳトランジスタＱｐ１４とがとも
にオン状態またはオフ状態となる期間を設ける場合を例
として示しているが、本発明はこの例に限定されない。
例えば、このオン状態またはオフ状態になる期間を設け
ずに、これらのトランジスタが同時に切り換わるように
タイミング制御部５を構成しても良い。
御部４１の例では、データの読み出し開始時および終了
時に、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯ
ＳトランジスタＱｐ１２と、ｐ型ＭＯＳトランジスタＱ
ｐ１３およびｐ型ＭＯＳトランジスタＱｐ１４とがとも
にオン状態またはオフ状態となる期間を設ける場合を例
として示しているが、本発明はこの例に限定されない。
例えば、このオン状態またはオフ状態になる期間を設け
ずに、これらのトランジスタが同時に切り換わるように
タイミング制御部５を構成しても良い。
【０２２３】また、ビット線対を昇圧するための電圧
は、図２のビット線電圧制御部４に昇圧回路を設けて、
この昇圧回路によって電源電圧Ｖｃｃを昇圧電圧Ｖｃｃ
Ｘに昇圧させても良いし、あるいはこれらを半導体記憶
装置の外部から供給させても良い。
は、図２のビット線電圧制御部４に昇圧回路を設けて、
この昇圧回路によって電源電圧Ｖｃｃを昇圧電圧Ｖｃｃ
Ｘに昇圧させても良いし、あるいはこれらを半導体記憶
装置の外部から供給させても良い。
【０２２４】
【発明の効果】本発明によれば、第１に、電源の低電圧
化にともなう、４トランジスタ型ＳＲＡＭセルのスタテ
ィック・ノイズマージンの低下を抑制できる。第２に、
従来の連想メモリに比べて回路の集積度を向上できる。
化にともなう、４トランジスタ型ＳＲＡＭセルのスタテ
ィック・ノイズマージンの低下を抑制できる。第２に、
従来の連想メモリに比べて回路の集積度を向上できる。
【図１】本発明の第１の実施形態に係るＳＲＡＭの構成
例を示す概略的な図である。
例を示す概略的な図である。
【図２】図１に示すＳＲＡＭのビット線電圧制御部およ
びメモリセルの構成例を示す図である。
びメモリセルの構成例を示す図である。
【図３】図２に示すビット線電圧制御部のタイミング制
御回路およびタイミングチャートの一例を示す第１の図
である。
御回路およびタイミングチャートの一例を示す第１の図
である。
【図４】図２に示すビット線電圧制御部のタイミング制
御回路およびタイミングチャートの一例を示す第２の図
である。
御回路およびタイミングチャートの一例を示す第２の図
である。
【図５】６トランジスタ型のメモリセルにおけるＳＮＭ
の評価回路およびバタフライプロットの例を示す図であ
る。
の評価回路およびバタフライプロットの例を示す図であ
る。
【図６】４トランジスタ型のメモリセルにおけるＳＮＭ
の評価回路およびバタフライプロットの例を示す図であ
る。
の評価回路およびバタフライプロットの例を示す図であ
る。
【図７】電源電圧Ｖｃｃに応じたＳＮＭの変化の例を示
す図である。
す図である。
【図８】本発明の第２の実施形態〜第５の実施形態に係
る連想メモリの一構成例を示す概略的なブロック図であ
る。
る連想メモリの一構成例を示す概略的なブロック図であ
る。
【図９】本発明の第２の実施形態に係る２値ＣＡＭセル
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１０】図９に示す２値ＣＡＭセルの各ビット線に電
源を供給するデータ電源供給部の構成例を示す回路図で
ある。
源を供給するデータ電源供給部の構成例を示す回路図で
ある。
【図１１】本発明の第２の実施形態に係る２値ＣＡＭセ
ルの構成例を示す回路図である。
ルの構成例を示す回路図である。
【図１２】図１１に示す２値ＣＡＭセルの各ビット線に
電源を供給するデータ電源供給部の構成例を示す回路図
である。
電源を供給するデータ電源供給部の構成例を示す回路図
である。
【図１３】本発明の第３の実施形態に係る３値ＣＡＭセ
ルの構成例を示す回路図である。
ルの構成例を示す回路図である。
【図１４】図１３に示す３値ＣＡＭセルの各ビット線に
電源を供給するデータ電源供給部の構成例を示す回路図
である。
電源を供給するデータ電源供給部の構成例を示す回路図
である。
【図１５】本発明の第４の実施形態に係る３値ＣＡＭセ
ルの構成例を示す回路図である。
ルの構成例を示す回路図である。
【図１６】図１５に示す３値ＣＡＭセルの各ビット線に
電源を供給するデータ電源供給部の構成例を示す回路図
である。
電源を供給するデータ電源供給部の構成例を示す回路図
である。
【図１７】図１５に示す３値ＣＡＭセルの構造例を示す
第１の平面図である。
第１の平面図である。
【図１８】図１５に示す３値ＣＡＭセルの構造例を示す
第２の平面図である。
第２の平面図である。
【図１９】図１５に示す３値ＣＡＭセルの構造例を示す
第３の平面図である。
第３の平面図である。
【図２０】図１５に示す３値ＣＡＭセルの構造例を示す
第４の平面図である。
第４の平面図である。
【図２１】図１５に示す３値ＣＡＭセルの構造例を示す
第５の平面図である。
第５の平面図である。
【図２２】図１７ないし図２１に示した構造を有する３
値ＣＡＭセルによってメモリセルアレイを構成する例を
示す図である。
値ＣＡＭセルによってメモリセルアレイを構成する例を
示す図である。
【図２３】６トランジスタ型のＳＲＡＭセルを示す回路
図である。
図である。
【図２４】４トランジスタ型のＳＲＡＭセルを示す回路
図である。
図である。
【図２５】ＳＲＡＭ型の記憶回路を有する従来の２値Ｃ
ＡＭセルの構成例を示す回路図である。
ＡＭセルの構成例を示す回路図である。
【図２６】ＳＲＡＭ型の記憶回路を有する従来の２値Ｃ
ＡＭセルの他の構成例を示す回路図である。
ＡＭセルの他の構成例を示す回路図である。
【図２７】ＳＲＡＭ型の記憶回路を有する従来の３値Ｃ
ＡＭセルの構成例を示す回路図である。
ＡＭセルの構成例を示す回路図である。
１…制御部、２…行デコード部、３…データ入出力部、
４…ビット線電圧制御部、４１…昇圧部、ＭＡ…メモリ
セルアレイ、ＭＣ11〜ＭＣmk…メモリセル、Ｗ１〜Ｗｍ
…ワード線、Ｑｐ１〜Ｑｐ４０８…ｐ型ＭＯＳトランジ
スタ、Ｑｎ１〜Ｑｎ４１２…ｎ型ＭＯＳトランジスタ、
Ｒ…抵抗、ｂ１〜ｂｋ…ビット線、ｂ１Ｂ〜ｂｋＢ…反
転ビット線、１１…アドレス制御部、１２…ＣＡＭセル
アレイ、１３…データ入出力部、１４…検索結果レジス
タ、１５…プライオリティエンコーダ、１６…アドレス
電源供給部、１７…データ電源供給部、ＷＬ，ＷＬａ，
ＷＬｂ…ワード線、ＢＬ，／ＢＬ，ＢＬ１，／ＢＬ１，
ＢＬ２，／ＢＬ２…ビット線、ＳＤ，／ＳＤ…検索デー
タ線、ＭＬ…不一致検出線。
４…ビット線電圧制御部、４１…昇圧部、ＭＡ…メモリ
セルアレイ、ＭＣ11〜ＭＣmk…メモリセル、Ｗ１〜Ｗｍ
…ワード線、Ｑｐ１〜Ｑｐ４０８…ｐ型ＭＯＳトランジ
スタ、Ｑｎ１〜Ｑｎ４１２…ｎ型ＭＯＳトランジスタ、
Ｒ…抵抗、ｂ１〜ｂｋ…ビット線、ｂ１Ｂ〜ｂｋＢ…反
転ビット線、１１…アドレス制御部、１２…ＣＡＭセル
アレイ、１３…データ入出力部、１４…検索結果レジス
タ、１５…プライオリティエンコーダ、１６…アドレス
電源供給部、１７…データ電源供給部、ＷＬ，ＷＬａ，
ＷＬｂ…ワード線、ＢＬ，／ＢＬ，ＢＬ１，／ＢＬ１，
ＢＬ２，／ＢＬ２…ビット線、ＳＤ，／ＳＤ…検索デー
タ線、ＭＬ…不一致検出線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 15/04 ６０１ Ｈ０１Ｌ 27/10 ３８１
６３１ Ｇ１１Ｃ 11/40 ３０１
Ｈ０１Ｌ 21/8244 11/34 Ｚ
27/11
Ｆターム(参考） 5B015 HH01 JJ12 JJ37 KA13 KA35
KA38 KB92 PP02 QQ03
5F083 BS25 GA09 GA11 LA01 ZA21
Claims (47)
- 【請求項１】 第１の記憶ノードおよび第２の記憶ノー
ドと、上記第１の記憶ノードに制御端子が接続され、上
記第２の記憶ノードと基準電位との間に入出力端子が接
続された第１のトランジスタと、上記第２の記憶ノード
に制御端子が接続され、上記第１の記憶ノードと上記基
準電位との間に入出力端子が接続された第２のトランジ
スタと、上記第１の記憶ノードと第１のビット線との間
に入出力端子が接続され、ワード線に制御端子が接続さ
れた第３のトランジスタと、上記第２の記憶ノードと第
２のビット線との間に入出力端子が接続され、上記ワー
ド線に制御端子が接続された第４のトランジスタとを有
する半導体記憶装置の記憶データの読み出し方法であっ
て、 上記記憶データの保持期間において、上記第１のビット
線および上記第２のビット線に第１の電圧を印加し、 上記記憶データの読み出し時において、上記ワード線を
活性化し、上記第１のビット線および上記第２のビット
線に上記第１の電圧より高い第２の電圧を印加する記憶
データの読み出し方法。 - 【請求項２】 上記記憶データの保持期間において、上
記第１の電圧の供給端子を上記第１のビット線および上
記第２のビット線に接続するとともに、上記第２の電圧
の供給端子を上記第１のビット線および上記第２のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第２の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続し、当該接続後に、上記第１の電圧の供
給端子を上記第１のビット線および上記第２のビット線
から切り離し、 上記記憶データの読み出し終了時において、上記第１の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続し、当該接続後に、上記第２の電圧の供
給端子を上記第１のビット線および上記第２のビット線
から切り離す、請求項１に記載の記憶データの読み出し
方法。 - 【請求項３】 上記記憶データの保持期間において、上
記第１の電圧の供給端子を上記第１のビット線および上
記第２のビット線に接続するとともに、上記第２の電圧
の供給端子を上記第１のビット線および上記第２のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第１の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線から切り離し、当該切り離し後に、上記第２の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続し、 上記記憶データの読み出し終了時において、上記第２の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線から切り離し、当該切り離し後に、上記第１の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続する、 請求項１に記載の記憶データの読み出し方法。 - 【請求項４】 マトリクス状に配列された複数のメモリ
セルと、上記マトリクスの同一行のメモリセルに接続さ
れる複数のワード線と、上記マトリクスの同一列のメモ
リセルに接続される複数の第１のビット線および第２の
ビット線とを有し、上記メモリセルは、第１の記憶ノー
ドおよび第２の記憶ノードと、上記第１の記憶ノードに
制御端子が接続され、上記第２の記憶ノードと基準電位
との間に入出力端子が接続された第１のトランジスタ
と、上記第２の記憶ノードに制御端子が接続され、上記
第１の記憶ノードと上記基準電位との間に入出力端子が
接続された第２のトランジスタと、上記第１の記憶ノー
ドと第１のビット線との間に入出力端子が接続され、ワ
ード線に制御端子が接続された第３のトランジスタと、
上記第２の記憶ノードと第２のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第４のトランジスタとを含む半導体記憶装置の記憶デー
タの読み出し方法であって、 上記記憶データの保持期間において、上記第１のビット
線および上記第２のビット線に第１の電圧を印加し、 上記記憶データの読み出し時において、上記複数のワー
ド線の少なくとも１つを活性化し、上記第１のビット線
および上記第２のビット線に上記第１の電圧より高い第
２の電圧を印加する記憶データの読み出し方法。 - 【請求項５】 上記記憶データの保持期間において、上
記第１の電圧の供給端子を上記第１のビット線および上
記第２のビット線に接続するとともに、上記第２の電圧
の供給端子を上記第１のビット線および上記第２のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第２の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続し、当該接続後に、上記第１の電圧の供
給端子を上記第１のビット線および上記第２のビット線
から切り離し、 上記記憶データの読み出し終了時において、上記第１の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続し、当該接続後に、上記第２の電圧の供
給端子を上記第１のビット線および上記第２のビット線
から切り離す、請求項４に記載の記憶データの読み出し
方法。 - 【請求項６】 上記記憶データの保持期間において、上
記第１の電圧の供給端子を上記第１のビット線および上
記第２のビット線に接続するとともに、上記第２の電圧
の供給端子を上記第１のビット線および上記第２のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第１の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線から切り離し、当該切り離し後に、上記第２の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続し、 上記記憶データの読み出し終了時において、上記第２の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線から切り離し、当該切り離し後に、上記第１の
電圧の供給端子を上記第１のビット線および上記第２の
ビット線に接続する、 請求項４に記載の記憶データの読み出し方法。 - 【請求項７】 第１の記憶ノードおよび第２の記憶ノー
ドと、 上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第１
の記憶ノードと上記基準電位との間に入出力端子が接続
された第２のトランジスタと、 上記第１の記憶ノードと第１のビット線との間に入出力
端子が接続され、ワード線に制御端子が接続された第３
のトランジスタと、 上記第２の記憶ノードと第２のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第４のトランジスタと、 上記記憶データの保持期間において、上記第１のビット
線および上記第２のビット線に第１の電圧を印加し、上
記記憶データの読み出し時において、上記ワード線を活
性化し、上記第１のビット線および上記第２のビット線
に上記第１の電圧より高い第２の電圧を印加する制御回
路とを有する半導体記憶装置。 - 【請求項８】 上記制御回路は上記第１の電圧を供給す
る第１の端子と、 上記第２の電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子を上記第１のビット線お
よび上記第２のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを接続し、当該
接続後に、上記第１の端子と上記第１のビット線および
上記第２のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第１の端子と上記第１のビ
ット線および上記第２のビット線とを接続し、当該接続
後に、上記第２の端子と上記第１のビット線および上記
第２のビット線とを切り離す記第１の制御信号および上
記第２の制御信号を生成するスイッチ制御回路とを含
む、 請求項７に記載の半導体記憶装置。 - 【請求項９】 上記制御回路は上記第１の電圧を供給す
る第１の端子と、 上記第２の電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子を上記第１のビット線お
よび上記第２のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第１の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第２の端子と上記第１のビット線
および上記第２のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第１の端子と上記第１のビット線
および上記第２のビット線とを接続する上記第１の制御
信号および上記第２の制御信号を生成するスイッチ制御
回路とを含む、 請求項７に記載の半導体記憶装置。 - 【請求項１０】 上記第１のトランジスタおよび上記第
２のトランジスタは、ｎ形電界効果トランジスタであ
り、 上記第３のトランジスタおよび上記第４のトランジスタ
は、ｐ形電界効果トランジスタである、 請求項７に記載の半導体記憶装置。 - 【請求項１１】 上記第３のトランジスタおよび上記第
４のトランジスタは、上記第１のトランジスタおよび上
記第２のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項７に記載の半導体記憶装置。 - 【請求項１２】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続される複数
のワード線と、 上記マトリクスの同一列のメモリセルに接続される複数
の第１のビット線および第２のビット線と、 上記記憶データの保持期間において、上記第１のビット
線および上記第２のビット線に第１の電圧を印加し、上
記記憶データの読み出し時において、上記複数のワード
線の少なくとも１つを活性化し、上記第１のビット線お
よび上記第２のビット線に上記第１の電圧より高い第２
の電圧を印加する制御回路とを有し、 上記メモリセルは、 第１の記憶ノードおよび第２の記憶ノードと、 上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第１
の記憶ノードと上記基準電位との間に入出力端子が接続
された第２のトランジスタと、 上記第１の記憶ノードと、上記第１のビット線との間に
入出力端子が接続され、上記ワード線に制御端子が接続
された第３のトランジスタと、 上記第２の記憶ノードと、上記第２のビット線との間に
入出力端子が接続され、上記ワード線に制御端子が接続
された第４のトランジスタとを含む、 半導体記憶装置。 - 【請求項１３】 上記制御回路は上記第１の電圧を供給
する第１の端子と、 上記第２の電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子を上記第１のビット線お
よび上記第２のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを接続し、当該
接続後に、上記第１の端子と上記第１のビット線および
上記第２のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第１の端子と上記第１のビ
ット線および上記第２のビット線とを接続し、当該接続
後に、上記第２の端子と上記第１のビット線および上記
第２のビット線とを切り離す上記第１の制御信号および
上記第２の制御信号を生成するスイッチ制御回路とを含
む、請求項１２に記載の半導体記憶装置。 - 【請求項１４】 上記制御回路は上記第１の電圧を供給
する第１の端子と、 上記第２の電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子を上記第１のビット線お
よび上記第２のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第１の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第２の端子と上記第１のビット線
および上記第２のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第１の端子と上記第１のビット線
および上記第２のビット線とを接続する上記第１の制御
信号および上記第２の制御信号を生成するスイッチ制御
回路とを含む、 請求項１２に記載の半導体記憶装置。 - 【請求項１５】 上記第１のトランジスタおよび上記第
２のトランジスタは、ｎ形電界効果トランジスタであ
り、 上記第３のトランジスタおよび上記第４のトランジスタ
は、ｐ形電界効果トランジスタである、 請求項１２に記載の半導体記憶装置。 - 【請求項１６】 上記第３のトランジスタおよび上記第
４のトランジスタは、上記第１のトランジスタおよび上
記第２のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項１２に記載の半導体記憶装置。 - 【請求項１７】 第１の記憶ノードおよび第２の記憶ノ
ードと、 上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第１
の記憶ノードと上記基準電位との間に入出力端子が接続
された第２のトランジスタと、 上記第１の記憶ノードに対するアクセスを制御する第３
のトランジスタと、 上記第２の記憶ノードに対するアクセスを制御する第４
のトランジスタと、 上記第１の記憶ノードおよび上記第２の記憶ノードのレ
ベルに応じた記憶データと、入力される検索データとの
不一致を判定する不一致判定回路と、 上記記憶データを保持する期間において上記第３のトラ
ンジスタおよび上記第４のトランジスタを非導通状態に
設定するとともに、上記第１の記憶ノードおよび上記第
２の記憶ノードに、上記第３のトランジスタまたは上記
第４のトランジスタを介して記憶データ保持電圧を印加
する制御回路とを有する半導体記憶装置。 - 【請求項１８】 上記第３のトランジスタおよび上記第
４のトランジスタは、上記第１のトランジスタおよび上
記第２のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項１７に記載の半導体記憶装置。 - 【請求項１９】 上記制御回路は、上記記憶データの読
み出し期間において上記第３のトランジスタおよび上記
第４のトランジスタを導通状態に設定するとともに、上
記第１の記憶ノードおよび上記第２の記憶ノードに、上
記第３のトランジスタまたは上記第４のトランジスタを
介して、上記記憶データ保持電圧より高い読み出し電圧
を印加する、 請求項１７に記載の半導体記憶装置。 - 【請求項２０】 上記第３のトランジスタを介して上記
第１の記憶ノードに接続される第１のビット線と、 上記第４のトランジスタを介して上記第２の記憶ノード
に接続される第２のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第１の端子と、 上記読み出し電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子と上記第１のビット線お
よび上記第２のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを接続し、当該
接続後に、上記第１の端子と上記第１のビット線および
上記第２のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第１の端子と上記第１のビ
ット線および上記第２のビット線とを接続し、当該接続
後に、上記第２の端子と上記第１のビット線および上記
第２のビット線とを切り離す上記第１の制御信号および
上記第２の制御信号を生成するスイッチ制御回路とを含
む、 請求項１９に記載の半導体記憶装置。 - 【請求項２１】 上記第３のトランジスタを介して上記
第１の記憶ノードに接続される第１のビット線と、 上記第４のトランジスタを介して上記第２の記憶ノード
に接続される第２のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第１の端子と、 上記読み出し電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子と上記第１のビット線お
よび上記第２のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第１の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第２の端子と上記第１のビット線
および上記第２のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第１の端子と上記第１のビット線
および上記第２のビット線とを接続する上記第１の制御
信号および上記第２の制御信号を生成するスイッチ制御
回路とを含む、 請求項１９に記載の半導体記憶装置。 - 【請求項２２】 上記第３のトランジスタを介して上記
第１の記憶ノードに接続される第１のビット線と、 上記第４のトランジスタを介して上記第２の記憶ノード
に接続される第２のビット線と、 不一致検出線と、 上記不一致検出線に電圧を供給する不一致検出線電圧供
給回路とを有し、 上記不一致判定回路は、 第３のノードと、 上記第２の記憶ノードに制御端子が接続され、上記第３
のノードと上記第１のビット線との間に入出力端子が接
続された第５のトランジスタと、 上記第１の記憶ノードに制御端子が接続され、上記第３
のノードと上記第２のビット線との間に入出力端子が接
続された第６のトランジスタと、 上記第３のノードに制御端子が接続され、上記不一致検
出線と基準電位との間に入出力端子が接続された第７の
トランジスタとを含み、 上記制御回路は、上記記憶データと上記検索データとの
不一致を検出する期間において、上記第３のトランジス
タおよび上記第４のトランジスタを非導通状態に設定す
るとともに、上記第１のビット線および上記第２のビッ
ト線に上記検索データに応じた電圧を印加する、 請求項１７に記載の半導体記憶装置。 - 【請求項２３】 上記第３のトランジスタを介して上記
第１の記憶ノードに接続される第１のビット線と、 上記第４のトランジスタを介して上記第２の記憶ノード
に接続される第２のビット線と、 不一致検出線と、 上記不一致検出線に電流を供給する不一致検出線電流供
給回路とを有し、 上記不一致判定回路は、 第３のノードと、 上記第１の記憶ノードに制御端子が接続され、上記第３
のノードと上記第１のビット線との間に入出力端子が接
続された第５のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第３
のノードと上記第２のビット線との間に入出力端子が接
続された第６のトランジスタと、 上記第３のノードに制御端子が接続され、上記不一致検
出線上に入出力端子が挿入された第７のトランジスタと
を含み、 上記制御回路は、上記記憶データと上記検索データとの
不一致を検出する期間において、上記第３のトランジス
タおよび上記第４のトランジスタを非導通状態に設定す
るとともに、上記第１のビット線および上記第２のビッ
ト線に上記検索データに応じた電圧を印加する、 請求項１７に記載の半導体記憶装置。 - 【請求項２４】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続された複数
のワード線と、 上記マトリクスの同一行のメモリセルに接続された複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続された複数
の第１のビット線および第２のビット線と、 上記メモリセルの記憶データを保持する期間において、
上記ワード線を不活性化させるとともに、上記第１のビ
ット線および上記第２のビット線に記憶データ保持電圧
を印加し、入力される検索データと上記記憶データとの
不一致を検出する期間において、上記ワード線を不活性
化させるとともに、上記第１のビット線および上記第２
のビット線に上記検索データに応じた電圧を印加する制
御回路とを有し、 上記メモリセルは、 第１の記憶ノードおよび第２の記憶ノードと、 上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第１
の記憶ノードと上記基準電位との間に入出力端子が接続
された第２のトランジスタと、 上記第１の記憶ノードと上記第１のビット線との間に入
出力端子が接続され、ワード線に制御端子が接続された
第３のトランジスタと、 上記第２の記憶ノードと上記第２のビット線との間に入
出力端子が接続され、上記ワード線に制御端子が接続さ
れた第４のトランジスタと、 上記第１の記憶ノードおよび上記第２の記憶ノードのレ
ベルに応じた上記記憶データと上記検索データとの不一
致を判定し、不一致が判定された場合に上記不一致検出
線を活性化させる不一致判定回路とを含む、 半導体記憶装置。 - 【請求項２５】 上記第３のトランジスタおよび上記第
４のトランジスタは、上記第１のトランジスタおよび上
記第２のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項２４に記載の半導体記憶装置。 - 【請求項２６】 上記制御回路は、上記記憶データの読
み出し期間において所望のワード線を活性化させるとと
もに、上記第１のビット線および上記第２のビット線に
上記記憶データ保持電圧より高い読み出し電圧を印加す
る、 請求項２４に記載の半導体記憶装置。 - 【請求項２７】 上記不一致検出線に電圧を供給する不
一致検出線電圧供給回路を有し、 上記不一致判定回路は、 第３のノードと、 上記第２の記憶ノードに制御端子が接続され、上記第３
のノードと上記第１のビット線との間に入出力端子が接
続された第５のトランジスタと、 上記第１の記憶ノードに制御端子が接続され、上記第３
のノードと上記第２のビット線との間に入出力端子が接
続された第６のトランジスタと、 上記第３のノードに制御端子が接続され、上記不一致検
出線と基準電位との間に入出力端子が接続された第７の
トランジスタとを含む、 請求項２４に記載の半導体記憶装置。 - 【請求項２８】 上記不一致検出線に電流を供給する不
一致検出線電流供給回路を有し、 上記不一致判定回路は、 第３のノードと、 上記第１の記憶ノードに制御端子が接続され、上記第３
のノードと上記第１のビット線との間に入出力端子が接
続された第５のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第３
のノードと上記第２のビット線との間に入出力端子が接
続された第６のトランジスタと、 上記第３のノードに制御端子が接続され、上記不一致検
出線上に入出力端子が挿入された第７のトランジスタと
を含む、 請求項２４に記載の半導体記憶装置。 - 【請求項２９】 第１の記憶ノードおよび第２の記憶ノ
ードと、 上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第１
の記憶ノードと上記基準電位との間に入出力端子が接続
された第２のトランジスタと、 上記第１の記憶ノードに対するアクセスを制御する第３
のトランジスタと、 上記第２の記憶ノードに対するアクセスを制御する第４
のトランジスタとを含む第１の記憶回路および第２の記
憶回路と、 上記第１の記憶回路および上記第２の記憶回路にそれぞ
れ記憶されるデータの組み合わせに応じた記憶データ
と、入力される検索データとの不一致を判定する不一致
判定回路と、 上記記憶データを保持する期間において、上記第３のト
ランジスタおよび上記第４のトランジスタを非導通状態
に設定するとともに、上記第１の記憶ノードおよび上記
第２の記憶ノードに、上記第３のトランジスタまたは上
記第４のトランジスタを介して記憶データ保持電圧を印
加する制御回路とを有する半導体記憶装置。 - 【請求項３０】 上記第３のトランジスタおよび上記第
４のトランジスタは、上記第１のトランジスタおよび上
記第２のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項２９に記載の半導体記憶装置。 - 【請求項３１】 上記制御回路は、上記記憶データの読
み出し期間において上記第３のトランジスタおよび上記
第４のトランジスタを導通状態に設定するともに、上記
第１の記憶ノードおよび上記第２の記憶ノードに、上記
第３のトランジスタまたは上記第４のトランジスタを介
して、上記記憶データ保持電圧より高い読み出し電圧を
印加する、 請求項２９に記載の半導体記憶装置。 - 【請求項３２】 上記第３のトランジスタを介して上記
第１の記憶ノードに接続される第１のビット線と、 上記第４のトランジスタを介して上記第２の記憶ノード
に接続される第２のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第１の端子と、 上記読み出し電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子と上記第１のビット線お
よび上記第２のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを接続し、当該
接続後に、上記第１の端子と上記第１のビット線および
上記第２のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第１の端子と上記第１のビ
ット線および上記第２のビット線とを接続し、当該接続
後に、上記第２の端子と上記第１のビット線および上記
第２のビット線とを切り離す上記第１の制御信号および
上記第２の制御信号を生成するスイッチ制御回路とを含
む、 請求項３１に記載の半導体記憶装置。 - 【請求項３３】 上記第３のトランジスタを介して上記
第１の記憶ノードに接続される第１のビット線と、 上記第４のトランジスタを介して上記第２の記憶ノード
に接続される第２のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第１の端子と、 上記読み出し電圧を供給する第２の端子と、 入力される第１の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第１のスイッチ回路と、 入力される第２の制御信号に応じて、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
する第２のスイッチ回路と、 上記記憶データの保持期間において、上記第１の端子と
上記第１のビット線および上記第２のビット線とを接続
するとともに、上記第２の端子と上記第１のビット線お
よび上記第２のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第１の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第２の端子と上記第１のビット線
および上記第２のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第２の端子と上記第１
のビット線および上記第２のビット線とを切り離し、当
該切り離し後に、上記第１の端子と上記第１のビット線
および上記第２のビット線とを接続する上記第１の制御
信号および上記第２の制御信号を生成するスイッチ制御
回路とを含む、 請求項３１に記載の半導体記憶装置。 - 【請求項３４】 不一致検出線と、 第１の検索データ線および第２の検索データ線と、 上記不一致検出線に電圧を供給する不一致検出線電圧供
給回路とを有し、 上記不一致判定回路は、 上記第１の記憶回路の上記第１の記憶ノードまたは上記
第２の記憶ノードのレベルと、上記第１の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第１の活性化回路と、 上記第２の記憶回路の上記第１の記憶ノードまたは上記
第２の記憶ノードのレベルと、上記第２の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第２の活性化回路とを含み、 上記制御回路は、上記記憶データと上記検索データとの
不一致を検出する期間において、上記第３のトランジス
タおよび上記第４のトランジスタを非導通状態に設定す
るとともに、上記第１の検索データ線および上記第２の
検索データ線に上記検索データに応じた電圧を印加す
る、 請求項２９に記載の半導体記憶装置。 - 【請求項３５】 上記第１の活性化回路および上記第２
の活性化回路は、 上記不一致検出線と上記基準電位との間に直列に接続さ
れた第５のトランジスタおよび第６のトランジスタを含
み、 上記第５のトランジスタは、上記第１の記憶ノードまた
は上記第２の記憶ノードに制御端子が接続され、 上記第６のトランジスタは、上記第１の検索データ線ま
たは上記第２の検索データ線に制御端子が接続された、 請求項３４に記載の半導体記憶装置。 - 【請求項３６】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続された複数
の第１のワード線および第２のワード線と、 上記マトリクスの同一行のメモリセルに接続された複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続された複数
の第１のビット線および第２のビット線と、 上記マトリクスの同一列のメモリセルに接続される複数
の第１の検索データ線および第２の検索データ線と、 入力される検索データと上記メモリセルの記憶データと
の不一致を検出する期間において、上記第１のワード線
および上記第２のワード線を不活性化させ、上記第１の
ビット線および上記第２のビット線に記憶データ保持電
圧を印加するとともに、上記第１の検索データ線および
上記第２の検索データ線に上記検索データに応じた電圧
を印加する制御回路とを有し、 上記メモリセルは、 上記第１のワード線に接続された第１の記憶回路と、 上記第２のワード線に接続された第２の記憶回路と、 上記第１の記憶回路および上記第２の記憶回路にそれぞ
れ記憶されるデータの組み合わせに応じた上記記憶デー
タと上記検索データとの不一致を判定し、不一致を判定
した場合に上記不一致検出線を活性化させる不一致判定
回路とを含み、 上記第１の記憶回路および上記第２の記憶回路は、 第１の記憶ノードおよび第２の記憶ノードと、 上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第１
の記憶ノードと上記基準電位との間に入出力端子が接続
された第２のトランジスタと、 上記第１の記憶ノードと上記第１のビット線との間に入
出力端子が接続され、上記第１のワード線または上記第
２のワード線に制御端子が接続された第３のトランジス
タと、 上記第２の記憶ノードと上記第２のビット線との間に入
出力端子が接続され、上記第１のワード線または上記第
２のワード線に制御端子が接続された第４のトランジス
タとを含む、 半導体記憶装置。 - 【請求項３７】 上記第３のトランジスタおよび上記第
４のトランジスタは、上記第１のトランジスタおよび上
記第２のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項３６に記載の半導体記憶装置。 - 【請求項３８】 上記制御回路は、上記記憶データの読
み出し期間において所望の上記第１のワード線または上
記第２のワード線を活性化させるとともに、上記第１の
ビット線および上記第２のビット線に、上記記憶データ
保持電圧より高い読み出し電圧を印加する、 請求項３６に記載の半導体記憶装置。 - 【請求項３９】 上記不一致検出線に電圧を供給する不
一致検出線電圧供給回路を有し、 上記不一致判定回路は、 上記第１の記憶回路の上記第１の記憶ノードまたは上記
第２の記憶ノードのレベルと、上記第１の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第１の活性化回路と、 上記第２の記憶回路の上記第１の記憶ノードまたは上記
第２の記憶ノードのレベルと、上記第２の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第２の活性化回路とを含む、 請求項３６に記載の半導体記憶装置。 - 【請求項４０】 上記第１の活性化回路および上記第２
の活性化回路は、 上記不一致検出線と上記基準電位との間に直列に接続さ
れた第５のトランジスタおよび第６のトランジスタを含
み、 上記第５のトランジスタは、上記第１の記憶ノードまた
は上記第２の記憶ノードに制御端子が接続され、 上記第６のトランジスタは、上記第１の検索データ線ま
たは上記第２の検索データ線に制御端子が接続された、 請求項３９に記載の半導体記憶装置。 - 【請求項４１】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続された複数
のワード線と、 上記マトリクスの同一行のメモリセルに接続された複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続された複数
の第１のビット線対および第２のビット線対と、 上記マトリクスの同一列のメモリセルに接続される複数
の第１の検索データ線および第２の検索データ線と、 入力される検索データと上記メモリセルの記憶データと
の不一致を検出する期間において、上記ワード線を不活
性化させ、上記第１のビット線対および上記第２のビッ
ト線対に記憶データ保持電圧を印加するとともに、上記
第１の検索データ線および上記第２の検索データ線に上
記検索データに応じた電圧を印加する制御回路とを有
し、 上記メモリセルは、 上記第１のビット線対に接続された第１の記憶回路と、 上記第２のビット線対に接続された第２の記憶回路と、 上記第１の記憶回路および上記第２の記憶回路にそれぞ
れ記憶されるデータの組み合わせに応じた上記記憶デー
タと上記検索データとの不一致を判定し、不一致が判定
された場合に上記不一致検出線を活性化させる不一致判
定回路とを含み、 上記第１の記憶回路および上記第２の記憶回路は、 第１の記憶ノードおよび第２の記憶ノードと、 上記第１の記憶ノードに制御端子が接続され、上記第２
の記憶ノードと基準電位との間に入出力端子が接続され
た第１のトランジスタと、 上記第２の記憶ノードに制御端子が接続され、上記第１
の記憶ノードと上記基準電位との間に入出力端子が接続
された第２のトランジスタと、 上記第１のビット線対または上記第２のビット線対の一
方のビット線と上記第１の記憶ノードとの間に入出力端
子が接続され、上記ワード線に制御端子が接続された第
３のトランジスタと、 上記第１のビット線対または上記第２のビット線対の他
方のビット線と上記第２の記憶ノードとの間に入出力端
子が接続され、上記ワード線に制御端子が接続された第
４のトランジスタとを含む、 半導体記憶装置。 - 【請求項４２】 上記第３のトランジスタおよび上記第
４のトランジスタは、上記第１のトランジスタおよび上
記第２のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項４１に記載の半導体記憶装置。 - 【請求項４３】 上記制御回路は、上記記憶データの読
み出し期間において所望の上記ワード線を活性化させる
とともに、上記第１のビット線対または上記第２のビッ
ト線対に、上記記憶データ保持電圧より高い読み出し電
圧を印加する、 請求項４１に記載の半導体記憶装置。 - 【請求項４４】 上記不一致検出線に電圧を供給する不
一致検出線電圧供給回路を有し、 上記不一致判定回路は、 上記第１の記憶回路の上記第１の記憶ノードまたは上記
第２の記憶ノードのレベルと、上記第１の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第１の活性化回路と、 上記第２の記憶回路の上記第１の記憶ノードまたは上記
第２の記憶ノードのレベルと、上記第２の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第２の活性化回路とを含む、 請求項４１に記載の半導体記憶装置。 - 【請求項４５】 上記第１の活性化回路および上記第２
の活性化回路は、 上記不一致検出線と上記基準電位との間に直列に接続さ
れた第５のトランジスタおよび第６のトランジスタを含
み、 上記第５のトランジスタは、上記第１の記憶ノードまた
は上記第２の記憶ノードに制御端子が接続され、 上記第６のトランジスタは、上記第１の検索データ線ま
たは上記第２の検索データ線に制御端子が接続された、 請求項４４に記載の半導体記憶装置。 - 【請求項４６】 上記メモリセルは、上記第１の記憶回
路および上記第１の活性化回路とを含む第１の回路と、
上記第２の記憶回路および上記第２の活性化回路とを含
む第２の回路とが、半導体基板上において線対称に形成
される、 請求項４５に記載の半導体記憶装置。 - 【請求項４７】 上記第１の回路および上記第２の回路
は、 上記第５のトランジスタおよび上記第６のトランジスタ
が、上記第５のトランジスタのドレイン側を上記線対称
の中心線側として、上記半導体基板上の第１活性領域に
おいて直列に形成され、 上記第１のトランジスタが、上記第１活性領域と対向し
た第２活性領域に形成され、上記第１のトランジスタの
ソースと上記第６のトランジスタのソースとが第３活性
領域を介して接続され、 上記第２のトランジスタが、上記第２活性領域と対向し
た第４活性領域に、上記第５のトランジスタと共通のゲ
ート電極を有して形成され、 上記第４のトランジスタが、上記第４活性領域と対向し
た第５活性領域に形成され、 上記第３のトランジスタが、上記第５活性領域と対向し
た第６活性領域に、上記第４のトランジスタと共通のゲ
ート電極を有して形成され、 上記第１のトランジスタのドレインと上記第２のトラン
ジスタのゲート電極とが、第１配線層に形成される第１
の配線を介して接続され、 上記第１のトランジスタのゲート電極と上記第２のトラ
ンジスタのドレインと上記第３のトランジスタのドレイ
ンとが、上記第１配線層に形成される第２の配線を介し
て接続され、 上記第２のトランジスタのゲート電極と上記第４のトラ
ンジスタのドレインとが、上記第１配線層に形成される
第３の配線を介して接続され、 上記第５のトランジスタのドレインが、第２配線層に形
成される上記不一致検出線に接続され、 上記第３活性領域および上記第２のトランジスタのソー
スが、上記第２配線層に形成される基準電位配線に接続
され、 上記第６のトランジスタのゲート電極が、第３配線層に
形成される上記第１の検索データ線または上記第２の検
索データ線に接続され、 上記第３のトランジスタのソースが、第４配線層に形成
される上記第１のビット線対または上記第２のビット線
対の一方のビット線に接続され、 上記第４のトランジスタのソースが、上記第４配線層に
形成される上記第１のビット線対または上記第２のビッ
ト線対の他方のビット線に接続される、 請求項４６に記載の半導体記憶装置。
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|---|---|
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197345A (ja) * | 2004-01-05 | 2005-07-21 | Hitachi Ltd | 半導体装置 |
| JP2005340269A (ja) * | 2004-05-24 | 2005-12-08 | Fujitsu Ltd | 半導体装置 |
| JP2006246091A (ja) * | 2005-03-04 | 2006-09-14 | Hitachi Ltd | ネットワーク装置 |
| JP2007019166A (ja) * | 2005-07-06 | 2007-01-25 | Renesas Technology Corp | 半導体記憶装置 |
| JP2008501205A (ja) * | 2004-06-01 | 2008-01-17 | モーセッド・テクノロジーズ・インコーポレイテッド | 低減されたマッチライン容量のための３値ｃａｍセル |
| US7474583B2 (en) * | 2005-12-28 | 2009-01-06 | Sony Corporation | Semiconductor memory device |
| JP2009076931A (ja) * | 2008-11-14 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
| US7894227B2 (en) | 2008-02-13 | 2011-02-22 | Renesas Electronics Corporation | Content addressable memory |
| JP2011096363A (ja) * | 2010-12-16 | 2011-05-12 | Hitachi Ltd | 半導体装置 |
| JP2012195598A (ja) * | 2012-05-10 | 2012-10-11 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2016134184A (ja) * | 2015-01-16 | 2016-07-25 | 株式会社東芝 | 半導体記憶装置 |
| JP2017084441A (ja) * | 2011-06-09 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| US10818347B2 (en) | 2018-11-28 | 2020-10-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device for supporting operation of neural network and operating method of semiconductor memory device |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954369B2 (en) * | 2003-07-25 | 2005-10-11 | Micron Technology, Inc. | Noise reduction in a CAM memory cell |
| KR100532508B1 (ko) * | 2004-03-12 | 2005-11-30 | 삼성전자주식회사 | 고속 동작이 가능한 캠 |
| JP4256327B2 (ja) * | 2004-11-05 | 2009-04-22 | 株式会社東芝 | スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法 |
| US7352649B2 (en) * | 2005-07-21 | 2008-04-01 | Micron Technology, Inc. | High speed array pipeline architecture |
| EP1750273B1 (en) * | 2005-08-05 | 2011-12-07 | Infineon Technologies AG | Memory cell with increased access reliability |
| US7760576B2 (en) * | 2007-11-08 | 2010-07-20 | Qualcomm Incorporated | Systems and methods for low power, high yield memory |
| US8219857B2 (en) | 2008-06-26 | 2012-07-10 | International Business Machines Corporation | Temperature-profiled device fingerprint generation and authentication from power-up states of static cells |
| US8072797B2 (en) * | 2008-07-07 | 2011-12-06 | Certichip Inc. | SRAM cell without dedicated access transistors |
| US8363455B2 (en) | 2008-12-04 | 2013-01-29 | David Rennie | Eight transistor soft error robust storage cell |
| US8416159B2 (en) * | 2010-07-22 | 2013-04-09 | Chimei Innolux Corporation | Display apparatus |
| TWI427596B (zh) * | 2009-08-14 | 2014-02-21 | Innolux Corp | 顯示裝置 |
| US9741452B2 (en) * | 2015-02-23 | 2017-08-22 | Qualcomm Incorporated | Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods |
| US9842634B2 (en) | 2015-02-23 | 2017-12-12 | Qualcomm Incorporated | Wordline negative boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods |
| JP2018160295A (ja) * | 2017-03-22 | 2018-10-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US11029355B2 (en) * | 2019-04-03 | 2021-06-08 | The Boeing Company | Direct measurement test structures for measuring static random access memory static noise margin |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070482A (en) * | 1989-04-06 | 1991-12-03 | Sony Corporation | Static random access memory |
| US5881010A (en) * | 1997-05-15 | 1999-03-09 | Stmicroelectronics, Inc. | Multiple transistor dynamic random access memory array architecture with simultaneous refresh of multiple memory cells during a read operation |
| US6198670B1 (en) * | 1999-06-22 | 2001-03-06 | Micron Technology, Inc. | Bias generator for a four transistor load less memory cell |
| US6552923B2 (en) * | 2000-06-13 | 2003-04-22 | Texas Instruments Incorporated | SRAM with write-back on read |
-
2002
- 2002-02-22 JP JP2002046046A patent/JP2003123482A/ja not_active Abandoned
- 2002-03-25 US US10/104,024 patent/US6738283B2/en not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197345A (ja) * | 2004-01-05 | 2005-07-21 | Hitachi Ltd | 半導体装置 |
| JP2005340269A (ja) * | 2004-05-24 | 2005-12-08 | Fujitsu Ltd | 半導体装置 |
| JP4535776B2 (ja) * | 2004-05-24 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2008501205A (ja) * | 2004-06-01 | 2008-01-17 | モーセッド・テクノロジーズ・インコーポレイテッド | 低減されたマッチライン容量のための３値ｃａｍセル |
| JP4613642B2 (ja) * | 2005-03-04 | 2011-01-19 | 株式会社日立製作所 | ネットワーク装置 |
| JP2006246091A (ja) * | 2005-03-04 | 2006-09-14 | Hitachi Ltd | ネットワーク装置 |
| JP4624198B2 (ja) * | 2005-07-06 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2007019166A (ja) * | 2005-07-06 | 2007-01-25 | Renesas Technology Corp | 半導体記憶装置 |
| US7474583B2 (en) * | 2005-12-28 | 2009-01-06 | Sony Corporation | Semiconductor memory device |
| US8564998B2 (en) | 2008-02-13 | 2013-10-22 | Renesas Electronic Corporation | Content addressable memory |
| US7894227B2 (en) | 2008-02-13 | 2011-02-22 | Renesas Electronics Corporation | Content addressable memory |
| US8284582B2 (en) | 2008-02-13 | 2012-10-09 | Renesas Electronics Corporation | Content addressable memory |
| JP2009076931A (ja) * | 2008-11-14 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
| JP2011096363A (ja) * | 2010-12-16 | 2011-05-12 | Hitachi Ltd | 半導体装置 |
| JP2017084441A (ja) * | 2011-06-09 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2012195598A (ja) * | 2012-05-10 | 2012-10-11 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2016134184A (ja) * | 2015-01-16 | 2016-07-25 | 株式会社東芝 | 半導体記憶装置 |
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