JP2003123482A - 記憶データの読み出し方法および半導体記憶装置 - Google Patents
記憶データの読み出し方法および半導体記憶装置Info
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-
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】電源電圧の低電圧化に伴うスタティックノイズ
マージンの低下を抑制できるとともに、回路の集積度を
向上させることができる半導体記憶装置と、その記憶デ
ータ読み出し方法を提供する。 【解決手段】図1は本発明に係るSRAMの一例を示す
図であり、マトリクスセルMC11〜MCmkは、記憶回路
におけるインバータの負荷トランジスタが省略された4
トランジスタ型SRAMセルである。記憶データの保持
期間において、各ビット線対(bj,bjB)はビット
線電圧制御部4により電源電圧にプルアップされている
が、記憶データの読み出し時において、このプルアップ
電圧が電源電圧よりも高い電圧に昇圧されることによ
り、読み出し時のスタティックノイズマージンが改善さ
れる。この4トランジスタ型SRAMをCAMに適用す
ることにより、CAMにおける回路の集積度を向上させ
ることができる。
マージンの低下を抑制できるとともに、回路の集積度を
向上させることができる半導体記憶装置と、その記憶デ
ータ読み出し方法を提供する。 【解決手段】図1は本発明に係るSRAMの一例を示す
図であり、マトリクスセルMC11〜MCmkは、記憶回路
におけるインバータの負荷トランジスタが省略された4
トランジスタ型SRAMセルである。記憶データの保持
期間において、各ビット線対(bj,bjB)はビット
線電圧制御部4により電源電圧にプルアップされている
が、記憶データの読み出し時において、このプルアップ
電圧が電源電圧よりも高い電圧に昇圧されることによ
り、読み出し時のスタティックノイズマージンが改善さ
れる。この4トランジスタ型SRAMをCAMに適用す
ることにより、CAMにおける回路の集積度を向上させ
ることができる。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に、スタティック型のRAMを含んだ半導体記憶
装置とその記憶データの読み出し方法、ならびに、スタ
ティック型のCAMを含んだ半導体記憶装置に関するも
のである。
り、特に、スタティック型のRAMを含んだ半導体記憶
装置とその記憶データの読み出し方法、ならびに、スタ
ティック型のCAMを含んだ半導体記憶装置に関するも
のである。
【0002】
【従来の技術】従来のSRAMと、SRAM型の記憶回
路を有する従来のCAMについて説明する。
路を有する従来のCAMについて説明する。
【0003】(従来のSRAM)SRAM(Static RA
M)は、高速な読み書き動作が可能であるとともに、D
RAM(Dynamic RAM)のような記憶データのリフレッ
シュ動作が不要で周辺回路を簡易化できる利点から、キ
ャッシュメモリや携帯端末のメモリなどの、高速性や簡
易性が要求される比較的小容量の記憶装置として広く使
用されている。
M)は、高速な読み書き動作が可能であるとともに、D
RAM(Dynamic RAM)のような記憶データのリフレッ
シュ動作が不要で周辺回路を簡易化できる利点から、キ
ャッシュメモリや携帯端末のメモリなどの、高速性や簡
易性が要求される比較的小容量の記憶装置として広く使
用されている。
【0004】SRAMのメモリセル(以下、SRAMセ
ルと呼ぶ)の基本的な構成として、6つのトランジスタ
を用いた6トランジスタ型SRAMセルと、この6トラ
ンジスタ型SRAMセルの負荷トランジスタを省略した
4トランジスタ型SRAMセルが一般的に知られてい
る。
ルと呼ぶ)の基本的な構成として、6つのトランジスタ
を用いた6トランジスタ型SRAMセルと、この6トラ
ンジスタ型SRAMセルの負荷トランジスタを省略した
4トランジスタ型SRAMセルが一般的に知られてい
る。
【0005】まず、6トランジスタ型SRAMセルにつ
いて説明する。図23は、6トランジスタ型のSRAM
セルを示す回路図である。図23に示すSRAMセル
は、n型MOSトランジスタQn1a〜n型MOSトラ
ンジスタQn1d、p型MOSトランジスタQp1aお
よびp型MOSトランジスタQp1bを有する。
いて説明する。図23は、6トランジスタ型のSRAM
セルを示す回路図である。図23に示すSRAMセル
は、n型MOSトランジスタQn1a〜n型MOSトラ
ンジスタQn1d、p型MOSトランジスタQp1aお
よびp型MOSトランジスタQp1bを有する。
【0006】p型MOSトランジスタQp1aおよびn
型MOSトランジスタQn1cは、ドレインがノードN
1aに、ゲートがノードN1bにそれぞれ接続されてい
る。また、p型MOSトランジスタQp1aのソースは
電源電圧Vccに、n型MOSトランジスタQn1cの
ソースは基準電位にそれぞれ接続されている。このp型
MOSトランジスタQp1aおよびn型MOSトランジ
スタQn1cによって、ノードN1bを入力、ノードN
1aを出力とする1つのCMOSインバータが形成され
ている。
型MOSトランジスタQn1cは、ドレインがノードN
1aに、ゲートがノードN1bにそれぞれ接続されてい
る。また、p型MOSトランジスタQp1aのソースは
電源電圧Vccに、n型MOSトランジスタQn1cの
ソースは基準電位にそれぞれ接続されている。このp型
MOSトランジスタQp1aおよびn型MOSトランジ
スタQn1cによって、ノードN1bを入力、ノードN
1aを出力とする1つのCMOSインバータが形成され
ている。
【0007】p型MOSトランジスタQp1bおよびn
型MOSトランジスタQn1dは、ドレインがノードN
1bに、ゲートがノードN1aにそれぞれ接続されてい
る。また、p型MOSトランジスタQp1bのソースは
電源電圧Vccに、n型MOSトランジスタQn1dの
ソースは基準電位にそれぞれ接続されている。このp型
MOSトランジスタQp1bおよびn型MOSトランジ
スタQn1dによって、ノードN1aを入力、ノードN
1bを出力とする1つのCMOSインバータが形成され
ている。
型MOSトランジスタQn1dは、ドレインがノードN
1bに、ゲートがノードN1aにそれぞれ接続されてい
る。また、p型MOSトランジスタQp1bのソースは
電源電圧Vccに、n型MOSトランジスタQn1dの
ソースは基準電位にそれぞれ接続されている。このp型
MOSトランジスタQp1bおよびn型MOSトランジ
スタQn1dによって、ノードN1aを入力、ノードN
1bを出力とする1つのCMOSインバータが形成され
ている。
【0008】上述したp型MOSトランジスタQp1a
およびn型MOSトランジスタQn1cによるCMOS
インバータと、p型MOSトランジスタQp1bおよび
n型MOSトランジスタQn1dによるCMOSインバ
ータとは、互いの入力および出力がリング状に接続され
ており、これにより1つの記憶回路が構成されている。
およびn型MOSトランジスタQn1cによるCMOS
インバータと、p型MOSトランジスタQp1bおよび
n型MOSトランジスタQn1dによるCMOSインバ
ータとは、互いの入力および出力がリング状に接続され
ており、これにより1つの記憶回路が構成されている。
【0009】n型MOSトランジスタQn1aは、ゲー
トがワード線Wordに、ドレインがビット線bit
に、ソースがノードN1aにそれぞれ接続されている。
n型MOSトランジスタQn1bは、ゲートがワード線
Wordに、ドレインが反転ビット線bitBに、ソー
スがノードN1bにそれぞれ接続されている。
トがワード線Wordに、ドレインがビット線bit
に、ソースがノードN1aにそれぞれ接続されている。
n型MOSトランジスタQn1bは、ゲートがワード線
Wordに、ドレインが反転ビット線bitBに、ソー
スがノードN1bにそれぞれ接続されている。
【0010】上述した構成を有する6トランジスタ型S
RAMセルの読み出し動作および書き込み動作について
説明する。SRAMセルの記憶データは、ノードN1a
がハイレベルでノードN1bがローレベルか、またはノ
ードN1aがローレベルでノードN1bがハイレベルの
何れかの状態として、上述したCMOSインバータによ
る記憶回路に記憶されている。この記憶データを保持さ
せる期間において、ワード線Wordはローレベルに設
定されて、n型MOSトランジスタQn1aおよびn型
MOSトランジスタQn1bはカットオフ状態にされ
る。これにより、記憶回路とビット線とは分離され、記
憶データが保持される。
RAMセルの読み出し動作および書き込み動作について
説明する。SRAMセルの記憶データは、ノードN1a
がハイレベルでノードN1bがローレベルか、またはノ
ードN1aがローレベルでノードN1bがハイレベルの
何れかの状態として、上述したCMOSインバータによ
る記憶回路に記憶されている。この記憶データを保持さ
せる期間において、ワード線Wordはローレベルに設
定されて、n型MOSトランジスタQn1aおよびn型
MOSトランジスタQn1bはカットオフ状態にされ
る。これにより、記憶回路とビット線とは分離され、記
憶データが保持される。
【0011】SRAMセルの記憶データの読み出し時に
おいて、ビット線bitおよび反転ビット線bitBは
図示しないプルアップ回路によってあらかじめ電源電圧
Vccにプルアップされており、この状態でワード線W
ordがハイレベルに設定される。これにより、n型M
OSトランジスタQn1aおよびn型MOSトランジス
タQn1bが導通状態となり、記憶データに応じてビッ
ト線bitまたは反転ビット線bitBの電圧が変動す
る。
おいて、ビット線bitおよび反転ビット線bitBは
図示しないプルアップ回路によってあらかじめ電源電圧
Vccにプルアップされており、この状態でワード線W
ordがハイレベルに設定される。これにより、n型M
OSトランジスタQn1aおよびn型MOSトランジス
タQn1bが導通状態となり、記憶データに応じてビッ
ト線bitまたは反転ビット線bitBの電圧が変動す
る。
【0012】例えばノードN1aがハイレベルでノード
N1bがローレベルの場合、ビット線bitとノードN
1aはほぼ等しい電圧なので、n型MOSトランジスタ
Qn1aに電流は流れずビット線bitの電位は電源電
圧Vccのまま変化しないが、反転ビット線bitBは
ノードN1bに比べて電圧が高いので、反転ビット線b
itBからノードN1bへ電流が流れて反転ビット線b
itBの電位は低下する。このビット線bitと反転ビ
ット線bitBとの電位差(または電流差)が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
N1bがローレベルの場合、ビット線bitとノードN
1aはほぼ等しい電圧なので、n型MOSトランジスタ
Qn1aに電流は流れずビット線bitの電位は電源電
圧Vccのまま変化しないが、反転ビット線bitBは
ノードN1bに比べて電圧が高いので、反転ビット線b
itBからノードN1bへ電流が流れて反転ビット線b
itBの電位は低下する。このビット線bitと反転ビ
ット線bitBとの電位差(または電流差)が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
【0013】SRAMセルの記憶データの書き込み時に
おいては、書き込まれるデータに応じてビット線bit
および反転ビット線の何れか一方が基準電位にプルダウ
ンされ、他方が電源電圧Vccにプルアップされた状態
で、ワード線Wordがハイレベルに設定される。これ
により、ノードN1aおよびノードN1bが書き込みデ
ータに応じた電位に設定される。
おいては、書き込まれるデータに応じてビット線bit
および反転ビット線の何れか一方が基準電位にプルダウ
ンされ、他方が電源電圧Vccにプルアップされた状態
で、ワード線Wordがハイレベルに設定される。これ
により、ノードN1aおよびノードN1bが書き込みデ
ータに応じた電位に設定される。
【0014】次に、4トランジスタ型SRAMセルにつ
いて説明する。図24は、4トランジスタ型のSRAM
セルを示す回路図である。図24に示すSRAMセル
は、n型MOSトランジスタQn2a、n型MOSトラ
ンジスタQn2b、p型MOSトランジスタQp2aお
よびp型MOSトランジスタQp2bを有する。
いて説明する。図24は、4トランジスタ型のSRAM
セルを示す回路図である。図24に示すSRAMセル
は、n型MOSトランジスタQn2a、n型MOSトラ
ンジスタQn2b、p型MOSトランジスタQp2aお
よびp型MOSトランジスタQp2bを有する。
【0015】n型MOSトランジスタQn2aは、ドレ
インがノードN2aに、ゲートがノードN2bに、ソー
スが基準電位にそれぞれ接続されている。n型MOSト
ランジスタQn2bは、ドレインがノードN2bに、ゲ
ートがノードN2aに、ソースが基準電位にそれぞれ接
続されている。
インがノードN2aに、ゲートがノードN2bに、ソー
スが基準電位にそれぞれ接続されている。n型MOSト
ランジスタQn2bは、ドレインがノードN2bに、ゲ
ートがノードN2aに、ソースが基準電位にそれぞれ接
続されている。
【0016】p型MOSトランジスタQp2aは、ゲー
トがワード線WordBに、ソースがビット線bit
に、ドレインがノードN2aにそれぞれ接続されてい
る。p型MOSトランジスタQp2bは、ゲートがワー
ド線WordBに、ソースが反転ビット線bitBに、
ドレインがノードN2bにそれぞれ接続されている。
トがワード線WordBに、ソースがビット線bit
に、ドレインがノードN2aにそれぞれ接続されてい
る。p型MOSトランジスタQp2bは、ゲートがワー
ド線WordBに、ソースが反転ビット線bitBに、
ドレインがノードN2bにそれぞれ接続されている。
【0017】n型MOSトランジスタQn2aによるイ
ンバータとn型MOSトランジスタQn2bによるイン
バータとは、互いの入力と出力とがリング状に接続され
ており、これにより1つの記憶回路が構成されている。
また、p型MOSトランジスタQp2aおよびp型MO
SトランジスタQp2bのオフ状態における漏れ電流
は、n型MOSトランジスタQn2aおよびn型MOS
トランジスタQn2bの漏れ電流に比べて大きくなるよ
うにトランジスタのサイズが設定されており、これによ
り、電源電圧Vccにプルアップされたビット線bit
および反転ビット線bitBからノードN2aおよびノ
ードN2bに電荷が供給され、記憶回路の記憶状態が一
定に保持される。
ンバータとn型MOSトランジスタQn2bによるイン
バータとは、互いの入力と出力とがリング状に接続され
ており、これにより1つの記憶回路が構成されている。
また、p型MOSトランジスタQp2aおよびp型MO
SトランジスタQp2bのオフ状態における漏れ電流
は、n型MOSトランジスタQn2aおよびn型MOS
トランジスタQn2bの漏れ電流に比べて大きくなるよ
うにトランジスタのサイズが設定されており、これによ
り、電源電圧Vccにプルアップされたビット線bit
および反転ビット線bitBからノードN2aおよびノ
ードN2bに電荷が供給され、記憶回路の記憶状態が一
定に保持される。
【0018】上述した構成を有する4トランジスタ型S
RAMセルの読み出し動作および書き込み動作について
説明する。SRAMセルの記憶データは、ノードN2a
がハイレベルでノードN2bがローレベルか、またはノ
ードN2aがローレベルでノードN2bがハイレベルの
何れかの状態として、上述した2トランジスタの記憶回
路に記憶されている。この記憶データを保持させる期間
において、ワード線WordBはハイレベルに設定され
てp型MOSトランジスタQp2aおよびp型MOSト
ランジスタQp2bはカットオフ状態にされるととも
に、ビット線bitおよび反転ビット線bitBは電源
電圧Vccにプルアップされる。上述したように、p型
MOSトランジスタQp2aおよびp型MOSトランジ
スタQp2bの漏れ電流によってノードN2aおよびノ
ードN2bには電荷が供給されるので、2トランジスタ
の記憶回路は記憶データは一定に保持される。
RAMセルの読み出し動作および書き込み動作について
説明する。SRAMセルの記憶データは、ノードN2a
がハイレベルでノードN2bがローレベルか、またはノ
ードN2aがローレベルでノードN2bがハイレベルの
何れかの状態として、上述した2トランジスタの記憶回
路に記憶されている。この記憶データを保持させる期間
において、ワード線WordBはハイレベルに設定され
てp型MOSトランジスタQp2aおよびp型MOSト
ランジスタQp2bはカットオフ状態にされるととも
に、ビット線bitおよび反転ビット線bitBは電源
電圧Vccにプルアップされる。上述したように、p型
MOSトランジスタQp2aおよびp型MOSトランジ
スタQp2bの漏れ電流によってノードN2aおよびノ
ードN2bには電荷が供給されるので、2トランジスタ
の記憶回路は記憶データは一定に保持される。
【0019】SRAMセルの記憶データの読み出し時に
おいて、ワード線WordBはローレベルに設定され、
p型MOSトランジスタQp2aおよびp型MOSトラ
ンジスタQp2bが導通状態となり、記憶データ態に応
じてビット線bitまたは反転ビット線bitBの電圧
が変動する。
おいて、ワード線WordBはローレベルに設定され、
p型MOSトランジスタQp2aおよびp型MOSトラ
ンジスタQp2bが導通状態となり、記憶データ態に応
じてビット線bitまたは反転ビット線bitBの電圧
が変動する。
【0020】例えばノードN2aがハイレベルでノード
N2bがローレベルの場合、ビット線bitとノードN
2aはほぼ等しい電圧なので、p型MOSトランジスタ
Qn2aに電流は流れずビット線bitの電位は電源電
圧Vccのまま変化しないが、反転ビット線bitBは
ノードN2bに比べて電圧が高いので、反転ビット線b
itBからノードN2bへ電流が流れて反転ビット線b
itBの電位は低下する。このビット線bitと反転ビ
ット線bitBとの電位差(または電流差)が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
N2bがローレベルの場合、ビット線bitとノードN
2aはほぼ等しい電圧なので、p型MOSトランジスタ
Qn2aに電流は流れずビット線bitの電位は電源電
圧Vccのまま変化しないが、反転ビット線bitBは
ノードN2bに比べて電圧が高いので、反転ビット線b
itBからノードN2bへ電流が流れて反転ビット線b
itBの電位は低下する。このビット線bitと反転ビ
ット線bitBとの電位差(または電流差)が図示しな
い差動増幅回路によって増幅されて、データラインに出
力される。
【0021】SRAMセルの記憶データの書き込み時に
おいては、書き込まれるデータに応じてビット線bit
および反転ビット線bitBの何れか一方が基準電位に
プルダウンされ、他方が電源電圧Vccにプルアップさ
れた状態で、ワード線WordBがローレベルに設定さ
れる。これにより、ノードN2aおよびノードN2bが
書き込まれるデータに応じた電位に設定される。
おいては、書き込まれるデータに応じてビット線bit
および反転ビット線bitBの何れか一方が基準電位に
プルダウンされ、他方が電源電圧Vccにプルアップさ
れた状態で、ワード線WordBがローレベルに設定さ
れる。これにより、ノードN2aおよびノードN2bが
書き込まれるデータに応じた電位に設定される。
【0022】(従来のCAM)次に、従来のCAMにつ
いて説明する。データの検索を高速に処理できる機能を
有したメモリとして、連想メモリ(associative memor
y)が知られている。連想メモリは内容参照メモリ(con
tent addressable memory:CAM)とも呼ばれ、デー
タの書き込みや読み出しといった通常のRAMが有する
記憶機能のほかに、外部から入力されたデータと一致す
るデータをメモリ内から検索して、そのアドレスを出力
する検索機能を有する。
いて説明する。データの検索を高速に処理できる機能を
有したメモリとして、連想メモリ(associative memor
y)が知られている。連想メモリは内容参照メモリ(con
tent addressable memory:CAM)とも呼ばれ、デー
タの書き込みや読み出しといった通常のRAMが有する
記憶機能のほかに、外部から入力されたデータと一致す
るデータをメモリ内から検索して、そのアドレスを出力
する検索機能を有する。
【0023】CAMによれば、全記憶データの中から検
索対象のデータを僅か数クロック程度で検索可能であ
り、ソフトウェアに比べて検索速度は極めて高速である
ため、高速なデータ検索を行う種々の処理にCAMが利
用されている。例えば、ルーターにおいてメモリにキャ
ッシュされたIPアドレスを検索する用途や、仮想記憶
システムにおける仮想アドレスから物理アドレスへのア
ドレス変換を行うTLB(translation lookaside buff
er)、顔や指紋などのパターン認識を行う人工知能マシ
ン、画像データの圧縮伸長処理など、さまざまな分野に
CAMが利用されている。
索対象のデータを僅か数クロック程度で検索可能であ
り、ソフトウェアに比べて検索速度は極めて高速である
ため、高速なデータ検索を行う種々の処理にCAMが利
用されている。例えば、ルーターにおいてメモリにキャ
ッシュされたIPアドレスを検索する用途や、仮想記憶
システムにおける仮想アドレスから物理アドレスへのア
ドレス変換を行うTLB(translation lookaside buff
er)、顔や指紋などのパターン認識を行う人工知能マシ
ン、画像データの圧縮伸長処理など、さまざまな分野に
CAMが利用されている。
【0024】CAMは、一般のメモリと同様に、マトリ
クス状に配列されたメモリセルの集合体(CAMセルア
レイ)を有している。その各メモリセルは、SRAM型
やDRAM型の記憶回路に加えて、検索データと記憶デ
ータとの一致または不一致を判定する論理回路(例えば
排他的OR回路)を有している。またCAMには、メモ
リセルに論理値‘1’または論理値‘0’の2値データ
が記憶される2値CAM(binary CAM)と、論理値
‘1’,論理値‘0’または論理値‘x’(don't car
e)の3値データが記憶される3値CAM(ternary CA
M)の2種類がある。3値CAMにおける論理値‘x’
は、データの検索時において常に一致が判定される値で
ある。
クス状に配列されたメモリセルの集合体(CAMセルア
レイ)を有している。その各メモリセルは、SRAM型
やDRAM型の記憶回路に加えて、検索データと記憶デ
ータとの一致または不一致を判定する論理回路(例えば
排他的OR回路)を有している。またCAMには、メモ
リセルに論理値‘1’または論理値‘0’の2値データ
が記憶される2値CAM(binary CAM)と、論理値
‘1’,論理値‘0’または論理値‘x’(don't car
e)の3値データが記憶される3値CAM(ternary CA
M)の2種類がある。3値CAMにおける論理値‘x’
は、データの検索時において常に一致が判定される値で
ある。
【0025】以下、SRAM型の記憶回路を有する従来
の2値CAMおよび3値CAMについて、図25〜図2
7を参照しながら説明する。
の2値CAMおよび3値CAMについて、図25〜図2
7を参照しながら説明する。
【0026】図25は、SRAM型の記憶回路を有する
従来の2値CAMセルの構成例を示す回路図である。図
25において、符号Qp1および符号Qp3はp型MO
Sトランジスタを、符号Qn2および符号Qn4〜符号
Qn9はn型MOSトランジスタをそれぞれ示してい
る。
従来の2値CAMセルの構成例を示す回路図である。図
25において、符号Qp1および符号Qp3はp型MO
Sトランジスタを、符号Qn2および符号Qn4〜符号
Qn9はn型MOSトランジスタをそれぞれ示してい
る。
【0027】p型MOSトランジスタQp1およびn型
MOSトランジスタQn2は、記憶ノードN1を接続中
点として、電源電圧Vccと基準電位との間にドレイン
−ソース端子が直列に接続されている。また、ゲートが
ともに記憶ノードN2に接続されている。p型MOSト
ランジスタQp3およびn型MOSトランジスタQn4
は、記憶ノードN2を接続中点として、電源電圧Vcc
と基準電位との間にドレイン−ソース端子が直列に接続
されている。また、ゲートがともに記憶ノードN1に接
続されている。
MOSトランジスタQn2は、記憶ノードN1を接続中
点として、電源電圧Vccと基準電位との間にドレイン
−ソース端子が直列に接続されている。また、ゲートが
ともに記憶ノードN2に接続されている。p型MOSト
ランジスタQp3およびn型MOSトランジスタQn4
は、記憶ノードN2を接続中点として、電源電圧Vcc
と基準電位との間にドレイン−ソース端子が直列に接続
されている。また、ゲートがともに記憶ノードN1に接
続されている。
【0028】n型MOSトランジスタQn5は、ビット
線BLと記憶ノードN1との間にソース−ドレイン端子
が接続されており、ゲートがワード線WLに接続されて
いる。n型MOSトランジスタQn6は、ビット線/B
Lと記憶ノードN2との間にソース−ドレイン端子が接
続されており、ゲートがワード線WLに接続されてい
る。
線BLと記憶ノードN1との間にソース−ドレイン端子
が接続されており、ゲートがワード線WLに接続されて
いる。n型MOSトランジスタQn6は、ビット線/B
Lと記憶ノードN2との間にソース−ドレイン端子が接
続されており、ゲートがワード線WLに接続されてい
る。
【0029】n型MOSトランジスタQn7およびn型
MOSトランジスタQn8は、ノードN3を接続中点と
して、ビット線BLとビット線/BLとの間にソース−
ドレイン端子が直列に接続されている。また、n型MO
SトランジスタQn7のゲートは記憶ノードN2に接続
され、n型MOSトランジスタQn8のゲートは記憶ノ
ードN1に接続されている。n型MOSトランジスタQ
n9は、ゲートがノードN3に接続され、不一致検出線
MLと基準電位との間にソース−ドレイン端子が接続さ
れている。
MOSトランジスタQn8は、ノードN3を接続中点と
して、ビット線BLとビット線/BLとの間にソース−
ドレイン端子が直列に接続されている。また、n型MO
SトランジスタQn7のゲートは記憶ノードN2に接続
され、n型MOSトランジスタQn8のゲートは記憶ノ
ードN1に接続されている。n型MOSトランジスタQ
n9は、ゲートがノードN3に接続され、不一致検出線
MLと基準電位との間にソース−ドレイン端子が接続さ
れている。
【0030】上述した構成を有する、図25の2値CA
Mセルの動作について説明する。電源電圧Vccと基準
電位との間に直列接続されたp型MOSトランジスタQ
p1およびn型MOSトランジスタQn2は、記憶ノー
ドN2を入力、記憶ノードN1を出力とする1つのCM
OSのインバータを形成している。同様にp型MOSト
ランジスタQp3およびn型MOSトランジスタQn4
は、記憶ノードN1を入力、記憶ノードN2を出力とす
る1つのCMOSのインバータを形成している。メモリ
セルの記憶データは、記憶ノードN1がハイレベルで記
憶ノードN2がローレベルか、または記憶ノードN1が
ローレベルで記憶ノードN2がハイレベルの何れかの状
態として、この2つのCMOSインバータがリング状に
接続された回路に記憶される。
Mセルの動作について説明する。電源電圧Vccと基準
電位との間に直列接続されたp型MOSトランジスタQ
p1およびn型MOSトランジスタQn2は、記憶ノー
ドN2を入力、記憶ノードN1を出力とする1つのCM
OSのインバータを形成している。同様にp型MOSト
ランジスタQp3およびn型MOSトランジスタQn4
は、記憶ノードN1を入力、記憶ノードN2を出力とす
る1つのCMOSのインバータを形成している。メモリ
セルの記憶データは、記憶ノードN1がハイレベルで記
憶ノードN2がローレベルか、または記憶ノードN1が
ローレベルで記憶ノードN2がハイレベルの何れかの状
態として、この2つのCMOSインバータがリング状に
接続された回路に記憶される。
【0031】n型MOSトランジスタQn5およびn型
MOSトランジスタQn6は、ビット線BLおよびビッ
ト線/BLから各記憶ノードへのアクセスを制御するト
ランジスタである。記憶データを保持させる期間におい
て、ワード線WLはローレベルに設定されて各記憶ノー
ドとビット線とは分離状態となり、この状態で記憶デー
タが一定に保持される。
MOSトランジスタQn6は、ビット線BLおよびビッ
ト線/BLから各記憶ノードへのアクセスを制御するト
ランジスタである。記憶データを保持させる期間におい
て、ワード線WLはローレベルに設定されて各記憶ノー
ドとビット線とは分離状態となり、この状態で記憶デー
タが一定に保持される。
【0032】CAMセルの記憶データが読み出される場
合、ビット線BLおよびビット線/BLは図示しないプ
ルアップ回路によってあらかじめ電源電圧Vccにプル
アップされており、この状態でワード線WLがハイレベ
ルに設定される。これにより、n型MOSトランジスタ
Qn5およびn型MOSトランジスタQn6がオン状態
となり、記憶データに応じてビット線BLおよびビット
線/BLの電圧が変動する。例えば記憶ノードN1がハ
イレベルで記憶ノードN2がローレベルの場合、ビット
線BLと記憶ノードN1はほぼ等しい電圧なので、n型
MOSトランジスタQn5に電流は流れずビット線BL
の電位は電源電圧Vccのまま変化しないが、ビット線
/BLは記憶ノードN2に比べて電圧が高いので、ビッ
ト線/BLから記憶ノードN2へ電流が流れてビット線
/BLの電位は低下する。このビット線BLとビット線
/BLとの電位差(または電流差)が図示しない差動増
幅回路によって増幅されて、データラインに出力され
る。
合、ビット線BLおよびビット線/BLは図示しないプ
ルアップ回路によってあらかじめ電源電圧Vccにプル
アップされており、この状態でワード線WLがハイレベ
ルに設定される。これにより、n型MOSトランジスタ
Qn5およびn型MOSトランジスタQn6がオン状態
となり、記憶データに応じてビット線BLおよびビット
線/BLの電圧が変動する。例えば記憶ノードN1がハ
イレベルで記憶ノードN2がローレベルの場合、ビット
線BLと記憶ノードN1はほぼ等しい電圧なので、n型
MOSトランジスタQn5に電流は流れずビット線BL
の電位は電源電圧Vccのまま変化しないが、ビット線
/BLは記憶ノードN2に比べて電圧が高いので、ビッ
ト線/BLから記憶ノードN2へ電流が流れてビット線
/BLの電位は低下する。このビット線BLとビット線
/BLとの電位差(または電流差)が図示しない差動増
幅回路によって増幅されて、データラインに出力され
る。
【0033】CAMセルに記憶データが書き込まれる場
合には、書き込まれるデータに応じてビット線BLおよ
びビット線/BLの何れか一方が基準電位にプルダウン
され、他方が電源電圧Vccにプルアップされた状態
で、ワード線WLがハイレベルに設定される。これによ
り、n型MOSトランジスタQn5およびn型MOSト
ランジスタQn6がオン状態となり、記憶ノードN1お
よび記憶ノードN2のレベルが書き込みデータに応じた
レベルに設定される。
合には、書き込まれるデータに応じてビット線BLおよ
びビット線/BLの何れか一方が基準電位にプルダウン
され、他方が電源電圧Vccにプルアップされた状態
で、ワード線WLがハイレベルに設定される。これによ
り、n型MOSトランジスタQn5およびn型MOSト
ランジスタQn6がオン状態となり、記憶ノードN1お
よび記憶ノードN2のレベルが書き込みデータに応じた
レベルに設定される。
【0034】CAMセルの記憶データと検索データとの
一致検索が行われる場合には、ワード線WLがローレベ
ルに設定された記憶データの保持状態において、検索デ
ータの値に応じて、ビット線BLまたはビット線/BL
の何れか一方が基準電位にプルダウンされ、他方が電源
電圧Vccにプルアップされる。また、不一致検出線M
Lは図示しない電圧供給回路によって電源電圧Vccに
プルアップされる。
一致検索が行われる場合には、ワード線WLがローレベ
ルに設定された記憶データの保持状態において、検索デ
ータの値に応じて、ビット線BLまたはビット線/BL
の何れか一方が基準電位にプルダウンされ、他方が電源
電圧Vccにプルアップされる。また、不一致検出線M
Lは図示しない電圧供給回路によって電源電圧Vccに
プルアップされる。
【0035】ここで、検索データと記憶データを具体的
に示しながら、この2値CAMセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘1’の場合にビット線BLがハイレベル、ビット線/
BLがローレベルにそれぞれ設定され、検索データが論
理値‘0’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、CAMセルの記憶データが
論理値‘1’の場合に記憶ノードN1がハイレベル、記
憶ノードN2がローレベルになり、記憶データが論理値
‘0’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
に示しながら、この2値CAMセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘1’の場合にビット線BLがハイレベル、ビット線/
BLがローレベルにそれぞれ設定され、検索データが論
理値‘0’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、CAMセルの記憶データが
論理値‘1’の場合に記憶ノードN1がハイレベル、記
憶ノードN2がローレベルになり、記憶データが論理値
‘0’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
【0036】例えばビット線から入力される検索データ
が論理値‘1’で、記憶データが論理値‘0’の場合、
記憶ノードN1がローレベルとなるためn型MOSトラ
ンジスタQn8がオフ状態となり、記憶ノードN2がハ
イレベルになるためn型MOSトランジスタQn7がオ
ン状態となる。したがって、ノードN3にはビット線B
Lからn型MOSトランジスタQn7を介して正電荷が
供給されてハイレベルに充電されるため、n型MOSト
ランジスタQn9はオン状態となり、不一致検出線ML
はローレベルになる。検索データが論理値‘0’、記憶
データが論理値‘1’の場合には、n型MOSトランジ
スタQn7がオフ状態、n型MOSトランジスタQn8
がオン状態となって、不一致検出線MLは同様にローレ
ベルとなる。
が論理値‘1’で、記憶データが論理値‘0’の場合、
記憶ノードN1がローレベルとなるためn型MOSトラ
ンジスタQn8がオフ状態となり、記憶ノードN2がハ
イレベルになるためn型MOSトランジスタQn7がオ
ン状態となる。したがって、ノードN3にはビット線B
Lからn型MOSトランジスタQn7を介して正電荷が
供給されてハイレベルに充電されるため、n型MOSト
ランジスタQn9はオン状態となり、不一致検出線ML
はローレベルになる。検索データが論理値‘0’、記憶
データが論理値‘1’の場合には、n型MOSトランジ
スタQn7がオフ状態、n型MOSトランジスタQn8
がオン状態となって、不一致検出線MLは同様にローレ
ベルとなる。
【0037】検索データおよび記憶データがともに論理
値‘1’の場合には、記憶ノードN2がローレベルとな
るためn型MOSトランジスタQn7がオフ状態にな
り、記憶ノードN1がハイレベルとなるためn型MOS
トランジスタQn8がオン状態になる。このときビット
線/BLはローレベルであるためノードN3はローレベ
ルとなり、n型MOSトランジスタQn9はオフ状態と
なって、不一致検出線MLはハイレベルとなる。検索デ
ータおよび記憶データがともに論理値‘0’の場合に
は、n型MOSトランジスタQn7がオン状態、n型M
OSトランジスタQn8がオフ状態になる。このときビ
ット線BLがローレベルであるためノードN3はローレ
ベルとなり、不一致検出線MLは同様にハイレベルとな
る。
値‘1’の場合には、記憶ノードN2がローレベルとな
るためn型MOSトランジスタQn7がオフ状態にな
り、記憶ノードN1がハイレベルとなるためn型MOS
トランジスタQn8がオン状態になる。このときビット
線/BLはローレベルであるためノードN3はローレベ
ルとなり、n型MOSトランジスタQn9はオフ状態と
なって、不一致検出線MLはハイレベルとなる。検索デ
ータおよび記憶データがともに論理値‘0’の場合に
は、n型MOSトランジスタQn7がオン状態、n型M
OSトランジスタQn8がオフ状態になる。このときビ
ット線BLがローレベルであるためノードN3はローレ
ベルとなり、不一致検出線MLは同様にハイレベルとな
る。
【0038】このように、記憶データと検索データとが
不一致の場合に不一致検出線MLはローレベルとなり、
一致している場合にはハイレベルとなる。また、共通の
不一致検出線MLと、これに並列接続された複数のCA
Mセルのn型MOSトランジスタQn9とによって一種
のNOR回路が形成されており、この複数のCAMセル
に1つでも記憶データと検索データとが不一致になるC
AMセルがあると、共通の不一致検出線MLはローレベ
ルになる。したがって、CAMセルアレイの全不一致検
出線MLからハイレベルの不一致検出線MLを検索する
だけで、全記憶データから検索データと一致する記憶デ
ータのアドレスを検索できる。以上が、図25に示す2
値CAMセルの動作説明である。
不一致の場合に不一致検出線MLはローレベルとなり、
一致している場合にはハイレベルとなる。また、共通の
不一致検出線MLと、これに並列接続された複数のCA
Mセルのn型MOSトランジスタQn9とによって一種
のNOR回路が形成されており、この複数のCAMセル
に1つでも記憶データと検索データとが不一致になるC
AMセルがあると、共通の不一致検出線MLはローレベ
ルになる。したがって、CAMセルアレイの全不一致検
出線MLからハイレベルの不一致検出線MLを検索する
だけで、全記憶データから検索データと一致する記憶デ
ータのアドレスを検索できる。以上が、図25に示す2
値CAMセルの動作説明である。
【0039】図26は、SRAM型の記憶回路を有する
従来の2値CAMセルの他の構成例を示す回路図であ
り、図25に示す2値CAMセルとは、一致検索結果を
出力する論理回路部分が異なっている。図26におい
て、符号Qp10および符号Qp12はp型MOSトラ
ンジスタを、符号Qn11および符号Qn13〜符号Q
n18はn型MOSトランジスタを、符号WLはワード
線を、符号BLおよび符号/BLはビット線対を、符号
MLは不一致検出線をそれぞれ示している。
従来の2値CAMセルの他の構成例を示す回路図であ
り、図25に示す2値CAMセルとは、一致検索結果を
出力する論理回路部分が異なっている。図26におい
て、符号Qp10および符号Qp12はp型MOSトラ
ンジスタを、符号Qn11および符号Qn13〜符号Q
n18はn型MOSトランジスタを、符号WLはワード
線を、符号BLおよび符号/BLはビット線対を、符号
MLは不一致検出線をそれぞれ示している。
【0040】p型MOSトランジスタQp10およびn
型MOSトランジスタQn11は、記憶ノードN4を接
続中点として、電源電圧Vccと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードN5に接続されている。p型MO
SトランジスタQp12およびn型MOSトランジスタ
Qn13は、記憶ノードN5を接続中点として、電源電
圧Vccと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
N4に接続されている。
型MOSトランジスタQn11は、記憶ノードN4を接
続中点として、電源電圧Vccと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードN5に接続されている。p型MO
SトランジスタQp12およびn型MOSトランジスタ
Qn13は、記憶ノードN5を接続中点として、電源電
圧Vccと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
N4に接続されている。
【0041】n型MOSトランジスタQn14は、ビッ
ト線BLと記憶ノードN4との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLに接続され
ている。n型MOSトランジスタQn15は、ビット線
/BLと記憶ノードN5との間にソース−ドレイン端子
が接続されており、ゲートがワード線WLに接続されて
いる。
ト線BLと記憶ノードN4との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLに接続され
ている。n型MOSトランジスタQn15は、ビット線
/BLと記憶ノードN5との間にソース−ドレイン端子
が接続されており、ゲートがワード線WLに接続されて
いる。
【0042】n型MOSトランジスタQn16およびn
型MOSトランジスタQn17は、ノードN6を接続中
点として、ビット線BLとビット線/BLとの間にソー
ス−ドレイン端子が直列に接続されている。また、n型
MOSトランジスタQn16のゲートは記憶ノードN4
に接続され、n型MOSトランジスタQn17のゲート
は記憶ノードN5に接続されている。n型MOSトラン
ジスタQn18は、ゲートがノードN6に接続され、ソ
ース−ドレイン端子が不一致検出線ML上に直列に挿入
されている。
型MOSトランジスタQn17は、ノードN6を接続中
点として、ビット線BLとビット線/BLとの間にソー
ス−ドレイン端子が直列に接続されている。また、n型
MOSトランジスタQn16のゲートは記憶ノードN4
に接続され、n型MOSトランジスタQn17のゲート
は記憶ノードN5に接続されている。n型MOSトラン
ジスタQn18は、ゲートがノードN6に接続され、ソ
ース−ドレイン端子が不一致検出線ML上に直列に挿入
されている。
【0043】上述した構成を有する、図26の2値CA
Mセルの動作について説明する。図25の2値CAMセ
ルと同様に、p型MOSトランジスタQp10およびn
型MOSトランジスタQn11、ならびにp型MOSト
ランジスタQp12およびn型MOSトランジスタQn
13はそれぞれ1つのCMOSインバータを形成してお
り、これらのインバータがリング状に接続された回路に
記憶データが保持される。n型MOSトランジスタQn
5およびn型MOSトランジスタQn6は、ビット線B
Lおよびビット線/BLから各記憶ノードへのアクセス
を制御するトランジスタである。記憶ノードに対する記
憶データの読み出し動作および書き込み動作は、上述し
た図25の2値CAMセルと同様であるので、これらの
動作説明は省略する。以下、一致検索動作について説明
する。
Mセルの動作について説明する。図25の2値CAMセ
ルと同様に、p型MOSトランジスタQp10およびn
型MOSトランジスタQn11、ならびにp型MOSト
ランジスタQp12およびn型MOSトランジスタQn
13はそれぞれ1つのCMOSインバータを形成してお
り、これらのインバータがリング状に接続された回路に
記憶データが保持される。n型MOSトランジスタQn
5およびn型MOSトランジスタQn6は、ビット線B
Lおよびビット線/BLから各記憶ノードへのアクセス
を制御するトランジスタである。記憶ノードに対する記
憶データの読み出し動作および書き込み動作は、上述し
た図25の2値CAMセルと同様であるので、これらの
動作説明は省略する。以下、一致検索動作について説明
する。
【0044】なお、この説明では、検索データが論理値
‘1’の場合にビット線BLがハイレベル、ビット線/
BLがローレベルにそれぞれ設定され、検索データが論
理値‘0’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、CAMセルの記憶データが
論理値‘1’の場合に記憶ノードN4がハイレベル、記
憶ノードN5がローレベルになり、記憶データが論理値
‘0’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
‘1’の場合にビット線BLがハイレベル、ビット線/
BLがローレベルにそれぞれ設定され、検索データが論
理値‘0’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、CAMセルの記憶データが
論理値‘1’の場合に記憶ノードN4がハイレベル、記
憶ノードN5がローレベルになり、記憶データが論理値
‘0’の場合にはその逆のレベルが各記憶ノードに保持
されるものとする。
【0045】CAMセルの記憶データと検索データとの
一致検索が行われる場合、ワード線WLがローレベルに
設定された記憶データの保持状態において、検索データ
の値に応じて、ビット線BLまたはビット線/BLの何
れか一方が基準電位にプルダウンされ、他方が電源電圧
Vccにプルアップされる。また、不一致検出線MLに
は図示しない電流供給回路によって一定の電流が供給さ
れている。
一致検索が行われる場合、ワード線WLがローレベルに
設定された記憶データの保持状態において、検索データ
の値に応じて、ビット線BLまたはビット線/BLの何
れか一方が基準電位にプルダウンされ、他方が電源電圧
Vccにプルアップされる。また、不一致検出線MLに
は図示しない電流供給回路によって一定の電流が供給さ
れている。
【0046】例えばビット線から入力される検索データ
が論理値‘1’で記憶データが論理値‘0’の場合、記
憶ノードN4がローレベルなのでn型MOSトランジス
タQn16がオフ状態となり、記憶ノードN5がハイレ
ベルなのでn型MOSトランジスタQn17がオン状態
となる。したがって、ノードN6がローレベルのビット
線/BLにn型MOSトランジスタQn17を介して接
続されるため、n型MOSトランジスタQn18はオフ
状態となり、不一致検出線MLに流れる電流が遮断され
る。検索データが論理値‘0’、記憶データが論理値
‘1’の場合には、n型MOSトランジスタQn16が
オン状態、n型MOSトランジスタQn17がオフ状態
となって、ノードN6がローレベルのビット線BLにn
型MOSトランジスタQn16を介して接続されるた
め、n型MOSトランジスタQn18はオフ状態とな
り、不一致検出線MLに流れる電流は遮断される。
が論理値‘1’で記憶データが論理値‘0’の場合、記
憶ノードN4がローレベルなのでn型MOSトランジス
タQn16がオフ状態となり、記憶ノードN5がハイレ
ベルなのでn型MOSトランジスタQn17がオン状態
となる。したがって、ノードN6がローレベルのビット
線/BLにn型MOSトランジスタQn17を介して接
続されるため、n型MOSトランジスタQn18はオフ
状態となり、不一致検出線MLに流れる電流が遮断され
る。検索データが論理値‘0’、記憶データが論理値
‘1’の場合には、n型MOSトランジスタQn16が
オン状態、n型MOSトランジスタQn17がオフ状態
となって、ノードN6がローレベルのビット線BLにn
型MOSトランジスタQn16を介して接続されるた
め、n型MOSトランジスタQn18はオフ状態とな
り、不一致検出線MLに流れる電流は遮断される。
【0047】検索データおよび記憶データがともに論理
値‘1’の場合には、記憶ノードN4がハイレベルとな
るためn型MOSトランジスタQn16がオン状態にな
り、記憶ノードN5がローレベルとなるためn型MOS
トランジスタQn17がオフ状態になる。このときビッ
ト線BLはハイレベルあるためノードN6はハイレベル
となり、n型MOSトランジスタQn18はオン状態と
なって、不一致検出線MLの電流は遮断されない。検索
データおよび記憶データがともに論理値‘0’の場合に
は、n型MOSトランジスタQn17がオン状態、n型
MOSトランジスタQn16がオフ状態になる。このと
きビット線/BLがハイレベルであるためノードN6は
ハイレベルとなり、不一致検出線MLの電流は遮断され
ない。
値‘1’の場合には、記憶ノードN4がハイレベルとな
るためn型MOSトランジスタQn16がオン状態にな
り、記憶ノードN5がローレベルとなるためn型MOS
トランジスタQn17がオフ状態になる。このときビッ
ト線BLはハイレベルあるためノードN6はハイレベル
となり、n型MOSトランジスタQn18はオン状態と
なって、不一致検出線MLの電流は遮断されない。検索
データおよび記憶データがともに論理値‘0’の場合に
は、n型MOSトランジスタQn17がオン状態、n型
MOSトランジスタQn16がオフ状態になる。このと
きビット線/BLがハイレベルであるためノードN6は
ハイレベルとなり、不一致検出線MLの電流は遮断され
ない。
【0048】このように、記憶データと検索データとが
不一致の場合に不一致検出線MLの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線MLと、これに直列接続された複数のCAMセル
のn型MOSトランジスタQn18とによって一種のN
AND回路が形成されており、この複数のCAMセルに
1つでも記憶データと検索データとが不一致になるCA
Mセルがあると、共通の不一致検出線MLの電流が遮断
される。したがって、CAMセルアレイの全不一致検出
線MLから電流が遮断されていない不一致検出線MLを
検索するだけで、全記憶データから検索データと一致す
る記憶データのアドレスを検索できる。以上が図26に
示す2値CAMセルの動作説明である。
不一致の場合に不一致検出線MLの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線MLと、これに直列接続された複数のCAMセル
のn型MOSトランジスタQn18とによって一種のN
AND回路が形成されており、この複数のCAMセルに
1つでも記憶データと検索データとが不一致になるCA
Mセルがあると、共通の不一致検出線MLの電流が遮断
される。したがって、CAMセルアレイの全不一致検出
線MLから電流が遮断されていない不一致検出線MLを
検索するだけで、全記憶データから検索データと一致す
る記憶データのアドレスを検索できる。以上が図26に
示す2値CAMセルの動作説明である。
【0049】次に、従来の3値CAMセルについて説明
する。図27は、SRAM型の記憶回路を有する従来の
3値CAMセルの構成例を示す回路図である。図27に
おいて、符号Qp19,符号Qp21,符号Qp25お
よび符号Qp27はp型MOSトランジスタを、符号Q
n20,符号Qn22〜符号Qn24,符号Qn26お
よび符号Qn28〜符号Qn34はn型MOSトランジ
スタを、符号WLaおよび符号WLbはワード線を、符
号BLおよび符号/BLはビット線対を、符号SDおよ
び符号/SDは検索データ線対を、符号MLは不一致検
出線をそれぞれ示している。
する。図27は、SRAM型の記憶回路を有する従来の
3値CAMセルの構成例を示す回路図である。図27に
おいて、符号Qp19,符号Qp21,符号Qp25お
よび符号Qp27はp型MOSトランジスタを、符号Q
n20,符号Qn22〜符号Qn24,符号Qn26お
よび符号Qn28〜符号Qn34はn型MOSトランジ
スタを、符号WLaおよび符号WLbはワード線を、符
号BLおよび符号/BLはビット線対を、符号SDおよ
び符号/SDは検索データ線対を、符号MLは不一致検
出線をそれぞれ示している。
【0050】p型MOSトランジスタQp19およびn
型MOSトランジスタQn20は、記憶ノードN7を接
続中点として、電源電圧Vccと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードN8に接続されている。p型MO
SトランジスタQp21およびn型MOSトランジスタ
Qn22は、記憶ノードN8を接続中点として、電源電
圧Vccと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
N7に接続されている。
型MOSトランジスタQn20は、記憶ノードN7を接
続中点として、電源電圧Vccと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードN8に接続されている。p型MO
SトランジスタQp21およびn型MOSトランジスタ
Qn22は、記憶ノードN8を接続中点として、電源電
圧Vccと基準電位との間にドレイン−ソース端子が直
列に接続されている。また、ゲートがともに記憶ノード
N7に接続されている。
【0051】n型MOSトランジスタQn23は、ビッ
ト線BLと記憶ノードN7との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLaに接続さ
れている。n型MOSトランジスタQn24は、ビット
線/BLと記憶ノードN8との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLaに接続さ
れている。
ト線BLと記憶ノードN7との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLaに接続さ
れている。n型MOSトランジスタQn24は、ビット
線/BLと記憶ノードN8との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLaに接続さ
れている。
【0052】p型MOSトランジスタQp25およびn
型MOSトランジスタQn26は、記憶ノードN9を接
続中点として、電源電圧Vccと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードN10に接続されている。p型M
OSトランジスタQp27およびn型MOSトランジス
タQn28は、記憶ノードN10を接続中点として、電
源電圧Vccと基準電位との間にドレイン−ソース端子
が直列に接続されている。また、ゲートがともに記憶ノ
ードN9に接続されている。
型MOSトランジスタQn26は、記憶ノードN9を接
続中点として、電源電圧Vccと基準電位との間にドレ
イン−ソース端子が直列に接続されている。また、ゲー
トがともに記憶ノードN10に接続されている。p型M
OSトランジスタQp27およびn型MOSトランジス
タQn28は、記憶ノードN10を接続中点として、電
源電圧Vccと基準電位との間にドレイン−ソース端子
が直列に接続されている。また、ゲートがともに記憶ノ
ードN9に接続されている。
【0053】n型MOSトランジスタQn29は、ビッ
ト線BLと記憶ノードN9との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLbに接続さ
れている。n型MOSトランジスタQn30は、ビット
線/BLと記憶ノードN10との間にソース−ドレイン
端子が接続されており、ゲートがワード線WLbに接続
されている。
ト線BLと記憶ノードN9との間にソース−ドレイン端
子が接続されており、ゲートがワード線WLbに接続さ
れている。n型MOSトランジスタQn30は、ビット
線/BLと記憶ノードN10との間にソース−ドレイン
端子が接続されており、ゲートがワード線WLbに接続
されている。
【0054】n型MOSトランジスタQn31およびn
型MOSトランジスタQn33は、ノードN11を接続
中点として、不一致検出線MLと基準電位との間にソー
ス−ドレイン端子が直列に接続されている。n型MOS
トランジスタQn31のゲートは記憶ノードN8に接続
され、n型MOSトランジスタQn33のゲートは検索
データ線SDに接続されている。n型MOSトランジス
タQn32およびn型MOSトランジスタQn34は、
ノードN12を接続中点として、不一致検出線MLと基
準電位との間にソース−ドレイン端子が直列に接続され
ている。n型MOSトランジスタQn32のゲートは記
憶ノードN9に接続され、n型MOSトランジスタQn
34のゲートは検索データ線/SDに接続されている。
型MOSトランジスタQn33は、ノードN11を接続
中点として、不一致検出線MLと基準電位との間にソー
ス−ドレイン端子が直列に接続されている。n型MOS
トランジスタQn31のゲートは記憶ノードN8に接続
され、n型MOSトランジスタQn33のゲートは検索
データ線SDに接続されている。n型MOSトランジス
タQn32およびn型MOSトランジスタQn34は、
ノードN12を接続中点として、不一致検出線MLと基
準電位との間にソース−ドレイン端子が直列に接続され
ている。n型MOSトランジスタQn32のゲートは記
憶ノードN9に接続され、n型MOSトランジスタQn
34のゲートは検索データ線/SDに接続されている。
【0055】上述した構成を有する、図27の3値CA
Mセルについて説明する。図27に示す3値CAMセル
は、上述した6トランジスタ型SRAMセルの記憶回路
を2つ有しており、この2つの記憶回路に記憶される論
理値‘1’または論理値‘0’のデータの組み合わせに
より3値が区別されている。
Mセルについて説明する。図27に示す3値CAMセル
は、上述した6トランジスタ型SRAMセルの記憶回路
を2つ有しており、この2つの記憶回路に記憶される論
理値‘1’または論理値‘0’のデータの組み合わせに
より3値が区別されている。
【0056】すなわち、p型MOSトランジスタQp1
9、n型MOSトランジスタQn20、p型MOSトラ
ンジスタQp21、n型MOSトランジスタQn22、
n型MOSトランジスタQn23およびn型MOSトラ
ンジスタQn24により第1の記憶回路が形成されてお
り、ワード線WLaのレベルに応じてn型MOSトラン
ジスタQn23およびn型MOSトランジスタQn24
がオンまたはオフ状態となることにより、ビット線対か
ら記憶ノードN7および記憶ノードN8へのアクセスが
制御される。また、p型MOSトランジスタQp25、
n型MOSトランジスタQn26、p型MOSトランジ
スタQp27、n型MOSトランジスタQn28、n型
MOSトランジスタQn29およびn型MOSトランジ
スタQn30により第2の記憶回路が形成されており、
ワード線WLbのレベルに応じてn型MOSトランジス
タQn29およびn型MOSトランジスタQn30がオ
ンまたはオフ状態となることにより、ビット線対から記
憶ノードN9および記憶ノードN10へのアクセスが制
御される。この第1の記憶回路および第2の記憶回路に
対するデータの読み出しおよび書き込み動作は、上述し
た2値CAMセルの記憶回路と同様であるので、これら
の動作説明は省略する。以下、3値CAMセルにおける
一致検索動作について説明する。
9、n型MOSトランジスタQn20、p型MOSトラ
ンジスタQp21、n型MOSトランジスタQn22、
n型MOSトランジスタQn23およびn型MOSトラ
ンジスタQn24により第1の記憶回路が形成されてお
り、ワード線WLaのレベルに応じてn型MOSトラン
ジスタQn23およびn型MOSトランジスタQn24
がオンまたはオフ状態となることにより、ビット線対か
ら記憶ノードN7および記憶ノードN8へのアクセスが
制御される。また、p型MOSトランジスタQp25、
n型MOSトランジスタQn26、p型MOSトランジ
スタQp27、n型MOSトランジスタQn28、n型
MOSトランジスタQn29およびn型MOSトランジ
スタQn30により第2の記憶回路が形成されており、
ワード線WLbのレベルに応じてn型MOSトランジス
タQn29およびn型MOSトランジスタQn30がオ
ンまたはオフ状態となることにより、ビット線対から記
憶ノードN9および記憶ノードN10へのアクセスが制
御される。この第1の記憶回路および第2の記憶回路に
対するデータの読み出しおよび書き込み動作は、上述し
た2値CAMセルの記憶回路と同様であるので、これら
の動作説明は省略する。以下、3値CAMセルにおける
一致検索動作について説明する。
【0057】なお、以下の具体例では、検索データが論
理値‘1’の場合に検索データ線SDがハイレベル、検
索データ線/SDがローレベルにそれぞれ設定され、検
索データが論理値‘0’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、3値CAMセ
ルの記憶データが論理値‘1’の場合、記憶ノードN7
および記憶ノードN9がハイレベル、記憶ノードN8お
よび記憶ノードN10がローレベルになり、記憶データ
が論理値‘0’の場合には各記憶ノードがその逆のレベ
ルになり、論理値‘x’の場合には記憶ノードN8およ
び記憶ノードN9がローレベル、記憶ノードN7および
記憶ノードN10がハイレベルになるものとする。
理値‘1’の場合に検索データ線SDがハイレベル、検
索データ線/SDがローレベルにそれぞれ設定され、検
索データが論理値‘0’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、3値CAMセ
ルの記憶データが論理値‘1’の場合、記憶ノードN7
および記憶ノードN9がハイレベル、記憶ノードN8お
よび記憶ノードN10がローレベルになり、記憶データ
が論理値‘0’の場合には各記憶ノードがその逆のレベ
ルになり、論理値‘x’の場合には記憶ノードN8およ
び記憶ノードN9がローレベル、記憶ノードN7および
記憶ノードN10がハイレベルになるものとする。
【0058】CAMセルの記憶データと検索データとの
一致検索が行われる場合、ワード線WLaおよびワード
線WLbがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線SDまたは検索
データ線/SDの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Vccにプルアップされる。また、
不一致検出線MLは図示しない電圧供給回路によって電
源電圧Vccにプルアップされている。
一致検索が行われる場合、ワード線WLaおよびワード
線WLbがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線SDまたは検索
データ線/SDの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Vccにプルアップされる。また、
不一致検出線MLは図示しない電圧供給回路によって電
源電圧Vccにプルアップされている。
【0059】例えば検索データが論理値‘1’で記憶デ
ータが論理値‘0’の場合、記憶ノードN8がハイレベ
ルとなってn型MOSトランジスタQn31はオン状態
となり、記憶ノードN9がローレベルとなってn型MO
SトランジスタQn32はオフ状態となる。また、検索
データ線SDがハイレベルなのでn型MOSトランジス
タQn33はオン状態となり、検索データ線/SDがロ
ーレベルなのでn型MOSトランジスタQn34はオフ
状態となる。したがって、n型MOSトランジスタQn
31およびn型MOSトランジスタQn33の直列回路
がオン状態となり、不一致検出線MLはローレベルとな
る。検索データが論理値‘0’で記憶データが論理値
‘1’の場合には、n型MOSトランジスタQn32お
よびn型MOSトランジスタQn34の直列回路がオン
状態となり、不一致検出線MLは同様にローレベルとな
る。
ータが論理値‘0’の場合、記憶ノードN8がハイレベ
ルとなってn型MOSトランジスタQn31はオン状態
となり、記憶ノードN9がローレベルとなってn型MO
SトランジスタQn32はオフ状態となる。また、検索
データ線SDがハイレベルなのでn型MOSトランジス
タQn33はオン状態となり、検索データ線/SDがロ
ーレベルなのでn型MOSトランジスタQn34はオフ
状態となる。したがって、n型MOSトランジスタQn
31およびn型MOSトランジスタQn33の直列回路
がオン状態となり、不一致検出線MLはローレベルとな
る。検索データが論理値‘0’で記憶データが論理値
‘1’の場合には、n型MOSトランジスタQn32お
よびn型MOSトランジスタQn34の直列回路がオン
状態となり、不一致検出線MLは同様にローレベルとな
る。
【0060】検索データおよび記憶データがともに論理
値‘1’の場合には、n型MOSトランジスタQn31
およびn型MOSトランジスタQn34がオフ状態とな
るため、不一致検出線MLはハイレベルに保持される。
検索データおよび記憶データがともに論理値‘0’の場
合には、n型MOSトランジスタQn32およびn型M
OSトランジスタQn33がともにオフ状態となるた
め、不一致検出線MLは同様にハイレベルに保持され
る。
値‘1’の場合には、n型MOSトランジスタQn31
およびn型MOSトランジスタQn34がオフ状態とな
るため、不一致検出線MLはハイレベルに保持される。
検索データおよび記憶データがともに論理値‘0’の場
合には、n型MOSトランジスタQn32およびn型M
OSトランジスタQn33がともにオフ状態となるた
め、不一致検出線MLは同様にハイレベルに保持され
る。
【0061】また、3値CAMセルの記憶データが論理
値‘x’の場合には、記憶ノードN8および記憶ノード
N9がともにローレベルとなって、n型MOSトランジ
スタQn31およびn型MOSトランジスタQn32が
ともにオフ状態となる。したがって、検索データの値に
かかわらず、不一致検出線MLはハイレベルに保持され
る。
値‘x’の場合には、記憶ノードN8および記憶ノード
N9がともにローレベルとなって、n型MOSトランジ
スタQn31およびn型MOSトランジスタQn32が
ともにオフ状態となる。したがって、検索データの値に
かかわらず、不一致検出線MLはハイレベルに保持され
る。
【0062】このように、記憶データと検索データとが
不一致の場合に不一致検出線MLはローレベルとなり、
一致している場合にはハイレベルに保持される。また、
共通の不一致検出線MLと、これに並列接続された複数
のCAMセルのn型MOSトランジスタQn31〜n型
MOSトランジスタQn34とによって一種のNOR回
路が形成されており、この複数のCAMセルの中に1つ
でも記憶データと検索データとが不一致になるCAMセ
ルがあると、共通の不一致検出線MLはローレベルにな
る。したがって、各ワード線に対応するアドレスごとに
不一致検出線MLのレベルを判定することにより、検索
データと一致する記憶データのアドレスを検索すること
ができる。さらに、3値CAMセルに論理値‘x’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線MLはハイレベルに保持され、検索データ
と記憶データとが一致しているものとして判定される。
以上が、図27に示す3値CAMセルの動作説明であ
る。
不一致の場合に不一致検出線MLはローレベルとなり、
一致している場合にはハイレベルに保持される。また、
共通の不一致検出線MLと、これに並列接続された複数
のCAMセルのn型MOSトランジスタQn31〜n型
MOSトランジスタQn34とによって一種のNOR回
路が形成されており、この複数のCAMセルの中に1つ
でも記憶データと検索データとが不一致になるCAMセ
ルがあると、共通の不一致検出線MLはローレベルにな
る。したがって、各ワード線に対応するアドレスごとに
不一致検出線MLのレベルを判定することにより、検索
データと一致する記憶データのアドレスを検索すること
ができる。さらに、3値CAMセルに論理値‘x’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線MLはハイレベルに保持され、検索データ
と記憶データとが一致しているものとして判定される。
以上が、図27に示す3値CAMセルの動作説明であ
る。
【0063】
【発明が解決しようとする課題】ところで、SRAMセ
ルのスタティック・ノイズマージン(Static Noise Mar
gin:SNM)を比較した場合、電源電圧が低い範囲に
おいて、4トランジスタ型のSRAMセルは6トランジ
スタ型のSRAMセルに比べてSNMが小さくなる傾向
がある。SNMが小さくなると、ノイズによってメモリ
セルの記憶データが破壊される確率が上昇するため、メ
モリとしての品質が悪化する問題がある。したがって、
電源電圧を低電圧化させる場合には6トランジスタ型の
SRAMセルが使用されることが多く、このため、素子
数が多くなって集積度が低下し、コストが上昇する問題
がある。
ルのスタティック・ノイズマージン(Static Noise Mar
gin:SNM)を比較した場合、電源電圧が低い範囲に
おいて、4トランジスタ型のSRAMセルは6トランジ
スタ型のSRAMセルに比べてSNMが小さくなる傾向
がある。SNMが小さくなると、ノイズによってメモリ
セルの記憶データが破壊される確率が上昇するため、メ
モリとしての品質が悪化する問題がある。したがって、
電源電圧を低電圧化させる場合には6トランジスタ型の
SRAMセルが使用されることが多く、このため、素子
数が多くなって集積度が低下し、コストが上昇する問題
がある。
【0064】また、図25のCAMにおけるp型MOS
トランジスタQp1、p型MOSトランジスタQp3お
よびn型MOSトランジスタQn2〜n型MOSトラン
ジスタQn6からなる記憶回路や、図26および図27
の同様な記憶回路は、6トランジスタ型のSRAMセル
と等しい構成を有している。上述した従来の2値CAM
セルは、この6トランジスタ型SRAMセルに対してさ
らに3つの論理回路が付加されており、3値CAMセル
に至っては全体で16個ものトランジスタが必要にな
る。このように、従来のCAMは通常のRAMに比べて
多くの素子を必要とし、集積度が低い問題がある。した
がって、CAMセルにおける素子数をできるだけ減ら
し、集積度を向上させることが従来から望まれていた。
トランジスタQp1、p型MOSトランジスタQp3お
よびn型MOSトランジスタQn2〜n型MOSトラン
ジスタQn6からなる記憶回路や、図26および図27
の同様な記憶回路は、6トランジスタ型のSRAMセル
と等しい構成を有している。上述した従来の2値CAM
セルは、この6トランジスタ型SRAMセルに対してさ
らに3つの論理回路が付加されており、3値CAMセル
に至っては全体で16個ものトランジスタが必要にな
る。このように、従来のCAMは通常のRAMに比べて
多くの素子を必要とし、集積度が低い問題がある。した
がって、CAMセルにおける素子数をできるだけ減ら
し、集積度を向上させることが従来から望まれていた。
【0065】本発明はかかる事情に鑑みてなされたもの
であり、その第1の目的は、電源の低電圧化にともなう
メモリセルのSNMの低下を抑制できる半導体記憶装置
を提供することにある。第2の目的は、従来に比べて少
ない素子数で構成できる半導体記憶装置を提供すること
にある。
であり、その第1の目的は、電源の低電圧化にともなう
メモリセルのSNMの低下を抑制できる半導体記憶装置
を提供することにある。第2の目的は、従来に比べて少
ない素子数で構成できる半導体記憶装置を提供すること
にある。
【0066】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の第1の観点に係る記憶データの読み出し方
法は、第1の記憶ノードおよび第2の記憶ノードと、上
記第1の記憶ノードに制御端子が接続され、上記第2の
記憶ノードと基準電位との間に入出力端子が接続された
第1のトランジスタと、上記第2の記憶ノードに制御端
子が接続され、上記第1の記憶ノードと上記基準電位と
の間に入出力端子が接続された第2のトランジスタと、
上記第1の記憶ノードと第1のビット線との間に入出力
端子が接続され、ワード線に制御端子が接続された第3
のトランジスタと、上記第2の記憶ノードと第2のビッ
ト線との間に入出力端子が接続され、上記ワード線に制
御端子が接続された第4のトランジスタとを有する半導
体記憶装置の記憶データの読み出し方法であって、上記
記憶データの保持期間において、上記第1のビット線お
よび上記第2のビット線に第1の電圧を印加し、上記記
憶データの読み出し時において、上記ワード線を活性化
し、上記第1のビット線および上記第2のビット線に上
記第1の電圧より高い第2の電圧を印加する。
め、本発明の第1の観点に係る記憶データの読み出し方
法は、第1の記憶ノードおよび第2の記憶ノードと、上
記第1の記憶ノードに制御端子が接続され、上記第2の
記憶ノードと基準電位との間に入出力端子が接続された
第1のトランジスタと、上記第2の記憶ノードに制御端
子が接続され、上記第1の記憶ノードと上記基準電位と
の間に入出力端子が接続された第2のトランジスタと、
上記第1の記憶ノードと第1のビット線との間に入出力
端子が接続され、ワード線に制御端子が接続された第3
のトランジスタと、上記第2の記憶ノードと第2のビッ
ト線との間に入出力端子が接続され、上記ワード線に制
御端子が接続された第4のトランジスタとを有する半導
体記憶装置の記憶データの読み出し方法であって、上記
記憶データの保持期間において、上記第1のビット線お
よび上記第2のビット線に第1の電圧を印加し、上記記
憶データの読み出し時において、上記ワード線を活性化
し、上記第1のビット線および上記第2のビット線に上
記第1の電圧より高い第2の電圧を印加する。
【0067】本発明の第1の観点に係る記憶データの読
み出し方法によれば、上記記憶データの保持期間におい
て、上記第1のビット線および上記第2のビット線に第
1の電圧を印加される。上記記憶データの読み出し時に
おいては、上記ワード線を活性化され、上記第1のビッ
ト線および上記第2のビット線に上記第1の電圧より高
い第2の電圧が印加される。
み出し方法によれば、上記記憶データの保持期間におい
て、上記第1のビット線および上記第2のビット線に第
1の電圧を印加される。上記記憶データの読み出し時に
おいては、上記ワード線を活性化され、上記第1のビッ
ト線および上記第2のビット線に上記第1の電圧より高
い第2の電圧が印加される。
【0068】本発明の第2の観点に係る記憶データの読
み出し方法は、マトリクス状に配列された複数のメモリ
セルと、上記マトリクスの同一行のメモリセルに接続さ
れる複数のワード線と、上記マトリクスの同一列のメモ
リセルに接続される複数の第1のビット線および第2の
ビット線とを有し、上記メモリセルは、第1の記憶ノー
ドおよび第2の記憶ノードと、上記第1の記憶ノードに
制御端子が接続され、上記第2の記憶ノードと基準電位
との間に入出力端子が接続された第1のトランジスタ
と、上記第2の記憶ノードに制御端子が接続され、上記
第1の記憶ノードと上記基準電位との間に入出力端子が
接続された第2のトランジスタと、上記第1の記憶ノー
ドと第1のビット線との間に入出力端子が接続され、ワ
ード線に制御端子が接続された第3のトランジスタと、
上記第2の記憶ノードと第2のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第4のトランジスタとを含む半導体記憶装置の記憶デー
タの読み出し方法であって、上記記憶データの保持期間
において、上記第1のビット線および上記第2のビット
線に第1の電圧を印加し、上記記憶データの読み出し時
において、上記複数のワード線の少なくとも1つを活性
化し、上記第1のビット線および上記第2のビット線に
上記第1の電圧より高い第2の電圧を印加する。
み出し方法は、マトリクス状に配列された複数のメモリ
セルと、上記マトリクスの同一行のメモリセルに接続さ
れる複数のワード線と、上記マトリクスの同一列のメモ
リセルに接続される複数の第1のビット線および第2の
ビット線とを有し、上記メモリセルは、第1の記憶ノー
ドおよび第2の記憶ノードと、上記第1の記憶ノードに
制御端子が接続され、上記第2の記憶ノードと基準電位
との間に入出力端子が接続された第1のトランジスタ
と、上記第2の記憶ノードに制御端子が接続され、上記
第1の記憶ノードと上記基準電位との間に入出力端子が
接続された第2のトランジスタと、上記第1の記憶ノー
ドと第1のビット線との間に入出力端子が接続され、ワ
ード線に制御端子が接続された第3のトランジスタと、
上記第2の記憶ノードと第2のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第4のトランジスタとを含む半導体記憶装置の記憶デー
タの読み出し方法であって、上記記憶データの保持期間
において、上記第1のビット線および上記第2のビット
線に第1の電圧を印加し、上記記憶データの読み出し時
において、上記複数のワード線の少なくとも1つを活性
化し、上記第1のビット線および上記第2のビット線に
上記第1の電圧より高い第2の電圧を印加する。
【0069】本発明の第3の観点に係る半導体記憶装置
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1の記憶ノードと第1のビット線との間に入出力端
子が接続され、ワード線に制御端子が接続された第3の
トランジスタと、上記第2の記憶ノードと第2のビット
線との間に入出力端子が接続され、上記ワード線に制御
端子が接続された第4のトランジスタと、上記記憶デー
タの保持期間において、上記第1のビット線および上記
第2のビット線に第1の電圧を印加し、上記記憶データ
の読み出し時において、上記ワード線を活性化し、上記
第1のビット線および上記第2のビット線に上記第1の
電圧より高い第2の電圧を印加する制御回路とを有す
る。
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1の記憶ノードと第1のビット線との間に入出力端
子が接続され、ワード線に制御端子が接続された第3の
トランジスタと、上記第2の記憶ノードと第2のビット
線との間に入出力端子が接続され、上記ワード線に制御
端子が接続された第4のトランジスタと、上記記憶デー
タの保持期間において、上記第1のビット線および上記
第2のビット線に第1の電圧を印加し、上記記憶データ
の読み出し時において、上記ワード線を活性化し、上記
第1のビット線および上記第2のビット線に上記第1の
電圧より高い第2の電圧を印加する制御回路とを有す
る。
【0070】本発明の第3の観点に係る半導体記憶装置
によれば、上記第1のトランジスタと上記第2のトラン
ジスタにより1つの記憶回路が構成されており、この記
憶回路の第1の記憶ノードと上記第1のビット線との導
通ならびに上記第2の記憶ノードと上記第2のビット線
との導通が、上記第3のトランジスタおよび上記第4の
トランジスタの制御端子に接続される上記ワード線の活
性/非活性に応じて制御される。上記記憶データの保持
期間において、上記制御回路により上記第1のビット線
および上記第2のビット線に第1の電圧が印加される。
上記記憶データの読み出し時においては、上記制御回路
によって上記ワード線が活性化されるとともに、上記第
1のビット線および上記第2のビット線に上記第1の電
圧より高い第2の電圧が上記制御回路によって印加され
る。上記第1の記憶ノードおよび上記第2の記憶ノード
に保持された記憶データは、上記第3のトランジスタお
よび上記第4のトランジスタを介して上記第1のビット
線および上記第2のビット線にそれぞれ出力される。
によれば、上記第1のトランジスタと上記第2のトラン
ジスタにより1つの記憶回路が構成されており、この記
憶回路の第1の記憶ノードと上記第1のビット線との導
通ならびに上記第2の記憶ノードと上記第2のビット線
との導通が、上記第3のトランジスタおよび上記第4の
トランジスタの制御端子に接続される上記ワード線の活
性/非活性に応じて制御される。上記記憶データの保持
期間において、上記制御回路により上記第1のビット線
および上記第2のビット線に第1の電圧が印加される。
上記記憶データの読み出し時においては、上記制御回路
によって上記ワード線が活性化されるとともに、上記第
1のビット線および上記第2のビット線に上記第1の電
圧より高い第2の電圧が上記制御回路によって印加され
る。上記第1の記憶ノードおよび上記第2の記憶ノード
に保持された記憶データは、上記第3のトランジスタお
よび上記第4のトランジスタを介して上記第1のビット
線および上記第2のビット線にそれぞれ出力される。
【0071】本発明の第4の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続される複数の
ワード線と、上記マトリクスの同一列のメモリセルに接
続される複数の第1のビット線および第2のビット線
と、上記記憶データの保持期間において、上記第1のビ
ット線および上記第2のビット線に第1の電圧を印加
し、上記記憶データの読み出し時において、上記複数の
ワード線の少なくとも1つを活性化し、上記第1のビッ
ト線および上記第2のビット線に上記第1の電圧より高
い第2の電圧を印加する制御回路とを有し、上記メモリ
セルは、第1の記憶ノードおよび第2の記憶ノードと、
上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、上記第2の記憶ノードに制御
端子が接続され、上記第1の記憶ノードと上記基準電位
との間に入出力端子が接続された第2のトランジスタ
と、上記第1の記憶ノードと、上記第1のビット線との
間に入出力端子が接続され、上記ワード線に制御端子が
接続された第3のトランジスタと、上記第2の記憶ノー
ドと、上記第2のビット線との間に入出力端子が接続さ
れ、上記ワード線に制御端子が接続された第4のトラン
ジスタとを含む。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続される複数の
ワード線と、上記マトリクスの同一列のメモリセルに接
続される複数の第1のビット線および第2のビット線
と、上記記憶データの保持期間において、上記第1のビ
ット線および上記第2のビット線に第1の電圧を印加
し、上記記憶データの読み出し時において、上記複数の
ワード線の少なくとも1つを活性化し、上記第1のビッ
ト線および上記第2のビット線に上記第1の電圧より高
い第2の電圧を印加する制御回路とを有し、上記メモリ
セルは、第1の記憶ノードおよび第2の記憶ノードと、
上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、上記第2の記憶ノードに制御
端子が接続され、上記第1の記憶ノードと上記基準電位
との間に入出力端子が接続された第2のトランジスタ
と、上記第1の記憶ノードと、上記第1のビット線との
間に入出力端子が接続され、上記ワード線に制御端子が
接続された第3のトランジスタと、上記第2の記憶ノー
ドと、上記第2のビット線との間に入出力端子が接続さ
れ、上記ワード線に制御端子が接続された第4のトラン
ジスタとを含む。
【0072】本発明の第5の観点に係る半導体記憶装置
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1の記憶ノードに対するアクセスを制御する第3の
トランジスタと、上記第2の記憶ノードに対するアクセ
スを制御する第4のトランジスタと、上記第1の記憶ノ
ードおよび上記第2の記憶ノードのレベルに応じた記憶
データと、入力される検索データとの不一致を判定する
不一致判定回路と、上記記憶データを保持する期間にお
いて上記第3のトランジスタおよび上記第4のトランジ
スタを非導通状態に設定するとともに、上記第1の記憶
ノードおよび上記第2の記憶ノードに、上記第3のトラ
ンジスタまたは上記第4のトランジスタを介して記憶デ
ータ保持電圧を印加する制御回路とを有する。好適に
は、上記第3のトランジスタおよび上記第4のトランジ
スタは、上記第1のトランジスタおよび上記第2のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1の記憶ノードに対するアクセスを制御する第3の
トランジスタと、上記第2の記憶ノードに対するアクセ
スを制御する第4のトランジスタと、上記第1の記憶ノ
ードおよび上記第2の記憶ノードのレベルに応じた記憶
データと、入力される検索データとの不一致を判定する
不一致判定回路と、上記記憶データを保持する期間にお
いて上記第3のトランジスタおよび上記第4のトランジ
スタを非導通状態に設定するとともに、上記第1の記憶
ノードおよび上記第2の記憶ノードに、上記第3のトラ
ンジスタまたは上記第4のトランジスタを介して記憶デ
ータ保持電圧を印加する制御回路とを有する。好適に
は、上記第3のトランジスタおよび上記第4のトランジ
スタは、上記第1のトランジスタおよび上記第2のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
【0073】本発明の第5の観点に係る半導体記憶装置
によれば、上記第1のトランジスタ、上記第2のトラン
ジスタ、上記第3のトランジスタおよび上記第4のトラ
ンジスタにより1つの記憶回路が形成されている。この
記憶回路の記憶データが保持される期間において、上記
制御回路によって上記第3のトランジスタおよび上記第
4のトランジスタが非導通状態に設定されるとともに、
上記第1の記憶ノードおよび上記第2の記憶ノードに、
上記第3のトランジスタまたは上記第4のトランジスタ
を介して記憶データ保持電圧が印加される。上記第3の
トランジスタおよび上記第4のトランジスタの漏れ電流
は上記第1のトランジスタおよび上記第2のトランジス
タに比べて大きいので、これにより上記第1の記憶ノー
ドおよび上記第2の記憶ノードのレベルに応じた記憶デ
ータが一定に保持される。この一定に保持された記憶デ
ータと入力される検索データとの不一致が、上記不一致
判定回路において判定される。
によれば、上記第1のトランジスタ、上記第2のトラン
ジスタ、上記第3のトランジスタおよび上記第4のトラ
ンジスタにより1つの記憶回路が形成されている。この
記憶回路の記憶データが保持される期間において、上記
制御回路によって上記第3のトランジスタおよび上記第
4のトランジスタが非導通状態に設定されるとともに、
上記第1の記憶ノードおよび上記第2の記憶ノードに、
上記第3のトランジスタまたは上記第4のトランジスタ
を介して記憶データ保持電圧が印加される。上記第3の
トランジスタおよび上記第4のトランジスタの漏れ電流
は上記第1のトランジスタおよび上記第2のトランジス
タに比べて大きいので、これにより上記第1の記憶ノー
ドおよび上記第2の記憶ノードのレベルに応じた記憶デ
ータが一定に保持される。この一定に保持された記憶デ
ータと入力される検索データとの不一致が、上記不一致
判定回路において判定される。
【0074】また、上記制御回路は、上記記憶データの
読み出し期間において上記第3のトランジスタおよび上
記第4のトランジスタを導通状態に設定するとともに、
上記第1の記憶ノードおよび上記第2の記憶ノードに、
上記第3のトランジスタまたは上記第4のトランジスタ
を介して、上記記憶データ保持電圧より高い読み出し電
圧を印加しても良い。これにより、上記記憶データの読
み出し時におけるスタティック・ノイズマージンを大き
くすることができる。
読み出し期間において上記第3のトランジスタおよび上
記第4のトランジスタを導通状態に設定するとともに、
上記第1の記憶ノードおよび上記第2の記憶ノードに、
上記第3のトランジスタまたは上記第4のトランジスタ
を介して、上記記憶データ保持電圧より高い読み出し電
圧を印加しても良い。これにより、上記記憶データの読
み出し時におけるスタティック・ノイズマージンを大き
くすることができる。
【0075】本発明の第6の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第1のビット線およ
び第2のビット線と、上記メモリセルの記憶データを保
持する期間において、上記ワード線を不活性化させると
ともに、上記第1のビット線および上記第2のビット線
に記憶データ保持電圧を印加し、入力される検索データ
と上記記憶データとの不一致を検出する期間において、
上記ワード線を不活性化させるとともに、上記第1のビ
ット線および上記第2のビット線に上記検索データに応
じた電圧を印加する制御回路とを有し、上記メモリセル
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1の記憶ノードと上記第1のビット線との間に入出
力端子が接続され、ワード線に制御端子が接続された第
3のトランジスタと、上記第2の記憶ノードと上記第2
のビット線との間に入出力端子が接続され、上記ワード
線に制御端子が接続された第4のトランジスタと、上記
第1の記憶ノードおよび上記第2の記憶ノードのレベル
に応じた上記記憶データと上記検索データとの不一致を
判定し、不一致が判定された場合に上記不一致検出線を
活性化させる不一致判定回路とを含む。好適には、上記
第3のトランジスタおよび上記第4のトランジスタは、
上記第1のトランジスタおよび上記第2のトランジスタ
に比べて大きな入出力端子間の漏れ電流を有する。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第1のビット線およ
び第2のビット線と、上記メモリセルの記憶データを保
持する期間において、上記ワード線を不活性化させると
ともに、上記第1のビット線および上記第2のビット線
に記憶データ保持電圧を印加し、入力される検索データ
と上記記憶データとの不一致を検出する期間において、
上記ワード線を不活性化させるとともに、上記第1のビ
ット線および上記第2のビット線に上記検索データに応
じた電圧を印加する制御回路とを有し、上記メモリセル
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1の記憶ノードと上記第1のビット線との間に入出
力端子が接続され、ワード線に制御端子が接続された第
3のトランジスタと、上記第2の記憶ノードと上記第2
のビット線との間に入出力端子が接続され、上記ワード
線に制御端子が接続された第4のトランジスタと、上記
第1の記憶ノードおよび上記第2の記憶ノードのレベル
に応じた上記記憶データと上記検索データとの不一致を
判定し、不一致が判定された場合に上記不一致検出線を
活性化させる不一致判定回路とを含む。好適には、上記
第3のトランジスタおよび上記第4のトランジスタは、
上記第1のトランジスタおよび上記第2のトランジスタ
に比べて大きな入出力端子間の漏れ電流を有する。
【0076】本発明の第7の観点に係る半導体装置は、
第1の記憶ノードおよび第2の記憶ノードと、上記第1
の記憶ノードに制御端子が接続され、上記第2の記憶ノ
ードと基準電位との間に入出力端子が接続された第1の
トランジスタと、上記第2の記憶ノードに制御端子が接
続され、上記第1の記憶ノードと上記基準電位との間に
入出力端子が接続された第2のトランジスタと、上記第
1の記憶ノードに対するアクセスを制御する第3のトラ
ンジスタと、上記第2の記憶ノードに対するアクセスを
制御する第4のトランジスタとを含む第1の記憶回路お
よび第2の記憶回路と、上記第1の記憶回路および上記
第2の記憶回路にそれぞれ記憶されるデータの組み合わ
せに応じた記憶データと、入力される検索データとの不
一致を判定する不一致判定回路と、上記記憶データを保
持する期間において、上記第3のトランジスタおよび上
記第4のトランジスタを非導通状態に設定するととも
に、上記第1の記憶ノードおよび上記第2の記憶ノード
に、上記第3のトランジスタまたは上記第4のトランジ
スタを介して記憶データ保持電圧を印加する制御回路と
を有する。好適には、上記第3のトランジスタおよび上
記第4のトランジスタは、上記第1のトランジスタおよ
び上記第2のトランジスタに比べて大きな入出力端子間
の漏れ電流を有する。
第1の記憶ノードおよび第2の記憶ノードと、上記第1
の記憶ノードに制御端子が接続され、上記第2の記憶ノ
ードと基準電位との間に入出力端子が接続された第1の
トランジスタと、上記第2の記憶ノードに制御端子が接
続され、上記第1の記憶ノードと上記基準電位との間に
入出力端子が接続された第2のトランジスタと、上記第
1の記憶ノードに対するアクセスを制御する第3のトラ
ンジスタと、上記第2の記憶ノードに対するアクセスを
制御する第4のトランジスタとを含む第1の記憶回路お
よび第2の記憶回路と、上記第1の記憶回路および上記
第2の記憶回路にそれぞれ記憶されるデータの組み合わ
せに応じた記憶データと、入力される検索データとの不
一致を判定する不一致判定回路と、上記記憶データを保
持する期間において、上記第3のトランジスタおよび上
記第4のトランジスタを非導通状態に設定するととも
に、上記第1の記憶ノードおよび上記第2の記憶ノード
に、上記第3のトランジスタまたは上記第4のトランジ
スタを介して記憶データ保持電圧を印加する制御回路と
を有する。好適には、上記第3のトランジスタおよび上
記第4のトランジスタは、上記第1のトランジスタおよ
び上記第2のトランジスタに比べて大きな入出力端子間
の漏れ電流を有する。
【0077】本発明の第7の観点に係る半導体装置によ
れば、上記第1の記憶回路および上記第2の記憶回路の
記憶データが保持される期間において、上記制御回路に
より、上記第3のトランジスタおよび上記第4のトラン
ジスタが非導通状態に設定されるとともに、上記第1の
記憶ノードおよび上記第2の記憶ノードに、上記第3の
トランジスタまたは上記第4のトランジスタを介して記
憶データ保持電圧が印加される。上記第3のトランジス
タおよび上記第4のトランジスタは、上記第1のトラン
ジスタおよび上記第2のトランジスタに比べて漏れ電流
が大きいため、上記第1の記憶ノードおよび上記第2の
記憶ノードに保持される上記第1の記憶回路および上記
第2の記憶回路のデータは、それぞれ一定に保持され
る。上記不一致判定回路において、上記第1の記憶回路
および上記第2の記憶回路のそれぞれに記憶されるデー
タの組み合わせに応じた記憶データが、入力される検索
データとの不一致を判定される。
れば、上記第1の記憶回路および上記第2の記憶回路の
記憶データが保持される期間において、上記制御回路に
より、上記第3のトランジスタおよび上記第4のトラン
ジスタが非導通状態に設定されるとともに、上記第1の
記憶ノードおよび上記第2の記憶ノードに、上記第3の
トランジスタまたは上記第4のトランジスタを介して記
憶データ保持電圧が印加される。上記第3のトランジス
タおよび上記第4のトランジスタは、上記第1のトラン
ジスタおよび上記第2のトランジスタに比べて漏れ電流
が大きいため、上記第1の記憶ノードおよび上記第2の
記憶ノードに保持される上記第1の記憶回路および上記
第2の記憶回路のデータは、それぞれ一定に保持され
る。上記不一致判定回路において、上記第1の記憶回路
および上記第2の記憶回路のそれぞれに記憶されるデー
タの組み合わせに応じた記憶データが、入力される検索
データとの不一致を判定される。
【0078】また、上記制御回路は、上記記憶データの
読み出し期間において上記第3のトランジスタおよび上
記第4のトランジスタを導通状態に設定するともに、上
記第1の記憶ノードおよび上記第2の記憶ノードに、上
記第3のトランジスタまたは上記第4のトランジスタを
介して、上記記憶データ保持電圧より高い読み出し電圧
を印加しても良い。これにより、上記記憶データの読み
出し時におけるスタティック・ノイズマージンを大きく
することができる。
読み出し期間において上記第3のトランジスタおよび上
記第4のトランジスタを導通状態に設定するともに、上
記第1の記憶ノードおよび上記第2の記憶ノードに、上
記第3のトランジスタまたは上記第4のトランジスタを
介して、上記記憶データ保持電圧より高い読み出し電圧
を印加しても良い。これにより、上記記憶データの読み
出し時におけるスタティック・ノイズマージンを大きく
することができる。
【0079】また、不一致検出線と、第1の検索データ
線および第2の検索データ線と、上記不一致検出線に電
圧を供給する不一致検出線電圧供給回路とを有し、上記
不一致判定回路は、上記第1の記憶回路の上記第1の記
憶ノードまたは上記第2の記憶ノードのレベルと、上記
第1の検索データ線のレベルとに応じて、上記不一致検
出線を活性化させる第1の活性化回路と、上記第2の記
憶回路の上記第1の記憶ノードまたは上記第2の記憶ノ
ードのレベルと、上記第2の検索データ線のレベルとに
応じて、上記不一致検出線を活性化させる第2の活性化
回路とを含み、上記制御回路は、上記記憶データと上記
検索データとの不一致を検出する期間において、上記第
3のトランジスタおよび上記第4のトランジスタを非導
通状態に設定するとともに、上記第1の検索データ線お
よび上記第2の検索データ線に上記検索データに応じた
電圧を印加しても良い。
線および第2の検索データ線と、上記不一致検出線に電
圧を供給する不一致検出線電圧供給回路とを有し、上記
不一致判定回路は、上記第1の記憶回路の上記第1の記
憶ノードまたは上記第2の記憶ノードのレベルと、上記
第1の検索データ線のレベルとに応じて、上記不一致検
出線を活性化させる第1の活性化回路と、上記第2の記
憶回路の上記第1の記憶ノードまたは上記第2の記憶ノ
ードのレベルと、上記第2の検索データ線のレベルとに
応じて、上記不一致検出線を活性化させる第2の活性化
回路とを含み、上記制御回路は、上記記憶データと上記
検索データとの不一致を検出する期間において、上記第
3のトランジスタおよび上記第4のトランジスタを非導
通状態に設定するとともに、上記第1の検索データ線お
よび上記第2の検索データ線に上記検索データに応じた
電圧を印加しても良い。
【0080】本発明の第8の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
第1のワード線および第2のワード線と、上記マトリク
スの同一行のメモリセルに接続された複数の不一致検出
線と、上記マトリクスの同一列のメモリセルに接続され
た複数の第1のビット線および第2のビット線と、上記
マトリクスの同一列のメモリセルに接続される複数の第
1の検索データ線および第2の検索データ線と、入力さ
れる検索データと上記メモリセルの記憶データとの不一
致を検出する期間において、上記第1のワード線および
上記第2のワード線を不活性化させ、上記第1のビット
線および上記第2のビット線に記憶データ保持電圧を印
加するとともに、上記第1の検索データ線および上記第
2の検索データ線に上記検索データに応じた電圧を印加
する制御回路とを有し、上記メモリセルは、上記第1の
ワード線に接続された第1の記憶回路と、上記第2のワ
ード線に接続された第2の記憶回路と、上記第1の記憶
回路および上記第2の記憶回路にそれぞれ記憶されるデ
ータの組み合わせに応じた上記記憶データと上記検索デ
ータとの不一致を判定し、不一致を判定した場合に上記
不一致検出線を活性化させる不一致判定回路とを含み、
上記第1の記憶回路および上記第2の記憶回路は、第1
の記憶ノードおよび第2の記憶ノードと、上記第1の記
憶ノードに制御端子が接続され、上記第2の記憶ノード
と基準電位との間に入出力端子が接続された第1のトラ
ンジスタと、上記第2の記憶ノードに制御端子が接続さ
れ、上記第1の記憶ノードと上記基準電位との間に入出
力端子が接続された第2のトランジスタと、上記第1の
記憶ノードと上記第1のビット線との間に入出力端子が
接続され、上記第1のワード線または上記第2のワード
線に制御端子が接続された第3のトランジスタと、上記
第2の記憶ノードと上記第2のビット線との間に入出力
端子が接続され、上記第1のワード線または上記第2の
ワード線に制御端子が接続された第4のトランジスタと
を含む。好適には、上記第3のトランジスタおよび上記
第4のトランジスタは、上記第1のトランジスタおよび
上記第2のトランジスタに比べて大きな入出力端子間の
漏れ電流を有する。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
第1のワード線および第2のワード線と、上記マトリク
スの同一行のメモリセルに接続された複数の不一致検出
線と、上記マトリクスの同一列のメモリセルに接続され
た複数の第1のビット線および第2のビット線と、上記
マトリクスの同一列のメモリセルに接続される複数の第
1の検索データ線および第2の検索データ線と、入力さ
れる検索データと上記メモリセルの記憶データとの不一
致を検出する期間において、上記第1のワード線および
上記第2のワード線を不活性化させ、上記第1のビット
線および上記第2のビット線に記憶データ保持電圧を印
加するとともに、上記第1の検索データ線および上記第
2の検索データ線に上記検索データに応じた電圧を印加
する制御回路とを有し、上記メモリセルは、上記第1の
ワード線に接続された第1の記憶回路と、上記第2のワ
ード線に接続された第2の記憶回路と、上記第1の記憶
回路および上記第2の記憶回路にそれぞれ記憶されるデ
ータの組み合わせに応じた上記記憶データと上記検索デ
ータとの不一致を判定し、不一致を判定した場合に上記
不一致検出線を活性化させる不一致判定回路とを含み、
上記第1の記憶回路および上記第2の記憶回路は、第1
の記憶ノードおよび第2の記憶ノードと、上記第1の記
憶ノードに制御端子が接続され、上記第2の記憶ノード
と基準電位との間に入出力端子が接続された第1のトラ
ンジスタと、上記第2の記憶ノードに制御端子が接続さ
れ、上記第1の記憶ノードと上記基準電位との間に入出
力端子が接続された第2のトランジスタと、上記第1の
記憶ノードと上記第1のビット線との間に入出力端子が
接続され、上記第1のワード線または上記第2のワード
線に制御端子が接続された第3のトランジスタと、上記
第2の記憶ノードと上記第2のビット線との間に入出力
端子が接続され、上記第1のワード線または上記第2の
ワード線に制御端子が接続された第4のトランジスタと
を含む。好適には、上記第3のトランジスタおよび上記
第4のトランジスタは、上記第1のトランジスタおよび
上記第2のトランジスタに比べて大きな入出力端子間の
漏れ電流を有する。
【0081】本発明の第9の観点に係る半導体記憶装置
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第1のビット線対お
よび第2のビット線対と、上記マトリクスの同一列のメ
モリセルに接続される複数の第1の検索データ線および
第2の検索データ線と、入力される検索データと上記メ
モリセルの記憶データとの不一致を検出する期間におい
て、上記ワード線を不活性化させ、上記第1のビット線
対および上記第2のビット線対に記憶データ保持電圧を
印加するとともに、上記第1の検索データ線および上記
第2の検索データ線に上記検索データに応じた電圧を印
加する制御回路とを有し、上記メモリセルは、上記第1
のビット線対に接続された第1の記憶回路と、上記第2
のビット線対に接続された第2の記憶回路と、上記第1
の記憶回路および上記第2の記憶回路にそれぞれ記憶さ
れるデータの組み合わせに応じた上記記憶データと上記
検索データとの不一致を判定し、不一致が判定された場
合に上記不一致検出線を活性化させる不一致判定回路と
を含み、上記第1の記憶回路および上記第2の記憶回路
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1のビット線対または上記第2のビット線対の一方
のビット線と上記第1の記憶ノードとの間に入出力端子
が接続され、上記ワード線に制御端子が接続された第3
のトランジスタと、上記第1のビット線対または上記第
2のビット線対の他方のビット線と上記第2の記憶ノー
ドとの間に入出力端子が接続され、上記ワード線に制御
端子が接続された第4のトランジスタとを含む。好適に
は、上記第3のトランジスタおよび上記第4のトランジ
スタは、上記第1のトランジスタおよび上記第2のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
は、マトリクス状に配列された複数のメモリセルと、上
記マトリクスの同一行のメモリセルに接続された複数の
ワード線と、上記マトリクスの同一行のメモリセルに接
続された複数の不一致検出線と、上記マトリクスの同一
列のメモリセルに接続された複数の第1のビット線対お
よび第2のビット線対と、上記マトリクスの同一列のメ
モリセルに接続される複数の第1の検索データ線および
第2の検索データ線と、入力される検索データと上記メ
モリセルの記憶データとの不一致を検出する期間におい
て、上記ワード線を不活性化させ、上記第1のビット線
対および上記第2のビット線対に記憶データ保持電圧を
印加するとともに、上記第1の検索データ線および上記
第2の検索データ線に上記検索データに応じた電圧を印
加する制御回路とを有し、上記メモリセルは、上記第1
のビット線対に接続された第1の記憶回路と、上記第2
のビット線対に接続された第2の記憶回路と、上記第1
の記憶回路および上記第2の記憶回路にそれぞれ記憶さ
れるデータの組み合わせに応じた上記記憶データと上記
検索データとの不一致を判定し、不一致が判定された場
合に上記不一致検出線を活性化させる不一致判定回路と
を含み、上記第1の記憶回路および上記第2の記憶回路
は、第1の記憶ノードおよび第2の記憶ノードと、上記
第1の記憶ノードに制御端子が接続され、上記第2の記
憶ノードと基準電位との間に入出力端子が接続された第
1のトランジスタと、上記第2の記憶ノードに制御端子
が接続され、上記第1の記憶ノードと上記基準電位との
間に入出力端子が接続された第2のトランジスタと、上
記第1のビット線対または上記第2のビット線対の一方
のビット線と上記第1の記憶ノードとの間に入出力端子
が接続され、上記ワード線に制御端子が接続された第3
のトランジスタと、上記第1のビット線対または上記第
2のビット線対の他方のビット線と上記第2の記憶ノー
ドとの間に入出力端子が接続され、上記ワード線に制御
端子が接続された第4のトランジスタとを含む。好適に
は、上記第3のトランジスタおよび上記第4のトランジ
スタは、上記第1のトランジスタおよび上記第2のトラ
ンジスタに比べて大きな入出力端子間の漏れ電流を有す
る。
【0082】
【発明の実施の形態】以下、本発明の第1〜第5の実施
形態について、図面を参照して説明する。 <第1の実施形態>図1は、本発明の第1の実施形態に
係るSRAMの構成例を示す概略的な図である。図1に
示すSRAMは、制御部1、行デコード部2、データ入
出力部3、ビット線電圧制御部4、メモリセルアレイM
Aを有する。また、メモリセルアレイMAは、メモリセ
ルMC11〜メモリセルMCmkを含む。
形態について、図面を参照して説明する。 <第1の実施形態>図1は、本発明の第1の実施形態に
係るSRAMの構成例を示す概略的な図である。図1に
示すSRAMは、制御部1、行デコード部2、データ入
出力部3、ビット線電圧制御部4、メモリセルアレイM
Aを有する。また、メモリセルアレイMAは、メモリセ
ルMC11〜メモリセルMCmkを含む。
【0083】制御部1は、イネーブル信号ENがアクテ
ィブ状態に設定された場合に、選択信号R/Wに応じて
選択されるデータの読み出しまたは書き込み動作のため
の種々の制御信号を行デコード部2、データ入出力部3
およびビット線電圧制御部4に出力し、メモリセルアレ
イMAに対するデータの書き込みまたは読み出し動作を
制御する。
ィブ状態に設定された場合に、選択信号R/Wに応じて
選択されるデータの読み出しまたは書き込み動作のため
の種々の制御信号を行デコード部2、データ入出力部3
およびビット線電圧制御部4に出力し、メモリセルアレ
イMAに対するデータの書き込みまたは読み出し動作を
制御する。
【0084】行デコード部2は、データの読み出し時ま
たは書き込み時に、制御部1からの制御信号に応じてア
ドレスデータADD1をデコードし、メモリセルアレイ
MAの各メモリセルMC11〜メモリセルMCmkに接続さ
れるワード線W1〜ワード線Wmのうちの何れか1本を
選択して活性化する。
たは書き込み時に、制御部1からの制御信号に応じてア
ドレスデータADD1をデコードし、メモリセルアレイ
MAの各メモリセルMC11〜メモリセルMCmkに接続さ
れるワード線W1〜ワード線Wmのうちの何れか1本を
選択して活性化する。
【0085】データ入出力部3は、データの読み出し時
または書き込み時に、制御部1からの制御信号に応じて
アドレスデータADD2をデコードし、各メモリセルM
C11〜メモリセルMCmkに接続されるビット線対(b
1、b1B)〜ビット線対(bk、bkB)の複数のブ
ロックから、1つのブロックを選択する。データの読み
出し時には、各ビット線に出力されるメモリセルからの
信号を内部の差動増幅回路によって増幅し、選択された
ビット線対に接続されるメモリセルからの当該増幅信号
をデータラインに出力する。また、データの書き込み時
には、データラインからの信号を内部の書き込み用増幅
回路によって増幅し、選択されたビット線対に接続され
るメモリセルへ当該増幅信号を出力する。
または書き込み時に、制御部1からの制御信号に応じて
アドレスデータADD2をデコードし、各メモリセルM
C11〜メモリセルMCmkに接続されるビット線対(b
1、b1B)〜ビット線対(bk、bkB)の複数のブ
ロックから、1つのブロックを選択する。データの読み
出し時には、各ビット線に出力されるメモリセルからの
信号を内部の差動増幅回路によって増幅し、選択された
ビット線対に接続されるメモリセルからの当該増幅信号
をデータラインに出力する。また、データの書き込み時
には、データラインからの信号を内部の書き込み用増幅
回路によって増幅し、選択されたビット線対に接続され
るメモリセルへ当該増幅信号を出力する。
【0086】ビット線電圧制御部4は、制御部1からの
制御信号に応じて、ビット線対(b1、b1B)〜ビッ
ト線対(bk、bkB)のプルアップ電圧を制御する。
データの保持期間において、各ビット線を電源電圧Vc
cにプルアップし、データの読み出し時には、この電源
電圧Vccを昇圧した昇圧電圧VccXにプルアップす
る。後述の理由により、メモリセルMC11〜メモリセル
MCmkのデータ読み出し時におけるSNMは、ビット線
対のプルアップ電圧を昇圧することによって向上するの
で、この昇圧電圧VccXを適切に設定することによ
り、電源電圧Vccを低電圧化した場合におけるメモリ
セルのSNMの低下を抑制できる。
制御信号に応じて、ビット線対(b1、b1B)〜ビッ
ト線対(bk、bkB)のプルアップ電圧を制御する。
データの保持期間において、各ビット線を電源電圧Vc
cにプルアップし、データの読み出し時には、この電源
電圧Vccを昇圧した昇圧電圧VccXにプルアップす
る。後述の理由により、メモリセルMC11〜メモリセル
MCmkのデータ読み出し時におけるSNMは、ビット線
対のプルアップ電圧を昇圧することによって向上するの
で、この昇圧電圧VccXを適切に設定することによ
り、電源電圧Vccを低電圧化した場合におけるメモリ
セルのSNMの低下を抑制できる。
【0087】メモリアレイMAは、マトリクス状に配列
されたメモリセルMC11〜メモリセルMCmkを有してい
る。このマトリクスの各行に含まれるメモリセルには、
各行に対応するワード線W1〜ワード線Wmが接続さ
れ、マトリクスの各列に含まれるメモリセルには、各列
に対応するビット線対(b1、b1B)〜ビット線対
(bk、bkB)が接続されている。
されたメモリセルMC11〜メモリセルMCmkを有してい
る。このマトリクスの各行に含まれるメモリセルには、
各行に対応するワード線W1〜ワード線Wmが接続さ
れ、マトリクスの各列に含まれるメモリセルには、各列
に対応するビット線対(b1、b1B)〜ビット線対
(bk、bkB)が接続されている。
【0088】上述した構成を有するSRAMの動作につ
いて説明する。まず、メモリセルの記憶データの保持期
間においては、ビット線電圧制御部4によって各ビット
線対が電源電圧Vccにプルアップされる。
いて説明する。まず、メモリセルの記憶データの保持期
間においては、ビット線電圧制御部4によって各ビット
線対が電源電圧Vccにプルアップされる。
【0089】選択信号R/Wによって読み出し動作が選
択され、イネーブル信号ENがアクティブ状態に設定さ
れると、ビット線電圧制御部4において各ビット線対の
プルアップ電圧が電源電圧Vccから昇圧電圧VccX
に切り換えられる。また、行デコーダ部2においてアド
レスデータADD1に応じた一本のワード線Wi(iは
任意の自然数を示す)が選択されて活性化されるととも
に、活性化されたワード線Wiに接続されるメモリセル
からの信号が、データ入出力部の差動増幅回路によって
増幅される。また、データ入出力部3においてアドレス
データADD2に応じたビット線対の1ブロックが選択
され、この選択されたビット線対のブロックに接続され
るメモリセルからの増幅信号が、データ入出力部3から
データラインに出力される。
択され、イネーブル信号ENがアクティブ状態に設定さ
れると、ビット線電圧制御部4において各ビット線対の
プルアップ電圧が電源電圧Vccから昇圧電圧VccX
に切り換えられる。また、行デコーダ部2においてアド
レスデータADD1に応じた一本のワード線Wi(iは
任意の自然数を示す)が選択されて活性化されるととも
に、活性化されたワード線Wiに接続されるメモリセル
からの信号が、データ入出力部の差動増幅回路によって
増幅される。また、データ入出力部3においてアドレス
データADD2に応じたビット線対の1ブロックが選択
され、この選択されたビット線対のブロックに接続され
るメモリセルからの増幅信号が、データ入出力部3から
データラインに出力される。
【0090】選択信号R/Wによって書き込み動作が選
択され、イネーブル信号ENがアクティブ状態に設定さ
れると、データ入出力部3においてアドレスデータAD
D2に応じた1ブロックのビット線対が選択され、この
選択されたビット線対のブロックに対してデータライン
から書き込みデータが入力される。書き込みデータはデ
ータ入出力部3の書き込み用増幅回路において増幅さ
れ、選択されたビット線対のブロックに接続される各メ
モリセルに供給される。また、行デコーダ部2において
アドレスデータADD1に応じた一本のワード線が選択
されて活性化されており、書き込みデータは、この活性
化されたワード線に接続されるメモリセルに記憶され
る。
択され、イネーブル信号ENがアクティブ状態に設定さ
れると、データ入出力部3においてアドレスデータAD
D2に応じた1ブロックのビット線対が選択され、この
選択されたビット線対のブロックに対してデータライン
から書き込みデータが入力される。書き込みデータはデ
ータ入出力部3の書き込み用増幅回路において増幅さ
れ、選択されたビット線対のブロックに接続される各メ
モリセルに供給される。また、行デコーダ部2において
アドレスデータADD1に応じた一本のワード線が選択
されて活性化されており、書き込みデータは、この活性
化されたワード線に接続されるメモリセルに記憶され
る。
【0091】ここで、ビット線電圧制御部4およびメモ
リセルの詳細について、図2〜図4を参照し更に詳しく
説明する。図2は、図1に示すSRAMのビット線電圧
制御部4およびメモリセルの構成例を示す図である。図
2に示す各メモリセルは、p型MOSトランジスタQp
A、p型MOSトランジスタQpB、n型MOSトラン
ジスタQnAおよびn型MOSトランジスタQnBを有
する。なお、図2においてはメモリセルMC11〜メモリ
セルMCk1のみを示しているが、他のメモリセルも同様
の構成を有する。また、図2に示すビット線電圧制御部
4は、タイミング制御部41、各ビット線対に対応する
p型MOSトランジスタQp41〜p型MOSトランジ
スタQp44を有する。
リセルの詳細について、図2〜図4を参照し更に詳しく
説明する。図2は、図1に示すSRAMのビット線電圧
制御部4およびメモリセルの構成例を示す図である。図
2に示す各メモリセルは、p型MOSトランジスタQp
A、p型MOSトランジスタQpB、n型MOSトラン
ジスタQnAおよびn型MOSトランジスタQnBを有
する。なお、図2においてはメモリセルMC11〜メモリ
セルMCk1のみを示しているが、他のメモリセルも同様
の構成を有する。また、図2に示すビット線電圧制御部
4は、タイミング制御部41、各ビット線対に対応する
p型MOSトランジスタQp41〜p型MOSトランジ
スタQp44を有する。
【0092】まず、図2に示す各メモリセルの構成およ
び動作について説明する。n型MOSトランジスタQn
Aは、ドレインがノードNAに、ゲートがノードNB
に、ソースが基準電位にそれぞれ接続されている。n型
MOSトランジスタQnBは、ドレインがノードNB
に、ゲートがノードNAに、ソースが基準電位にそれぞ
れ接続されている。
び動作について説明する。n型MOSトランジスタQn
Aは、ドレインがノードNAに、ゲートがノードNB
に、ソースが基準電位にそれぞれ接続されている。n型
MOSトランジスタQnBは、ドレインがノードNB
に、ゲートがノードNAに、ソースが基準電位にそれぞ
れ接続されている。
【0093】p型MOSトランジスタQpAは、ゲート
がワード線Wi(iは1≦i≦mの自然数を示す)に、
ソースがビット線bj(jは1≦j≦kの自然数を示
す)に、ドレインがノードNAにそれぞれ接続されてい
る。p型MOSトランジスタQpBは、ゲートがワード
線Wiに、ソースが反転ビット線bjBに、ドレインが
ノードNBにそれぞれ接続されている。
がワード線Wi(iは1≦i≦mの自然数を示す)に、
ソースがビット線bj(jは1≦j≦kの自然数を示
す)に、ドレインがノードNAにそれぞれ接続されてい
る。p型MOSトランジスタQpBは、ゲートがワード
線Wiに、ソースが反転ビット線bjBに、ドレインが
ノードNBにそれぞれ接続されている。
【0094】n型MOSトランジスタQnAによるイン
バータとn型MOSトランジスタQnBによるインバー
タとは入出力がリング状に接続されており、これにより
1つの記憶回路が構成されている。また、p型MOSト
ランジスタQpAおよびp型MOSトランジスタQpB
のオフ状態における漏れ電流は、n型MOSトランジス
タQnAおよびn型MOSトランジスタQnBの漏れ電
流に比べて大きくなるように設定されているので、電源
電圧Vccにプルアップされたビット線bjおよび反転
ビット線bjBからノードNAおよびノードNBに電荷
が供給され、これにより記憶データが一定に保持され
る。
バータとn型MOSトランジスタQnBによるインバー
タとは入出力がリング状に接続されており、これにより
1つの記憶回路が構成されている。また、p型MOSト
ランジスタQpAおよびp型MOSトランジスタQpB
のオフ状態における漏れ電流は、n型MOSトランジス
タQnAおよびn型MOSトランジスタQnBの漏れ電
流に比べて大きくなるように設定されているので、電源
電圧Vccにプルアップされたビット線bjおよび反転
ビット線bjBからノードNAおよびノードNBに電荷
が供給され、これにより記憶データが一定に保持され
る。
【0095】上述した構成を有するメモリセルMC11〜
メモリセルMCmkの読み出し動作および書き込み動作に
ついて説明する。メモリセルの記憶データは、ノードN
AがハイレベルでノードNBがローレベルか、またはノ
ードNAがローレベルでノードNBがハイレベルの何れ
かの状態として、上述した2トランジスタの記憶回路に
記憶されている。この記憶データを保持させる期間にお
いて、ワード線Wiはハイレベルに設定されてp型MO
SトランジスタQpAおよびp型MOSトランジスタQ
pBはカットオフ状態にされるとともに、ビット線bj
および反転ビット線bjBは電源電圧Vccにプルアッ
プされる。上述したように、p型MOSトランジスタQ
pAおよびp型MOSトランジスタQpBの漏れ電流に
よってノードNAおよびノードNBには電荷が供給され
るので、記憶データは一定に保持される。
メモリセルMCmkの読み出し動作および書き込み動作に
ついて説明する。メモリセルの記憶データは、ノードN
AがハイレベルでノードNBがローレベルか、またはノ
ードNAがローレベルでノードNBがハイレベルの何れ
かの状態として、上述した2トランジスタの記憶回路に
記憶されている。この記憶データを保持させる期間にお
いて、ワード線Wiはハイレベルに設定されてp型MO
SトランジスタQpAおよびp型MOSトランジスタQ
pBはカットオフ状態にされるとともに、ビット線bj
および反転ビット線bjBは電源電圧Vccにプルアッ
プされる。上述したように、p型MOSトランジスタQ
pAおよびp型MOSトランジスタQpBの漏れ電流に
よってノードNAおよびノードNBには電荷が供給され
るので、記憶データは一定に保持される。
【0096】メモリセルの記憶データの読み出し時にお
いて、各ビット線対のプルアップ電圧は電源電圧Vcc
から昇圧電圧VccXに昇圧され、ワード線Wiはロー
レベルに設定される。これにより、p型MOSトランジ
スタQpAおよびp型MOSトランジスタQpBが導通
状態となり、記憶データに応じてビット線bjまたは反
転ビット線bjBの電圧が変動する。
いて、各ビット線対のプルアップ電圧は電源電圧Vcc
から昇圧電圧VccXに昇圧され、ワード線Wiはロー
レベルに設定される。これにより、p型MOSトランジ
スタQpAおよびp型MOSトランジスタQpBが導通
状態となり、記憶データに応じてビット線bjまたは反
転ビット線bjBの電圧が変動する。
【0097】例えばノードNAがハイレベルでノードN
Bがローレベルの場合、ビット線bjの電圧は昇圧電圧
VccXでありノードNAはほぼ電源電圧Vccに等し
いので、p型MOSトランジスタQp101にはこの電
位差に相当する電流が流れ、ビット線bjの電圧は一時
的に低下する。ただし、n型MOSトランジスタQnA
がオフ状態であるため、p型MOSトランジスタQpA
からの電流がn型MOSトランジスタQnBのゲート容
量を充電した後に、ビット線bjの電圧は昇圧電圧Vc
cXへ再び上昇する。一方、n型MOSトランジスタQ
nBはオン状態にあるため、反転ビット線bjBからp
型MOSトランジスタQpBへ流れる電流は、n型MO
SトランジスタQnBを介して基準電位へ定常的に流れ
る。したがって、反転ビット線bjBの電圧は、ビット
線bjに比べて低下する。このビット線bjと反転ビッ
ト線bjBとの電位差(または電流差)がデータ入出力
部3の差動増幅回路によって増幅されて、データライン
に出力される。
Bがローレベルの場合、ビット線bjの電圧は昇圧電圧
VccXでありノードNAはほぼ電源電圧Vccに等し
いので、p型MOSトランジスタQp101にはこの電
位差に相当する電流が流れ、ビット線bjの電圧は一時
的に低下する。ただし、n型MOSトランジスタQnA
がオフ状態であるため、p型MOSトランジスタQpA
からの電流がn型MOSトランジスタQnBのゲート容
量を充電した後に、ビット線bjの電圧は昇圧電圧Vc
cXへ再び上昇する。一方、n型MOSトランジスタQ
nBはオン状態にあるため、反転ビット線bjBからp
型MOSトランジスタQpBへ流れる電流は、n型MO
SトランジスタQnBを介して基準電位へ定常的に流れ
る。したがって、反転ビット線bjBの電圧は、ビット
線bjに比べて低下する。このビット線bjと反転ビッ
ト線bjBとの電位差(または電流差)がデータ入出力
部3の差動増幅回路によって増幅されて、データライン
に出力される。
【0098】メモリセルの記憶データの書き込み時にお
いては、書き込まれるデータに応じてビット線bjおよ
び反転ビット線bjBの何れか一方が基準電位にプルダ
ウンされ、他方が電源電圧Vccにプルアップされた状
態で、ワード線Wiがローレベルに設定される。これに
より、ノードNAおよびノードNBが書き込まれるデー
タに応じた電位に設定される。
いては、書き込まれるデータに応じてビット線bjおよ
び反転ビット線bjBの何れか一方が基準電位にプルダ
ウンされ、他方が電源電圧Vccにプルアップされた状
態で、ワード線Wiがローレベルに設定される。これに
より、ノードNAおよびノードNBが書き込まれるデー
タに応じた電位に設定される。
【0099】次に、図2に示すビット線電圧制御部4に
ついて説明する。各ビット線対は、p型MOSトランジ
スタQp41およびp型MOSトランジスタQp42を
介して昇圧電圧VccXに接続されており、p型MOS
トランジスタQp41およびp型MOSトランジスタQ
p42のゲートにはタイミング制御部41のゲート信号
READ1が入力されている。
ついて説明する。各ビット線対は、p型MOSトランジ
スタQp41およびp型MOSトランジスタQp42を
介して昇圧電圧VccXに接続されており、p型MOS
トランジスタQp41およびp型MOSトランジスタQ
p42のゲートにはタイミング制御部41のゲート信号
READ1が入力されている。
【0100】また、各ビット線対は、p型MOSトラン
ジスタQp43およびp型MOSトランジスタQp44
を介して電源電圧Vccに接続されており、p型MOS
トランジスタQp43およびp型MOSトランジスタQ
p44のゲートには、タイミング制御部41のゲート信
号READ2が入力されている。
ジスタQp43およびp型MOSトランジスタQp44
を介して電源電圧Vccに接続されており、p型MOS
トランジスタQp43およびp型MOSトランジスタQ
p44のゲートには、タイミング制御部41のゲート信
号READ2が入力されている。
【0101】タイミング制御部41は、データの読み出
し時にアクティブとなる制御部1の制御信号READに
応じて、データの読み出し期間にゲート信号READ1
をローレベルに設定するとともに、ゲート信号READ
2をハイレベルに設定する。これにより、p型MOSト
ランジスタQp41およびp型MOSトランジスタQp
42がオン状態、p型MOSトランジスタQp43およ
びp型MOSトランジスタQp44がオフ状態となっ
て、各ビット線対は昇圧電圧VccXに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号READ1をハイレベル(昇圧電圧V
ccX)に設定するとともに、ゲート信号READ2を
ローレベルに設定する。これにより、p型MOSトラン
ジスタQp41およびp型MOSトランジスタQp42
がオフ状態、p型MOSトランジスタQp43およびp
型MOSトランジスタQp44がオン状態となって、各
ビット線対は電源電圧Vccに接続される。
し時にアクティブとなる制御部1の制御信号READに
応じて、データの読み出し期間にゲート信号READ1
をローレベルに設定するとともに、ゲート信号READ
2をハイレベルに設定する。これにより、p型MOSト
ランジスタQp41およびp型MOSトランジスタQp
42がオン状態、p型MOSトランジスタQp43およ
びp型MOSトランジスタQp44がオフ状態となっ
て、各ビット線対は昇圧電圧VccXに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号READ1をハイレベル(昇圧電圧V
ccX)に設定するとともに、ゲート信号READ2を
ローレベルに設定する。これにより、p型MOSトラン
ジスタQp41およびp型MOSトランジスタQp42
がオフ状態、p型MOSトランジスタQp43およびp
型MOSトランジスタQp44がオン状態となって、各
ビット線対は電源電圧Vccに接続される。
【0102】図3および図4は、このタイミング制御部
41の回路例とそのタイミングチャートを示す図であ
る。図3aに示すタイミング制御部4の回路例において
は、制御信号READが遅延回路411を介してAND
回路412の一方の端子に入力され、他方の端子には制
御信号READが直接入力される。このAND回路41
2の出力がゲート信号READ1となる。また、制御信
号READが遅延回路411を介してNOR回路413
の一方の端子に入力され、他方の端子には制御信号RE
ADが直接入力される。このNOR回路413の出力が
ゲート信号READ2となる。
41の回路例とそのタイミングチャートを示す図であ
る。図3aに示すタイミング制御部4の回路例において
は、制御信号READが遅延回路411を介してAND
回路412の一方の端子に入力され、他方の端子には制
御信号READが直接入力される。このAND回路41
2の出力がゲート信号READ1となる。また、制御信
号READが遅延回路411を介してNOR回路413
の一方の端子に入力され、他方の端子には制御信号RE
ADが直接入力される。このNOR回路413の出力が
ゲート信号READ2となる。
【0103】図3aに示すタイミング制御部41によれ
ば、タイミングチャート図3bに示すように、制御信号
READがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号READ1とゲート信号
RED2とが同時にローレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
READがローレベルになると、AND回路412にこ
のローレベルが入力されて、ゲート信号READ1は直
ちにローレベルとなる(時刻ta)。一方、NOR回路
413にもこのローレベルが入力されるが、NOR回路
413の他方の入力は遅延回路411による遅延のため
にまだハイレベルなので、ゲート信号READ2はロー
レベルのままである。一定の遅延時間を経て遅延回路4
11の出力がローレベルになると、ゲート信号READ
2はハイレベルとなる(時刻tb)。同様に、データの
読み出し時の終わりにおいて制御信号READがハイレ
ベルになると、NOR回路413にこのハイレベルが入
力されて、ゲート信号READ2は直ちにローレベルと
なる(時刻tc)。一方、AND回路412にもこのハ
イレベルが入力されるが、AND回路412の他方の入
力は遅延回路411による遅延のためにまだローレベル
なので、ゲート信号READ1はローレベルのままであ
る。一定の遅延時間を経て遅延回路411の出力がハイ
レベルになると、ゲート信号READ1はハイレベルと
なる(時刻td)。
ば、タイミングチャート図3bに示すように、制御信号
READがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号READ1とゲート信号
RED2とが同時にローレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
READがローレベルになると、AND回路412にこ
のローレベルが入力されて、ゲート信号READ1は直
ちにローレベルとなる(時刻ta)。一方、NOR回路
413にもこのローレベルが入力されるが、NOR回路
413の他方の入力は遅延回路411による遅延のため
にまだハイレベルなので、ゲート信号READ2はロー
レベルのままである。一定の遅延時間を経て遅延回路4
11の出力がローレベルになると、ゲート信号READ
2はハイレベルとなる(時刻tb)。同様に、データの
読み出し時の終わりにおいて制御信号READがハイレ
ベルになると、NOR回路413にこのハイレベルが入
力されて、ゲート信号READ2は直ちにローレベルと
なる(時刻tc)。一方、AND回路412にもこのハ
イレベルが入力されるが、AND回路412の他方の入
力は遅延回路411による遅延のためにまだローレベル
なので、ゲート信号READ1はローレベルのままであ
る。一定の遅延時間を経て遅延回路411の出力がハイ
レベルになると、ゲート信号READ1はハイレベルと
なる(時刻td)。
【0104】このように、データの読み出し時の初めと
終わりの期間においてp型MOSトランジスタQp41
およびp型MOSトランジスタQp42と、p型MOS
トランジスタQp43およびp型MOSトランジスタQ
p44とがともにオン状態となるので、この期間におい
て昇圧電源VccXと電源電圧Vccとが導通状態とな
り、大きな貫通電流が流れてしまう。しかしながら、こ
の制御によってビット線対に対するプルアップ電圧の供
給が中断することがなくなり、各メモリセルに対する電
荷の供給が確実に行なわれるので、メモリセルの記憶状
態を確実に保持させることができる。
終わりの期間においてp型MOSトランジスタQp41
およびp型MOSトランジスタQp42と、p型MOS
トランジスタQp43およびp型MOSトランジスタQ
p44とがともにオン状態となるので、この期間におい
て昇圧電源VccXと電源電圧Vccとが導通状態とな
り、大きな貫通電流が流れてしまう。しかしながら、こ
の制御によってビット線対に対するプルアップ電圧の供
給が中断することがなくなり、各メモリセルに対する電
荷の供給が確実に行なわれるので、メモリセルの記憶状
態を確実に保持させることができる。
【0105】一方、図4aに示すタイミング制御部41
の回路例においては、制御信号READが遅延回路41
4を介してOR回路415の一方の端子に入力され、他
方の端子には制御信号READが直接入力される。この
OR回路415の出力がゲート信号READ1となる。
また、制御信号READが遅延回路414を介してNA
ND回路416の一方の端子に入力され、他方の端子に
は制御信号READが直接入力される。このNAND回
路416の出力がゲート信号READ2となる。
の回路例においては、制御信号READが遅延回路41
4を介してOR回路415の一方の端子に入力され、他
方の端子には制御信号READが直接入力される。この
OR回路415の出力がゲート信号READ1となる。
また、制御信号READが遅延回路414を介してNA
ND回路416の一方の端子に入力され、他方の端子に
は制御信号READが直接入力される。このNAND回
路416の出力がゲート信号READ2となる。
【0106】図4aに示すタイミング制御部5によれ
ば、タイミングチャート図4bに示すように、制御信号
READがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号READ1とゲート信号
RED2とが同時にハイレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
READがローレベルになると、NAND回路416に
このローレベルが入力されて、ゲート信号READ2は
直ちにハイレベルとなる(時刻ta’)。一方、OR回
路415にもこのローレベルが入力されるが、OR回路
415の他方の入力は遅延回路414による遅延のため
にまだハイレベルなので、ゲート信号READ1はハイ
レベルのままである。一定の遅延時間を経て遅延回路4
14の出力がローレベルになると、ゲート信号READ
1はローレベルとなる(時刻tb’)。同様に、データ
の読み出し時の終わりにおいて制御信号READがハイ
レベルになると、OR回路415にこのハイレベルが入
力されて、ゲート信号READ1は直ちにハイレベルと
なる(時刻tc’)。一方、NAND回路416にもこ
のハイレベルが入力されるが、NAND回路416の他
方の入力は遅延回路414による遅延のためにまだロー
レベルなので、ゲート信号READ2はハイレベルのま
まである。一定の遅延時間を経て遅延回路414の出力
がハイレベルになると、ゲート信号READ2はローレ
ベルとなる(時刻td’)。
ば、タイミングチャート図4bに示すように、制御信号
READがローレベルとなるデータの読み出し時の初め
と終わりにおいて、ゲート信号READ1とゲート信号
RED2とが同時にハイレベルとなる期間が発生する。
すなわち、データの読み出し時の初めにおいて制御信号
READがローレベルになると、NAND回路416に
このローレベルが入力されて、ゲート信号READ2は
直ちにハイレベルとなる(時刻ta’)。一方、OR回
路415にもこのローレベルが入力されるが、OR回路
415の他方の入力は遅延回路414による遅延のため
にまだハイレベルなので、ゲート信号READ1はハイ
レベルのままである。一定の遅延時間を経て遅延回路4
14の出力がローレベルになると、ゲート信号READ
1はローレベルとなる(時刻tb’)。同様に、データ
の読み出し時の終わりにおいて制御信号READがハイ
レベルになると、OR回路415にこのハイレベルが入
力されて、ゲート信号READ1は直ちにハイレベルと
なる(時刻tc’)。一方、NAND回路416にもこ
のハイレベルが入力されるが、NAND回路416の他
方の入力は遅延回路414による遅延のためにまだロー
レベルなので、ゲート信号READ2はハイレベルのま
まである。一定の遅延時間を経て遅延回路414の出力
がハイレベルになると、ゲート信号READ2はローレ
ベルとなる(時刻td’)。
【0107】このように、図4aに示すタイミング制御
部41の回路例においては、データの読み出し時の初め
と終わりの期間においてp型MOSトランジスタQp4
1およびp型MOSトランジスタQp42と、p型MO
SトランジスタQp43およびp型MOSトランジスタ
Qp44とがともにオフ状態となる。したがって、この
期間に昇圧電源VccXと電源電圧Vccとが導通状態
となることが防止され、図3aの回路例のような貫通電
流は流れなくなるので、図3aの回路例と比べて消費電
力を削減できる。しかしながら、この制御によってビッ
ト線対に対するプルアップ電圧の供給が中断するため、
この中断期間にメモリセルの記憶状態が変化してしまう
恐れがある場合には、図3aの回路を用いるほうが良
い。
部41の回路例においては、データの読み出し時の初め
と終わりの期間においてp型MOSトランジスタQp4
1およびp型MOSトランジスタQp42と、p型MO
SトランジスタQp43およびp型MOSトランジスタ
Qp44とがともにオフ状態となる。したがって、この
期間に昇圧電源VccXと電源電圧Vccとが導通状態
となることが防止され、図3aの回路例のような貫通電
流は流れなくなるので、図3aの回路例と比べて消費電
力を削減できる。しかしながら、この制御によってビッ
ト線対に対するプルアップ電圧の供給が中断するため、
この中断期間にメモリセルの記憶状態が変化してしまう
恐れがある場合には、図3aの回路を用いるほうが良
い。
【0108】ここで、データの読み出し時にビット線を
昇圧することによるSNMの変化について説明する。図
5aは、6トランジスタ型のメモリセルにおけるSNM
の評価回路を示す図であり、図5bは、この評価回路に
おける入出力電圧の関係を示すバタフライプロットの例
である。
昇圧することによるSNMの変化について説明する。図
5aは、6トランジスタ型のメモリセルにおけるSNM
の評価回路を示す図であり、図5bは、この評価回路に
おける入出力電圧の関係を示すバタフライプロットの例
である。
【0109】図5aに示すSNMの評価回路は、p型M
OSトランジスタQp1a、n型MOSトランジスタQ
n1aおよびn型MOSトランジスタQn1cを有す
る。p型MOSトランジスタQp1aは、ソースが電源
電圧Vccに、ゲートが入力端子Vinに、ドレインが
出力端子Voutにそれぞれ接続されている。n型MO
SトランジスタQn1cは、ソースが基準電位に、ゲー
トが入力端子Vinに、ドレインが出力端子Voutに
それぞれ接続されている。n型MOSトランジスタQn
1aは、ソースが出力端子Voutに、ドレインおよび
ゲートが電源電圧Vccにそれぞれ接続されている。
OSトランジスタQp1a、n型MOSトランジスタQ
n1aおよびn型MOSトランジスタQn1cを有す
る。p型MOSトランジスタQp1aは、ソースが電源
電圧Vccに、ゲートが入力端子Vinに、ドレインが
出力端子Voutにそれぞれ接続されている。n型MO
SトランジスタQn1cは、ソースが基準電位に、ゲー
トが入力端子Vinに、ドレインが出力端子Voutに
それぞれ接続されている。n型MOSトランジスタQn
1aは、ソースが出力端子Voutに、ドレインおよび
ゲートが電源電圧Vccにそれぞれ接続されている。
【0110】図5aに示す回路は、図23に示す6トラ
ンジスタ型のSRAMセルにおいて、1つのCMOSイ
ンバータ(図5aのp型MOSトランジスタQp1aお
よびn型MOSトランジスタQn1cに対応する)と、
このCMOSインバータをビット線に接続させる1つの
n型MOSトランジスタ(図5aのn型MOSトランジ
スタQn1aに対応する)を抜き出した回路である。た
だし、メモリセルからデータが読み出される状態でSN
Mを評価するため、n型MOSトランジスタQn1aは
ゲートに電源電圧Vccが印加されてオン状態に設定さ
れている。
ンジスタ型のSRAMセルにおいて、1つのCMOSイ
ンバータ(図5aのp型MOSトランジスタQp1aお
よびn型MOSトランジスタQn1cに対応する)と、
このCMOSインバータをビット線に接続させる1つの
n型MOSトランジスタ(図5aのn型MOSトランジ
スタQn1aに対応する)を抜き出した回路である。た
だし、メモリセルからデータが読み出される状態でSN
Mを評価するため、n型MOSトランジスタQn1aは
ゲートに電源電圧Vccが印加されてオン状態に設定さ
れている。
【0111】メモリセルは、図5bに示すバタフライプ
ロットの実線と点線とが交わる3つの交点P1〜交点P
3における入出力電圧を保持することができる。このう
ち交点P2に対応する入出力電圧は記憶データが不定の
状態であり、正常な状態では、交点P1または交点P3
の状態が保持される。SNMは、図のバタフライプロッ
トの実線と点線との差の電圧によって評価される。この
差の電圧を超えるノイズが読み出し時にメモリセルに加
わると、メモリセルの記憶データは交点P2の不定状態
になったり、あるいはまったく逆のデータに書き換えら
れてしまう。
ロットの実線と点線とが交わる3つの交点P1〜交点P
3における入出力電圧を保持することができる。このう
ち交点P2に対応する入出力電圧は記憶データが不定の
状態であり、正常な状態では、交点P1または交点P3
の状態が保持される。SNMは、図のバタフライプロッ
トの実線と点線との差の電圧によって評価される。この
差の電圧を超えるノイズが読み出し時にメモリセルに加
わると、メモリセルの記憶データは交点P2の不定状態
になったり、あるいはまったく逆のデータに書き換えら
れてしまう。
【0112】図6aは、4トランジスタ型のメモリセル
におけるSNMの評価回路を示す図であり、図6bは、
この評価回路における入出力電圧の関係を示すバタフラ
イプロットの例である。
におけるSNMの評価回路を示す図であり、図6bは、
この評価回路における入出力電圧の関係を示すバタフラ
イプロットの例である。
【0113】図6aに示すSNMの評価回路は、p型M
OSトランジスタQp2aおよびn型MOSトランジス
タQn2aを有する。p型MOSトランジスタQp2a
は、ソースが電源電圧Vccに、ゲートが基準電位に、
ドレインが出力端子Voutにそれぞれ接続されてい
る。n型MOSトランジスタQn2aは、ソースが基準
電位に、ゲートが入力端子Vinに、ドレインが出力端
子Voutにそれぞれ接続されている。
OSトランジスタQp2aおよびn型MOSトランジス
タQn2aを有する。p型MOSトランジスタQp2a
は、ソースが電源電圧Vccに、ゲートが基準電位に、
ドレインが出力端子Voutにそれぞれ接続されてい
る。n型MOSトランジスタQn2aは、ソースが基準
電位に、ゲートが入力端子Vinに、ドレインが出力端
子Voutにそれぞれ接続されている。
【0114】図6aに示す回路は、図2において説明し
た4トランジスタ型のメモリセルにおいて、1トランジ
スタのインバータ(図6aのn型MOSトランジスタQ
n2aに対応する)と、この1トランジスタのインバー
タをビット線に接続させる1つのp型MOSトランジス
タ(図6aのp型MOSトランジスタQp2aに対応す
る)を抜き出した回路である。ただし、メモリセルから
データが読み出される状態でSNMを評価するため、p
型MOSトランジスタQp2aはゲートが基準電位に接
続されてオン状態に設定されている。
た4トランジスタ型のメモリセルにおいて、1トランジ
スタのインバータ(図6aのn型MOSトランジスタQ
n2aに対応する)と、この1トランジスタのインバー
タをビット線に接続させる1つのp型MOSトランジス
タ(図6aのp型MOSトランジスタQp2aに対応す
る)を抜き出した回路である。ただし、メモリセルから
データが読み出される状態でSNMを評価するため、p
型MOSトランジスタQp2aはゲートが基準電位に接
続されてオン状態に設定されている。
【0115】図5bのバタフライプロットと同様に、4
トランジスタ型のSRAMセルは、図6bに示すバタフ
ライプロットの実線と点線とが交わる3つの交点P1〜
交点P3における入出力電圧を保持することができる
が、SNMを超えるノイズが読み出し時にメモリセルに
加わると、メモリセルの記憶データは交点P2の不定状
態になったり、あるいはまったく逆のデータに書き換え
られてしまう。
トランジスタ型のSRAMセルは、図6bに示すバタフ
ライプロットの実線と点線とが交わる3つの交点P1〜
交点P3における入出力電圧を保持することができる
が、SNMを超えるノイズが読み出し時にメモリセルに
加わると、メモリセルの記憶データは交点P2の不定状
態になったり、あるいはまったく逆のデータに書き換え
られてしまう。
【0116】図7は、電源電圧Vccに対するSNMの
変化の例を示す図である。図7の曲線Aは、図5aに示
す6トランジスタ型SRAMセルのSNM評価回路にお
ける電源電圧VccとSNMとの関係を示し、曲線B
は、図6aに示す4トランジスタ型SRAMセルのSN
M評価回路における電源電圧VccとSNMとの関係を
示す。図7から分かるように、通常SNMは電源電圧V
ccが高くなるほど大きくなる。
変化の例を示す図である。図7の曲線Aは、図5aに示
す6トランジスタ型SRAMセルのSNM評価回路にお
ける電源電圧VccとSNMとの関係を示し、曲線B
は、図6aに示す4トランジスタ型SRAMセルのSN
M評価回路における電源電圧VccとSNMとの関係を
示す。図7から分かるように、通常SNMは電源電圧V
ccが高くなるほど大きくなる。
【0117】また、図7において、SNM_minは許
容できる最小のSNMを示しており、プロセスによって
異なるが、通常0.1〜0.2V程度の値を有してい
る。この最小のSNMにおける4トランジスタ型SRA
Mセルの電源電圧βは、6トランジスタ型SRAMセル
の電源電圧αに比べて大きい。すなわち、4トランジス
タ型SRAMセルは6トランジスタ型SRAMセルに比
べて低電圧動作の限界の電圧が高く、低電圧化に不向き
である。
容できる最小のSNMを示しており、プロセスによって
異なるが、通常0.1〜0.2V程度の値を有してい
る。この最小のSNMにおける4トランジスタ型SRA
Mセルの電源電圧βは、6トランジスタ型SRAMセル
の電源電圧αに比べて大きい。すなわち、4トランジス
タ型SRAMセルは6トランジスタ型SRAMセルに比
べて低電圧動作の限界の電圧が高く、低電圧化に不向き
である。
【0118】ところで、図6aに示す4トランジスタ型
メモリセルのSNM評価回路から分かるように、回路に
印加されている電源電圧Vccは読み出し動作時のビッ
ト線電圧だけである。したがって、この読み出し動作時
だけビット線のプルアップ電圧を高くすることによっ
て、図7における電源電圧Vccを見かけ上高くするこ
とができる。図7の点線の曲線Cは、4トランジスタ型
メモリセルにおいて読み出し時のビット線電圧を高くし
た場合における、電源電圧VccとSNMとの関係を示
している。例えば電源電圧Vccが1.2Vの場合にお
いて、図1および図2に示すビット線電圧制御部4によ
り読み出し時のビット線のプルアップ電圧が1.5Vに
昇圧されると、SNMは電源電圧Vccが1.5Vの場
合のSNMと等しくなり、電源電圧の低電圧化によるS
NMの低下を抑制できる。これにより、従来に比べてよ
り低い電源電圧で4トランジスタ型のメモリセルを動作
させることができる。
メモリセルのSNM評価回路から分かるように、回路に
印加されている電源電圧Vccは読み出し動作時のビッ
ト線電圧だけである。したがって、この読み出し動作時
だけビット線のプルアップ電圧を高くすることによっ
て、図7における電源電圧Vccを見かけ上高くするこ
とができる。図7の点線の曲線Cは、4トランジスタ型
メモリセルにおいて読み出し時のビット線電圧を高くし
た場合における、電源電圧VccとSNMとの関係を示
している。例えば電源電圧Vccが1.2Vの場合にお
いて、図1および図2に示すビット線電圧制御部4によ
り読み出し時のビット線のプルアップ電圧が1.5Vに
昇圧されると、SNMは電源電圧Vccが1.5Vの場
合のSNMと等しくなり、電源電圧の低電圧化によるS
NMの低下を抑制できる。これにより、従来に比べてよ
り低い電源電圧で4トランジスタ型のメモリセルを動作
させることができる。
【0119】以上説明したように、図1に示すSRAM
によれば、マトリクス状に配列された複数のメモリセル
MC11〜メモリセルMCmkが、マトリクスのそれぞれの
行に対応するワード線Wjに当該行内で接続されている
とともに、マトリクスのそれぞれの列に対応するビット
線対(bj,bjB)に当該列内で接続されている。ま
た、これらのメモリセルは、ノードNAおよびノードN
Bと、ノードNAにゲートが接続され、ノードNBと基
準電位との間にドレイン−ソース端子が接続されたn型
MOSトランジスタQnBと、ノードNBにゲートが接
続され、ノードNAと基準電位との間にドレイン−ソー
ス端子が接続されたn型MOSトランジスタQnAと、
ノードNAとビット線bjとの間にドレイン−ソース端
子が接続され、ワード線Wjにゲートが接続されたp型
MOSトランジスタQpAと、ノードNBと反転ビット
線bjBとの間にドレイン−ソース端子が接続され、ワ
ード線Wjにゲートが接続されたp型MOSトランジス
タQpBとを含んだ、4トランジスタ型SRAMセルの
構成を有している。記憶データの保持期間において、各
ビット線対には電源電圧Vccがビット線電圧制御部4
により印加されており、記憶データの読み出し時におい
ては、各ビット線電圧に電源電圧Vccよりも高い昇圧
電圧VccXが印加され、ワード線Wjのうちの1つが
活性化される。これにより、活性化されたワード線に接
続されるメモリセルから記憶データが読み出される。し
たがって、電源の低電圧化にともなう4トランジスタ型
SRAMセルのSNMの低下を抑制でき、従来はSNM
の低下により使用できなかった電源電圧範囲においても
4トランジスタ型メモリセルを使用することができる。
これにより、6トランジスタ型のメモリセルを使用した
場合に比べて回路の集積度を向上でき、メモリセルあた
りの製造コストを低減できる。また、記憶データの読み
出し時にビット線対のプルアップ電圧が昇圧されること
によってSNMが大きくなるため、ノイズに対する耐性
を向上できる。
によれば、マトリクス状に配列された複数のメモリセル
MC11〜メモリセルMCmkが、マトリクスのそれぞれの
行に対応するワード線Wjに当該行内で接続されている
とともに、マトリクスのそれぞれの列に対応するビット
線対(bj,bjB)に当該列内で接続されている。ま
た、これらのメモリセルは、ノードNAおよびノードN
Bと、ノードNAにゲートが接続され、ノードNBと基
準電位との間にドレイン−ソース端子が接続されたn型
MOSトランジスタQnBと、ノードNBにゲートが接
続され、ノードNAと基準電位との間にドレイン−ソー
ス端子が接続されたn型MOSトランジスタQnAと、
ノードNAとビット線bjとの間にドレイン−ソース端
子が接続され、ワード線Wjにゲートが接続されたp型
MOSトランジスタQpAと、ノードNBと反転ビット
線bjBとの間にドレイン−ソース端子が接続され、ワ
ード線Wjにゲートが接続されたp型MOSトランジス
タQpBとを含んだ、4トランジスタ型SRAMセルの
構成を有している。記憶データの保持期間において、各
ビット線対には電源電圧Vccがビット線電圧制御部4
により印加されており、記憶データの読み出し時におい
ては、各ビット線電圧に電源電圧Vccよりも高い昇圧
電圧VccXが印加され、ワード線Wjのうちの1つが
活性化される。これにより、活性化されたワード線に接
続されるメモリセルから記憶データが読み出される。し
たがって、電源の低電圧化にともなう4トランジスタ型
SRAMセルのSNMの低下を抑制でき、従来はSNM
の低下により使用できなかった電源電圧範囲においても
4トランジスタ型メモリセルを使用することができる。
これにより、6トランジスタ型のメモリセルを使用した
場合に比べて回路の集積度を向上でき、メモリセルあた
りの製造コストを低減できる。また、記憶データの読み
出し時にビット線対のプルアップ電圧が昇圧されること
によってSNMが大きくなるため、ノイズに対する耐性
を向上できる。
【0120】さらに、読み出し時におけるビット線対間
の差動信号の振幅が大きくなるので、読み出し時間を高
速化できるとともに、耐ノイズ性を向上できる。
の差動信号の振幅が大きくなるので、読み出し時間を高
速化できるとともに、耐ノイズ性を向上できる。
【0121】<第2の実施形態>次に、本発明の第2の
実施形態について説明する。図8は、本発明の第2の実
施形態に係る連想メモリの一構成例を示す概略的なブロ
ック図である。図8に示す連想メモリは、アドレス制御
部11、CAMセルアレイ12、データ入出力部13、
検索結果レジスタ14、プライオリティエンコーダ1
5、アドレス電源供給部16およびデータ電源供給部1
7を有する。
実施形態について説明する。図8は、本発明の第2の実
施形態に係る連想メモリの一構成例を示す概略的なブロ
ック図である。図8に示す連想メモリは、アドレス制御
部11、CAMセルアレイ12、データ入出力部13、
検索結果レジスタ14、プライオリティエンコーダ1
5、アドレス電源供給部16およびデータ電源供給部1
7を有する。
【0122】アドレス制御部11は、外部から入力され
るアドレスデータEX_ADDまたはプライオリティエ
ンコーダにおいて選択された検索結果のアドレスデータ
M_ADDを入力し、データの書き込み時や読み込み時
にこれらのアドレスデータに対応するCAMセルアレイ
12のワード線を選択して活性化させる。記憶データの
保持期間や、後述する一致検索時には全てのワード線を
非活性化させ、CAMセルに対するビット線からのアク
セスを禁止する。
るアドレスデータEX_ADDまたはプライオリティエ
ンコーダにおいて選択された検索結果のアドレスデータ
M_ADDを入力し、データの書き込み時や読み込み時
にこれらのアドレスデータに対応するCAMセルアレイ
12のワード線を選択して活性化させる。記憶データの
保持期間や、後述する一致検索時には全てのワード線を
非活性化させ、CAMセルに対するビット線からのアク
セスを禁止する。
【0123】CAMセルアレイ12は、後述する図9の
CAMセルがマトリクス状に配列されたメモリセルアレ
イであり、マトリクスの各行に対応する複数のワード線
および複数の不一致検出線と、マトリクスの各列に対応
する複数のビット線対とを含む。マトリクスの同一行の
CAMセルは、共通のワード線および不一致検出線に接
続され、マトリクスの同一列のCAMセルは、共通のビ
ット線対に接続されている。データの書き込み時および
読み込み時には、アドレス制御部11により活性化され
るワード線に接続されたCAMセルがビット線対とアク
セス可能な状態になり、データ入出力部13との間で記
憶データの読み出しまたは書き込みが行われる。データ
の保持期間には、データ電源供給部17から各ビット線
対を介してCAMセルに漏れ電流が流れ込み、これによ
り記憶データの状態が一定に保持される。一致検索時に
は、データ入出力部13からビット線対に出力される検
索データとCAMセルに記憶されたデータとの一致また
は不一致が、それぞれのCAMセルにおいて判定され
る。そして、検索データと記憶データとが不一致の場
合、不一致が判定されたCAMセルにより不一致検出線
が活性化される。これにより、不一致が判定されたCA
Mセルを1つでも含む行の不一致検出線が活性化される
ため、活性化されていない不一致検出線を調べることに
より、検索データと一致する記憶データのアドレスを求
めることができる。
CAMセルがマトリクス状に配列されたメモリセルアレ
イであり、マトリクスの各行に対応する複数のワード線
および複数の不一致検出線と、マトリクスの各列に対応
する複数のビット線対とを含む。マトリクスの同一行の
CAMセルは、共通のワード線および不一致検出線に接
続され、マトリクスの同一列のCAMセルは、共通のビ
ット線対に接続されている。データの書き込み時および
読み込み時には、アドレス制御部11により活性化され
るワード線に接続されたCAMセルがビット線対とアク
セス可能な状態になり、データ入出力部13との間で記
憶データの読み出しまたは書き込みが行われる。データ
の保持期間には、データ電源供給部17から各ビット線
対を介してCAMセルに漏れ電流が流れ込み、これによ
り記憶データの状態が一定に保持される。一致検索時に
は、データ入出力部13からビット線対に出力される検
索データとCAMセルに記憶されたデータとの一致また
は不一致が、それぞれのCAMセルにおいて判定され
る。そして、検索データと記憶データとが不一致の場
合、不一致が判定されたCAMセルにより不一致検出線
が活性化される。これにより、不一致が判定されたCA
Mセルを1つでも含む行の不一致検出線が活性化される
ため、活性化されていない不一致検出線を調べることに
より、検索データと一致する記憶データのアドレスを求
めることができる。
【0124】データ入出力部13は、ビット線対を介し
てCAMセルアレイ12の各CAMセルにアクセスし、
データの書き込みまたは読み出しを行う。図示しない制
御部からの指示に応じて、データの入出力方向を切り換
えるための切り換え回路を含んでいる。データの読み出
し時において、各ビット線対のデータを読み出し用の増
幅回路により増幅し、この増幅した読み出しデータをデ
ータラインへ出力する。また、データの書き込み時およ
び一致検索時において、データラインから入力したデー
タを書き込み用の増幅回路により増幅し、この増幅した
書き込みデータまたは検索データを各ビット線対に出力
する。
てCAMセルアレイ12の各CAMセルにアクセスし、
データの書き込みまたは読み出しを行う。図示しない制
御部からの指示に応じて、データの入出力方向を切り換
えるための切り換え回路を含んでいる。データの読み出
し時において、各ビット線対のデータを読み出し用の増
幅回路により増幅し、この増幅した読み出しデータをデ
ータラインへ出力する。また、データの書き込み時およ
び一致検索時において、データラインから入力したデー
タを書き込み用の増幅回路により増幅し、この増幅した
書き込みデータまたは検索データを各ビット線対に出力
する。
【0125】検索結果レジスタ14は、一致検索時に不
一致検出線から出力される検索結果のデータを一時的に
保持するレジスタである。プライオリティエンコーダ1
5は、あらかじめ設定された優先順位に基づいて、検索
結果レジスタ14に保持された検索結果における複数の
一致行から1つの行を選択する。また、選択した行をア
ドレスデータに変換し、検索結果アドレスM_ADDと
してアドレスラインに出力する。
一致検出線から出力される検索結果のデータを一時的に
保持するレジスタである。プライオリティエンコーダ1
5は、あらかじめ設定された優先順位に基づいて、検索
結果レジスタ14に保持された検索結果における複数の
一致行から1つの行を選択する。また、選択した行をア
ドレスデータに変換し、検索結果アドレスM_ADDと
してアドレスラインに出力する。
【0126】アドレス電源供給部16は、各ワード線お
よび不一致検出線に電源電圧を供給する。例えば各ワー
ド線および不一致検出線をトランジスタの入出力端子を
介して電源電圧にプルアップする回路により構成され
る。データ電源供給部17は、各ビット線対に電源電圧
を供給する。例えば、各ビット線対をトランジスタの入
出力端子を介して電源電圧にプルアップする回路により
構成される。
よび不一致検出線に電源電圧を供給する。例えば各ワー
ド線および不一致検出線をトランジスタの入出力端子を
介して電源電圧にプルアップする回路により構成され
る。データ電源供給部17は、各ビット線対に電源電圧
を供給する。例えば、各ビット線対をトランジスタの入
出力端子を介して電源電圧にプルアップする回路により
構成される。
【0127】上述した構成を有する図8の連想メモリに
よれば、データの読み出し時において、外部から供給さ
れるアドレスデータEX_ADDあるいは検索結果のア
ドレスデータM_ADDに応じた1つのワード線が、ア
ドレス制御部11により活性化される。活性化されたワ
ード線に接続されるCAMセルはビット線対とアクセス
可能状態となり、これらのCAMセルに記憶されるデー
タがビット線対に出力される。ビット線に出力された記
憶データは、データ入出力部13において増幅され、デ
ータラインに出力される。
よれば、データの読み出し時において、外部から供給さ
れるアドレスデータEX_ADDあるいは検索結果のア
ドレスデータM_ADDに応じた1つのワード線が、ア
ドレス制御部11により活性化される。活性化されたワ
ード線に接続されるCAMセルはビット線対とアクセス
可能状態となり、これらのCAMセルに記憶されるデー
タがビット線対に出力される。ビット線に出力された記
憶データは、データ入出力部13において増幅され、デ
ータラインに出力される。
【0128】データの書き込み時には、読み出し時と同
様に、外部から供給されるアドレスデータEX_ADD
あるいは検索結果のアドレスデータM_ADDに応じた
1つのワード線がアドレス制御部11により活性化さ
れ、このワード線に接続されるCAMセルがビット線対
とアクセス可能となる。この状態で、データ入出力部1
3で増幅された書き込みデータがビット線対に出力さ
れ、アクセス可能なCAMセルの記憶データがビット線
対のデータに書き換えられる。
様に、外部から供給されるアドレスデータEX_ADD
あるいは検索結果のアドレスデータM_ADDに応じた
1つのワード線がアドレス制御部11により活性化さ
れ、このワード線に接続されるCAMセルがビット線対
とアクセス可能となる。この状態で、データ入出力部1
3で増幅された書き込みデータがビット線対に出力さ
れ、アクセス可能なCAMセルの記憶データがビット線
対のデータに書き換えられる。
【0129】一致検索時には、全てのワード線が非活性
化された状態で、データ入出力部13からビット線対に
検索データが出力される。この検索データは、それぞれ
のCAMセルにおいて、記憶データとの一致または不一
致が判定される。不一致が判定された場合、そのCAM
セルに接続された不一致検出線が活性化されるので、共
通の不一致検出線に接続されるCAMセルの中に1つで
も不一致を判定するCAMセルが含まれると、そのCA
Mセルによって不一致検出線は活性化される。全てのC
AMセルが一致する場合にのみ、不一致検出千は不活性
状態に保持される。こうした不一致検出線の状態(活性
または不活性)は、検索結果レジスタ14にそれぞれ保
持され、プライオリティエンコーダ15によって、記憶
データと検索データとの一致が判定された行が抽出され
る。さらに、抽出された一致行の中から、所定の優先順
位に基づいて選択された一致行のアドレスデータが、検
索結果アドレスM_ADDとして出力される。
化された状態で、データ入出力部13からビット線対に
検索データが出力される。この検索データは、それぞれ
のCAMセルにおいて、記憶データとの一致または不一
致が判定される。不一致が判定された場合、そのCAM
セルに接続された不一致検出線が活性化されるので、共
通の不一致検出線に接続されるCAMセルの中に1つで
も不一致を判定するCAMセルが含まれると、そのCA
Mセルによって不一致検出線は活性化される。全てのC
AMセルが一致する場合にのみ、不一致検出千は不活性
状態に保持される。こうした不一致検出線の状態(活性
または不活性)は、検索結果レジスタ14にそれぞれ保
持され、プライオリティエンコーダ15によって、記憶
データと検索データとの一致が判定された行が抽出され
る。さらに、抽出された一致行の中から、所定の優先順
位に基づいて選択された一致行のアドレスデータが、検
索結果アドレスM_ADDとして出力される。
【0130】次に、上述したCAMセルアレイ12を構
成するCAMセルについて、図9を参照して説明する。
図9は、本発明の第2の実施形態に係る2値CAMセル
の構成例を示す回路図である。図9において、符号Qp
103および符号Qp104はp型MOSトランジスタ
を、符号Qn101,符号Qn102および符号Qn1
05〜符号Qn107はn型MOSトランジスタを、符
号WLはワード線を、符号BLおよび符号/BLはビッ
ト線対を、符号MLは不一致検出線をそれぞれ示してい
る。
成するCAMセルについて、図9を参照して説明する。
図9は、本発明の第2の実施形態に係る2値CAMセル
の構成例を示す回路図である。図9において、符号Qp
103および符号Qp104はp型MOSトランジスタ
を、符号Qn101,符号Qn102および符号Qn1
05〜符号Qn107はn型MOSトランジスタを、符
号WLはワード線を、符号BLおよび符号/BLはビッ
ト線対を、符号MLは不一致検出線をそれぞれ示してい
る。
【0131】n型MOSトランジスタQn102は、記
憶ノードN101と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN102に接続さ
れている。n型MOSトランジスタQn101は、記憶
ノードN102と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN101に接続され
ている。
憶ノードN101と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN102に接続さ
れている。n型MOSトランジスタQn101は、記憶
ノードN102と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN101に接続され
ている。
【0132】p型MOSトランジスタQp103は、ビ
ット線BLと記憶ノードN101との間にソース−ドレ
イン端子が接続されており、ゲートがワード線WLに接
続されている。p型MOSトランジスタQp104は、
ビット線/BLと記憶ノードN102との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
ット線BLと記憶ノードN101との間にソース−ドレ
イン端子が接続されており、ゲートがワード線WLに接
続されている。p型MOSトランジスタQp104は、
ビット線/BLと記憶ノードN102との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
【0133】n型MOSトランジスタQn105および
n型MOSトランジスタQn106は、ノードN103
を接続中点として、ビット線BLとビット線/BLとの
間にソース−ドレイン端子が直列に接続されている。ま
た、n型MOSトランジスタQn105のゲートは記憶
ノードN102に接続され、n型MOSトランジスタQ
n106のゲートは記憶ノードN101に接続されてい
る。n型MOSトランジスタQn107は、ゲートがノ
ードN103に接続され、不一致検出線MLと基準電位
との間にソース−ドレイン端子が接続されている。
n型MOSトランジスタQn106は、ノードN103
を接続中点として、ビット線BLとビット線/BLとの
間にソース−ドレイン端子が直列に接続されている。ま
た、n型MOSトランジスタQn105のゲートは記憶
ノードN102に接続され、n型MOSトランジスタQ
n106のゲートは記憶ノードN101に接続されてい
る。n型MOSトランジスタQn107は、ゲートがノ
ードN103に接続され、不一致検出線MLと基準電位
との間にソース−ドレイン端子が接続されている。
【0134】上述した構成を有する、図9の2値CAM
セルの動作について説明する。記憶ノードN102を入
力、記憶ノードN101を出力とするn型MOSトラン
ジスタQn102によるインバータと、記憶ノードN1
01を入力、記憶ノードN102を出力とするn型MO
SトランジスタQn101によるインバータとが入出力
をリング状に接続された回路によって、1ビットのデー
タの記憶が可能な記憶回路が構成される。例えば、記憶
ノードN101がハイレベルで記憶ノードN102がロ
ーレベルとなる状態を論理値‘1’、記憶ノードN10
1がローレベルで記憶ノードN102がハイレベルとな
る状態を論理値‘0’として記憶する記憶回路が構成さ
れる。
セルの動作について説明する。記憶ノードN102を入
力、記憶ノードN101を出力とするn型MOSトラン
ジスタQn102によるインバータと、記憶ノードN1
01を入力、記憶ノードN102を出力とするn型MO
SトランジスタQn101によるインバータとが入出力
をリング状に接続された回路によって、1ビットのデー
タの記憶が可能な記憶回路が構成される。例えば、記憶
ノードN101がハイレベルで記憶ノードN102がロ
ーレベルとなる状態を論理値‘1’、記憶ノードN10
1がローレベルで記憶ノードN102がハイレベルとな
る状態を論理値‘0’として記憶する記憶回路が構成さ
れる。
【0135】p型MOSトランジスタQp103および
p型MOSトランジスタQp104は、ビット線BLお
よびビット線/BLから各記憶ノードへのアクセスを制
御するトランジスタである。記憶データを保持させる期
間において、ワード線WLはアドレス電源供給部16に
よりハイレベルにプルアップされ、これらのトランジス
タはオフ状態となる。これにより、各記憶ノードとビッ
ト線対とは分離状態となる。ただし、p型MOSトラン
ジスタQp103およびp型MOSトランジスタQp1
04の漏れ電流は、n型MOSトランジスタQn102
およびn型MOSトランジスタQn101より例えば1
00倍程度大きくなるように設定されており、n型MO
SトランジスタQn102およびn型MOSトランジス
タQn101のゲートにはこの漏れ電流が供給される。
これにより記憶データは一定に保持される。すなわち、
p型MOSトランジスタQp103およびp型MOSト
ランジスタQp104は、記憶素子の記憶状態を保持す
る負荷トランジスタとしての役割も果している。
p型MOSトランジスタQp104は、ビット線BLお
よびビット線/BLから各記憶ノードへのアクセスを制
御するトランジスタである。記憶データを保持させる期
間において、ワード線WLはアドレス電源供給部16に
よりハイレベルにプルアップされ、これらのトランジス
タはオフ状態となる。これにより、各記憶ノードとビッ
ト線対とは分離状態となる。ただし、p型MOSトラン
ジスタQp103およびp型MOSトランジスタQp1
04の漏れ電流は、n型MOSトランジスタQn102
およびn型MOSトランジスタQn101より例えば1
00倍程度大きくなるように設定されており、n型MO
SトランジスタQn102およびn型MOSトランジス
タQn101のゲートにはこの漏れ電流が供給される。
これにより記憶データは一定に保持される。すなわち、
p型MOSトランジスタQp103およびp型MOSト
ランジスタQp104は、記憶素子の記憶状態を保持す
る負荷トランジスタとしての役割も果している。
【0136】CAMセルの記憶データが読み出される場
合、ビット線BLおよびビット線/BLはデータ電源供
給部17によってあらかじめ電源電圧Vccにプルアッ
プされており、この状態でアドレス制御部11に選択さ
れたワード線WLが基準電位にプルダウンされる。これ
により、p型MOSトランジスタQp103およびp型
MOSトランジスタQp104がオン状態となり、CA
Mセルの記憶データに応じてビット線BLおよびビット
線/BLの電圧が変動する。例えば記憶ノードN101
がハイレベルで記憶ノードN102がローレベルの場
合、ビット線BLと記憶ノードN101はほぼ等しい電
圧であり、またn型MOSトランジスタQn102がオ
フ状態なので、p型MOSトランジスタQp103に電
流は流れずビット線BLの電位は電源電圧Vccのまま
変化しない。一方、ビット線/BLは記憶ノードN10
2に比べて電圧が高く、またn型MOSトランジスタQ
n101がオン状態なので、ビット線/BLから記憶ノ
ードN102へ電流が流れてビット線/BLの電位は低
下する。このビット線BLとビット線/BLとの電位差
(または電流差)がデータ入出力部13の読み出し用差
動増幅回路によって増幅され、論理値‘1’または論理
値‘0’のデータとしてデータラインに出力される。
合、ビット線BLおよびビット線/BLはデータ電源供
給部17によってあらかじめ電源電圧Vccにプルアッ
プされており、この状態でアドレス制御部11に選択さ
れたワード線WLが基準電位にプルダウンされる。これ
により、p型MOSトランジスタQp103およびp型
MOSトランジスタQp104がオン状態となり、CA
Mセルの記憶データに応じてビット線BLおよびビット
線/BLの電圧が変動する。例えば記憶ノードN101
がハイレベルで記憶ノードN102がローレベルの場
合、ビット線BLと記憶ノードN101はほぼ等しい電
圧であり、またn型MOSトランジスタQn102がオ
フ状態なので、p型MOSトランジスタQp103に電
流は流れずビット線BLの電位は電源電圧Vccのまま
変化しない。一方、ビット線/BLは記憶ノードN10
2に比べて電圧が高く、またn型MOSトランジスタQ
n101がオン状態なので、ビット線/BLから記憶ノ
ードN102へ電流が流れてビット線/BLの電位は低
下する。このビット線BLとビット線/BLとの電位差
(または電流差)がデータ入出力部13の読み出し用差
動増幅回路によって増幅され、論理値‘1’または論理
値‘0’のデータとしてデータラインに出力される。
【0137】CAMセルに記憶データが書き込まれる場
合には、データ入出力部13に入力される書き込みデー
タに応じて、ビット線BLおよびビット線/BLの何れ
か一方が基準電位にプルダウンされ、他方が電源電圧V
ccにプルアップされる。この状態で、アドレス制御部
11により選択されたワード線WLがローレベルに設定
されることにより、p型MOSトランジスタQp103
およびp型MOSトランジスタQp104がオン状態と
なり、記憶ノードN101および記憶ノードN102の
レベルが書き込みデータに応じたレベルに設定される。
合には、データ入出力部13に入力される書き込みデー
タに応じて、ビット線BLおよびビット線/BLの何れ
か一方が基準電位にプルダウンされ、他方が電源電圧V
ccにプルアップされる。この状態で、アドレス制御部
11により選択されたワード線WLがローレベルに設定
されることにより、p型MOSトランジスタQp103
およびp型MOSトランジスタQp104がオン状態と
なり、記憶ノードN101および記憶ノードN102の
レベルが書き込みデータに応じたレベルに設定される。
【0138】CAMセルの記憶データと検索データとの
一致検索が行われる場合には、ワード線WLがアドレス
電源供給部16により電源電圧Vccにプルアップされ
た非活性状態において、データ入出力部13に入力され
る検索データの値に応じて、ビット線BLまたはビット
線/BLの何れか一方が基準電位にプルダウンされ、他
方が電源電圧Vccにプルアップされる。またことの
き、不一致検出線MLもアドレス電源供給部16によっ
て電源電圧Vccにプルアップされる。
一致検索が行われる場合には、ワード線WLがアドレス
電源供給部16により電源電圧Vccにプルアップされ
た非活性状態において、データ入出力部13に入力され
る検索データの値に応じて、ビット線BLまたはビット
線/BLの何れか一方が基準電位にプルダウンされ、他
方が電源電圧Vccにプルアップされる。またことの
き、不一致検出線MLもアドレス電源供給部16によっ
て電源電圧Vccにプルアップされる。
【0139】ここで、検索データと記憶データを具体的
に示しながら、この2値CAMセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘1’の場合にビット線BLがハイレベル、ビット線/
BLがローレベルにそれぞれ設定され、検索データが論
理値‘0’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、CAMセルの記憶データが
論理値‘1’の場合に記憶ノードN101がハイレベ
ル、記憶ノードN102がローレベルになり、記憶デー
タが論理値‘0’の場合にはその逆のレベルが各ノード
に保持されるものとする。
に示しながら、この2値CAMセルの一致検索動作につ
いて説明する。以下の説明では、検索データが論理値
‘1’の場合にビット線BLがハイレベル、ビット線/
BLがローレベルにそれぞれ設定され、検索データが論
理値‘0’の場合にはその逆のレベルが各ビット線に設
定されるものとする。また、CAMセルの記憶データが
論理値‘1’の場合に記憶ノードN101がハイレベ
ル、記憶ノードN102がローレベルになり、記憶デー
タが論理値‘0’の場合にはその逆のレベルが各ノード
に保持されるものとする。
【0140】例えばビット線から入力される検索データ
が論理値‘1’で、記憶データが論理値‘0’の場合、
記憶ノードN101がローレベルとなるためn型MOS
トランジスタQn106がオフ状態となり、記憶ノード
N102がハイレベルになるためn型MOSトランジス
タQn105がオン状態となる。したがって、ノードN
103にはビット線BLからn型MOSトランジスタQ
n105を介して正電荷が供給されてハイレベルに充電
されるため、n型MOSトランジスタQn107はオン
状態となり、不一致検出線MLはローレベルになる。検
索データが論理値‘0’、記憶データが論理値‘1’の
場合には、n型MOSトランジスタQn105がオフ状
態、n型MOSトランジスタQn106がオン状態とな
って、不一致検出線MLは同様にローレベルとなる。
が論理値‘1’で、記憶データが論理値‘0’の場合、
記憶ノードN101がローレベルとなるためn型MOS
トランジスタQn106がオフ状態となり、記憶ノード
N102がハイレベルになるためn型MOSトランジス
タQn105がオン状態となる。したがって、ノードN
103にはビット線BLからn型MOSトランジスタQ
n105を介して正電荷が供給されてハイレベルに充電
されるため、n型MOSトランジスタQn107はオン
状態となり、不一致検出線MLはローレベルになる。検
索データが論理値‘0’、記憶データが論理値‘1’の
場合には、n型MOSトランジスタQn105がオフ状
態、n型MOSトランジスタQn106がオン状態とな
って、不一致検出線MLは同様にローレベルとなる。
【0141】検索データおよび記憶データがともに論理
値‘1’の場合には、記憶ノードN102がローレベル
となるためn型MOSトランジスタQn105がオフ状
態になり、記憶ノードN101がハイレベルとなるため
n型MOSトランジスタQn106がオン状態になる。
このときビット線/BLはローレベルであるためノード
N103はローレベルとなり、n型MOSトランジスタ
Qn107はオフ状態となって、不一致検出線MLはハ
イレベルとなる。検索データおよび記憶データがともに
論理値‘0’の場合には、n型MOSトランジスタQn
105がオン状態、n型MOSトランジスタQn106
がオフ状態になる。このときビット線BLがローレベル
であるためノードN103はローレベルとなり、不一致
検出線MLは同様にハイレベルとなる。
値‘1’の場合には、記憶ノードN102がローレベル
となるためn型MOSトランジスタQn105がオフ状
態になり、記憶ノードN101がハイレベルとなるため
n型MOSトランジスタQn106がオン状態になる。
このときビット線/BLはローレベルであるためノード
N103はローレベルとなり、n型MOSトランジスタ
Qn107はオフ状態となって、不一致検出線MLはハ
イレベルとなる。検索データおよび記憶データがともに
論理値‘0’の場合には、n型MOSトランジスタQn
105がオン状態、n型MOSトランジスタQn106
がオフ状態になる。このときビット線BLがローレベル
であるためノードN103はローレベルとなり、不一致
検出線MLは同様にハイレベルとなる。
【0142】このように、記憶データと検索データとが
不一致の場合に不一致検出線MLは活性化されてローレ
ベルとなり、一致している場合にはハイレベルとなる。
また、共通の不一致検出線MLと、これに並列接続され
た複数のCAMセルのn型MOSトランジスタQn10
7とによって一種のNOR回路が形成されており、この
複数のCAMセルに1つでも記憶データと検索データと
が不一致になるCAMセルがあると、共通の不一致検出
線MLは活性化されてローレベルになる。したがって、
CAMセルアレイの全ての不一致検出線MLの中からハ
イレベルの不一致検出線MLを検索するだけで、全ての
記憶データの中から検索データと一致する記憶データの
アドレスを検索できる。
不一致の場合に不一致検出線MLは活性化されてローレ
ベルとなり、一致している場合にはハイレベルとなる。
また、共通の不一致検出線MLと、これに並列接続され
た複数のCAMセルのn型MOSトランジスタQn10
7とによって一種のNOR回路が形成されており、この
複数のCAMセルに1つでも記憶データと検索データと
が不一致になるCAMセルがあると、共通の不一致検出
線MLは活性化されてローレベルになる。したがって、
CAMセルアレイの全ての不一致検出線MLの中からハ
イレベルの不一致検出線MLを検索するだけで、全ての
記憶データの中から検索データと一致する記憶データの
アドレスを検索できる。
【0143】以上説明したように、図9に示す2値CA
Mセルによれば、図25および図26に示す従来の2値
CAMと同等の動作が可能でありり、さらに、図25お
よび図26の2値CAMセルと比較して、使用するトラ
ンジスタの数を9個から7個に削減できる。すなわち、
約4分の1のセル面積を削減でき、回路の集積度を向上
させることができる。
Mセルによれば、図25および図26に示す従来の2値
CAMと同等の動作が可能でありり、さらに、図25お
よび図26の2値CAMセルと比較して、使用するトラ
ンジスタの数を9個から7個に削減できる。すなわち、
約4分の1のセル面積を削減でき、回路の集積度を向上
させることができる。
【0144】また、図9に示す2値CAMセルは、記憶
ノードを電源電圧Vccへプルアップする負荷トランジ
スタ(図25におけるp型MOSトランジスタQp1お
よびp型MOSトランジスタQp3、図26におけるp
型MOSトランジスタQp10およびp型MOSトラン
ジスタQp12)が省略されているため、データの書き
込み速度が高速化し、データの読み出し速度が低速化す
る。通常の連想メモリの使用方法ではデータの書き込み
と一致検索が多く行なわれ、データの読み込みはほとん
ど行なわれないので、書き込み速度が高速化することに
より全体的な動作速度を高速化させることができる。
ノードを電源電圧Vccへプルアップする負荷トランジ
スタ(図25におけるp型MOSトランジスタQp1お
よびp型MOSトランジスタQp3、図26におけるp
型MOSトランジスタQp10およびp型MOSトラン
ジスタQp12)が省略されているため、データの書き
込み速度が高速化し、データの読み出し速度が低速化す
る。通常の連想メモリの使用方法ではデータの書き込み
と一致検索が多く行なわれ、データの読み込みはほとん
ど行なわれないので、書き込み速度が高速化することに
より全体的な動作速度を高速化させることができる。
【0145】ただし、図9に示す2値CAMセルは、図
24に示す4トランジスタ型のSRAMセルと同等の構
成を有する記憶回路(n型MOSトランジスタQn10
1、n型MOSトランジスタQn102、p型MOSト
ランジスタQp103およびp型MOSトランジスタQ
p104)を有しているため、第1の実施形態において
説明したように、特に低い電源電圧において、読み出し
時のSNMが減少する問題がある。
24に示す4トランジスタ型のSRAMセルと同等の構
成を有する記憶回路(n型MOSトランジスタQn10
1、n型MOSトランジスタQn102、p型MOSト
ランジスタQp103およびp型MOSトランジスタQ
p104)を有しているため、第1の実施形態において
説明したように、特に低い電源電圧において、読み出し
時のSNMが減少する問題がある。
【0146】そこで、データの読み出し期間において、
ビット線BLおよびビット線/BLのプルアップ電圧が
通常の電源電圧Vccより高い電圧となるような制御
を、データ電源供給部17に行わせても良い。
ビット線BLおよびビット線/BLのプルアップ電圧が
通常の電源電圧Vccより高い電圧となるような制御
を、データ電源供給部17に行わせても良い。
【0147】図10は、そのようなデータ電源供給部1
7の構成例を示す回路図である。図10の例において、
データ電源供給部17は、p型MOSトランジスタQp
171〜p型MOSトランジスタQp174、およびタ
イミング制御部171を含んでいる。その他、図10と
図9の同一符号は同一の構成要素を示している。なお、
図10の例では、1対のビット線対に対応するデータ電
源供給部17の回路例を示しており、特に図示していな
いが、他のビット線対についても同様な回路がそれぞれ
設けられる。
7の構成例を示す回路図である。図10の例において、
データ電源供給部17は、p型MOSトランジスタQp
171〜p型MOSトランジスタQp174、およびタ
イミング制御部171を含んでいる。その他、図10と
図9の同一符号は同一の構成要素を示している。なお、
図10の例では、1対のビット線対に対応するデータ電
源供給部17の回路例を示しており、特に図示していな
いが、他のビット線対についても同様な回路がそれぞれ
設けられる。
【0148】図10に示すように、各ビット線対は、p
型MOSトランジスタQp171およびp型MOSトラ
ンジスタQp172を介して昇圧電圧VccXに接続さ
れており、p型MOSトランジスタQp171およびp
型MOSトランジスタQp172のゲートにはタイミン
グ制御部171のゲート信号READ1が入力されてい
る。
型MOSトランジスタQp171およびp型MOSトラ
ンジスタQp172を介して昇圧電圧VccXに接続さ
れており、p型MOSトランジスタQp171およびp
型MOSトランジスタQp172のゲートにはタイミン
グ制御部171のゲート信号READ1が入力されてい
る。
【0149】また、各ビット線対は、p型MOSトラン
ジスタQp173およびp型MOSトランジスタQp1
74を介して電源電圧Vccに接続されており、p型M
OSトランジスタQp173およびp型MOSトランジ
スタQp174のゲートには、タイミング制御部171
のゲート信号READ2が入力されている。
ジスタQp173およびp型MOSトランジスタQp1
74を介して電源電圧Vccに接続されており、p型M
OSトランジスタQp173およびp型MOSトランジ
スタQp174のゲートには、タイミング制御部171
のゲート信号READ2が入力されている。
【0150】タイミング制御部171は、データの読み
出し時にアクティブとなる制御信号READを受けて、
データの読み出し期間にゲート信号READ1をローレ
ベルに設定するとともに、ゲート信号READ2をハイ
レベルに設定する。これにより、p型MOSトランジス
タQp171およびp型MOSトランジスタQp172
がオン状態、p型MOSトランジスタQp173および
p型MOSトランジスタQp174がオフ状態となっ
て、各ビット線対は昇圧電圧VccXに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号READ1をハイレベル(昇圧電圧V
ccX)に設定するとともに、ゲート信号READ2を
ローレベルに設定する。これにより、p型MOSトラン
ジスタQp171およびp型MOSトランジスタQp1
72がオフ状態、p型MOSトランジスタQp173お
よびp型MOSトランジスタQp174がオン状態とな
って、各ビット線対は電源電圧Vccに接続される。
出し時にアクティブとなる制御信号READを受けて、
データの読み出し期間にゲート信号READ1をローレ
ベルに設定するとともに、ゲート信号READ2をハイ
レベルに設定する。これにより、p型MOSトランジス
タQp171およびp型MOSトランジスタQp172
がオン状態、p型MOSトランジスタQp173および
p型MOSトランジスタQp174がオフ状態となっ
て、各ビット線対は昇圧電圧VccXに接続される。ま
た、データの読み出し期間以外のデータ保持期間におい
ては、ゲート信号READ1をハイレベル(昇圧電圧V
ccX)に設定するとともに、ゲート信号READ2を
ローレベルに設定する。これにより、p型MOSトラン
ジスタQp171およびp型MOSトランジスタQp1
72がオフ状態、p型MOSトランジスタQp173お
よびp型MOSトランジスタQp174がオン状態とな
って、各ビット線対は電源電圧Vccに接続される。
【0151】このように、データの読み出し期間におい
て、ビット線BLおよびビット線/BLのプルアップ電
圧が、データ保持期間の電圧(電源電圧Vcc)より高
い昇圧電圧VccXに設定されることにより、データ読
み出し時におけるCAMセルの電源電圧が見かけ上高く
なり、SNMが増大する。これにより、CAMの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
て、ビット線BLおよびビット線/BLのプルアップ電
圧が、データ保持期間の電圧(電源電圧Vcc)より高
い昇圧電圧VccXに設定されることにより、データ読
み出し時におけるCAMセルの電源電圧が見かけ上高く
なり、SNMが増大する。これにより、CAMの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
【0152】また、ゲート信号READ1およびゲート
信号READ2のタイミングは、例えば図3bや図4b
に示すように設定される。図3bのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、p
型MOSトランジスタQp171およびp型MOSトラ
ンジスタQp172と、p型MOSトランジスタQp1
73およびp型MOSトランジスタQp174がともに
オン状態となるので、各メモリセルに対する電荷の供給
が確実に行われ、メモリセルの記憶状態を確実に保持さ
せることができる。また、図4bのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、p
型MOSトランジスタQp171およびp型MOSトラ
ンジスタQp172と、p型MOSトランジスタQp1
73およびp型MOSトランジスタQp174がともに
オフ状態となるので、電源Vccと昇圧電源VccXと
が導通状態とならず、図3bのタイミングに比べて消費
電力を低減させることができる。
信号READ2のタイミングは、例えば図3bや図4b
に示すように設定される。図3bのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、p
型MOSトランジスタQp171およびp型MOSトラ
ンジスタQp172と、p型MOSトランジスタQp1
73およびp型MOSトランジスタQp174がともに
オン状態となるので、各メモリセルに対する電荷の供給
が確実に行われ、メモリセルの記憶状態を確実に保持さ
せることができる。また、図4bのタイミングでは、デ
ータの読み出し開始時と終了時の一定期間において、p
型MOSトランジスタQp171およびp型MOSトラ
ンジスタQp172と、p型MOSトランジスタQp1
73およびp型MOSトランジスタQp174がともに
オフ状態となるので、電源Vccと昇圧電源VccXと
が導通状態とならず、図3bのタイミングに比べて消費
電力を低減させることができる。
【0153】<第3の実施形態>次に、本発明の第3の
実施形態について説明する。上述した第2の実施形態と
第3の実施形態との相違点は、CAMセルにおいて不一
致検出線MLに一致検索結果を出力する論理回路部分の
構成が異なる点にある。なお、連想メモリの全体構成に
ついては図8と同様であるので、これらの説明について
は割愛し、以下、2値CAMセルについて図11を参照
しながら説明する。
実施形態について説明する。上述した第2の実施形態と
第3の実施形態との相違点は、CAMセルにおいて不一
致検出線MLに一致検索結果を出力する論理回路部分の
構成が異なる点にある。なお、連想メモリの全体構成に
ついては図8と同様であるので、これらの説明について
は割愛し、以下、2値CAMセルについて図11を参照
しながら説明する。
【0154】図11は、本発明の第3の実施形態に係る
2値CAMセルの構成例を示す回路図である。図11に
おいて、符号Qp203および符号Qp204はp型M
OSトランジスタを、符号Qn201、符号Qn202
および符号Qn205〜符号Qn207はn型MOSト
ランジスタを、符号WLはワード線を、符号BLおよび
符号/BLはビット線対を、符号MLは不一致検出線を
それぞれ示している。
2値CAMセルの構成例を示す回路図である。図11に
おいて、符号Qp203および符号Qp204はp型M
OSトランジスタを、符号Qn201、符号Qn202
および符号Qn205〜符号Qn207はn型MOSト
ランジスタを、符号WLはワード線を、符号BLおよび
符号/BLはビット線対を、符号MLは不一致検出線を
それぞれ示している。
【0155】n型MOSトランジスタQn202は、記
憶ノードN201と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN202に接続さ
れている。n型MOSトランジスタQn201は、記憶
ノードN202と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN201に接続され
ている。
憶ノードN201と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN202に接続さ
れている。n型MOSトランジスタQn201は、記憶
ノードN202と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN201に接続され
ている。
【0156】p型MOSトランジスタQp203は、ビ
ット線BLと記憶ノードN201との間にソース−ドレ
イン端子が接続されており、ゲートがワード線WLに接
続されている。p型MOSトランジスタQp204は、
ビット線/BLと記憶ノードN202との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
ット線BLと記憶ノードN201との間にソース−ドレ
イン端子が接続されており、ゲートがワード線WLに接
続されている。p型MOSトランジスタQp204は、
ビット線/BLと記憶ノードN202との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
【0157】n型MOSトランジスタQn205および
n型MOSトランジスタQn206は、ノードN203
を接続中点として、ビット線BLとビット線/BLとの
間にソース−ドレイン端子が直列に接続されている。ま
た、n型MOSトランジスタQn205のゲートは記憶
ノードN201に接続され、n型MOSトランジスタQ
n206のゲートは記憶ノードN202に接続されてい
る。n型MOSトランジスタQn207は、ゲートがノ
ードN203に接続され、ソース−ドレイン端子が不一
致検出線ML上に直列に挿入されている。
n型MOSトランジスタQn206は、ノードN203
を接続中点として、ビット線BLとビット線/BLとの
間にソース−ドレイン端子が直列に接続されている。ま
た、n型MOSトランジスタQn205のゲートは記憶
ノードN201に接続され、n型MOSトランジスタQ
n206のゲートは記憶ノードN202に接続されてい
る。n型MOSトランジスタQn207は、ゲートがノ
ードN203に接続され、ソース−ドレイン端子が不一
致検出線ML上に直列に挿入されている。
【0158】上述した構成を有する、図11の2値CA
Mセルの動作について説明する。図9に示したCAMセ
ルと同様に、n型MOSトランジスタQn202による
インバータとn型MOSトランジスタQn201による
インバータとがリング状に入出力を接続された回路によ
って、1ビットのデータの記憶が可能な記憶回路が構成
される。例えば、記憶ノードN201がハイレベルで記
憶ノードN202がローレベルの状態を論理値‘1’、
記憶ノードN201がローレベルで記憶ノードN202
がハイレベルの状態を論理値‘0’として記憶する記憶
回路が構成される。また、p型MOSトランジスタQp
203およびp型MOSトランジスタQp204は、ビ
ット線BLおよびビット線/BLから各記憶ノードへの
アクセスを制御する。この記憶回路に対する記憶データ
の読み出し動作および書き込み動作は、上述した図9の
2値CAMセルと同様であるので、これらの動作説明は
省略する。以下、一致検索動作について説明する。
Mセルの動作について説明する。図9に示したCAMセ
ルと同様に、n型MOSトランジスタQn202による
インバータとn型MOSトランジスタQn201による
インバータとがリング状に入出力を接続された回路によ
って、1ビットのデータの記憶が可能な記憶回路が構成
される。例えば、記憶ノードN201がハイレベルで記
憶ノードN202がローレベルの状態を論理値‘1’、
記憶ノードN201がローレベルで記憶ノードN202
がハイレベルの状態を論理値‘0’として記憶する記憶
回路が構成される。また、p型MOSトランジスタQp
203およびp型MOSトランジスタQp204は、ビ
ット線BLおよびビット線/BLから各記憶ノードへの
アクセスを制御する。この記憶回路に対する記憶データ
の読み出し動作および書き込み動作は、上述した図9の
2値CAMセルと同様であるので、これらの動作説明は
省略する。以下、一致検索動作について説明する。
【0159】CAMセルの記憶データと検索データとの
一致検索が行われる場合、ワード線WLがアドレス電源
供給部16により電源電圧Vccにプルアップされた状
態において、データ入出力部13に入力される検索デー
タの値に応じて、ビット線BLまたはビット線/BLの
何れか一方が基準電位にプルダウンされ、他方が電源電
圧Vccにプルアップされる。またこのとき、不一致検
出線MLにはアドレス電源供給部16によって電流が供
給されている。例えば、不一致検出線MLの一方の端が
電源電圧Vccにプルアップされ、他方の端が定電流回
路や抵抗等の負荷により基準電位に接続されることによ
り、不一致検出線MLに電流が供給される。
一致検索が行われる場合、ワード線WLがアドレス電源
供給部16により電源電圧Vccにプルアップされた状
態において、データ入出力部13に入力される検索デー
タの値に応じて、ビット線BLまたはビット線/BLの
何れか一方が基準電位にプルダウンされ、他方が電源電
圧Vccにプルアップされる。またこのとき、不一致検
出線MLにはアドレス電源供給部16によって電流が供
給されている。例えば、不一致検出線MLの一方の端が
電源電圧Vccにプルアップされ、他方の端が定電流回
路や抵抗等の負荷により基準電位に接続されることによ
り、不一致検出線MLに電流が供給される。
【0160】例えばビット線から入力される検索データ
が論理値‘1’で、記憶データが論理値‘0’の場合、
記憶ノードN201がローレベルとなるためn型MOS
トランジスタQn205がオフ状態となり、記憶ノード
N202がハイレベルになるためn型MOSトランジス
タQn206がオン状態となる。このときビット線/B
LがローレベルであるためノードN203はローレベル
となり、n型MOSトランジスタQn207がオフ状態
となって、不一致検出線MLに流れる電流が遮断され
る。検索データが論理値‘0’、記憶データが論理値
‘1’の場合には、n型MOSトランジスタQn206
がオフ状態、n型MOSトランジスタQn205がオン
状態となる。このときビット線BLがローレベルである
ためノードN203はローレベルとなり、n型MOSト
ランジスタQn207はオフ状態となって、同様に不一
致検出線MLに流れる電流は遮断される。
が論理値‘1’で、記憶データが論理値‘0’の場合、
記憶ノードN201がローレベルとなるためn型MOS
トランジスタQn205がオフ状態となり、記憶ノード
N202がハイレベルになるためn型MOSトランジス
タQn206がオン状態となる。このときビット線/B
LがローレベルであるためノードN203はローレベル
となり、n型MOSトランジスタQn207がオフ状態
となって、不一致検出線MLに流れる電流が遮断され
る。検索データが論理値‘0’、記憶データが論理値
‘1’の場合には、n型MOSトランジスタQn206
がオフ状態、n型MOSトランジスタQn205がオン
状態となる。このときビット線BLがローレベルである
ためノードN203はローレベルとなり、n型MOSト
ランジスタQn207はオフ状態となって、同様に不一
致検出線MLに流れる電流は遮断される。
【0161】検索データおよび記憶データがともに論理
値‘1’の場合には、記憶ノードN202がローレベル
となるためn型MOSトランジスタQn206がオフ状
態になり、記憶ノードN201がハイレベルとなるため
n型MOSトランジスタQn205がオン状態になる。
このときビット線BLはハイレベルであるためノードN
203はハイレベルとなり、n型MOSトランジスタQ
n207はオン状態となって、不一致検出線MLの電流
は遮断されない。検索データおよび記憶データがともに
論理値‘0’の場合には、n型MOSトランジスタQn
206がオン状態、n型MOSトランジスタQn205
がオフ状態になる。このときビット線/BLがハイレベ
ルであるためノードN203はハイレベルとなり、n型
MOSトランジスタQn207がオン状態となって、同
様に不一致検出線MLの電流は遮断されない。
値‘1’の場合には、記憶ノードN202がローレベル
となるためn型MOSトランジスタQn206がオフ状
態になり、記憶ノードN201がハイレベルとなるため
n型MOSトランジスタQn205がオン状態になる。
このときビット線BLはハイレベルであるためノードN
203はハイレベルとなり、n型MOSトランジスタQ
n207はオン状態となって、不一致検出線MLの電流
は遮断されない。検索データおよび記憶データがともに
論理値‘0’の場合には、n型MOSトランジスタQn
206がオン状態、n型MOSトランジスタQn205
がオフ状態になる。このときビット線/BLがハイレベ
ルであるためノードN203はハイレベルとなり、n型
MOSトランジスタQn207がオン状態となって、同
様に不一致検出線MLの電流は遮断されない。
【0162】このように、記憶データと検索データとが
不一致の場合に不一致検出線MLの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線MLと、これに並列接続された複数のCAMセル
のn型MOSトランジスタQn207とによって一種の
NAND回路が形成されており、この複数のCAMセル
に1つでも記憶データと検索データとが不一致になるC
AMセルがあると、共通の不一致検出線MLが活性化さ
れて電流が遮断される。したがって、CAMセルアレイ
の全ての不一致検出線MLの中から、電流が遮断されて
いない不一致検出線MLを検索するだけで、全記憶デー
タから検索データと一致する記憶データのアドレスを検
索できる。なお、不一致検出線MLに流れる電流の有無
は、例えばアドレス電源供給部16によって不一致検出
線MLの一方の端を電源電圧Vccにプルアップさせる
とともに、他方の端と基準電位との間に定電流回路や抵
抗等の負荷を接続させて、この負荷の両端の電圧を調べ
ることにより判定できる。
不一致の場合に不一致検出線MLの電流が遮断され、一
致している場合には遮断されない。また、共通の不一致
検出線MLと、これに並列接続された複数のCAMセル
のn型MOSトランジスタQn207とによって一種の
NAND回路が形成されており、この複数のCAMセル
に1つでも記憶データと検索データとが不一致になるC
AMセルがあると、共通の不一致検出線MLが活性化さ
れて電流が遮断される。したがって、CAMセルアレイ
の全ての不一致検出線MLの中から、電流が遮断されて
いない不一致検出線MLを検索するだけで、全記憶デー
タから検索データと一致する記憶データのアドレスを検
索できる。なお、不一致検出線MLに流れる電流の有無
は、例えばアドレス電源供給部16によって不一致検出
線MLの一方の端を電源電圧Vccにプルアップさせる
とともに、他方の端と基準電位との間に定電流回路や抵
抗等の負荷を接続させて、この負荷の両端の電圧を調べ
ることにより判定できる。
【0163】以上説明したように、図11に示す2値C
AMセルにおいても、図25および図26に示す従来の
2値CAMと同等の動作が可能であり、さらに、図25
および図26の2値CAMセルと比較して、使用するト
ランジスタの数を9個から7個に削減できる。すなわ
ち、約4分の1のセル面積を削減でき、回路の集積度を
向上させることができる。また図9のCAMセルと同様
にデータの書き込み速度を高速化できるので、連想メモ
リの全体的な動作速度を高速化させることができる。
AMセルにおいても、図25および図26に示す従来の
2値CAMと同等の動作が可能であり、さらに、図25
および図26の2値CAMセルと比較して、使用するト
ランジスタの数を9個から7個に削減できる。すなわ
ち、約4分の1のセル面積を削減でき、回路の集積度を
向上させることができる。また図9のCAMセルと同様
にデータの書き込み速度を高速化できるので、連想メモ
リの全体的な動作速度を高速化させることができる。
【0164】また、図11に示す2値CAMセルにおい
ても、図9の2値CAMセルと同様に、データの読み出
し期間において、ビット線BLおよびビット線/BLの
プルアップ電圧を通常の電源電圧Vccより高い電圧に
昇圧させる制御をデータ電源供給部7に行わせても良
い。
ても、図9の2値CAMセルと同様に、データの読み出
し期間において、ビット線BLおよびビット線/BLの
プルアップ電圧を通常の電源電圧Vccより高い電圧に
昇圧させる制御をデータ電源供給部7に行わせても良
い。
【0165】図12は、そのようなデータ電源供給部1
7の構成例を示す回路図であり、図12と、図10およ
び図11の同一符号は同一の構成要素を示している。図
12においても、図10と同様に、各ビット線はp型M
OSトランジスタQp171およびp型MOSトランジ
スタQp172を介して昇圧電圧VccXに接続される
とともに、p型MOSトランジスタQp173およびp
型MOSトランジスタQp174を介して電源電圧Vc
cに接続される。そして、タイミング制御部171が生
成するゲート信号READ1およびゲート信号READ
2に応じて、データの読み出し期間に、p型MOSトラ
ンジスタQp171およびp型MOSトランジスタQp
172がオン状態、p型MOSトランジスタQp173
およびp型MOSトランジスタQp174がオフ状態と
なって、各ビット線対は昇圧電圧VccXに接続され
る。データの保持期間には、p型MOSトランジスタQ
p171およびp型MOSトランジスタQp172がオ
フ状態、p型MOSトランジスタQp173およびp型
MOSトランジスタQp174がオン状態となって、各
ビット線対は電源電圧Vccに接続される。
7の構成例を示す回路図であり、図12と、図10およ
び図11の同一符号は同一の構成要素を示している。図
12においても、図10と同様に、各ビット線はp型M
OSトランジスタQp171およびp型MOSトランジ
スタQp172を介して昇圧電圧VccXに接続される
とともに、p型MOSトランジスタQp173およびp
型MOSトランジスタQp174を介して電源電圧Vc
cに接続される。そして、タイミング制御部171が生
成するゲート信号READ1およびゲート信号READ
2に応じて、データの読み出し期間に、p型MOSトラ
ンジスタQp171およびp型MOSトランジスタQp
172がオン状態、p型MOSトランジスタQp173
およびp型MOSトランジスタQp174がオフ状態と
なって、各ビット線対は昇圧電圧VccXに接続され
る。データの保持期間には、p型MOSトランジスタQ
p171およびp型MOSトランジスタQp172がオ
フ状態、p型MOSトランジスタQp173およびp型
MOSトランジスタQp174がオン状態となって、各
ビット線対は電源電圧Vccに接続される。
【0166】このように、データの読み出し期間におい
て、ビット線BLおよびビット線/BLのプルアップ電
圧が、データ保持期間の電圧(電源電圧Vcc)より高
い昇圧電圧VccXに設定されることにより、データ読
み出し時におけるCAMセルの電源電圧が見かけ上高く
なり、SNMが増大する。これにより、CAMの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
て、ビット線BLおよびビット線/BLのプルアップ電
圧が、データ保持期間の電圧(電源電圧Vcc)より高
い昇圧電圧VccXに設定されることにより、データ読
み出し時におけるCAMセルの電源電圧が見かけ上高く
なり、SNMが増大する。これにより、CAMの耐ノイ
ズ性を向上させることができる。また、読み出し時にお
けるビット線対間の差動信号の振幅が大きくなるので、
読み出し時間を高速化できる。
【0167】また、ゲート信号READ1およびゲート
信号READ2のタイミングは、例えば図3bや図4b
に示すように設定される。図3bのタイミングでは、メ
モリセルの記憶状態を確実に保持させることができ、図
4bのタイミングでは、図3bのタイミングに比べて消
費電力を低減させることができる。
信号READ2のタイミングは、例えば図3bや図4b
に示すように設定される。図3bのタイミングでは、メ
モリセルの記憶状態を確実に保持させることができ、図
4bのタイミングでは、図3bのタイミングに比べて消
費電力を低減させることができる。
【0168】<第4の実施形態>次に、本発明の第4の
実施形態について説明する。上述した第2の実施形態お
よび第3の実施形態におけるCAMセルは2値のデータ
を記憶するが、第3の実施形態におけるCAMセルは、
2ビット分の記憶回路により3値のデータを記憶する。
また、第4の実施形態は、ワード線が2本になり、デー
タ線としてビット線対の他に検索データ線が追加される
点で、前述の実施形態と異なる。
実施形態について説明する。上述した第2の実施形態お
よび第3の実施形態におけるCAMセルは2値のデータ
を記憶するが、第3の実施形態におけるCAMセルは、
2ビット分の記憶回路により3値のデータを記憶する。
また、第4の実施形態は、ワード線が2本になり、デー
タ線としてビット線対の他に検索データ線が追加される
点で、前述の実施形態と異なる。
【0169】このような相違点のため、アドレス制御部
11およびデータ入出力部13の動作が、第2の実施形
態および第3の実施形態に対して若干異なる。すなわ
ち、アドレス制御部11は、データ書き込み時におい
て、所望の書き込みアドレスに対応した2本のワード線
(ワード線WLaおよびワード線WLb)を、後述する
2つの記憶回路(第1の記憶回路および第2の記憶回
路)への書き込みに応じて独立に活性化する。データの
読み出し時には、所望の読み出しアドレスに対応した2
本のワード線を、第1の記憶回路または第2の記憶回路
からの読み出しに応じて独立に活性化する。データ保持
期間および一致検索時には、2本のワード線をともに非
活性化する。また、データ入出力部13は、データ書き
込み時において、2本のワード線が活性化されるタイミ
ングに応じて、第1の記憶回路または第2の記憶回路へ
記憶させるデータを1ビットずつビット線対に出力す
る。データ読み出し時には、2本のワード線が活性化さ
れるタイミングに応じて、第1の記憶回路または第2の
記憶回路から読み出されるデータを1ビットずつビット
線対から入力する。データの一致検索時には、検索デー
タ線対(検索データ線SDおよび検索データ線/SD)
に対して1ビットの検索データを出力する。その他の図
8の構成については第2の実施形態および第3の実施形
態とほぼ同様であるので説明を割愛し、以下、3値CA
Mセルについて図13を参照しながら説明する。
11およびデータ入出力部13の動作が、第2の実施形
態および第3の実施形態に対して若干異なる。すなわ
ち、アドレス制御部11は、データ書き込み時におい
て、所望の書き込みアドレスに対応した2本のワード線
(ワード線WLaおよびワード線WLb)を、後述する
2つの記憶回路(第1の記憶回路および第2の記憶回
路)への書き込みに応じて独立に活性化する。データの
読み出し時には、所望の読み出しアドレスに対応した2
本のワード線を、第1の記憶回路または第2の記憶回路
からの読み出しに応じて独立に活性化する。データ保持
期間および一致検索時には、2本のワード線をともに非
活性化する。また、データ入出力部13は、データ書き
込み時において、2本のワード線が活性化されるタイミ
ングに応じて、第1の記憶回路または第2の記憶回路へ
記憶させるデータを1ビットずつビット線対に出力す
る。データ読み出し時には、2本のワード線が活性化さ
れるタイミングに応じて、第1の記憶回路または第2の
記憶回路から読み出されるデータを1ビットずつビット
線対から入力する。データの一致検索時には、検索デー
タ線対(検索データ線SDおよび検索データ線/SD)
に対して1ビットの検索データを出力する。その他の図
8の構成については第2の実施形態および第3の実施形
態とほぼ同様であるので説明を割愛し、以下、3値CA
Mセルについて図13を参照しながら説明する。
【0170】図13は、本発明の第3の実施形態に係る
3値CAMセルの構成例を示す回路図である。図13に
おいて、符号Qp303,符号Qp304,符号Qp3
07および符号308はp型MOSトランジスタを、符
号Qn301,符号Qn302,符号Qn305,符号
Qn306および符号Qn309〜符号Qn312はn
型MOSトランジスタを、符号WLaおよび符号WLb
はワード線を、符号BLおよび符号/BLはビット線対
を、符号MLは不一致検出線を、符号SDおよび符号/
SDは検索データ線対をそれぞれ示している。
3値CAMセルの構成例を示す回路図である。図13に
おいて、符号Qp303,符号Qp304,符号Qp3
07および符号308はp型MOSトランジスタを、符
号Qn301,符号Qn302,符号Qn305,符号
Qn306および符号Qn309〜符号Qn312はn
型MOSトランジスタを、符号WLaおよび符号WLb
はワード線を、符号BLおよび符号/BLはビット線対
を、符号MLは不一致検出線を、符号SDおよび符号/
SDは検索データ線対をそれぞれ示している。
【0171】n型MOSトランジスタQn302は、記
憶ノードN301と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN302に接続さ
れている。n型MOSトランジスタQn301は、記憶
ノードN302と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN301に接続され
ている。p型MOSトランジスタQp303は、ビット
線BLと記憶ノードN301との間にソース−ドレイン
端子が接続されており、ゲートがワード線WLaに接続
されている。p型MOSトランジスタQp304は、ビ
ット線/BLと記憶ノードN302との間にソース−ド
レイン端子が接続されており、ゲートがワード線WLa
に接続されている。
憶ノードN301と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN302に接続さ
れている。n型MOSトランジスタQn301は、記憶
ノードN302と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN301に接続され
ている。p型MOSトランジスタQp303は、ビット
線BLと記憶ノードN301との間にソース−ドレイン
端子が接続されており、ゲートがワード線WLaに接続
されている。p型MOSトランジスタQp304は、ビ
ット線/BLと記憶ノードN302との間にソース−ド
レイン端子が接続されており、ゲートがワード線WLa
に接続されている。
【0172】n型MOSトランジスタQn306は、記
憶ノードN303と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN304に接続さ
れている。n型MOSトランジスタQn305は、記憶
ノードN304と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN303に接続され
ている。p型MOSトランジスタQp307は、ビット
線BLと記憶ノードN303との間にソース−ドレイン
端子が接続されており、ゲートがワード線WLbに接続
されている。p型MOSトランジスタQp308は、ビ
ット線/BLと記憶ノードN304との間にソース−ド
レイン端子が接続されており、ゲートがワード線WLb
に接続されている。
憶ノードN303と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN304に接続さ
れている。n型MOSトランジスタQn305は、記憶
ノードN304と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN303に接続され
ている。p型MOSトランジスタQp307は、ビット
線BLと記憶ノードN303との間にソース−ドレイン
端子が接続されており、ゲートがワード線WLbに接続
されている。p型MOSトランジスタQp308は、ビ
ット線/BLと記憶ノードN304との間にソース−ド
レイン端子が接続されており、ゲートがワード線WLb
に接続されている。
【0173】n型MOSトランジスタQn309および
n型MOSトランジスタQn311は、ノードN305
を接続中点として、不一致検出線MLと基準電位との間
にソース−ドレイン端子が直列に接続されている。n型
MOSトランジスタQn309のゲートは記憶ノードN
302に接続され、n型MOSトランジスタQn311
のゲートは検索データ線SDに接続されている。n型M
OSトランジスタQn310およびn型MOSトランジ
スタQn312は、ノードN306を接続中点として、
不一致検出線MLと基準電位との間にソース−ドレイン
端子が直列に接続されている。n型MOSトランジスタ
Qn310のゲートは記憶ノードN303に接続され、
n型MOSトランジスタQn312のゲートは検索デー
タ線/SDに接続されている。
n型MOSトランジスタQn311は、ノードN305
を接続中点として、不一致検出線MLと基準電位との間
にソース−ドレイン端子が直列に接続されている。n型
MOSトランジスタQn309のゲートは記憶ノードN
302に接続され、n型MOSトランジスタQn311
のゲートは検索データ線SDに接続されている。n型M
OSトランジスタQn310およびn型MOSトランジ
スタQn312は、ノードN306を接続中点として、
不一致検出線MLと基準電位との間にソース−ドレイン
端子が直列に接続されている。n型MOSトランジスタ
Qn310のゲートは記憶ノードN303に接続され、
n型MOSトランジスタQn312のゲートは検索デー
タ線/SDに接続されている。
【0174】上述した構成を有する、図13の3値CA
Mセルについて説明する。図13に示す3値CAMセル
は、第1の実施形態において説明した4トランジスタ型
SRAMセルによる記憶回路を2つ有しており、この2
つの記憶回路に記憶させる論理値‘1’または論理値
‘0’のデータの組み合わせにより3値が区別されてい
る。
Mセルについて説明する。図13に示す3値CAMセル
は、第1の実施形態において説明した4トランジスタ型
SRAMセルによる記憶回路を2つ有しており、この2
つの記憶回路に記憶させる論理値‘1’または論理値
‘0’のデータの組み合わせにより3値が区別されてい
る。
【0175】すなわち、n型MOSトランジスタQn3
01、n型MOSトランジスタQn302、p型MOS
トランジスタQp303およびp型MOSトランジスタ
Qp304により第1の記憶回路が形成されており、ワ
ード線WLaの電圧に応じてp型MOSトランジスタQ
p303およびp型MOSトランジスタQp304がオ
ン状態またはオフ状態となることにより、ビット線対か
ら記憶ノードN301および記憶ノードN302へのア
クセスが制御される。また、n型MOSトランジスタQ
n305、n型MOSトランジスタQn306、p型M
OSトランジスタQp307およびp型MOSトランジ
スタQp308により第2の記憶回路が形成され、ワー
ド線WLbの電圧に応じてp型MOSトランジスタQp
307およびp型MOSトランジスタQp308がオン
状態またはオフ状態となることにより、ビット線対から
記憶ノードN303および記憶ノードN304へのアク
セスが制御される。この第1の記憶回路および第2の記
憶回路に対するデータの読み出し動作および書き込み動
作は、図9および図11において説明した2値CAMセ
ルの記憶回路と同様であるので、これらの動作説明は省
略する。以下、3値CAMセルにおける一致検索動作に
ついて説明する。
01、n型MOSトランジスタQn302、p型MOS
トランジスタQp303およびp型MOSトランジスタ
Qp304により第1の記憶回路が形成されており、ワ
ード線WLaの電圧に応じてp型MOSトランジスタQ
p303およびp型MOSトランジスタQp304がオ
ン状態またはオフ状態となることにより、ビット線対か
ら記憶ノードN301および記憶ノードN302へのア
クセスが制御される。また、n型MOSトランジスタQ
n305、n型MOSトランジスタQn306、p型M
OSトランジスタQp307およびp型MOSトランジ
スタQp308により第2の記憶回路が形成され、ワー
ド線WLbの電圧に応じてp型MOSトランジスタQp
307およびp型MOSトランジスタQp308がオン
状態またはオフ状態となることにより、ビット線対から
記憶ノードN303および記憶ノードN304へのアク
セスが制御される。この第1の記憶回路および第2の記
憶回路に対するデータの読み出し動作および書き込み動
作は、図9および図11において説明した2値CAMセ
ルの記憶回路と同様であるので、これらの動作説明は省
略する。以下、3値CAMセルにおける一致検索動作に
ついて説明する。
【0176】なお、以下の具体例では、検索データが論
理値‘1’の場合に検索データ線SDがハイレベル、検
索データ線/SDがローレベルにそれぞれ設定され、検
索データが論理値‘0’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、3値CAMセ
ルの記憶データが論理値‘1’の場合、記憶ノードN3
01および記憶ノードN303がハイレベル、記憶ノー
ドN302および記憶ノードN304がローレベルにな
り、記憶データが論理値‘0’の場合には各ノードがそ
の逆のレベルになり、論理値‘x’の場合には記憶ノー
ドN302および記憶ノードN303がローレベル、記
憶ノードN301および記憶ノードN304がハイレベ
ルになるものとする。
理値‘1’の場合に検索データ線SDがハイレベル、検
索データ線/SDがローレベルにそれぞれ設定され、検
索データが論理値‘0’の場合にはその逆のレベルが各
ビット線に設定されるものとする。また、3値CAMセ
ルの記憶データが論理値‘1’の場合、記憶ノードN3
01および記憶ノードN303がハイレベル、記憶ノー
ドN302および記憶ノードN304がローレベルにな
り、記憶データが論理値‘0’の場合には各ノードがそ
の逆のレベルになり、論理値‘x’の場合には記憶ノー
ドN302および記憶ノードN303がローレベル、記
憶ノードN301および記憶ノードN304がハイレベ
ルになるものとする。
【0177】CAMセルの記憶データと検索データとの
一致検索が行われる場合、ワード線WLaおよびワード
線WLbがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線SDまたは検索
データ線/SDの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Vccにプルアップされる。また、
不一致検出線MLはアドレス電源供給部16によって電
源電圧Vccにプルアップされている。
一致検索が行われる場合、ワード線WLaおよびワード
線WLbがローレベルに非活性化された状態において、
検索データの値に応じて、検索データ線SDまたは検索
データ線/SDの何れか一方が基準電位にプルダウンさ
れ、他方が電源電圧Vccにプルアップされる。また、
不一致検出線MLはアドレス電源供給部16によって電
源電圧Vccにプルアップされている。
【0178】例えば検索データが論理値‘1’で記憶デ
ータが論理値‘0’の場合、記憶ノードN302がハイ
レベルとなってn型MOSトランジスタQn309はオ
ン状態となり、記憶ノードN303がローレベルとなっ
てn型MOSトランジスタQn310はオフ状態とな
る。また、検索データ線SDがハイレベルなのでn型M
OSトランジスタQn311はオン状態となり、検索デ
ータ線/SDがローレベルなのでn型MOSトランジス
タQn312はオフ状態となる。したがって、n型MO
SトランジスタQn309およびn型MOSトランジス
タQn311の直列回路がオン状態となり、不一致検出
線MLはローレベルとなる。検索データが論理値‘0’
で記憶データが論理値‘1’の場合には、n型MOSト
ランジスタQn310およびn型MOSトランジスタQ
n312の直列回路がオン状態となり、不一致検出線M
Lは同様にローレベルとなる。
ータが論理値‘0’の場合、記憶ノードN302がハイ
レベルとなってn型MOSトランジスタQn309はオ
ン状態となり、記憶ノードN303がローレベルとなっ
てn型MOSトランジスタQn310はオフ状態とな
る。また、検索データ線SDがハイレベルなのでn型M
OSトランジスタQn311はオン状態となり、検索デ
ータ線/SDがローレベルなのでn型MOSトランジス
タQn312はオフ状態となる。したがって、n型MO
SトランジスタQn309およびn型MOSトランジス
タQn311の直列回路がオン状態となり、不一致検出
線MLはローレベルとなる。検索データが論理値‘0’
で記憶データが論理値‘1’の場合には、n型MOSト
ランジスタQn310およびn型MOSトランジスタQ
n312の直列回路がオン状態となり、不一致検出線M
Lは同様にローレベルとなる。
【0179】検索データおよび記憶データがともに論理
値‘1’の場合には、n型MOSトランジスタQn30
9およびn型MOSトランジスタQn312がオフ状態
となるため、n型MOSトランジスタQn309とn型
MOSトランジスタQn311との直列回路、およびn
型MOSトランジスタQn310とn型MOSトランジ
スタQn312との直列回路が何れもオフ状態となる。
したがって、不一致検出線MLはハイレベルに保持され
る。検索データおよび記憶データがともに論理値‘0’
の場合には、n型MOSトランジスタQn310および
n型MOSトランジスタQn311がともにオフ状態と
なるため、同様にn型MOSトランジスタQn309と
n型MOSトランジスタQn311との直列回路、およ
びn型MOSトランジスタQn310とn型MOSトラ
ンジスタQn312との直列回路が何れもオフ状態とな
る。したがって、この場合にも不一致検出線MLはハイ
レベルに保持される。
値‘1’の場合には、n型MOSトランジスタQn30
9およびn型MOSトランジスタQn312がオフ状態
となるため、n型MOSトランジスタQn309とn型
MOSトランジスタQn311との直列回路、およびn
型MOSトランジスタQn310とn型MOSトランジ
スタQn312との直列回路が何れもオフ状態となる。
したがって、不一致検出線MLはハイレベルに保持され
る。検索データおよび記憶データがともに論理値‘0’
の場合には、n型MOSトランジスタQn310および
n型MOSトランジスタQn311がともにオフ状態と
なるため、同様にn型MOSトランジスタQn309と
n型MOSトランジスタQn311との直列回路、およ
びn型MOSトランジスタQn310とn型MOSトラ
ンジスタQn312との直列回路が何れもオフ状態とな
る。したがって、この場合にも不一致検出線MLはハイ
レベルに保持される。
【0180】また、3値CAMセルの記憶データが論理
値‘x’の場合には、記憶ノードN302および記憶ノ
ードN303がともにローレベルとなるため、n型MO
SトランジスタQn309およびn型MOSトランジス
タQn310がともにオフ状態となる。したがって、検
索データの値にかかわらず、n型MOSトランジスタQ
n309とn型MOSトランジスタQn311との直列
回路、およびn型MOSトランジスタQn310とn型
MOSトランジスタQn312との直列回路が何れもオ
フ状態となり、不一致検出線MLはハイレベルに保持さ
れる。
値‘x’の場合には、記憶ノードN302および記憶ノ
ードN303がともにローレベルとなるため、n型MO
SトランジスタQn309およびn型MOSトランジス
タQn310がともにオフ状態となる。したがって、検
索データの値にかかわらず、n型MOSトランジスタQ
n309とn型MOSトランジスタQn311との直列
回路、およびn型MOSトランジスタQn310とn型
MOSトランジスタQn312との直列回路が何れもオ
フ状態となり、不一致検出線MLはハイレベルに保持さ
れる。
【0181】このように、記憶データと検索データとが
不一致の場合に不一致検出線MLは活性化されてローレ
ベルとなり、一致している場合にはハイレベルに保持さ
れる。また、共通の不一致検出線MLと、これに並列接
続された複数のCAMセルのn型MOSトランジスタQ
n309〜n型MOSトランジスタQn312とによっ
て一種のNOR回路が形成されており、この複数のCA
Mセルに1つでも記憶データと検索データとが不一致に
なるCAMセルがあると、共通の不一致検出線MLは活
性化されてローレベルになる。したがって、各ワード線
に対応するアドレスごとに不一致検出線MLのレベルを
判定することにより、検索データと一致する記憶データ
のアドレスを検索することができる。さらに、3値CA
Mセルに論理値‘x’が記憶されている場合には、検索
データの値にかかわらず、不一致検出線MLはハイレベ
ルに保持され、検索データと記憶データとが一致してい
るものとして判定される。
不一致の場合に不一致検出線MLは活性化されてローレ
ベルとなり、一致している場合にはハイレベルに保持さ
れる。また、共通の不一致検出線MLと、これに並列接
続された複数のCAMセルのn型MOSトランジスタQ
n309〜n型MOSトランジスタQn312とによっ
て一種のNOR回路が形成されており、この複数のCA
Mセルに1つでも記憶データと検索データとが不一致に
なるCAMセルがあると、共通の不一致検出線MLは活
性化されてローレベルになる。したがって、各ワード線
に対応するアドレスごとに不一致検出線MLのレベルを
判定することにより、検索データと一致する記憶データ
のアドレスを検索することができる。さらに、3値CA
Mセルに論理値‘x’が記憶されている場合には、検索
データの値にかかわらず、不一致検出線MLはハイレベ
ルに保持され、検索データと記憶データとが一致してい
るものとして判定される。
【0182】以上説明したように、図13に示す3値C
AMセルにおいては、図27に示す従来の3値CAMセ
ルと同等の動作が可能であり、さらに、図27の3値C
AMセルと比較して使用するトランジスタの数を16個
から12個に削減できる。すなわち、約4分の1のセル
面積を削減でき、回路の集積度を向上させることができ
る。また図9および図11のCAMセルと同様にデータ
の書き込み速度を高速化できるので、図27の3値CA
Mに比べて連想メモリの全体的な動作速度を高速化させ
ることができる。
AMセルにおいては、図27に示す従来の3値CAMセ
ルと同等の動作が可能であり、さらに、図27の3値C
AMセルと比較して使用するトランジスタの数を16個
から12個に削減できる。すなわち、約4分の1のセル
面積を削減でき、回路の集積度を向上させることができ
る。また図9および図11のCAMセルと同様にデータ
の書き込み速度を高速化できるので、図27の3値CA
Mに比べて連想メモリの全体的な動作速度を高速化させ
ることができる。
【0183】また、図13に示す3値CAMセルにおい
ても、図9および図11のCAMセルと同様に、データ
の読み出し期間において、ビット線BLおよびビット線
/BLのプルアップ電圧を通常の電源電圧Vccより高
い電圧に昇圧させる制御をデータ電源供給部17に行わ
せても良い。
ても、図9および図11のCAMセルと同様に、データ
の読み出し期間において、ビット線BLおよびビット線
/BLのプルアップ電圧を通常の電源電圧Vccより高
い電圧に昇圧させる制御をデータ電源供給部17に行わ
せても良い。
【0184】図14は、そのようなデータ電源供給部1
7の構成例を示す回路図であり、図14と、図10およ
び図13の同一符号は同一の構成要素を示している。図
14においても、図10と同様に、各ビット線対はp型
MOSトランジスタQp171およびp型MOSトラン
ジスタQp172を介して昇圧電圧VccXに接続され
るとともに、p型MOSトランジスタQp173および
p型MOSトランジスタQp174を介して電源電圧V
ccに接続される。そして、タイミング制御部171が
生成するゲート信号READ1およびゲート信号REA
D2に応じて、データの読み出し期間に、p型MOSト
ランジスタQp171およびp型MOSトランジスタQ
p172がオン状態、p型MOSトランジスタQp17
3およびp型MOSトランジスタQp174がオフ状態
となって、各ビット線対は昇圧電圧VccXに接続され
る。データの保持期間には、p型MOSトランジスタQ
p171およびp型MOSトランジスタQp172がオ
フ状態、p型MOSトランジスタQp173およびp型
MOSトランジスタQp174がオン状態となって、各
ビット線対は電源電圧Vccに接続される。
7の構成例を示す回路図であり、図14と、図10およ
び図13の同一符号は同一の構成要素を示している。図
14においても、図10と同様に、各ビット線対はp型
MOSトランジスタQp171およびp型MOSトラン
ジスタQp172を介して昇圧電圧VccXに接続され
るとともに、p型MOSトランジスタQp173および
p型MOSトランジスタQp174を介して電源電圧V
ccに接続される。そして、タイミング制御部171が
生成するゲート信号READ1およびゲート信号REA
D2に応じて、データの読み出し期間に、p型MOSト
ランジスタQp171およびp型MOSトランジスタQ
p172がオン状態、p型MOSトランジスタQp17
3およびp型MOSトランジスタQp174がオフ状態
となって、各ビット線対は昇圧電圧VccXに接続され
る。データの保持期間には、p型MOSトランジスタQ
p171およびp型MOSトランジスタQp172がオ
フ状態、p型MOSトランジスタQp173およびp型
MOSトランジスタQp174がオン状態となって、各
ビット線対は電源電圧Vccに接続される。
【0185】したがって、データ読み出し時におけるC
AMセルの電源電圧が見かけ上高くなり、SNMが増大
するので、CAMの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号READ1およびゲート信号RE
AD2のタイミングを図3bのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図4bのタイミングに設定することにより、
図3bのタイミングに比べて消費電力を低減させること
ができる。
AMセルの電源電圧が見かけ上高くなり、SNMが増大
するので、CAMの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号READ1およびゲート信号RE
AD2のタイミングを図3bのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図4bのタイミングに設定することにより、
図3bのタイミングに比べて消費電力を低減させること
ができる。
【0186】<第5の実施形態>次に、本発明の第5の
実施形態について説明する。上述した第4の実施形態に
おいて、各メモリセルに接続されるワード線は2本(ワ
ード線WLaおよびワード線WLb)、ビット線対は1
対(ビット線BLおよびビット線/BL)であったが、
第5の実施形態においてはワード線が1本、ビット線対
が2対になる。このような相違点のため、アドレス制御
部11およびデータ入出力部13の動作が、第4の実施
形態に対して若干異なる。すなわち、アドレス制御部1
1は、データ書き込み時において、所望の書き込みアド
レスに対応したワード線(ワード線WL)を活性化す
る。データの読み出し時には、所望の読み出しアドレス
に対応したワード線を活性化する。データ保持期間およ
び一致検索時にはワード線を非活性化する。また、デー
タ入出力部13は、データ書き込み時において、第1の
記憶回路および第2の記憶回路へ記憶させる2ビットの
データを2対のビット線対へ同時に出力する。データ読
み出し時には、第1の記憶回路および第2の記憶回路か
ら読み出される2ビットのデータを2対のビット線対か
ら同時に入力する。その他の図8の構成については第4
の実施形態とほぼ同様である。
実施形態について説明する。上述した第4の実施形態に
おいて、各メモリセルに接続されるワード線は2本(ワ
ード線WLaおよびワード線WLb)、ビット線対は1
対(ビット線BLおよびビット線/BL)であったが、
第5の実施形態においてはワード線が1本、ビット線対
が2対になる。このような相違点のため、アドレス制御
部11およびデータ入出力部13の動作が、第4の実施
形態に対して若干異なる。すなわち、アドレス制御部1
1は、データ書き込み時において、所望の書き込みアド
レスに対応したワード線(ワード線WL)を活性化す
る。データの読み出し時には、所望の読み出しアドレス
に対応したワード線を活性化する。データ保持期間およ
び一致検索時にはワード線を非活性化する。また、デー
タ入出力部13は、データ書き込み時において、第1の
記憶回路および第2の記憶回路へ記憶させる2ビットの
データを2対のビット線対へ同時に出力する。データ読
み出し時には、第1の記憶回路および第2の記憶回路か
ら読み出される2ビットのデータを2対のビット線対か
ら同時に入力する。その他の図8の構成については第4
の実施形態とほぼ同様である。
【0187】図15は、本発明の第5の実施形態に係る
3値CAMセルの構成例を示す回路図である。図15に
おいて、符号Qp403,符号Qp404,符号Qp4
07および符号408はp型MOSトランジスタを、符
号Qn401,符号Qn402,符号Qn405,符号
Qn406および符号Qn409〜符号Qn412はn
型MOSトランジスタを、符号WLはワード線を、符号
BL1および符号/BL1は第1のビット線対を、符号
BL2および符号/BL2は第2のビット線対を、符号
MLは不一致検出線を、符号SDおよび符号/SDは検
索データ線対をそれぞれ示している。
3値CAMセルの構成例を示す回路図である。図15に
おいて、符号Qp403,符号Qp404,符号Qp4
07および符号408はp型MOSトランジスタを、符
号Qn401,符号Qn402,符号Qn405,符号
Qn406および符号Qn409〜符号Qn412はn
型MOSトランジスタを、符号WLはワード線を、符号
BL1および符号/BL1は第1のビット線対を、符号
BL2および符号/BL2は第2のビット線対を、符号
MLは不一致検出線を、符号SDおよび符号/SDは検
索データ線対をそれぞれ示している。
【0188】n型MOSトランジスタQn402は、記
憶ノードN401と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN402に接続さ
れている。n型MOSトランジスタQn401は、記憶
ノードN402と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN401に接続され
ている。p型MOSトランジスタQp403は、ビット
線BL1と記憶ノードN401との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線WLに接続
されている。p型MOSトランジスタQp404は、ビ
ット線/BL1と記憶ノードN402との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
憶ノードN401と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN402に接続さ
れている。n型MOSトランジスタQn401は、記憶
ノードN402と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN401に接続され
ている。p型MOSトランジスタQp403は、ビット
線BL1と記憶ノードN401との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線WLに接続
されている。p型MOSトランジスタQp404は、ビ
ット線/BL1と記憶ノードN402との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
【0189】n型MOSトランジスタQn406は、記
憶ノードN403と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN404に接続さ
れている。n型MOSトランジスタQn405は、記憶
ノードN404と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN403に接続され
ている。p型MOSトランジスタQp407は、ビット
線BL2と記憶ノードN403との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線WLに接続
されている。p型MOSトランジスタQp408は、ビ
ット線/BL2と記憶ノードN404との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
憶ノードN403と基準電位との間にドレイン−ソース
端子が接続され、ゲートが記憶ノードN404に接続さ
れている。n型MOSトランジスタQn405は、記憶
ノードN404と基準電位との間にドレイン−ソース端
子が接続され、ゲートが記憶ノードN403に接続され
ている。p型MOSトランジスタQp407は、ビット
線BL2と記憶ノードN403との間にソース−ドレイ
ン端子が接続されており、ゲートがワード線WLに接続
されている。p型MOSトランジスタQp408は、ビ
ット線/BL2と記憶ノードN404との間にソース−
ドレイン端子が接続されており、ゲートがワード線WL
に接続されている。
【0190】n型MOSトランジスタQn409および
n型MOSトランジスタQn411は、ノードN405
を接続中点として、不一致検出線MLと基準電位との間
にソース−ドレイン端子が直列に接続されている。n型
MOSトランジスタQn409のゲートは記憶ノードN
402に接続され、n型MOSトランジスタQn411
のゲートは検索データ線SDに接続されている。n型M
OSトランジスタQn410およびn型MOSトランジ
スタQn412は、ノードN406を接続中点として、
不一致検出線MLと基準電位との間にソース−ドレイン
端子が直列に接続されている。n型MOSトランジスタ
Qn410のゲートは記憶ノードN403に接続され、
n型MOSトランジスタQn412のゲートは検索デー
タ線/SDに接続されている。
n型MOSトランジスタQn411は、ノードN405
を接続中点として、不一致検出線MLと基準電位との間
にソース−ドレイン端子が直列に接続されている。n型
MOSトランジスタQn409のゲートは記憶ノードN
402に接続され、n型MOSトランジスタQn411
のゲートは検索データ線SDに接続されている。n型M
OSトランジスタQn410およびn型MOSトランジ
スタQn412は、ノードN406を接続中点として、
不一致検出線MLと基準電位との間にソース−ドレイン
端子が直列に接続されている。n型MOSトランジスタ
Qn410のゲートは記憶ノードN403に接続され、
n型MOSトランジスタQn412のゲートは検索デー
タ線/SDに接続されている。
【0191】このような構成を有する図15の3値CA
Mは、図13の3値CAMセルと同様に2つの記憶回路
を有しており、この2つの記憶回路に記憶させる論理値
‘1’または論理値‘0’のデータの組み合わせにより
3値が区別されている。
Mは、図13の3値CAMセルと同様に2つの記憶回路
を有しており、この2つの記憶回路に記憶させる論理値
‘1’または論理値‘0’のデータの組み合わせにより
3値が区別されている。
【0192】すなわち、n型MOSトランジスタQn4
01、n型MOSトランジスタQn402、p型MOS
トランジスタQp403およびp型MOSトランジスタ
Qp404により第1の記憶回路が形成されており、ワ
ード線WLの電圧に応じてp型MOSトランジスタQp
403およびp型MOSトランジスタQp404がオン
状態またはオフ状態となることにより、第1のビット線
対(ビット線BL1およびビット線/BL1)から記憶
ノードN401および記憶ノードN402へのアクセス
が制御される。また、n型MOSトランジスタQn40
5、n型MOSトランジスタQn406、p型MOSト
ランジスタQp407およびp型MOSトランジスタQ
p408により第2の記憶回路が形成されており、ワー
ド線WLの電圧に応じてp型MOSトランジスタQp4
07およびp型MOSトランジスタQp408n型がオ
ン状態またはオフ状態となることにより、第2のビット
線対(ビット線BL2およびビット線/BL2)から記
憶ノードN403および記憶ノードN404へのアクセ
スが制御される。
01、n型MOSトランジスタQn402、p型MOS
トランジスタQp403およびp型MOSトランジスタ
Qp404により第1の記憶回路が形成されており、ワ
ード線WLの電圧に応じてp型MOSトランジスタQp
403およびp型MOSトランジスタQp404がオン
状態またはオフ状態となることにより、第1のビット線
対(ビット線BL1およびビット線/BL1)から記憶
ノードN401および記憶ノードN402へのアクセス
が制御される。また、n型MOSトランジスタQn40
5、n型MOSトランジスタQn406、p型MOSト
ランジスタQp407およびp型MOSトランジスタQ
p408により第2の記憶回路が形成されており、ワー
ド線WLの電圧に応じてp型MOSトランジスタQp4
07およびp型MOSトランジスタQp408n型がオ
ン状態またはオフ状態となることにより、第2のビット
線対(ビット線BL2およびビット線/BL2)から記
憶ノードN403および記憶ノードN404へのアクセ
スが制御される。
【0193】第1記憶回路および第2の記憶回路に対す
るデータの読み出し動作および書き込み動作は、図9お
よび図11において説明した2値CAMセルの記憶回路
と同様である。また、この第1記憶回路および第2の記
憶回路に記憶された3値データと検索データ線対に入力
される検索データとの一致検索動作は、図13に示す3
値CAMセルと同様である。すなわち、記憶データと検
索データとが不一致の場合に不一致検出線MLは活性化
されてローレベルとなり、一致している場合にはハイレ
ベルに保持される。3値CAMセルに論理値‘x’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線MLはハイレベルに保持される。
るデータの読み出し動作および書き込み動作は、図9お
よび図11において説明した2値CAMセルの記憶回路
と同様である。また、この第1記憶回路および第2の記
憶回路に記憶された3値データと検索データ線対に入力
される検索データとの一致検索動作は、図13に示す3
値CAMセルと同様である。すなわち、記憶データと検
索データとが不一致の場合に不一致検出線MLは活性化
されてローレベルとなり、一致している場合にはハイレ
ベルに保持される。3値CAMセルに論理値‘x’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線MLはハイレベルに保持される。
【0194】以上説明したように、図15に示す3値C
AMセルにおいても、図13に示す3値CAMセルと同
様に、図27に示す従来の3値CAMセルより回路の集
積度を向上させることができ、また、全体的な動作速度
を高速化できる。
AMセルにおいても、図13に示す3値CAMセルと同
様に、図27に示す従来の3値CAMセルより回路の集
積度を向上させることができ、また、全体的な動作速度
を高速化できる。
【0195】また、図15に示す3値CAMセルにおい
ても、図10、図12および図14と同様に、データの
読み出し期間において、第1のビット線対および第2の
ビット線対のプルアップ電圧を通常の電源電圧Vccよ
り高い電圧に昇圧させる制御をデータ電源供給部17に
行わせても良い。
ても、図10、図12および図14と同様に、データの
読み出し期間において、第1のビット線対および第2の
ビット線対のプルアップ電圧を通常の電源電圧Vccよ
り高い電圧に昇圧させる制御をデータ電源供給部17に
行わせても良い。
【0196】図16は、そのようなデータ電源供給部1
7の構成例を示す回路図であり、図16と、図10およ
び図15の同一符号は同一の構成要素を示している。図
16において、第1のビット線対は、p型MOSトラン
ジスタQp171およびp型MOSトランジスタQp1
72を介して昇圧電圧VccXに接続されるとともに、
p型MOSトランジスタQp173およびp型MOSト
ランジスタQp174を介して電源電圧Vccに接続さ
れる。また、第2のビット線対は、p型MOSトランジ
スタQp175およびp型MOSトランジスタQp17
6を介して昇圧電圧VccXに接続されるとともに、p
型MOSトランジスタQp177およびp型MOSトラ
ンジスタQp178を介して電源電圧Vccに接続され
る。そして、タイミング制御部171が生成するゲート
信号READ1およびゲート信号READ2に応じて、
データの読み出し期間に、p型MOSトランジスタQp
171、p型MOSトランジスタQp172、p型MO
SトランジスタQp175およびp型MOSトランジス
タQp176がオン状態、p型MOSトランジスタQp
173、p型MOSトランジスタQp174、p型MO
SトランジスタQp177およびp型MOSトランジス
タQp178がオフ状態となって、各ビット線対は昇圧
電圧VccXに接続される。データの保持期間には、p
型MOSトランジスタQp171、p型MOSトランジ
スタQp172、p型MOSトランジスタQp175お
よびp型MOSトランジスタQp176がオフ状態、p
型MOSトランジスタQp173、p型MOSトランジ
スタQp174、p型MOSトランジスタQp177お
よびp型MOSトランジスタQp178がオン状態とな
って、各ビット線対は電源電圧Vccに接続される。
7の構成例を示す回路図であり、図16と、図10およ
び図15の同一符号は同一の構成要素を示している。図
16において、第1のビット線対は、p型MOSトラン
ジスタQp171およびp型MOSトランジスタQp1
72を介して昇圧電圧VccXに接続されるとともに、
p型MOSトランジスタQp173およびp型MOSト
ランジスタQp174を介して電源電圧Vccに接続さ
れる。また、第2のビット線対は、p型MOSトランジ
スタQp175およびp型MOSトランジスタQp17
6を介して昇圧電圧VccXに接続されるとともに、p
型MOSトランジスタQp177およびp型MOSトラ
ンジスタQp178を介して電源電圧Vccに接続され
る。そして、タイミング制御部171が生成するゲート
信号READ1およびゲート信号READ2に応じて、
データの読み出し期間に、p型MOSトランジスタQp
171、p型MOSトランジスタQp172、p型MO
SトランジスタQp175およびp型MOSトランジス
タQp176がオン状態、p型MOSトランジスタQp
173、p型MOSトランジスタQp174、p型MO
SトランジスタQp177およびp型MOSトランジス
タQp178がオフ状態となって、各ビット線対は昇圧
電圧VccXに接続される。データの保持期間には、p
型MOSトランジスタQp171、p型MOSトランジ
スタQp172、p型MOSトランジスタQp175お
よびp型MOSトランジスタQp176がオフ状態、p
型MOSトランジスタQp173、p型MOSトランジ
スタQp174、p型MOSトランジスタQp177お
よびp型MOSトランジスタQp178がオン状態とな
って、各ビット線対は電源電圧Vccに接続される。
【0197】したがって、データ読み出し時におけるC
AMセルの電源電圧が見かけ上高くなり、SNMが増大
するので、CAMの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号READ1およびゲート信号RE
AD2のタイミングを図3bのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図4bのタイミングに設定することにより、
図3bのタイミングに比べて消費電力を低減させること
ができる。
AMセルの電源電圧が見かけ上高くなり、SNMが増大
するので、CAMの耐ノイズ性を向上させることができ
る。また、読み出し時におけるビット線対間の差動信号
の振幅が大きくなるので、読み出し時間を高速化でき
る。また、ゲート信号READ1およびゲート信号RE
AD2のタイミングを図3bのタイミングに設定するこ
とにより、メモリセルの記憶状態を確実に保持させるこ
とができ、図4bのタイミングに設定することにより、
図3bのタイミングに比べて消費電力を低減させること
ができる。
【0198】次に、図15に示す3値CAMセルを半導
体基板上に形成した場合の具体的な構造について、図1
7〜図22を参照して説明する。図17は、図15に示
す3値CAMセルの構造例を示す第1の平面図であり、
ゲート電極が形成される層の平面図である。図17にお
いて、符号MC1および符号MC2はメモリセルを、符
号A1〜符号A6および符号A1’〜符号A6’は活性
領域を、符号G1〜符号G7はゲート電極を、符号CT
は上層の配線層(第1配線層)と接続されるコンタクト
を、Wnはn型ウェルを、Wpはp型ウェルをそれぞれ
示している。その他、図15との同一符号は同一の構成
要素を示す。なお、図17〜図21の平面図において
は、活性領域の間を絶縁する素子分離領域や層間絶縁領
域について図示を省略している。
体基板上に形成した場合の具体的な構造について、図1
7〜図22を参照して説明する。図17は、図15に示
す3値CAMセルの構造例を示す第1の平面図であり、
ゲート電極が形成される層の平面図である。図17にお
いて、符号MC1および符号MC2はメモリセルを、符
号A1〜符号A6および符号A1’〜符号A6’は活性
領域を、符号G1〜符号G7はゲート電極を、符号CT
は上層の配線層(第1配線層)と接続されるコンタクト
を、Wnはn型ウェルを、Wpはp型ウェルをそれぞれ
示している。その他、図15との同一符号は同一の構成
要素を示す。なお、図17〜図21の平面図において
は、活性領域の間を絶縁する素子分離領域や層間絶縁領
域について図示を省略している。
【0199】図17に示すように、メモリセルの平面構
造は中心線X−X’に対して線対称になっている。すな
わち図17の例において、n型MOSトランジスタQn
401、n型MOSトランジスタQn402、p型MO
SトランジスタQp403およびp型MOSトランジス
タQp404からなる第1の記憶回路と、n型MOSト
ランジスタ409およびn型MOSトランジスタ411
の直列回路(第1の活性化回路)とが第1の回路を構成
しており、中心線X−X’に対して左側に形成される。
一方、n型MOSトランジスタQn405、n型MOS
トランジスタQn406、p型MOSトランジスタQp
407およびp型MOSトランジスタQp408からな
る第2の記憶回路と、n型MOSトランジスタ410お
よびn型MOSトランジスタ412の直列回路(第2の
活性化回路)とが第2の回路を構成しており、中心線X
−X’に対して右側に形成される。この第1の回路と第
2の回路とは、中心線X−X’に対して線対称な構造と
なるように形成される。なお、図17はゲート電極が形
成される層のみを示しているが、後述する上層の配線層
においても、この線対称な構造が維持される。
造は中心線X−X’に対して線対称になっている。すな
わち図17の例において、n型MOSトランジスタQn
401、n型MOSトランジスタQn402、p型MO
SトランジスタQp403およびp型MOSトランジス
タQp404からなる第1の記憶回路と、n型MOSト
ランジスタ409およびn型MOSトランジスタ411
の直列回路(第1の活性化回路)とが第1の回路を構成
しており、中心線X−X’に対して左側に形成される。
一方、n型MOSトランジスタQn405、n型MOS
トランジスタQn406、p型MOSトランジスタQp
407およびp型MOSトランジスタQp408からな
る第2の記憶回路と、n型MOSトランジスタ410お
よびn型MOSトランジスタ412の直列回路(第2の
活性化回路)とが第2の回路を構成しており、中心線X
−X’に対して右側に形成される。この第1の回路と第
2の回路とは、中心線X−X’に対して線対称な構造と
なるように形成される。なお、図17はゲート電極が形
成される層のみを示しているが、後述する上層の配線層
においても、この線対称な構造が維持される。
【0200】p型ウェルWp上の第1活性領域A1にお
いて、n型MOSトランジスタQn409およびn型M
OSトランジスタQn411が直列に形成される。ただ
し、n型MOSトランジスタQn409のドレインが中
心線X−X’側に形成される。また、この第1活性領域
A1と線対称な位置にある第1活性領域A1’におい
て、n型MOSトランジスタQn410およびn型MO
SトランジスタQn412が直列に形成される。ただ
し、n型MOSトランジスタQn410のドレインが中
心線X−X’側に形成される。図17の例において、n
型MOSトランジスタQn409のドレインとn型MO
SトランジスタQn410のドレインとが、中心線X−
X’上の共通の活性領域に形成される。
いて、n型MOSトランジスタQn409およびn型M
OSトランジスタQn411が直列に形成される。ただ
し、n型MOSトランジスタQn409のドレインが中
心線X−X’側に形成される。また、この第1活性領域
A1と線対称な位置にある第1活性領域A1’におい
て、n型MOSトランジスタQn410およびn型MO
SトランジスタQn412が直列に形成される。ただ
し、n型MOSトランジスタQn410のドレインが中
心線X−X’側に形成される。図17の例において、n
型MOSトランジスタQn409のドレインとn型MO
SトランジスタQn410のドレインとが、中心線X−
X’上の共通の活性領域に形成される。
【0201】p型ウェルWp上の第1活性領域A1と対
向した第2活性領域A2において、n型MOSトランジ
スタQn401が形成される。このn型MOSトランジ
スタQn401のソースとn型MOSトランジスタQn
411のソースとが、第3活性領域A3を介して接続さ
れる。また、第2活性領域A2と線対称な位置にある第
2活性領域A2’においてn型MOSトランジスタQn
406が形成され、このn型MOSトランジスタQn4
06のソースとn型MOSトランジスタQn412のソ
ースとが、第3活性領域A3と線対称な位置にある第3
活性領域A3’を介して接続される。
向した第2活性領域A2において、n型MOSトランジ
スタQn401が形成される。このn型MOSトランジ
スタQn401のソースとn型MOSトランジスタQn
411のソースとが、第3活性領域A3を介して接続さ
れる。また、第2活性領域A2と線対称な位置にある第
2活性領域A2’においてn型MOSトランジスタQn
406が形成され、このn型MOSトランジスタQn4
06のソースとn型MOSトランジスタQn412のソ
ースとが、第3活性領域A3と線対称な位置にある第3
活性領域A3’を介して接続される。
【0202】p型ウェルWp上の第2活性領域A2と対
向したn型ウェルWn上の第4活性領域A4において、
n型MOSトランジスタQn409と共通のゲート電極
G2(記憶ノードN402)を有したn型MOSトラン
ジスタQn402が形成される。また、第4活性領域A
4と線対称な位置にある第4活性領域A4’には、n型
MOSトランジスタQn410と共通のゲート電極G3
(記憶ノードN403)を有したn型MOSトランジス
タQn405が形成される。図17の例において、n型
MOSトランジスタQn402のソースとn型MOSト
ランジスタQn405のソースとが、中心線X−X’上
の共通の活性領域に形成される。
向したn型ウェルWn上の第4活性領域A4において、
n型MOSトランジスタQn409と共通のゲート電極
G2(記憶ノードN402)を有したn型MOSトラン
ジスタQn402が形成される。また、第4活性領域A
4と線対称な位置にある第4活性領域A4’には、n型
MOSトランジスタQn410と共通のゲート電極G3
(記憶ノードN403)を有したn型MOSトランジス
タQn405が形成される。図17の例において、n型
MOSトランジスタQn402のソースとn型MOSト
ランジスタQn405のソースとが、中心線X−X’上
の共通の活性領域に形成される。
【0203】p型ウェルWp上の第4活性領域と対向し
たn型ウェルWn上の第5活性領域A5において、p型
MOSトランジスタQp404が形成される。また、n
型ウェルWn上の第5活性領域A5と線対称な位置にあ
る第5活性領域A5’において、p型MOSトランジス
タQp407が形成される。
たn型ウェルWn上の第5活性領域A5において、p型
MOSトランジスタQp404が形成される。また、n
型ウェルWn上の第5活性領域A5と線対称な位置にあ
る第5活性領域A5’において、p型MOSトランジス
タQp407が形成される。
【0204】n型ウェルWn上の第5活性領域A5に対
向した第6活性領域A6において、p型MOSトランジ
スタQp404と共通のゲート電極G7(ワード線W
L)を有したp型MOSトランジスタQp403が形成
される。なお、図17の例において、第5活性領域A5
は第6活性領域A6に対して中心線X−X’側に位置し
ている。また、n型ウェルWn上の第6活性領域A6と
線対称な位置にある第6活性領域A6’において、p型
MOSトランジスタQp408が形成される。p型MO
SトランジスタQp407およびp型MOSトランジス
タQp408は、p型MOSトランジスタQp403お
よびp型MOSトランジスタQp404と共通のゲート
電極G7(ワード線WL)を有する。
向した第6活性領域A6において、p型MOSトランジ
スタQp404と共通のゲート電極G7(ワード線W
L)を有したp型MOSトランジスタQp403が形成
される。なお、図17の例において、第5活性領域A5
は第6活性領域A6に対して中心線X−X’側に位置し
ている。また、n型ウェルWn上の第6活性領域A6と
線対称な位置にある第6活性領域A6’において、p型
MOSトランジスタQp408が形成される。p型MO
SトランジスタQp407およびp型MOSトランジス
タQp408は、p型MOSトランジスタQp403お
よびp型MOSトランジスタQp404と共通のゲート
電極G7(ワード線WL)を有する。
【0205】図18は、図15に示す3値CAMセルの
構造例を示す第2の平面図であり、図17に示す基板層
の上層に形成される第1配線層の平面図である。図18
において、符号L11〜符号L19および符号L11’
〜符号L17’は第1配線層に形成される配線を、VA
1は第1配線層と第2配線層との間で配線を接続するビ
アを示す。その他、図15および図17との同一符号は
同一の構成要素を示す。
構造例を示す第2の平面図であり、図17に示す基板層
の上層に形成される第1配線層の平面図である。図18
において、符号L11〜符号L19および符号L11’
〜符号L17’は第1配線層に形成される配線を、VA
1は第1配線層と第2配線層との間で配線を接続するビ
アを示す。その他、図15および図17との同一符号は
同一の構成要素を示す。
【0206】n型MOSトランジスタQn401のドレ
インとn型MOSトランジスタQn402のゲート電極
G2(記憶ノードN402)とが、第1配線層の配線L
11(第1の配線)を介して接続される。また、n型M
OSトランジスタQn406のドレインとn型MOSト
ランジスタQn405のゲート電極G3(記憶ノードN
403)とが、配線L11と線対称な位置にある第1配
線層の配線L11’を介して接続される。
インとn型MOSトランジスタQn402のゲート電極
G2(記憶ノードN402)とが、第1配線層の配線L
11(第1の配線)を介して接続される。また、n型M
OSトランジスタQn406のドレインとn型MOSト
ランジスタQn405のゲート電極G3(記憶ノードN
403)とが、配線L11と線対称な位置にある第1配
線層の配線L11’を介して接続される。
【0207】n型MOSトランジスタQn401のゲー
ト電極G1(記憶ノードN401)と、n型MOSトラ
ンジスタQn402のドレインと、p型MOSトランジ
スタQp403のドレインとが、第1配線層の配線L1
2(第2の配線)を介して接続される。また、n型MO
SトランジスタQn406のゲート電極G4(記憶ノー
ドN404)と、n型MOSトランジスタQn405の
ドレインと、p型MOSトランジスタQp408のドレ
インとが、配線L12と線対称な位置にある第1配線層
の配線L12’を介して接続される。
ト電極G1(記憶ノードN401)と、n型MOSトラ
ンジスタQn402のドレインと、p型MOSトランジ
スタQp403のドレインとが、第1配線層の配線L1
2(第2の配線)を介して接続される。また、n型MO
SトランジスタQn406のゲート電極G4(記憶ノー
ドN404)と、n型MOSトランジスタQn405の
ドレインと、p型MOSトランジスタQp408のドレ
インとが、配線L12と線対称な位置にある第1配線層
の配線L12’を介して接続される。
【0208】n型MOSトランジスタQn402のゲー
ト電極G2(記憶ノードN402)とp型MOSトラン
ジスタQp404のドレインとが、第1配線層の配線L
13(第3の配線)を介して接続される。また、n型M
OSトランジスタQn405のゲート電極G3(記憶ノ
ードN403)とp型MOSトランジスタQp407の
ドレインとが、配線L13と線対称な位置にある配線L
13’を介して接続される。
ト電極G2(記憶ノードN402)とp型MOSトラン
ジスタQp404のドレインとが、第1配線層の配線L
13(第3の配線)を介して接続される。また、n型M
OSトランジスタQn405のゲート電極G3(記憶ノ
ードN403)とp型MOSトランジスタQp407の
ドレインとが、配線L13と線対称な位置にある配線L
13’を介して接続される。
【0209】第1配線層の配線L14は、第3活性領域
A3とコンタクトCTを介して接続される。配線L14
と線対称な位置にある配線L14’は、第3活性領域A
3’とコンタクトCTを介して接続される。第1配線層
の配線L15は、n型MOSトランジスタQn411の
ゲート電極G5(ノードN405)とコンタクトCTを
介して接続される。配線L15と線対称な位置にある配
線L15’は、n型MOSトランジスタQn412のゲ
ート電極G6(ノードN406)とコンタクトCTを介
して接続される。第1配線層の配線L16は、p型MO
SトランジスタQp403のソースとコンタクトCTを
介して接続される。配線L16と線対称な位置にある配
線L16’は、p型MOSトランジスタQp408のソ
ースとコンタクトCTを介して接続される。第1配線層
の配線L17は、p型MOSトランジスタQp404の
ソースとコンタクトCTを介して接続される。配線L1
7と線対称な位置にある配線L17’は、p型MOSト
ランジスタQp407のソースとコンタクトCTを介し
て接続される。第1配線層の配線L18は、n型MOS
トランジスタQn409およびn型MOSトランジスタ
Qn410のドレインと、コンタクトCTを介して接続
される。第1配線層の配線L19は、n型MOSトラン
ジスタQn402およびn型MOSトランジスタQn4
05のソースと、コンタクトCTを介して接続される。
A3とコンタクトCTを介して接続される。配線L14
と線対称な位置にある配線L14’は、第3活性領域A
3’とコンタクトCTを介して接続される。第1配線層
の配線L15は、n型MOSトランジスタQn411の
ゲート電極G5(ノードN405)とコンタクトCTを
介して接続される。配線L15と線対称な位置にある配
線L15’は、n型MOSトランジスタQn412のゲ
ート電極G6(ノードN406)とコンタクトCTを介
して接続される。第1配線層の配線L16は、p型MO
SトランジスタQp403のソースとコンタクトCTを
介して接続される。配線L16と線対称な位置にある配
線L16’は、p型MOSトランジスタQp408のソ
ースとコンタクトCTを介して接続される。第1配線層
の配線L17は、p型MOSトランジスタQp404の
ソースとコンタクトCTを介して接続される。配線L1
7と線対称な位置にある配線L17’は、p型MOSト
ランジスタQp407のソースとコンタクトCTを介し
て接続される。第1配線層の配線L18は、n型MOS
トランジスタQn409およびn型MOSトランジスタ
Qn410のドレインと、コンタクトCTを介して接続
される。第1配線層の配線L19は、n型MOSトラン
ジスタQn402およびn型MOSトランジスタQn4
05のソースと、コンタクトCTを介して接続される。
【0210】図19は、図15に示す3値CAMセルの
構造例を示す第3の平面図であり、図18に示す第1配
線層の上層に形成される第2配線層の平面図である。図
19において、符号L21〜符号L25および符号L2
3’〜符号L25’は第2配線層に形成される配線を、
VA2は第2配線層と第3配線層との間で配線を接続す
るビアを示す。その他、図15、図17および図18と
の同一符号は同一の構成要素を示している。
構造例を示す第3の平面図であり、図18に示す第1配
線層の上層に形成される第2配線層の平面図である。図
19において、符号L21〜符号L25および符号L2
3’〜符号L25’は第2配線層に形成される配線を、
VA2は第2配線層と第3配線層との間で配線を接続す
るビアを示す。その他、図15、図17および図18と
の同一符号は同一の構成要素を示している。
【0211】第1配線層の配線L18が、ビアVA1を
介して、中心線X−X’に対して垂直な方向に延びる第
2配線層の配線L22(不一致検出線ML)に接続され
る。すなわち、n型MOSトランジスタQn409およ
びn型MOSトランジスタQn410のドレインが、コ
ンタクトCT、配線L18およびビアVA1を介して不
一致検出線MLに接続される。
介して、中心線X−X’に対して垂直な方向に延びる第
2配線層の配線L22(不一致検出線ML)に接続され
る。すなわち、n型MOSトランジスタQn409およ
びn型MOSトランジスタQn410のドレインが、コ
ンタクトCT、配線L18およびビアVA1を介して不
一致検出線MLに接続される。
【0212】第1配線層の配線L14、配線L14’、
および配線L19が、ビアVA1を介して第2配線層の
L21(基準電位Vss)に接続される。すなわち、n
型MOSトランジスタQn401およびn型MOSトラ
ンジスタQn411のソースが、コンタクトCT、配線
L14およびビアVA1を介して基準電位Vssに接続
される。n型MOSトランジスタQn406およびn型
MOSトランジスタQn412のソースが、コンタクト
CT、配線L14’およびビアVA1を介して基準電位
Vssに接続される。n型MOSトランジスタQn40
2およびn型MOSトランジスタQn405のソース
が、コンタクトCT、配線L19およびビアVA1を介
して基準電位Vssに接続される。
および配線L19が、ビアVA1を介して第2配線層の
L21(基準電位Vss)に接続される。すなわち、n
型MOSトランジスタQn401およびn型MOSトラ
ンジスタQn411のソースが、コンタクトCT、配線
L14およびビアVA1を介して基準電位Vssに接続
される。n型MOSトランジスタQn406およびn型
MOSトランジスタQn412のソースが、コンタクト
CT、配線L14’およびビアVA1を介して基準電位
Vssに接続される。n型MOSトランジスタQn40
2およびn型MOSトランジスタQn405のソース
が、コンタクトCT、配線L19およびビアVA1を介
して基準電位Vssに接続される。
【0213】第2配線層の配線L23は、ビアVA1を
介して第1配線層の配線L15と接続される。配線L2
3と線対称な位置にある配線L23’は、ビアVA1を
介して第1配線層の配線L15’と接続される。第2配
線層の配線L24は、ビアVA1を介して第1配線層の
配線L16と接続される。配線L24と線対称な位置に
ある配線L24’は、ビアVA1を介して第1配線層の
配線L16’と接続される。第2配線層の配線L25
は、ビアVA1を介して第1配線層の配線L17と接続
される。配線L24と線対称な位置にある配線L25’
は、ビアVA1を介して第1配線層の配線L17’と接
続される。
介して第1配線層の配線L15と接続される。配線L2
3と線対称な位置にある配線L23’は、ビアVA1を
介して第1配線層の配線L15’と接続される。第2配
線層の配線L24は、ビアVA1を介して第1配線層の
配線L16と接続される。配線L24と線対称な位置に
ある配線L24’は、ビアVA1を介して第1配線層の
配線L16’と接続される。第2配線層の配線L25
は、ビアVA1を介して第1配線層の配線L17と接続
される。配線L24と線対称な位置にある配線L25’
は、ビアVA1を介して第1配線層の配線L17’と接
続される。
【0214】図20は、図15に示す3値CAMセルの
構造例を示す第4の平面図であり、図19に示す第2配
線層の上層に形成される第3配線層の平面図である。図
20において、符号L31〜符号L34、符号L33’
および符号L34’は第3配線層に形成される配線を、
VA3は第3配線層と第4配線層との間で配線を接続す
るビアを示す。その他、図15、図17ないし図19と
の同一符号は同一の構成要素を示している。
構造例を示す第4の平面図であり、図19に示す第2配
線層の上層に形成される第3配線層の平面図である。図
20において、符号L31〜符号L34、符号L33’
および符号L34’は第3配線層に形成される配線を、
VA3は第3配線層と第4配線層との間で配線を接続す
るビアを示す。その他、図15、図17ないし図19と
の同一符号は同一の構成要素を示している。
【0215】中心線X−X’に対して平行な方向に延び
る第3配線層の配線L31(検索データ線SD)は、ビ
アVA2を介して第2配線層の配線L23と接続され
る。すなわち、n型MOSトランジスタQn411のゲ
ート電極G5(ノードN405)が、コンタクトCT、
配線L15、ビアVA1、配線L23およびビアVA2
を介して、検索データ線SDと接続される。また、配線
L31(検索データ線SD)と線対称な配線L32(検
索データ線/SD)は、ビアVA2を介して第2配線層
の配線L23’と接続される。すなわち、n型MOSト
ランジスタQn412のゲート電極G6(ノードN40
6)が、コンタクトCT、配線L15’、ビアVA1、
配線L23’およびビアVA2を介して、検索データ線
/SDと接続される。
る第3配線層の配線L31(検索データ線SD)は、ビ
アVA2を介して第2配線層の配線L23と接続され
る。すなわち、n型MOSトランジスタQn411のゲ
ート電極G5(ノードN405)が、コンタクトCT、
配線L15、ビアVA1、配線L23およびビアVA2
を介して、検索データ線SDと接続される。また、配線
L31(検索データ線SD)と線対称な配線L32(検
索データ線/SD)は、ビアVA2を介して第2配線層
の配線L23’と接続される。すなわち、n型MOSト
ランジスタQn412のゲート電極G6(ノードN40
6)が、コンタクトCT、配線L15’、ビアVA1、
配線L23’およびビアVA2を介して、検索データ線
/SDと接続される。
【0216】第3配線層の配線L33は、ビアVA2を
介して第2配線層の配線L25と接続される。配線L3
3と線対称な位置にある配線L33’は、ビアVA2を
介して第2配線層の配線L25’と接続される。第3配
線層の配線L34は、ビアVA2を介して第2配線層の
配線L24と接続される。配線L34と線対称な位置に
ある配線L34’は、ビアVA2を介して第2配線層の
配線L24’と接続される。
介して第2配線層の配線L25と接続される。配線L3
3と線対称な位置にある配線L33’は、ビアVA2を
介して第2配線層の配線L25’と接続される。第3配
線層の配線L34は、ビアVA2を介して第2配線層の
配線L24と接続される。配線L34と線対称な位置に
ある配線L34’は、ビアVA2を介して第2配線層の
配線L24’と接続される。
【0217】図21は、図15に示す3値CAMセルの
構造例を示す第5の平面図であり、図20に示す第3配
線層の上層に形成される第4配線層の平面図である。図
21において、符号L41〜符号L44は第4配線層に
形成される配線を示す。その他、図15、図17ないし
図20と同一符号は同一の構成要素を示している。
構造例を示す第5の平面図であり、図20に示す第3配
線層の上層に形成される第4配線層の平面図である。図
21において、符号L41〜符号L44は第4配線層に
形成される配線を示す。その他、図15、図17ないし
図20と同一符号は同一の構成要素を示している。
【0218】中心線X−X’に対して平行な方向に延び
る第4層配線の配線L41(ビット線BL1)は、ビア
VA3を介して第3配線層の配線L34と接続される。
すなわち、p型MOSトランジスタQp403のソース
が、コンタクトCT、配線L16、ビアVA1、配線L
24、ビアVA2、配線L34およびビアVA3を介し
て、ビット線BL1と接続される。配線L41(ビット
線BL1)と線対称な配線L44(ビット線/BL2)
は、ビアVA3を介して第3配線層の配線L34’と接
続される。すなわち、p型MOSトランジスタQp40
8のソースが、コンタクトCT、配線L16’、ビアV
A1、配線L24’、ビアVA2、配線L34’および
ビアVA3を介して、ビット線/BL2と接続される。
る第4層配線の配線L41(ビット線BL1)は、ビア
VA3を介して第3配線層の配線L34と接続される。
すなわち、p型MOSトランジスタQp403のソース
が、コンタクトCT、配線L16、ビアVA1、配線L
24、ビアVA2、配線L34およびビアVA3を介し
て、ビット線BL1と接続される。配線L41(ビット
線BL1)と線対称な配線L44(ビット線/BL2)
は、ビアVA3を介して第3配線層の配線L34’と接
続される。すなわち、p型MOSトランジスタQp40
8のソースが、コンタクトCT、配線L16’、ビアV
A1、配線L24’、ビアVA2、配線L34’および
ビアVA3を介して、ビット線/BL2と接続される。
【0219】中心線X−X’に対して平行な方向に延び
る第4層配線の配線L42(ビット線/BL1)は、ビ
アVA3を介して第3配線層の配線L33と接続され
る。すなわち、p型MOSトランジスタQp404のソ
ースが、コンタクトCT、配線L17、ビアVA1、配
線L25、ビアVA2、配線L33およびビアVA3を
介して、ビット線/BL1と接続される。配線L42
(ビット線/BL1)と線対称な配線L43(ビット線
BL2)は、ビアVA3を介して第3配線層の配線L3
3’と接続される。すなわち、p型MOSトランジスタ
Qp407のソースが、コンタクトCT、配線L1
7’、ビアVA1、配線L25’、ビアVA2、配線L
33’およびビアVA3を介して、ビット線BL2と接
続される。
る第4層配線の配線L42(ビット線/BL1)は、ビ
アVA3を介して第3配線層の配線L33と接続され
る。すなわち、p型MOSトランジスタQp404のソ
ースが、コンタクトCT、配線L17、ビアVA1、配
線L25、ビアVA2、配線L33およびビアVA3を
介して、ビット線/BL1と接続される。配線L42
(ビット線/BL1)と線対称な配線L43(ビット線
BL2)は、ビアVA3を介して第3配線層の配線L3
3’と接続される。すなわち、p型MOSトランジスタ
Qp407のソースが、コンタクトCT、配線L1
7’、ビアVA1、配線L25’、ビアVA2、配線L
33’およびビアVA3を介して、ビット線BL2と接
続される。
【0220】以上説明したように、図17〜図21の平
面図に示した構造を有する3値CAMセルは、4層以上
の配線層を持つ一般的な半導体製造プロセスを用いて製
造可能である。また、共通のビット線対に接続されるメ
モリセルMC1とメモリセルMC2の構造を比較する
と、図19の第2配線層および図20の第3配線層を除
く他の配線層において、互いの境界線に対して線対称な
構造を有していることが分かる。したがって、例えば図
22に示すように、メモリセルMC1とメモリセルMC
2とを2つペアにすることによって、周期的な構造を有
するメモリセルアレイを容易に構成することができる。
面図に示した構造を有する3値CAMセルは、4層以上
の配線層を持つ一般的な半導体製造プロセスを用いて製
造可能である。また、共通のビット線対に接続されるメ
モリセルMC1とメモリセルMC2の構造を比較する
と、図19の第2配線層および図20の第3配線層を除
く他の配線層において、互いの境界線に対して線対称な
構造を有していることが分かる。したがって、例えば図
22に示すように、メモリセルMC1とメモリセルMC
2とを2つペアにすることによって、周期的な構造を有
するメモリセルアレイを容易に構成することができる。
【0221】なお、本発明は上述した実施形態に限定さ
れない。すなわち、各実施形態において示した回路図等
は本発明を説明するための一例に過ぎず、他の種々の回
路によっても本発明は実施可能である。例えば、各図に
おいて示すMOSトランジスタを、バイポーラトランジ
スタなどの他の様々なトランジスタに置き換えても良
い。
れない。すなわち、各実施形態において示した回路図等
は本発明を説明するための一例に過ぎず、他の種々の回
路によっても本発明は実施可能である。例えば、各図に
おいて示すMOSトランジスタを、バイポーラトランジ
スタなどの他の様々なトランジスタに置き換えても良
い。
【0222】また、図3および図4に示すタイミング制
御部41の例では、データの読み出し開始時および終了
時に、p型MOSトランジスタQp11およびp型MO
SトランジスタQp12と、p型MOSトランジスタQ
p13およびp型MOSトランジスタQp14とがとも
にオン状態またはオフ状態となる期間を設ける場合を例
として示しているが、本発明はこの例に限定されない。
例えば、このオン状態またはオフ状態になる期間を設け
ずに、これらのトランジスタが同時に切り換わるように
タイミング制御部5を構成しても良い。
御部41の例では、データの読み出し開始時および終了
時に、p型MOSトランジスタQp11およびp型MO
SトランジスタQp12と、p型MOSトランジスタQ
p13およびp型MOSトランジスタQp14とがとも
にオン状態またはオフ状態となる期間を設ける場合を例
として示しているが、本発明はこの例に限定されない。
例えば、このオン状態またはオフ状態になる期間を設け
ずに、これらのトランジスタが同時に切り換わるように
タイミング制御部5を構成しても良い。
【0223】また、ビット線対を昇圧するための電圧
は、図2のビット線電圧制御部4に昇圧回路を設けて、
この昇圧回路によって電源電圧Vccを昇圧電圧Vcc
Xに昇圧させても良いし、あるいはこれらを半導体記憶
装置の外部から供給させても良い。
は、図2のビット線電圧制御部4に昇圧回路を設けて、
この昇圧回路によって電源電圧Vccを昇圧電圧Vcc
Xに昇圧させても良いし、あるいはこれらを半導体記憶
装置の外部から供給させても良い。
【0224】
【発明の効果】本発明によれば、第1に、電源の低電圧
化にともなう、4トランジスタ型SRAMセルのスタテ
ィック・ノイズマージンの低下を抑制できる。第2に、
従来の連想メモリに比べて回路の集積度を向上できる。
化にともなう、4トランジスタ型SRAMセルのスタテ
ィック・ノイズマージンの低下を抑制できる。第2に、
従来の連想メモリに比べて回路の集積度を向上できる。
【図1】本発明の第1の実施形態に係るSRAMの構成
例を示す概略的な図である。
例を示す概略的な図である。
【図2】図1に示すSRAMのビット線電圧制御部およ
びメモリセルの構成例を示す図である。
びメモリセルの構成例を示す図である。
【図3】図2に示すビット線電圧制御部のタイミング制
御回路およびタイミングチャートの一例を示す第1の図
である。
御回路およびタイミングチャートの一例を示す第1の図
である。
【図4】図2に示すビット線電圧制御部のタイミング制
御回路およびタイミングチャートの一例を示す第2の図
である。
御回路およびタイミングチャートの一例を示す第2の図
である。
【図5】6トランジスタ型のメモリセルにおけるSNM
の評価回路およびバタフライプロットの例を示す図であ
る。
の評価回路およびバタフライプロットの例を示す図であ
る。
【図6】4トランジスタ型のメモリセルにおけるSNM
の評価回路およびバタフライプロットの例を示す図であ
る。
の評価回路およびバタフライプロットの例を示す図であ
る。
【図7】電源電圧Vccに応じたSNMの変化の例を示
す図である。
す図である。
【図8】本発明の第2の実施形態〜第5の実施形態に係
る連想メモリの一構成例を示す概略的なブロック図であ
る。
る連想メモリの一構成例を示す概略的なブロック図であ
る。
【図9】本発明の第2の実施形態に係る2値CAMセル
の構成例を示す回路図である。
の構成例を示す回路図である。
【図10】図9に示す2値CAMセルの各ビット線に電
源を供給するデータ電源供給部の構成例を示す回路図で
ある。
源を供給するデータ電源供給部の構成例を示す回路図で
ある。
【図11】本発明の第2の実施形態に係る2値CAMセ
ルの構成例を示す回路図である。
ルの構成例を示す回路図である。
【図12】図11に示す2値CAMセルの各ビット線に
電源を供給するデータ電源供給部の構成例を示す回路図
である。
電源を供給するデータ電源供給部の構成例を示す回路図
である。
【図13】本発明の第3の実施形態に係る3値CAMセ
ルの構成例を示す回路図である。
ルの構成例を示す回路図である。
【図14】図13に示す3値CAMセルの各ビット線に
電源を供給するデータ電源供給部の構成例を示す回路図
である。
電源を供給するデータ電源供給部の構成例を示す回路図
である。
【図15】本発明の第4の実施形態に係る3値CAMセ
ルの構成例を示す回路図である。
ルの構成例を示す回路図である。
【図16】図15に示す3値CAMセルの各ビット線に
電源を供給するデータ電源供給部の構成例を示す回路図
である。
電源を供給するデータ電源供給部の構成例を示す回路図
である。
【図17】図15に示す3値CAMセルの構造例を示す
第1の平面図である。
第1の平面図である。
【図18】図15に示す3値CAMセルの構造例を示す
第2の平面図である。
第2の平面図である。
【図19】図15に示す3値CAMセルの構造例を示す
第3の平面図である。
第3の平面図である。
【図20】図15に示す3値CAMセルの構造例を示す
第4の平面図である。
第4の平面図である。
【図21】図15に示す3値CAMセルの構造例を示す
第5の平面図である。
第5の平面図である。
【図22】図17ないし図21に示した構造を有する3
値CAMセルによってメモリセルアレイを構成する例を
示す図である。
値CAMセルによってメモリセルアレイを構成する例を
示す図である。
【図23】6トランジスタ型のSRAMセルを示す回路
図である。
図である。
【図24】4トランジスタ型のSRAMセルを示す回路
図である。
図である。
【図25】SRAM型の記憶回路を有する従来の2値C
AMセルの構成例を示す回路図である。
AMセルの構成例を示す回路図である。
【図26】SRAM型の記憶回路を有する従来の2値C
AMセルの他の構成例を示す回路図である。
AMセルの他の構成例を示す回路図である。
【図27】SRAM型の記憶回路を有する従来の3値C
AMセルの構成例を示す回路図である。
AMセルの構成例を示す回路図である。
1…制御部、2…行デコード部、3…データ入出力部、
4…ビット線電圧制御部、41…昇圧部、MA…メモリ
セルアレイ、MC11〜MCmk…メモリセル、W1〜Wm
…ワード線、Qp1〜Qp408…p型MOSトランジ
スタ、Qn1〜Qn412…n型MOSトランジスタ、
R…抵抗、b1〜bk…ビット線、b1B〜bkB…反
転ビット線、11…アドレス制御部、12…CAMセル
アレイ、13…データ入出力部、14…検索結果レジス
タ、15…プライオリティエンコーダ、16…アドレス
電源供給部、17…データ電源供給部、WL,WLa,
WLb…ワード線、BL,/BL,BL1,/BL1,
BL2,/BL2…ビット線、SD,/SD…検索デー
タ線、ML…不一致検出線。
4…ビット線電圧制御部、41…昇圧部、MA…メモリ
セルアレイ、MC11〜MCmk…メモリセル、W1〜Wm
…ワード線、Qp1〜Qp408…p型MOSトランジ
スタ、Qn1〜Qn412…n型MOSトランジスタ、
R…抵抗、b1〜bk…ビット線、b1B〜bkB…反
転ビット線、11…アドレス制御部、12…CAMセル
アレイ、13…データ入出力部、14…検索結果レジス
タ、15…プライオリティエンコーダ、16…アドレス
電源供給部、17…データ電源供給部、WL,WLa,
WLb…ワード線、BL,/BL,BL1,/BL1,
BL2,/BL2…ビット線、SD,/SD…検索デー
タ線、ML…不一致検出線。
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フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
G11C 15/04 601 H01L 27/10 381
631 G11C 11/40 301
H01L 21/8244 11/34 Z
27/11
Fターム(参考) 5B015 HH01 JJ12 JJ37 KA13 KA35
KA38 KB92 PP02 QQ03
5F083 BS25 GA09 GA11 LA01 ZA21
Claims (47)
- 【請求項1】 第1の記憶ノードおよび第2の記憶ノー
ドと、上記第1の記憶ノードに制御端子が接続され、上
記第2の記憶ノードと基準電位との間に入出力端子が接
続された第1のトランジスタと、上記第2の記憶ノード
に制御端子が接続され、上記第1の記憶ノードと上記基
準電位との間に入出力端子が接続された第2のトランジ
スタと、上記第1の記憶ノードと第1のビット線との間
に入出力端子が接続され、ワード線に制御端子が接続さ
れた第3のトランジスタと、上記第2の記憶ノードと第
2のビット線との間に入出力端子が接続され、上記ワー
ド線に制御端子が接続された第4のトランジスタとを有
する半導体記憶装置の記憶データの読み出し方法であっ
て、 上記記憶データの保持期間において、上記第1のビット
線および上記第2のビット線に第1の電圧を印加し、 上記記憶データの読み出し時において、上記ワード線を
活性化し、上記第1のビット線および上記第2のビット
線に上記第1の電圧より高い第2の電圧を印加する記憶
データの読み出し方法。 - 【請求項2】 上記記憶データの保持期間において、上
記第1の電圧の供給端子を上記第1のビット線および上
記第2のビット線に接続するとともに、上記第2の電圧
の供給端子を上記第1のビット線および上記第2のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第2の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続し、当該接続後に、上記第1の電圧の供
給端子を上記第1のビット線および上記第2のビット線
から切り離し、 上記記憶データの読み出し終了時において、上記第1の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続し、当該接続後に、上記第2の電圧の供
給端子を上記第1のビット線および上記第2のビット線
から切り離す、請求項1に記載の記憶データの読み出し
方法。 - 【請求項3】 上記記憶データの保持期間において、上
記第1の電圧の供給端子を上記第1のビット線および上
記第2のビット線に接続するとともに、上記第2の電圧
の供給端子を上記第1のビット線および上記第2のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第1の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線から切り離し、当該切り離し後に、上記第2の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続し、 上記記憶データの読み出し終了時において、上記第2の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線から切り離し、当該切り離し後に、上記第1の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続する、 請求項1に記載の記憶データの読み出し方法。 - 【請求項4】 マトリクス状に配列された複数のメモリ
セルと、上記マトリクスの同一行のメモリセルに接続さ
れる複数のワード線と、上記マトリクスの同一列のメモ
リセルに接続される複数の第1のビット線および第2の
ビット線とを有し、上記メモリセルは、第1の記憶ノー
ドおよび第2の記憶ノードと、上記第1の記憶ノードに
制御端子が接続され、上記第2の記憶ノードと基準電位
との間に入出力端子が接続された第1のトランジスタ
と、上記第2の記憶ノードに制御端子が接続され、上記
第1の記憶ノードと上記基準電位との間に入出力端子が
接続された第2のトランジスタと、上記第1の記憶ノー
ドと第1のビット線との間に入出力端子が接続され、ワ
ード線に制御端子が接続された第3のトランジスタと、
上記第2の記憶ノードと第2のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第4のトランジスタとを含む半導体記憶装置の記憶デー
タの読み出し方法であって、 上記記憶データの保持期間において、上記第1のビット
線および上記第2のビット線に第1の電圧を印加し、 上記記憶データの読み出し時において、上記複数のワー
ド線の少なくとも1つを活性化し、上記第1のビット線
および上記第2のビット線に上記第1の電圧より高い第
2の電圧を印加する記憶データの読み出し方法。 - 【請求項5】 上記記憶データの保持期間において、上
記第1の電圧の供給端子を上記第1のビット線および上
記第2のビット線に接続するとともに、上記第2の電圧
の供給端子を上記第1のビット線および上記第2のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第2の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続し、当該接続後に、上記第1の電圧の供
給端子を上記第1のビット線および上記第2のビット線
から切り離し、 上記記憶データの読み出し終了時において、上記第1の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続し、当該接続後に、上記第2の電圧の供
給端子を上記第1のビット線および上記第2のビット線
から切り離す、請求項4に記載の記憶データの読み出し
方法。 - 【請求項6】 上記記憶データの保持期間において、上
記第1の電圧の供給端子を上記第1のビット線および上
記第2のビット線に接続するとともに、上記第2の電圧
の供給端子を上記第1のビット線および上記第2のビッ
ト線から切り離し、 上記記憶データの読み出し開始時において、上記第1の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線から切り離し、当該切り離し後に、上記第2の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続し、 上記記憶データの読み出し終了時において、上記第2の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線から切り離し、当該切り離し後に、上記第1の
電圧の供給端子を上記第1のビット線および上記第2の
ビット線に接続する、 請求項4に記載の記憶データの読み出し方法。 - 【請求項7】 第1の記憶ノードおよび第2の記憶ノー
ドと、 上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第1
の記憶ノードと上記基準電位との間に入出力端子が接続
された第2のトランジスタと、 上記第1の記憶ノードと第1のビット線との間に入出力
端子が接続され、ワード線に制御端子が接続された第3
のトランジスタと、 上記第2の記憶ノードと第2のビット線との間に入出力
端子が接続され、上記ワード線に制御端子が接続された
第4のトランジスタと、 上記記憶データの保持期間において、上記第1のビット
線および上記第2のビット線に第1の電圧を印加し、上
記記憶データの読み出し時において、上記ワード線を活
性化し、上記第1のビット線および上記第2のビット線
に上記第1の電圧より高い第2の電圧を印加する制御回
路とを有する半導体記憶装置。 - 【請求項8】 上記制御回路は上記第1の電圧を供給す
る第1の端子と、 上記第2の電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子を上記第1のビット線お
よび上記第2のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを接続し、当該
接続後に、上記第1の端子と上記第1のビット線および
上記第2のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第1の端子と上記第1のビ
ット線および上記第2のビット線とを接続し、当該接続
後に、上記第2の端子と上記第1のビット線および上記
第2のビット線とを切り離す記第1の制御信号および上
記第2の制御信号を生成するスイッチ制御回路とを含
む、 請求項7に記載の半導体記憶装置。 - 【請求項9】 上記制御回路は上記第1の電圧を供給す
る第1の端子と、 上記第2の電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子を上記第1のビット線お
よび上記第2のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第1の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第2の端子と上記第1のビット線
および上記第2のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第1の端子と上記第1のビット線
および上記第2のビット線とを接続する上記第1の制御
信号および上記第2の制御信号を生成するスイッチ制御
回路とを含む、 請求項7に記載の半導体記憶装置。 - 【請求項10】 上記第1のトランジスタおよび上記第
2のトランジスタは、n形電界効果トランジスタであ
り、 上記第3のトランジスタおよび上記第4のトランジスタ
は、p形電界効果トランジスタである、 請求項7に記載の半導体記憶装置。 - 【請求項11】 上記第3のトランジスタおよび上記第
4のトランジスタは、上記第1のトランジスタおよび上
記第2のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項7に記載の半導体記憶装置。 - 【請求項12】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続される複数
のワード線と、 上記マトリクスの同一列のメモリセルに接続される複数
の第1のビット線および第2のビット線と、 上記記憶データの保持期間において、上記第1のビット
線および上記第2のビット線に第1の電圧を印加し、上
記記憶データの読み出し時において、上記複数のワード
線の少なくとも1つを活性化し、上記第1のビット線お
よび上記第2のビット線に上記第1の電圧より高い第2
の電圧を印加する制御回路とを有し、 上記メモリセルは、 第1の記憶ノードおよび第2の記憶ノードと、 上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第1
の記憶ノードと上記基準電位との間に入出力端子が接続
された第2のトランジスタと、 上記第1の記憶ノードと、上記第1のビット線との間に
入出力端子が接続され、上記ワード線に制御端子が接続
された第3のトランジスタと、 上記第2の記憶ノードと、上記第2のビット線との間に
入出力端子が接続され、上記ワード線に制御端子が接続
された第4のトランジスタとを含む、 半導体記憶装置。 - 【請求項13】 上記制御回路は上記第1の電圧を供給
する第1の端子と、 上記第2の電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子を上記第1のビット線お
よび上記第2のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを接続し、当該
接続後に、上記第1の端子と上記第1のビット線および
上記第2のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第1の端子と上記第1のビ
ット線および上記第2のビット線とを接続し、当該接続
後に、上記第2の端子と上記第1のビット線および上記
第2のビット線とを切り離す上記第1の制御信号および
上記第2の制御信号を生成するスイッチ制御回路とを含
む、請求項12に記載の半導体記憶装置。 - 【請求項14】 上記制御回路は上記第1の電圧を供給
する第1の端子と、 上記第2の電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子を上記第1のビット線お
よび上記第2のビット線から切り離し、上記記憶データ
の読み出し開始時において、上記第1の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第2の端子と上記第1のビット線
および上記第2のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第1の端子と上記第1のビット線
および上記第2のビット線とを接続する上記第1の制御
信号および上記第2の制御信号を生成するスイッチ制御
回路とを含む、 請求項12に記載の半導体記憶装置。 - 【請求項15】 上記第1のトランジスタおよび上記第
2のトランジスタは、n形電界効果トランジスタであ
り、 上記第3のトランジスタおよび上記第4のトランジスタ
は、p形電界効果トランジスタである、 請求項12に記載の半導体記憶装置。 - 【請求項16】 上記第3のトランジスタおよび上記第
4のトランジスタは、上記第1のトランジスタおよび上
記第2のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項12に記載の半導体記憶装置。 - 【請求項17】 第1の記憶ノードおよび第2の記憶ノ
ードと、 上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第1
の記憶ノードと上記基準電位との間に入出力端子が接続
された第2のトランジスタと、 上記第1の記憶ノードに対するアクセスを制御する第3
のトランジスタと、 上記第2の記憶ノードに対するアクセスを制御する第4
のトランジスタと、 上記第1の記憶ノードおよび上記第2の記憶ノードのレ
ベルに応じた記憶データと、入力される検索データとの
不一致を判定する不一致判定回路と、 上記記憶データを保持する期間において上記第3のトラ
ンジスタおよび上記第4のトランジスタを非導通状態に
設定するとともに、上記第1の記憶ノードおよび上記第
2の記憶ノードに、上記第3のトランジスタまたは上記
第4のトランジスタを介して記憶データ保持電圧を印加
する制御回路とを有する半導体記憶装置。 - 【請求項18】 上記第3のトランジスタおよび上記第
4のトランジスタは、上記第1のトランジスタおよび上
記第2のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項17に記載の半導体記憶装置。 - 【請求項19】 上記制御回路は、上記記憶データの読
み出し期間において上記第3のトランジスタおよび上記
第4のトランジスタを導通状態に設定するとともに、上
記第1の記憶ノードおよび上記第2の記憶ノードに、上
記第3のトランジスタまたは上記第4のトランジスタを
介して、上記記憶データ保持電圧より高い読み出し電圧
を印加する、 請求項17に記載の半導体記憶装置。 - 【請求項20】 上記第3のトランジスタを介して上記
第1の記憶ノードに接続される第1のビット線と、 上記第4のトランジスタを介して上記第2の記憶ノード
に接続される第2のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第1の端子と、 上記読み出し電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子と上記第1のビット線お
よび上記第2のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを接続し、当該
接続後に、上記第1の端子と上記第1のビット線および
上記第2のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第1の端子と上記第1のビ
ット線および上記第2のビット線とを接続し、当該接続
後に、上記第2の端子と上記第1のビット線および上記
第2のビット線とを切り離す上記第1の制御信号および
上記第2の制御信号を生成するスイッチ制御回路とを含
む、 請求項19に記載の半導体記憶装置。 - 【請求項21】 上記第3のトランジスタを介して上記
第1の記憶ノードに接続される第1のビット線と、 上記第4のトランジスタを介して上記第2の記憶ノード
に接続される第2のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第1の端子と、 上記読み出し電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子と上記第1のビット線お
よび上記第2のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第1の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第2の端子と上記第1のビット線
および上記第2のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第1の端子と上記第1のビット線
および上記第2のビット線とを接続する上記第1の制御
信号および上記第2の制御信号を生成するスイッチ制御
回路とを含む、 請求項19に記載の半導体記憶装置。 - 【請求項22】 上記第3のトランジスタを介して上記
第1の記憶ノードに接続される第1のビット線と、 上記第4のトランジスタを介して上記第2の記憶ノード
に接続される第2のビット線と、 不一致検出線と、 上記不一致検出線に電圧を供給する不一致検出線電圧供
給回路とを有し、 上記不一致判定回路は、 第3のノードと、 上記第2の記憶ノードに制御端子が接続され、上記第3
のノードと上記第1のビット線との間に入出力端子が接
続された第5のトランジスタと、 上記第1の記憶ノードに制御端子が接続され、上記第3
のノードと上記第2のビット線との間に入出力端子が接
続された第6のトランジスタと、 上記第3のノードに制御端子が接続され、上記不一致検
出線と基準電位との間に入出力端子が接続された第7の
トランジスタとを含み、 上記制御回路は、上記記憶データと上記検索データとの
不一致を検出する期間において、上記第3のトランジス
タおよび上記第4のトランジスタを非導通状態に設定す
るとともに、上記第1のビット線および上記第2のビッ
ト線に上記検索データに応じた電圧を印加する、 請求項17に記載の半導体記憶装置。 - 【請求項23】 上記第3のトランジスタを介して上記
第1の記憶ノードに接続される第1のビット線と、 上記第4のトランジスタを介して上記第2の記憶ノード
に接続される第2のビット線と、 不一致検出線と、 上記不一致検出線に電流を供給する不一致検出線電流供
給回路とを有し、 上記不一致判定回路は、 第3のノードと、 上記第1の記憶ノードに制御端子が接続され、上記第3
のノードと上記第1のビット線との間に入出力端子が接
続された第5のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第3
のノードと上記第2のビット線との間に入出力端子が接
続された第6のトランジスタと、 上記第3のノードに制御端子が接続され、上記不一致検
出線上に入出力端子が挿入された第7のトランジスタと
を含み、 上記制御回路は、上記記憶データと上記検索データとの
不一致を検出する期間において、上記第3のトランジス
タおよび上記第4のトランジスタを非導通状態に設定す
るとともに、上記第1のビット線および上記第2のビッ
ト線に上記検索データに応じた電圧を印加する、 請求項17に記載の半導体記憶装置。 - 【請求項24】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続された複数
のワード線と、 上記マトリクスの同一行のメモリセルに接続された複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続された複数
の第1のビット線および第2のビット線と、 上記メモリセルの記憶データを保持する期間において、
上記ワード線を不活性化させるとともに、上記第1のビ
ット線および上記第2のビット線に記憶データ保持電圧
を印加し、入力される検索データと上記記憶データとの
不一致を検出する期間において、上記ワード線を不活性
化させるとともに、上記第1のビット線および上記第2
のビット線に上記検索データに応じた電圧を印加する制
御回路とを有し、 上記メモリセルは、 第1の記憶ノードおよび第2の記憶ノードと、 上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第1
の記憶ノードと上記基準電位との間に入出力端子が接続
された第2のトランジスタと、 上記第1の記憶ノードと上記第1のビット線との間に入
出力端子が接続され、ワード線に制御端子が接続された
第3のトランジスタと、 上記第2の記憶ノードと上記第2のビット線との間に入
出力端子が接続され、上記ワード線に制御端子が接続さ
れた第4のトランジスタと、 上記第1の記憶ノードおよび上記第2の記憶ノードのレ
ベルに応じた上記記憶データと上記検索データとの不一
致を判定し、不一致が判定された場合に上記不一致検出
線を活性化させる不一致判定回路とを含む、 半導体記憶装置。 - 【請求項25】 上記第3のトランジスタおよび上記第
4のトランジスタは、上記第1のトランジスタおよび上
記第2のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項24に記載の半導体記憶装置。 - 【請求項26】 上記制御回路は、上記記憶データの読
み出し期間において所望のワード線を活性化させるとと
もに、上記第1のビット線および上記第2のビット線に
上記記憶データ保持電圧より高い読み出し電圧を印加す
る、 請求項24に記載の半導体記憶装置。 - 【請求項27】 上記不一致検出線に電圧を供給する不
一致検出線電圧供給回路を有し、 上記不一致判定回路は、 第3のノードと、 上記第2の記憶ノードに制御端子が接続され、上記第3
のノードと上記第1のビット線との間に入出力端子が接
続された第5のトランジスタと、 上記第1の記憶ノードに制御端子が接続され、上記第3
のノードと上記第2のビット線との間に入出力端子が接
続された第6のトランジスタと、 上記第3のノードに制御端子が接続され、上記不一致検
出線と基準電位との間に入出力端子が接続された第7の
トランジスタとを含む、 請求項24に記載の半導体記憶装置。 - 【請求項28】 上記不一致検出線に電流を供給する不
一致検出線電流供給回路を有し、 上記不一致判定回路は、 第3のノードと、 上記第1の記憶ノードに制御端子が接続され、上記第3
のノードと上記第1のビット線との間に入出力端子が接
続された第5のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第3
のノードと上記第2のビット線との間に入出力端子が接
続された第6のトランジスタと、 上記第3のノードに制御端子が接続され、上記不一致検
出線上に入出力端子が挿入された第7のトランジスタと
を含む、 請求項24に記載の半導体記憶装置。 - 【請求項29】 第1の記憶ノードおよび第2の記憶ノ
ードと、 上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第1
の記憶ノードと上記基準電位との間に入出力端子が接続
された第2のトランジスタと、 上記第1の記憶ノードに対するアクセスを制御する第3
のトランジスタと、 上記第2の記憶ノードに対するアクセスを制御する第4
のトランジスタとを含む第1の記憶回路および第2の記
憶回路と、 上記第1の記憶回路および上記第2の記憶回路にそれぞ
れ記憶されるデータの組み合わせに応じた記憶データ
と、入力される検索データとの不一致を判定する不一致
判定回路と、 上記記憶データを保持する期間において、上記第3のト
ランジスタおよび上記第4のトランジスタを非導通状態
に設定するとともに、上記第1の記憶ノードおよび上記
第2の記憶ノードに、上記第3のトランジスタまたは上
記第4のトランジスタを介して記憶データ保持電圧を印
加する制御回路とを有する半導体記憶装置。 - 【請求項30】 上記第3のトランジスタおよび上記第
4のトランジスタは、上記第1のトランジスタおよび上
記第2のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項29に記載の半導体記憶装置。 - 【請求項31】 上記制御回路は、上記記憶データの読
み出し期間において上記第3のトランジスタおよび上記
第4のトランジスタを導通状態に設定するともに、上記
第1の記憶ノードおよび上記第2の記憶ノードに、上記
第3のトランジスタまたは上記第4のトランジスタを介
して、上記記憶データ保持電圧より高い読み出し電圧を
印加する、 請求項29に記載の半導体記憶装置。 - 【請求項32】 上記第3のトランジスタを介して上記
第1の記憶ノードに接続される第1のビット線と、 上記第4のトランジスタを介して上記第2の記憶ノード
に接続される第2のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第1の端子と、 上記読み出し電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子と上記第1のビット線お
よび上記第2のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを接続し、当該
接続後に、上記第1の端子と上記第1のビット線および
上記第2のビット線とを切り離し、上記記憶データの読
み出し終了時において、上記第1の端子と上記第1のビ
ット線および上記第2のビット線とを接続し、当該接続
後に、上記第2の端子と上記第1のビット線および上記
第2のビット線とを切り離す上記第1の制御信号および
上記第2の制御信号を生成するスイッチ制御回路とを含
む、 請求項31に記載の半導体記憶装置。 - 【請求項33】 上記第3のトランジスタを介して上記
第1の記憶ノードに接続される第1のビット線と、 上記第4のトランジスタを介して上記第2の記憶ノード
に接続される第2のビット線とを含み、 上記制御回路は、 上記記憶データ保持電圧を供給する第1の端子と、 上記読み出し電圧を供給する第2の端子と、 入力される第1の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第1のスイッチ回路と、 入力される第2の制御信号に応じて、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
する第2のスイッチ回路と、 上記記憶データの保持期間において、上記第1の端子と
上記第1のビット線および上記第2のビット線とを接続
するとともに、上記第2の端子と上記第1のビット線お
よび上記第2のビット線とを切り離し、上記記憶データ
の読み出し開始時において、上記第1の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第2の端子と上記第1のビット線
および上記第2のビット線とを接続し、上記記憶データ
の読み出し終了時において、上記第2の端子と上記第1
のビット線および上記第2のビット線とを切り離し、当
該切り離し後に、上記第1の端子と上記第1のビット線
および上記第2のビット線とを接続する上記第1の制御
信号および上記第2の制御信号を生成するスイッチ制御
回路とを含む、 請求項31に記載の半導体記憶装置。 - 【請求項34】 不一致検出線と、 第1の検索データ線および第2の検索データ線と、 上記不一致検出線に電圧を供給する不一致検出線電圧供
給回路とを有し、 上記不一致判定回路は、 上記第1の記憶回路の上記第1の記憶ノードまたは上記
第2の記憶ノードのレベルと、上記第1の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第1の活性化回路と、 上記第2の記憶回路の上記第1の記憶ノードまたは上記
第2の記憶ノードのレベルと、上記第2の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第2の活性化回路とを含み、 上記制御回路は、上記記憶データと上記検索データとの
不一致を検出する期間において、上記第3のトランジス
タおよび上記第4のトランジスタを非導通状態に設定す
るとともに、上記第1の検索データ線および上記第2の
検索データ線に上記検索データに応じた電圧を印加す
る、 請求項29に記載の半導体記憶装置。 - 【請求項35】 上記第1の活性化回路および上記第2
の活性化回路は、 上記不一致検出線と上記基準電位との間に直列に接続さ
れた第5のトランジスタおよび第6のトランジスタを含
み、 上記第5のトランジスタは、上記第1の記憶ノードまた
は上記第2の記憶ノードに制御端子が接続され、 上記第6のトランジスタは、上記第1の検索データ線ま
たは上記第2の検索データ線に制御端子が接続された、 請求項34に記載の半導体記憶装置。 - 【請求項36】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続された複数
の第1のワード線および第2のワード線と、 上記マトリクスの同一行のメモリセルに接続された複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続された複数
の第1のビット線および第2のビット線と、 上記マトリクスの同一列のメモリセルに接続される複数
の第1の検索データ線および第2の検索データ線と、 入力される検索データと上記メモリセルの記憶データと
の不一致を検出する期間において、上記第1のワード線
および上記第2のワード線を不活性化させ、上記第1の
ビット線および上記第2のビット線に記憶データ保持電
圧を印加するとともに、上記第1の検索データ線および
上記第2の検索データ線に上記検索データに応じた電圧
を印加する制御回路とを有し、 上記メモリセルは、 上記第1のワード線に接続された第1の記憶回路と、 上記第2のワード線に接続された第2の記憶回路と、 上記第1の記憶回路および上記第2の記憶回路にそれぞ
れ記憶されるデータの組み合わせに応じた上記記憶デー
タと上記検索データとの不一致を判定し、不一致を判定
した場合に上記不一致検出線を活性化させる不一致判定
回路とを含み、 上記第1の記憶回路および上記第2の記憶回路は、 第1の記憶ノードおよび第2の記憶ノードと、 上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第1
の記憶ノードと上記基準電位との間に入出力端子が接続
された第2のトランジスタと、 上記第1の記憶ノードと上記第1のビット線との間に入
出力端子が接続され、上記第1のワード線または上記第
2のワード線に制御端子が接続された第3のトランジス
タと、 上記第2の記憶ノードと上記第2のビット線との間に入
出力端子が接続され、上記第1のワード線または上記第
2のワード線に制御端子が接続された第4のトランジス
タとを含む、 半導体記憶装置。 - 【請求項37】 上記第3のトランジスタおよび上記第
4のトランジスタは、上記第1のトランジスタおよび上
記第2のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項36に記載の半導体記憶装置。 - 【請求項38】 上記制御回路は、上記記憶データの読
み出し期間において所望の上記第1のワード線または上
記第2のワード線を活性化させるとともに、上記第1の
ビット線および上記第2のビット線に、上記記憶データ
保持電圧より高い読み出し電圧を印加する、 請求項36に記載の半導体記憶装置。 - 【請求項39】 上記不一致検出線に電圧を供給する不
一致検出線電圧供給回路を有し、 上記不一致判定回路は、 上記第1の記憶回路の上記第1の記憶ノードまたは上記
第2の記憶ノードのレベルと、上記第1の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第1の活性化回路と、 上記第2の記憶回路の上記第1の記憶ノードまたは上記
第2の記憶ノードのレベルと、上記第2の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第2の活性化回路とを含む、 請求項36に記載の半導体記憶装置。 - 【請求項40】 上記第1の活性化回路および上記第2
の活性化回路は、 上記不一致検出線と上記基準電位との間に直列に接続さ
れた第5のトランジスタおよび第6のトランジスタを含
み、 上記第5のトランジスタは、上記第1の記憶ノードまた
は上記第2の記憶ノードに制御端子が接続され、 上記第6のトランジスタは、上記第1の検索データ線ま
たは上記第2の検索データ線に制御端子が接続された、 請求項39に記載の半導体記憶装置。 - 【請求項41】 マトリクス状に配列された複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続された複数
のワード線と、 上記マトリクスの同一行のメモリセルに接続された複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続された複数
の第1のビット線対および第2のビット線対と、 上記マトリクスの同一列のメモリセルに接続される複数
の第1の検索データ線および第2の検索データ線と、 入力される検索データと上記メモリセルの記憶データと
の不一致を検出する期間において、上記ワード線を不活
性化させ、上記第1のビット線対および上記第2のビッ
ト線対に記憶データ保持電圧を印加するとともに、上記
第1の検索データ線および上記第2の検索データ線に上
記検索データに応じた電圧を印加する制御回路とを有
し、 上記メモリセルは、 上記第1のビット線対に接続された第1の記憶回路と、 上記第2のビット線対に接続された第2の記憶回路と、 上記第1の記憶回路および上記第2の記憶回路にそれぞ
れ記憶されるデータの組み合わせに応じた上記記憶デー
タと上記検索データとの不一致を判定し、不一致が判定
された場合に上記不一致検出線を活性化させる不一致判
定回路とを含み、 上記第1の記憶回路および上記第2の記憶回路は、 第1の記憶ノードおよび第2の記憶ノードと、 上記第1の記憶ノードに制御端子が接続され、上記第2
の記憶ノードと基準電位との間に入出力端子が接続され
た第1のトランジスタと、 上記第2の記憶ノードに制御端子が接続され、上記第1
の記憶ノードと上記基準電位との間に入出力端子が接続
された第2のトランジスタと、 上記第1のビット線対または上記第2のビット線対の一
方のビット線と上記第1の記憶ノードとの間に入出力端
子が接続され、上記ワード線に制御端子が接続された第
3のトランジスタと、 上記第1のビット線対または上記第2のビット線対の他
方のビット線と上記第2の記憶ノードとの間に入出力端
子が接続され、上記ワード線に制御端子が接続された第
4のトランジスタとを含む、 半導体記憶装置。 - 【請求項42】 上記第3のトランジスタおよび上記第
4のトランジスタは、上記第1のトランジスタおよび上
記第2のトランジスタに比べて大きな入出力端子間の漏
れ電流を有する、 請求項41に記載の半導体記憶装置。 - 【請求項43】 上記制御回路は、上記記憶データの読
み出し期間において所望の上記ワード線を活性化させる
とともに、上記第1のビット線対または上記第2のビッ
ト線対に、上記記憶データ保持電圧より高い読み出し電
圧を印加する、 請求項41に記載の半導体記憶装置。 - 【請求項44】 上記不一致検出線に電圧を供給する不
一致検出線電圧供給回路を有し、 上記不一致判定回路は、 上記第1の記憶回路の上記第1の記憶ノードまたは上記
第2の記憶ノードのレベルと、上記第1の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第1の活性化回路と、 上記第2の記憶回路の上記第1の記憶ノードまたは上記
第2の記憶ノードのレベルと、上記第2の検索データ線
のレベルとに応じて、上記不一致検出線を活性化させる
第2の活性化回路とを含む、 請求項41に記載の半導体記憶装置。 - 【請求項45】 上記第1の活性化回路および上記第2
の活性化回路は、 上記不一致検出線と上記基準電位との間に直列に接続さ
れた第5のトランジスタおよび第6のトランジスタを含
み、 上記第5のトランジスタは、上記第1の記憶ノードまた
は上記第2の記憶ノードに制御端子が接続され、 上記第6のトランジスタは、上記第1の検索データ線ま
たは上記第2の検索データ線に制御端子が接続された、 請求項44に記載の半導体記憶装置。 - 【請求項46】 上記メモリセルは、上記第1の記憶回
路および上記第1の活性化回路とを含む第1の回路と、
上記第2の記憶回路および上記第2の活性化回路とを含
む第2の回路とが、半導体基板上において線対称に形成
される、 請求項45に記載の半導体記憶装置。 - 【請求項47】 上記第1の回路および上記第2の回路
は、 上記第5のトランジスタおよび上記第6のトランジスタ
が、上記第5のトランジスタのドレイン側を上記線対称
の中心線側として、上記半導体基板上の第1活性領域に
おいて直列に形成され、 上記第1のトランジスタが、上記第1活性領域と対向し
た第2活性領域に形成され、上記第1のトランジスタの
ソースと上記第6のトランジスタのソースとが第3活性
領域を介して接続され、 上記第2のトランジスタが、上記第2活性領域と対向し
た第4活性領域に、上記第5のトランジスタと共通のゲ
ート電極を有して形成され、 上記第4のトランジスタが、上記第4活性領域と対向し
た第5活性領域に形成され、 上記第3のトランジスタが、上記第5活性領域と対向し
た第6活性領域に、上記第4のトランジスタと共通のゲ
ート電極を有して形成され、 上記第1のトランジスタのドレインと上記第2のトラン
ジスタのゲート電極とが、第1配線層に形成される第1
の配線を介して接続され、 上記第1のトランジスタのゲート電極と上記第2のトラ
ンジスタのドレインと上記第3のトランジスタのドレイ
ンとが、上記第1配線層に形成される第2の配線を介し
て接続され、 上記第2のトランジスタのゲート電極と上記第4のトラ
ンジスタのドレインとが、上記第1配線層に形成される
第3の配線を介して接続され、 上記第5のトランジスタのドレインが、第2配線層に形
成される上記不一致検出線に接続され、 上記第3活性領域および上記第2のトランジスタのソー
スが、上記第2配線層に形成される基準電位配線に接続
され、 上記第6のトランジスタのゲート電極が、第3配線層に
形成される上記第1の検索データ線または上記第2の検
索データ線に接続され、 上記第3のトランジスタのソースが、第4配線層に形成
される上記第1のビット線対または上記第2のビット線
対の一方のビット線に接続され、 上記第4のトランジスタのソースが、上記第4配線層に
形成される上記第1のビット線対または上記第2のビッ
ト線対の他方のビット線に接続される、 請求項46に記載の半導体記憶装置。
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