KR20040018109A - 3값의 데이터신호를 기억하는 반도체 메모리장치 - Google Patents

3값의 데이터신호를 기억하는 반도체 메모리장치 Download PDF

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KR20040018109A
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Abstract

이 SRAM의 메모리셀(1)은, 기억노드(N1, N2)에 0, 1을 기억하는 상태와, 2개의 기억노드(N1, N2)에 1, 0을 기억하는 상태와, 2개의 기억노드(N1, N2)에 1, 1을 기억하는 상태와의 3개의 기억유지상태를 갖는다. 따라서, 3종류의 데이터신호를 기억하기 위해서는 2개의 메모리셀이 필요했던 종래에 비해, 메모리셀의 수가 반으로 감소된다.

Description

3값의 데이터신호를 기억하는 반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE STORING TERNARY DATA SIGNAL}
본 발명은 반도체 메모리장치에 관한 것으로, 특히, 워드선과 제1 및 제2 비트선의 교차부에 배치된 반도체 메모리장치에 관한 것이다.
도 24는, 종래의 스태틱 랜덤 액세스 메모리(이하, SRAM이라 칭함)의 메모리셀 90의 구성을 나타내는 회로도이다. 도 24에서, 이 메모리셀(90)은, P채널 MOS 트랜지스터(91, 92) 및 N채널 MOS 트랜지스터(93∼96)를 포함한다. P채널 MOS 트랜지스터 91, 92는, 각각 전원전위 VDD의 라인과 기억노드 N91, N92와의 사이에 접속되고, 그것들의 게이트는 각각 기억노드 N92, N91에 접속된다. N채널 MOS 트랜지스터 93, 94는, 각각 기억노드 N91, N92와 접지전위 GND의 라인과의 사이에 접속되며, 그것들의 게이트는 각각 기억노드 N92, N91에 접속된다. N채널 MOS 트랜지스터 95, 96은, 각각 기억노드 N91, N92와 비트선 BL, /BL과의 사이에 접속되고, 그것들의 게이트는 모두 워드선 WL에 접속된다. MOS 트랜지스터 91, 93은, 기억노드 N92의 신호의 반전신호를 기억노드 N91에 제공하는 인버터를 구성한다. MOS 트랜지스터 92, 94는, 기억노드 N91의 신호의 반전신호를 기억노드 N92에 제공하는 인버터를 구성한다. 2개의 인버터는, 기억노드 N91, N92 사이에 역병렬로 접속(back-to-back connection)되어 있고, 래치회로를 구성하고 있다.
기록동작시는, 워드선 WL이 선택레벨의 H 레벨로 되어, N채널 MOS 트랜지스터 95, 96이 도통한다. 기록데이터 신호에 따라 비트선 BL, /BL 중 한쪽의 비트선(예를 들면 BL)을 H 레벨로 함과 동시에 다른쪽의 비트선(이 경우는 /BL)을 L 레벨로 하면, MOS 트랜지스터 91, 94가 도통함과 동시에 MOS 트랜지스터 92, 93이 비도통으로 되고, 기억노드 N91, N92의 레벨이 래치된다. 워드선 WL을 비선택 레벨의 L 레벨로 하면, N채널 MOS 트랜지스터 95, 96이 비도통으로 되며, 메모리셀(90)에 데이터신호가 기억된다.
판독동작시는, 비트선 BL, /BL을 H 레벨로 프리차지한 후, 워드선 WL을 선택레벨의 H 레벨로 한다. 이것에 의해, 비트선(이 경우는 /BL)으로부터 N채널 MOS 트랜지스터 96, 94를 통해 접지전위 GND의 라인에 전류가 유출하여, 비트선 BL의 전위가 저하한다. 비트선 BL과 /BL의 전위를 비교함으로써, 메모리셀(90)의 기억데이터를 판독할 수 있다.
도 25는, 종래의 컨텐트 어드레서블 메모리(content addressable memory)(이하, CAM이라 칭함)의 메모리셀 100의 구성을 나타내는 회로도이다. 도 25를 참조하면, 이 메모리셀(100)은, 도 24의 메모리셀(90)에 N채널 MOS 트랜지스터(101∼103)를 추가한 것이다. CAM에서는, 1워드마다 매치선 ML이 설치되고, 1워드에 대응하는복수의 메모리셀(100)이 1개의 매치선 ML에 접속된다. N채널 MOS 트랜지스터 101, 102는, 각각 비트선 BL, /BL과 노드 N101과의 사이에 접속되고, 그것들의 게이트는 각각 기억노드 N91, N92에 접속된다. N채널 MOS 트랜지스터 103은, 매치선 ML과 접지전위 GND의 라인과의 사이에 접속되며, 그 게이트는 N채널 MOS 트랜지스터 101과 102의 사이의 노드 N101에 접속된다.
데이터의 기록/판독은, 워드선 WL 및 비트선쌍 BL, /BL을 사용하여 도 24의 SRAM과 동일하게 행해진다. 데이터 검색시에는, 매치선 ML이 H 레벨로 프리차지된 후, 검색해야 할 데이터신호의 반전데이터신호가 비트선 BL, /BL에 주어진다. 기억데이터가 "0", "1"인 경우는, 기억노드(N91, N92)는 각각 (0, 1), (1, 0)로 되어 있다. 검색해야 할 데이터가 "0", "1"인 경우는, 비트선(BL, /BL)에 각각 (1, 0), (0, 1)이 주어진다.
예를 들면, 기억데이터가 "0"이고, 검색데이터가 "0"인 경우는, 기억노드(N91, N92)가 (0, 1)이므로 N채널 MOS 트랜지스터 101이 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 102가 도통하고, 비트선(BL, /BL)이 (1, 0)이므로 노드 N101이 L 레벨로 된다. 따라서, N채널 MOS 트랜지스터 103은 비도통으로 되어 매치선 ML은 H 레벨대로 변화하지 않는다.
또한, 기억데이터가 "1"이고, 검색데이터가 "0"인 경우는, 기억노드(N91, N92)가 (1, 0)이므로 N채널 MOS 트랜지스터 101이 도통함과 동시에 N채널 MOS 트랜지스터 102가 비도통으로 되고, 비트선(BL, /BL)이 (1, 0)이므로 노드 N101이 H 레벨이 된다. 따라서, N채널 MOS 트랜지스터 103이 도통하여 매치선 ML은 L 레벨로낮아진다.
요컨대, 1워드에 포함되는 복수의 데이터 중 1비트라도 검색워드와 일치하지 않으면 그 워드에 대응하는 매치선 ML은 L 레벨("0")로 낮아지고, 전체 비트에서 검색워드와 일치한 워드에 대응하는 매치선 ML만이 H 레벨("1")로 유지된다.
이와 같이 종래의 메모리셀(90, 100)의 각각은 2종류의 데이터 유지상태가 유지되어 있지 않았기 때문에, 데이터신호가 "0", "1", "x"의 3값을 갖는 경우는, "0" 또는 "1"을 유지하는 메모리셀과, 데이터가 유효한지 무효한지를 나타내는 "x"를 유지하는 메모리셀과의 2개의 메모리셀을 1쌍으로서 사용할 필요가 있었다. 이 때문에, 메모리의 점유면적이 커져, 소비전력이 크다는 문제가 있었다.
따라서, 본 발명의 주된 목적은, 점유면적이 작고, 소비전력이 작은 반도체 메모리장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 의한 SRAM의 전체구성을 나타내는 회로블록도이다.
도 2는 도 1에 나타낸 메모리셀의 구성을 나타내는 회로도이다.
도 3은 도 1에 나타낸 기록회로의 구성을 나타내는 회로도이다.
도 4는 도 1에 나타낸 판독회로의 구성을 나타내는 회로도이다.
도 5는 실시예 1의 변경예를 나타내는 회로도이다.
도 6은 본 발명의 실시예 2에 의한 2포트 SRAM의 메모리셀의 구성을 나타내는 회로도이다.
도 7은 본 발명의 실시예 3에 의한 CAM의 메모리셀의 구성을 나타내는 회로도이다.
도 8은 도 7에 나타낸 PAM의 데이터 검색에 관련되는 부분의 구성을 나타내는 블록도이다.
도 9는 도 7에 나타낸 메모리셀의 데이터 검색방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예 4에 의한 CAM의 메모리셀의 구성을 나타내는 회로도이다.
도 11은 도 10에 나타낸 메모리셀의 데이터 검색방법을 설명하기 위한 도면이다.
도 12는 실시예 4의 변경예를 나타내는 도면이다.
도 13은 본 발명의 실시예 5에 의한 CAM의 메모리셀의 구성을 나타내는 회로도이다.
도 14는 도 13에 나타낸 메모리셀의 데이터검출방법을 설명하기 위한 도면이다.
도 15는 본 발명의 실시예 6에 의한 SRAM의 메모리셀의 구성을 나타내는 회로도이다.
도 16은 본 발명의 실시예 7에 의한 2포트 SRAM의 메모리셀의 구성을 나타내는 회로도이다.
도 17은 본 발명의 실시예 8에 의한 CAM의 메모리셀의 구성을 나타내는 회로도이다.
도 18은 도 17에 나타낸 메모리셀의 데이터 검색방법을 설명하기 위한 도면이다.
도 19는 본 발명의 실시예 9에 의한 CAM의 메모리셀의 구성을 나타내는 회로도이다.
도 20은 도 19에 나타낸 메모리셀의 데이터 검색방법을 설명하기 위한 도면이다.
도 21은 실시예 9의 변경예를 나타내는 도면이다.
도 22는 본 발명의 실시예 10에 의한 CAM의 메모리셀의 구성을 나타내는 회로도이다.
도 23은 도 22에 나타낸 메모리셀의 데이터 검출방법을 설명하기 위한 도면이다.
도 24는 종래의 SRAM의 메모리셀의 구성을 나타내는 회로도이다.
도 25는 종래의 CAM의 메모리셀의 구성을 나타내는 회로도이다.
*도면의 주요부분에 대한 부호의 설명
1, 50, 60, 67, 70, 80, 85∼88, 90, 100 : 메모리셀
2, 65 : 프리차지 회로3 : 이퀄라이저
4 : 열선택 게이트5 : 행 디코더
6 : 제어회로7 : 열 디코더
8 : 기록회로9 : 판독회로
WL : 워드선BL, /BL : 비트선
IO, /IO : 데이터 입출력선CSL : 열선택선
11∼14, 31, 32, 43, 44, 65a, 81, 82, 91, 92 : P채널 MOS 트랜지스터
15∼20, 33∼35, 42, 51∼53, 61∼64, 71∼74, 83, 84, 93∼96, 101∼103 : N채널 MOS 트랜지스터
21, 22 : 트라이 스테이트 인버터23, 24 : 차동증폭기
41 : 참조전위 발생회로WWL : 기록워드선
RWL : 판독워드선WBL, /WBL : 기록비트선
RBL, /RBL : 판독비트선ML : 매치선
XL : x 검출선66 : 전위검출회로
66a : 인버터
본 발명에 관한 반도체 메모리장치는, 워드선과 제1 및 제2 비트선의 교차부에 배치된 반도체 메모리장치에 있어서, 그것들의 출력노드가 각각, 제1 및 제2 기억노드에 접속된 제1 및 제2 인버터와, 제1 및 제2 기억노드에 각각 제1 및 제2 전위가 주어지고 있는 경우는 제1 기억노드와 제2 인버터의 입력노드와의 사이를 도통시킴과 동시에 제1 인버터의 입력노드에 제2 전위를 제공하고, 제1 및 제2 기억노드에 각각 제2 및 제1 전위가 주어지고 있는 경우는 제2 기억노드와 제1 인버터의 입력노드와의 사이를 도통시킴과 동시에 제2 인버터의 입력노드에 제2 전위를 제공하며, 제1 및 제2 기억노드의 각각에 제1 전위가 주어지고 있는 경우는 제1 및 제2 인버터의 입력노드의 각각에 제2 전위를 제공하는 제1 전환회로와, 워드선이 선택레벨로 된 것에 따라, 제1 비트선과 제1 기억노드와의 사이를 도통시킴과 동시에 제2 비트선과 제2 기억노드와의 사이를 도통시키는 제2 전환회로를 구비한 것이다.
바람직하게는, 제1 및 제2 전위는, 각각 전원전위 및 접지전위이다. 제1 전환회로는, 제1 기억노드와 제2 인버터의 입력노드와의 사이에 접속되고, 그 게이트전극이 제2 기억노드에 접속된 제1 P채널 MOS 트랜지스터와, 제2 기억노드와 제1 인버터의 입력노드와의 사이에 접속되며, 그 게이트전극이 제1 기억노드에 접속된 제2 P채널 MOS 트랜지스터와, 제1 인버터의 입력노드와 접지전위의 라인과의 사이에 접속되고, 그 게이트전극이 제1 기억노드에 접속된 제1 N채널 MOS 트랜지스터와, 제2 인버터의 입력노드와 접지전위의 라인과의 사이에 접속되며, 그 게이트전극이 제2 기억노드에 접속된 제2 N채널 MOS 트랜지스터를 포함한다.
또한 바람직하게는, 제1 및 제2 전위는, 각각 접지전위 및 전원전위이다. 제1 전환회로는, 제1 기억노드와 제2 인버터의 입력노드와의 사이에 접속되고, 그 게이트전극이 제2 기억노드에 접속된 제1 N채널 MOS 트랜지스터와, 제2 기억노드와 제1 인버터의 입력노드와의 사이에 접속되며, 그 게이트전극이 제1 기억노드에 접속된 제2 N채널 MOS 트랜지스터와, 제1 인버터의 입력노드와 전원전위의 라인과의사이에 접속되고, 그 게이트전극이 제1 기억노드에 접속된 제1 P채널 MOS 트랜지스터와, 제2 인버터의 입력노드와 전원전위의 라인과의 사이에 접속되며, 그 게이트전극이 제2 기억노드에 접속된 제2 P채널 MOS 트랜지스터를 포함한다.
또한 바람직하게는, 반도체 메모리장치에 대응하여 판독워드선과 제1 및 제2 판독비트선이 설치된다. 반도체 메모리장치는, 판독워드선이 선택레벨로 된 것에 따라 더 활성화되고, 제1 및 제2 기억노드에 유지된 데이터신호를 판독하여 제1 및 제2 판독비트선에 제공하는 판독회로를 더 구비한다.
또한 바람직하게는, 제1 및 제2 판독비트선은 미리 전원전위에 충전된다. 판독회로는, 제1 판독비트선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 인버터의 입력노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제2 판독비트선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 인버터의 입력노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다.
또한 바람직하게는, 제1 및 제2 판독비트선은 미리 전원전위로 충전된다. 판독회로는, 제1 판독비트선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 기억노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제2 판독비트선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 기억노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다.
또한 바람직하게는, 반도체 메모리장치에 대응하여 매치선이 설치된다. 반도체 메모리장치는, 제1 및 제2 기억노드에 유지된 데이터신호와 제1 및 제2 비트선에 주어진 데이터신호가 일치하고 있는지 아닌지를 판정하여, 판정결과에 따른 레벨의 신호를 매치선에 제공하는 일치/불일치 판정회로를 더 구비한다.
또한 바람직하게는, 일치/불일치 판정회로는, 제1 및 제2 기억노드의 전위가 동일한 경우 및/또는 제1 및 제2 비트선의 전위가 동일한 경우는, 제1 및 제2 기억노드에 유지된 데이터신호와 제1 및 제2 비트선에 주어진 데이터신호가 일치하고 있다고 판정한다.
또한 바람직하게는, 매치선은 미리 전원전위로 충전된다. 일치/불일치 판정회로는, 매치선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 비트선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 기억노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 매치선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 비트선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 기억노드에 접속된다 제3 및 제4 N채널 MOS 트랜지스터를 포함한다.
또한 바람직하게는, 매치선은 미리 전원전위로 충전된다. 일치/불일치 판정회로는, 매치선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 비트선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 인버터의 입력노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 매치선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 비트선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다.
또한 바람직하게는, 반도체 메모리장치에 대응하여 데이터 검출선이 설치된다. 반도체 메모리장치는, 제1 및 제2 기억노드가 모두 제1 전위를 유지하고 있는지 아닌지를 판정하여, 판정결과에 따른 레벨의 신호를 데이터 검출선에 제공하는 데이터 검출회로를 더 구비한다.
또한 바람직하게는, 제1 및 제2 전위는, 각각 전원전위 및 접지전위이다. 데이터 검출선은 미리 전원전위로 충전된다. 데이터 검출회로는, 그것들의 제1 전극이 모두 데이터 검출선에 접속되고, 그것들의 제2 전극이 서로 접속되며, 그것들의 게이트전극이 각각 제1 및 제2 비트선에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제1 및 제2 N채널 MOS 트랜지스터의 제2 전극과 접지전위의 라인과의 사이에 직렬접속되고, 그것들의 게이트전극이 각각 제1 및 제2 기억노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다. 제1 및 제2 비트선 중 1개의 비트선은 제1 전위를 받고, 다른쪽의 비트선은 제2 전위를 받는다.
또한 바람직하게는, 제1 및 제2 전위는, 각각 접지전위 및 전원전위이다. 데이터 검출선은 미리 전원전위로 충전된다. 데이터 검출회로는, 그것들의 제1 전극이 모두 데이터 검출선에 접속되고, 그것들의 제2 전극이 서로 접속되며, 그것들의 게이트전극이 각각 제1 및 제2 비트선에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제1 및 제2 N채널 MOS 트랜지스터의 제2 전극과 접지전위의 라인과의 사이에 직렬접속되고, 그것들의 게이트전극이 각각 제1 및 제2 인버터의 입력노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다. 제1 및 제2 비트선 중 한쪽의 비트선은 제1 전위를 받고, 다른쪽의 비트선은 제2 전위를 받는다.
또한 바람직하게는, 제1 및 제2 비트선에 접속되고, 반도체 메모리장치의 제1 및 제2 기억노드에 데이터신호를 기록하는 기록회로가 더 설치된다. 기록회로는, 기록허가신호가 활성화 레벨인 경우는 제1 입력신호의 반전신호를 제1 비트선에 제공하고, 기록허가신호가 비활성화 레벨인 경우는 그 출력노드를 하이 임피던스 상태로 하는 제1 트라이 스테이트 인버터와, 기록허가신호가 활성화 레벨인 경우는 제2 입력신호의 반전신호를 제2 비트선에 제공하며, 기록허가신호가 비활성화 레벨인 경우는 그 출력노드를 하이 임피던스 상태로 하는 제2 트라이 스테이트 인버터를 포함한다.
또한 바람직하게는, 제1 및 제2 비트선에 접속되고, 반도체 메모리장치의 제1 및 제2 기억노드에 유지된 데이터신호를 판독하는 판독회로가 더 설치된다. 판독회로는, 제1 비트선의 전위와 제1 및 제2 전위 사이의 참조전위를 비교하여, 비교결과에 따른 레벨의 신호를 출력하는 제1 비교회로와, 제2 비트선의 전위와 참조전위를 비교하여, 비교결과에 따른 레벨의 신호를 출력하는 제2 비교회로를 포함한다.
바람직하게는, 반도체 메모리장치는, 참조전위를 생성하는 참조전위 발생회로를 더 구비한다. 참조전위 발생회로는, 전원전압의 라인과 출력노드와의 사이에 접속되고, 판독동작시에 펄스적으로 도통하는 스위칭소자와, 및 출력노드와 접지전위의 라인과의 사이에 접속된 다이오드소자를 포함한다.
[발명의 실시예]
(실시예 1)
도 1은, 본 발명의 실시예 1에 의한 SRAM의 전체 구성을 나타내는 블록도이다. 도 1에서, 이 SRAM은, 행렬형으로 배열된 복수(도면 및 설명의 간단화를 위해 2행 2열의 4개로 함)의 메모리셀(MC)(1)과, 각 행에 대응하여 설치된 워드선(WL)과, 각 열에 대응하여 설정된 비트선쌍(BL, /BL)을 구비한다. 각 메모리셀 1은, 대응한 워드선 WL과 대응의 비트선쌍 BL, /BL에 접속되어, 3값("0", "1", "x")의 데이터신호를 기억한다.
또한, 이 SRAM은, 비트선 BL, /BL의 각각에 대응하여 설치되고, 대응한 비트선 BL 또는 /BL을 소정의 전위로 충전하기 위한 프리차지 회로와, 각 비트선쌍 BL, /BL에 대응하여 설치되며, 판독동작시에 대응한 비트선쌍 BL, /BL 사이의 전위를 이퀄라이즈하기 위한 이퀄라이저(3)와, 각 비트선쌍(BL, /BL)에 대응하여 설치되고, 대응한 비트선쌍(BL, /BL)과 데이터 입출력선쌍(IO, /IO)을 접속하기 위한 열선택 게이트(4)를 구비한다.
프리차지 회로 2는, 전원전위 VDD의 라인과 대응한 비트선 BL 또는 /BL의 한쪽 끝과의 사이에 접속되고, 그 게이트가 비트선 이퀄라이즈 신호 /BLEQ를 받는 P채널 MOS 트랜지스터를 포함한다. 이퀄라이저 3은, 대응한 비트선쌍 BL, /BL의 사이에 접속되고, 그 게이트가 비트선 이퀄라이즈 신호 /BLEQ를 받는 P채널 MOS 트랜지스터를 포함한다. 열선택 게이트 4는, 대응한 비트선 BL의 다른쪽 끝과 데이터 입출력선 IO의 한쪽 끝과의 사이에 접속된 N채널 MOS 트랜지스터와, 대응한 비트선 /BL의 다른쪽 끝과 데이터 입출력선 /IO의 한쪽 끝과의 사이에 접속된 N채널 MOS 트랜지스터를 포함하며, 2개의 N채널 MOS 트랜지스터의 게이트는 열선택선 CSL의 한쪽 끝에 접속된다.
또한, 이 SRAM은, 행 디코더(5), 제어회로(6), 열 디코더(7), 기록회로(8) 및 판독회로(9)를 구비한다. 행 디코더(5)는, 외부에서 주어지는 행 어드레스 신호에 따라 복수의 워드선(WL) 중 어느 하나의 워드선(WL)을 선택레벨의 H 레벨로 상승한다. 제어회로 6은, 외부에서 주어지는 제어신호에 따라 SRAM 전체를 제어한다. 열 디코더(7)는, 외부에서 주어지는 열 어드레스 신호에 따라 복수의 열선택선 CSL 중 어느 하나의 열선택선 CSL을 선택레벨의 H 레벨로 상승한다.
기록회로(8) 및 판독회로(9)는, 모두 데이터 입출력선쌍 IO, /IO의 다른쪽 끝에 접속된다. 기록회로 8은, 신호 WE가 활성화 레벨의 H 레벨로 된 것에 따라 활성화되고, 외부에서 주어진 데이터신호 WD, /WD를, 행 디코더(5) 및 열 디코더(7)에 의해 선택된 메모리셀(1)에 기록한다. 판독회로 9는, 신호 SE가 활성화 레벨의 H 레벨로 된 것에 따라 활성화되며, 행 디코더(5) 및 열 디코더(7)에 의해 선택된메모리셀(1)로부터의 판독데이터신호 RD, /RD를 외부에 출력한다. 데이터신호 WD, /WD 및 RD, /RD의 각각은, 0, 1;1, 0 또는 1, 1 즉 "0", "1" 또는 "x"가 된다.
다음에, 도 1에 나타낸 SRAM의 동작에 대하여 설명한다. 기록동작시는, 행 어드레스 신호에 의해 지정된 행의 워드선 WL이 행 디코더(5)에 의해 선택레벨의 H 레벨로 상승되고, 그 행의 각 메모리셀(1)이 활성화된다. 이어서, 열 어드레스신호에 의해 지정된 열의 열선택선 CSL이 열 디코더(7)에 의해 선택레벨의 H 레벨로 상승되며, 그 열의 열선택 게이트(4)가 도통하여, 활성화된 메모리셀(1)이 비트선쌍 BL, /BL 및 데이터 입출력선쌍 IO, /IO를 통해 기록회로(8)에 접속된다.
기록회로(8)는, 외부에서 주어진 데이터신호 WD, /WD에 따라, 데이터 입출력선 IO, /IO를 각각 L 레벨 및 H 레벨, H 레벨 및 L 레벨, 또는 H 레벨 및 H 레벨로 하여 메모리셀(1)에 데이터를 기록한다. 워드선 WL 및 열선택선 CSL이 L 레벨로 강하되면, 메모리셀(1)에 데이터가 기억된다.
판독동작시는, 열 어드레스 신호에 의해 지정된 열의 열 선택선 CSL이 선택레벨의 H 레벨로 상승되고, 그 열의 열선택 게이트(4)가 도통하여 비트선쌍 BL, /BL이 데이터 입출력선쌍 IO, /10을 통해 판독회로(9)에 접속된다. 이어서, 비트선 이퀄라이즈 신호 /BLEQ가 활성화 레벨의 L 레벨로 되어 각 프리차지 회로(2) 및 각 이퀄라이저(3)가 도통하여, 각 비트선쌍 BL, /BL의 전위가 이퀄라이즈 된다. 비트선 이퀄라이즈 신호 /BLEQ가 비활성화 레벨의 H 레벨로 되고, 각 프리차지 회로(2)및 각 이퀄라이저(3)가 비도통으로 된 후, 행 어드레스 신호에 따른 행의 워드선 WL이 행 디코더(5)에 의해 선택레벨의 H 레벨로 상승되며, 그 행의 각 메모리셀(1)이 활성화된다. 이것에 의해, 메모리셀(1)이 기억하고 있는 데이터에 따라 비트선 BL, /BL 및 데이터 입출력선 IO, /IO의 전위가 L 레벨 및 H 레벨, H 레벨 및 L 레벨 또는 H 레벨 및 H 레벨이 된다. 판독회로(9)는, 데이터 입출력선 IO, /IO의 각각의 전위와 참조전위 VR을 비교하여, 비교결과에 따른 논리의 데이터신호 RD, /RD를 외부에 출력한다.
도 2는, 메모리셀(1)의 구성을 나타내는 회로도이다. 도 2에서, 이 메모리셀(1)은, P채널 MOS 트랜지스터(11∼14) 및 N채널 MOS 트랜지스터(15∼20)를 포함한다. P채널 MOS 트랜지스터(부하트랜지스터) 11, 12는, 각각 전원전위 VDD의 라인과 기억노드 N1, N2와의 사이에 접속되고, 그것들의 게이트는 각각 노드 N3, N4에 접속된다. P채널 MOS 트랜지스터(트랜스퍼 게이트) 13은, 노드 N2와 N3의 사이에 접속되며, 그 게이트는 기억노드 N1에 접속된다. P채널 MOS 트랜지스터(트랜스퍼 게이트) 14는, 노드 N1과 N4의 사이에 접속되고, 그 게이트는 기억노드 N2에 접속된다.
N채널 MOS 트랜지스터(드라이버 트랜지스터) 15, 16은, 각각 기억노드 N1, N2와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 각각 노드 N3, N4에 접속된다. P채널 MOS 트랜지스터 11 및 N채널 MOS 트랜지스터 15는, 노드 N3에 나타나는 신호의 반전신호를 기억노드 N1에 제공하는 인버터를 구성한다. P채널 MOS 트랜지스터 12 및 N채널 MOS 트랜지스터 16은, 노드 N4에 나타나는 신호의 반전신호를 기억노드 N2에 제공하는 인버터를 구성한다.
N채널 MOS 트랜지스터(풀다운 트랜지스터) 17은, 노드 N3과 접지전위 GND의라인과의 사이에 접속되고, 그 게이트는 기억노드 N1에 접속된다. N채널 MOS 트랜지스터(풀다운 트랜지스터) 18은, 노드 N4와 접지전위 GND의 라인과의 사이에 접속되며, 그 게이트는 기억노드 N2에 접속된다. N채널 MOS 트랜지스터(액세스 트랜지스터) 19는, 비트선 BL과 기억노드 N1과의 사이에 접속되고, 그 게이트는 워드선 WL에 접속된다. N채널 MOS 트랜지스터(액세스 트랜지스터) 20은, 비트선 /BL과 기억노드 N2와의 사이에 접속되며, 그 게이트는 워드선 WL에 접속된다.
기록동작시는, 워드선 WL이 선택레벨의 H 레벨로 되고, N채널 MOS 트랜지스터 19, 20이 도통한다. 비트선 BL, /BL이 각각 H 레벨 및 L 레벨로 된 경우는, P채널 MOS 트랜지스터 13이 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 17이 도통하여 노드 N3이 L 레벨로 되고, 기억노드 N1이 H 레벨로 래치된다. 또한, P채널 MOS 트랜지스터 14가 도통함과 동시에 N채널 MOS 트랜지스터 18이 비도통으로 되어 노드 N4가 H 레벨로 되며, 기억노드 N2가 L 레벨로 래치된다.
비트선 BL, /BL이 각각 L 레벨 및 H 레벨로 된 경우는, P채널 MOS 트랜지스터 14가 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 18이 도통하여 노드 N4가 L 레벨로 되고, 기억노드 N2가 H 레벨로 래치된다. 또한, P채널 MOS 트랜지스터 13이 도통함과 동시에 N채널 MOS 트랜지스터 17이 비도통으로 되어 노드 N3이 H 레벨로 되며, 기억노드 N1이 L 레벨로 래치된다.
비트선 BL, /BL이 모두 H 레벨로 된 경우는, P채널 MOS 트랜지스터 13, 14가 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 17, 18이 도통하여, 노드 N3, N4가 L 레벨로 되어 기억노드 N1, N2가 H 레벨로 래치된다. 워드선 WL이 비선택 레벨의L 레벨로 되면, N채널 MOS 트랜지스터 19, 20이 비도통으로 되어, 메모리셀(1)에 3값의 데이터신호가 기억된다. 기억노드 N1, N2가 L 레벨, H 레벨인 경우 즉 0, 1인 경우를 "0"으로 하고, 기억노드 N1, N2가 H 레벨, L 레벨인 경우 즉 1, 0인 경우를 "1"로 하며, 기억노드 N1, N2가 H 레벨, H 레벨인 경우 즉, 1, 1인 경우를 "x"로 한다.
판독동작시는, 워드선 WL이 선택레벨의 H 레벨로 되어 N채널 MOS 트랜지스터 19, 20이 도통한다. 기억노드 N1, N2가 각각 H 레벨 및 L 레벨인 경우는, 비트선 BL로부터 N채널 MOS 트랜지스터 20, 16을 통해 접지전위 GND의 라인에 전류가 유출하여 비트선 /BL의 전위가 저하하는 한편, N채널 MOS 트랜지스터 15는 비도통으로 되어 있으므로 비트선 BL의 전위는 프리차지 전위인 상태로 변화하지 않는다.
기억노드 N1, N2가 각각 L 레벨 및 H 레벨인 경우는, 비트선 BL로부터 N채널 MOS 트랜지스터 19, 15를 통해 접지전위 GND의 라인에 전류가 유출하여 비트선 BL의 전위가 저하하는 한편, N채널 MOS 트랜지스터 16은 비도통으로 되어 있으므로 비트선 /BL의 전위는 프리차지 전위인 상태로 변화하지 않는다.
기억노드 N1, N2가 모두 H 레벨인 경우는, N채널 MOS 트랜지스터 15, 16이 모두 비도통으로 되어 있으므로 비트선 BL, /BL의 전위는 프리차지 전위인 상태로 변화하지 않는다.
도 3은, 기록회로(8)의 구성을 나타내는 회로도이다. 도 3에서, 이 기록회로(8)는, 트라이 스테이트 인버터(21, 22)를 포함한다. 인버터 21은, 기록허가신호 WE가 활성화 레벨의 H 레벨인 경우에 활성화되고, 기록데이터신호 /WD의 반전신호를 데이터 입출력선 IO에 출력한다. 인버터 22는, 신호 WE가 활성화 레벨의 H 레벨인 경우에 활성화되어, 기록데이터신호 WD의 반전신호를 데이터 입출력선 /IO에 출력한다. 신호 WE가 비활성화 레벨의 L 레벨인 경우는, 인버터(21, 22)의 출력노드는 하이 임피던스 상태가 된다.
기록동작시는, 신호 WE가 소정 타이밍으로 H 레벨로 되어 인버터(21, 22)가 활성화된다. 기록데이터신호 WD, /WD가 0, 1;1, 0;1, 1인 경우는 데이터 입출력선 IO, /IO가 각각 0, 1;1, 0;1, 1로 되어, 데이터신호 WD, /WD의 기록이 행해진다. 판독동작시는, 신호 WE가 비활성화 레벨의 L 레벨로 고정되어, 인버터(21, 22)의 출력노드는 하이 임피던스 상태로 유지된다.
판독동작시에는, 비트선 BL, /BL의 각각의 전위와 어떤 참조전위 VR을 비교함으로써, 메모리셀(1)의 기억데이터 "0", "1" 또는 "x"를 판독할 수 있다. 도 4는, 판독회로(9)의 구성을 나타내는 회로도이다. 도 4에서, 이 판독회로(9)는, 2개의 차동증폭기(23, 24)를 포함한다. 차동증폭기 23은, P채널 MOS 트랜지스터(31, 32) 및 N채널 MOS 트랜지스터(33∼35)를 포함한다. P채널 MOS 트랜지스터 31, 32는, 전원전위 VDD의 라인과 노드 N31, N32의 사이에 접속되고, 그것들의 게이트가 각각 노드 N32, N31에 접속된다. N채널 MOS 트랜지스터 33, 34는, 각각 노드 N31, N32와 노드 N33과의 사이에 접속되며, 그것들의 게이트는 각각 데이터 입출력선 IO의 전위 및 참조전위 VR을 받는다. 노드 N32에 나타나는 신호가, 이 차동증폭기 23의 출력신호 RD가 된다. 참조전위 VR은, 전원전위 VDD와 접지전위 GND의 사이의 소정전위(예를 들면 VDD/2)이다. N채널 MOS 트랜지스터 35는, 노드 N33과 접지전위GND의 라인과의 사이에 접속되고, 그 게이트는 신호 SE를 받는다.
차동증폭기 24는, 차동증폭기 23과 동일한 구성으로, P채널 MOS 트랜지스터(31, 32) 및 N채널 MOS 트랜지스터(33∼35)를 포함한다. 단, N채널 MOS 트랜지스터 33의 게이트는, 데이터 입출력선 IO의 전위 대신에 데이터 입출력선 /IO의 전위를 받는다. 또한 노드 N32에는, 데이터신호 RD 대신에 데이터신호 /RD가 나타난다.
판독동작시는, 신호 SE가 소정타이밍으로 H 레벨로 되어 N채널 MOS 트랜지스터 35가 도통하고, 차동증폭기 23, 24가 활성화된다. 데이터 입출력선 IO, /IO가 각각 H 레벨 및 L 레벨인 경우는, 차동증폭기 23에서는 MOS 트랜지스터 32, 33의 도통 저항값이 MOS 트랜지스터 31, 34의 도통 저항값보다도 낮아져 신호 RD가 H 레벨로 되고, 차동증폭기 24에서는 MOS 트랜지스터 32, 34의 도통 저항값이 MOS 트랜지스터 31, 34의 도통 저항값보다도 높아져 신호 /RD가 L 레벨이 된다. 마찬가지로, 데이터 입출력선 IO, /IO가 각각 L 레벨 및 H 레벨인 경우는 신호 RD, /RD가 각각 L 레벨 및 H 레벨로 되고, 데이터 입출력선 IO, /IO가 모두 H 레벨인 경우는 신호 RD, /RD가 모두 H 레벨이 된다. 기록동작시는, 신호 SE가 비활성화 레벨의 L 레벨로 고정되며, 신호 RD, /RD는 모두 H 레벨로 유지된다.
이 실시예 1에서는, 하나의 메모리셀(1)로 "0", "1", "x"의 3종류의 데이터신호를 유지할 수 있다. 따라서, 3종류의 데이터신호를 유지하기 위해서는 2개의 메모리셀이 필요한 종래에 비해, 메모리셀의 수가 반 정도로 감소되어, 칩 면적 및 소비전력의 감소화를 도모할 수 있다.
또한, 이 실시예에 대해서는, 판독회로(9)를 2개의 PMOS 크로스 커플형의 차동증폭기(23, 24)로 구성하였지만, 판독회로(9)를 2개의 커렌트 미러형의 차동증폭기로 구성해도 된다. 커렌트 미러형의 차동증폭기에서는, P채널 MOS 트랜지스터 31, 32의 게이트는 모두 노드 N32에 접속되고, 노드 N31에 나타나는 신호가 인버터로 반전되어 데이터신호 RD 또는 /RD가 된다.
또한, 판독회로 9를 도 5의 판독회로 40으로 치환해도 된다. 판독회로 40은, 판독회로 9에 참조전위 발생회로 41을 추가한 것이다. 참조전위 발생회로(41)는, 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된 P채널 MOS 트랜지스터(42) 및 N채널 MOS 트랜지스터(43, 44)를 포함한다. P채널 MOS 트랜지스터 42의 게이트는, 프리차지 신호 /PC를 받는다. N채널 MOS 트랜지스터 43의 게이트는, 그 드레인(노드 N42)에 접속된다. 노드 N42에 나타나는 전위가 참조전위 VR이 된다. 참조전위 VR은, 차동증폭기 23, 24의 N채널 MOS 트랜지스터 34, 34의 게이트에 주어진다. N채널 MOS 트랜지스터 44의 게이트는, 신호 SE를 받는다.
판독동작시는, 우선 프리차지 신호 /PC가 소정시간만 L 레벨로 되어 P채널 MOS 트랜지스터 42가 도통하여, 노드 N42가 전원전위 VDD로 충전된다. 이어서, 신호 SE가 H 레벨로 되어 N채널 MOS 트랜지스터 44가 도통하고, 노드 N42의 전위가 저하하여 N채널 MOS 트랜지스터 43의 임계치전위 Vth가 된다. 이 임계치전위 Vth가 참조전위 VR로서 차동증폭기(23, 24)에 주어진다. 단지, 노드 N42의 전위가 저하하는 속도는, 데이터 입출력선 IO, /IO의 전위가 저하하는 속도보다도 시간이 늦어지도록, N채널 MOS 트랜지스터 43, 44의 사이즈가 설정되어 있다. 이 변경예에서는,참조전위 VR을 용이하게 생성할 수 있다.
(실시예 2)
도 6은, 본 발명의 실시예 2에 의한 2포트 SRAM의 메모리셀 50의 구성을 나타내는 회로도이다. 도 6을 참조하면, 이 메모리셀(50)은, 도 2의 메모리셀(1)에 N채널 MOS 트랜지스터(51∼54)를 추가한 것이다. N채널 MOS 트랜지스터(51∼54)는 판독회로를 구성한다. 2포트 SRAM에서는, 각 메모리셀 행에 대응하여 기록워드선 WWL 및 판독워드선 RWL이 설치되고, 각 메모리셀 열에 대응하여 기록비트선쌍 WBL, /WBL 및 판독비트선쌍 RBL, /RBL이 설치된다.
N채널 MOS 트랜지스터 19는, 기록비트선 WBL과 기억노드 N1과의 사이에 접속되고, 그 게이트는 기록워드선 WWL에 접속된다. N채널 MOS 트랜지스터 20은, 기록비트선 /WLB와 기억노드 N2와의 사이에 접속되고, 그 게이트는 기록워드선 WWL에 접속된다. N채널 MOS 트랜지스터 51, 52는 판독비트선 RBL과 접지전위 GND의 라인과의 사이에 직렬접속되며, N채널 MOS 트랜지스터 53, 54는 판독비트선 /RBL과 접지전위 GND의 라인과의 사이에 직렬접속된다. N채널 MOS 트랜지스터 51, 53의 게이트는 모두 판독워드선 RWL에 접속되고, N채널 MOS 트랜지스터 52, 54의 게이트는 각각 노드 N3, N4에 접속된다.
기록동작시는, 기록워드선 WWL 및 기록비트선쌍 WBL, /WBL이 사용되고, 실시예 1과 동일하게 하여 메모리셀(50)에 데이터신호 "0", "1" 또는 "x"가 기록된다.
판독동작시는, 판독비트선 RBL, /RBL이 H 레벨에 충전됨과 동시에, 판독워드선 RWL이 선택레벨의 H 레벨로 되어 N채널 MOS 트랜지스터 51, 53이 도통한다. 기억노드 N1, N2가 각각 H 레벨 및 L 레벨인 경우는, 노드 N3, N4가 각각 L 레벨 및 H 레벨로 되고, N채널 MOS 트랜지스터 52가 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 54가 도통하여, 판독비트선 RBL, /RBL이 각각 H 레벨 및 L 레벨이 된다.
기억노드 N1, N2가 각각 L 레벨 및 H 레벨인 경우는, 노드 N3, N4가 각각 H 레벨 및 L 레벨로 되고, N채널 MOS 트랜지스터 52가 도통함과 동시에 N채널 MOS 트랜지스터 54가 비도통으로 되어, 판독비트선 RBL, /RBL이 각각 L 레벨 및 H 레벨이 된다.
기억노드 N1, N2가 모두 H 레벨인 경우는, 노드 N3, N4가 모두 L 레벨로 되고, N채널 MOS 트랜지스터 52, 54가 모두 비도통으로 되어, 판독비트선 RBL, /RBL은 H 레벨인 상태로 변화하지 않는다. 판독워드선 RWL이 비선택 레벨의 L 레벨로 되면, N채널 MOS 트랜지스터 51, 53이 비도통으로 되어 판독동작이 종료한다.
이 실시예 2에서는, 메모리셀(50)의 기억노드(N1∼N4)가 판독비트선 RBL, /RBL에 직접접속되지 않기 때문에, 판독동작시에 기억데이터가 파괴되지 않는다. 따라서, 메모리셀(50)의 기억데이터가 안정하게 유지된다.
(실시예 3)
도 7은, 본 발명의 실시예 3에 의한 CAM의 메모리셀 60의 구성을 나타내는 회로도이다. 도 7을 참조하면, 이 메모리셀(60)은 도 2의 메모리셀(1)에 N채널 MOS 트랜지스터(61∼64)를 추가한 것이다. N채널 MOS 트랜지스터(61∼64)는, 일치/불일치 판정회로를 구성한다. 이 CAM에서는, 각 메모리셀 행에 워드선 WL이 설치되고, 1워드마다 매치선 ML이 설치되며, 각 메모리셀 열에 비트선쌍 BL, /BL이 설치된다. N채널 MOS 트랜지스터 61, 62는, 매치선 ML과 접지전위 GND의 라인과의 사이에 직렬접속되고, 그것들의 게이트는 각각 비트선 BL 및 기억노드 N1에 접속된다. N채널 MOS 트랜지스터 63, 64는, 매치선 ML과 접지전위 GND의 라인과의 사이에 직렬접속되며, 그것들의 게이트는 각각 비트선 /BL 및 기억노드 N2에 접속된다.
매치선 ML에는, 도 8에 나타낸 바와 같이, 프리차지 회로(65) 및 전위검출회로(66)가 접속되어 있다. 데이터 검색을 행하는 경우는, 프리차지 회로(65)에 의해 매치선 ML을 H 레벨로 충전하고, 검색해야 할 데이터신호의 반전신호를 비트선쌍 BL, /BL에 주어, 전위검출회로(66)에 의해 매치선 ML의 전위를 검출한다. 프리차지 회로(65)는, 예를 들면, 전원전위 VDD의 라인과 매치선 ML과의 사이에 접속되고, 그 게이트가 프리차지 신호 /PCm을 받는 P채널 MOS 트랜지스터(65a)를 포함한다. 프리차지 신호 /PCm이 L 레벨로 되면, P채널 MOS 트랜지스터 65a가 도통하여 매치선 ML이 H 레벨로 충전된다. 전위검출회로(66)는, 예를 들면, 매치선 ML의 전위가 그 임계치전위보다도 낮은 경우는 히트신호 ΦH를 H 레벨로 하고, 매치선 ML의 전위가 그 임계치전위보다도 높은 경우는 히트신호 ΦH를 L 레벨로 하는 인버터 65a를 포함한다. 데이터신호의 기록/판독은, 워드선 WL 및 비트선쌍 BL, /BL을 사용하여 실시예 1의 SRAM과 동일하게 하여 행해진다.
도 9는, 메모리셀(60)의 기억데이터 D1과, 검색데이터 D2와, 매치선 ML의 논리레벨과의 관계를 나타내는 도면이다. 기억데이터 D1은, "0", "1", "x"의 3종류가있다. 기억데이터 D1이 "0", "1", "x"일 때, 기억노드(N1, N2)는 각각 (0, 1), (1, 0), (1, 1)로 되어 있다. 검색데이터 D2는, "0", "1", "x"의 3종류가 있다. 검색데이터 D2가 "0", "1", "x"일 때, 비트선(BL, /BL)은 각각 (1, 0), (0, 1), (0, 0)로 된다.
기억데이터 D1과 검색데이터 D2가 일치한 경우는, N채널 MOS 트랜지스터 61, 62 중 적어도 한쪽의 N채널 MOS 트랜지스터가 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 63, 64 중 적어도 한쪽의 N채널 MOS 트랜지스터가 비도통으로 되고, 매치선 ML은 H 레벨("1")인 상태로 변화하지 않는다.
기억데이터 D1과 검색데이터 D2가 일치하지 않은 경우는, 검색데이터 D2가 "x"인 경우를 제외하고, N채널 MOS 트랜지스터 61, 62 또는 N채널 MOS 트랜지스터 63, 64가 도통하여 매치선 ML은 L 레벨("0")이 된다. 검색데이터 D2가 "x"인 경우는, N채널 MOS 트랜지스터 61, 63이 비도통으로 되어, 매치선 ML은 H 레벨("1")인 상태로 변화하지 않는다. 전위검출회로 66은, 매치선 ML의 전위가 L 레벨인지 H 레벨인지를 검출하고, 매치선 ML이 H 레벨인 경우는 기억데이터 D1과 검색데이터 D2가 일치한 것을 나타내기 위해 히트신호 ΦH를 L 레벨로 한다.
따라서, 검색데이터 열 중 일부 데이터를 마스크하여 "x"로 한 경우는, "x"로 된 비트에 대해서는 일치 검색기능을 마스크하여 기억데이터에 관계없이 일치라 간주함으로써, 3값의 데이터의 검색을 실현할 수 있다.
(실시예 4)
도 10은, 본 발명의 실시예 4에 의한 CAM의 메모리셀 67의 구성을 나타내는 회로도이다. 도 10을 참조하면, 이 메모리셀(67)은, 도 7의 메모리셀(60)의 N채널 MOS 트랜지스터 62, 64의 게이트를 각각 노드 N3, N4에 접속한 것이다.
도 11은, 메모리셀(67)의 기억데이터(D1)와, 검색데이터(D2)와, 매치선(ML)의 논리레벨과의 관계를 나타내는 도면이다. 기억데이터 D1이 "0", "1", "x"인 경우는, 기억노드(N1, N2)는 각각 (0, 1), (1, 0), (1, 1)로 되어, 노드(N3, N4)는 각각 (1, 0), (0, 1), (0, 0)로 되어 있다. 검색데이터 D2가 "0", "1", "x"인 경우는, 비트선(BL, /BL)은 각각 (0, 1), (1, 0), (1, 1)로 된다.
기억데이터 D1과 검색데이터 D2가 일치한 경우는, N채널 MOS 트랜지스터 61, 62 중 적어도 한쪽의 N채널 MOS 트랜지스터가 비도통으로 됨과 동시에 N채널 MOS 트랜지스터63, 64중의 적어도 한편의 N채널 MOS 트랜지스터가 비도통이 되어, 매치선 ML은 H 레벨("1")인 상태로 변화하지 않는다.
기억데이터 D1과 검색데이터 D2가 일치하지 않은 경우는, 기억데이터 D1이 "x"인 경우를 제외하고, N채널 MOS 트랜지스터 61, 62 또는 N채널 MOS 트랜지스터 63, 64가 도통하여 매치선 ML은 L 레벨("0")이 된다. 기억데이터 D1이 "x"인 경우는, N채널 MOS 트랜지스터 62, 64가 비도통으로 되어, 매치선 ML은 H 레벨("1")인 상태로 변화하지 않는다.
따라서, 기억데이터 열 중 일부 데이터에 "x"가 있는 경우는, "x"의 비트에 대해서는 일치 검색기능을 마스크하여 검색데이터에 관계없이 일치라 간주함으로써, 3값의 데이터 검색을 실현할 수 있다.
도 12는, 실시예 4의 변경예를 나타내는 도면이다. 도 12를 참조하면, 이 변경예에서는, 검색데이터 D2가 "x"인 경우는 비트선(BL, /BL)은 (0, 0)으로 된다. 비트선(BL, /BL)이 (0, 0)로 되면, N채널 MOS 트랜지스터 61, 63이 비도통으로 되어, 기억데이터 D1에 관계없이 매치선 ML이 H 레벨로 된다. 따라서, 검색데이터 D2 및 기억데이터 D1 중 적어도 한쪽의 데이터가 "x"인 경우는, 그 비트에 대해서는 일치 검색기능을 마스크하여 일치라 간주함으로써, 3값의 데이터 검색이 실현된다.
(실시예 5)
도 13은, 본 발명의 실시예 5에 의한 CAM의 메모리셀 70의 구성을 나타내는 회로도이다. 도 13에서, 이 메모리셀(70)은, 도 2의 메모리셀(1)에 N채널 MOS 트랜지스터(71∼74)를 추가한 것이다. 이 SRAM에서는, 각 메모리셀 행에 대응하여 워드선 WL이 설치되고, 1워드마다 x 검출선 XL이 설치되며, 각 메모리셀 열에 대응하여 비트선쌍 BL, /BL이 설치된다. N채널 MOS 트랜지스터 71, 72는, x 검출선 XL과 노드 N71과의 사이에 병렬접속되고, 그것들의 게이트는 각각 비트선 BL, /BL에 접속된다. N채널 MOS 트랜지스터 73, 74는, 노드 N71과 접지전위 GND의 라인과의 사이에 직렬접속되며, 그것들의 게이트는 각각 기억노드 N1, N2에 접속된다.
x 검출선 XL에는, 도 8에서 나타낸 프리차지 회로(65) 및 전위검출회로(66)가 접속되어 있다. 데이터신호의 기록/판독은, 워드선 WL 및 비트선 BL, /BL을 사용하여 실시예 1과 동일하게 하여 행해진다. 데이터검출을 행하는 경우에는, 프리차지 회로(65)에 의해 x 검출선 XL을 H 레벨로 충전하고, 비교해야 할 데이터신호D2의 반전데이터 또는 비교해야 할 데이터 D2 중 "x"만을 반전시킨 데이터를 비트선쌍 BL, /BL에 주어, 전위검출회로(66)에 의해 x 검출선 XL의 전위를 검출한다.
도 14는, 메모리셀(70)의 기억데이터 D1과, 비교데이터 D2와, x 검출선 XL의 논리레벨과의 관련을 나타내는 도면이다. 기억데이터 D1이 "0", "1", "x"인 경우는, 기억노드(N1, N2)는 각각 (0, 1), (1, 0), (1, 1)로 되어 있다. 비교데이터 D2가 "0", "1", "x"인 경우는, 비트선(BL, /BL)이 각각 (0, 1), (1, 0), (0, 0) 또는 (1, 0), (0, 1), (0, 0)이 된다.
기억데이터 D1이 "0" 또는 "1"인 경우는, 기억노드 N1 또는 N2가 L 레벨로 되어 N채널 MOS 트랜지스터 73 또는 74가 비도통으로 되어, 비교데이터 D2에 관계없이, x 검출선 XL은 H 레벨("1")인 상태로 변화하지 않는다.
기억데이터 D1이 "x"인 경우는, 기억노드 N1, N2가 모두 H 레벨로 되어 N채널 MOS 트랜지스터 73, 74는 모두 도통한다. 따라서, 비교데이터 D2가 "x"인 경우를 제외하고, N채널 MOS 트랜지스터 71 또는 72가 도통하여 x 검출선 XL은 L 레벨("0")이 된다. 비교데이터 D2가 "x"인 경우는, N채널 MOS 트랜지스터 71, 72는 모두 비도통으로 되어, x 검출선 XL은 H 레벨("1")인 상태로 변화하지 않는다.
따라서, 1워드의 데이터 중 1비트라도 "x"이면 x 검출선 XL은 L 레벨로 낮아지고, 전체 비트라도 "x"가 아닌 워드에 대응하는 x 검출선 XL만 H 레벨로 유지된다. 비교데이터 D2가 "0" 또는 "1"로 기억데이터 D1이 "x"인 경우, "x"를 검출했다고 간주한다. 실시예 5의 N채널 MOS 트랜지스터(60∼64) 및 매치선(ML)과 병용하면, 일치한 기억데이터 열에 "x"가 포함되어 있는지 아닌지를 판별할 수 있다.
(실시예 6)
도 15는, 본 발명의 실시예 6에 의한 SRAM의 메모리셀 80의 구성을 나타내는 회로도이다. 도 15를 참조하면, 메모리셀(80)이 도 2의 메모리셀(1)과 다른 점은, N채널 MOS 트랜지스터 17, 18이 P채널 MOS 트랜지스터(풀업트랜지스터) 81, 82로 치환되고, P채널 MOS 트랜지스터 13, 14가 N채널 MOS 트랜지스터(트랜스퍼 게이트) 83, 84로 치환되어 있는 점이다. P채널 MOS 트랜지스터 81, 82는 각각 전원전압 VDD의 라인과 노드 N3, N4와의 사이에 접속되고, 그것들의 게이트가 각각 기억노드 N1, N2에 접속된다. N채널 MOS 트랜지스터 83은, 노드 N2와 N3의 사이에 접속되며, 그 게이트는 기억노드 N1에 접속된다. N채널 MOS 트랜지스터 84는, 노드 N1과 N4의 사이에 접속되고, 그 게이트는 기억노드 N2에 접속된다.
기록동작시는, 워드선 WL이 선택레벨의 H 레벨로 되고, N채널 MOS 트랜지스터 19, 20이 도통한다. 비트선 BL, /BL이 각각 H 레벨 및 L 레벨로 된 경우는, N채널 MOS 트랜지스터 84가 비도통으로 됨과 동시에 P채널 MOS 트랜지스터 82가 도통하여 노드 N4가 H 레벨로 되고, 기억노드 N2가 L 레벨로 래치된다. 또한, N채널 MOS 트랜지스터 83이 도통함과 동시에 P채널 MOS 트랜지스터 81이 비도통으로 되어 노드 N3이 L 레벨로 되며, 기억노드 N1이 H 레벨로 래치된다.
비트선 BL, /BL이 각각 L 레벨 및 H 레벨로 된 경우는, N채널 MOS 트랜지스터 83이 비도통으로 됨과 동시에 P채널 MOS 트랜지스터 81이 도통하여 노드 N3이 H 레벨로 되고, 기억노드 N1이 L 레벨로 래치된다. 또한, N채널 MOS 트랜지스터 84가 도통함과 동시에 P채널 MOS 트랜지스터 82가 비도통으로 되어 노드 N4가 L 레벨로되며, 기억노드 N2가 H 레벨로 래치된다.
비트선 BL, /BL이 모두 L 레벨로 된 경우는, N채널 MOS 트랜지스터 83, 84가 비도통으로 됨과 동시에 P채널 MOS 트랜지스터 81, 82가 도통하여, 노드 N3, N4가 H 레벨로 되고, 기억노드 N1, N2가 L 레벨로 래치된다. 워드선 WL이 비선택 레벨의 L 레벨로 되면, N채널 MOS 트랜지스터 19, 20이 비도통으로 되며, 메모리셀(80)에 3값의 데이터신호가 기억된다. 기억노드 N1, N2가 L레벨, H 레벨인 경우 즉 0, 1인 경우를 "0"으로 하고, 기억노드 N1, N2가 H 레벨, L 레벨인 경우 즉 1, 0인 경우를 "1"로 하며, 기억노드 N1, N2가 L 레벨, L 레벨인 경우 즉 0, 0인 경우를 "x"로 한다.
판독동작시는, 워드선 WL이 선택레벨의 H 레벨로 되어 N채널 MOS 트랜지스터 19, 20이 도통한다. 기억노드 N1, N2가 각각 H 레벨 및 L 레벨인 경우는, 비트선 /BL에서 N채널 MOS 트랜지스터 20, 16을 통해 접지전위 GND의 라인에 전류가 유출하여 비트선 /BL의 전위가 저하하는 한편, N채널 MOS 트랜지스터 15는 비도통으로 되어 있기 때문에 비트선 BL의 전위는 프리차지 전위인 상태로 변화하지 않고 있다.
기억노드 N1, N2가 각각 L 레벨 및 H 레벨인 경우는, 비트선 BL이, N채널 MOS 트랜지스터 19, 15를 통해 접지전위 GND의 라인에 전류가 유출하여 비트선 BL의 전위가 저하하는 한편, N채널 MOS 트랜지스터 16은 비도통으로 되어 있기 때문에 비트선 /BL의 전위는 프리차지 전위인 상태로 변화하지 않는다. 기억노드 N1, N2가 모두 L 레벨인 경우는, N채널 MOS 트랜지스터 15, 16이 모두 도통하고 있기때문에, 비트선 BL, /BL의 전위는 모두 L 레벨이 된다. 따라서, 비트선 BL, /BL의 각각의 전위와 참조전위 VR을 비교함으로써, 메모리셀(80)의 기억데이터 "0", "1" 또는 "x"를 판독할 수 있다.
이 실시예 6에서도, 실시예 1과 동일한 효과를 얻을 수 있다.
(실시예 7)
도 16은, 본 발명의 실시예 7에 의한 2포트 SRAM의 메모리셀 85의 구성을 나타내는 회로도이다. 도 16을 참조하고, 이 메모리셀(85)은, 도 15의 메모리셀(80)에 도 6에서 나타낸 N채널 MOS 트랜지스터(51∼54)로 이루어지는 판독회로를 설치한 것이다. 단지, N채널 MOS 트랜지스터 52, 54의 게이트는 노드 N3, N4 대신에 기억노드 N1, N2에 접속되어 있다. 이것은, N채널 MOS 트랜지스터 52, 54의 게이트를 노드 N3, N4에 접속하면, 기억노드 N1, N2가 0, 0인 경우에 N채널 MOS 트랜지스터 52, 54가 모두 도통하여, 판독비트선 RBL, /RBL은 모두 L 레벨에 낮아져 소비전력이 증대하기 때문이다. 따라서, 판독비트선 RBL, /RBL에 출력되는 판독데이터신호는, 기억데이터신호의 반전신호가 된다.
기록동작시는, 기록워드선 WL 및 기록비트선쌍 WBL, /WBL이 사용되고, 실시예 6과 동일하게, 메모리셀(85)에 데이터신호 "0", "1" 또는 "x"를 기록할 수 있다.
판독동작시는, 판독워드선 RWL이 선택레벨의 H 레벨로 되어, N채널 MOS 트랜지스터 51, 53이 도통한다. 기억노드 N1, N2가 각각 1, 0인 경우는, N채널 MOS 트랜지스터 52가 도통함과 동시에 N채널 MOS 트랜지스터 54가 비도통으로 되어, 판독비트선 RBL, /RBL은 각각 0, 1이 된다.
기억노드 N1, N2가 각각 0, 1인 경우는, N채널 MOS 트랜지스터 52가 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 54가 도통하여, 판독비트선 RBL, /RBL이 각각 1, 0이 된다. 기억노드 N1, N2가 각각 0, 0인 경우는, N채널 MOS 트랜지스터 52, 54가 모두 비도통으로 되고, 판독비트선 RBL, /RBL이 각각 1, 1이 된다. 따라서, 이 실시예 7에서는, 기억데이터의 반전데이터가 판독비트선 RBL, /RBL에 판독된다. 판독워드선 RWL이 비선택 레벨의 L 레벨로 되면, N채널 MOS 트랜지스터 51, 53이 비도통으로 되어, 판독동작이 종료한다.
이 실시예 7에서도, 실시예 2와 동일한 효과를 얻을 수 있다.
(실시예 8)
도 17은, 본 발명의 실시예 8에 의한 CAM의 메모리셀 86의 구성을 나타내는 회로도이다. 도 17을 참조하면, 이 메모리셀(86)은 도 15의 메모리셀(80)에 도 7에서 나타낸 N채널 MOS 트랜지스터(61∼64)로 이루어지는 일치/불일치 판정회로를 추가한 것이다. 즉, 이 CAM에서는, 각 메모리셀 행에 워드선 WL이 설치되고, 1워드마다 매치선 ML이 설치되며, 각 메모리셀 열에 비트선쌍 BL, /BL이 설치된다. N채널 MOS 트랜지스터 61, 62는, 매치선 ML과 접지전위 GND의 라인과의 사이에 직렬접속되고, 그것들의 게이트는 각각 비트선 BL 및 노드 N3에 접속된다. N채널 MOS 트랜지스터 63, 64는, 매치선 ML과 접지전위 GND의 라인과의 사이에 직렬접속되며, 그것들의 게이트는 각각 비트선 /BL 및 노드 N4에 접속된다.
매치선 ML에는, 도 8에서 나타낸 프리차지 회로(65) 및 전위검출회로(66)가 접속되어 있다. 데이터신호의 기록/판독은, 워드선 WL 및 비트선쌍 BL, /BL을 사용하여 실시예 6의 SRAM과 동일하게 하여 행해진다. 데이터 검색을 행하는 경우는, 프리차지 회로(65)에 의해 매치선 ML을 H 레벨로 충전하고, 검색해야 할 데이터신호를 비트선쌍 BL, /BL에 주어, 전위검출회로(66)에 의해 매치선 ML의 전위를 검출한다.
도 18은, 메모리셀(86)의 기억데이터(D1)와, 검색데이터(D2)와, 매치선(ML)의 논리레벨과의 관계를 나타내는 도면이다. 기억데이터 D1이 "0", "1", "x"일 때, 기억노드(N1, N2)는 각각 (0, 1), (1, 0), (0, 0)이 되고, 노드(N3, N4)는 각각 (1, 0), (0, 1), (1, 1)로 되어 있다. 검색데이터 D2가 "0", "1", "x"일 때, 비트선(BL, /BL)은 각각 (0, 1), (1, 0), (0, 0)로 된다.
기억데이터 D1과 검색데이터 D2가 일치한 경우는, N채널 MOS 트랜지스터61, 62 중 적어도 한쪽의 N채널 MOS 트랜지스터가 비도통으로 됨과 동시에 N채널 MOS 트랜지스터 63, 64 중 적어도 한쪽의 N채널 MOS 트랜지스터가 비도통으로 되어, 매치선 ML은 H 레벨("1")인 상태로 변화하지 않는다.
기억데이터 D1과 검색데이터 D2가 일치하지 않은 경우는, 검색데이터 D2가"x"인 경우를 제외하고, N채널 MOS 트랜지스터 61, 62 또는 N채널 MOS 트랜지스터 64, 65가 도통하여 매치선 ML은 L 레벨("0")이 된다. 검색데이터 D2가 "x"인 경우는, N채널 MOS 트랜지스터 61, 63이 비도통으로 되어, 매치선 ML은 H레벨("1")인 상태로 변화하지 않는다. 전위검출회로(66)는, 매치선 ML의 전위가 L 레벨인지 H 레벨인지를 검출하여, 매치선 ML이 H 레벨인 경우는 기억데이터 D1과 검색데이터 D2가 일치한 것을 나타내기 위해, 히트신호 ΦH를 H 레벨로 한다.
따라서, 검색데이터 열 중 일부 데이터를 마스크하여 "x"로 한 경우는, "x"로 된 비트에 대해서는 일치 검색기능을 마스크하여 기억데이터에 관계없이 일치라 간주함으로써, 3값의 데이터의 검색을 실현할 수 있다.
(실시예 9)
도 19는, 본 발명의 실시예 9에 의한 CAM의 메모리셀 87의 구성을 나타내는 회로도이다. 도 19에서, 이 메모리셀(87)은, 도 17의 메모리셀(86)의 N채널 MOS 트랜지스터(62, 64)의 게이트를 각각 기억노드 N1, N2에 접속한 것이다.
도 20은, 메모리셀(87)의 기억데이터 D1과 검색데이터 D2와, 매치선 ML의 논리레벨과의 관계를 나타내는 도면이다. 기억데이터 D1이 "0", "1", "x"인 경우는, 기억노드(N1, N2)가 각각 (0, 1), (1, 0), (0, 0)로 되어 있다. 검색데이터 D2가 "O", "1", "x"인 경우는, 비트선(BL, /BL)에는 검색데이터 D2의 반전데이터가 주어져, 비트선(BL, /BL)이 각각 (1, 0), (0, 1), (1, 1)로 된다.
기억데이터 D1과 검색데이터 D2가 일치한 경우는, N채널 MOS 트랜지스터61, 62 중 적어도 한쪽의 N채널 MOS 트랜지스터가 비도통으로 됨과 동시에, N채널 MOS 트랜지스터 63, 64 중 적어도 한쪽의 N채널 MOS 트랜지스터가 비도통으로 되고, 매치선 ML은 H 레벨("1")인 상태로 변화하지 않는다. 기억데이터 D1과 검색데이터 D2가 일치하지 않은 경우는, 기억데이터 D1이 "x"인 경우를 제외하고, N채널 MOS 트랜지스터 61, 62 또는 N채널 MOS 트랜지스터 63, 64가 도통하여, 매치선 ML은 L 레벨("0")이 된다. 기억데이터 D1이 "x"인 경우는, N채널 MOS 트랜지스터 62, 64가 비도통으로 되고, 매치선 ML은 H 레벨("1")인 상태로 변화하지 않는다.
따라서, 기억데이터 열 중 일부 데이터에 "x"가 있는 경우는, "x"의 비트에 대해서는 일치 검색기능을 마스크하여 검색데이터에 관계없이 일치라 간주함으로써, 3값의 데이터 검색을 실현할 수 있다.
도 21은, 실시예 9의 변경예를 나타내는 도면이다. 도 21을 참조하면, 이 변경예에서는, 검색데이터 D2가 "x"인 경우는 비트선(BL, /BL)은 (0, 0)로 된다. 비트선(BL, /BL)이 (0, 0)로 되면, N채널 MOS 트랜지스터 61, 63이 비도통으로 되어, 기억데이터 D1에 관계없이 매치선 ML이 H 레벨이 된다. 따라서, 검색데이터 D2 및 기억데이터 D1 중 적어도 한쪽의 데이터가 "x"인 경우는, 그 비트에 대해서는 일치 검색기능을 마스크하여 일치라 간주함으로써, 3값의 데이터 검색이 실현된다.
(실시예 10)
도 22는, 본 발명의 실시예 10에 의한 CAM의 메모리셀 88의 구성을 나타내는 회로도이다. 도 22에서, 이 메모리셀(88)은, 도 15의 메모리셀(80)에 도 13에서 나타낸 N채널 MOS 트랜지스터(71∼74)로 이루어지는 x 검출회로를 추가한 것이다. 이 CAM에서는, 각 메모리셀 행에 대하여 워드선 WL이 설치되고, 1워드마다 x 검출선 XL이 설치되며, 각 메모리셀 열에 대응하여 비트선쌍 BL, /BL이 설치된다. N채널MOS 트랜지스터 71, 72는, x 검출선 XL과 노드 N71과의 사이에 병렬접속되고, 그것들의 게이트는 각각 비트선 BL, /BL에 접속된다. N채널 MOS 트랜지스터73, 74는, 노드 N71과 접지전위 GND의 라인과의 사이에 직렬접속되며, 그것들의 게이트는 각각 노드 N3, N4에 접속된다.
x 검출선 XL에는, 도 8에서 나타낸 프리차지 회로(65) 및 전위검출회로(66)가 접속되어 있다. 데이터신호의 기록/판독은, 워드선 WL 및 비트선쌍 BL, /BL을 사용하여 실시예 6과 동일하게 하여 행해진다. 데이터 검색을 행하는 경우는, 프리차지 회로(65)에 의해 x 검출선 XL을 H 레벨로 충전하고, 비교해야 할 데이터 D2 또는 비교해야 할 데이터 D2 중 "0", "1"만 반전된 데이터를 비트선쌍 BL, /BL에 주어, 전위검출회로(66)에 의해 x 검출선 XL의 전위를 검출한다.
도 23은, 메모리셀(88)의 기억데이터 D1과, 비교데이터 D2와, x 검출선 XL의 논리레벨과의 관계를 나타내는 도면이다. 기억데이터 D1이 "0", "1", "x"인 경우는, 기억노드(N1, N2)는 각각 (0, 1), (1, 0), (0, 0)이 되고, 노드(N3, N4)는 각각 (1, 0), (0, 1), (1, 1)로 되어 있다. 비교데이터 D2가 "0", "1", "x"인 경우는, 비트선(BL, /BL)은 각각 (0, 1), (1, 0), (0, 0) 또는 (1, 0), (0, 1), (0, 0)이 된다.
기억데이터 D1이 "0" 또는 "1"인 경우는, 노드 N3 또는 N4가 L 레벨로 되어 N채널 MOS 트랜지스터 73 또는 74가 비도통으로 되고, 비교데이터 D2에 관계없이, x 검출선 XL은 H 레벨("1")인 상태로 변화하지 않는다.
기억데이터 D1이 "x"인 경우는, 노드 N3, N4가 모두 H 레벨로 되고, N채널MOS 트랜지스터 73, 74가 모두 도통한다. 따라서, 비교데이터 D2가 "x"인 경우를 제외하고, N채널 MOS 트랜지스터 71 또는 72가 도통하여 x 검출선 XL은 L 레벨("0")이 된다. 비교데이터 D2가 "x"인 경우는, N채널 MOS 트랜지스터 70, 72가 모두 비도통으로 되고, x 검출선 XL은 H 레벨("1")인 상태로 변화하지 않는다.
따라서, 1워드의 데이터 중 1비트로 "x"이면, x 검출선 XL은 L 레벨로 낮아지고, 전체 비트와도 "x"가 아닌 워드에 대응하는 x 검출선 XL만 H 레벨로 유지된다. 비교데이터 D2가 "0" 또는 "1"로 기억데이터 D1이 "x"인 경우만, "x"를 검출하였다고 간주한다. 실시예 9의 N채널 MOS 트랜지스터(61∼64) 및 매치선(ML)과 병용하면, 일치한 기억데이터 열에 "x"가 포함되어 있는지 아닌지를 판별할 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상과 같이, 본 발명에 관한 반도체 메모리장치에서는, 그것들의 출력노드가 각각 제1 및 제2 기억노드에 접속된 제1 및 제2 인버터와, 제1 및 제2 기억노드에 각각 제1 및 제2 전위가 주어지고 있는 경우는 제1 기억노드와 제2 인버터의 입력노드와의 사이를 도통시킴과 동시에 제1 인버터의 입력노드에 제2 전위를 제공하고, 제1 및 제2 기억노드에 각각 제2 및 제1 전위가 주어지고 있는 경우는 제2 기억노드와 제1 인버터의 입력노드와의 사이를 도통시킴과 동시에 제2 인버터의 입력노드에 제2 전위를 제공하며, 제1 및 제2 기억노드의 각각에 제1 전위가 주어지고 있는 경우는 제1 및 제2 인버터의 입력노드의 각각에 제2 전위를 제공하는 제1 전환회로와, 워드선이 선택레벨로 된 것에 따라, 제1 비트선과 제1 기억노드와의 사이를 도통시킴과 동시에 제2 비트선과 제2 기억노드와의 사이를 도통시키는 제2 전환회로가 설치된다. 따라서, 이 반도체 메모리장치는, 제1 및 제2 기억노드에 각각 제1 및 제2 전위를 기억하는 상태, 제1 및 제2 기억노드에 각각 제2 및 제1 전위를 기억하는 상태, 제1 및 제2 기억노드의 각각에 제1 전위를 기억하는 상태의 3종류의 기억유지상태를 갖는다. 따라서, 3종류의 데이터신호를 유지하기 위해서는 2개의 인버터를 포함하는 반도체 메모리장치(메모리셀)가 2개 필요했었던 종래에 비해, 트랜지스터의 수를 감하는 것이 가능하다. 이것에 의해, 점유면적의 축소화를 도모할 수 있다. 또한, 비트선의 수를 감하는 것도 가능하기 때문에, 예를 들면 비트선의 충방전의 양을 감하는 것을 기대할 수 있고, 소비전력의 감소화로 이어진다.
바람직하게는, 제1 및 제2 전위는 각각 전원전위 및 접지전위이고, 제2 전환회로는, 제1 기억노드와 제2 인버터의 입력노드와의 사이에 접속되고, 그 게이트전극이 제2 기억노드에 접속된 제1 P채널 MOS 트랜지스터와, 제2 기억노드와 제1 인버터의 입력노드와의 사이에 접속되며, 그 게이트전극이 제1 기억노드에 접속된 제2 P채널 MOS 트랜지스터와, 제1 인버터의 입력노드와 접지전위의 라인과의 사이에 접속되고, 그 게이트전극이 제1 기억노드에 접속된 제1 N채널 MOS 트랜지스터와, 제2 인버터의 입력노드와 접지전위의 라인과의 사이에 접속되며, 그 게이트전극이 제2 기억노드에 접속된 제2 N채널 MOS 트랜지스터를 포함한다. 이 경우는, 제1 및 제2 기억노드에 (0, 1), (1, 0), (1, 1)의 3종류의 데이터신호를 기억할 수 있다.
또한 바람직하게는, 제1 및 제2 전위는 각각 접지전위 및 전원전위이고, 제1 전환회로는, 제1 기억노드와 제2 인버터의 입력노드와의 사이에 접속되고, 그 게이트전극이 제2 기억노드에 접속된 제1 N채널 MOS.트랜지스터와, 제2 기억노드와 제2 인버터의 입력노드와의 사이에 접속되며, 그 게이트전극이 제1 기억노드에 접속된 제2 N채널 MOS 트랜지스터와, 제1 인버터의 입력노드와 전원전위의 라인과의 사이에 접속되고, 그 게이트전극이 제1 기억노드에 접속된 제1 P채널 MOS 트랜지스터와, 제2 인버터의 입력노드와 전원전위의 라인과의 사이에 접속되며, 그 게이트전극이 제2 기억노드에 접속된 제2 P채널 MOS 트랜지스터를 포함한다. 이 경우는, 제1 및 제2 기억노드에 (0, 1), (1, 0), (0, 0)의 3종류의 데이터신호를 기억할 수 있다.
또한 바람직하게는, 반도체 메모리장치에 대응하여 판독워드선과 제1 및 제2 판독비트선이 설치되고, 반도체 메모리장치는 판독워드선이 선택레벨로 된 것에 따라 더 활성화되며, 제1 및 제2 기억노드에 유지된 데이터신호를 판독하여 제1 및 제2 판독비트선에 제공하는 판독회로를 구비한다. 이 경우는, 판독동작시에 제1 및 제2 기억노드가 제1 및 제2 비트선에 직접접속되지 않기 때문에, 제1 및 제2 기억노드에 유지된 데이터신호가 파괴되는 것을 방지할 수 있다.
또한 바람직하게는, 제1 및 제2 판독비트선은 미리 전원전위로 충전되고, 판독회로는, 제1 판독비트선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 인버터의 입력노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제2 판독비트선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 인버터 입력노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다, . 이 경우는, 제1 및 제2 기억노드에 (1, 1)가 유지되어 있는 경우에, 제1∼제4 N채널 MOS 트랜지스터에 전류가 흐르지 않기 때문에 소비전류가 작게 감소된다.
또한 바람직하게는, 제1 및 제2 판독비트선은 미리 전원전위로 충전되고, 판독회로는, 제1 판독비트선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 기억노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제2 판독비트선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 판독워드선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 기억노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다. 이 경우는, 제1 및 제2 기억노드에 (0, 0)이 유지되어 있는 경우에, 제1∼제4 N채널 MOS 트랜지스터에 전류가 흐르지 않기 때문에 소비전류가 작게 감소된다.
또한 바람직하게는, 반도체 메모리장치에 대응하여 매치선이 설치되고, 반도체 메모리장치는, 제1 및 제2 기억노드에 유지된 데이터신호와 제1 및 제2 비트선에 주어진 데이터신호가 일치하고 있는지 아닌지를 판정하여, 판정결과에 따른 레벨의 신호를 매치선에 제공하는 일치/불일치 판정회로를 더 구비한다. 이 경우, 데이터 검색을 행할 수 있다.
또한 바람직하게는, 일치/불일치 판정회로는, 제1 및 제2 기억노드의 전위가 동일한 경우 및 /또는 제1 및 제2 비트선의 전위가 동일한 경우는, 제1 및 제2 기억노드에 유지된 데이터신호와 제1 및 제2 비트선에 주어진 데이터신호가 일치하고 있다고 판정한다. 이 경우는, 제1 및 제2 기억노드의 전위를 동일하게 하는 것 등에 의해, 일치/불일치 판정기능을 마스크할 수 있다.
또한 바람직하게는, 매치선은 미리 전원전위로 충전되고, 일치/불일치 판정회로는, 매치선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 비트선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 기억노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 매치선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 비트선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 기억노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다. 이 경우는, 일치/불일치 판정회로를 용이하게 구성할 수 있다.
또한 바람직하게는, 매치선은 미리 전원전위로 충전되고, 일치/불일치 판정회로는, 매치선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 비트선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제1 인버터의 입력노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 매치선과 접지전위의 라인과의 사이에 직렬접속되며, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 비트선에 접속되고, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 제2 인버터의 입력노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다. 이 경우도, 일치/불일치 판정회로를 용이하게 구성할 수 있다.
또한 바람직하게는, 반도체 메모리장치에 대응하여 데이터 검출선이 설치되고, 반도체 메모리장치는 제1 및 제2 기억노드가 모두 제1 전위를 유지하고 있는지 아닌지를 판정하여, 판정결과에 따른 레벨의 신호를 데이터 검출선에 제공하는 데이터 검출회로를 구비한다. 이 경우는, 제1 및 제2 기억노드는 모두 제1 전위를 유지하고 있는지 아닌지를 판정할 수 있다.
또한 바람직하게는, 제1 및 제2 전위는 각각 전원전위 및 접지전위이고, 데이터 검출회로는 미리 전원전위에 충전된다. 데이터 검출회로는, 그것들의 제1 전극이 모두 데이터 검출선에 접속되고, 그것들의 제2 전극이 서로 접속되며, 그것들의 게이트전극이 각각 제1 및 제2 비트선에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제1 및 제3의 N채널 MOS 트랜지스터의 제2 전극과 접지전위의 라인과의 사이에 직렬접속되고, 그것들의 게이트전극이 각각 제1 및 제2 기억노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다. 제1 및 제2 비트선 중 한쪽의 비트선은 제1 전위를 받고, 다른쪽의 비트선은 제2 전위를 받는다. 이 경우는, 제1 및 제2기억노드는 (1, 1)을 유지하고 있는지 아닌지를 판정할 수 있다.
또한 바람직하게는, 제1 및 제2 전위는 각각 접지전위 및 전원전위이고, 데이터 검출선은 미리 전원전위에 충전된다. 데이터 검출회로는, 그것들의 제1 전극이 모두 데이터 검출선에 접속되고, 그것들의 제2 전극이 서로 접속되며, 그것들의 게이트전극이 각각 제1 및 제2 비트선에 접속된 제1 및 제2 N채널 MOS 트랜지스터와, 제1 및 제2 N채널 MOS 트랜지스터의 제2 전극과 접지전위의 라인과의 사이에 직렬접속되고, 그것들의 게이트전극이 각각 제1 및 제2 인버터의 입력노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한다. 제1 및 제2 비트선 중 한쪽의 비트선은 제1 전위를 받고, 다른쪽의 비트선은 제2 전위를 받는다. 이 경우는, 제1 및 제2 기억노드가 (0, 0)을 유지하고 있는지 아닌지를 판정할 수 있다.
또한 바람직하게는, 제1 및 제2 비트선에 접속되고, 반도체 메모리장치의 제1 및 제2 기억노드에 데이터신호를 기록하는 기록회로가 더 설치된다. 기록회로는, 기록허가신호가 활성화 레벨인 경우는 제1 입력신호의 반전신호를 제1 비트선에 제공하고, 기록허가신호가 비활성화 레벨인 경우는 그 출력노드를 하이 임피던스 상태로 하는 제1 트라이 스테이트 인버터와, 기록허가신호가 활성화 레벨인 경우는 제2 입력신호의 반전신호를 제2 비트선에 제공하며, 기록허가신호가 비활성화 레벨인 경우는 그 출력노드를 하이 임피던스 상태로 하는 제2 트라이 스테이트 인버터를 포함한다. 이 경우는, 제1 및 제2 기억노드에 3종류의 데이터신호를 기록할 수 있다.
또한 바람직하게는, 제1 및 제2 비트선에 접속되고, 반도체 메모리장치의제1 및 제2 기억노드에 유지된 데이터신호를 판독하는 판독회로가 더 설치된다. 판독회로는, 제1 비트선의 전위와 제1 및 제2 전위사이의 참조전위를 비교하여, 비교결과에 따른 레벨의 신호를 출력하는 제1 비교회로와, 제2 비트선의 전위와 참조전위를 비교하여, 비교결과에 따른 레벨의 신호를 출력하는 제2 비교회로를 포함한다. 이 경우는, 제1 및 제2 기억노드로부터 3종류의 데이터신호를 판독할 수 있다.
바람직하게는, 반도체 메모리장치는, 참조전위를 생성하는 참조전위발생, 회로를 더 구비한다. 참조전위 발생회로는, 전원전위의 라인과 출력노드와의 사이에 접속되고, 판독동작시에 펄스식으로 도통하는 스위칭소자와, 출력노드와 접지전위의 라인과의 사이에 접속된 다이오드소자를 포함한다. 이 경우는, 참조전위를 용이하게 생성할 수 있다.

Claims (9)

  1. 워드선과 제1 및 제2 비트선의 교차부에 배치된 반도체 메모리장치에 있어서,
    그것들의 출력노드가 각각 제1 및 제2 기억노드에 접속된 제1 및 제2 인버터,
    상기 제1 및 제2 기억노드에 각각 제1 및 제2 전위가 주어지고 있는 경우는 상기 제1 기억노드와 상기 제2 인버터의 입력노드와의 사이를 도통시킴과 동시에 상기 제1 인버터의 입력노드에 상기 제2 전위를 제공하고, 상기 제1 및 제2 기억노드에 각각 상기 제2 및 제1 전위가 주어지고 있는 경우는 상기 제2 기억노드와 상기 제1 인버터의 입력노드와의 사이를 도통시킴과 동시에 상기 제2 인버터의 입력노드에 상기 제2 전위를 제공하며, 상기 제1 및 제2 기억노드의 각각에 상기 제1 전위가 주어지고 있는 경우는 상기 제1 및 제2 인버터의 입력노드의 각각에 상기 제2 전위를 제공하는 제1 전환회로, 및
    상기 워드선이 선택레벨로 된 것에 따라, 상기 제1 비트선과 상기 제1 기억노드와의 사이를 도통시킴과 동시에 상기 제2 비트선과 상기 제2 기억노드와의 사이를 도통시키는 제2 전환회로를 구비한 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 전위는, 각각 전원전위 및 접지전위이고,
    상기 제1 전환회로는,
    상기 제1 기억노드와 상기 제2 인버터의 입력노드와의 사이에 접속되고, 그 게이트전극이 상기 제2 기억노드에 접속된 제1 P채널 MOS트랜지스터,
    상기 제2 기억노드와 상기 제1 인버터의 입력노드와의 사이에 접속되며, 그 게이트전극이 상기 제1 기억노드에 접속된 제2 P채널 MOS트랜지스터,
    상기 제1 인버터의 입력노드와 상기 접지전위의 라인과의 사이에 접속되고, 그 게이트전극이 상기 제1 기억노드에 접속된 제1 N채널 MOS트랜지스터 및
    상기 제2 인버터의 입력노드와 상기 접지전위의 라인과의 사이에 접속되며, 그 게이트전극이 상기 제2 기억노드에 접속된 제2 N채널 MOS 트랜지스터를 포함한 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서,
    상기 제1 및 제2 전위는, 각각 접지전위 및 전원전위이고,
    상기 제1 전환회로는,
    상기 제1 기억노드와 상기 제2 인버터의 입력노드와의 사이에 접속되고, 그 게이트전극이 상기 제2 기억노드에 접속된 제1 N채널 MOS트랜지스터,
    상기 제2 기억노드와 상기 제1 인버터의 입력노드와의 사이에 접속되며, 그 게이트전극이 상기 제1 기억노드에 접속된 제2 N채널 MOS트랜지스터,
    상기 제1 인버터의 입력노드와 상기 전원전위의 라인과의 사이에 접속되고, 그 게이트전극이 상기 제1 기억노드에 접속된 제1 P채널 MOS트랜지스터, 및
    상기 제2 인버터의 입력노드와 상기 전원전위의 라인과의 사이에 접속되며, 그 게이트전극이 상기 제2 기억노드에 접속된 제2 P채널 MOS 트랜지스터를 포함한 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서,
    판독워드선, 제1 및 제2 판독비트선 및 상기 판독워드선이 선택레벨로 된 것에 따라 활성화되고, 상기 제1 및 제2 기억노드에 유지된 데이터신호를 판독하여 상기 제1 및 제2 판독비트선에 제공하는 판독회로를 더 구비하며,
    상기 제1 및 제2 판독비트선은 미리 전원전위로 충전되고,
    상기 판독회로는,
    상기 제1 판독비트선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 판독워드선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 제1 인버터의 입력노드에 접속된 제1 및 제2 N채널 MOS트랜지스터, 및
    상기 제2 판독비트선과 상기 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 판독워드선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 제2 인버터의 입력노드에접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1 항에 있어서,
    매치선 및 상기 제1 및 제2 기억노드에 유지된 데이터신호와 상기 제1 및 제2 비트선에 주어진 데이터신호가 일치하고 있는지 아닌지를 판정하여, 판정결과에 따른 레벨의 신호를 상기 매치선에 제공하는 일치/불일치 판정회로를 더 구비하고,
    상기 매치선은 미리 전원전위로 충전되고,
    상기 일치/불일치 판정회로는,
    상기 매치선과 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 제1 비트선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 제1 기억노드에 접속된 제1 및 제2 N채널 MOS 트랜지스터, 및
    상기 매치선과 상기 접지전위의 라인과의 사이에 직렬접속되고, 그것들 중 한쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 제2 비트선에 접속되며, 다른쪽의 N채널 MOS 트랜지스터의 게이트전극이 상기 제2 기억노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한 것을 특징으로 하는 반도체 메모리장치.
  6. 제 1 항에 있어서,
    데이터 검출선 및 상기 제1 및 제2 기억노드가 모두 상기 제1 전위를 유지하고 있는지 아닌지를 판정하여, 판정결과에 따른 레벨의 신호를 상기 데이터 검출선에 제공하는 데이터 검출회로를 더 구비한 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 전위는, 각각 접지전위 및 전원전위이고,
    상기 데이터 검출선은 미리 전원전위로 충전되며,
    상기 데이터 검출회로는,
    그것들의 제1 전극이 모두 상기 데이터 검출선에 접속되고, 그것들의 제2 전극이 서로 접속되며, 그것들의 게이트전극이 각각 상기 제1 및 제2 비트선에 접속된 제1 및 제2 N채널 MOS 트랜지스터, 및
    상기 제1 및 제2 N채널 MOS 트랜지스터의 제2 전극과 상기 접지전위의 라인과의 사이에 직렬접속되고, 그것들의 게이트전극이 각각 상기 제1 및 제2 인버터의 입력노드에 접속된 제3 및 제4 N채널 MOS 트랜지스터를 포함한 것을 특징으로 하는 반도체 메모리장치.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 비트선에 접속되고, 상기 반도체 메모리장치의 상기 제1 및 제2 기억노드에 데이터신호를 기록하는 기록회로를 더 구비하며,
    상기 기록회로는,
    기록허가신호가 활성화 레벨인 경우는 제1 입력신호의 반전신호를 상기 제1 비트선에 제공하고, 상기 기록허가신호가 비활성화 레벨인 경우는 그 출력노드를 하이 임피던스 상태로 하는 제1 트라이 스테이트 인버터, 및
    상기 기록허가신호가 활성화 레벨인 경우는 제2 입력신호의 반전신호를 상기 제2 비트선에 제공하고, 상기 기록허가신호가 비활성화 레벨인 경우는 그 출력노드를 하이 임피던스 상태로 하는 제2 트라이 스테이트 인버터를 포함한 것을 특징으로 하는 반도체 메모리장치.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 비트선에 접속되고, 상기 반도체 메모리장치의 상기 제1 및 제2 기억노드에 유지된 데이터신호를 판독하는 판독회로를 더 구비하며,
    상기 판독회로는,
    상기 제1 비트선의 전위와 상기 제1 및 제2 전위 사이의 참조전위를 비교하여, 비교결과에 따른 레벨의 신호를 출력하는 제1 비교회로, 및
    상기 제2 비트선의 전위와 상기 참조전위를 비교하여, 비교결과에 따른 레벨의 신호를 출력하는 제2 비교회로를 포함한 것을 특징으로 하는 반도체 메모리장치.
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