TW582036B - Semiconductor memory device storing ternary data signal - Google Patents

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Description

582036
五、發明說明（l) 【發明所屬之技術領域】 尤其係有關於配置於 之半導體記憶體。 本發明係有關於半導體記憶體， 字元線和第一及第二位元線之交又部 【先前技術】 圖2 4係表示以往之靜態隨機存 SRAM)之記憶體單元90之構造之電路圖在固二下：為 ?=包括/P通道型_電晶體9i、92二ί二 日日體93〜96。Ρ通道型M0S電晶體91、99夂ώ+ 電 VDD線和記憶節點N91、Ν92之間， =在電源電位 Ν92、Ν91連接。Ν通道型M0S電晶體93 °q4和δ己憶即點 點N91、Ν92和接地電位GND線之間，复4各自接在記憶節 J 共閘極各自和 點N92、N91連接。N通道型M0S電晶體95、96各自^ 節點N91、N92和位元線BL、/BL之間，其閘極都和字元1線，u WL連接。M0S電晶體91、93構成供給記憶節點N91記憶節點 N92之信號之反相信號之反相器。電晶體92、94構成供认 記憶節點N92記憶節點N91之信號之反相信號之反相器Ί 個反相器在記憶節點N91、N92之間反向的並聯，構成 電路。 寫入動作時’將字元線WL設為選擇位準之η位準，n通 道型M0S電晶體95、96變成導通。按照寫入資料信號將位 元線BL、/BL之中之一方之位元線（例如BL)設為Η位準而且 將另一方之位元線（例如/BL)設為L位準時，M0S電晶體 91、94變成導通，而且M0S電晶體92、93變成不導通，問
2075-5409-PF(Nl);Ahddub.ptd 第 5 頁 582036 五、發明說明（2) 鎖記憶節細！、N92之位準。將字元線wl設為 之L位準時’ N通道型_電晶體95、96變成不準 憶體單兀9 0儲存資料信號。 在5己 …=出動作時，將位元線BL、m預充電位準後 ::線WL設為選擇位準u位準。因而，電 ^ =為ZBL)經由N通道型M〇s電晶體96、94流向接= 線，位το線/BL之電位降低。藉t比較位元線對Μ和 /BL之電位，可讀出記憶體單元9〇之記憶資料。 二立圖2。5係表示以往之内容定址記憶體（以下稱為以幻之 記憶體，單元100之構造之電路圖。參照圖25，本記憶體單 元100係在圖24之^憶體單元9〇追加了n通道型㈣^電晶濟 的。在CAM’對每一字設置匹酉己_，和一^曰字體對 應之多個§己憶體單元1 〇 〇和一條匹配線社連接。n通道型 M0S電晶體1〇1、102各自接在位元線虬、/BL和節點N1〇1之 間，其閘極各自和記憶節點N91、N92連接。N通道型MOS電 晶體1 03接在匹配線ML和接地電位GND線，其閘極和N通道 型M0S電晶體1〇1與1〇2之間之節點N1 01連接。 使用字元線WL及位元線對BL、/BL和圖24之SRAM —樣 的寫入/讀出資料。資料檢索時，將匹配線社預充電至Η位 準後，供給位元線BL、/BL應檢索之資料信號之反相資料 信號。在記憶資料D1為” 0”、” 1”時，記憶節點（Ν91、Ν92) 各自變成（0、1 )、（ 1、0 )。應檢索之資料為” ”” 1，，時， 各自供給位元線（BL、/BL)(1、0)、（0、1)。 例如，在記憶資料係π 0 π、檢索資料係” ”之情況，因
2075-5409-PF(Nl);Ahddub.ptd 第6頁 582036 五、發明說明（3) 吕己憶節點（N 9 1、N 9 2 )係（〇、1 )，N通道型Μ 0 S電晶體1 〇 1變 成不導通而且Ν通道型M0S電晶體102變成導通，因位元線 (BL、/BL)係（1、0)，節點Ν101變成L位準。因此，Ν通道 型MOS電晶體1 〇3變成不導通，匹配線ML依然是η位準而不 變。 又，在記憶資料係” 1 ”、檢索資料係” 〇，，之情況，因記 憶節點（Ν91、Ν92)係（1、〇)，ν通道型MOS電晶體101變成 導通而且Ν通道型MOS電晶體1〇2變成不導通，因位元線 (BL、/BL)係（〇、1)，節點Ν1〇1變成η位準。因此，ν通道 型MOS電晶體1〇3變成導通，匹配線虬被拉下成乙位準。 去吹=，只要一個字所含之多個資料之中有一個位元和檢 索貝料的口不-致’和該字對應之匹配線ML被拉下獻位準 有彳在王部位元與檢索資料一致之字 配線ML保持Η位準（” ”。 丁 μ I匕 料伴能因，之記憶體單元90、100各自只具有2種資 枓保持狀L，在資料信號具有3值，，〇，，、"丨π、 需要將保持” 或” i，，之々愔舻留一 4 y Λ 9 或鉦岐之” 夕， 圯慽體早兀和保持表示資料係有效 ^、、、ΐ= 單元之2個記憶體單元用作一組。因 而，以思體之佔有面積變大，具有耗電力大之 【發明内容】 體，Π面3明之主要目的在於提供-種半導體記憶 骰’佔有面積小、耗電力小。 “ 在本發明之半導體記憶體，包括：卜及第二
582036 五、發明說明（4) 器，其輸出節點各自和第一及第二記憶節點連接；第一切 換電路，在各自供給該第一及第二記憶節點第一及第二電 位之情況，令該第一記憶節點和該第二反相器之輸入節點 之間導通而且供給該第一反相器之輸入節點該第二電位， 而在各自供給該第一及第二記憶節點第二及第一電位之情 況，令該第二記憶節點和該第一反相器之輸入節點之間導 通而且供給該第二反相器之輸入節點該第二電位；而在供 給各該第一及第二記憶節點第一電位之情況，供給各該第 一及第二反相器之輸入節點該第二電位；以及第二切換電 路，按照該字元線被設為選擇位準，令該第一位元線和該 第一記憶節點之間導通而且令該第二位元線和該第二記憶 節點之間導通。因此，本半導體記憶體具有在第一及第二 記憶節點各自記憶第一及第二電位之狀態、在第一及第二 記憶節點各自記憶第二及第一電位之狀態以及在第一及第 二記憶節點各自記憶第一電位之狀態之3種記憶儲存狀 態。因而，和為了儲存3種資料信號而需要2個包括：2個 反相器之半導體記憶體（記憶體單元）之以往相比，可減少 電晶體個數。因而，可縮小佔有面積。又，因也可減少位 元線之線數，例如可期待減少位元線之充放電量，導致耗 電力降低。 【實施方式】 實施例1 在圖1，本SRAM包括：多個（為簡化圖面及說明設為2
2075-5409-PF(Nl);Ahddub.ptd 第8頁 582036 五、發明說明（5)
列2行之4個）記憶體單元（M C ) 1，排列成行列狀，字元線W L 和各列對應的設置；以及位元線對BL、/BL，和各行對應 的設置。各記憶體單元1與對應之字元線WL及對應之位元 線對BL、/BL連接，記憶三元（” 〇”、π Γ、πχ”）資料信號。 又’本S R A Μ包括·預充電電路2 ’各自和各位7〇線 BL、/BL對應的設置，用以將對應之位元線bl或/BL充電至 既疋之電位，專化裔3 ’和各位元線B L、/ B L對應的設置， 在讀出動作時用以將對應之位元線對BL、/BL間之電位等 化，以及行選擇閘4，和各位元線β l、/ B L對應的設置，用 以連接對應之位元線對BL、/BL和資料輸出入線對I 〇、 /10 〇 預充電電路2包括：Ρ通道型m〇S電晶體，接在電源電 位VDD和對應之位元線BL或/BL之一端之間，其閘極接受位 匕信號/關。等化器3包括：p通道型議電晶體， 之位“ bl、爪之間’其閑極接受位元線等化 = 丁選擇閘4包括：N通道型M〇S電晶體，接在和 子應之位το線BL之另一端和資料輸出 及N通道型M0S電晶體，接在和對應之 二知之間山， 和資料輸出入線/ I 〇之一端之間 二 另一端 閘極和行選擇線CSL之一端連接。 通道型M0S電晶體之 此外，本SRAM包括·列解碼哭&、
器7、寫入電路8以及讀出電路9二鮫控巧電路6、行解碼 入之列位址信號使多條字元線訧之中碼器5按照自外部輸 上升至選擇位準之Η位準。控制 之其中一條字元線WL J電路6按照自外部輸入之控
2075-5409-PF(Nl);Ahddub.ptd 五、發明說明（6) 制^號控制SRAM整體。行解石民哭7 址信號使多條行選擇線二解:= 升至選擇位準之Η位準。巾之其中-條行選擇線CSL上 之另寫路8及頃出電路9都和資料輸出入線對10、/10 °寫入電路8按照信親被設為活化位準之Η 位革而受成活化，將自外 平 列解巧哭5及r絰π7 輪 貧料信號WD、/WD寫入 Ε^ΓΛΙ ° '屮、：fSE被权為活化位準之Η位準而變成活化 器5及行解碼器7所選擇之記憶體單元1: 或 1 1，即變成 ’’ 0 ’’ 、’，1 "或，，x ” 。 其次說明圖1所示之SRAM動 =;:5r據列位址信號所指定之口 主适擇位準之fl位進饴X，丨> ^ ~ 接基w 後忒列之各記憶體單元1變成活化。 接者’利用行解碼器7使依據行二化 選擇線CSL上升至選擇位㈣位虎戶“曰疋之仃之行 成導通，，燃旱準’该行之行選擇閘4變 資# ^ Ψ夂成/化之記憶體單元1經由位元線對BL、/BL及 貝枓輪出入線對10、/1〇和寫入電路8連接。 /BL及 輸出：ί : I:按=1卜：輸入之資料信號WD、/WD將資料 、、隹. / 1 0各自设為L位準及Η位準、Η位準I # W L及=位擇準 ^ 料。 '擇⑽L下降至L位準時’在記憶體單元1儲存資 讀出動作時’依據列位址信號所指定之行之行選擇線 m 第10頁 2075-5409-PF(Nl)；Ahddub.ptd 五、發明說明（7) — CSL上升至選擇位準 通，位元線對BL、/BL轉/次’、,該行之行選擇閘4變成導 電路9連接。接著 、:貝料輸出入線對I 〇、/ 10和讀出 對BL、/BL之電位等介。气化為3變成導通’將各位元線 位準之Η位準後，褚古二=凡線等化信號/BLEQ變成非活化 用列解碼器^按= 等化器3變成不導通，利 擇位準之Η位準，今」1 諕之行之字元線叽上升至選 位元綠RT 、/βτ二列之各c憶體單元1變成活化。因而， 單元1所儲存之J :::出入線10、/10之電位按照記憶體 位準Η位準。準及Η位準、Η位準L位準、或Η 電位和參照電二路==輸出入線1〇、"Ο各自之 號RD、/RD。 向卜邛輸出按照比較結果之資料信 記憶ΓΛ1Ϊ1 己憶體單元1之構造之電路圖。在圖2，本 電晶體15〜20 Τρ、·、Ρ通道型M〇S電晶體U〜14 通道型M0S ^ , 通道型M0S電晶體（負載電晶體）1 1、1 2各 接在電源電位VDD線和記憶節點以、们之間，那些電曰 =閘極各自和節關、N4連接。pit 體= :閑Π接在節點咖3之間，其間極和記憶 通道型M0S電晶體（傳輸閘）14接在節點N1和以之 其閘極和記憶節點N 2連接。 N通道型M0S電晶體（驅動器電晶體）15、16各自 憶節點Nl、N2和接地電位GND線之間，其閘極各自和節點 N3、N4連接。p通道型M〇s電晶體U&N通道型m〇s電晶體η Μ 第11頁 2075-5409-PF(Nl);Ahddub.ptd 582036 五、發明說明（8) 構，供給記憶節點旧在節點N3出現之信號之反相信號之反 相器。p通道型M0S電晶體12 通道型M〇s電晶體16構成供 給記憶節點N2在節點N4出現之信號之反相信號之反相器。 N通道型M0S電晶體（拉低用電晶體）17接在節點…和接 地電位GND線之間，其閘極和記憶節點N1連接。n通道型 M0S電θ曰體（拉低用電晶體）丨8接在節點…和接地電位線 之間，其閘極和記憶節點N2連接。n通道型m〇S電晶體（存 取=電晶體）19接在位元線BL和記憶節點M之間，其閘極 和字几線WL連接。N通道型M〇s電晶體（存取用電晶體）2〇接 =位元線/BL和§己憶節點N2之間，其閘極和字元線WL連 寫入動作日才，將子元線社設為選擇位準之Η位準，n通 ，，M〇S電晶體19、20變成導通。在將位元線讥、/bl各自 .又:、、Η位準及L位準之情況’ p通道型M〇s電晶體工3變成不導 通，而且N通道型M0S電晶體17變成導通，節點n3變成乙位 準，將記憶節點N1閃鎖成η位準。又，p通 1 4變成導通而且Ν通道_s f = 電阳體 作仏、隹 w 电日日篮1 8變成不導通，節點N4 隻成Η位準，將記憶節點N2閂鎖成L位準。 在將位元線BL、/BL各自設机位準 通道型腸電晶體14變成^導通，而且N通道型體 1 8變成導通，節點N4變成L位準，趑々降— 電日日體 ^ η 2 取1 + 將記憶節點Ν2閂鎖成Η位 父又:二通道型M°S電晶體13變成導通而且Ν通道型M0S電 晶體1 7邊成不導通，節點n 3變成H位準 鎖成L位準。 文戚H位丰，將§己憶節點N1閃 2075-5409-PF(Nl);Ahddub.ptd 第12頁 582036 五、發明說明（9) 在將位元線BL、/BL都設為Η位準之情況，p通道型^的 電晶體13、14變成不導通，而且Ν通道型M0S電晶體17、18 變成導通，節點Ν3、Ν4變成L位準，將記憶節點N1、Ν2閃 鎖成Η位準。將字元線WL設為非選擇位準之L位準時，Ν通 道型M0S電晶體19、20變成不導通，在記憶體單元1存放三 元資料信號。將記憶節點Ν1、Ν 2為L位準、Η位準之情況， 即〇、1之情況設為11 0，’ ，將記憶節點Nl、Ν2為Η位準、l位 準之情況，即1、0之情況設為π Γ，將記憶節點N1、Ν2 位準、Η位準之情況，即1、1之情況設為” X”。 讀出動作時，將字元線WL設為選擇位準之η位準，Ν通 道型MOS電晶體19、20變成導通。在記憶節點Nl、Ν2各自 為Η位準及L位準之情況，電流自位元線/BL經由Ν通道型 MOS電晶體20、1 6流向接地電位GND線，位元線/BL之電位 降低，而因Ν通道型MOS電晶體1 5變成不導通，位元線BL之 電位依然是預充電電位而不變。 在記憶節點Ν1、Ν 2各自為L位準及Η位準之情況，電流 自位元線BL經由Ν通道型MOS電晶體19、15流向接地電位 GND線，位元線BL之電位降低，而因Ν通道型MOS電晶體1 6 變成不導通，位元線/BL之電位依然是預充電電位而不 變。 在記憶節點Ν1、Ν2都是Η位準之情況，因Ν通道型MOS 電晶體1 5、1 6都變成不導通，位元線BL、/BL之電位依然 是預充電電位而不變。 圖3係表示寫入電路8之構造之電路圖。在圖3，本寫
2〇75-5409-PF(Nl)；Ahddub.ptd 第13頁 582036
亡電路8包括：三態反相器21、22。反相器… 信：WE為活化位準之H位準之情況變成活化，&資料J : :線10輸出寫入資料信號/WD之反相信哭2、： =為活化位準之η位準之情況變成活化，向== 為10輸出寫入資料信號WD之反相信 ： 幻立準之L位準之情況，反相器21、22之輸出=為工 高阻抗狀態。 w K即”、、占都雙成 .動作時，信號WE按照既定之時序變成Η位準，Β 崙21、22變成活化。在寫入資料信號WD、/wd為〇、工；
J 之情況’將資料輸出入線10、/10各自設為〇 ,1、〇 , 1、1，寫入資料信號WD、/WD。讀出 號WE固定為非活化位準之L位準，反相器21 輸 點保持高阻抗狀態。 < 勒出同 在讀出動作時，藉著比較位元線BL、/BL各自之 和某參照電位VR，可讀出記憶體單元}之記憶資料，f 〇，，、
’’Γ或πχπ。圖4係表示讀出電路9之構造之電路圖。在圖 4，本讀出電路9包括：2個差動放大器23、24。差動放大 器23包括·· Ρ通道型M0S電晶體31、32及Ν通道型M〇s電曰體 33〜35通道型M0S電晶體31、32接在電源電位VDD線=節 點N31、N32之間，那些電晶體之閘極各自和節點N32、N3i 連接。N通道型M0S電晶體33、34各自接在節點N31、旧2和 即點N33之間，那些電晶體之閘極各自接受資料輸出入線 10之電位及參照電位VR。在節點N32出現之信號變成本差 動放大器23之輸出信號RD。參照電位”係電源電位VDD和
2075-5409-PF(Nl);Ahddub.ptd
582036 五、發明說明（11) 接地電位GND之間之既定之電位（例如VDD/2)。N通道型M〇s 電晶體35接在節點1^3和接地電位GND線之間，其閘極接為 信號SE。 ’、 文 差動放大器24之構造和差動放大器23 —樣，包括：p 通道型M0S電晶體31、32及N通道型M0S電晶體33〜35。作， N通道型M0S電晶體33之閘極接受替代資料輸出入線1〇之資 料輸出入線/ I 〇之電位。又，在節點N 3 2出現替 二 汕之資料信號/RD。 曰代貝^就 …讀出動作時，信號SE按照既定之時序變成H位準，N、雨 迢型M0S電晶體35變成導通，差動放大器23、24變成活、 化。在資料輸出入線10、/10各自係H位準及[位準之产 況，在差動放大器23，M0S電晶體32、33之導通電阻^ 比M0S電晶體31、34之導通電阻低，㈣〇變成H ^ 差動放大器24，M〇S電晶體32、33之導通電阻變成比^ 晶體31、34之導通電阻高，信號/RD變成L位準。 電 在貧料輸出入線10、/10各自係L位準及H位準之7 ， 號RD、/RD都變成Η位準。寫入動作時，信 ，， 化位準之L位準，信號rd、/RD都保持Η位準' 疋，’、、I活 在本實施例1，在一個記憶體單元i可保、 ” X" 3種資料信號。因此，和為了保持3種資' 、 個記憶體單元之以往相比，記憶體、5儿而要2 了，可減少晶元面積及耗電力。m、要一半就夠 此外，關於本實施例，以^PM〇s交又耦 放大器23、24構成讀出電路9，作是口 1之是動 化疋以2個電流鏡型之差動 2075-5409-PF(Nl);Ahddub.ptd 第15頁 582036
放大裔構成項出電路9也可。 通道型M0S電晶體31、32之問 器將在節點N 3 1出現之信號反 /RD。 在電流鏡型之差動放大器，p 極都和節點N 3 2連接，以反相 相後，變成資料信號RD或
又用圖5之喟出電路40置換讀出電路9也可。讀出電 路40係在讀出電路9追加了參照電位產生電路^的。參照 電位產生電路41包括：在電源電位VDD線和接地電位_線 之間串接之P通道型M0S電晶體42及N通道型MOS電晶體43、 44 1通道型MOS電晶體42之閘極接受預充電信號/pc。請 道型MOS電晶體43之閘極和其沒極（節點N42)連接。在節點 N42出現之電位變成參照電位VR。供給差動放大器23、24 之N通道型MOS電晶體34、34之閘極參照電位vr。N通道型 MOS電晶體44之閘極接受信號SE。
、讀出動作時，首先只在既定時間將預充電信號/pc設 為L位準，P通道型M〇s電晶體42變成導通，節點N42被充電 ，電源電位VDD。接著，信號SE變成η位準，N通道型M〇s電 晶體44變成導通，節點N42之電位降低，變成N通道型 電晶體43之臨限值電位vth。將該臨限值電位vth作為參照 電位VR供給差動放大器23、24。但，設定N通道型μ 〇 s電 曰曰體4 3、4 4之大小，使得節點ν 4 2之電位降低之速度比資 料輸出入線10、/10之電位降低之速度慢。在本變^例，、 可容易的產生參照電位VR。 實施例2 圖6係表示本發明之實施例2之2埠SRAM之記憶體單元
582036 五、發明說明（13) ' 5? t構ί之電路圖。參照圖6，本記憶體單元5°係在圖2之 記憶體單兀1追加了 Ν通道型M〇s電晶體51〜54的。Ν通道型 電晶體51〜54構成讀出電路。在2_αμ，和各記憶體 早兀列1應=設置寫入用字元線WWL及讀出用字元線[?乳， 和f圮憶體單元行對應的設置寫入用位元線對wbl、/WBL 及讀出用位元線對RBL、/RBL。
N通道型M0S電晶體19接在寫入用位元線WBl和記憶節 點Nj之間，其閘極和寫入用字元線界社連接。N通道型m〇s 電晶體20接在寫入用位元線/WBL和記憶節點N2之間，其閘 極和寫入用字元線WWL連接。N通道型M〇S電晶體51、串 接在項出用位元線RBL和接地電位GND線之間，N通道型M0S 電晶體53、54串接在讀出用位元線/RBL和接地電位GND線 之間。N通道型M0S電晶體51、53之閘極都和讀出用字元線 RWL連接，N通道型M0S電晶體52、54之閘極各自和節點 N3、N4 連接。 ‘、 寫入動作時，使用寫入用字元線WWL及寫入用位元線 對WBL、/WBL，和實施例1 一樣的向記憶體單元5〇寫入資料 信號π 0 ’’、，，1，’ 或，，X，，。 、
讀出動作時，將讀出用位元線RBL、/RBL充電至Η位 準，而且將讀出用字元線RWL設為選擇位準之η位準，Ν通 道型M0S電晶體51、53變成導通。在記憶節點N1、Ν2各自 係Η位準及l位準之情況，節點Ν3、Ν4各自變成L位準及η位 準’ Ν通道型M0S電晶體52變成不導通，而且ν通道型M〇s電 晶體54變成導通，讀出用位元線RBL、/RBL各自變成η位準
582036 五、發明說明（14) 及L位準。 在記憶節點Nl、N2各自係L位準 N3、N4各自變成H位準及[位準 位準之情況，節點 導通，而且N通道麵s電晶體5’通道型^電晶舰變成 線RBL、/RBL各自變成L位準及H位欠準成不&通，讀出用位元 在纟己憶節點N1、N 2都是Η位準之^主、、^ 出用位元細L、/RBL依然是H位準成 線RWL設為非選擇位準之L位準時，N通道型M〇= = -53變成不導通，讀出動作完了。 _ 在本實施例2，因記憶體單元5()之記憶節點u4和讀 出用位το線RBL、/RBL不直接連接，在讀出動作時不會破 =記憶資料。因此，安定的保持記憶體單元5〇之記憶資 實施例3 圖7係表示本發明之實施例3 am之記憶體單元6 〇之 構造之電路圖。參照圖7，本記憶體單元60係在圖2之記憶 體單元1追加了 N通道型M0S電晶體61〜64的。N通道型M0S ^ 晶體61〜64構成一致/不一致判定電路。在本CAM，在各記 憶體單元列設置字元線WL，對每一字設置匹配線紅，在各 記憶體單元行設置位元線對BL、/BL。N通道型M0S電晶體 61、62在匹配線ML和接地電位GND線之間串接，其閘極各 自和位元線BL及記憶節點N1連接。N通道型M0S電晶體63、 64在匹配線ML和接地電位GND線之間串接，其閘極各自和
2075-5409-PF(Nl);Ahddub.ptd 第18頁 582036 五、發明說明（15) ----- 位元線/BL及記憶節點N2連接。 如圖8所示，在匹配線ML連接預充電電路旰及電位 測電路66。在檢索資料之情況，利用預充電電路65將匹欢配 線ML充電至Η位準，供給位元線對BL、/BL應檢索之資料俨 號之反相信號，利用電位檢測電路6 6檢測匹配線紅之電 位。預充電電路65例如包括：p通道型M〇s電晶體65a，接 在電源電位VDD線和匹配線ML之間，其閘極接受預充電信 號/PCm。將預充電信號/pcm設為L位準時，p通道型仰3電 晶體6 5a變成導通，將匹配線ML充電至η位準。電位檢測電 路66例如包括：反相器65a，在匹配線ML之電位比其臨限 值電位低之情況將H i t信號0 Η設為Η位準，而在匹配線μ l 之電位比其臨限值電位高之情況將Hi t信號0 Η設為L位 準。使用字元線W L及位元線對B L、/ B L和實施例1之s R A Μ — 樣的寫入/讀出資料信號。 圖9係表示記憶體單元6 0之記憶資料D1、檢索資料D 2 和匹配線ML之邏輯位準之關係圖。記憶資料D1有”、 π 1 ”、π X"三種。記憶資料D1為π 1"、” x”時，記憶節 點（N1、Ν2)各自變成（0、1)、（1、〇)、（1、1)。檢索資料 D2 有” 〇”、” 1”、”χυ 三種。檢索資料D2 為 π 〇，’、，，1”、"X” 時，將位元線（BL、/BL)各自設成（1、0)、（0、1)、（〇、 0) 〇 在記憶資料D1和檢索資料D2 —致之情況，Ν通道型MOS 電晶體61、62之中之至少一方之Ν通道型MOS電晶體變成不 晶體63 導通，而且Ν通道型MOS電 、64之中之至少一方之Ν
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通道型M0S電晶體變成不導通，匹配線社依然是H位 ("Γ')而不變。 干 在纟己憶資料D1和檢索資料D2不一致之情況，除τ认 ； 為 之情況以外，Ν通道型M0S電晶體61、62或N、s 道型M〇S電晶體63、64變成導通，匹配線ML變成L位準^ (’’ 〇 )。在檢索資料D2為”χ”之情況，N通道型M〇s電晶體 61、63變成不導通，匹配線虬依然是η位準（,，〗”）而=變。 電位檢測電路66檢測匹配線ML之電位是L位準或是Η位$， 在匹配線ML是Η位準之情況，因表示記憶資料D1和檢索 料D2 —致，將Hit信號0H設為L位準。 ’、、 因此，在遮蔽檢索資料列之中之部分資料而設為,，χΠ 之情況，藉著對於被設為” χ”之位元遮蔽一致檢索功能而 和圯憶資料無關的看成一致，可實現三元資料之檢。 實施例4 、 欢，、。 圖1 0係表示本發明之實施例4之CAM之記憶體單元67之 構造之電路圖。參照圖1〇，本記憶體單元67係將圖7之記 憶體單元60之N通道型M0S電晶體62、64之閘極各自和節點 N3、N4連接的。 圖11係表示記憶體單元67之記憶資料D1、檢索資料D2 和匹配線M L之邏輯位準之關係圖。記憶資料d 1為” ” 、 π Γ、’’ X，，時，記憶節點（Ν1、Ν2)各自變成（〇、！）、（ j、 0)、（1、1)，節點（Ν3、Ν4)各自變成（1、0)、（〇、d、 (0、0)。檢索資料D2為"ο”、，，1"、"χ"時，將位元線（BL、 /BL)各自設成（〇、1)、（1、0)、（1、1)。
582036 ;、發明說明（17) 在記憶資料D1和檢索資料D2 —致之情況，N通道型m〇s 電晶體61、62之中之至少一方之N通道型M0S電晶體變成不 導通，而且N通道型M0S電晶體63、64之中之至少一方之N 通道型M0S電晶體變成不導通，匹配線ML依然是Η位準 (’’ Γ’）而不變。 在記憶資料D1和檢索資料D 2不一致之情況，除了記憶 資料D1為”χ”之情況以外，ν通道型M0S電晶體61、62或Ν通 道型M0S電晶體63、64變成導通，匹配線ML變成L位準 (0 )。在$己|思貧料D1為’’ X ’’之情況，N通道型Μ 0 S電晶體 62、64變成不導通，匹配線ML依然是Η位專（”；[，，）而不變。 因此，在記憶資料列之中之部分資料有” χ，，之情況， 藉著對於’’ X”之位元遮蔽一致檢索功能而和記憶資料無關 的看成一致，可實現三元資料之檢索。 圖1 2係表示實施例4之變更例之圖。參照圖1 2，在本 變更例，在檢索資料D2為”χ”之情況’將位=線（BL、/BL) 〇又為（0 0)位元線（BL、/BL)被設為（〇、〇)時，ν通道型 MOS電晶體6 1、6 3蠻成不实i甬，pu献綠ah < ^ 、ύ欠成不¥通匹配線紅和記憶資料D1無 禮、、交成Η位準。因此，在檢索資料D2及記憶資料di之中 ίί:::之資料為”x”之情況’藉著對於該位元遮蔽- 看成一致，可實現三元資料之檢索。 圖1 3係表示本發明之實施例^ Μ - ^ Φ m 知月义貝她例5之CAM之記憶體單元70之 構仏之電路圖。在圖丨3，. 體單元本°己丨思體早凡7〇係在圖2之記憶 篮早兀1追加了N通道sM〇s電晶#71 土 电日日體π〜74的。在本CAM，和
第21頁 2075 -5409-PF(N1)；Ahddub.p t d 582036 發明說明（18) 各記憶體單元列對應的設置字元線WL，對每一字設置X檢 測線XL ’和各記憶體單元行對應的設置位元線對bl、 /BL N通道型M0S電晶體71、72在X檢測線XL和節點N71之 間串接’其閘極各自和位元線對BL、/BL連接。N通道型 M0S電晶體73、74在節點N71和接地電位GND線之間串接， 其閘極各自和記憶節點N1、n 2連接。 在X檢測線XL連接圖8所示之預充電電路6 5及電位檢測 電路66/使~用字元線WL及位元線BL、/BL和實施例1 一樣的 寫入/讀出資料信號。在檢索資料之情況，利用預充電電 路6 5將X檢測線XL充電至Η位準，供給位元線對BL、/BL應 比較之資料信號D2之反相資料或只令應比較之資料D2之中 之X反相之貧料’利用電位檢測電路66檢測X檢測線XL之 電位。 圖1 4係表示記憶體單元7〇之記憶資料D丨、比較資料D2 和X檢測線XL之邏輯位準之關係圖。記憶資料D丨為” 〇，，、 Γ 、π X ’’時，記憶節點（N1、N 2 )各自變成（〇、1 )、（ 1、 0)、（1、1) °比較資料D2為” ” Γ，、，，χ”時，位元線 (BL、/BL)各自變成（〇、ι)、（ι、〇)、（〇、〇)或（1、〇)、 (0、1)、（0、0) 〇 在記憶資料D1為，’ 〇π或” 1，，之情況，記憶節點N1或㈣變 成L位準’ N通道型MOS電晶體73或74變成不導通，X檢測線 XL和比較資料D2無關，依然是η位準（”丨”）而不變。 在記憶資料D1為πχ”之情況，記憶節點N1、Ν2都變成η 位準’Ν通道型MOS電晶體73、74都變成導通。因此，除了
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比較貧料D2為”x”之情況以外，N通道型M〇s電晶體？！ 變成導通，X檢測線XL變成L位準（"〇")。在比 d 之情況，N通道型M0S電晶體71、72都 二= 測線XL依然是Η位準（” 1，，）而不變。 > ^ Χ槪 因此，-個字之資料之中只要有一位元係，，X”，就將X 檢測線XL拉低至L位準，只有和全部之位元都不是” 之 對應之X檢測線XL保持Η位準。在比較資料D2為” 〇„ 記^料D1為之情況，看成檢測到。若併用實施例 5之Ν通道型M0S電晶體61〜64及匹配線ML，可判別在三致之 吕己憶資料列是否包括：Π X π。 實施例6 圖15係表示本發明之實施例6之讣〇之記憶體單元8〇 之，造之電路圖。參照圖丨5，記憶體單元8〇和圖2之記憶 體單元1之相異點在於，用p通道型M〇s電晶體（提升電晶〜 體）曰81、82置換N通道型M0S電晶體17、18，用N通道型 電晶體（傳輸閘）83、84置換P通道型M0S電晶體13、14。N 通道型M0S電晶體81、82各自接電源電位VDd線和節點们、 N4f間，其閘極各自和記憶節點N1、N2連接。N通道型 電晶體83接在節點N2和N3之間，其閘極和記憶節點N1連 接° N通道型M0S電晶體84接在節點N1和N4之間，其閘極和 記憶節點N 2連接。 寫入動作時，將字元線WL設為選擇位準之Η位準，N通 道型M0S電晶體19、20變成導通。在將位元線BL、/BL各自 设為Η位準及l位準之情況，n通道型M0S電晶體84變成不導
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，而且P通道侧S電晶體82變成導通，f賴變成Η位 二‘『點Ν2閃鎖成“立準。又，Ν通道型⑽電晶體 83’艾成¥通而且P通道型M〇s電晶體81變成不導通，節點N3 變成L位準，將記憶節點N1閂鎖成η位準。 、在將位το線BL、/BL各自設為[位準及η位準之情況，Ν 通道型MGS電晶體8 3變成不導通，而且Ν通道型簡電晶體 81變成導通，節點Ν3變成η位準，將記憶節點Μ閃鎖成^ 準。又，N通道型M0S電晶體84變成導通而且p通道型1^〇8電 晶體82變成不導通，節點N4變成L位準，將記憶節點N2閃 鎖成Η位準。 在將位元線BL、/BL都設為L位準之情況，ν通道型m〇s 電晶體83、84變成不導通，而且ρ通道型M〇s電晶體81、82 變成導通，節點N3、N4變成Η位準，將記憶節點N1、^閂 鎖成L位準。將字元線WL設為非選擇位準之L位準時，N通 道型仙S電晶體丨9、20變成不導通，在記憶體單元8〇存放 二元資料信號。將記憶節點N1、N 2為L位準、Η位準之情 況’即〇、1之情況設為” 〇，’，將記憶節點Ν丨、Ν 2為Η位準、 L位準之情況，即1、〇之情況設為”丨”，將記憶節點ν丨、ν 2 為L位準、L位準之情況，即〇、〇之情況設為” χ ”。 項出動作時’將字元線WL設為選擇位準之η位準，ν通 道型M0S電晶體19、20變成導通。在記憶節點N1、Ν2各自 為Η位準及L位準之情況，電流自位元線/bl經由ν通道型 Μ 0 S電晶體2 〇、1 6流向接地電位G N D線，位元線/ β [之電位 降低’而因Ν通道型M0S電晶體15變成不導通，位元線此之
2075 - 5409-PF(Ν1)；Ahddub.p t d 第24頁 582036 五、發明說明（21) ' 電位依然是預充電電位而不變。 在記憶節點N1、N 2各自為L位準及Η位準之情況，電流 自位元線BL經由Ν通道型M0S電晶體19、15流向接地電位 GND線’位元線BL之電位降低，而因ν通道型M0S電晶體16 變成不導通，位元線/BL之電位依然是預充電電位而不 變。在圮憶節點Ν1、N2都是L位準之情況，因ν通道型m〇S 電晶體15、16都變成導通，位元線BL、/BL之電位都變成L 位準。因此，藉著比較位元線BL、/BL之各自之電位和參 照電位VR，可讀出記憶體單元8〇之記憶資料” 〇„、，，丨，，或 ”x丨丨。 在本實施例6，也得到和實施例1 一樣之效果。 實施例7 圖16係表示本發明之實施例7之2埠SRAM之記憶體單元 85之構造之電路圖。參照圖16，本記憶體單元85係在圖15 之記憶體單元80設置了由N通道型M0S電晶體51〜54構成之 讀出電路的。但，N通道型M0S電晶體52、54之閘極和記憶 節點Nl、N2而不是節點N3、N4連接。這是由於將N通道型 M0S電晶體52、54之閘極和節點N3、N4連接時，在記憶節 點Nl、N2為〇、〇之情況，ν通道型M0S電晶體52、54都變成 導通，將讀出用位元線rBL、/RBL都拉低至L位準，耗電力 增加之緣故。因此，向讀出用位元線RBL、/RBL輸出之讀 出資料信號變成記憶資料信號之反相信號。 寫入動作時，使用寫入用字元線WWL及寫用位元線 WBL、/WBL，和實施例6 —樣向記憶體單元85寫入資料信號
2075-5409-PF(Nl);Ahddub.ptd 第25頁 582036 五、發明說明（22) 丨’ 〇”、” 1”或丨丨X”。 讀出動作時，將讀出用字元線RWL設為選擇位準之η位 準，Ν通道型M0S電晶體51、53變成導通。在記憶節點N1、 N2各自係1、0之情況，N通道型MOS電晶體52變成導通而且 N通道型MOS電晶體54變成不導通，讀出用位元線心[、 /RBL各自變成0、1。 在^己k、郎點Ν1、N 2各自係0、1之情況，ν通道型μ 〇 s電 晶體52變成不導通而且Ν通道型M0S電晶體54變成導通，讀 出用位元線R B L、/ R B L各自變成1、0。在記憶節點ν 1、ν 2 各自係0、0之情況，Ν通道型M0S電晶體52、54都變成不導 通，讀出用位元線RBL、/RBL各自變成1、1。因此，本實 施例7，在讀出用位元線RBL、/RBL讀出記憶資料之反相 料。將讀出用字元線RWL設為非選擇位準之l位準時，N通' 道型MOS電晶體51、53變成不導通，讀出動作完了。 在本實施例7也得到和實施例2 —樣之效果。 實施例8 圖17係表示本發明之實施例8之CAM之記憶體單元86之 構造之電路圖。參照圖17，本記憶體單元86係在圖15之記 憶體單元80追加了由圖7所示之N通道型M0S電晶體61〜64構 ΐ之二=不：致判定電路的。即，在本CAM，纟各記憶體 早=列汉置子疋線社，對每一字設置匹配線社，在各記憶 體單儿行設置位元線對BL、/BL。N通道型MOS電晶體61、 62在匹配線ML和接地電位GND線之間串接，其閘極各自和 位元線BL及節點N3連接。N通道型MOS電晶體63、64在匹配
582036 五、發明說明（23) 線ML和接地電位GND線之間串接，其問極各自和位元線/BL 及節點N4連接。 在匹配線ML連接圖8所示之預充電電路6 5及電位檢測 電路66。在檢索資料之情況，使用字元線WL及位元線對 BL、/BL和實施例6之SRAM —樣的寫入/讀出資料信號。在 檢索資料之情況，利用預充電電路65將匹配線ML充電至Η 位準’供給位元線對B L、/ B L應檢索之資料信號，利用電 位檢測電路66檢測匹配線ML之電位。 圖18係表示記憶體單元86之記憶資料D1、檢索資料D2 和匹配線ML之邏輯位準之關係圖。記憶資料D丨為” 〇”、 π 1Π、’，xn時，記憶節點（Nl、N2)各自變成（〇、、（1、 0)、（0、0)，郎點（Ν3、Ν4)各自變成（1、〇)、（〇、ι)、 (1、1)。檢索資料D2為” 〇”、” 1”、，，χ”時，將位元線（BL、 /BL)各自設成（〇、1)、（1、〇)、（〇、〇)。 在纪k資料D1和檢索資料D2 —致之情況，n通道型m〇s 電晶體61、62之中之至少一方之N通道型M〇s電晶體變成不 導通，而且N通道型MOS電晶體63、64之中之至少一方之N 通道型MOS電晶體變成不導通，匹配線社依然是η位 (’’ Γ’）而不變。 在記憶資料D1和檢索資料!)2不一致之情況，除 資料D2為”χ”之情況以外，Ν通道型M〇s電晶體61、1 道型MOS電晶體63、64變成導通，匹配線ML變成l位準、 (”〇”）。在檢索資料D2為” X，，之情況，N通道型M〇s 61、63變成不導通，匹配線仉依然是η位準（"丨。而=變。
582036 五 發明說明（24) 電位檢測電路6 6檢測匹配線壯之 在匹配線ML是Η位準之情況，因_位疋1位準或是Η位準， 料D2 -致，將Hit信號0Η設為記憶資料D1和檢索資 因此，在遮蔽檢索資料列之中八次 之情況，藉著對於被設為,，χ，，之 口—刀貝枓而設為” X” 崎資料無關的看成一致，可實二致以 貫施例g u貝才十之檢索。 圖1 9係表示本發明之實 構造之電路圖。在圖19，本 體單元86之N通道型M0S電晶 點N1、N 2連接的。 鉍例9之CAM之記憶體單元87之 記憶體單元8 7係將圖1 7之記憶 體62、64之閘極各自和記憶節 圖20係表示記憶體單元87之記憶資料M、檢索資料μ 和匹配線ML之邏輯位準之關係圖。記憶資料D丨為"〇，，、 ’’ 1”、nx”時，記憶節點（Nl、N2)各自變成（〇、1)、（1、 〇 )、（ 〇、〇)。檢索資料D2為π 0η、，，1”、，，X”時，供給位元 線（BL、/BL)檢索資料D2之反相資料，將位元線（BL、/BL) 各自設成（1、〇)、（〇、1)、（1、1)。
在記憶資料D1和檢索資料D2 —致之情況，Ν通道型MOS 電晶體61、62之中之至少一方之Ν通道型MOS電晶體變成不 導通，而且Ν通道型MOS電晶體63、64之中之至少一方之Ν 通道型MOS電晶體變成不導通，匹配線ML依然是Η位準 ("1π )而不變。在記憶資料D1和檢索資料D 2不一致之情 況，除了記憶資料D1為π X”之情況以外，Ν通道型M0S電晶 體61、62或Ν通道型MOS電晶體63、64變成導通，匹配線ML
2075-5409-PF(Nl);Ahddub.ptd 第28頁 582036 五、發明說明（25) 變成L位準("0")。在記憶資料D1為"X"之情況，N通道型 M0S電晶體62、64變成不導通，匹配線壯依然是 (π Γ )而不變。 平 # —因此，在記憶資料列之中之部分資料有"χ ”之情況， ϋ ::於厂位兀遮蔽一致檢索功能而和記憶資料無關 的看成一致，可實現三元資料之檢索。 ^圖2 1係表示實施例9之變更例之圖。參照圖2 1，在本 變更例，在檢索資料D2為” χ，，之情況，將位元線、/bl) 設為（0、0)。位元線（BL、/BL)被設為（〇、〇)時，n通道型 MOS'晶體61、63變成不導通，匹配線紅和記憶資料⑴無 關的變成Η位準。目Λ ’在檢索資料D2及記憶資料di之中 之至少一方之資料為”x”之情況，藉著對於該位元遮蔽一 致檢索功能而看成一致，可實現三元資料之檢 實施例10 Μ 圖22係表示本發明之實施例丨〇 iCAM之記憶體單元88 =構j之電路圖。在圖22，本記憶體單元88係在圖Μ之記 憶體單元80追加了由圖13所示之N通道型觀電晶體m ，成之X檢測電路的。在本CAM，對於各記憶體單元列設置 子7L線WL，肖每-字設置x檢測線XL，和各記憶體單元行 對應的設置位元線對BL、/BL。N通道型M〇s電晶體71、72 在X檢測線XL和節點N71之間並聯，其閘極各自和位元線對 BL、/BL連接。N通道型M0S電晶體73、74在節點Nn和接地 電位GND線之間串接，其閘極各自和節點N3、N4連接。 在X檢測線XL連接圖8所示之預充電電路6 5及電位檢測 m 582036 五、發明說明（26) 電路66。使用字元線WL及位元線BL、/BL和實施例6 —樣的 寫入/讀出資料信號。在檢索資料之情況，利用預充電電 路6 5將X檢測線XL充電至η位準，供給位元線對BL、/BL應 比較之資料信號D2或應比較之資料D2之中之只有，，0π、，，Γ 反相之資料，利用電位檢測電路6 6檢測X檢測線XL之電 位0 圖23係表示記憶體單元88之記憶資料D1、比較資料D2 和X檢測線XL之邏輯位準之關係圖。記憶資料D丨為’，〇，，、 π Γ、π X”時，記憶節點（N1、N2)各自變成（0、1 )、（ 1、 〇)、（0、0)，節點（Ν3、Ν4)各自變成（1、〇)、（〇、1 )、 (1、1)。比較資料D2為” 〇，，、” 1"、”χ”時，位元線（BL、 /BL)各自變成（〇、1)、u、〇)、（〇、〇)或〇、〇)、（〇、 1) 、 （0 、 0) ° 在記憶資料D1為” 〇”或” 1”之情況，節點Ν3或“變成l 位準，Ν通道型MOS電晶體73或74變成不導通，X檢測線XL 和比較資料D 2無關，依然是η位準（"丨”）而不變。 在記憶資料D1為” X”之情況，節點N3、N4都變成η位 準’ Ν通道型MOS電晶體73、74都變成導通。因此，除了比 較貧料D2為π X”之情況以外，N通道型M〇s電晶體71或72變 成導通’ X檢測線XL變成L位準（” 〇，，）。在比較資料D2為，，χι， 之情況，Ν通道型MOS電晶體71、72都變成不導通，χ檢測 線X L依然是Η位準（π 1π )而不變。 因此，一個字之資料之中只要有一位元係” χ，，，就將χ 檢測線XL拉低至L位準，只有和全部之位元都不是"χΙ，之字
2075-5409-PF(Nl);Ahddub.ptd 第30頁 582036 五、發明說明（27) 對應之X檢測線XL保持Η位準。只在比較資料D2為” 0Π或” Γ · 而記憶資料D1為π χπ之情況，看成檢測到π χπ。若併用實施 例9之Ν通道型M0S電晶體61〜64及匹配線ML，可判別在一致 之記憶資料列是否包括：π χπ。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。
2075-5409-PF(Nl);Ahddub.ptd 第31頁 582036 圖式簡單說明 圖1係表示本發明之實施例1之SR AM之整體構造之電路 方塊圖。 圖2係表示圖1所示之記憶體單元之構造之電路圖。 圖3係表示圖1所示之寫入電路之構造之電路圖。 圖4係表示圖1所示之讀出電路之構造之電路圖。 圖5係表示實施例1之變更例之電路圖。 圖6係表示本發明之實施例2之2埠SRAM之記憶體單元 之構造之電路圖。 圖7係表示本發明之實施例3之CAM之記憶體單元之構 造之電路圖。 圖8係表示和圖7所示之C A Μ之資料檢索相關之部分之 構造之方塊圖。 圖9係說明圖7所示之記憶體單元之資料檢索方法之 圖。 圖1 0係表示本發明之實施例4之CAM之記憶體單元之構 造之電路圖。 圖11係表示說明圖1 0所示之記憶體單元之資料檢索方 法之圖。 圖1 2係表示實施例4之變更例之圖。 圖1 3係表示本發明之實施例5之CAM之記憶體單元之構 造之電路圖。 圖1 4係用以說明圖1 3所示之記憶體單元之資料檢測方 法之圖。 圖1 5係表示本發明之實施例6之SRAM之記憶體單元之
2075-5409-PF(Nl);Ahddub.ptd 第32頁 582036
圖式簡單說明 構造之電路圖。 之糂^夕6 ί表示|發明之實施例7之2 .SRAM之記憶體單元 之構造之電路圖。 圖1 7係表示本發明之實施例8之[am之記憶體單元之燼 造之電路圖。 干凡I構 圖1 8係用以說明圖1 7所 法之圖。 圖1 9係表示本發明之實 造之電路圖。 不之記憶體單元之資料檢索方 施例9之CAM之記憶體單元之構 法之Ϊ2。0係用以說明圖19所示之記憶體單元之資料檢索方 圖2 1係表示實施例9之變更例之圖。 as — 早7L之 圖2 2係表示本發明之實施例丨〇之〇Am之記憶 構造之電路圖。 〜 法 圖 圖23係用以說明圖22所示之記憶體單元之資料檢測方 囷圖24係表示以往之SRAM之記憶體單元之構造之電路 圖25係表示以往之CAM之記憶體單元之構造之電路 符號說明 24差動放大器； WWL寫入用字元線； 41參知電位產生電路； RWL 項出用字元線；
582036 圖式簡單說明 ML 匹配線； XL X檢測線； 6 6 電位檢測電路； 6 6 a 反相器； BL、/BL位元線； WL 字元線；
Nl、N2 記憶節點； N3、N4 節點； VDD 電源電位； GND接地電位； WBL、/WBL 寫入用位元線； RBL、/RBL 讀出用位元線； 11〜14 P通道型M0S電晶體； 15〜20 N通道型M0S電晶體
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Claims (1)

  1. 582036 六、申請專利範圍 1. 一種半導體記憶體，配置於字元線和第一及第二位 元線之交叉部，包括： 第一及第二反相器，其輸出節點各自和第一及第二記 憶節點連接； 第一切換電路，在各自供給該第一及第二記憶節點第 一及第二電位之情況，令該第一記憶節點和該第二反相器 之輸入節點之間導通而且供給該第一反相器之輸入節點該 第二電位，而在各自供給該第一及第二記憶節點第二及第 一電位之情況，令該第二記憶節點和該第一反相器之輸入 節點之間導通而且供給該第二反相器之輸入節點該第二電 位；而在供給各該第一及第二記憶節點第一電位之情況， 供給各該第一及第二反相器之輸入節點該第二電位；以及 第二切換電路，按照該字元線被設為選擇位準，令該 第一位元線和該第一記憶節點之間導通而且令該第二位元 線和該第二記憶節點之間導通。 2. 如申請專利範圍第1項之半導體記憶體，其中，該 第一及第二電位各自係電源電位及接地電位； 該第一切換電路包括： 第一P通道型M0S電晶體，接在該第一記憶節點和該第 二反相器之輸入節點之間，其閘極和該第二記憶節點連 接； 第二P通道型M0S電晶體，接在該第二記憶節點和該第 一反相器之輸入節點之間，其閘極和該第一記憶節點連 接；
    2075- 5409-PF(N1);Ahddub.p t d 第35頁 582036
    第一N通道型M0S電 點和該接地電位線之間 以及 晶體，其 ’接在該第一反相器之輸入節 閘極和該第一記憶節點連接； 第一N通道型M0S電晶體，接在該第二反相器之入 點和該接地電位線之間，其閘極和該第二記憶節點連接。P 々3 ·如申請專利範圍第1項之半導體記憶體，其中，該 第一及第二電位各自係接地電位及電源電位； 該第一切換電路包括： 第一N通迢型M0S電晶體，接在該第一記憶節點和該第 二反相器之輸入節點之間，其閘極和該第二記憶節點 接； · 吕己丨思郎點和該 一記憶節點連 第 第二N通道型M0S電晶體，接在該第二 一反相器之輸入節點之間，其閘極和該第 接， 第一P通道型M0S電晶體，接在該第一反相器之輪入節 點和该電源電位線之間’其閘極和該第一記憶節點連接； 以及 ^ 第二P通道型M0S電晶體，接在該第二反相器之輪入節 點和4電源電位線之間’其閘極和該第二記憶節點連接。 4·如申請專利範圍第1項之半導體記憶體，其中，還 包括z 讀出用字元線； 第一及第二讀出用位元線；以及 讀出電路’按照該讀出用字元線被設為選擇位準而變
    2075 -5409-PF(N1);Ahddub.p t d 第36頁 582036 六、申請專利範圍 成活化，讀出 後，供給該第 5.如申請 該第一及第二 讀出電 該 第 線和接 體之閘 晶體之 第 線和接 體之閘 晶體之 6 · 該第一 該 第 線和接 體之閘 晶體之 第 線和接 體之閘 晶體之 ^ 咏 说保持之資料信號 该第一及苐二記憶節點戶斤 一及第二讀出用位元線。 “ ^ ^ ^ ^ 々憶體，其中，將 專利範圍第4項之半導艚& _ ^ ^ $電源電位， 頃出用位兀線預先充電I 路包括： 士 ， 在该第一讀出用位元 一及第二N通道型M0S電晶體 地電位 極和該 閘極和 三及第 地電位 極和該 閘極和 如申請 及第二 讀出電 一及第二 地電位 極和該 閘極和 三及第 地電位 極和該 閘極和 ^ 日日胆 < 之N通道型M0S電晶 線之間串接，其中之〆方 讀出用字元線連接，另/ 該第一反相器之輸入節點 〃 ^ f 在该第二讀出用位元 ’ 之N通道型M0S電晶 方之N通道型M0S電 連接。 憶體，其中，將 方之N通道型M0S電 速接；及 四N通道型M0S電晶體 線之間串接，其中之〆方 讀出用字元線連接，另/ 該第二反相器之輸入節難 專利範圍第4項之半導體试、 · 讀出用位元線預先充電I電源、電位’ 路包括 · N通道型M0S電晶體，在该第一、、碩出用位兀 線之間串接，其巾之〆通道型廳電晶 綠+田宝士綠二& 方之N通道型M0S電 «貝出用子7〇線連接，另 該第一記憶節點連接；及 士 四N通道型M0S電晶體，在该第一 3貝出用位兀 線之間串接，通道獅S電晶 讀出用字元線連接，另Z方之N通道型M0S電 該第二記憶節點連接。
    2075-5409-PF(Nl);Ahddub.ptd 第37頁 582036 六、申請專利範圍 7. 如申請專利範圍第1項之半導體記憶體，其中，還 包括： 匹配線；及 一致/不一致判定電路，判定該第一及第二記憶節點 所保持之資料信號和供給該第一及第二位元線之資料信號 是否一致後，供給該匹配線位準按照判定結果之信號。 8. 如申請專利範圍第7項之半導體記憶體，其中，該 一致/不一致判定電路在該第一及第二記憶節點之電位係 相同之情況及/或第一及第二位元線之電位係相同之情 況，判定該第一及第二記憶節點所保持之資料信號和供給 該第一及第二位元線之資料信號一致。 9. 如申請專利範圍第7項之半導體記憶體，其中，將 該匹配線預先充電至電源電位； 該一致/不一致判定電路包括： 第一及第二N通道型M0S電晶體，在該匹配線和接地電 位線之間串接，其中之一方之N通道型M0S電晶體之閘極和 該第一位元線連接，另一方之N通道型M0S電晶體之閘極和 該第一記憶節點連接；及 第三及第四N通道型M0S電晶體，在該匹配線和接地電 位線之間串接，其中之一方之N通道型M0S電晶體之閘極和 該第二位元線連接，另一方之N通道型M0S電晶體之閘極和 該第二記憶節點連接。 1 0.如申請專利範圍第7項之半導體記憶體，其中，將 該匹配線預先充電至電源電位；
    2075 - 5409-PF(N1);Ahddub.p t d 第38頁 582036 六、申請專利範圍 該一致/不一致列疋電路包括： 第一及第二N通道型M0S電晶冑，在該匹配線和接地電 位，之間串接，其中之一方之N通道型M〇s電晶體之閘極和 該第一位元線連接，另一方之N通道型M〇s電晶體 該第一反相器之輸入節點連接；及 ° 第三及第四N通道型M0S電晶體，在該匹配線和 位線之間串接，其中之一方之N通道型M〇s電晶體 夺 該第二位元線連接，另一方之N通道型M〇s電晶體 f代口 該第二反相器之輸入節點連接。 ㈤和和 11 ·如申請專利範圍第1項之半導體記憶體， w 包括： 为甲’逛 資料檢測線；及 ^檢測電路，判定該第一及第二記憶節點 持遠第-電位後，供給該資料 否都保 信號。 4 & 1干牧…、刊疋結果之 $ m 12 申4專利範圍第11項之半導體記憶體，t + 遺第一及苐二雷 異中， 姑次^ 14位各自係電源電位及接地電位； 4負料檢測绩 _ ^ Μ,緣預先充電至電源電位； 遠二料，測電路包括： 其第-電極都和該資 其閘極各自和該第一 ^ ^及第通道型M0S電晶體 料檢測線連接，甘μ 9 ^ 篦- 其苐二電極相連接 及第一位兀線連接；及 f 〇及第四^通道型電晶體
    2075-5409-PF(Nl);Ahddub.ptd 第39頁 〜--- 582036 六、申請專利範圍 閘極各自和該第一及第二記憶節點連接。 13·如申請專利範圍第u項之半導體記 该弟一及第二電位各自係接地電位及電源電〜位體其中， 该資料檢測線預先充電至電源電位，·— ’ 該資料檢測電路包括·· 第一及第二N通道型M0S電晶體，其第一 料檢測線連接，其第二電極相連接，^二電極都和讀資 及第二位元線連接；及 ？"各自和該第二 第三及第四N通道型M〇s電晶體， ，麵S電晶體之第二電極和該接地〜第―及第二^ 間極^該：-及第二反相器之輸入節:之連:串接’其 勺括··：申明專利範圍第1項之半導體記悴體，1中 包括·寫入電路，和該箆一月筮一 y u體其中，還 體記憶體之該第一及第2情[%線連接’向該半導 該寫入電路包括 h點寫入資料信號； 第一三態反相器，扁宦Λ六4 P1 供給該第一位元線該第5虎為活化位準之情況 容許信號為非活化4之信號’而… 雜·及 Ih兄將其輸出節點設為高阻抗狀 第一一懇反相為，在該寫入容許信號為活化位準之情 況供給該第二位兀線該第二輪入信號之反相信號，而在寫 入士許信號為非活化位準之情況將其輸出節點設為高陴抗 狀態。 1 還 15.如申請專利範圍第i項之半導體記憶體，其中 582036 六、申請專利範圍 包括：讀出電路，和該第一及第二位元線連接，讀出該半 . 導體記憶體之該第一及第二記憶節點所保持之資料信號； 該讀出電路包括： 第一比較電路，比較該第一位元線之電位和該第一及 第二電位間之參照電位後，輸出位準按照比較結果之信 號；及 第二比較電路，比較該第二位元線之電位和該參照電 位後，輸出位準按照比較結果之信號。
    2075-5409-PF(N1);Ahddub.p t d 第41頁
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