CN108122574B - 存储器装置 - Google Patents

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CN108122574B CN201710201096.1A CN201710201096A CN108122574B CN 108122574 B CN108122574 B CN 108122574B CN 201710201096 A CN201710201096 A CN 201710201096A CN 108122574 B CN108122574 B CN 108122574B
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Abstract

一种存储器装置包括：存储单元，用以存储数据位，所述存储单元包括至少一个读取晶体管，所述至少一个读取晶体管用以当所述数据位被读取时形成放电路径或泄漏路径；导电线，耦合至所述读取晶体管；以及至少一个第一跟踪晶体管，耦合至所述导电线，且用以提供具有第一电流电平的第一电流信号，所述第一电流电平跟踪第二电流信号的第二电流电平，其中所述第二电流信号是在形成所述放电路径及所述泄漏路径中的一者时提供，且其中所述第一电流信号及所述第二电流信号用于确定所述数据位的逻辑状态。

Description

存储器装置
技术领域
本专利文件中阐述的技术大体上涉及存储器技术，且更具体来说涉及一种可确定数据位的逻辑状态的存储器装置及操作存储器的方法。
背景技术
静态随机存取存储器(static random access memory，SRAM)装置非常适合于提供工作数据存储体(例如，处理器的高速缓冲存储器(cache memory))。最近的系统芯片(system on a chip，SoC)设计常常包括一个、两个或更多个“核心处理器(coreprocessor)”，举例来说，“核心处理器”为例如数字信号处理器(digital signalprocessor)的RISC微处理器或ARM微处理器等预设计处理器。这些核心处理器常常配置有布局在所述处理器附近或相邻之处的静态随机存取存储器单元的一阶(L1)高速缓冲存储器，以使得能够进行快速处理器操作。在许多其中使用双核心手段的装置(例如(举例来说，无线电收发器集成电路))中，无线电收发器的核心中的至少一者可被实作成微处理器核心。可在这类集成电路中使用若干个静态随机存取存储器阵列，每一阵列均包括多个位单元(bit cell)。
发明内容
本发明实施例公开一种存储器装置。所述存储器装置包括：存储单元，用以存储数据位，所述存储单元包括至少一个读取晶体管，所述至少一个读取晶体管用以当所述数据位被读取时形成放电路径或泄漏路径；导电线，耦合至所述读取晶体管；以及至少一个第一跟踪晶体管，耦合至所述导电线，且用以提供具有第一电流电平的第一电流信号，所述第一电流电平跟踪第二电流信号的第二电流电平，其中所述第二电流信号是在形成所述放电路径及所述泄漏路径中的一者时提供，且其中所述第一电流信号及所述第二电流信号用于确定所述数据位的逻辑状态。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开内容的各个方面。应注意，各种特征未必按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1说明根据某些实施例的包括与参考电路耦合的存储器阵列的存储器装置的示例性方块图。
图2A及图2B分别说明根据某些实施例的图1所示存储器阵列的位单元及参考电路的子参考电路的示例性电路图。
图3分别说明根据某些实施例的当存取图1所示存储器装置100时放电电流(Ion)的、泄漏电流(Ioff)的、及参考电流(Iref)的示例性电流电平。
图4说明根据各种实施例的用于操作图1所示存储器装置的方法的流程图。
附图标号说明
100：存储器装置；
102：存储器阵列；
102-1：位单元/单端存储位单元；
102-2、102-3、102-4：位单元；
102-7、102-9：位线(BL)/读取位线(RBL)；
104：参考电路；
104A、104B：子参考电路；
106：输入/输出电路；
106A、106B：感测放大器；
108：解码器；
120：控制逻辑电路；
201：第一电压参考/Vdd；
203：第二电压参考/电压参考/接地；
205：写入字线；
207：写入位线；
209：写入位条线；
211：读取字线；
213、215：节点；
220：开关电路；
222、274：反相器；
230：电流镜电路；
240：跟踪电路/电流跟踪电路；
250：备用电路；
260：唤醒电路；
270：脉冲产生电路；
272：NAND逻辑门；
281：信号/全局使能信号/全局信号；
283：信号/全局去能信号/全局信号；
285：信号/短脉冲信号；
287：放电路径；
289：泄漏路径；
291：电流跟踪路径；
302、304：实施例；
402、404、406：操作；
A、B：列；
a、b：行；
Ioff：泄漏电流/断开电流；
Ion：放电电流/接通电流；
Iref：参考电流/自跟踪参考电流；
M1、M3：晶体管/上拉晶体管；
M2、M4：晶体管/下拉晶体管；
M5、M6：晶体管/存取晶体管；
M7：晶体管/读取驱动晶体管；
M8：晶体管/读取晶体管；
M9、M14、M15：晶体管；
M10、M11：晶体管/共栅晶体管；
M12、M13：晶体管/NMOS晶体管；
X、Z：节点；
Y：共用节点；
ΔI1、ΔI2：差值；
WWL：写入字线；
RWL：读取字线
WBBL：写入位条线；
RBL：读取位线；
WBL：写入位线。
具体实施方式
以下公开内容阐述用于实作本主题的不同特征的各种示例性实施例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，应理解，当称一元件“连接至(connectedto)”或“耦合至(coupled to)”另一元件时，所述元件可直接连接至或直接耦合至所述另一元件，或者可存在一个或多个中间元件。
典型的静态随机存取存储器位单元被配置成六晶体管(six transistor，6T)位单元(或6T存储位单元)。一般来说，在6T位单元中，读取操作及写入操作是通过单个接口来执行且因此6T位单元被分类成单接口位单元(single-portbit cell)。由于读取操作与写入操作二者共用所述单个接口，因此可能发生例如(举例来说，数据扰动(data upset)、读取干扰(read disturbance))等各种问题。为了解决这类问题，已经提出位单元的某些替代性配置，例如包括分别用于读取操作及写入操作的两个独立接口的双接口八晶体管(dual-port eight transistor，2P-8T)静态随机存取存储器位单元(在下文中称作“2P-8T位单元”)。独立读取接口的优点为由于存储在这种2P-8T位单元中的数据位不受读取操作影响，因而使得存在读取干扰的可能性降低。
为了从这种双接口位单元(例如，2P-8T位单元)撷取数据位，一般会使用输入/输出(input/output，I/O)电路(例如，感测放大器(sensing amplifier))来经由所述位单元的位线(bit line，BL)或位条线(bitbarline，BBL)(即，单个专用位线或位条线)读出数据。因此，与一般被分类成“异端(differential-ended”)存储位单元的6T位单元相比，2P-8T位单元通常被分类成“单端(single-ended)”存储位单元。经由单个位线或位条线读取数据位通常会使用与专用位线或位条线耦合的保持器电路(keeper circuit)。总体来说，保持器电路用以提供被设计成具有处于接通电流(Ion)与断开电流(Ioff)之间的电流电平的参考信号(例如，参考电流)。如由所属领域中的普通技术人员所理解，Ion及Ioff分别指放电电流(discharging current)及泄漏电流(leakage current)。更具体来说，放电电流(Ion)及泄漏电流(Ioff)分别对应于从2P-8T位单元读取逻辑低状态(logical low state)及逻辑高状态(logical high state)。由于参考电流的电流电平被假定预设成处于Ion的电流电平与Ioff的电流电平之间，因此感测放大器无需等待专用位线(或位条线)上呈现全电压摆动(full voltage swing)(例如，从Vdd至接地(ground))便会读出数据位的逻辑状态。
然而，由传统保持器电路提供的参考电流的电流电平一般被预设至相对恒定的值。因此，参考电流的电流电平可能无法在Ion及/或Ioff的改变方面上得到动态反映。举例来说，有时参考电流的电流电平可在位单元基于相对低的电压(例如，Vdd的约70％)运作时超过Ion的电流电平以上，且有时参考电流的电流电平可在位单元基于相对高的电压(例如，Vdd的约140％)运作时下落至Ioff的电流电平以下，其中Vdd为统一电压参考或被施加至位单元的电源电压。这样一来，感测放大器便无法使用参考电流作为区分Ion及/或Ioff的“参考”，由此使得对位单元中的数据位的逻辑状态的读取失败。尽管如所述般以上识别的问题会发生于2P-8T位单元，然而应注意，这种问题通常也会发生于各种单端存储单元，例如(举例来说，单端10T静态随机存取存储器存储单元、单端只读存储器(read onlymemory，ROM)单元)等。为简洁起见，以下论述将继续使用2P-8T位单元作为示例性实施例。
本发明提供包括与存储器阵列耦合的参考电路的存储器架构(装置)的各种实施例。在某些实施例中，存储器阵列包括多个单端2P-8T位单元(在下文中称作“位单元”)，其中每一位单元均耦合至专用的读取位线(在下文中称作“读取位线”)，所述专用的读取位线用以为相应感测放大器提供读取路径以读出呈现于位单元中的数据位的逻辑状态。更具体来说，位单元包括均与读取位线耦合的读取驱动晶体管(read driver transistor)及读取晶体管(read transistor)。在某些实施例中，读取驱动晶体管及读取晶体管用以通过基于数据位的逻辑状态使用放电路径或泄漏路径完成读取路径来执行对位单元的读取操作。放电路径可在从位单元读出数据位的第一逻辑状态时提供；泄漏路径可在从位单元读出数据位的第二逻辑状态时提供。因此，放电路径与呈现于读取位线上的放电电流(在下文中称作“Ion”)相关联；且泄漏路径与呈现于读取位线上的泄漏电流(在下文中称作“Ioff”)相关联。
根据本发明的各种实施例，参考电路包括一个或多个晶体管，所述一个或多个晶体管在结构(例如，沟道、栅电极、栅极氧化物等的实体尺寸)、装置轮廓(例如，用于栅电极、栅极氧化物的材料、漏极/源极的掺杂浓度/轮廓)等方面上分别实质上相同于所述读取驱动晶体管及读取晶体管。这样一来，由参考电路提供的参考电流(在下文中称作“Iref”)可“跟踪(track)”Ion及Ioff。也就是说，尽管位单元是在宽的操作窗口范围(例如，从相对低的电压(Vdd的70％)至相对高的电压(Vdd的140％))内得到存取时，Iref的电流电平可仍夹在Ion的电流电平与Ioff的电流电平之间，且此外，根据某些实施例，Iref的电流电平与Ion或Ioff的电流电平之间的相应差值可仍为实质上恒定的。因此，可使用所公开存储器装置来避免上述与读取失败有关的、通常会在传统单端储存单元中发生的问题。此外，在某些实施例中，参考电路包括可进一步优化当前所公开存储器装置的总体性能(例如(举例来说，参考电路的超低备用功耗、参考电路的短反应时间)等)的若干个子电路，以下将对其予以进一步详细论述。
图1说明根据各种实施例的包括存储器阵列102及与存储器阵列102耦合的参考电路104的存储器装置100的示例性示意图。此外，存储器装置100包括分别与存储器阵列102耦合的输入/输出(I/O)电路106及解码器108、以及与参考电路104、输入/输出电路106、及解码器108耦合的控制逻辑电路120。应注意，图1所示所说明实施例仅为实例，因此仅示出一个存储器阵列(例如，102)及与当前实施例相关的多个组件(例如，参考电路104、输入/输出电路106、解码器108、及控制逻辑电路120)。在依然处于本发明的范围内的同时，存储器装置100中也可包含其他存储器阵列及一个或多个其他组件(例如(举例来说，缓冲电路、时序电路)等)。
更具体来说，存储器阵列102包括多个位单元，且每一位单元均包括如上所述的2P-8T位单元。所述多个位单元被排列成列-行配置，其中每一位单元排列于对应列与对应行的交叉部位处。每一位单元用以呈现/存储数据位即，逻辑高状态(例如，逻辑1)或逻辑低状态(例如，逻辑0)。此外，存储器阵列102包括沿相应列排列的多个位线(BL’s)及/或位条线(BBL’s)、以及沿相应行排列的多个字线(WL’s)。为清晰起见，沿图1所示所说明实施例中的每一列示出仅一个位线。以下将参照图2A及图2B来进一步详细示出及阐述沿每一列的其他位线/位条线及沿每一行的字线。
举例来说，存储器阵列102包括位单元102-1、102-2、103-3、及102-4，其中位单元102-1及102-2沿第一行(即行“a”)排列；位单元102-3及102-4沿第二行(即行“b”)排列。并且沿同一行的位单元分别排列于独立且不同的列中。举例来说，沿行a的位单元102-1及102-2分别排列于第一列及第二列(即列“A”及列“B”)中；且沿行b的位单元102-3及102-4分别排列于列A及列B中。更具体来说，列A包括与沿列A的位单元(例如，102-1、102-3等)耦合的位线102-7；列B包括与沿列B的位单元(例如，102-2、102-4等)耦合的位线102-9。如上所述，每一2P-8T位单元均耦合至用于读取操作的专用的位线(即，读取位线(read bit line，RBL))。在图1所示所说明实施例中，位线中的每一者(102-7及102-9)为沿相应列的读取位线。尽管图1中示出仅两个列及两个行，然而在依然处于本发明的范围内的同时，存储器阵列102可分别包括任何所期望数目的列及行。因此，存储器阵列102可包括在存储器阵列102的列数目方面上得到反映的任何所期望数目的读取位线。
进一步阐述图1所示所说明实施例，存储器阵列102的每一列(或读取位线)均耦合至参考电路104的对应子参考电路及输入/输出电路106的对应感测放大器。如图所示，列A(及沿列A的每一位单元：102-1、102-3等)经由读取位线102-7而耦合至参考电路104的子参考电路104A及输入/输出电路106的感测放大器106A；列B(及沿列B的每一位单元：102-2、102-4等)经由读取位线102-9而耦合至参考电路104的子参考电路104B及输入/输出电路106的感测放大器106B。相似地，子参考电路(104A、104B等)的数目及感测放大器(106A、106B等)的数目会各自在存储器阵列102的列(即，读取位线)的数目方面上得到反映，因此在图1所示所说明实施例中，在参考电路104及输入/输出电路106中分别示出仅两个子参考电路(104A及104B)以及两个感测放大器(106A及106B)。
如上所述，存储器阵列102的字线未示出于图1中且所说明位线被称作读取位线。根据本发明的某些实施例，除所说明读取位线(102-7、102-9等)以外，存储器阵列102的每一列可包括至少一个BL及一个位条线，且存储器阵列102的每一行可包括至少两个字线。在这种实施例中，每一位单元均耦合至至少两个字线及三个位线(一个读取位线、一个位线、及一个位条线)。更具体来说，每一列中所包含的位线及位条线被配置成在对这一列的位单元进行的写入操作期间使用。在某些实施例中，位线及位条线被分别称作“写入位线(writebit line，WBL)”及“写入位条线(write bit bar line，WBBL)”，以下将参照图2A及图2B来对其予以进一步详细阐述。每一行中所包含的所述至少两个字线分别用于读取操作及写入操作，所述至少两个字线通常被分别称作“读取字线(read word line，RWL)”及“写入字线(write word line，WWL)”。在某些实施例中，上述读取字线、写入字线、写入位线、写入位条线、及读取位线均是由导电材料(例如(举例来说，铜(Cu)、铝(Al)、金(Au)、多晶硅、或其组合))形成。以下也将参照图2A及图2B来进一步详细阐述读取字线及写入字线的细节。
在某些实施例中，每一存储器阵列的所耦合解码器可用以因应于接收到由控制逻辑电路120提供的寻址信息(例如，行地址)来将上述读取字线及写入字线(沿各行)中的一者或多者置位(assert)。举例来说，解码器108可用以将存储器阵列102的一个或多个读取字线及/或写入字线置位。此外，控制逻辑电路120可耦合至输入/输出电路106以撷取在读取操作期间由感测放大器(例如，106A、106B等)读出的数据位的逻辑状态。
图2A及图2B是分别说明位单元102-1的实施例及所耦合的子参考电路104A的实施例的示例性电路图。根据本发明的某些实施例中，存储器阵列102中所包含的位单元实质上彼此相似。因此，为简洁起见，仅将位单元102-1及与其耦合的子参考电路104A示出于图2A及图2B中，并用以作为论述对存储器装置100的操作的代表性实例。
如上所述，存储器阵列102的位单元中的每一者均被实作成2P-8T位单元。尽管各个位单元分别被实作成2P-8T位单元，然而存储器阵列102的位单元(例如，102-2、102-3、102-4等)并非仅限于被实作成2P-8T位单元。存储器阵列102的位单元可被实作成各种位单元(例如(举例来说，单端九晶体管(nine transistor，9T)位单元、只读存储器(ROM)位单元)等)中的任一种。
在位单元102-1的所说明实施例中，位单元102-1包括8个晶体管：M1、M2、M3、M4、M5、M6、M7、及M8。在某些实施例中，读取操作及写入操作是通过2P-8T位单元中的相应接口来执行。在位单元102-1的所说明实施例中，晶体管M1-M6构成2P-8T位单元的六晶体管(sixtransistor，6T)核心，所述6T核心主要用以执行写入操作(即，6T核心中所包含的写入接口)。晶体管M7及M8构成2P-8T位单元的读取缓冲器，所述读取缓冲器主要用以执行读取操作(即，读取缓冲器中所包含的读取接口)。以下将阐述位单元102-1的布局及操作的细节。
在位单元102-1的6T核心中，晶体管M1及M2被形成为第一反相器而晶体管M3及M4被形成为第二反相器，其中第一反相器与第二反相器彼此交叉耦合(如图所示)。更具体来说，第一反相器与第二反相器各自耦合于第一电压参考201与第二电压参考203之间。一般来说，第一电压参考201为被施加于存储器阵列102的位单元上的供应电压的电压电平。第一电压参考201通常被称作“Vdd”。第二电压参考203通常被称作“接地”。此外，在某些实施例中，第一反相器耦合至晶体管M5，且第二反相器耦合至晶体管M6。除耦合至所述反相器以外，晶体管M5与晶体管M6二者还耦合至存储器阵列102的写入字线(WWL)205并且分别各自耦合至写入位线(WBL)207及写入位条线(WBBL)209。在某些实施例中，晶体管M5及M6是由写入字线205进行栅极控制(即，接通或断开)。通常，晶体管M1及M3被称作位单元102-1的上拉晶体管(pull-up transistor)；晶体管M2及M4被称作位单元102-1的下拉晶体管(pull-downtransistor)；晶体管M5及M6被称作位单元102-1的存取晶体管(access transistor)。在某些实施例中，晶体管M2、M4、M5及M6各自包括n沟道金属氧化物半导体(n-channel metaloxide semiconductor，NMOS)晶体管，而M1及M3各自包括p沟道金属氧化物半导体(p-channel metal oxide semiconductor，PMOS)晶体管。尽管图2A所示所说明实施例示出M1至M6为NMOS晶体管或PMOS晶体管，然而可实作适合在存储器装置中使用的各种晶体管或装置中的任一种(例如(举例来说，双极接面晶体管(bipolarjunction transistor，BJT)、高电子迁移率晶体管(high-electron mobility transistor，HEMT))等)来作为M1至M6中的至少一者。
仍然参照图2A，在位单元102-1的读取缓冲器(即，晶体管M7及M8)的所说明实施例中，晶体管M7及M8串联连接于电压参考203(接地)与读取位线102-7之间。通常，晶体管M7被称作位单元102-1的读取驱动晶体管；且晶体管M8被称作位单元102-1的读取晶体管。此外，在某些实施例中，读取晶体管M8由读取字线(RWL)211进行栅极控制(即，接通或断开)以通过产生由读取驱动晶体管M7提供的通往读取位线102-7的导通路径的方式来读取存储在6T核心中的数据位。以下将阐述对位单元102-1的操作(例如，读取操作)的细节。相似地，尽管图2A所示所说明实施例示出M7及M8均为NMOS晶体管，然而可实作适合在存储器装置中使用的各种晶体管或装置中的任一种(例如(举例来说，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT))等)来作为M7至M8中的至少一者。
现在参照图2B所示子参考电路104A的所说明实施例，子参考电路104A经由读取位线102-7(其也示出于图1中)而耦合至沿列A的位单元。如图所示，根据各种实施例，子参考电路104A包括开关电路(switch circuit)220、电流镜电路(current mirror circuit)230、电流跟踪电路(currenttrack circuit)240、备用电路(stand-by circuit)250、唤醒电路(wake-up circuit)260、及脉冲产生电路(pulse generation circuit)270。
在某些实施例中，开关电路包括晶体管M9及反相器222。更具体来说，反相器222的输入及晶体管M9的源极各自耦合至读取位线102-7，反相器222的输出耦合至晶体管M9的栅极，且晶体管M9的漏极耦合至节点“X”。节点X耦合至电流镜电路230。尽管图2B所示所说明实施例示出M9为PMOS晶体管，然而可实作适合于在存储器装置中使用的各种晶体管或装置中的任一种(例如(举例来说，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT))等)来作为M9。
在某些实施例中，电流镜电路230包括两个共栅晶体管M10及M11，即，晶体管M10的栅极与晶体管M11的栅极彼此耦合以用作电流镜电路。更具体来说，晶体管M10的源极及晶体管M11的源极均耦合至第一电压参考201(Vdd)，晶体管M10的栅极及晶体管M11的栅极均耦合至也与唤醒电路260耦合的共用节点“Y”，晶体管M10的漏极耦合至节点X(即，开关电路220)，且晶体管M11的漏极耦合至其自身的栅极(即，节点Y)及电流跟踪电路240。尽管图2B所示所说明实施例示出M10及M11均为PMOS晶体管，然而可实作适合于在存储器装置中使用的各种晶体管或装置中的任一种(例如(举例来说，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT))等)来作为M10至M11中的至少一者。
根据本发明的各种实施例，电流跟踪电路240包括一个或多个晶体管(例如，M12、M13等)，所述一个或多个晶体管彼此串联耦合且在节点“Z”处耦合于电流镜电路230(即，节点Y处)与备用电路250之间。更具体来说，一个或多个晶体管(M12、M13等)的栅极分别耦合至第一电压参考201(Vdd)。尽管图2B所示所说明实施例示出M12及M13均为NMOS晶体管，然而可实作适合于在存储器装置中使用的各种晶体管或装置中的任一种(例如(举例来说，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT))等)来作为M12至M13中的至少一者。
在某些实施例中，电流跟踪电路240用以提供上述参考电流Iref。此外，电流跟踪电路240的晶体管中的每一者均实质上相同于读取驱动晶体管M7及读取晶体管M8，进而使得Iref的电流电平可动态地跟踪位单元102-1的Ion及Ioff的电流电平，此分别对应于对逻辑0及逻辑1进行读取。以下将进一步详细论述对电流跟踪电路240的操作以及对子参考电路104A的其他电路的操作。
仍然参照图2B，备用电路250包括晶体管M14。更具体来说，晶体管M14的漏极在节点Z处耦合至电流跟踪电路240，晶体管M14由全局使能信号(global enable signal)281进行栅极控制(以下将对其予以论述)，且晶体管M14的源极耦合至第二电压参考203(接地)。相似地，尽管M14为NMOS晶体管，然而可实作适合于在存储器装置中使用的各种晶体管或装置中的任一种(例如(举例来说，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT))等)来作为M14。在某些实施例中，备用电路250用以当存储在位单元102-1中的数据位未被存取时向子参考电路104A、继而向整个存储器装置100提供超低(例如，零)备用功耗。尽管在图2B所示所说明实施例中备用电路250包括仅一个晶体管(例如，M14)，然而，在某些其他实施例中，备用电路250可包括复数个晶体管及/或一个或多个电路组件，只要备用电路250可提供零备用功耗即可。
唤醒电路260包括晶体管M15。更具体来说，晶体管M15的漏极在节点Y处耦合至电流镜电路230，晶体管M15由短脉冲信号285(以下将对其予以论述)进行栅极控制，且晶体管M15的源极耦合至第二电压参考203(接地)。尽管M15为NMOS晶体管(如图所示)，然而可实作适合于在存储器装置中使用的各种晶体管或装置中的任一种(例如(举例来说，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT))等)来作为M15。在某些实施例中，唤醒电路260用以在存储在位单元102-1中的数据位被存取时迅速唤醒(即，接通)电流镜电路230的晶体管M10及M11。相似地，尽管在图2B所示所说明实施例中唤醒电路260包括仅一个晶体管(例如，M15)，然而，在其他实施例中，唤醒电路260可包括复数个晶体管及/或一个或多个电路组件，只要唤醒电路260可迅速唤醒电流镜电路230即可。
脉冲产生电路270包括与非(NAND)逻辑门272、及与NAND逻辑门272的输出串联耦合的反相器274。在某些实施例中，脉冲产生电路270用以使用全局使能信号281及全局去能信号(global disenable signal)283产生短脉冲信号285。更具体来说，NAND逻辑门272用以：在其输入处接收全局使能信号281及全局去能信号283；对信号281及283执行NAND逻辑功能，以产生经NAND信号(NAND’ed signal)，所述经NAND信号会持续达实质上短的脉冲宽度(例如，约10皮秒(picosecond))；以及向所耦合反相器274提供经NAND信号。反相器274接着提供与经NAND信号逻辑互补的短脉冲信号285。
在某些实施例中，当位单元102-1被存取(或更大体地说，当存储器阵列102被存取)时，全局使能信号281会在非常短的时间周期(例如，约20皮秒至30皮秒)内从逻辑低状态(在下文中称作“LOW”)转变至逻辑高状态(在下文中称作“HIGH”)，且全局去能信号283会在相同的时间周期内从HIGH转变至LOW。在某些实施例中，通过使用这种具有急剧转变的全局使能/去能信号281/283，短脉冲信号285可具有与全局使能/去能信号281/283实质上相似的上升边缘及下落边缘，且可因此迅速将唤醒电路260的晶体管M15接通并接着断开。因应于短脉冲信号285的急剧上升边缘，晶体管M10及M11可通过在节点Y处将电压下拉至接地(即，第二电压参考203)而被迅速唤醒(即，接通)。在短的时间周期(即，信号285的短脉冲宽度(其为约10皮秒))之后，且因应于短脉冲信号285的下落边缘，晶体管M15被断开，以使得晶体管M10及M11的栅极(即，节点Y处的电压)浮动。因此，在某些实施例中，节点Y处的电压可逐渐增大至“参考电压电平(reference voltage level，RVL)”(即，Vdd的约70％)。参考电压电平可被电流跟踪电路240用于提供上述具有对位单元102-1的Ion及Ioff的电流电平进行动态跟踪的电流电平的Iref，以下将对其予以进一步详细论述。
在进一步论述对子参考电路104A的操作之前，为清晰起见，将简要阐述对位单元102-1的读取操作。一般来说，当位单元(例如，102-1)存储数据位时，所述位单元的第一节点被配置成处于第一逻辑状态(逻辑1或逻辑0)，而位单元的第二节点被配置成处于第二逻辑状态(逻辑0或逻辑1)，其中第一逻辑状态与第二逻辑状态彼此逻辑互补。在某些实施例中，第一节点处的第一逻辑状态为由位单元存储的数据位的逻辑状态。举例来说，在图2A所示所说明实施例中，当位单元102-1存储(呈现)逻辑0时，节点213被配置成处于逻辑0状态，且节点215被配置成处于逻辑1状态。相似地，当位单元102-1存储(呈现)逻辑1时，节点213被配置成处于逻辑1状态，且节点215被配置成处于逻辑0状态。
如上所述，当存储器阵列102被存取时，全局使能信号281(图2B)从LOW转变至HIGH，且全局去能信号283(图2B)从HIGH转变至LOW。在某些实施例中为了从位单元102-1读出数据位，会在全局信号281及283发生转变之前、的同时、或之后分别将读取字线211及读取位线102-7预充电至Vdd(201)(即，HIGH)。这样一来，读取晶体管M8被经预充电读取字线211接通，此通常是指位单元的处于开路状态下的读取接口(open read port)。
在其中位单元102-1存储欲被读出的逻辑0的实例中，如上所述，节点213处于LOW且节点215处于HIGH。这样一来，由晶体管M1及M2构成的第一反相器的输出(即，节点215)处于HIGH。因此，读取驱动晶体管M7因晶体管M7的栅极绑定至节点215而被接通。接着形成放电路径287，以使得放电路径287：从经预充电读取位线102-7、经由读取晶体管M8及读取驱动晶体管M7、并通往接地(203)。由于读取位线102-7被预充电至Vdd且读取驱动晶体管M7的源极被耦合至接地，因此这种放电路径287可与读取位线102-7上所呈现的从Vdd放电至接地的变化的电压电平的速率相关联。所属领域中的普通技术人员应理解，这种“放电”速率通常被称作位单元102-1的Ion。
在其中位单元102-1存储欲被读出的逻辑1的另一实例中，节点213处于HIGH且节点215处于LOW。读取驱动晶体管M7相应地因晶体管M7的栅极绑定至节点215而被断开。这样一来，读取晶体管M8会从接地(203)断开，并且进行浮动。在某些实施例中，接着形成泄漏路径289，以使得泄漏路径289：从读取位线102-7、经由读取晶体管M8(的栅极)、并通往读取字线211。由于读取位线102-7及读取字线211均被预充电至Vdd，因此这种泄漏路径289可与读取位线102-7上所呈现的变化的电压电平的速率相关联，所述变化的电压电平围绕Vdd变化(例如，相对于Vdd略微放电)。所属领域中的普通技术人员应理解，这种“泄漏”速率通常被称作位单元102-1的Ioff，其中，在某些实施例中，Ioff的电流电平实质上低于Ion的电流电平。
当位单元102-1中所呈现的数据位被读出时，无论所述数据位的逻辑状态如何，读取位线102-7均会被配置成充电至Vdd(即，处于HIGH)。这样一来，重新参照图2B，开关电路220被接通，这使得读取位线102-7能够连接至节点X。如上所述，在读取位线102-7被置位至HIGH之前、的同时、或之后，全局使能信号281会从LOW转变至HIGH，这会使得接通备用电路250的晶体管M14。更具体来说，由于电流跟踪电路240的NMOS晶体管(例如，M12、M13等)是由Vdd(201)进行栅极控制，因此NMOS晶体管M12及M13已被接通。因此，会形成“电流跟踪”路径291、及流经电流跟踪路径291的电流。在某些实施例中，这种电流被称作参考电流Iref。并且Iref的电流电平是基于电流跟踪电路240中所包含的晶体管的数目、电流跟踪电路240的晶体管中的每一者的电阻值、及节点Y处的电压电平(即，参考电压电平)而确定。在某些实施例中，Iref的电流电平在形成放电路径287及泄漏路径289时分别跟踪Ion及Ioff的电流电平，以下将对其予以进一步详细阐述。
如上所述，在某些实施例中，唤醒电路260的晶体管M15接收短脉冲信号285以迅速接通电流镜电路230的晶体管M10及M11并随后使晶体管M10及M11浮动，这会使节点Y处的电压电平(即，参考电压电平)突然下拉至接地，并接着逐渐爬升至Vdd的约70％。更具体来说，参考电压电平的“Vdd的70％”可使用第一电压参考201通过晶体管M11(及/或晶体管M10)而得到自平衡，以对晶体管M10及M11的突然拉动的栅极电压逐渐充电。在某些实施例中，Vdd的70％可基于相对于Vdd的电压降(voltage drop)而确定，所述电压降大约为晶体管M11的阈值电压，即，参考电压电平＝Vdd–晶体管M11的阈值电压。因此，参考电压电平的这种Vdd的70％仅为实例。当具有不同阈值电压或装置特性的晶体管或装置取代晶体管M11时，参考电压电平可相应地变化。在某些实施例中，一旦参考电压电平达到自平衡电平(例如，约Vdd的70％)，电流跟踪电路240被偏置于自平衡参考电压电平，且电流跟踪路径291上所呈现的Iref可动态地跟踪Ion及Ioff。例如，当读取位线102-7上所呈现Ion(即，形成放电路径287)时，Iref的电流电平可总是低于Ion的电流电平，并相对于Ion的电流电平保持实质上恒定的差值(ΔI1)(如图3所示302中所示)。这是因为在某些实施例中，电流跟踪电路240的所述一个或多个晶体管(M12及M13)在结构(例如，沟道、栅电极、栅极氧化物等的实体尺寸)、装置轮廓(例如，用于栅电极、栅极氧化物的材料、漏极/源极的掺杂浓度/轮廓等)等方面上各自实质上相同于读取驱动晶体管M7及读取晶体管M8，因此位单元102-1的晶体管M7及M8的电阻值与跟踪电路240的晶体管M12及M13实质上彼此相同。此外，Ion对应于在Vdd与接地之间变化的放电速率；且Iref对应于在参考电压电平(例如，Vdd的约70％)与接地之间变化的速率。基于欧姆定律(Ohm’sLaw)，Ion及Iref的电流电平可保持实质上相似于图3所示所说明实施例302，其中ΔI1保持实质上恒定。相似地，当读取位线102-7上呈现Ioff(即，形成泄漏路径289)时，Iref的电流电平可总是高于Ioff的电流电平，并相对于Ioff的电流电平保持实质上恒定的差值(ΔI2)(如图3所示304中所示)。
尽管跟踪电路240(图2B)被配置成使Iref的电流电平总是夹在Ion的电流电平与Ioff的电流电平之间并维持相应的恒定差值(ΔI1及ΔI2)，然而，在某些替代性实施例中，Iref与Ion或Ioff之间的电流电平差值可因各种原因而经历改变。举例来说，当存储器装置100老化时，所述电流电平差值可相应地改变。然而，根据本发明的各种实施例，应注意，Iref的电流电平可总是夹在Ion的电流电平与Ioff的电流电平之间。
尽管图2B所示所说明实施例示出跟踪电路240包括与晶体管M7及M8实质上相同的2个串联耦合的晶体管M12及M13，然而应理解，跟踪电路240中可包括任何所期望数目的晶体管以提供Iref的相应电流电平。举例来说，当跟踪电路240包括各自与晶体管M7及M8实质上相同的4个串联耦合的晶体管时，Iref的电流电平可为Ion的电流电平的约二分之一。再举例来说，当跟踪电路240包括各自与晶体管M7及M8实质上相同的8个串联耦合的晶体管时，Iref的电流电平可为Ion的电流电平的四分之一。
一旦在电流跟踪路径291上提供“自跟踪(self-tracked)”Iref，在某些实施例中，电流镜电路230的晶体管M11便会将Iref反射至电流镜电路230的晶体管M10。这种经反射的Iref接着被经由已开启的开关电路220而提供至读取位线102-7。此外，经由读取位线102-7(图1)而与位单元102-1及子参考电路104A耦合的感测放大器106A使用Iref的电流电平来区分Ion及Ioff以确定数据位的逻辑状态。举例来说，当Ion及Iref分别呈现于及反射于读取位线102-7上时，感测放大器106A判断Ion的电流电平是否高于Iref的电流电平。在某些实施例中，因应于Ion的电流电平高于Iref的电流电平，感测放大器106A可确定出位单元102-1中所存储的数据位的逻辑状态为逻辑0。相似地，当Ioff及Iref分别呈现于及反射于读取位线102-7上时，感测放大器106A判断Ioff的电流电平是否低于Iref的电流电平。在某些实施例中，因应于Ioff的电流电平低于Iref的电流电平，感测放大器106A可确定出位单元102-1中所存储的数据位的逻辑状态为逻辑1。
图4说明根据各种实施例的用于使用第二存储器阵列中所包含的参考行从第一存储器阵列读出数据位的方法400的流程图。在各种实施例中，通过图1至图3中所说明的相应组件来执行方法400的各操作。为论述起见，将结合图1至图3来阐述方法400的以下实施例。方法400的所说明实施例仅为实例。因此，应理解，在依然处于本发明的范围内的同时，可对各种操作中的任一种进行省略、重新排序、及/或添加。
方法400以操作402为开始，在操作402中，根据各种实施例，当欲读出存储在单端存储位单元中的数据位的逻辑状态时，在与所述单端存储位单元耦合的读取位线(RBL)上提供放电电流或泄漏电流。相依于所述逻辑状态，在单端存储位单元(例如，102-1)的读取位线(例如，102-7)上呈现放电电流(即，Ion)或泄漏电流(即，Ioff)。举例来说，当数据位的逻辑状态处于第一逻辑状态(例如，逻辑0)时，形成放电路径(例如，287)并因此在读取位线102-7上呈现Ion；如上所述，当数据位的逻辑状态处于第二逻辑状态(例如，逻辑1)时，形成泄漏路径(例如，289)且因此在读取位线102-7上呈现Ioff。
方法400继续至操作404，在操作404中，根据各种实施例，通过与单端存储位单元耦合的参考电路来产生及提供自跟踪参考电流(Iref)。继续使用以上实例，通过子参考电路104A提供自跟踪Iref并接着通过电流镜电路230将自跟踪Iref反射至读取位线102-7。在某些实施例中，尽管单端存储位单元102-1是在宽的操作窗口范围内得到存取，然而Iref的电流电平总是低于Ion的电流电平且高于Ioff的电流电平，以使得Iref可对放电电流(Ion)及泄漏电流(Ioff)进行自跟踪。
方法400继续至操作406，在操作406中，根据各种实施例，经由读取位线而与单端存储位单元及参考电路耦合的感测放大器(例如，106A)通过使用Iref的电流电平及Ion或Ioff的电流电平来读出数据位的逻辑状态。如上所述，举例来说，感测放大器106A在Ion的电流电平高于Iref的电流电平时读出逻辑0，且在Ioff的电流电平低于Iref时读出逻辑1。
在一实施例中，公开一种存储器装置。所述存储器装置包括：存储单元，用以存储数据位，所述存储单元包括至少一个读取晶体管，所述至少一个读取晶体管用以当所述数据位被读取时形成放电路径或泄漏路径；导电线，耦合至所述读取晶体管；以及至少一个第一跟踪晶体管，耦合至所述导电线，且用以提供具有第一电流电平的第一电流信号，所述第一电流电平跟踪第二电流信号的第二电流电平，其中所述第二电流信号是在形成所述放电路径及所述泄漏路径中的一者时提供，且其中所述第一电流信号及所述第二电流信号用于确定所述数据位的逻辑状态。在一些实施例中，所述第一电流信号流经所述导电线，且所述第二电流信号流经所述读取晶体管及所述导电线。
在一些实施例中，所述存储单元包括单端存储单元。
在一些实施例中，所述导电线包括读取位线(RBL)。
在一些实施例中，所述读取晶体管及所述第一跟踪晶体管彼此实质上相同。
在一些实施例中，当提供所述第一电流信号时，所述第一跟踪晶体管被偏置于自平衡参考电压，所述自平衡参考电压约为相对于被施加至所述存储器装置的电源电压的阈值电压降。
在一些实施例中，所述第二电流信号当形成所述放电路径时包括放电电流信号、而当形成泄漏路径时包括泄漏电流信号。
在一些实施例中，所述存储器装置进一步包括：感测放大器，经由所述导电线耦合至所述存储单元及所述第一跟踪晶体管，且用以在所述第一电流电平低于所述第二电流电平时将所述数据位的所述逻辑状态确定为第一逻辑状态、而在所述第一电流电平高于所述第二电流电平时将所述数据位的所述逻辑状态确定为第二逻辑状态。
在一些实施例中，所述存储器装置进一步包括：一个或多个跟踪晶体管，串联耦合至所述第一跟踪晶体管，且分别与所述读取晶体管实质上相同以确保当所述第二电流信号包括放电电流信号时所述第一电流电平低于所述第二电流电平、且当所述第二电流信号包括泄漏电流信号时所述第一电流电平高于所述第二电流电平。
在一些实施例中，所述第一电流信号的所述电流电平与所述第二电流信号的所述电流电平相隔实质上恒定的差值。
在另一实施例中，一种存储器装置包括：存储单元，用以存储数据位并包括至少一个读取晶体管，所述至少一个读取晶体管用以当所述数据位被读取时形成放电路径或泄漏路径；读取位线(RBL)，耦合至所述至少一个读取晶体管；以及参考电路，包括多个串联耦合的跟踪晶体管，其中所述串联耦合的跟踪晶体管耦合至所述读取位线且用以提供具有第一电流电平的第一电流信号，所述第一电流电平跟踪第二电流信号的第二电流电平，其中所述第二电流信号是在形成所述放电路径及所述泄漏路径中的一者时提供，且其中所述第一电流信号及所述第二电流信号用于确定所述数据位的逻辑状态。
在一些实施例中，所述存储单元包括单端存储单元。
在一些实施例中，所述读取晶体管及所述串联耦合的跟踪晶体管彼此实质上相同。
在一些实施例中，当提供所述第一电流信号时，所述串联耦合的跟踪晶体管被偏置于自平衡参考电压，所述自平衡参考电压约为相对于被施加至所述存储器装置的电源电压的阈值电压降。
在一些实施例中，所述第二电流信号当形成所述放电路径时包括放电电流信号、而当形成所述泄漏路径时包括泄漏电流信号。
在一些实施例中，所述存储器装置进一步包括：感测放大器，经由所述导电线耦合至所述存储单元及所述串联耦合的跟踪晶体管，且用以在所述第一电流电平低于所述第二电流电平时将所述数据位的所述逻辑状态确定为第一逻辑状态、而在所述第一电流电平高于所述第二电流电平时将所述数据位的所述逻辑状态确定为第二逻辑状态。
在一些实施例中，所述第一电流信号的所述电流电平与所述第二电流信号的所述电流电平相隔实质上恒定的差值。
在又一实施例中，一种操作存储器装置的方法包括：从所述存储器装置的存储单元提供放电电流信号或泄漏电流信号；产生参考电流信号，所述参考电流信号跟踪所述放电电流信号及所述泄漏电流信号；以及使用所述参考电流信号、以及所述放电电流信号或所述泄漏电流信号来确定存储在所述存储单元中的数据位的逻辑状态。
在一些实施例中，所述放电电流信号的电流电平及所述泄漏电流信号的电流电平各自与所述参考电流信号的电流电平相隔实质上恒定的差值。
在一些实施例中，所述存储单元包括单端存储单元。
以上概述了若干实施例的特征，以使所属领域中的普通技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (20)

1.一种存储器装置，其特征在于，包括：
存储单元，用以存储数据位，所述存储单元包括至少一个读取晶体管，所述至少一个读取晶体管用以当所述数据位被读取时形成放电路径或泄漏路径；
导电线，耦合至所述读取晶体管；以及
第一跟踪晶体管，串联耦合至一个或多个跟踪晶体，所述第一跟踪晶体管耦合至所述导电线，且用以提供具有第一电流电平的第一电流信号，所述第一电流电平跟踪第二电流信号的第二电流电平，
其中所述第二电流信号是在形成所述放电路径及所述泄漏路径中的一者时提供，
且其中所述第一电流信号及所述第二电流信号用于确定所述数据位的逻辑状态。
2.根据权利要求1所述的存储器装置，其特征在于，所述第一电流信号流经所述导电线，且所述第二电流信号流经所述读取晶体管及所述导电线。
3.根据权利要求1所述的存储器装置，其特征在于，所述存储单元包括单端存储单元。
4.根据权利要求1所述的存储器装置，其特征在于，所述导电线包括读取位线。
5.根据权利要求1所述的存储器装置，其特征在于，所述读取晶体管及所述第一跟踪晶体管彼此实质上相同。
6.根据权利要求1所述的存储器装置，其特征在于，当提供所述第一电流信号时，所述第一跟踪晶体管被偏置于自平衡参考电压，所述自平衡参考电压为相对于被施加至所述存储器装置的电源电压的阈值电压降。
7.根据权利要求1所述的存储器装置，其特征在于，所述第二电流信号当形成所述放电路径时包括放电电流信号、而当形成泄漏路径时包括泄漏电流信号。
8.根据权利要求1所述的存储器装置，其特征在于，所述存储器装置进一步包括：
感测放大器，经由所述导电线耦合至所述存储单元及所述第一跟踪晶体管，且用以在所述第一电流电平低于所述第二电流电平时将所述数据位的所述逻辑状态确定为第一逻辑状态、而在所述第一电流电平高于所述第二电流电平时将所述数据位的所述逻辑状态确定为第二逻辑状态。
9.根据权利要求1所述的存储器装置，其特征在于，所述第一跟踪晶体管与所述一个或多个跟踪晶体管分别与所述读取晶体管实质上相同以确保当所述第二电流信号包括放电电流信号时所述第一电流电平低于所述第二电流电平、且当所述第二电流信号包括泄漏电流信号时所述第一电流电平高于所述第二电流电平。
10.根据权利要求1所述的存储器装置，其特征在于，所述第一电流信号的所述电流电平与所述第二电流信号的所述电流电平相隔实质上恒定的差值。
11.一种存储器装置，其特征在于，包括：
存储单元，用以存储数据位并包括至少一个读取晶体管，所述至少一个读取晶体管用以当所述数据位被读取时形成放电路径或泄漏路径；
读取位线，耦合至所述至少一个读取晶体管；以及
参考电路，包括多个串联耦合的跟踪晶体管，其中所述串联耦合的跟踪晶体管耦合至所述读取位线且用以提供具有第一电流电平的第一电流信号，所述第一电流电平跟踪第二电流信号的第二电流电平，
其中所述第二电流信号是在形成所述放电路径及所述泄漏路径中的一者时提供，
且其中所述第一电流信号及所述第二电流信号用于确定所述数据位的逻辑状态。
12.根据权利要求11所述的存储器装置，其特征在于，所述存储单元包括单端存储单元。
13.根据权利要求11所述的存储器装置，其特征在于，所述读取晶体管及所述串联耦合的跟踪晶体管彼此实质上相同。
14.根据权利要求11所述的存储器装置，其特征在于，当提供所述第一电流信号时，所述串联耦合的跟踪晶体管被偏置于自平衡参考电压，所述自平衡参考电压为相对于被施加至所述存储器装置的电源电压的阈值电压降。
15.根据权利要求11所述的存储器装置，其特征在于，所述第二电流信号当形成所述放电路径时包括放电电流信号、而当形成所述泄漏路径时包括泄漏电流信号。
16.根据权利要求11所述的存储器装置，其特征在于，进一步包括：
感测放大器，经由所述读取位线耦合至所述存储单元及所述串联耦合的跟踪晶体管，且用以在所述第一电流电平低于所述第二电流电平时将所述数据位的所述逻辑状态确定为第一逻辑状态、而在所述第一电流电平高于所述第二电流电平时将所述数据位的所述逻辑状态确定为第二逻辑状态。
17.根据权利要求11所述的存储器装置，其特征在于，所述第一电流信号的所述电流电平与所述第二电流信号的所述电流电平相隔实质上恒定的差值。
18.一种操作存储器装置的方法，包括：
从所述存储器装置的存储单元提供放电电流信号或泄漏电流信号；
使用串联耦合的跟踪晶体管以产生参考电流信号，所述参考电流信号跟踪所述放电电流信号及所述泄漏电流信号；以及
使用所述参考电流信号、以及所述放电电流信号或所述泄漏电流信号来确定存储在所述存储单元中的数据位的逻辑状态。
19.根据权利要求18所述的方法，其特征在于，所述放电电流信号的电流电平及所述泄漏电流信号的电流电平各自与所述参考电流信号的电流电平相隔实质上恒定的差值。
20.根据权利要求18所述的方法，其特征在于，所述存储单元包括单端存储单元。
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