CN104637530B - 一种冗余结构随机访问存储器 - Google Patents

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Abstract

本发明公开了一种冗余结构随机访问存储器，包括：两个相同的存储单元阵列、一个数据写入电路和一个数据读出电路，其中，两个相同的存储单元阵列具有相同的阵列架构，并且阵列中相同地址处的存储单元具有相同的初始存储信息，其中，数据写入电路用于将同一个数据同时写入两个相同存储阵列中相同地址处的存储单元，其中，数据读出电路用于选中两个存储单元阵列中相同地址处的存储单元中的存储信息，当两个存储单元的存储信息不相同时，数据读出电路输出“0”，当两个存储单元的存储信息相同时，数据读出电路输出此相同的存储信息。本发明具有硬件面积小、复杂度小、数据存储稳定可靠等优点。

Description

一种冗余结构随机访问存储器
技术领域
本发明属于存储器设计技术领域，具体涉及一种冗余结构随机访问存储器。
背景技术
随着核能技术和空间技术的发展，越来越多的电子设备需要应用于各种辐射环境中。随着空间应用对系统性能要求的提高、器件特征尺寸的减小以及工艺的进步，半导体器件对空间辐射的敏感度增加，其受到单粒子效应(Single Event Effect，SEE)的影响迅速扩大。对于静态随机存取存储器(Static Random Access Memory，SRAM)，其广泛应用于各种军事及空间系统中。然而SRAM单元的双稳态电路结构对单粒子翻转效应尤其敏感，将造成存储数据出错和指令程序紊乱，严重时将导致整个空间系统的失效，所以需要对SRAM存储器进行加固。
单粒子翻转(Single Event Upset，SEU)是指单个粒子入射器件阱区或栅电容区，在其电离轨迹中产生的电子空穴对，其电子由正电压区收集，空穴流向相反的低电位方向；若阱区(或栅电容)已经被电子填充，不会发生状态变化；反之，则会有SEU产生的电子部分地填充，若收集到足够多的电子，则会发生状态变化。
对于已有的标准6管CMOS SRAM单元，如图1所示，一般来说，处于关断状态的MOS管漏区反偏PN结的耗尽层是单粒子翻转敏感区。假设Q＝“1”，Qn＝“0”，此时存储信息“1”，N2、P1管处于开启状态，而N1、P2处于关断状态。此时，有一高能粒子入射处于关断状态的N1管漏区，高能粒子引起的瞬态电流将N1管漏极电位也就是Q点电位下拉至低电平，但此时P1管仍然处于开启状态。那么，电源VDDI对节点Q电容进行充电，存储单元处于非稳态。与此同时，被瞬态单粒子电流下拉到低电平的Q点，使N2管关断、P2管开启，Qn节点电位被上拉。升高的Qn节点进一步控制N1管与P1管，分别使其开启和关断，存储单元的存储信息由“1”翻转为“0”。所以，当高能粒子入射SRAM单元敏感区时，如果恢复时间tr小于反馈时间tf，则此高能粒子不会导致SEU；如果恢复时间tr大于反馈时间tf，则该高能粒子入射带来的瞬态电流造成SEU。
目前对单粒子翻转进行加固的方法很多，包括电阻加固、工艺加固、系统纠错加固以及电路设计加固。电阻加固由于需要增加电阻工艺、速度低、集成困难，而且在恶劣环境下加固能力难以保证，所以在应用中受到很大的限制；工艺加固方法(如SOI工艺、外延工艺等)通过降低灵敏节点的电荷收集量，可以有效地提高存储单元的抗单粒子翻转的能力，但是其最大的缺点在于工艺成本高，且与现有主流CMOS工艺不兼容；系统纠错加固技术可以从外围电路层面解决SRAM单元由于单粒子效应导致的错误，从而保证系统的正确性，然而随着工艺线宽微缩到纳米尺度，SRAM单元面积的不断缩小，错误率急剧上升，导致纠错电路开销增大，纠错刷新频率提高，存储器速度性能退化；电路设计加固一般运用“冗余”和“恢复”两个思想设计复杂结构的存储单元，可以获得很好的抗辐射能力，现有常用存储单元结构包括：6T2C、6T2C2R、8T、10T、12T、DICE等。但是传统电路设计加固方法的外部电路设计相对复杂，存储单元尺寸较大，所以在0.18微米以上工艺节点并没有广泛应用。
发明内容
本发明旨在至少解决现有技术中存在的单粒子翻转的技术问题。为此，本发明的一个目的在于提出一种抗干扰能力强、结构简单的冗余结构随机访问存储器。
有鉴于此，根据本发明实施例的冗余结构随机访问存储器，包括：两个相同的存储单元阵列、一个数据写入电路和一个数据读出电路，其中，所述两个相同的存储单元阵列具有相同的阵列架构，并且阵列中相同地址处的存储单元具有相同的初始存储信息，其中，所述数据写入电路用于将同一个数据同时写入所述两个相同存储阵列中相同地址处的存储单元，其中，所述数据读出电路用于选中所述两个存储单元阵列中相同地址处的存储单元中的存储信息，当所述两个存储单元的存储信息不相同时，所述数据读出电路输出“0”，当所述两个存储单元的存储信息相同时，所述数据读出电路输出此相同的存储信息。
根据本发明实施例的冗余结构随机访问存储器能可靠地实现抗单粒子翻转的目的。而且相较其他加固技术，本发明除了能实现相同的速度以及较高的纠错能力外，还另外具有单元面积小，外围电路设计更简单、工艺兼容性好等优势，有望在抗辐照存储器领域得到广泛应用。
在本发明的一个实施例中，所述两个相同的存储单元阵列均由四管SRAM存储单元构成，所述四管SRAM存储单元包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，所述第一NMOS管的栅极连接写字线，所述第一NMOS管的衬底连接GND，所述第一NMOS管的漏极连接第一位线，所述第二NMOS管的衬底与GND相连，所述第二NMOS管的源极连接VSSI，所述第二PMOS管的衬底与VDD相连，所述第二PMOS管的源极连接VDDI，所述第一PMOS管的栅极连接读字线，所述第一PMOS管的衬底连接VDD，所述第一PMOS管的漏连接第二位线，所述第一NMOS管的源极、所述第二NMOS管的栅极、所述第二PMOS管的漏极三者于第一存储节点相互连接，所述第一PMOS管的漏极、所述第二NMOS管的漏极、所述第二PMOS管的栅极三者于第二存储节点相互连接。
在本发明的一个实施例中，其中，所述第一NMOS管的阈值小于所述第二NMOS管的阈值，所述第一PMOS管的阈值小于所述第二PMOS管的阈值。
在本发明的一个实施例中，所述VSSI为大于等于GND且小于VDD/2的内部地电压，所述VDDI为小于等于VDD且大于VDD/2的内部电源电压。
在本发明的一个实施例中，所述数据读出电路包括：数据提取电路，所述数据提取电路与所述两个存储单元阵列相连，用于选中所述两个存储单元阵列中相同地址处的存储单元中的存储信息；逻辑电路，所述逻辑电路与所述数据提取电路相连，用于判断所述两个存储单元的存储信息是否相同；输出电路，所述输出电路与所述逻辑电路相连，其中，当所述两个存储单元的存储信息不相同时，所述输出电路输出“0”，当所述两个存储单元的存储信息相同时，所述输出电路输出此相同的存储信息。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有的六管SRAM存储单元的示意图。
图2是现有的三模冗余加固方法的原理示意图。
图3为本发明实施例的冗余结构随机访问存储器的结构示意图。
图4为本发明实施例的冗余结构随机访问存储器中的数据读出电路的示意图。
图5为本发明实施例的冗余结构随机访问存储器中的四管SRAM存储单元的示意图。
图6是本发明提出的二模冗余加固技术的原理示意图。
具体实施方式
为使本领域技术人员更好地理解，申请人再对现有技术及其缺点做简要介绍。现阶段，较为常用的加固技术是三模冗余加固技术，其属于电路设计加固技术。但是严格来说三模冗余(Triple Modular Redundancy，TMR)属于体系结构级的加固。其抗SEU的机理如图2所示。其设计思想是：增加两个冗余存储单元，然后将三个存储器的输出送到多数表决电路，表决后的结果作为最终输出结果。多数表决电路的工作真值表如表所示，从表1中可以看出，如果三个存储器中某一个存储器的数据发生翻转，通过表决电路投票表决以后即可将错误数据屏蔽掉。
表1 TMR加固表决电路真值表
SRAM0 SRAM1 SRAM2 输出
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
在辐射环境下，存储节点受到单粒子翻转的影响，存储数据“0”和“1”都存在翻转的可能性。对于在三模冗余中应用的六管SRAM，由于其采用双锁存方式、两个节点存储一个数据，一方面能很好地保持住数据，避免了刷新，但另一方面也导致了缺点——若有一个存储节点受到辐射影响信息翻转了，则会造成数据永久性的丢失。为了通过外部电路比较识别出正确数据，该技术采用两个冗余存储单元作为对比。增加的两个冗余存储单元毫无疑问地会增加了电路面积以及外部电路复杂程度，所以该技术在实际应用过程中受到了一定的限制。
本发明提出一种冗余结构随机访问存储器。如图3所示，根据本发明一个实施例的冗余结构随机访问存储器可以包括：一个数据写入电路100、两个相同的存储单元阵列200、一个数据读出电路300以及必要的外围电路(为本领域技术人员的公知常识，故图中未示出)。两个相同的存储单元阵列200具有相同的阵列架构，并且阵列中相同地址处的存储单元具有相同的初始存储信息。数据写入电路100用于将同一个数据同时写入两个相同存储阵列200中相同地址处的存储单元。数据读出电路300用于选中两个存储单元阵列200中相同地址处的存储单元中的存储信息，当两个存储单元的存储信息不相同时，数据读出电路300输出“0”，当两个存储单元的存储信息相同时，数据读出电路300输出此相同的存储信息。
本发明上述实施例的冗余结构随机访问存储器能可靠地实现抗单粒子翻转的目的。而且相较其他加固技术，本发明除了能实现相同的速度以及较高的纠错能力外，还另外具有电路面积小，外围电路设计更简单、工艺兼容性好等优势，有望在抗辐照存储器领域得到广泛应用。
在本发明的一个实施例中，如图4所示，数据读出电路300包括：数据提取电路310、逻辑电路320和输出电路330。数据提取电路310与两个存储单元阵列200相连，用于选中两个存储单元阵列200中相同地址处的存储单元中的存储信息。逻辑电路320与数据提取电路310相连，用于判断两个存储单元的存储信息是否相同。输出电路330与逻辑电路320相连。其中，当两个存储单元的存储信息不相同时，输出电路330输出“0”；当两个存储单元的存储信息相同时，输出电路330输出此相同的存储信息。
在本发明的一个实施例中，两个相同的存储单元阵列200均由四管SRAM存储单元构成。如图5所示，四管SRAM存储单元可以包括：第一NMOS管(NG1)、第二NMOS管(N1)、第一PMOS管(PG1)和第二PMOS管(P1)。其中，第一NMOS管(NG1)的栅极连接写字线(WWL)，第一NMOS管(NG1)的衬底连接GND，第一NMOS管(NG1)的漏极连接第一位线(BL)，第二NMOS管(N1)的衬底与GND相连，第二NMOS管(N1)的源极连接VSSI，第二PMOS管(P1)的衬底与VDD相连，第二PMOS管(P1)的源极连接VDDI，第一PMOS管(PG1)的栅极连接读字线(RWL)，第一PMOS管(PG1)的衬底连接VDD，第一PMOS管(PG1)的漏连接第二位线(BLn)，第一NMOS管(NG1)的源极、第二NMOS管(N1)的栅极、第二PMOS管(P1)的漏极三者于第一存储节点(Q)相互连接，第一PMOS管(PG1)的漏极、第二NMOS管(N1)的漏极、第二PMOS管(P1)的栅极三者于第二存储节点(Qn)相互连接。需要说明的是，上述VSSI为大于等于GND且小于VDD/2的内部地电压，上述VDDI为小于等于VDD且大于VDD/2的内部电源电压。
举例地，四个MOS管的器件参数可以参照表2。优选第一NMOS管(NG1)的阈值小于第二NMOS管(N1)的阈值，第一PMOS管(PG1)的阈值小于第二PMOS管(P1)的阈值。
表2 器件参数列表
器件名称 MOS管类型 阈值电压(单位:V) MOS管的宽长参数
NG1 标准阈值NMOS Vthn＝0.41 w＝100/l＝60
N1 高阈值NMOS Vthn＝0.513 w＝85/l＝75
P1 高阈值PMOS Vthp＝-0.535 w＝85/l＝75
PG1 标准阈值PMOS Vthp＝-0.438 w＝100/l＝60
为使本领域技术人员更好地理解，发明人对本发明实施例的基于四管SRAM单元的、采用二模冗余加固思想的随机访问存储器做更加详细的阐述如下：
1.存储单元的存储特性：
1)存储信息‘0’
当存储单元处于保持‘0’状态：Q点存储信息为‘0’，Qn点存储信息为‘1’时，P1与N1管均处于关断状态。但由于P1与N1管的漏电，Q点电压将会缓慢上升，Qn点电压将会缓慢下降。如果Q点电压上升导致N1管开启或Qn点电压下降导致P1管开启，则存储信息丢失。
为保持Q点电压为低，采取P1为高阈值PMOS管降低漏电流，NG1为标准阈值NMOS管增大漏电流(保持状态：VDDI为高电平，BL接地)。
为保持Qn点电压为高，采取N1为高阈值NMOS管降低漏电流，PG1为标准阈值NMOS管增大漏电流(保持状态：VSSI为高电平，BLn预充到高电平)。
2)存储信息‘1’
当存储单元处于保持‘1’状态：Q点存储信息为‘1’，Qn点存储信息为‘0’时，P1与N1管均处于导通状态。存储单元保持特性良好。
2.操作机理
1)写入
A.写入信息‘0’
当存储单元写入‘0’时，P1管由导通状态变为关断状态，N1管由导通状态变为关断状态，Qn节点写入‘1’时间较长。为减少写入时间，本单元在写入操作时，采用三段写入。
B.写入信息‘1’
当存储单元写入‘1’时，需要将N1管由关断状态开启，需要VG-VSSI>Vthn。由于NG1管的阈值损失，Q点电压不能完整写入‘1’，N1管开启存在困难。本单元在写入状态时，调整单元高低电平为VSSI＝0V，VDDI＝0.85V。
2)读出
A.读取信息‘0’
当存储单元读取信息‘0’时，位线bln不放电，无需考虑速度与功耗。
B.读取信息‘1’
当存储单元读取信息‘1’时，位线bln通过N1管放电，N1管放电速度决定读取速度。故Q点电压越高，读取速度越快。本单元在读取状态时，调整单元高低电平为VSSI＝0V，VDDI＝1.2V。
3.四管SRAM单粒子翻转机理
与六管SRAM相同，四管SRAM单元对信息的存储是由两个存储结点存储。但不同的是，六管SRAM采用的是双锁存结构，能很好的保持“0”和“1”，而本发明中所用到的四管SRAM仅对一个数据“1”进行锁存，而数据“0”的保持是利用上述特殊的结构和方式进行的。在两种单元中，信息锁存方式的不同使得一方面，四管SRAM数据“0”保持方式设计较为复杂，然而另一方面却使得其在抗辐照应用中有着较大的优势，因为相较六管SRAM单元必须要采用三模冗余加固来说，四管SSRM单元仅采用二模冗余即可。
在辐射环境下，处于关断状态的MOS管漏区反偏PN结的耗尽层是单粒子翻转敏感区。以下将以四管SRAM为存储单元，针对单粒子翻转仅作用于其一个存储节点的情况进行讨论，并阐述二模冗余加固设计在此单元上的应用。
(1)存储信息由“0”翻转到“1”
假设在保持状态下，存储结点Q＝“0”，Qn＝“1”，此时存储信息为“0”，在保持模式下，控制管NG1、PG1为关断状态，而存储管N1、P1也在当前存储信息状态下处于关断状态。此时，若有一个高能粒子入射到处于关断状态的P1管漏区，而且此高能粒子引起了足够大的瞬态电流，将P1管漏极电位也就是Q点电位上拉至高电平，此时N1管将开启，将Qn点由高电平下拉至低电平，与此同时，P1管将开启，使得存储信息由“0”翻转为“1”，并在N1管和P1管组成的反馈环路下保持。
(2)存储信息由“1”翻转到“0”
假设在保持状态下，存储结点Q＝“1”，Qn＝“0”，此时存储信息为“1”，在保持模式下，控制管NG1、PG1为关断状态，存储管N1、P1处于开启状态，在反馈环路的作用下，该单元有很好的数据保持特性。此时，若有一个高能粒子入射到NG1管的漏区，而且此高能粒子引起了足够大的瞬态电流，将NG1管漏极电位也就是Q点电位下拉至低电平，使N1管关断，但Qn点仍然保持数据“0”而不受影响，P1管保持开启，由于高能粒子带来的是瞬态影响，存储节点Q翻转后，在没有外界持续的影响下，在一段时间后，Q点将在开启管P1的上拉作用下恢复到“1”，与此同时，N1管又开启，使得原来的存储数据得到了恢复和保持。
4.二模冗余加固技术
四管SRAM存储单元，在受到单粒子翻转效应的影响时，仅存在存储信息由“0”到“1”的翻转，而没有存储数据从“1”到“0”的翻转，这就为实现二模冗余加固技术带来了可实现性。二模冗余加固机理如图6所示。其设计思想是，增加一个冗余存储单元，然后将两个四管SRAM存储单元的输出送到两位表决电路，表决后的结果作为最终输出结果。两位表决电路的工作真值表如表表所示，从表3中可以看出，只要两个存储器输出结果不同，则原来的存储信息必定为“0”，当两个存储信息相同时，存储信息则为此相同的数据信息。
表3 二模冗余加固表决电路真值表
SRAM0 SRAM1 输出
0 0 0
0 1 0
1 0 0
1 1 1
综上所述，本发明实施例的基于四管SRAM的二模冗余加固方法能可靠地实现抗单粒子翻转的目的。而且相较其他加固方式，本发明的加固方法除了能实现相同的速度以及较高的纠错能力外，还另外具有电路面积小，外围电路设计更简单、工艺兼容性好等优势，有望在抗辐照存储器领域得到广泛应用。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (5)

1.一种冗余结构随机访问存储器，其特征在于，包括：两个相同的存储单元阵列、一个数据写入电路和一个数据读出电路，
其中，所述两个相同的存储单元阵列具有相同的阵列架构，并且阵列中相同地址处的存储单元具有相同的初始存储信息，
其中，所述数据写入电路用于将同一个数据同时写入所述两个相同存储阵列中相同地址处的存储单元，
其中，所述数据读出电路用于选中所述两个相同的存储单元阵列中相同地址处的存储单元中的存储信息，当所述两个存储单元的存储信息不相同时，所述数据读出电路输出“0”，当所述两个存储单元的存储信息相同时，所述数据读出电路输出此相同的存储信息。
2.如权利要求1所述的冗余结构随机访问存储器，其特征在于，所述两个相同的存储单元阵列均由四管SRAM存储单元构成，所述四管SRAM存储单元包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，所述第一NMOS管的栅极连接写字线，所述第一NMOS管的衬底连接GND，所述第一NMOS管的漏极连接第一位线，所述第二NMOS管的衬底与GND相连，所述第二NMOS管的源极连接VSSI，所述第二PMOS管的衬底与VDD相连，所述第二PMOS管的源极连接VDDI，所述第一PMOS管的栅极连接读字线，所述第一PMOS管的衬底连接VDD，所述第一PMOS管的漏连接第二位线，所述第一NMOS管的源极、所述第二NMOS管的栅极、所述第二PMOS管的漏极三者于第一存储节点相互连接，所述第一PMOS管的漏极、所述第二NMOS管的漏极、所述第二PMOS管的栅极三者于第二存储节点相互连接。
3.如权利要求2所述的冗余结构随机访问存储器，其特征在于，其中，所述第一NMOS管的阈值小于所述第二NMOS管的阈值，所述第一PMOS管的阈值小于所述第二PMOS管的阈值。
4.如权利要求2所述的冗余结构随机访问存储器，其特征在于，所述VSSI为大于等于GND且小于VDD/2的内部地电压，所述VDDI为小于等于VDD且大于VDD/2的内部电源电压。
5.如权利要求1所述的冗余结构随机访问存储器，其特征在于，所述数据读出电路包括：
数据提取电路，所述数据提取电路与所述两个存储单元阵列相连，用于选中所述两个存储单元阵列中相同地址处的存储单元中的存储信息；
逻辑电路，所述逻辑电路与所述数据提取电路相连，用于判断所述两个存储单元的存储信息是否相同；
输出电路，所述输出电路与所述逻辑电路相连，其中，当所述两个存储单元的存储信息不相同时，所述输出电路输出“0”，当所述两个存储单元的存储信息相同时，所述输出电路输出此相同的存储信息。
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