JP2009043328A - 半導体集積回路 - Google Patents

Abstract

【課題】救済情報保存用デバイスのサイズを抑え、メモリマクロ間の配線を容易にした上で、高速化に有利な半導体集積回路を提供する。
【解決手段】半導体集積回路は、複数のメモリセルを有するメインメモリセルアレイ11Mと、複数の冗長セルを有する冗長メモリアレイ11Rと、冗長救済機構20とを備えたメモリマクロ10-1と、前記メモリマクロを識別するメモリ識別情報MIDを格納する不揮発性記憶素子25を有する救済情報解析回路12-1と、少なくともメモリ識別情報と救済情報とから構成された単位救済情報SIを前記救済情報解析回路に転送する救済情報転送回路14とを具備し、前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記不揮発性記憶素子が格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う。
【選択図】図１

Description

この発明は、半導体集積回路に関し、例えば、メモリマクロが埋め込まれた半導体集積回路あるいはメモリマクロを含むシステムにおけるメモリマクロの救済（リダンダンシ）技術等に関するものである。

半導体集積回路において、埋め込みのメモリマクロ（メモリデバイス）は最も微細な設計を行っており、製造過程における物理的な欠陥が起こりやすい部分である。一方、メモリマクロは回路が規則的であるため、欠陥箇所の特定がランダム論理部分に比べ容易であり、また欠陥部分を冗長構成により救済して、集積回路を良品の状態にして出荷する冗長救済技術も一般的に用いられている。救済すべき欠陥箇所は製造された集積回路ごとに異なるため、この救済箇所情報を集積回路ひとつずつに対して持たなければならない。この情報の保存には、一回のみプログラム可能なヒューズデバイスや、書き換え可能な不揮発性記憶デバイスなどが用いられる。

ひとつのメモリマクロに対する救済箇所情報は複数のビットが必要となり、そのビット数はメモリマクロの種類や、ワード数・ビット幅などの構成により異なってくる。例えば、最も単純な実装では、これら必要ビット数分の記憶できる保存用デバイスを、集積回路上に持つことにより、これを実現できる。しかし実際の製造過程において、欠陥を持つメモリマクロの数は、全体のメモリマクロ数に比して極めて少なく、例えば、全体数百に対し１から３デバイス程度であることが多い。このため、全てのメモリマクロを救済可能とすることを前提として救済箇所情報の保存用デバイスを集積回路上に持つことは、面積コスト上からは不経済である。

これを解決するために、保存用デバイスの必要記憶ビット数を削減するように、救済箇所情報の他に、その救済箇所情報がどのメモリマクロに対するものかを認識させるためのデバイス認識情報を持たせる構成が提案されている。この構成により、ひとつのメモリマクロあたりに必要な保存デバイスのサイズは増加するが、最大必要と見積もられる救済情報数のみの情報を保存すればよいので、全てのメモリマクロに対する情報を保存するのに比べて、大きく削減することができる。

ここで、この削減された保存情報から実際に救済すべきメモリマクロにデータを与える方法にはいくつかのバリエーションが考えられる。例えば、基本的には各保存情報のメモリマクロ識別情報部分から、対応するメモリマクロにのみ必要な救済情報を与える構成が必要となる。例えば、救済情報保存用デバイスの出力部にデコード回路を設け、デバイス識別情報の示すメモリマクロに所望の救済情報を与え、それ以外の欠陥のないメモリマクロには救済なしの情報を与える構成が考えられる。救済情報保存デバイスからメモリマクロへのデータの転送は、パラレルに行われても良いし、シリアルであってもよい。しかし、上記構成では、メモリマクロ（メモリデバイス）の数や構成に変更があった場合に、デコード回路の再作成を行わなければならないという問題がある。

上記問題を解決する構成として、例えば、メモリマクロ（メモリデバイス）のそれぞれに救済情報解析回路を設ける構成が提案されている。この構成であると、メモリマクロの数や構成に変更があった場合であっても、救済情報解析回路を追加あるいは削除するのみで良い。そのため、メモリマクロの数や構成に変更があった場合であっても、デコード回路の再作成を行う必要がない。

しかしながら、上記構成では、メモリマクロの救済情報のビット数が異なる場合に、救済情報の転送をメモリマクロごとに複数回繰り返すことが必要である。そのため、例えば、単位救済情報の転送に異なるビット数分のクロックが更に必要となり、さらにシステム全体として転送すべき救済情報の数分だけ単位救済情報の転送を繰り返す必要がある。そのため、救済情報の転送高速化に不利であるという問題があった。

上記のように、従来の半導体集積回路は、高速化に不利であるという問題があった。

また、単位救済情報をバスによって転送する方法もある（例えば特許文献１参照。）しかし、この方法では、この場合チップ内の配線が煩雑になり、また、メモリマクロの数が多い場合、バスからデータを取り込む制御が複雑になる。
特開２００３−８５９９４号公報

この発明は、救済情報保存用デバイスのサイズを抑え、メモリマクロ間の配線を容易にした上で、救済情報の転送の高速化に有利な半導体集積回路を提供する。

この発明の一態様によれば、複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、前記メモリマクロを識別するメモリ識別情報を格納する不揮発性記憶素子を有する救済情報解析回路と、少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路とを具備し、前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記不揮発性記憶素子が格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う半導体集積回路を提供できる。

この発明の一態様によれば、複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、前記メモリマクロを識別するメモリ識別情報を格納するレジスタを有する救済情報解析回路と、少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路と、前記レジスタに格納される前記メモリ識別情報を生成し、生成した前記メモリ識別情報を前記レジスタに転送するメモリ識別情報生成回路とを具備し、前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記レジスタが格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う半導体集積回路を提供できる。

この発明によれば、救済情報保存用デバイスのサイズを抑え、メモリマクロ間の配線を容易にした上で、救済情報の転送の高速化に有利な半導体集積回路が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
図１乃至図７を用いて、この発明の第１の実施形態に係る半導体集積回路を説明する。

＜１．全体構成例＞
まず、図１を用いてこの実施形態に係る半導体集積回路の全体構成例を説明する。図示するように、本例に係る半導体集積回路は、ヒューズボックス１５，救済情報転送回路１４，およびメモリブロックＢ１を備えている。

ヒューズボックス１５は、“０”情報または“１”情報が記憶可能な複数のヒューズにより構成され、本例では、８ビット（８bit）の単位救済情報が記憶されている。ヒューズは、例えば、一回のみプログラム可能なヒューズデバイスや、書き換え可能な不揮発性記憶デバイス等が用いられる。

単位救済情報ＳＩは、目印情報ＦＤ（１bit），メモリ識別情報ＭＩＤ（２bit），および救済情報ＲＤＤ（５bit）により構成されている。

目印情報ＦＤは、後述するように、救済情報解析回路１２−１〜１２−３中のステートマシンが状態遷移を開始するための目印となる情報である。即ち、本例の場合、目印情報ＦＤに“１”が付加されていた場合、ステートマシンは状態遷移を開始する。

メモリ識別情報ＭＩＤは、メモリマクロ１０−１〜１０−３を識別するための情報であって、メモリマクロ１０−１〜１０−３に固有の情報である。例えば、本例の場合、メモリマクロ１０−１のメモリ識別情報ＭＩＤは“０１”であり、メモリマクロ１０−２のメモリ識別情報ＭＩＤは“１０”，メモリマクロ１０−３のメモリ識別情報ＭＩＤは“１１”である。

救済情報ＲＤＤは、メモリマクロ１０−１〜１０−３における冗長アドレス等のリダンダンシ情報である。

救済情報転送回路１４は、上記単位救済情報ＳＩを、救済情報解析回路１２−１〜１２−３に転送する。

メモリブロックＢ１は、メモリマクロ１０−１〜１０−３と、救済情報解析回路１２−１〜１２−３により構成されている。

メモリマクロ１０−１〜１０−３は、後述するように、複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリセルアレイと、メインメモリセルアレイに不良セルが存在する場合に冗長メモリセルアレイに置き換えることのできる冗長救済機構を備えている。また、本例では、メモリマクロ１０−１〜１０−３は、ＳＲＡＭ（Static Random Access Memory）である（ＳＲＡＭ１〜ＳＲＡＭ３）。

救済情報解析回路１２−１〜１２−３は、少なくともメモリマクロ１０−１〜１０−３を識別するメモリ識別情報ＭＩＤを格納する不揮発性記憶素子（図示せず）を備えている。

また、救済情報解析回路１２−１〜１２−３は、転送された単位救済情報ＳＩ中のメモリ識別情報ＭＩＤと不揮発性記憶素子が格納するメモリ識別情報とが一致する場合に、その転送された単位救済情報ＳＩ中の救済情報ＲＤＤを自身へ取り込み、救済情報ＲＤＤを出力し、メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行う。

＜２．メモリマクロの構成例＞
次に、図２を用いて、メモリマクロの構成例について説明する。本例では、メモリマクロ１０−１（ＳＲＡＭ１）を一例に挙げて説明する。

図示するように、メモリマクロ１０−１は、メインメモリセルアレイ１１Ｍ，冗長メモリセルアレイ１１Ｒ，プリチャージ回路１６，Ｉ／Ｏ回路１７，ロウデコーダ１８，カラムデコーダ１９，および冗長救済回路２０により構成されている。

メインメモリセルアレイ１１Ｍは、ワード線ＷＬとビット線対ＢＬ０〜ＢＬi-1との交差位置にマトリクス状に配置されたメモリセルＭＣ、およびセレクタ２１Ｍ-0〜２１Ｍ-m-1を備えている。上記セレクタ２１Ｍ-0〜２１Ｍ-m-1は、カラムアドレスによりそれぞれ1つのビット線対を選択し、Ｉ／Ｏ幅分のメモリセルＭＣを一括してアクセスする。

冗長メモリセルアレイ１１Ｒは、冗長ワード線ＲＷＬと冗長ビット線対ＲＢＬ０〜ＲＢＬi-1との交差位置にマトリクス状に配置された冗長セルＲＭＣ、およびセレクタ２１Ｒ-0〜２１Ｒ-m-1を備えている。上記セレクタ２１Ｒ-0〜２１Ｒ-n-1は、同様に、カラムアドレスによりそれぞれ1つのビット線対を選択し、Ｉ／Ｏ幅分のメモリセルＭＣを一括してアクセスする。

プリチャージ回路１６は、ビット線対ＢＬ０〜ＢＬi-1および冗長ビット線対ＲＢＬ０〜ＲＢＬi-1の一端に配置され、ビット線対ＢＬ０〜ＢＬi-1および冗長ビット線対ＲＢＬ０〜ＲＢＬi-1に所定のタイミングで所定の電圧を印加する。

Ｉ／Ｏ回路１７は外部との入出力を行う回路である。

ロウデコーダ（Row decoder）１８は、ワード線ＷＬおよび冗長ワード線ＲＷＬの一端に配置され、ワード線ＷＬおよび冗長ワード線ＲＷＬを選択する。

カラムコーダ（Column decoder）１９は、セレクタ２１Ｍ-0〜２１Ｍ-m-1および２１Ｒ-0〜２１Ｒ-n-1の一端に配置され、カラムアドレスによりセレクタ２１Ｍ-0〜２１Ｍ-m-1および２１Ｒ-0〜２１Ｒ-n-1の切り替えを行う。

救済回路（冗長救済機構）２０は、リダンダンシ動作の際に、救済情報解析回路１２−１から転送される情報に従い、内部の選択回路２０ａを制御する。

選択回路２０ａは、救済回路２０の制御に従い、メインメモリセルアレイ１１Ｍおよび冗長メモリセルアレイ１１Ｒとロウデコーダ１７とを選択的に接続する。本例の場合、選択回路２０ａは、メインスイッチＳＷＭ＜０＞〜ＳＷＭ＜ｍ−１＞により構成されている。例えば、メインスイッチＳＷＭ＜０＞〜ＳＷＭ＜ｍ−１＞は、2to1セレクタなどにより構成可能である。また、図示するように、選択回路２０ａは、不良セルが全く発生しない場合や、リダンダンシ動作が行われる前等では、メインメモリセルアレイ１１Ｍのみを選択（ＳＷＮ＜０＞〜ＳＷＭ＜ｍ−１＞により、ＭＩ／Ｏ＜０＞〜ＭＩ／Ｏ＜ｍ−１＞がＩ／Ｏ＜０＞〜Ｉ／Ｏ＜ｍ−１＞に接続された状態）とする。

尚、本例の場合、上記メモリセルＭＣおよび冗長セルＲＭＣは、図示しないが、転送トランジスタ（Transfer Tr）、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路により構成されたＳＲＡＭセルである。

＜３．救済情報解析回路の構成例＞
次に、図３を用いて、救済情報解析回路の構成例について説明する。本例では、救済情報解析回路１２−１を一例に挙げて説明する。救済情報解析回路１２−１は、シフトインデータＳＩとして上記の単位救済情報が入力され、シフトアウトデータＳＯとして単位救済情報を出力する。また、リセット信号ＲＳＴ＿Ｘが入力されると初期状態にリセットされる。

図示するように、救済情報解析回路１２−１は、データ転送用レジスタfd_sr，メモリ識別情報格納用レジスタmidr_sr，救済情報格納用レジスタrddr_sr，ステートマシン２２，不揮発性記憶素子２５，ＸＮＯＲ回路２３，ＡＮＤ回路２４を備えている。尚、上記の回路は、全て同期回路であるが、クロック信号の図示は省略している。

データ転送用レジスタfd_srは、転送された単位救済情報ＳＩを1ビットずつ一旦格納し、次の回路へ出力する。

メモリ識別情報格納用レジスタmidr_srは、転送された単位救済情報ＳＩのうち、メモリ識別情報ＭＩＤを格納する。本例の場合、メモリ識別情報格納用レジスタmidr_srのビット数は、２ビットであるが、例えば、その他の任意のビット（ｍbit）でも良い。

救済情報格納用レジスタrddr_srは、転送された単位救済情報ＳＩのうち、救済情報ＲＤＤを格納する。本例の場合、救済情報格納用レジスタrddr_srのビット数は、５ビットであるが、例えば、その他の任意のビット（ｎbit）でも良い。

ステートマシン２２は、上記各レジスタmidr_sr，rddr_srへの情報の取り込み状態を決定する。ステートマシン２２の入力はシフトインデータＳＩに接続され、出力はメモリ識別情報格納用レジスタmidr_srのシフトイネーブル信号およびＡＮＤ回路２４に接続されている。

不揮発性記憶素子２５は、固定されたメモリ識別情報ＭＩＤを記憶している。不揮発性記憶素子２５に記憶されるメモリ識別情報ＭＩＤは、例えば、設計段階等で付与されるものである。またこの不揮発性記憶素子は、ROM等のように、保持する値の“１”または“０”によって電源又はGNDに接続するような単純なもので良い。

ＸＮＯＲ回路２３の入力は不揮発性素子２５の出力およびメモリ識別情報格納用レジスタmidr_srの出力に接続されている。

ＡＮＤ回路２４の入力はＸＮＯＲ回路２３の出力およびステートマシン２２の出力に接続され、出力は救済情報格納用レジスタrddr_srのシフトイネーブル信号に接続されている。

上記ＸＮＯＲ回路２３は、転送された単位救済情報ＳＩ中のメモリ識別情報ＭＩＤと不揮発性記憶素子２５が格納するメモリ識別情報ＭＩＤとが一致するか否かを比較する比較回路を構成する。

尚、本例の場合、レジスタfd_srはシフトイネーブル信号ＳＥが有効なときにデータをシフトするシフトレジスタであり、レジスタmidr_sr，rddr_srは、それぞれステートマシン２２，ＡＮＤ回路２４の出力が有効なときにシフトするシフトレジスタである。各レジスタfd_sr，midr_sr，rddr_srの入力にはシフトインデータＳＩが入力される。

また、メモリ識別情報格納用レジスタmidr_sr、救済情報格納用レジスタrddr_srのビット数は、本例の場合に限られず、ビット数が変わった場合でも同様の回路構成で実現できる。また、救済情報格納用レジスタrddr_srのビット数は、メモリマクロ毎にビット数が異なっていても良いが、説明を簡単にするために、以降では同じとする。救済情報格納用レジスタrddr_srのビット数が異なっている場合は、転送される救済情報ＲＤＤのうち上位のビットはシフト動作により押し出され、救済情報格納用レジスタrddr_srのビット数分の下位のビットが救済情報格納用レジスタrddr_srに残る。そのため、予め転送する救済情報ＲＤＤの下位のビットに、必要な救済情報を入れておくことにより対応する。

さらに、この実施形態の場合、不揮発性記憶素子２５に記憶されているメモリ識別情報ＭＩＤは、固定値として記憶されているため、外部から制御の必要はない。

＜４．ステートマシンの状態遷移＞
次に、図４を用いて、ステーマシン（State machine）２２の状態遷移について説明する。

ステーマシン２２は、単位救済情報ＳＩが入力される前、またはシフトインデータＳＩが“０”の場合は、休止状態（Idle）である。

続いて、ステートマシン２２は、転送された単位救済情報ＳＩ中の目印となる目印情報ＦＤに“１”が付加されている場合は、これを受けて状態遷移を開始し、メモリ情報取り込み状態に遷移する（ＭＩＤＲ状態）。メモリ情報取り込み状態は、(m-1) clockの間は、転送されるメモリ識別情報ＭＩＤをメモリ識別情報格納用レジスタmidr_srに取り込む状態である。メモリ識別情報取り込み状態のときは、midr_srのシフトイネーブル信号Ｍ＿ＥＮを“１”にし、単位救済情報ＳＩ中のメモリ識別情報ＭＩＤをmidr_srに取り込む。

続いて、ステートマシン２２は、(n-1) clockの間は、転送される救済情報ＲＤＤを取り込む救済情報取り込み状態に遷移する（ＲＤＤＲ状態）。救済情報取り込み状態のときは、ＡＮＤ回路２４の入力Ｒ＿ＥＮを“１”にし、メモリ識別情報格納用レジスタmidr_srと不揮発性記憶素子２５が記憶するメモリ識別情報ＭＩＤとが一致する場合（midr_sr==MID）にのみ単位救済情報ＳＩ中の救済情報ＲＤＤをrddr_srに取り込む。一方、一致しない場合には、ＡＮＤ回路２４のもう一方の入力が“０”となりrddr_srの内容は変化しない。

＜５．リダンダンシ動作＞
次に、図５乃至図７を用いて、この実施形態に係る半導体集積回路のリダンダンシ動作について説明する。この説明においては、図５に則して説明する。また、上記のように、メモリマクロ１０−１〜１０−３には、メモリの固有の識別情報ＭＩＤ“０１”，“１０”，“１１”がそれぞれ付加されているものとする。

（Clock１〜２）
まず、救済情報転送回路１４からメモリマクロ１０−１用の単位救済情報ＳＩとして、“1 01 11010“が転送された場合を想定する。この場合、クロックClock１〜２の間に、救済情報解析回路１２−１〜１２−３中のステートマシン２２は、先頭の目印情報ＦＤ”1“を目印として、続くメモリ識別情報ＭＩＤ”01“を、メモリ識別情報用レジスタmidr_srに取り込む（midr_sr[0], midr_sr[1]）。

この際、図６に示すように、メモリマクロ１０−１中のメインメモリセルアレイＭ１１のＩ／ＯアドレスＩ／Ｏ ０には、不良セルが存在するものとする。この際には、置換を行わない。

（Clock３〜７）
続いて、ステートマシン２２は、取り込んだメモリ識別情報ＭＩＤ”01“が、固有に付加されている不揮発性記憶素子２５に記憶されているメモリ識別情報と一致した場合のみ、続く救済情報ＲＤＤ”11010“を救済情報格納用レジスタrddr_srに取り込む（rddr_sr[0]〜rddr_sr[4]）。一致しないメモリマクロ１０−２、１０−３においては、救済情報格納用レジスタrddr_srの値は保持される。

この際、図７に示すように、ロウデコーダ１７は、救済情報解析回路１２−１から転送された救済情報ＲＤＤ”11010“に従い、所定の置換を行い、救済を行う。

即ち、救済回路２０は、メインスイッチＳＷＭ＜０＞を切り替えることにより、不良セルを含むメインメモリセルアレイに接続されたＭＩ／Ｏ＜０＞を切り離し、隣接するＭＩ／Ｏ １に接続する。同様に、救済回路２０は、順次、メインスイッチＳＷＭ＜１＞によりＭＩ／Ｏ＜１＞からＭＩ／Ｏ＜１＞へ，…，メインスイッチＳＷＭ＜ｍ−１＞によりＭＩ／Ｏ＜ｍ−１＞からＲＩ／Ｏ＜０＞へ切り替える。そのため、不良セルを含むＩ／ＯアドレスＩ／Ｏ ０に対応するメインメモリセルアレイを、不良セルを含まないＩ／ＯアドレスＩ／Ｏ １に対応するメモリセルアレイに置換でき、救済することができる。

（Clock８〜１５）
続いて、連続してメモリマクロ１０−３用の単位救済情報ＳＩ“1 11 11110”を、救済情報転送回路１４から転送された場合も、上記と同様の動作を行う。対象のメモリマクロ１０−３に単位救済情報ＳＩ中の救済情報ＲＤＤが転送され、またそれ以外のメモリマクロ１０−１，１０−２は、それぞれそれ以前に転送された救済情報ＲＤＤと初期状態を保持する。

尚、この説明において、図５では全ての救済情報解析回路１２−１〜１２−３が同時刻で動作している。しかし、実際にはメモリマクロ１０−１〜１０−３がシリアル接続されるため、メモリマクロ１０−１に比べて、メモリマクロ１０−３は、２クロック（2 clock）、メモリマクロ１０−２は１クロック（1 clock）早い時刻で動作を行う。また、転送に必要となるclock数は、単位救済情報ＳＩの長さをk、転送すべき単位救済情報ＳＩの個数をl、シリアル接続されたメモリマクロの数をmとした場合、（k × l + m）clock となる。

＜６．この実施形態に係る効果＞
この実施形態に係る半導体集積回路およびそのリダンダンシ動作によれば、少なくとも下記（１）乃至（３）の効果が得られる。

（１）高速化に有利である。
上記のように、本例に係る救済情報解析回路１２−１〜１２−３は、転送された単位救済情報ＳＩ中のメモリ識別情報ＭＩＤと不揮発性記憶素子２５が格納するメモリ識別情報とが一致する場合に、その転送された単位救済情報ＳＩ中の救済情報ＲＤＤを自身へ取り込み、救済情報ＲＤＤに従い冗長セルＲＭＣへの置換を行って、メモリマクロ１０−１〜１０−３の救済を行うことができる。

そのため、メモリマクロ１０−１〜１０−３の単位救済情報ＳＩのビット数が異なる場合であっても、単位救済情報ＳＩの転送をメモリマクロごとに複数回繰り返す必要がなく、一回で良い。従って、例えば、単位救済情報ＳＩの転送に異なるビット数分のクロックが必要となることもなくクロック数を削減できる。さらに、システム全体として転送すべき単位救済情報ＳＩの数分だけ単位救済情報ＳＩの転送を繰り返す必要もないため、単位救済情報ＳＩの転送を一回で済ますことができる。

その結果、本例に係る構成によれば、高速化に有利である。

（２）小型化に有利である。
また、救済情報の転送を、メモリマクロの数だけ複数回繰り返すことが必要な構成であると、単位救済情報に、メモリマクロの数に対応したビットがさらに必要である。例えば、後述する比較例では、8bitに加えさらに (R1 + R2 + R3)bitが必要である。そのため、ヒューズボックスの面積が増大し、システム全体として占有面積が増大する。

一方、本例に係る構成では、メモリマクロの数に対応したビット(R1 + R2 + R3)bitを削減することができる。そのため、ヒューズボックス１５の面積を低減できる点で、システム全体の小型化に有利である。例えば、比較例と比べた場合、(8 + R1 + R2 + R3 = 23)bit(Clock)に対し、本例では8bit(Clock)とすることができる。その結果、１／３程度にビット数（クロック数）を低減できる。

（３）製造コストの低減に有利である。
本例に係る構成であると、メモリマクロ１０−１〜１０−３の数や構成に変更があった場合であっても、救済情報解析回路１２−１〜１２−３を追加あるいは削除するのみで良い。例えば、仮にさらにメモリマクロが１つ増加した場合であっても救済情報解析回路をさらに１つ追加すれば良い。同様に、仮にメモリマクロ１０−１が減少した場合であっても救済情報解析回路１２−１を削除すれば良い。

このように、メモリマクロの数や構成に変更があった場合であっても、メモリマクロ中のデコード回路等の再設計を行う必要がない点で、製造コストの低減に有利である。

また、本例では、単位救済情報ＳＩをバスによって転送する構成ではない。そのため、この場合チップ内の配線が煩雑となることを防止でき、メモリマクロ１０−１〜１０−３間の配線を容易にすることができる。また、メモリマクロ１０−１〜１０−３の数が多い場合であっても、データを取り込む制御を複雑になることを防止できる点でも、メリットがある。

［変形例１（シリアル入力の一例）］
次に、第１の実施形態の変形例１に係る半導体記憶装置について、図８を用いて説明する。この変形例１は、単位救済情報ＳＩがブロック内における救済情報解析回路１２−１〜１２−３，１２−４〜１２−６にシリアル（直列）に入力される一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本変形例１に係る半導体集積回路は、一対のメモリマクロ１０−４〜１０−６および救済情報解析回路１２−４〜１２−６を３つ備えた第２メモリブロックＢ２を更に備えている点で、上記第１の実施形態と相違している。

メモリブロックＢ１，Ｂ２において救済情報解析回路１２−１〜１２−３、１２−４〜１２−６は全てシリアルに接続され、単位救済情報ＳＩの入力端を共有することで、単位救済情報ＳＩが救済情報解析回路１２−１〜１２−３、１２−４〜１２−６にシリアルに入力される。換言すると、メモリブロックＢ１、Ｂ２中の救済情報解析回路１２−１〜１２−３、１２−４〜１２−６には、同一の単位救済情報ＳＩが同時に転送される。このように、メモリマクロ１０−１〜１０−３、メモリマクロ１０−４〜１０−６の救済情報解析回路１２−１〜１２−６は、それぞれシリアル接続されている一方で、メモリマクロ１０−３とメモリマクロ１０−６の入力は共通となっているため、単位救済情報ＳＩはパラレル（並列）に転送される。

上記のように、この変形例１に係る半導体集積回路によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。

さらに、本変形例１に係る半導体集積回路は、一対のメモリマクロ１０−４〜１０−６および救済情報解析回路１２−４〜１２−６を３つ備えた第２メモリブロックＢ２を更に備えている。また、単位救済情報ＳＩがブロック内における救済情報解析回路１２−１〜１２−３，１２−４〜１２−６にシリアルに入力される。

そのため、救済情報解析回路１２−１〜１２−３，１２−４〜１２−６が、それぞれ独立にリダンダンシ動作を行うことができ、全てのメモリマクロ１０−１〜１０−６をシリアル接続する構成ではない。

その結果、半導体集積回路内のあるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。上記電源を完全にオフにする等の電源制御は、例えば、低消費電力化等の理由により必要となる制御である。

例えば、本例の場合、メモリブロックＢ１の電源を完全にオフとした場合であっても、一方のメモリブロックＢ２には電源をオフしない場合と同じように、単位救済情報ＳＩを転送することができる。そのため、電源のオン・オフによる救済情報転送回路の変更は必要なく、また、それぞれのブロック間の接続について注意する必要も無い。このように、本例に係る構成によれば、あるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、並列に単位救済情報ＳＩを転送するだけで容易に対応ができ、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。

［変形例２（メモリ識別情報が共通である一例）］
次に、第１の実施形態の変形例２に係る半導体記憶装置について、図９を用いて説明する。この変形例２は、ブロックＢ２における不揮発性記憶素子２５に記憶されるメモリ識別情報ＭＩＤが救済情報解析回路１２−４〜１２−６において共通である一例に関する。シリアルに入力される一例に関する。この説明において、上記変形例１と重複する部分の詳細な説明を省略する。

図示するように、本変形例に係る半導体集積回路は、ブロックＢ２における不揮発性記憶素子２５に記憶されるメモリ識別情報ＭＩＤが救済情報解析回路１２−４〜１２−６において共通であって、メモリブロックＢ２の容量がメモリブロックＢ１の容量よりも小さい点で、上記変形例１と相違している。例えば、メモリブロックＢ２の容量は１Ｋbit程度であって、メモリブロックＢ１の容量は６４Ｋbit程度以上である。

また、メモリブロックＢ１中のメモリマクロ１０−１〜１０−３に対するメモリ識別情報ＭＩＤとしては、個別の”01”, “10”, “11” が付与されている。一方、メモリブロックＢ２中のメモリマクロ１０−４〜１０−６に対するメモリ識別情報ＭＩＤとしては、共通の”00”が付与されている（ＭＩＤ＝“００”）。これにより、メモリ識別情報ＭＩＤ“００”の単位救済情報ＳＩが転送された場合、メモリマクロ１０−４〜１０−６は、同じようにリダンダンシ動作を行う。即ち、例えば、不良セルが存在するのがメモリマクロ１０−４のみであったとしても、メモリマクロ１０−５，１０−６も同様のリダンダンシ動作を行うことになる。しかしながら、冗長メモリセルアレイ１１Ｒの試験があらかじめ行われており、それぞれのメモリマクロ１０−４〜１０−６が小容量で不良率の非常に小さい場合、これは特に問題とならない。

この理由は、以下のような背景による。即ち、半導体集積回路に集積されるメモリマクロの数は年々増加しており、それらに個別のメモリ識別情報ＭＩＤを付加する場合、メモリ識別情報ＭＩＤのためのビット数が多くなってしまう。また多くのメモリマクロが集積された場合、容量の小さいメモリマクロ１０−４〜１０−６も多くなることが予想され、これらのメモリマクロ１０−４〜１０−６の個々が不良する確率は非常に小さい。したがって、小容量のメモリマクロメモリマクロ１０−４〜１０−６を一括して救済処理しても歩留まり的に問題なく、これによりメモリ識別情報ＭＩＤのビット数を少なくできる。そのため、容量が小さいメモリブロックＢ２に対しては、メモリマクロ１０−４〜１０−６に同じメモリ識別情報ＭＩＤを一括して付与し、一括してリダンダンシ処理を行う。

上記のように、この変形例２に係る半導体集積回路によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。

さらに、本例によれば、容量が小さいメモリブロックＢ２に対しては、メモリマクロ１０−４〜１０−６に同じメモリ識別情報ＭＩＤを一括して付与し、一括してリダンダンシ処理を行う。

そのため、半導体集積回路に集積されるメモリマクロの数が増加し、それらに個別のメモリ識別情報ＭＩＤを付加する必要がある場合に対して有効である。

［第２の実施形態（メモリ識別情報生成回路を更に備える一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１０乃至図１２を用いて説明する。この実施形態は、メモリ識別情報生成回路を更に備える一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜全体構成例＞
まず、全体構成例について、図１０を用いて説明する。図示するように、この実施形態に係る半導体集積回路は、メモリ識別情報生成回路３０を更に備える点で、上記第１の実施形態と相違している。

メモリ識別情報生成回路３０は、救済情報解析回路１２−１〜１２−３中のレジスタ（図示せず）に格納されるメモリ識別情報ＭＩＤを生成し、生成したメモリ識別情報ＭＩＤをＩＤ＿ＳＩとして上記レジスタに転送する。また、メモリ識別情報生成回路３０は、メモリ識別情報ＭＩＤを入力するための制御信号ID_SEを生成する。メモリ識別情報ＭＩＤは固有であれば良く、連続した番号を割り振れば良い。例えば、救済情報解析回路１２−１〜１２−３にメモリ識別情報ＭＩＤとして、それぞれ”00”, “01”, “10” といった情報を割り当てれば良い。このメモリ識別情報生成回路３０は、後述するように、比較的簡単な回路で構成できる。

上記のように、メモリ識別情報生成回路３０を備えることで、半導体集積回路のチップ設計を階層化して行う場合等、メモリ識別情報ＭＩＤを重複なく付与することが困難な場合であっても、識別情報生成回路３０により、固有のメモリ識別情報ＭＩＤを生成・転送することができる。

＜救済情報解析回路の構成例＞
次に、図１１を用いて、本例の救済情報解析回路１２−１を説明する。図示するように、上記第１の実施形態ではメモリ識別情報ＭＩＤが、不揮発性記憶素子２５に固定されて記憶されている。そのため、メモリマクロごとにそれぞれことなる値のメモリ識別情報ＭＩＤを設計段階で付与する必要がある。

これに対し、本例の構成では、メモリ識別情報ＭＩＤは設計段階で決定する必要がなく、メモリマクロの個数を区別できるbit数のメモリＩＤ用シフトレジスタmids_srを備えている点で、上記第１の実施形態と相違している。

メモリＩＤ用シフトレジスタmids_srは、シフトイネーブル信号ID_SEが有効になったとき、シフトインデータID_SIを取り込むと同時に、保持している内容をシフトアウトデータID_SOとして出力する。なお、クロック信号は、同様に省略している。その他の回路構成は、上記と同様である。

＜メモリ識別情報生成回路の構成例＞
次に、図１２を用いて、メモリ識別情報生成回路３０の構成例について説明する。メモリ識別情報生成回路３０は、連続した番号のメモリ識別情報ＭＩＤを割り振るように構成されている。

本例では、メモリ識別情報生成回路３０は、2つのカウンタ（CNT1, CNT2）３１、３２と1つの転送用レジスタ（R1）３４、およびそれらを制御する制御回路３３から構成される。全てのカウンタ３１、３２およびレジスタ３４は、初期リセットにより“０”に初期化される。尚、リセット信号およびクロック信号の一部は省略している。

また、本実施形態では、メモリ識別情報ＭＩＤのビット数をN bitとしている。そのためカウンタ（CNT1）３１のカウンタ３２への出力CO（Carry Out）が、カウンタ（CNT2）３２のイネーブルに接続されている。即ち、カウンタ（CNT1）３１は、クロック毎にカウンタアップされる。

一方、カウンタ（CNT2）３２は、N+1クロック毎にカウントアップされる。

制御回路３３は、カウンタ（CNT1）３１の内容が0〜N-1クロックのとき、ＭＩＤ転送用シフトレジスタ（R1）３４に、シフト信号を出力し、レジスタR1の内容をシフトアウトするとともに、ID_SEを”H”にする。

続いて、カウンタ（CNT1）３１の内容がNクロックとなったとき、レジスタR1にカウンタ（CNT2）３２の内容を取り込む信号を生成し、このときID_SEが”L”となるようにする。

最後に、メモリ識別情報ＭＩＤ（max）が出力された以降、すなわち、カウンタ（CNT2）３２の内容がmaxとなった以降は、ID_SEを常に”L”とする。

このように、この回路構成によれば、メモリ識別情報ＭＩＤを0から順番に生成・出力することができる。

＜この実施形態に係る効果＞
上記のように、この実施形態に係る半導体集積回路によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、本例によれば、下記（４）の効果が得られる。

（４）半導体集積回路のチップ設計を階層化して行う場合等、メモリ識別情報ＭＩＤを重複なく付与することが困難な場合に有利である。
ここで、上記第１の実施形態に係る構成では、メモリマクロ１０−１〜１０−３に固有のメモリ識別情報ＭＩＤを設計段階で、不揮発性記憶素子２５に付与する必要がある。このとき、チップ設計をメモリブロック毎に分割設計（階層設計）している場合には、それぞれのメモリブロック内で固有のメモリ識別情報を付与することは容易であるが、チップとして固有のメモリ識別情報ＭＩＤを付与することが難しい場合がある。

本例に係る半導体集積回路は、メモリ識別情報生成回路３０を更に備えている。また、本例に係る救済情報解析回路１２−１〜１２−３は、メモリマクロの個数を識別できるbit数のメモリＩＤ用シフトレジスタmids_srを備えている。

そのため、メモリ識別情報ＭＩＤは設計段階で決定する必要がなく、例えば、システムのパワーオン時に、メモリ識別情報生成回路３０により、救済情報解析回路１２−１〜１２−３に対しメモリ識別情報ＭＩＤを付与することができる。ただし、メモリ識別情報生成回路自体の設計を、階層設計が終わったチップ設計の最終段階で行う必要がある。

このように、本例の構成によれば、半導体集積回路のチップ設計を階層化して行う場合等、メモリ識別情報ＭＩＤを重複なく付与することが困難な場合であっても、識別情報生成回路３０により、固有のメモリ識別情報ＭＩＤを生成・転送することができる点で有利である。

［変形例３（シリアル入力の一例）］
次に、第２の実施形態の変形例３に係る半導体記憶装置について、図１３を用いて説明する。この変形例３は、単位救済情報ＳＩおよびメモリ識別情報生成回路３０の出力ＩＤ＿ＳＩ，ＩＤ＿ＳＥがブロック内における救済情報解析回路１２−１〜１２−３，１２−４〜１２−６にシリアルに入力される一例に関する。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本変形例３に係る半導体集積回路は、一対のメモリマクロ１０−４〜１０−６および救済情報解析回路１２−４〜１２−６を３つ備えた第２メモリブロックＢ２を更に備えている点で、上記第２の実施形態と相違している。

メモリブロックＢ１，Ｂ２において救済情報解析回路１２−１〜１２−３、１２−４〜１２−６は全てシリアルに接続され、単位救済情報ＳＩの入力端を共有することで、単位救済情報ＳＩが救済情報解析回路１２−１〜１２−３、１２−４〜１２−６にシリアルに入力される。換言すると、メモリブロックＢ１、Ｂ２中の救済情報解析回路１２−１〜１２−３、１２−４〜１２−６には、同一の単位救済情報ＳＩが同時に転送される。このように、メモリマクロ１０−１〜１０−３、メモリマクロ１０−４〜１０−６の救済情報解析回路１２−１〜１２−６は、それぞれシリアル接続されている一方で、メモリマクロ１０−３とメモリマクロ１０−６の入力は共通となっているため、単位救済情報ＳＩはパラレル（並列）に転送される。

一方、メモリ識別情報生成回路３０の出力ＩＤ＿ＳＯは救済情報解析回路１２−１〜１２−６にシリアルに入力される。またメモリ識別情報生成回路３０の出力ＩＤ＿ＳＥは救済情報解析回路１２−１〜１２−６の全てに入力される。このように接続することで、メモリマクロ１０−１〜１０−６に固有のメモリ識別情報ＭＩＤを付与できる。

上記のように、この実施形態に係る半導体集積回路によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。

さらに、本例によれば、半導体集積回路内のあるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。

例えば、本例の場合、メモリブロックＢ１の電源を完全にオフとした場合であっても、一方のメモリブロックＢ２には電源をオフしない場合と同じように、単位救済情報ＳＩを転送することができる。そのため、電源のオン・オフによる救済情報転送回路の変更は必要なく、また、それぞれのブロック間の接続について注意する必要も無い。このように、本例に係る構成によれば、あるメモリブロックに対して、電源を完全にオフにする等の電源制御を行う必要がある場合であっても、並列に単位救済情報ＳＩを転送するだけで容易に対応ができ、救済情報転送回路の変更が必要無い点や、通常の階層設計手法から特段の注意を必要としない点で有利である。ただし、本例の場合では、メモリ識別情報の転送経路に関しては、ブロック間接続に注意するか、メモリ識別情報の転送期間中すべてのメモリブロックの電源をオンにする必要がある。

［変形例４（メモリ識別情報を共通に付与する一例）］
次に、第２の実施形態の変形例４に係る半導体記憶装置について、図１４、図１５を用いて説明する。この変形例４は、ブロックＢ２における救済情報解析回路１２−４〜１２−６に転送するメモリ識別情報ＭＩＤがメモリ識別情報生成回路３０により共通に付与される一例に関する。この説明において、上記変形例３と重複する部分の詳細な説明を省略する。

図示するように、本変形例４に係る半導体集積回路は、ブロックＢ２における救済情報解析回路１２−４〜１２−６に転送するメモリ識別情報ＭＩＤがメモリ識別情報生成回路３０により共通に付与され、メモリブロックＢ２の容量がメモリブロックＢ１の容量よりも小さい点で、上記変形例３と相違している。例えば、メモリブロックＢ２の容量は１Ｋbit程度であって、メモリブロックＢ１の容量は６４Ｋbit程度以上である。

そのため、メモリブロックＢ２中のメモリマクロ１０−４〜１０−６に対するメモリ識別情報ＭＩＤとしては、共通のメモリ識別情報ＭＩＤ“００”が、メモリ識別情報生成回路３０により付与されている（ＭＩＤ＝“００”）。これにより、メモリ識別情報ＭＩＤ“００”の単位救済情報ＳＩが転送された場合、メモリマクロ１０−４〜１０−６は、同じようにリダンダンシ動作を行う。即ち、例えば、不良セルが存在するのがメモリマクロ１０−４のみであったとしても、メモリマクロ１０−５，１０−６も同様のリダンダンシ動作を行うことになる。しかしながら、冗長メモリセルアレイ１１Ｒの試験があらかじめ行われており、それぞれのメモリマクロ１０−４〜１０−６が小容量で不良率の非常に小さい場合、上記に説明したように、これは特に問題とならない。

＜メモリ識別情報生成回路の構成例＞
次に、図１５を用いて、本変形例４に係るメモリ識別情報生成回路３０の構成例について説明する。

メモリ識別情報生成回路３０は、シーケンシャルに生成されたメモリ識別情報ＭＩＤの番号から選択して一部の番号を同じ番号に書き換える必要がある。

メモリ識別情報生成回路３０は、ＲＯＭテーブル４１を更に備えている点で、上記第２の実施形態と相違している。ＲＯＭテーブル４１は、入力がカウンタ３２の出力に接続され、出力がＭＩＤ転送用シフトレジスタ３４に接続されている。

このような構成により、本例に係るメモリ識別情報生成回路３０は、カウンタ（CNT2）３２の内容から、ＲＯＭテーブル４１を用いて番号を変換することにより、同じ番号のメモリ識別情報ＭＩＤを生成する。尚、変換が比較的簡単な場合は、組合せ回路のみでも実現することが可能である。

上記のように、この変形例２に係る半導体集積回路によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。

さらに、本例によれば、容量が小さいメモリブロックＢ２に対しては、メモリマクロ１０−４〜１０−６に同じメモリ識別情報ＭＩＤを一括してメモリ識別情報生成回路３０により付与でき、一括してリダンダンシ処理を行う。

そのため、半導体集積回路に集積されるメモリマクロの数が増加し、それらに個別のメモリ識別情報ＭＩＤを付加する必要がある場合に対して有効である。

［比較例］
次に、上記実施形態および変形例に係る半導体記憶装置と比較するために、比較例に係る半導体集積回路について、図１６を用いて説明する。上記の説明と重複する部分の詳細な説明を省略する。

この比較例に関わる構成は、救済情報解析回路１２−１〜１２−３が、ステートマシンを持たず、メモリ識別情報が一致した場合、救済情報ＲＤＤを取り込むと同時に、救済情報を全てクリアし次の救済情報解析回路へ出力する構成となっており、連続して救済情報を転送することができない。また、救済情報解析回路１２−１〜１２−３は内部に、それぞれＲ１〜Ｒ３ bitのレジスタを持っており、救済情報はこのレジスタを通して転送される。したがって、単位救済情報ＳＩを転送するために、（8 + R1 + R2 + R3）クロックが必要となる。このため、全ての救済情報を転送するためには、（8 + R1 + R2 + R3）×（救済情報の個数）のクロックが必要となる。

例えばR1=5, R2=6, R3=7のとき、本比較例の場合、単位救済情報ＳＩの転送に(8 + R1 + R2 + R3 = 26)クロックが必要であるのに対し、上記実施形態および変形例では(8 + 3 = 11)クロックとすることができる。その結果、上記実施形態および変形例では、１／２程度にクロック数を低減できる。

このように、比較例に係る半導体集積回路は、上記実施形態および変形例に係る半導体集積回路に比べ、単位救済情報ＳＩの転送回数およびクロック数が増大するため、高速化に不利である。

さらに、比較例における救済情報転送回路は、ヒューズボックスに記憶される救済情報に(R1 + R2 + R3)bitの“０”データを付加した上で、救済情報の個数分転送を繰り返す制御を行う必要が生じるため、上記実施形態および変形例の救済情報転送回路に比べて複雑となり、回路面積増加に繋がる。

以上、第１乃至第２の実施形態，変形例１乃至変形例４，および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態等に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態等には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体集積回路を示すブロック図。 第１の実施形態に係るメモリマクロを示すブロック図。 第１の実施形態に係る救済情報解析回路を示すブロック図。 第１の実施形態に係るステートマシンの状態遷移を示す図。 第１の実施形態に係る半導体集積回路のリダンダンシ動作を説明するための図。 第１の実施形態に係る半導体集積回路の一リダンダンシ動作を説明するための図。 第１の実施形態に係る半導体集積回路の一リダンダンシ動作を説明するための図。 変形例１に係る半導体集積回路を示す図。 変形例２に係る半導体集積回路を示す図。 この発明の第２の実施形態に係る半導体集積回路を示すブロック図。 第２の実施形態に係る救済情報解析回路を示すブロック図。 第２の実施形態に係るメモリ識別情報生成回路を示すブロック図。 変形例３に係る半導体集積回路を示す図。 変形例４に係る半導体集積回路を示す図。 変形例４に係るメモリ識別情報生成回路を示すブロック図。 比較例に係る半導体集積回路を示すブロック図。

符号の説明

Ｂ１…メモリブロック、１０−１〜１０−３…メモリマクロ、１２−１〜１２−３…救済情報解析回路、ＳＩ…単位救済情報、１４…救済情報転送回路、１５…ヒューズボックス。

Claims (5)

1. 複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、
   前記メモリマクロを識別するメモリ識別情報を格納する不揮発性記憶素子を有する救済情報解析回路と、
   少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路とを具備し、
   前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記不揮発性記憶素子が格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記冗長救済機構を持つメモリマクロへ救済情報を出力し、前記メモリマクロの冗長救済機構により、メモリマクロの冗長救済を行うこと
   を特徴とする半導体集積回路。
2. 複数のメモリセルを有するメインメモリセルアレイと、複数の冗長セルを有する冗長メモリアレイと、冗長救済機構とを備えるメモリマクロと、
   前記メモリマクロを識別するメモリ識別情報を格納するレジスタを有する救済情報解析回路と、
   少なくともメモリ識別情報と救済情報とから構成された単位救済情報を前記救済情報解析回路に転送する救済情報転送回路と、
   前記レジスタに格納される前記メモリ識別情報を生成し、生成した前記メモリ識別情報を前記レジスタに転送するメモリ識別情報生成回路とを具備し、
   前記救済情報解析回路は、転送された単位救済情報中の前記メモリ識別情報と前記レジスタが格納する前記メモリ識別情報とが一致する場合に、その転送された単位救済情報中の前記救済情報を自身へ取り込み、前記救済情報に従い前記冗長セルへの置換を行って前記メモリマクロの救済を行うこと
   を特徴とする半導体集積回路。
3. 前記救済情報解析回路は、
   前記メモリ識別情報を格納する第１レジスタと、
   前記救済情報を格納する第２レジスタと、
   休止状態，メモリ情報取り込み状態，救済情報取り込み状態を有するステートマシンとを備えること
   を特徴とする請求項１または２に記載の半導体集積回路。
4. 一対の前記メモリマクロおよび前記救済情報解析回路を複数備えたメモリブロックを更に具備し、
   前記メモリブロック内における前記救済情報解析回路は全てシリアルに接続されることで、前記メモリ識別情報がシリアルに入力されること
   を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
5. 一対の前記メモリマクロおよび前記救済情報解析回路を複数備えた第１メモリブロックと、
   一対の前記メモリマクロおよび前記救済情報解析回路を複数備えた第２メモリブロックとを更に具備し、
   前記第１，第２メモリブロック内における前記救済情報解析回路は全てシリアルに接続され、
   前記第１，第２メモリブロックの前記メモリ識別情報の入力端が前記第１，第２メモリブロックで共有されることで、前記メモリ識別情報が前記第１，第２メモリブロックにパラレルに入力されること
   を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。

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